KR20200032487A - 로딩 효과를 감소시키는 파워 반도체 제조 방법 - Google Patents

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Abstract

본 발명은 파워 반도체에 관한 것이다. 파워 반도체 제조 방법은, 액티브 영역 및 엣지 터미네이션 영역이 형성될 제1 도전형 에피층의 상면에 하드 마스크를 증착하는 단계, 상기 하드 마스크를 패터닝하여, 전계 제한 구조에 대응하는 마스크 패턴을 상기 엣지 터미네이션 영역의 상면에 형성하고, 더미 패턴을 상기 액티브 영역의 상면에 형성하며, 상기 마스크 패턴과 상기 더미 패턴 사이에 식각 보상 영역을 형성하는 단계, 상기 마스크 패턴의 상부에 보호층을 형성하는 단계, 상기 보호층이 형성된 후, 상기 더미 패턴을 제거하는 단계, 상기 더미 패턴이 제거된 후, 상기 보호층을 제거하는 단계 및 상기 마스크 패턴을 이용하여, 제2 도전형 웰을 상기 액티브 영역에 형성하고 상기 전계 제한 구조를 상기 엣지 터미네이션 영역에 형성하는 단계를 포함할 수 있다.

Description

로딩 효과를 감소시키는 파워 반도체 제조 방법{Method of manufacturing Power Semiconductor with ion implant region below trench}
본 발명은 파워 반도체에 관한 것이다.
파워 반도체는, 전극에 인가된 제어 전압에 의해 순방향으로 전류를 흐르게 한다. 파워 반도체는, 전력 변환, 모터 등과 같이 고전압 및 대전류가 필요한 분야에 주로 이용된다. 파워 반도체 동작시, 상대적으로 강한 전계가 내부에 발생한다. 강한 전계는 파워 반도체 소자에 손상을 유발하기 때문에, 이를 감소시키기 위한 구조가 필요하다. 액티브 영역의 웰은 파워 반도체 소자의 내압을 유지시키는 역할을 하며, 엣지 터미네이션 영역의 가드링은 전계를 분산시키는 역할을 한다. 웰과 가드링은 동일한 불순물을 이온주입하여 형성되며, 일반적으로 동일한 이온 주입 공정에 의해 형성된다. 마스크 패턴 없이 평면에 이온이 주입되어 형성되는 웰과 달리, 가드링은 마스크 패턴에 의해 형성된다. 가드링을 형성하는 마스크 패턴은, 로딩 효과(loading effect)로 인하여, 위치별로 단면 프로파일이 달라지는 문제가 발생한다.
본 발명은, 전계 제한 구조(Field limiting ring; FLR)을 형성하기 위한 마스크 패턴에 발생하는 로딩 효과를 감소시킬 수 있는 방안을 제안하고자 한다.
본 발명에 따른 일 실시예는 파워 반도체 제조 방법을 제공한다. 파워 반도체 제조 방법은, 액티브 영역 및 엣지 터미네이션 영역이 형성될 제1 도전형 에피층의 상면에 하드 마스크를 증착하는 단계, 상기 하드 마스크를 패터닝하여, 전계 제한 구조에 대응하는 마스크 패턴을 상기 엣지 터미네이션 영역의 상면에 형성하고, 더미 패턴을 상기 액티브 영역의 상면에 형성하며, 상기 마스크 패턴과 상기 더미 패턴 사이에 식각 보상 영역을 형성하는 단계, 상기 마스크 패턴의 상부에 보호층을 형성하는 단계, 상기 보호층이 형성된 후, 상기 더미 패턴을 제거하는 단계, 상기 더미 패턴이 제거된 후, 상기 보호층을 제거하는 단계 및 상기 마스크 패턴을 이용하여, 제2 도전형 웰을 상기 액티브 영역에 형성하고 상기 전계 제한 구조를 상기 엣지 터미네이션 영역에 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 더미 패턴, 상기 식각 보상 영역 및 상기 마스크 패턴은 건식 식각으로 형성되며, 상기 더미 패턴은 습식 식각으로 제거될 수 있다.
일 실시예로, 상기 더미 패턴은, 상기 액티브 영역 전체에 형성될 수 있다.
일 실시예로, 상기 더미 패턴은, 상기 액티브 영역의 둘레에 링 형태로 형성될 수 있다.
일 실시예로, 상기 보호층은 상기 식각 보호 영역의 상부까지 연장될 수 있다.
일 실시예로, 상기 더미 패턴의 패턴 밀도는 상기 마스크 패턴의 패턴 밀도와 동일할 수 있다.
본 발명의 실시예에 따르면, 마스크 패턴의 프로파일이 위치에 상관 없이 일정해져 전계 제한 구조를 정밀하게 형성할 수 있게 된다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 본 발명의 실시예들이 적용된 파워 반도체의 상면을 예시적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 파워 반도체의 단면을 예시적으로 도시한 단면도이다.
도 3은 전계 제한 구조를 형성하기 위한 마스크 패턴에 발생한 로딩 효과를 예시적으로 설명하기 위한 도면이다.
도 4 및 5는 로딩 효과를 제거하기 위한 파워 반도체 제조 공정을 예시적으로 설명하기 위한 도면이다.
도 6은 더미 패턴으로 로딩 효과를 감소시키는 원리를 예시적으로 설명하기 위한 도면이다.
도 7은 더미 마스크 패턴의 단면을 예시적으로 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들이 적용된 파워 반도체의 상면을 예시적으로 도시한 평면도이다.
도 1을 참조하면, 파워 반도체(10)는, 예를 들어, 트랜지스터일 수 있다. 파워 반도체(10)는, 전류를 흐르게 하거나 차단하는 스위치로 동작하는 액티브 영역(11) 및 액티브 영역(11)을 둘러싸는 엣지 터미네이션 영역(12)을 포함한다. 액티브 영역(11)에는, 복수의 파워 반도체 소자가 형성된다. 엣지 터미테이션 영역(12)에는, 예를 들어, 액티브 영역(11)의 적어도 일부를 둘러싸도록 형성된 적어도 하나 이상의 가드 링(15)이 형성될 수 있다. 여기서, 파워 반도체 소자는 평면 게이트형 모스펫 또는 트렌치 게이트형 모스펫일 수 있다.
전극은, 파워 반도체(10)의 상면 및 배면에 각각 형성될 수 있다. 트랜지스터의 경우, 상면에는 게이트(13)) 및 소스(14)가 형성되며, 배면에는 드레인이 형성된다.
도 2는 본 발명의 일 실시예에 따른 파워 반도체의 단면을 예시적으로 도시한 단면도이다.
도 2를 참조하면, 파워 반도체(10)는, 액티브 영역(11)에 형성된 파워 반도체 소자 및 엣지 터미네이션 영역(12)에 형성된 복수의 제2 도전형 전계 제한 구조(111)를 포함한다. 파워 반도체 소자는, 제1 도전형 기판(150), 제1 도전형 기판(150)의 상부에 형성된 제1 도전형 에피층(100), 제1 도전형 에피층(100)의 상면에 형성된 제2 도전형 웰(110), 제2 도전형 웰(110)의 내부에 형성된 제1 도전형 소스(115) 및 제2 도전형 소스(118), 이격된 제1 도전형 소스(115) 사이에 형성된 트렌치 게이트(120), 트렌치 게이트(120)의 하부에 형성된 제2 도전형 이온 주입 영역(125), 제1 도전형 소스(115) 및 제2 도전형 소스(118)에 전기적으로 연결된 소스 메탈(140), 및 제1 도전형 기판(150)의 하면에 형성된 드레인(170)을 포함한다. 여기서, 제1 도전형 기판(150)은 와이드 갭 반도체, 예를 들어, 실리콘 카바이드일 수 있으며, 제1 도전형은 n형이며, 제2 도전형은 p형일 수 있으며, 그 역이 될 수도 있다.
제1 도전형 기판(100)은, 4H-SiC 또는 6H-SiC 기판에 제1 도전형 불순물을 도핑하여 형성된다.
제1 도전형 에피층(100)은 제1 도전형 기판(150)의 상부에 실리콘 카바이드를 에피택셜 성장시켜 형성된다. 실리콘 카바이드는, 예를 들어, 4H-SiC 또는 6H-SiC 일 수 있다. 제1 도전형 에피층(100)의 내부에는, 제2 도전형 이온 주입 영역(125)가 배치된다. 제2 도전형 이온 주입 영역(125)는 제1 도전형 에피층(100)을 에피택셜 성장시킬 때 함께 형성될 수 있다. 제2 도전형 이온 주입 영역(125)를 형성하는 과정은 이하에서 도 3 내지 6을 참조하여 상세히 설명한다.
제2 도전형 웰(120)은 제1 도전형 에피층(100)의 상면에 형성된다. 제2 도전형 웰(120)은 제1 도전형 에피층(100)의 상면으로부터 제1 도전형 에피층(100)의 내부를 향해 소정 깊이로 형성된다. 한편, 엣지 터미네이션 영역(12)의 전계 제한 구조(111)는 제2 도전형 웰(120)과 동일한 공정으로 형성될 수 있다.
제1 도전형 소스(115) 및 제2 도전형 소스(118)은 제2 도전형 웰(110)의 상면에 형성된다. 제1 도전형 소스(115) 및 제2 도전형 소스(118)은 제2 도전형 웰(110)의 상면으로부터 제2 도전형 웰(110)의 내부를 향해 소정 깊이로 형성된다. 여기서, 제2 도전형 소스(118)의 깊이는 제1 도전형 소스(115)의 깊이보다 클 수 있다. 제1 도전형 소스(115) 및/또는 제2 도전형 소스(118)의 상면에는 오믹 접촉을 위한 소스 실리사이드층(141)이 형성되며, 이를 통해 소스 메탈(140)에 전기적으로 연결된다.
트렌치 게이트(120)는, 이격된 제1 도전형 소스(115) 사이에 형성되며, 제2 도전형 웰(110)의 상면으로부터 제2 도전형 웰(110)을 관통하여 제1 도전형 에피층(100)까지 연장된다. 트렌치 게이트(120)는, 그 저면이 제2 도전형 이온 주입 영역(125)에 근접하도록 제1 도전형 에피층(100)까지 연장된다. 트렌치 게이트(120)는, 제1 절연막(125)에 의해 제1 도전형 소스(115), 제2 도전형 웰(110), 제1 도전형 에피층(100), 및 제2 도전형 이온 주입 영역(125)로부터 전기적으로 절연된다. 한편, 트렌치 게이트(120)의 상부는 제2 절연막(130)에 의해 소스 메탈(140)로부터 전기적으로 절연될 수 있다. 제2 절연막(130)은 액티브 영역(11)뿐 아니라 엣지 터미네이션 영역(12)까지 커버할 수 있다.
드레인 실리사이드층(160)은 제1 도전형 기판(150)의 하면에 형성되며, 드레인 메탈(170)과의 오믹 접촉을 제공한다.
도 3은 전계 제한 구조를 형성하기 위한 마스크 패턴에 발생한 로딩 효과를 예시적으로 설명하기 위한 도면이다.
도 3을 참조하면, 패턴 밀도에 따른 로딩 효과가 마스크 패턴의 프로파일에 미치는 영향이 도시되어 있다. 엣지 터미네이션 영역(12)에 형성되는 전계 제한 구조는, 액티브 영역(11)을 적어도 일부를 둘러싸는 복수의 링 형태로 형성된다. 전계 제한 구조는, 제1 도전형 에피층(100)과 다른 도전형의 불순물을 주입하여 형성되는데, 파워 반도체 제조 공정에서는 액티브 영역(11)의 제2 도전형 웰(110)과 함께 형성된다. 제2 도전형 웰(110)은, 액티브 영역(11) 전체에 걸쳐 형성되어야 하므로, 마스크 패턴이 없는 상태에서 이온이 주입되지만, 전계 제한 구조는 각 링간 소정 간격으로 이격되어야 하기 때문에, 이온은 마스크 패턴을 이용하여 주입된다. 전계 제한 구조를 형성하는 복수의 링간의 간격은 액티브 영역(11)으로부터 스크라이빙 레인(13)으로 갈수록 증가하거나 감소될 수 있다. 이러한 구조의 전계 제한 구조를 형성하기 위해서는, 마스크 패턴(205)의 밀도도 증가하거나 감소되어야 한다.
패턴 밀도의 변경은, 로딩 효과를 유발하며, 이로 인해 마스크 패턴(205)의 프로파일은 위치별로 달라지게 된다. 도 3에서, 액티브 영역(11)에 가까운 마스크 패턴(205a)은, 폭이 상대적으로 넓은 링을 형성하기 위한 것으로, 식각되지 않은 하드 마스크의 폭-식각된 하드 마스크의 폭 비율 A가 상대적으로 크다. 스크라이빙 레인(13)에 가까운 마스크 패턴(205c)은, 폭이 상대적으로 좁은 링을 형성하기 위한 것으로, 식각되지 않은 하드 마스크의 폭-식각된 하드 마스크의 폭 비율 C가 상대적으로 작다. 한편, 엣지 터미네이션 영역(12)의 중앙에 형성된 마스크 패턴(205b)의 식각되지 않은 하드 마스크의 폭-식각된 하드 마스크의 폭 비율 B는 A보다는 작지만, B보다는 크다.
로딩 효과는 마스크 패턴의 프로파일을 위치별로 달라지게 한다. 식각되지 않은 하드 마스크의 폭-식각된 하드 마스크의 폭 비율 A가 상대적으로 큰 경우, 매크로 로딩 효과가 발생하여 식각 깊이가 상대적으로 얕아지게 될 수 있다. 이 경우, 제1 도전형 에피층(100)이 완전히 노출되지 못할 수 있다. 특히, 액티브 영역(11)에 가까운 마스크 패턴(205a)은, 마스크 패턴이 형성되지 않은 액티브 영역(11)의 영향을 받아, 다른 위치에 비해 식각이 덜 되는 현상이 발생한다. 한편, 마스크 패턴(205a)은 폭이 상대적으로 좁은 반면, 마스크 패턴(205c)는 폭이 상대적으로 넓다. 로딩 효과로 인해, 마스크 패턴(205a)의 측벽은 경사지게 형성되어, 하부에서 상부로 갈수록 폭이 좁아지는 테이펴 형상의 단면을 가지게 된다. 이에 반해, 마스크 패턴(205c)의 측벽은 실질적으로 수직하게 형성될 수 있다.
도 4 및 5는 로딩 효과를 제거하기 위한 파워 반도체 제조 공정을 예시적으로 설명하기 위한 도면이며, 도 6은 로딩 효과를 감소시키는 원리를 예시적으로 설명하기 위한 도면이다.
도 4와 도 5를 함께 참조하면, (a)에서, 하드 마스크(200)가 제1 도전형 에피층(100)의 상면에 증착된다. 하드 마스크(200)는, PECVD 공정을 이용하여, 예를 들어, SiO2를 소정 두께로 증착하여 형성될 수 있다. PECVD 공정에서, SiO2는, SiH4와 O2의 혼합 가스를 이용하여 약 400 ℃에서 1.0~1.3 ㎛/min의 증착율로 증착될 수 있다.
(b)에서, 하드 마스크(200)가 패터닝된다. 하드 마스크(200)의 상부에 포토 레지스트층이 형성된 후, 노광 및 건식 식각 공정이 수행된다. 마스크 패턴(205)은 CF4, CHF3, Ar, O2를 혼합한 에칭 가스를 이용하여 하드 마스크(200)를 건식 식각하여 형성될 수 있다. 여기서, SiO2와 PR의 식각 선택비는 4:1 이하이다. 마스크 패턴(210)의 측벽은 실질적으로 수직으로 형성될 수 있다.
패터닝된 하드 마스크(200)는, 전계 제한 구조를 형성하기 위한 마스크 패턴(205) 및 액티브 영역(11)에 형성된 제1 더미 패턴(210)을 포함한다. 마스크 패턴(205)과 제1 더미 패턴(210) 사이에는 식각 보상 영역(211)이 형성된다. 식각 보상 영역(211)은, 마스크 패턴(205)과 동시에 식각되어 형성된다. 식각 보상 영역(211)의 폭은, 마스크 패턴(205)의 폭보다 상대적으로 넓다. 다시 말해, 도 4의 (c)를 참조하면, 마스크 패턴(205)의 좌측과 제1 더미 패턴(210) 사이에 마스크 패턴(205)보다 넓은 폭을 갖는 일종의 트렌치가 형성된다. 추가적으로, 패터닝된 하드 마스크(200)는, 스크라이빙 레인(13)에 형성된 제2 더미 패턴(220)을 더 포함할 수 있다. 일 실시예로, 마스크 패턴(205)은, 위치별로 패턴 밀도가 실질적으로 동일할 수 있다. 다른 실시예로, 마스크 패턴(205)은, 위치별로 패턴 밀도가 실질적으로 상이할 수 있다. 제1 더미 패턴(210)은, 액티브 영역(11) 전체에 걸쳐 실질적으로 동일한 두께로 형성될 수 있으며, 제2 더미 패턴(220)은 스크라이빙 레인 전체에 걸쳐 실질적으로 동일한 두께로 형성될 수 있다.
마스크 패턴(205)과 제1 더미 패턴(210) 사이의 식각 보상 영역(211)은, 로딩 효과를 감소시킨다. 이제, 도 6을 참조하면, (a)에서, 상대적으로 넓은 폭 w1의 트렌치와 상대적으로 좁은 폭 w2의 트렌치를 함께 형성하는 경우, 좁은 폭의 트렌치는 식각 대상 물질의 양이 넓은 폭의 트렌치에 비해 상대적으로 작다. 통상적으로, 폭이 좁은 트렌치와 폭이 넓은 트렌치를 함께 식각하기 위한 공정 파라미터는 최적화될 수 있다. 그러나, (b)에 예시된 바와 같이, 최적화된 공정 파라미터를 그대로 사용하여 좁은 w2의 트렌치만 식각할 경우, 에칭 가스가 과다 공급되어 좁은 폭의 트렌치 단면 프로파일에 이상이 발생할 수 있다. 즉, 도 3의 마스크 패턴(205a)과 같이, 상부가 과다 식각되어 측벽에 경사가 발생할 수 있다. 이로 인해, 트렌치의 상부 폭은 w2'(>w2)가 된다. (c)에서, 식각 보상 영역(211)은, 마스크 패턴(205)보다 상대적으로 넓게 형성되어, 마스크 패턴(205)으로 유입되는 에칭 가스의 양 및/또는 유속을 보정하는 일종의 댐퍼 역할을 한다. 일 실시예로, 공정 파라미터가 도 6의 (a)에 최적화된 경우, 식각 보상 영역(211)의 폭은, 폭 w1의 배수일 수 있으며, 예를 들어, 넓은 폭 w1의 트렌치가 n개 형성되는 경우, 식각 보상 영역(211)의 폭은 n x w1일 수 있다. 상술한 방식은, 최적화된 공정 파라미터를 변경하지 않고서도 특정 폭을 갖는 트렌치를 설계대로 형성할 수 있는 장점이 있다.
다시 도 5를 참조하면, (c)에서, 보호층(230)이 마스크 패턴(205) 및/또는 식각 보상 영역(211)의 상부에 형성된다. 마스크 패턴(205)을 보호하면서 제1 더미 패턴(210)을 제거하기 위해서, 보호층(230)이 포토 레지스트로 마스크 패턴(205) 및/또는 식각 보상 영역(211)의 상부에 형성된다. 보호층(230)은, 제2 더미 패턴(230)의 상부까지 연장되도록 형성될 수 있다.
(d)에서, 제1 더미 패턴(210)이 제거된다. 제1 더미 패턴(210)은, NH4F, HF를 혼합한 에칭액을 이용한 습식 식각에 의해 액티브 영역(11)으로부터 제거될 수 있다. 마스크 패턴 형성시에는 건식 식각이 이용된 반면, 제1 더미 패턴(210) 제거시에는 습식 식각을 이용함으로써, 2번의 식각이 적용되는 중첩 영역에 가해지는 손상이 최소화될 수 있다.
(e)에서, 보호층(230)이 제거되며, (f)에서, 제2 도전형 웰(110) 및 전계 제한 구조(111)가 제2 도전형 불순물을 주입하여 제1 도전형 에피층(100) 내에 형성된다.
도 7은 더미 마스크 패턴의 단면을 예시적으로 설명하기 위한 도면이다.
도 7의 (a)를 참조하면, 제1 더미 패턴(213)은 액티브 영역(11)의 일부에 형성될 수 있다. 예를 들어, 제1 더미 패턴(213)은, 액티브 영역(11)의 둘레, 즉, 엣지 터미네이션 영역에 가까운 영역에 링 형태로 형성될 수 있다. 한편, 도 6의 (b)를 참조하면, 제1 더미 패턴(214)은, 마스크 패턴(205)과 실질적으로 동일한 패턴 밀도로 형성될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (6)

  1. 액티브 영역 및 엣지 터미네이션 영역이 형성될 제1 도전형 에피층의 상면에 하드 마스크를 증착하는 단계;
    상기 하드 마스크를 패터닝하여, 전계 제한 구조에 대응하는 마스크 패턴을 상기 엣지 터미네이션 영역의 상면에 형성하고, 더미 패턴을 상기 액티브 영역의 상면에 형성하며, 상기 마스크 패턴과 상기 더미 패턴 사이에 식각 보상 영역을 형성하는 단계;
    상기 마스크 패턴의 상부에 보호층을 형성하는 단계;
    상기 보호층이 형성된 후, 상기 더미 패턴을 제거하는 단계;
    상기 더미 패턴이 제거된 후, 상기 보호층을 제거하는 단계; 및
    상기 마스크 패턴을 이용하여, 제2 도전형 웰을 상기 액티브 영역에 형성하고 상기 전계 제한 구조를 상기 엣지 터미네이션 영역에 형성하는 단계를 포함하는 파워 반도체 제조 방법.
  2. 청구항 1에 있어서, 상기 더미 패턴, 상기 식각 보상 영역 및 상기 마스크 패턴은 건식 식각으로 형성되며, 상기 더미 패턴은 습식 식각으로 제거되는 파워 반도체 제조 방법.
  3. 청구항 1에 있어서, 상기 더미 패턴은, 상기 액티브 영역 전체에 형성되는 파워 반도체 제조 방법.
  4. 청구항 1에 있어서, 상기 더미 패턴은, 상기 액티브 영역의 둘레에 링 형태로 형성되는 파워 반도체 제조 방법.
  5. 청구항 1에 있어서, 상기 보호층은 상기 식각 보호 영역의 상부까지 연장되는 파워 반도체 제조 방법.
  6. 청구항 3 또는 청구항 4에 있어서, 상기 더미 패턴의 패턴 밀도는 상기 마스크 패턴의 패턴 밀도와 동일한 파워 반도체 제조 방법.
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