KR20200028088A - 반도체 소자의 레이아웃 패턴 분할 방법 및 이를 포함하는 광 근접 보정 방법 - Google Patents

반도체 소자의 레이아웃 패턴 분할 방법 및 이를 포함하는 광 근접 보정 방법 Download PDF

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Abstract

반도체 소자의 레이아웃 패턴 분할 방법에서, 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 복수의 패치들로 분할한다. 복수의 패치들 중 대상 패치 및 복수의 주변 패치들을 선택한다. 대상 패치에 포함되는 대상 레이아웃 패턴들 및 주변 패치들에 포함되는 주변 레이아웃 패턴들에 대하여, 각 레이아웃 패턴의 꼭짓점을 기초로 복수의 제1 분할 지점들을 설정한다. 대상 및 주변 레이아웃 패턴들 중 제1 분할 지점이 미설정되고 양 끝단이 하나의 패치의 경계와 만나는 적어도 하나의 예외 레이아웃 패턴에 대하여, 적어도 하나의 제2 분할 지점을 설정한다. 대상 및 주변 레이아웃 패턴들에 대하여, 제1 및 제2 분할 지점들을 기초로 복수의 제3 분할 지점들을 설정한다. 제1, 제2 및 제3 분할 지점들에 기초하여 대상 레이아웃 패턴들을 복수의 대상 세그먼트들로 분할한다.

Description

반도체 소자의 레이아웃 패턴 분할 방법 및 이를 포함하는 광 근접 보정 방법{DISSECTION METHOD FOR LAYOUT PATTERNS IN SEMICONDUCTOR DEVICE AND OPTICAL PROXIMITY CORRECTION METHOD INCLUDING THE SAME}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 반도체 소자에 포함되는 레이아웃 패턴의 분할 방법 및 상기 레이아웃 패턴 분할 방법을 포함하는 광 근접 보정 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예를 들어, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
반도체 소자는 포토 리소그래피(photo lithography) 공정을 이용하여 제조된다. 포토 리소그래피 공정을 통해 반도체 기판 상에 레이아웃을 인쇄한다. 그런데, 반도체 공정의 집적도가 높아짐에 따라, 마스크의 이미지 패턴들 사이의 거리가 매우 가까워지고 있다. 이러한 "근접성(proximity)" 때문에, 빛의 간섭 및 회절이 발생하고, 반도체 기판 상에 원하는 레이아웃과 다른 왜곡된 레이아웃이 인쇄될 수 있다. 레이아웃의 왜곡을 방지하기 위해, 광 근접 보정(optical proximity correction; OPC)과 같은 해상도 향상 기법(resolution enhancement technology)이 이용되고 있다.
본 발명의 일 목적은 반도체 소자에 포함되는 레이아웃 패턴을 효과적으로 분할하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 레이아웃 패턴 분할 방법을 포함하는 광 근접 보정 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법에서, 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 복수의 패치들로 분할한다. 상기 복수의 패치들 중 대상 패치 및 상기 대상 패치를 둘러싸는 복수의 주변 패치들을 선택한다. 상기 대상 패치에 포함되는 대상 레이아웃 패턴들 및 상기 복수의 주변 패치들에 포함되는 주변 레이아웃 패턴들에 대하여, 각 레이아웃 패턴의 꼭짓점(vertex)을 기초로 복수의 제1 분할 지점들을 설정한다. 상기 대상 및 주변 레이아웃 패턴들 중 상기 제1 분할 지점이 미설정되고 양 끝단이 하나의 패치의 경계와 만나는 적어도 하나의 예외 레이아웃 패턴에 대하여, 적어도 하나의 제2 분할 지점을 설정한다. 상기 대상 및 주변 레이아웃 패턴들에 대하여, 상기 제1 및 제2 분할 지점들을 기초로 복수의 제3 분할 지점들을 설정한다. 상기 제1, 제2 및 제3 분할 지점들에 기초하여 상기 대상 레이아웃 패턴들을 복수의 대상 세그먼트들로 분할한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 광 근접 보정 방법에서, 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 복수의 패치들로 분할한다. 상기 복수의 패치들에 포함되는 복수의 레이아웃 패턴들을 복수의 세그먼트들로 분할한다. 상기 복수의 세그먼트들 중 적어도 하나를 바이어스(bias)하여 보정 레이아웃을 형성한다. 상기 복수의 레이아웃 패턴들을 상기 복수의 세그먼트들로 분할하는데 있어서, 상기 복수의 패치들 중 대상 패치 및 상기 대상 패치를 둘러싸는 복수의 주변 패치들을 선택한다. 상기 대상 패치에 포함되는 대상 레이아웃 패턴들 및 상기 복수의 주변 패치들에 포함되는 주변 레이아웃 패턴들에 대하여, 각 레이아웃 패턴의 꼭짓점(vertex)을 기초로 복수의 제1 분할 지점들을 설정한다. 상기 대상 및 주변 레이아웃 패턴들 중 상기 제1 분할 지점이 미설정되고 양 끝단이 하나의 패치의 경계와 만나는 적어도 하나의 예외 레이아웃 패턴에 대하여, 적어도 하나의 제2 분할 지점을 설정한다. 상기 대상 및 주변 레이아웃 패턴들에 대하여, 상기 제1 및 제2 분할 지점들을 기초로 복수의 제3 분할 지점들을 설정한다. 상기 제1, 제2 및 제3 분할 지점들에 기초하여 상기 대상 레이아웃 패턴들을 복수의 대상 세그먼트들로 분할한다.
상기와 같은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법 및 이를 포함하는 광 근접 보정 방법에서는, 상기 대상 패치 및 상기 대상 패치를 둘러싸는 상기 주변 패치들을 선택하고, 상기 대상 패치 및 상기 주변 패치들에 포함되는 레이아웃 패턴들에 상기 제1 분할 지점들을 설정하며, 상기 예외 레이아웃 패턴들에 상기 제2 분할 지점들을 추가로 설정할 수 있다. 상기 예외 레이아웃 패턴에 인위적으로 상기 제2 분할 지점들을 추가함으로써, 모든 패치들에 대해 일치된 분할 결과를 획득할 수 있어, 각 패치의 경계에서 발생할 수 있는 분할 불일치를 방지할 수 있다. 또한, 상기 예외 레이아웃 패턴의 엣지의 중심점을 상기 제2 분할 지점으로 설정함으로써, 인위적인 분할에 의한 부작용을 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법을 나타내는 순서도이다.
도 2 내지 9는 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예들에 따른 광 근접 보정 방법을 나타내는 순서도이다.
도 11 내지 14는 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 도면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법 및 광 근접 보정 방법을 수행하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법 및 광 근접 보정 방법을 수행하는 OPC 툴을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 수행하는 포토 리소그래피 시스템을 나타내는 블록도이다.
도 19는 도 18의 포토 리소그래피 시스템에 포함되는 포토 마스크의 일 예를 나타내는 도면이다.
도 20은 도 19의 포토 마스크를 이용하여 기판 상에 회로 패턴을 인쇄하는 것을 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 레이아웃의 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법은, 반도체 소자의 설계 및 제조 과정에서 광 근접 보정(optical proximity correction; OPC) 절차를 수행하는데 이용될 수 있다. 광 근접 보정은 설계 레이아웃의 패턴들을 이용한 노광 시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정하기 위한 기술이다. 광 근접 보정에 대해서는 도 10 내지 14를 참조하여 후술하도록 한다.
본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법에서, 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 복수의 패치들로 분할한다(단계 S100). 상기 설계 레이아웃은 복수의 회로 패턴들, 레이아웃 패턴들 및/또는 이에 대응하는 폴리곤(polygon)들을 포함할 수 있고, 디자인 툴(예를 들어, 도 15의 디자인 툴(32))에 의해 제공될 수 있다. 상기 복수의 패치들 각각은 상기 광 근접 보정을 수행하는 기본 단위일 수 있다.
상기 복수의 패치들 중 대상 패치 및 상기 대상 패치를 둘러싸는 복수의 주변 패치들을 선택한다(단계 S200). 상기 대상 패치는 상기 광 근접 보정의 대상이 되는 패치이고, 상기 주변 패치는 상기 대상 패치와 인접하여 상기 대상 패치에 대한 상기 광 근접 보정 시에 영향을 주는 패치일 수 있다. 상기 복수의 패치들, 상기 대상 패치 및 상기 복수의 주변 패치들에 대해서는 도 2 내지 9를 참조하여 후술하도록 한다.
상기 대상 패치에 포함되는 대상 레이아웃 패턴들 및 상기 복수의 주변 패치들에 포함되는 주변 레이아웃 패턴들에 대하여, 각 레이아웃 패턴의 꼭짓점(vertex) 또는 정점을 기초로 복수의 제1 분할 지점(dissection point)들을 설정한다(단계 S300). 상기 복수의 제1 분할 지점들을 설정하는 과정에 대해서는 도 4 및 5를 참조하여 후술하도록 한다.
상기 대상 레이아웃 패턴들 및 상기 주변 레이아웃 패턴들 중 상기 제1 분할 지점이 미설정되고 양 끝단이 하나의 패치의 경계와 만나는 적어도 하나의 예외 레이아웃 패턴에 대하여, 적어도 하나의 제2 분할 지점을 설정한다(단계 S400). 상기 예외 레이아웃 패턴은 하나의 패치를 가로지르는 상대적으로 길이가 긴 장(long) 레이아웃 패턴이면서 동시에 상기 제1 분할 지점이 설정되지 않은 레이아웃 패턴일 수 있다. 상기 적어도 하나의 제2 분할 지점을 설정하는 과정에 대해서는 도 6을 참조하여 후술하도록 한다.
상기 대상 레이아웃 패턴들 및 상기 주변 레이아웃 패턴들에 대하여, 상기 복수의 제1 분할 지점들 및 상기 적어도 하나의 제2 분할 지점을 기초로 복수의 제3 분할 지점들을 설정한다(단계 S500). 예를 들어, 상기 제1 및 제2 분할 지점들을 기준점으로 하여 상기 복수의 제3 분할 지점들을 설정할 수 있다. 상기 복수의 제3 분할 지점들을 설정하는 과정에 대해서는 도 7을 참조하여 후술하도록 한다.
상기 제1, 제2 및 제3 분할 지점들에 기초하여 상기 대상 레이아웃 패턴들을 복수의 대상 세그먼트들로 분할한다(단계 S600). 상기 대상 패치 및 상기 복수의 주변 패치들 모두를 고려하여 상기 제1, 제2 및 제3 분할 지점들을 설정하지만, 상기 대상 패치에 포함되는 상기 대상 레이아웃 패턴들이 분할된 상기 복수의 대상 세그먼트들만이 패턴 분할 결과로서 획득 또는 출력될 수 있다.
일 실시예에서, 상기 복수의 패치들 각각에 대하여 단계 S200 내지 S600이 반복될 수 있다. 예를 들어, 상기 설계 레이아웃이 X(X는 2 이상의 자연수)개의 패치들로 분할된 경우에, 제1 내지 제X 패치들 각각에 대하여 단계 S200 내지 S600이 수행되며, X개의 패치들에 대한 패턴 분할 결과들을 기초로 X개의 패치들 각각에 대하여 상기 광 근접 보정을 수행할 수 있다.
한편, 본 명세서에서 사용되는 "분할"이라는 용어는 물리적인 분할을 의미하지 않을 수 있다. 예를 들어, 도 12에서 레이아웃 패턴을 복수의 세그먼트들로 분할하는 과정을 도시하였고 복수의 세그먼트들이 물리적으로 분할된 것처럼 도시하였으나, 이는 이해를 돕기 위해 개념적으로 제공된 것일 수 있다.
도 2 내지 9는 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법을 설명하기 위한 도면들이다.
도 1 및 2를 참조하면, 복수의 레이아웃 패턴들(PT1, PT2, PT3, PT4, PT5, PT6, PT7)을 포함하는 설계 레이아웃을 도시하고 있다. 예를 들어, 복수의 레이아웃 패턴들(PT1~PT7)은 액티브 레이어에 포함되는 액티브 패턴들을 포함할 수도 있고, 금속 레이어에 포함되는 게이트 패턴들 또는 배선 패턴들을 포함할 수도 있다. 예를 들어, 복수의 레이아웃 패턴들(PT1~PT7)은 레이아웃 패턴(PT2)과 같이 두 개의 장변들과 두 개의 단변들만으로 형성되는 단일 폴리곤 및 레이아웃 패턴(PT1)과 같이 두 개 이상의 단일 폴리곤들이 연결되는 복합(complex) 폴리곤 또는 이차원 폴리곤을 포함할 수 있다.
단계 S100을 참조하여 상술한 것처럼, 상기 설계 레이아웃을 복수의 패치들(PA, PB, PC, PD, PE, PF, PG, PH, PI, PJ, PK, PL)로 분할할 수 있다.
일 실시예에서, 도 2에 도시된 것처럼 복수의 패치들(PA~PL)은 모두 동일한 형상 및 크기를 가지며, 각각 직사각형 또는 정사각형 형상을 가질 수 있다. 다른 예에서, 도시하지는 않았으나 상기 복수의 패치들은 서로 다른 형상 및 크기를 가질 수 있다. 도 2는 상기 설계 레이아웃이 3*4=12개의 패치들로 분할된 경우를 예시하였으나, 본 발명은 이에 한정되지 않을 수 있다.
도 1 및 3을 참조하면, 단계 S200을 참조하여 상술한 것처럼, 상기 대상 패치 및 상기 복수의 주변 패치들을 선택할 수 있다.
예를 들어, 패치(PF)를 상기 대상 패치로 선택하고, 패치(PF)를 둘러싸는 8개의 패치들(PA, PB, PC, PE, PG, PI, PJ, PK)을 상기 복수의 주변 패치들로 선택하며, 패치들(PA, PB, PC, PE, PF, PG, PI, PJ, PK)에 포함되는 레이아웃 패턴들(PT1, PT2, PT3, PT4, PT5, PT6) 또는 폴리곤들을 로딩할 수 있다. 상기 대상 패치로 선택된 패치(PF)를 굵은 실선으로 도시하였다. 패치(PF)에 포함되는 레이아웃 패턴들(PT1, PT3, PT4)을 분할하는데 있어서, 패치(PF) 및 주변 패치들(PA, PB, PC, PE, PG, PI, PJ, PK)에 포함되는 레이아웃 패턴들(PT1, PT2, PT3, PT4, PT5, PT6)을 모두 고려함으로써, 분할 불일치(dissection discrepancy)를 방지할 수 있다.
도 1, 4 및 5를 참조하면, 단계 S300을 참조하여 상술한 것처럼, 레이아웃 패턴들(PT1, PT2, PT3, PT4, PT5, PT6)에 대하여, 각 레이아웃 패턴의 꼭짓점을 기초로 복수의 제1 분할 지점들(PDP1, PDP2, PDP3, PDP4)을 설정할 수 있다.
예를 들어, 도 5에 도시된 것처럼, 레이아웃 패턴(PT3)과 인접하는 레이아웃 패턴(PT1)의 꼭짓점(V1)에서 레이아웃 패턴(PT3)의 엣지(edge)(또는 변)에 투영된(projected) 수선(도 5의 점선)의 교점을 레이아웃 패턴(PT3)의 제1 분할 지점(PDP1)으로 설정할 수 있다. 이 때, 레이아웃 패턴(PT3)과 레이아웃 패턴(PT1) 사이의 거리는 미리 정해진 기준 거리보다 짧을 수 있다.
이와 유사하게, 레이아웃 패턴(PT5)과 레이아웃 패턴(PT6) 사이의 거리가 상기 기준 거리보다 짧은 경우에, 레이아웃 패턴(PT6)의 꼭짓점(V2)에서 레이아웃 패턴(PT5)의 엣지에 투영된 수선의 교점을 레이아웃 패턴(PT5)의 제1 분할 지점(PDP2)으로 설정할 수 있다. 레이아웃 패턴(PT3)과 레이아웃 패턴(PT1) 사이의 거리가 상기 기준 거리보다 짧은 경우에, 레이아웃 패턴(PT1)의 꼭짓점(V3)에서 레이아웃 패턴(PT3)의 엣지에 투영된 수선의 교점을 레이아웃 패턴(PT3)의 제1 분할 지점(PDP3)으로 설정할 수 있다. 레이아웃 패턴(PT4)과 레이아웃 패턴(PT3) 사이의 거리가 상기 기준 거리보다 짧은 경우에, 레이아웃 패턴(PT3)의 꼭짓점(V4)에서 레이아웃 패턴(PT4)의 엣지에 투영된 수선의 교점을 레이아웃 패턴(PT4)의 제1 분할 지점(PDP4)으로 설정할 수 있다.
다시 말하면, 특정 레이아웃 패턴에 인접하는 레이아웃 패턴들 중 상대적으로 가까이에 위치하는 레이아웃 패턴의 꼭지점에서 상기 특정 레이아웃 패턴의 엣지에 투영된 수선을 이용하는 방식으로 복수의 제1 분할 지점들(PDP1~PDP4)을 설정할 수 있다. 따라서, 복수의 제1 분할 지점들(PDP1~PDP4)은 투영(projection) 분할 지점으로 부를 수 있다.
이에 비하여, 레이아웃 패턴(PT1)과 레이아웃 패턴(PT2) 사이의 거리는 상기 기준 거리보다 길기 때문에, 레이아웃 패턴(PT1)의 꼭지점에 기초하여 레이아웃 패턴(PT2)에 상기 제1 분할 지점이 설정되지 않으며, 레이아웃 패턴(PT2)의 꼭지점에 기초하여 레이아웃 패턴(PT1)에 상기 제1 분할 지점이 설정되지 않을 수 있다. 이와 유사하게, 레이아웃 패턴(PT4)과 레이아웃 패턴(PT5) 사이의 거리는 상기 기준 거리보다 길기 때문에, 레이아웃 패턴(PT5)의 꼭지점에 기초하여 레이아웃 패턴(PT4)에 상기 제1 분할 지점이 설정되지 않을 수 있다.
일 실시예에서, 상기 기준 거리는 사용자 설정에 의해 변경될 수 있다.
도 4 및 5는 동일한 패치에 포함되고 서로 인접하는 레이아웃 패턴들 사이에서 복수의 제1 분할 지점들(PDP1~PDP4)이 설정되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 두 개의 레이아웃 패턴들이 서로 다른 패치에 포함되더라도 두 개의 레이아웃 패턴들 사이의 거리가 상기 기준 거리보다 짧은 경우에는 상술한 방식에 기초하여 상기 제1 분할 지점이 설정될 수 있다.
도 1, 4 및 6을 참조하면, 단계 S400을 참조하여 상술한 것처럼, 상기 예외 레이아웃 패턴들에 대하여 복수의 제2 분할 지점들(CDP1, CDP2, CDP3, CDP4, CDP5, CDP6)을 설정할 수 있다.
예를 들어, 도 4에 도시된 것처럼, 패치(PF) 내에서 레이아웃 패턴(PT4)은 양 끝단이 패치(PF)의 경계와 만나면서 제1 분할 지점들(PDP1~PDP4)이 설정되지 않은 패턴일 수 있다. 다시 말하면, 패치(PF)를 기준으로 하였을 때, 레이아웃 패턴(PT4)은 장 레이아웃 패턴이면서 동시에 상기 제1 분할 지점이 설정되어 있지 않으며 패턴 분할의 기준점이 될 수 있는 단변들의 위치 또한 정확하게 확인할 수 없는 상기 예외 레이아웃 패턴일 수 있다. 따라서, 도 6에 도시된 것처럼, 패치(PF) 내에 레이아웃 패턴(PT4)에 대한 제2 분할 지점(CDP1)을 설정할 수 있다. 이 때, 레이아웃 패턴(PT4)의 엣지의 중심점을 레이아웃 패턴(PT4)의 제2 분할 지점(CDP1)으로 설정할 수 있다. 다시 말하면, 레이아웃 패턴(PT4)이 패치(PF)의 일 경계와 만나는 일 단에서 제2 분할 지점(CDP1)까지의 거리와 레이아웃 패턴(PT4)이 패치(PF)의 타 경계와 만나는 타 단에서 제2 분할 지점(CDP1)까지의 거리는 실질적으로 동일할 수 있다.
이와 유사하게, 패치(PC) 내에서 레이아웃 패턴(PT2)은 상기 예외 레이아웃 패턴이고, 패치(PG) 내에서 레이아웃 패턴들(PT3, PT4)은 상기 예외 레이아웃 패턴이며, 패치(PK) 내에서 레이아웃 패턴들(PT5, PT6)은 상기 예외 레이아웃 패턴일 수 있다. 따라서, 패치(PC) 내에서 레이아웃 패턴(PT2)의 엣지의 중심점을 제2 분할 지점(CDP2)으로 설정하며, 패치(PG) 내에서 레이아웃 패턴(PT3)의 엣지의 중심점을 제2 분할 지점(CDP3)으로 설정하고 레이아웃 패턴(PT4)의 엣지의 중심점을 제2 분할 지점(CDP4)으로 설정하며, 패치(PK) 내에서 레이아웃 패턴(PT5)의 엣지의 중심점을 제2 분할 지점(CDP5)으로 설정하고 레이아웃 패턴(PT6)의 엣지의 중심점을 제2 분할 지점(CDP6)으로 설정할 수 있다.
다시 말하면, 특정 패치 내에 포함되는 특정 레이아웃 패턴이 상기 예외 레이아웃 패턴인 경우에, 상기 예외 레이아웃 패턴에 패턴 분할의 기준점이 될 수 있는 복수의 제2 분할 지점들(CDP1~CDP6)을 인위적으로 추가 설정하며, 이 때 인위적으로 추가되는 분할 지점들의 개수를 최소화하기 위해 상기 예외 레이아웃 패턴의 엣지의 중심점을 복수의 제2 분할 지점들(CDP1~CDP6)로 설정할 수 있다. 따라서, 복수의 제2 분할 지점들(CDP1~CDP6)은 중심(center) 분할 지점으로 부를 수 있다.
이에 비하여, 패치(PE) 내에서 레이아웃 패턴(PT4)은 양 끝단이 패치(PE)의 경계와 만나지만 제1 분할 지점(PDP4)이 설정되어 있기 때문에, 상기 예외 레이아웃 패턴이 아니며 따라서 상기 제2 분할 지점을 추가로 설정하지 않을 수 있다. 이와 유사하게, 패치(PJ) 내에서 레이아웃 패턴(PT5)은 양 끝단이 패치(PJ)의 경계와 만나지만 제1 분할 지점(PDP2)이 설정되어 있기 때문에, 상기 예외 레이아웃 패턴이 아니며 따라서 상기 제2 분할 지점을 추가로 설정하지 않을 수 있다.
일 실시예에서, 상기 예외 레이아웃 패턴의 길이는 상기 패치의 일 변의 길이보다 길 수 있다.
도 1, 6 및 7을 참조하면, 단계 S500을 참조하여 상술한 것처럼, 레이아웃 패턴들(PT1, PT2, PT3, PT4, PT5, PT6)에 대하여, 복수의 제1 분할 지점들(PDP1~PDP4) 및 복수의 제2 분할 지점들(CDP1~CDP6)을 기초로 복수의 제3 분할 지점들(GDP01, GDP02, GDP03, GDP04, GDP05, GDP06, GDP07, GDP08, GDP09, GDP10, GDP11, GDP12, GDP13, GDP14, GDP15, GDP16, GDP17, GDP18, GDP19, GDP20, GDP21)을 설정할 수 있다.
예를 들어, 레이아웃 패턴(PT3)에 대하여, 서로 인접하는 두 개의 제1 분할 지점들(PDP1, PDP3) 사이에 하나의 제3 분할 지점(GDP06)을 설정하고, 서로 인접하는 제1 분할 지점(PDP1)과 제2 분할 지점(CDP3) 사이에 두 개의 제3 분할 지점들(GDP07, GDP08)을 설정할 수 있다. 레이아웃 패턴(PT2)에 대하여, 서로 인접하는 하나의 단변과 제2 분할 지점(CDP2) 사이에 두 개의 제3 분할 지점들(GDP03, GDP04)을 설정할 수 있다. 레이아웃 패턴(PT1)에 대하여, 두 개의 단변들과 교차점 사이에 두 개의 제3 분할 지점들(GDP01, GDP02)을 설정할 수 있다. 이와 유사한 방식으로 복수의 제3 분할 지점들을 적절하게 설정할 수 있다.
도 7은 제1 및 제2 분할 지점들(PDP1~PDP4, CDP1~CDP6) 중 서로 인접하는 두 개의 사이, 및 제1 및 제2 분할 지점들(PDP1~PDP4, CDP1~CDP6) 중 하나와 레이아웃 패턴의 하나의 단변의 사이에 하나 또는 두 개의 상기 제3 분할 지점들이 설정되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 상기 제3 분할 지점들을 설정하는 방식은 실시예에 따라서 다양하게 변경될 수 있다. 또한, 도 7은 제1 분할 지점(PDP1)과 제2 분할 지점(CDP3) 사이의 제3 분할 지점들(GDP07, GDP08)에 의해 레이아웃 패턴(PT3)이 동일한 길이의 세그먼트들로 분할되는 것으로 도시하였으나, 세그먼트들의 길이는 실시예에 따라서 다양하게 변경될 수 있다.
한편, 상세하게 도시하지는 않았으나, 도 1의 단계 S600을 참조하여 상술한 것처럼, 상기 대상 레이아웃 패턴들을 상기 복수의 대상 세그먼트들로 분할할 수 있다. 예를 들어, 패치(PF)에 포함되는 분할 지점들(PDP1, CDP1, GDP02, GDP06, GDP07, GDP11, GDP12)을 이용하여 패치(PF) 내의 레이아웃 패턴들(PT1, PT3, PT4)을 상기 복수의 대상 세그먼트들로 분할할 수 있다. 하나의 세그먼트는 하나의 레이아웃 패턴의 하나의 엣지의 일부일 수 있다. 이 때, 상기 주변 패치들, 즉 패치들(PA, PB, PC, PE, PG, PI, PJ, PK)에 포함되는 나머지 분할 지점들(PDP2, PDP3, PDP4, CDP2, CDP3, CDP4, CDP5, CDP6, GDP01, GDP02, GDP03, GDP04, GDP05, GDP08, GDP09, GDP10, GDP13, GDP14, GDP15, GDP16, GDP17, GDP18, GDP19, GDP20, GDP21)은 상기 대상 패치인 패치(PF)에 포함되는 분할 지점들(PDP1, CDP1, GDP02, GDP06, GDP07, GDP11, GDP12)을 획득하기 위해 이용될 뿐이며, 상기 나머지 분할 지점들을 이용하여 세그먼트들을 획득하거나 패턴 분할 결과로서 출력되지는 않을 수 있다.
상기 복수의 대상 세그먼트들 및 이를 이용한 광 근접 보정에 대해서는 도 10 내지 14를 참조하여 후술하도록 한다.
도 1 및 8을 참조하면, 패치(PF)를 상기 대상 패치로 선택하여 단계 S300 내지 S600을 수행한 이후에, 복수의 패치들(PA~PL) 중 패치(PG)를 상기 대상 패치로 선택하고 패치(PG)를 둘러싸는 8개의 패치들(PB, PC, PD, PF, PH, PJ, PK, PL)을 상기 복수의 주변 패치들로 선택하여 단계 S300 내지 S600을 수행할 수 있다. 상기 대상 패치로 선택된 패치(PG)를 굵은 실선으로 도시하였다.
구체적으로, 도 4 내지 7을 참조하여 상술한 것과 유사하게, 패치들(PB, PC, PD, PF, PG, PH, PJ, PK, PL)에 포함되는 레이아웃 패턴들(PT1, PT2, PT3, PT4, PT5, PT6, PT7)에 대하여 복수의 제1 분할 지점들(PDP1, PDP2, PDP5), 복수의 제2 분할 지점들(CDP1, CDP2, CDP3, CDP4, CDP5, CDP6) 및 복수의 제3 분할 지점들(GDP02, GDP03, GDP04, GDP05, GDP06, GDP07, GDP08, GDP09, GDP11, GDP12, GDP13, GDP14, GDP15, GDP16, GDP17, GDP18, GDP19, GDP20, GDP21, GDP22, GDP23, GDP24, GDP25, GDP26, GDP27)을 순차적으로 설정하며, 패치(PG)에 포함되는 분할 지점들(CDP3, CDP4, GDP08, GDP09, GDP13, GDP14)을 이용하여 패치(PG) 내의 레이아웃 패턴들(PT3, PT4)을 상기 복수의 대상 세그먼트들로 분할할 수 있다.
일 실시예에서, 패치(PF)를 상기 대상 패치로 선택하여 수행된 제1 패턴 분할 결과 및 패치(PF)와 인접한 패치(PG)를 상기 대상 패치로 선택하여 수행된 제2 패턴 분할 결과는 실질적으로 일치할 수 있다. 예를 들어, 도 7에 도시된 상기 제1 패턴 분할 결과 및 도 8에 도시된 상기 제2 패턴 분할 결과를 참조하면, 도 7 및 8에서 중복되는 패치들(PB, PC, PF, PG, PJ, PK)에 포함되는 분할 지점들(PDP1, PDP2, CDP1, CDP2, CDP3, CDP4, CDP5, CDP6, GDP02, GDP03, GDP04, GDP05, GDP06, GDP07, GDP08, GDP09, GDP11, GDP12, GDP13, GDP14, GDP15, GDP16, GDP17, GDP18, GDP19, GDP20, GDP21)의 위치는 실질적으로 동일할 수 있다. 특히, 제1 및 제2 분할 지점들(PDP1, PDP2, CDP1, CDP2, CDP3, CDP4, CDP5, CDP6)의 위치가 실질적으로 동일할 수 있다.
일 실시예에서, 도 4 내지 8에 도시된 것처럼, 하나의 레이아웃 패턴에 포함되는 복수의 분할 지점들은 상기 하나의 레이아웃 패턴의 양 엣지의 동일한 위치에 설정될 수 있다. 예를 들어, 패치(PF) 내의 레이아웃 패턴(PT3)에 설정된 분할 지점들(PDP1, GDP06, GDP07)은 레이아웃 패턴(PT3)의 상단의 엣지 및 하단의 엣지에서 동일한 위치에 설정될 수 있다. 다시 말하면, 상술한 분할 지점의 설정은 폴리곤 단위, 즉 하나의 폴리곤에 포함되고 서로 대향하는 한 쌍의 엣지들의 단위로 수행될 수 있다.
광 근접 보정을 수행하는데 있어서, 하나의 설계 레이아웃을 복수의 패치들로 분할하고 패치 단위로 광 근접 보정을 수행한 후에 모든 패치들의 출력을 병합하여 전체 완성된 출력을 생성한다. 이 때, 각 패치에서 독립적으로 패턴 분할이 수행됨에 따라, 인접한 패치들의 경계에서 서로 다른 분할 결과가 생성되고 조그(jog), 노치(notch), 너브(nub) 등과 같은 원치 않는 에러를 유발할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법에서는, 상기 대상 패치(예를 들어, PF) 및 상기 대상 패치를 둘러싸는 상기 주변 패치들(예를 들어, PA, PB, PC, PE, PG, PI, PJ, PK)을 선택하고, 상기 대상 패치 및 상기 주변 패치들에 포함되는 레이아웃 패턴들(예를 들어, PT1~PT6)에 상기 제1 분할 지점들(예를 들어, PDP1~PDP4)을 설정하며, 상기 예외 레이아웃 패턴들에 상기 제2 분할 지점들(예를 들어, CDP1~CDP6)을 추가로 설정할 수 있다. 상기 예외 레이아웃 패턴에 인위적으로 상기 제2 분할 지점들(예를 들어, CDP1~CDP6)을 추가함으로써, 도 7 및 8을 참조하여 상술한 것처럼 모든 패치들에 대해 일치된 분할 결과를 획득할 수 있어, 각 패치의 경계에서 발생할 수 있는 분할 불일치를 방지할 수 있다. 또한, 상기 예외 레이아웃 패턴의 엣지의 중심점을 상기 제2 분할 지점으로 설정함으로써, 인위적인 분할에 의한 부작용을 최소화할 수 있다.
도 9를 참조하면, 상기 대상 패치인 패치(PF)에 포함되는 레이아웃 패턴들(PT1, PT3, PT4)에 대하여, 도 2 내지 7을 참조하여 상술한 것과 유사한 방식으로 분할 지점들(PDPA, CDPA, CDPB, GDPA, GDPB1, GDPB2, GDPC1, GDPC2, GDPD, GDPE)이 설정될 수 있으며, 중복되는 설명은 생략하도록 한다.
일 실시예에서, 도 9에 도시된 것처럼, 하나의 레이아웃 패턴에 포함되는 복수의 분할 지점들은 상기 하나의 레이아웃 패턴의 양 엣지의 서로 다른 위치에 설정될 수 있다. 예를 들어, 패치(PF) 내의 레이아웃 패턴(PT3)에 설정된 분할 지점들(PDPA, CDPA, GDPB1, GDPB2, GDPC1, GDPC2)은 레이아웃 패턴(PT3)의 상단의 엣지 및 하단의 엣지에서 서로 다른 위치에 설정될 수 있다. 구체적으로, 레이아웃 패턴(PT1)의 꼭짓점(V1)에 기초하여 레이아웃 패턴(PT3)의 상단의 엣지에 제1 분할 지점(PDPA)이 설정되고, 레이아웃 패턴(PT3)의 하단의 엣지에 제2 분할 지점(CDPA)이 설정되고, 제1 분할 지점(PDPA)을 기준으로 제3 분할 지점들(GDPB1, GDPC1)이 설정되며, 제2 분할 지점(CDPA)을 기준으로 제3 분할 지점들(GDPB2, GDPC2)이 설정될 수 있다. 다시 말하면, 상술한 분할 지점의 설정은 엣지 단위, 즉 각 폴리곤의 하나의 엣지 단위로 수행될 수 있다.
도 10은 본 발명의 실시예들에 따른 광 근접 보정 방법을 나타내는 순서도이다. 이하 도 1과 중복되는 설명은 생략하도록 한다.
도 10을 참조하면, 본 발명의 실시예들에 따른 광 근접 보정 방법에서, 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 복수의 패치들로 분할한다(단계 S1100). 단계 S1100은 도 1의 단계 S100과 실질적으로 동일할 수 있다.
상기 복수의 패치들에 포함되는 복수의 레이아웃 패턴들을 복수의 세그먼트들로 분할한다(단계 S1200). 단계 S1200은 도 1 내지 9를 참조하여 상술한 반도체 소자의 레이아웃 패턴 분할 방법에 의해 수행될 수 있다. 예를 들어, 단계 S1200은 도 1의 단계 S200 내지 S600을 포함하며, 상기 복수의 패치들 각각을 상기 대상 패치로 선택하여 단계 S200 내지 S600이 반복될 수 있다.
상기 복수의 세그먼트들 중 적어도 하나를 바이어스(bias)하여 보정 레이아웃을 형성한다(단계 S1300). 예를 들어, 상기 복수의 세그먼트들 중 제1 세그먼트를 제1 방향을 따라 바이어스하고, 상기 복수의 세그먼트들 중 제2 세그먼트를 상기 제1 방향과 다른 제2 방향을 따라 바이어스할 수 있다. 상기 복수의 세그먼트들 중 적어도 하나를 바이어스하는 과정에 대해서는 도 13을 참조하여 후술하도록 한다.
일 실시예에서, 단계 S1200 및 S1300은 각 패치에서 독립적으로 수행될 수 있으며, 모든 패치들의 광 근접 보정 결과를 병합하여 상기 설계 레이아웃의 전체에 대응하는 전체 보정 레이아웃을 획득할 수 있다.
레이아웃의 왜곡을 방지하기 위해, 해상도 향상 기법(resolution enhancement technology)이 이용될 수 있다. 광 근접 보정은 해상도 향상 기법의 일 예일 수 있다. 포토 리소그래피 공정을 이용하여, 상기 설계 레이아웃에 포함되는 상기 복수의 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이 때, 광 근접 보정을 이용하여 포토 리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정할 수 있다. 구체적으로, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광 시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경(바이어스)될 수 있다.
도 11 내지 14는 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 도면들이다.
도 11을 참조하면, 설계 레이아웃(LO)은 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)을 포함할 수 있다. 제1 내지 제4 회로 패턴들(R1~R4)은 도 2 내지 9를 참조하여 상술한 복수의 레이아웃 패턴들(PT1~PT7)에 대응할 수 있다. 다만, 도 11에 도시된 설계 레이아웃(LO)의 형태는 본 발명의 이해를 돕기 위한 예이고, 본 발명을 한정하기 위한 것은 아니다.
도 11에 도시된 제1 내지 제4 회로 패턴들(R1~R4)의 실선들은 목표 레이아웃으로서 기판 상에 인쇄될 레이아웃을 나타낼 수 있다. 상기 목표 레이아웃은 최초의(initial) 설계 레이아웃으로서 제공될 수 있다.
한편, 상술한 포토 리소그래피 공정에 의해 빛의 간섭 및 회절과 같은 왜곡이 발생할 수 있다. 단순히 도 11의 실선들에 대응하는 패턴들을 이용하여 포토 리소그래피 공정을 수행하는 경우에, 상기 왜곡 때문에 제1 내지 제4 회로 패턴들(R1~R4)이 상기 기판 상에 도 11의 점선들로 구현될 수 있다. 도 11의 점선들에 대응하는 왜곡된 레이아웃이 상기 기판 상에 인쇄되는 경우에, 설계된 회로는 비정상적으로 동작할 수 있다.
레이아웃의 왜곡을 방지하기 위해, 광 근접 보정이 수행될 수 있다. 광 근접 보정에서, 실제 레이아웃과 목표 레이아웃 사이의 오차를 줄이기 위해, 설계 레이아웃(LO)이 바이어스될 수 있다. 바이어스된 설계 레이아웃에 대응하는 패턴들을 이용하여 포토 리소그래피 공정을 수행하는 경우에, 상기 최초의 설계 레이아웃(즉, 상기 목표 레이아웃)과 실질적으로 동일한 실제 레이아웃이 상기 기판 상에 인쇄될 수 있다. 다시 말하면, 상기 최초의 설계 레이아웃과 비교하여 상대적으로 적은 오차를 갖는 실제 레이아웃이 상기 기판 상에 인쇄될 수 있다.
도 10, 11 및 12를 참조하면, 단계 S1200을 참조하여 상술한 것처럼, 각 레이아웃 패턴을 복수의 세그먼트들로 분할할 수 있다.
예를 들어, 도 12에 도시된 것처럼, 도 11의 설계 레이아웃(LO)에 포함되는 제1 회로 패턴(R1)의 윤곽 상에 복수의 분할 지점들(DP1, DP2, DP3, DP4, DP5, DP6, DP7, DP8)이 설정될 수 있다.
복수의 분할 지점들(DP1~DP8)은 도 1 내지 9를 참조하여 상술한 반도체 소자의 레이아웃 패턴 분할 방법에 의해 설정될 수 있다. 구체적으로, 상기 대상 패치 및 상기 주변 패치들을 선택하고, 각 레이아웃 패턴의 꼭짓점을 기초로 상기 제1 분할 지점들을 설정하고, 상기 예외 레이아웃 패턴들에 인위적으로 상기 제2 분할 지점들을 설정하며, 상기 제1 및 제2 분할 지점들을 기준으로 상기 제3 분할 지점들을 설정함으로써, 각 패치의 경계에서 발생할 수 있는 분할 불일치를 방지할 수 있다.
복수의 분할 지점들(DP1~DP8)에 기초하여 제1 회로 패턴(R1)의 윤곽을 복수의 세그먼트들(SEG1, SEG2, SEG3, SEG4, SEG5, SEG6, SEG7, SEG8)로 분할할 수 있다. 예를 들어, 분할 지점들(DP1, DP8)에 기초하여 세그먼트(SEG1)가 획득될 수 있다.
도 10, 12 및 13을 참조하면, 단계 S1300을 참조하여 상술한 것처럼, 복수의 세그먼트들(SEG1~SEG8) 중 적어도 하나를 바이어스할 수 있다. 예를 들어, 복수의 세그먼트들(SEG1~SEG8) 각각은 바이어스의 대상이 될 수 있다.
복수의 세그먼트들(SEG1~SEG8) 각각은 독립적으로 바이어스될 수 있다. 예를 들어, 하나의 세그먼트는 다른 세그먼트들과 독립적으로 제1 방향(예를 들어, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(예를 들어, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 도 13에 도시된 것처럼, 세그먼트들(SEG1, SEG3, SEG5, SEG6, SEG7)은 상기 제1 방향으로 바이어스되어 바이어스된 세그먼트들(SEG1', SEG3', SEG5', SEG6', SEG7')을 형성하고, 세그먼트들(SEG2, SEG4, SEG8)은 상기 제2 방향으로 바이어스되어 바이어스된 세그먼트들(SEG2', SEG4', SEG8')을 형성할 수 있다. 복수의 세그먼트들(SEG1~SEG8) 각각은 실제 레이아웃과 목표 레이아웃 사이의 오차를 줄이기 위해 바이어스될 수 있다. 도시하지는 않았으나, 어떤 세그먼트는 바이어스되지 않을 수도 있다.
도 10, 13 및 14를 참조하면, 단계 S1300을 참조하여 상술한 것처럼, 바이어스된 세그먼트들(SEG1'~SEG8')에 기초하여 보정 레이아웃을 형성할 수 있다.
예를 들어, 도 11의 설계 레이아웃(LO)에 포함되는 제1 회로 패턴(R1)으로부터 보정된 제1 보정 패턴(R1')을 획득할 수 있다. 상술한 것처럼, 제1 회로 패턴(R1)의 윤곽이 여러 세그먼트로 분할되고, 분할된 세그먼트들 각각이 바이어스되어, 제1 보정 패턴(R1')을 획득하며, 제1 보정 패턴(R1')을 포함하는 상기 보정 레이아웃을 획득할 수 있다.
도 14에 도시된 것처럼, 업데이트된 상기 보정 레이아웃을 이용하여 상기 기판 상에 인쇄되는 경우에, 실제 레이아웃은 상기 목표 레이아웃(즉, 상기 최초의 설계 레이아웃)과 거의 일치하며, 실제 레이아웃과 상기 목표 레이아웃 사이의 오차가 줄어들 수 있다.
한편, 편의상 도 12 내지 14는 제1 회로 패턴(R1) 및 이에 대응하는 제1 보정 패턴(R1')만을 도시하였으나, 유사한 방식으로 도 11의 제2 내지 제4 회로 패턴들(R2~R4)에 대한 제2 내지 제4 보정 패턴들을 획득하고 이들을 포함하는 상기 보정 레이아웃을 획득할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법 및 광 근접 보정 방법을 수행하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템은 프로세서(10), 워킹 메모리(30), 입출력 장치(50), 보조 저장 장치(70) 및 시스템 인터커넥터(90)를 포함한다. 예를 들어, 상기 컴퓨팅 시스템은 본 발명의 레이아웃 패턴 분할 방법 및 광 근접 보정 방법을 위한 전용 장치이거나, 이를 포함하는 반도체 설계를 수행하기 위한 전용 장치로 제공될 수 있다. 예를 들어, 상기 컴퓨팅 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
프로세서(10)는 상기 컴퓨팅 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 프로세서(10)는 워킹 메모리(30)에 로드되는 운영 체제(operating system; OS)(미도시)를 실행할 수 있다. 프로세서(10)는 상기 운영 체제 기반에서 구동될 다양한 응용 프로그램들(application program)을 실행할 수 있다. 예를 들어, 프로세서(10)는 CPU(central processing unit), 마이크로프로세서, AP(application processor) 또는 이와 유사한 임의의 프로세싱 장치일 수 있다.
워킹 메모리(30)에는 상기 운영 체제나 상기 응용 프로그램들이 로드될 수 있다. 상기 컴퓨팅 시스템의 부팅 시에 보조 저장 장치(70)에 저장된 OS 이미지(미도시)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제에 의해서 상기 컴퓨팅 시스템의 제반 입출력 동작들이 지원될 수 있다. 이와 유사하게, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다. 특히, 상술한 반도체 설계를 위한 디자인 툴(32) 및/또는 본 발명의 레이아웃 패턴 분할 방법 및 광 근접 보정 방법을 위한 OPC 툴(34)이 보조 저장 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 또한, 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(design rule check; DRC)를 수행할 수 있다. 예를 들어, 워킹 메모리(30)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리이거나 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리일 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(50)는 키보드, 키패드, 마우스, 터치 스크린 등과 같은 입력 수단을 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 또한, 입출력 장치(50)는 프린터, 디스플레이 등과 같은 출력 수단을 구비하여 디자인 툴(32) 및/또는 OPC 툴(34)의 처리 과정 및 결과 등을 표시할 수 있다.
보조 저장 장치(70)는 상기 컴퓨팅 시스템의 저장 매체(storage medium)로서 제공될 수 있다. 보조 저장 장치(70)는 상기 응용 프로그램들, 상기 OS 이미지 및 각종 데이터를 저장할 수 있다. 보조 저장 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등), HDD(hard disk drive), SSD(solid state drive), UFS(universal flash storage) 등과 같은 대용량 저장 장치의 형태로 제공될 수 있다.
시스템 인터커넥터(90)는 상기 컴퓨팅 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(system bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 프로세서(10), 워킹 메모리(30), 입출력 장치(50) 및 보조 저장 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃 패턴 분할 방법 및 광 근접 보정 방법을 수행하는 OPC 툴을 나타내는 블록도이다.
도 16을 참조하면, OPC 툴(34)은 데이터 저장 장치(102), 클러스터 컨트롤러(104), 버스(106) 및 연산 시스템(110)을 포함할 수 있다.
연산 시스템(110)은 복수의 노드들(N1, N2, N3, ..., NN)(1121, 1122, 1123, ..., 112N, 여기서 N은 2 이상의 자연수)을 포함할 수 있다. 일 실시예에서, 복수의 노드들(1121~112N)은 연산 처리를 수행하는 프로세서 코어들일 수 있다. 다른 실시예에서, 복수의 노드들(1121~112N)은 소프트웨어 내의 모듈들 및/또는 함수들일 수 있다. 또 다른 실시예에서, 복수의 노드들(1121~112N)은 OPC 연산을 수행하는 특수 목적의 회로들일 수 있다.
OPC 툴(34)을 이용하여, 설계 레이아웃이 복수의 패치들(PA, PB, PC, ..., PN)로 분할될 수 있다. 예를 들어, OPC 툴(34)을 이용하여 데이터 저장 장치(102)에서 제공되는 레이아웃 설계 데이터로부터 설계 계층 구조(hierarchy)를 읽고, 이를 분석할 수 있다. 이후, 단위 소자의 종류 및 근접효과 환경(proximity environment)에 따라 상기 설계 레이아웃을 복수의 패치들(PA~PN)로 분할할 수 있다. 복수의 패치들(PA~PN)은 OPC 툴(34)의 복수의 노드들(1121~112N)에 각각 제공될 수 있는 사이즈로 분할될 수 있다. 즉, 복수의 패치들(PA~PN) 각각은 광 근접 보정을 수행하는 기본 단위일 수 있다.
한편, 복수의 패치들(PA~PN)로의 분할 기준은, 복수의 패치들(PA~PN) 각각에 포함되어 있는 레이아웃의 기하학적 정보, 예를 들어 회로 패턴의 다각형 형상, 회로 패턴의 변(edge)의 길이, 회로 패턴의 방향, 회로 패턴의 크기, 회로 패턴 부분과 스페이스(space) 부분의 비율 등과 같은 2차원 데이터를 포함할 수 있다.
복수의 패치들(PA~PN) 각각은 사용자가 설정하는 바에 따라 임의의 사이즈를 가지는 사각형 영역으로 이루어질 수 있다. 도 2 등을 참조하여 상술한 것과 다르게, 복수의 패치들(PA~PN)은 서로 다른 형태 및 사이즈를 가질 수 있다. 복수의 패치들(PA~PN) 각각은, 추후 기판 상에 인쇄될 회로 패턴들의 일 영역을 정의할 수 있다. 상기 기판의 상기 일 영역은 사각형 영역일 수 있으며, 이의 일 변의 길이는 약 1μm 내지 99μm일 수 있다. 그러나, 이러한 사이즈는 앞서 설명한 바와 같이, 사용자의 설정 값에 따라 변화될 수 있다.
복수의 패치들(PA~PN)은 클러스터 컨트롤러(104)로부터 버스(106)를 통해 연산 시스템(110)의 복수의 노드들(1121~112N)에 각각 제공될 수 있다. 복수의 노드들(1121~112N)을 이용하여 복수의 패치들(PA~PN)에 각각 광 근접 보정이 독립적 및 병렬적으로 수행될 수 있다. 결과적으로, 광 근접 보정 수행에 필요한 총 TAT (turnaround time)를 줄일 수 있다.
실시예에 따라서, OPC 툴(34)의 일부 또는 전부는 하드웨어의 형태로 구현되거나, 소프트웨어(즉, 프로그램)의 형태로 구현되어 저장 장치에 저장될 수 있다.
한편, 본 발명의 실시예들에 따른 레이아웃 패턴 분할 방법, 광 근접 보정 방법, 장치 및/또는 시스템은, 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서, 상기 반도체 소자의 상위 수준 설계(high level design)가 수행된다(단계 S2100). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C 언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(register transfer level; RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 또한, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
상기 반도체 소자에 포함되는 레이어의 설계 레이아웃을 획득한다(단계 S2200). 다시 말하면, 논리적으로 완성된 반도체 소자를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들어, 상기 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(cell library)에서 제공되는 다양한 표준 셀들을 배치(place)하고 연결하는 라우팅(routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력 등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들어, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 상술한 단계 S2100 및 S2200의 일련의 과정들은 대부분 도 15의 디자인 툴(32)에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electrical Rule Check), 및 레이아웃이 게이트 수준 넷리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
상기 설계 레이아웃에 대한 광 근접 보정을 수행하여 보정 레이아웃을 형성한다(단계 S2300). 단계 S2300은 도 10 내지 14를 참조하여 상술한 광 근접 보정 방법에 의해 수행될 수 있다. 예를 들어, 단계 S2300은 도 10의 단계 S1100 내지 S1300을 포함하며, 상기 설계 레이아웃에 포함되는 복수의 레이아웃 패턴들 각각을 패치 단위로 광 근접 보정하여 상기 보정 레이아웃을 획득할 수 있다.
광 근접 보정에 의해 변경된 상기 보정 레이아웃에 기초하여 포토 마스크(photo mask)를 제조 또는 제작할 수 있다(S2400). 일반적으로 포토 마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
상기 포토 마스크를 이용하여 기판 상에 패턴들을 형성함으로써, 상기 반도체 소자가 제조될 수 있다(S2500). 상기 포토 마스크를 사용한 상기 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 수행하는 포토 리소그래피 시스템을 나타내는 블록도이다.
도 18을 참조하면, 포토 리소그래피 시스템(1000)은 광원(1200), 포토 마스크(1400), 축소 투영 장치(1600) 및 기판 스테이지(1800)를 포함할 수 있다. 다만, 포토 리소그래피 시스템(1000)은 도 18에 도시되지 않은 구성요소들을 더 포함할 수 있다. 예를 들어, 포토 리소그래피 시스템(1000)은 기판(WF)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.
광원(1200)은 광을 방출할 수 있다. 광원(1200)으로부터 방출된 광은 포토 마스크(1400)로 조사될 수 있다. 예를 들어, 광 초점을 조절하기 위해, 광원(1200)과 포토마스크(1400) 사이에 렌즈가 제공될 수 있다. 광원(1200)은 자외선 광원(예를 들어, 약 234nm의 파장을 갖는 KrF 광원, 약 193nm의 파장을 갖는 ArF 광원 등)을 포함할 수 있다. 광원(1200)은 하나의 점 광원(P1)을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다. 몇몇 실시예들에 있어서, 광원(1200)은 복수의 점 광원을 포함할 수 있다.
설계된 레이아웃을 기판(WF) 상에 인쇄(구현)하기 위하여, 포토 마스크(1400)는 이미지 패턴들을 포함할 수 있다. 상기 이미지 패턴들은 투명 영역 및 불투명 영역으로 형성될 수 있다. 상기 투명 영역은 포토 마스크(1400) 상의 금속 층(예를 들어, 크롬 막)을 식각함으로써 형성될 수 있다. 상기 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 반면, 상기 불투명 영역은 광을 통과시키지 않고 차단할 수 있다.
축소 투영 장치(1600)는 포토 마스크(1400)의 상기 투명 영역을 통과한 광을 제공받을 수 있다. 축소 투영 장치(1600)는 기판(WF) 상에 인쇄될 레이아웃 패턴들을 포토 마스크(1400)의 상기 이미지 패턴들과 매칭시킬 수 있다. 기판 스테이지(1800)는 기판(WF)을 지지할 수 있다. 예를 들어, 기판(WF)은 실리콘 웨이퍼를 포함할 수 있다.
축소 투영 장치(1600)는 애퍼쳐(aperture)를 포함할 수 있다. 애퍼쳐는 광원(1200)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 예를 들어, 상기 애퍼쳐는 다이폴(dipole) 애퍼쳐 또는 쿼드러플(quadruple) 애퍼쳐를 포함할 수 있다. 축소 투영 장치(1600)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.
포토 마스크(1400)의 상기 이미지 패턴들에 포함되는 상기 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토 마스크(1400)를 통과한 광은 축소 투영 장치(1600)를 통해 기판(WF)으로 조사될 수 있다. 이로써, 포토 마스크(1400)의 상기 이미지 패턴들에 대응하는 패턴들이 기판(WF) 상에 인쇄될 수 있다.
한편, 반도체 소자의 집적도가 높아짐에 따라, 포토 마스크(1400)의 상기 이미지 패턴들 사이의 거리가 매우 가까워지고 상기 투명 영역의 너비가 매우 좁아져 왔다. 이러한 "근접성" 때문에, 빛의 간섭 및 회절이 발생하고, 기판(WF) 상에 원하는 레이아웃과 다른 왜곡된 레이아웃이 인쇄될 수 있다. 왜곡된 레이아웃이 기판(WF) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.
레이아웃의 왜곡을 방지하기 위해, 해상도 향상 기법이 이용될 수 있다. 광 근접 보정은 해상도 향상 기법의 일 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 미리 예측될 수 있다. 나아가, 예측된 결과에 기초하여, 포토 마스크(1400)에 형성될 이미지 패턴들이 미리 바이어스될 수 있다. 이로써, 기판(WF) 상에 원하는 레이아웃이 인쇄될 수 있다.
일 실시예에서, 광 근접 보정은 단일 레이어를 위한 레이아웃을 조정하도록 수행될 수 있다. 한편, 반도체 공정에서, 반도체 소자는 복수의 레이어들을 포함하도록 구현될 수 있다. 예를 들어, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들을 포함할 수 있다. 따라서, 광 근접 보정은 복수의 레이어들 각각에 대해 독립적으로 수행될 수 있다.
도 19는 도 18의 포토 리소그래피 시스템에 포함되는 포토 마스크의 일 예를 나타내는 도면이다. 도 20은 도 19의 포토 마스크를 이용하여 기판 상에 회로 패턴을 인쇄하는 것을 나타내는 도면이다.
도 19를 참조하면, 포토 마스크(1400)는 도 14의 제1 보정 패턴(R1')에 대응하는 이미지 패턴(IM)을 포함할 수 있다. 포토 마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 상기 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 상기 투명 영역은 도 18의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토 마스크(1400)를 통과한 광은 도 18의 기판(WF) 상으로 조사될 수 있다. 이미지 패턴(IM)은 투명 영역을 형성할 수 있다.
도 20을 참조하면, 도 18의 광원(1200)의 점 광원(P1)은 포토 마스크(1400)로 광을 방출할 수 있다. 방출된 광은 이미지 패턴(IM)의 투명 영역을 통과하여 기판(WF)으로 조사될 수 있다. 이에 따라, 이미지 패턴(IM)에 대응하는 제1 회로 패턴(R1)이 기판(WF) 상에 인쇄될 수 있다.
포토 마스크(1400)가 이미지 패턴(IM)을 포함하는 경우, 실선의 목표 레이아웃과 실질적으로 동일한(즉, 적은 오차를 갖는) 점선의 실제 레이아웃이 기판(WF) 상에 인쇄될 수 있다. 결론적으로, 광 근접 보정은 바이어스된 이미지 패턴(IM)을 포함하는 포토 마스크(1400)를 제작하고 실제 레이아웃과 목표 레이아웃 사이의 오차를 최소화하기 위해 수행될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 레이아웃의 일 예를 나타내는 도면이다.
도 21을 참조하면, 반도체 소자의 레이아웃은 복수의 레이아웃 레이어들(L1, L2, L3, L4, L5)로 구성될 수 있다. 복수의 레이아웃 레이어들(L1~L5) 각각은 회로 패턴들을 구성하는 수많은 패턴들을 포함할 수 있다. 예를 들어, 상기 반도체 소자의 레이아웃은 로직 셀의 레이아웃일 수 있다. 레이아웃 레이어(L1)는 PMOS의 액티브 패턴 및 NMOS의 액티브 패턴을 포함할 수 있다. 레이아웃 레이어(L2)는 게이트 패턴들을 포함할 수 있다. 레이아웃 레이어(L3)는 액티브 콘택 패턴들 및 게이트 콘택 패턴들을 포함할 수 있다. 레이아웃 레이어(L4)는 비아 패턴들을 포함할 수 있다. 레이아웃 레이어(L5)는 배선 패턴들을 포함할 수 있다.
일 실시예에서, 각 레이아웃 레이어는 점선으로 도시된 것처럼 복수의 패치들로 분할될 수 있다. 광 근접 보정은 복수의 패치들 각각에 대해 독립적으로 수행되며, 또한 복수의 레이아웃 레이어들(L1~L5) 각각에 대해 독립적으로 수행될 수 있다.
본 발명의 실시예들은 다양한 종류의 반도체 소자를 개발 및 제조하는 과정에서 유용하게 이용될 수 있으며, 특히 다양한 종류의 반도체 소자를 설계 및 대량 생산하는 임의의 장치, 설비, 시스템 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 복수의 패치들로 분할하는 단계;
    상기 복수의 패치들 중 대상 패치 및 상기 대상 패치를 둘러싸는 복수의 주변 패치들을 선택하는 단계;
    상기 대상 패치에 포함되는 대상 레이아웃 패턴들 및 상기 복수의 주변 패치들에 포함되는 주변 레이아웃 패턴들에 대하여, 각 레이아웃 패턴의 꼭짓점(vertex)을 기초로 복수의 제1 분할 지점들을 설정하는 단계;
    상기 대상 및 주변 레이아웃 패턴들 중 상기 제1 분할 지점이 미설정되고 양 끝단이 하나의 패치의 경계와 만나는 적어도 하나의 예외 레이아웃 패턴에 대하여, 적어도 하나의 제2 분할 지점을 설정하는 단계;
    상기 대상 및 주변 레이아웃 패턴들에 대하여, 상기 제1 및 제2 분할 지점들을 기초로 복수의 제3 분할 지점들을 설정하는 단계; 및
    상기 제1, 제2 및 제3 분할 지점들에 기초하여 상기 대상 레이아웃 패턴들을 복수의 대상 세그먼트들로 분할하는 단계를 포함하는 반도체 소자의 레이아웃 패턴 분할 방법.
  2. 제 1 항에 있어서, 상기 복수의 제1 분할 지점들을 설정하는 단계는,
    제1 레이아웃 패턴과 인접하는 제2 레이아웃 패턴의 꼭짓점에서 상기 제1 레이아웃 패턴의 엣지(edge)에 투영된(projected) 수선의 교점을 상기 제1 레이아웃 패턴의 상기 제1 분할 지점으로 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃 패턴 분할 방법.
  3. 제 2 항에 있어서,
    상기 제1 레이아웃 패턴과 상기 제2 레이아웃 패턴 사이의 거리는 기준 거리보다 짧은 것을 특징으로 하는 반도체 소자의 레이아웃 패턴 분할 방법.
  4. 제 1 항에 있어서, 상기 적어도 하나의 제2 분할 지점을 설정하는 단계는,
    상기 예외 레이아웃 패턴의 엣지의 중심점을 상기 예외 레이아웃 패턴의 상기 제2 분할 지점으로 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃 패턴 분할 방법.
  5. 제 4 항에 있어서,
    상기 예외 레이아웃 패턴의 길이는 상기 패치의 일 변의 길이보다 긴 것을 특징으로 하는 반도체 소자의 레이아웃 패턴 분할 방법.
  6. 제 1 항에 있어서,
    상기 복수의 주변 패치들은 상기 대상 패치를 둘러싸는 8개의 패치들을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃 패턴 분할 방법.
  7. 제 1 항에 있어서,
    하나의 레이아웃 패턴에 포함되는 복수의 분할 지점들은 상기 하나의 레이아웃 패턴의 양 엣지의 동일한 위치에 설정되는 것을 특징으로 하는 반도체 소자의 레이아웃 패턴 분할 방법.
  8. 제 1 항에 있어서,
    하나의 레이아웃 패턴에 포함되는 복수의 분할 지점들은 상기 하나의 레이아웃 패턴의 양 엣지의 서로 다른 위치에 설정되는 것을 특징으로 하는 반도체 소자의 레이아웃 패턴 분할 방법.
  9. 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 복수의 패치들로 분할하는 단계;
    상기 복수의 패치들에 포함되는 복수의 레이아웃 패턴들을 복수의 세그먼트들로 분할하는 단계; 및
    상기 복수의 세그먼트들 중 적어도 하나를 바이어스(bias)하여 보정 레이아웃을 형성하는 단계를 포함하고,
    상기 복수의 레이아웃 패턴들을 상기 복수의 세그먼트들로 분할하는 단계는,
    상기 복수의 패치들 중 대상 패치 및 상기 대상 패치를 둘러싸는 복수의 주변 패치들을 선택하는 단계;
    상기 대상 패치에 포함되는 대상 레이아웃 패턴들 및 상기 복수의 주변 패치들에 포함되는 주변 레이아웃 패턴들에 대하여, 각 레이아웃 패턴의 꼭짓점(vertex)을 기초로 복수의 제1 분할 지점들을 설정하는 단계;
    상기 대상 및 주변 레이아웃 패턴들 중 상기 제1 분할 지점이 미설정되고 양 끝단이 하나의 패치의 경계와 만나는 적어도 하나의 예외 레이아웃 패턴에 대하여, 적어도 하나의 제2 분할 지점을 설정하는 단계;
    상기 대상 및 주변 레이아웃 패턴들에 대하여, 상기 제1 및 제2 분할 지점들을 기초로 복수의 제3 분할 지점들을 설정하는 단계; 및
    상기 제1, 제2 및 제3 분할 지점들에 기초하여 상기 대상 레이아웃 패턴들을 복수의 대상 세그먼트들로 분할하는 단계를 포함하는 광 근접 보정 방법.
  10. 제 9 항에 있어서,
    상기 복수의 패치들 각각은 상기 광 근접 보정을 수행하는 기본 단위인 것을 특징으로 하는 광 근접 보정 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020135946A1 (en) * 2018-12-28 2020-07-02 Asml Netherlands B.V. Method for generating patterning device pattern at patch boundary
US11295056B2 (en) * 2020-01-31 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Vertex-based OPC for opening patterning
CN112507648B (zh) * 2020-11-30 2022-01-04 深圳比特微电子科技有限公司 版图设计的方法和集成电路、运算芯片和计算设备
KR20220077678A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 기계 학습을 이용한 반도체 공정을 위한 레이아웃의 보정 방법 및 장치
CN112560392B (zh) * 2020-12-16 2021-08-10 全芯智造技术有限公司 用于处理电路版图的方法、设备和存储介质
US20220216163A1 (en) * 2021-01-07 2022-07-07 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor mark, and semiconductor mark
US20220253637A1 (en) * 2021-02-11 2022-08-11 International Business Machines Corporation Patch generation in region of interest
CN113168086A (zh) * 2021-03-19 2021-07-23 长江存储科技有限责任公司 用于设计光掩模的系统和方法
CN113064321B (zh) * 2021-03-26 2023-06-02 福建省晋华集成电路有限公司 一种掩模板的制备方法、存储介质以及设备
CN113779921B (zh) * 2021-09-09 2023-01-03 全芯智造技术有限公司 处理集成电路版图的方法、设备和计算机可读存储介质
CN115935891B (zh) * 2022-12-30 2024-07-16 深圳华大九天科技有限公司 一种生成版图切割线的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020004714A1 (en) * 1998-03-03 2002-01-10 Edwin Jones Method and apparatus for application of proximity correction with unitary segmentation
US20030110465A1 (en) * 2001-12-12 2003-06-12 Numerical Technologies, Inc. Method and apparatus for controlling rippling during optical proximity correction
US20040088149A1 (en) * 1999-12-07 2004-05-06 Mentor Graphics Corporation Method and apparatus for performing OPC using model curvature
US20150125063A1 (en) * 2013-11-05 2015-05-07 United Microelectronics Corp. Method of optical proximity correction

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08297692A (ja) 1994-09-16 1996-11-12 Mitsubishi Electric Corp 光近接補正装置及び方法並びにパタン形成方法
JP3947755B2 (ja) 1994-09-16 2007-07-25 株式会社ルネサステクノロジ パタン形成方法及び集積回路の製造方法
JP4510118B2 (ja) 1995-12-22 2010-07-21 株式会社東芝 光近接効果補正方法と装置、光近接効果検証方法と装置、露光用マスクの製造方法、更に光近接効果補正プログラムと光近接効果検証プログラム
JP3934719B2 (ja) 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
JP3954216B2 (ja) 1997-09-30 2007-08-08 株式会社東芝 マスクデータ設計方法
US6243855B1 (en) 1997-09-30 2001-06-05 Kabushiki Kaisha Toshiba Mask data design method
US7000208B2 (en) 2002-07-29 2006-02-14 Synopsys,Inc. Repetition recognition using segments
KR100818713B1 (ko) * 2007-03-23 2008-04-02 주식회사 하이닉스반도체 노광 과정 중의 스컴을 억제하는 리소그래피 방법
US7707538B2 (en) * 2007-06-15 2010-04-27 Brion Technologies, Inc. Multivariable solver for optical proximity correction
KR101686552B1 (ko) 2010-04-21 2016-12-29 삼성전자 주식회사 균일한 광 근접 효과 보정을 이용하는 반도체 소자의 제조 방법
NL2008966A (en) 2011-07-01 2013-01-07 Asml Netherlands Bv Method and apparatus for cost function based simultaneous opc and sbar optimization.
US8589830B2 (en) 2012-03-07 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for enhanced optical proximity correction
US8631360B2 (en) 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US9189588B2 (en) 2013-12-10 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polygon-based optical proximity correction
KR102675303B1 (ko) 2016-05-13 2024-06-17 삼성전자주식회사 반도체 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020004714A1 (en) * 1998-03-03 2002-01-10 Edwin Jones Method and apparatus for application of proximity correction with unitary segmentation
US20040088149A1 (en) * 1999-12-07 2004-05-06 Mentor Graphics Corporation Method and apparatus for performing OPC using model curvature
US20030110465A1 (en) * 2001-12-12 2003-06-12 Numerical Technologies, Inc. Method and apparatus for controlling rippling during optical proximity correction
US20150125063A1 (en) * 2013-11-05 2015-05-07 United Microelectronics Corp. Method of optical proximity correction

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