KR20200019624A - 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents

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KR20200019624A
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？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치의 동작 속도를 향상시킨다. 제 1 기억 영역과 제 2 기억 영역을 갖는 반도체 장치에서, 제 1 기억 영역의 제 1 메모리 셀은 제 2 기억 영역에서의 제 2 메모리 셀보다 유지 용량이 크거나, 또는 트랜지스터의 채널 길이·채널 폭 비율(L/W)이 큰, 데이터 유지 특성이 우수한 반도체 장치이다. 상기 반도체 장치를 프로세서의 캐시 메모리 또는 메인 기억 장치로서 이용하는 경우, 제 1 기억 영역에는 스타트업 루틴을 주로 저장하고, 연산 실행 시의 작업 영역으로서는 이용하지 않고, 제 2 기억 영역은 연산 실행 시의 작업 영역으로서 이용한다. 또한, 프로세서의 기동 시에는 제 1 기억 영역을 액세스 가능 영역으로 하고, 프로세서의 통상 동작 시에는 제 1 기억 영역을 액세스 불가능 영역으로 한다.

Description

반도체 장치, 전자 부품, 및 전자 기기
본 발명의 일 형태는 기억 회로를 포함하는 반도체 장치에 관한 것이다.
프로세서에서는 기동 시에 스타트업 루틴이라고 불리는 프로그램이 실행된다. 프로세서에서 프로그램을 실행하는 환경에도 따르지만, 스타트업 루틴의 처리 내용에는 각종 레지스터의 설정, 프로세서 외부의 기억 장치로부터 캐시 메모리에 대한 필요 최저한의 프로그램의 복사, 캐시 메모리를 사용 가능 상태로 하는 설정 등, 메인 루틴을 실행하기 전에 필요한 처리가 포함된다. 구체적으로, 각종 레지스터의 설정으로서는, 메인 기억 장치인 DRAM(Dynamic RAM)의 지연 시간(latency) 설정 등, 프로세서 외부에 접속된 주변 기기에 맞춘 설정을 들 수 있다.
스타트업 루틴은 프로세서 외부의 비휘발성 기억 장치(이하, 비휘발성 메모리라고도 함)에 저장되는 경우가 많다. 일반적으로, 마스크 ROM, PROM, EPROM, 플래시 메모리 등이 스타트업 루틴을 저장하기 위한 비휘발성 기억 장치로서 사용되고 있다. 아래의 특허문헌 1에는, 시스템의 전원 온인지 간헐 동작 시의 전원 온인지를 판단하는 전원 종별 판단 수단을 제공함으로써, 간헐 동작 시의 전원 온일 때는 초깃값의 테이블 데이터의 부트 ROM으로부터의 판독 동작이 필요하지 않은 프로세서 대하여 개시(開示)되어 있다.
일본 공개특허공보 특개2003-196097호
프로세서의 기동 시간은 스타트업 루틴을 저장하는 메모리로부터의 데이터 판독 속도에 의존한다. 비휘발성 메모리는 SRAM(Static RAM) 등과 비교하면 판독 속도가 느리다. 따라서, 파워 게이팅에 의하여 소비전력을 저감하는 경우, 프로세서를 기동하는 데 시간이 매우 오래 걸린다. 따라서, 소비전력 저감의 효과가 매우 적어진다.
상술한 기술적 배경을 기초로 하여, 본 발명의 일 형태는 스타트업 루틴 프로그램의 실행 시의 프로세서 기동을 단시간에 수행할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 빈번하게 파워 게이팅될 때 프로세서의 재기동을 단시간에 수행할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 저소비전력화를 도모할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 제 1 기억 영역과 제 2 기억 영역을 갖는 반도체 장치이고, 제 1 기억 영역에 포함되는 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 포함하고, 제 2 기억 영역에 포함되는 제 2 메모리 셀은 제 2 트랜지스터 및 제 2 용량 소자를 포함하고, 제 1 메모리 셀은 제 1 트랜지스터를 오프 상태로 하고 제 1 용량 소자에서 제 1 데이터에 상응하는 전하를 유지하는 기능을 갖고, 제 2 메모리 셀은 제 2 트랜지스터를 오프 상태로 하고 제 2 용량 소자에서 제 2 데이터에 상응하는 전하를 유지하는 기능을 갖고, 제 1 트랜지스터 및 제 2 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하고, 제 1 용량 소자는 제 2 용량 소자보다 유지 용량이 큰 반도체 장치이다.
본 발명의 일 형태는 제 1 기억 영역과 제 2 기억 영역을 갖는 반도체 장치이고, 제 1 기억 영역에 포함되는 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 포함하고, 제 2 기억 영역에 포함되는 제 2 메모리 셀은 제 2 트랜지스터 및 제 2 용량 소자를 포함하고, 제 1 메모리 셀은 제 1 트랜지스터를 오프 상태로 하고 제 1 용량 소자에서 제 1 데이터에 상응하는 전하를 유지하는 기능을 갖고, 제 2 메모리 셀은 제 2 트랜지스터를 오프 상태로 하고 제 2 용량 소자에서 제 2 데이터에 상응하는 전하를 유지하는 기능을 갖고, 제 1 트랜지스터 및 제 2 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하고, 제 1 트랜지스터의 L(L은 채널 길이)/W(W는 채널 폭)는 제 2 트랜지스터의 L/W보다 큰 반도체 장치이다.
본 발명의 일 형태는 제 1 데이터가 스타트업 루틴을 실행하기 위한 프로그램 데이터인 반도체 장치인 것이 바람직하다.
본 발명의 일 형태는 제 1 기억 영역이 스타트업 루틴을 실행하는 프로세서의 기동 시에 액세스 가능 영역이 되고, 프로세서의 통상 동작 시에 액세스 불가능 영역이 되는 기능을 갖는 반도체 장치인 것이 바람직하다.
본 발명의 일 형태는 제 1 기억 영역이 스타트업 루틴을 실행하는 프로세서의 기동 시에 액세스 가능 영역이 되고, 프로세서의 통상 동작 시에 액세스 가능 영역이 되는 기능과, 스타트업 루틴을 실행한 후에 메인 기억 장치 또는 캐시 메모리로서 동작될 수 있는 기능과, 반도체 장치의 전원을 차단하기 전에 외부로부터 제 1 기억 영역에 스타트업 루틴을 로딩하는 기능을 갖는 반도체 장치인 것이 바람직하다.
또한, 그 외의 본 발명의 일 형태에 대해서는, 이하의 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태에 의하여, 스타트업 루틴 프로그램의 실행 시의 프로세서 기동을 단시간에 수행할 수 있는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태는 빈번하게 파워 게이팅될 때 프로세서의 재기동을 단시간에 수행할 수 있는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태는 저소비전력화를 도모할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 의하여, 신규 반도체 장치 등을 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 구성을 나타낸 도면.
도 2는 기억 회로의 구성을 설명하기 위한 도면.
도 3은 기억 회로의 구성을 설명하기 위한 도면.
도 4는 기억 회로의 구성을 설명하기 위한 도면.
도 5는 기억 회로의 구성을 설명하기 위한 도면.
도 6은 반도체 장치의 동작을 나타낸 도면.
도 7은 반도체 장치의 동작을 나타낸 도면.
도 8은 반도체 장치의 동작을 나타낸 도면.
도 9는 반도체 장치의 동작을 나타낸 도면.
도 10은 기억 회로의 구성을 설명하기 위한 도면.
도 11은 기억 회로의 구성을 설명하기 위한 도면.
도 12는 반도체 장치의 구성예를 나타낸 단면도.
도 13은 반도체 장치의 구성예를 나타낸 단면도.
도 14는 반도체 장치의 구성예를 나타낸 단면도.
도 15는 반도체 장치의 구성예를 나타낸 상면도 및 단면도.
도 16은 반도체 장치의 구성예를 나타낸 단면도.
도 17은 반도체 장치의 구성예를 나타낸 단면도.
도 18은 반도체 장치의 구성예를 나타낸 단면도.
도 19는 반도체 장치의 구성예를 나타낸 상면도 및 단면도.
도 20은 반도체 장치의 구성예를 나타낸 단면도.
도 21은 반도체 장치의 구성예를 나타낸 단면도.
도 22는 반도체 장치의 구성예를 나타낸 상면도.
도 23은 반도체 장치의 구성예를 나타낸 상면도.
도 24는 반도체 장치의 구성예를 나타낸 상면도 및 단면도.
도 25는 반도체 장치의 구성예를 나타낸 상면도 및 단면도.
도 26은 반도체 장치의 구성예를 나타낸 상면도 및 단면도.
도 27은 본 발명의 일 형태에 따른 반도체 웨이퍼의 상면도.
도 28은 전자 부품의 제작 공정예를 설명하기 위한 흐름도 및 사시 모식도.
도 29는 본 발명의 일 형태에 따른 전자 부품을 나타낸 도면.
도 30은 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면.
이하에서는, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 본 명세서 등에서 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서, 구성 요소의 개수를 한정하는 것이 아니다. 또한, 구성 요소의 순서를 한정하는 것이 아니다.
또한, 도면에서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
<반도체 장치의 구성예>
우선, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다. 도 1에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성을 예시하였다.
도 1에 나타낸 반도체 장치(10)는 프로세서(11)와, 기억 회로(12)와, 파워 매니지먼트 유닛(PMU)(13)과, 레지스터(14)와, 비교 회로(15)와, 전원(16)을 포함한다.
프로세서(11)는, 기억 회로(12), PMU(13), 레지스터(14) 등의 동작을 통괄적으로 제어함으로써 각종 프로그램을 실행하는 기능을 갖는다. 기억 회로(12)는 각종 데이터를 저장하는 기능을 갖는다. 그리고, 기억 회로(12)는 저장된 데이터를 기억 회로(12)에 대한 전력의 공급이 차단되어 있는 기간에도 유지할 수 있다. 기억 회로(12)의 구체적인 구성과 그 동작에 대해서는 후술한다. 본 발명의 일 형태에서는 기억 회로(12)가 기억 영역(MCA1, MCA2)을 갖는다. 기억 영역(MCA1)은 프로세서(11)의 기동 시에 실행되는 스타트업 루틴을 데이터로서 저장하는 기억 영역이다. 기억 영역(MCA2)은 프로세서(11)의 통상 동작 시에 작업 영역으로서 사용되는 기억 영역이다.
본 발명의 일 형태에서, 기억 회로(12)는, 프로세서(11)의 기동 시에 프로세서(11)의 스타트업 루틴을 실행하기 위한 프로그램 데이터를 저장하는 비휘발성 메모리로서의 기능과, 프로세서(11)의 기동 후에 프로세서(11)의 메인 기억 장치(메인 메모리)의 일부 또는 완충 기억 장치(캐시 메모리)로서의 기능을 갖는다. 기억 회로(12)는 전하의 유지 특성이 각각 상이한 메모리 셀로 구성된 복수의 영역을 갖고, 상기 복수의 영역으로서 비휘발성 메모리로서 기능하는 영역과, 메인 기억 장치(메인 메모리)의 일부 또는 완충 기억 장치(캐시 메모리)로서 기능하는 영역을 나누어 제공할 수 있다.
또한, 프로세서(11)는 예를 들어, 다른 기능을 갖는 경우나 일부 기능을 갖지 않는 경우가 있다. 따라서, 프로세서(11)를 단순히 회로라고 부르는 경우나 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
또한, 기억 회로(12)는 예를 들어, 다른 기능을 갖는 경우나 일부 기능을 갖지 않는 경우가 있다. 따라서, 기억 회로(12)를 단순히 회로라고 부르는 경우나 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
비교 회로(15)는, 기억 회로(12)가 캐시 메모리로서 기능하는 경우에, 프로세서(11)로부터 요구된 데이터가 기억 회로(12)에 저장되어 있는지 여부를 판단하는 기능을 갖는다. 저장되어 있지 않다고 판단된 경우에는 프로세서(11)의 외부에 따로 제공한 기억 회로에 액세스한다.
또한, 비교 회로(15)는 예를 들어, 다른 기능을 갖는 경우나 일부 기능을 갖지 않는 경우가 있다. 따라서, 비교 회로(15)를 단순히 회로라고 부르는 경우나 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
PMU(13)는, 반도체 장치(10)에 대하여 외부로부터 전력의 공급이 시작되면, 상기 전력의 프로세서(11) 및 기억 회로(12)에 대한 공급이 시작되도록 제어하는 기능을 갖는다. 또한, PMU(13)는, 반도체 장치(10)에 대한 전력의 공급이 시작되면, 프로세서(11) 또는 기억 회로(12)의 동작에 필요한 클럭 신호 등의 각종 구동 신호의, 프로세서(11) 또는 기억 회로(12)에 대한 공급이 시작되도록 제어하는 기능을 가져도 좋다.
그리고, PMU(13)는 카운터(17)를 포함한다. 카운터(17)는 외부로부터 반도체 장치(10)에 대한 전력의 공급이 차단된 경우에 그 기간을 계측하는 기능을 갖는다. 레지스터(14)는 계측된 기간의 데이터를 저장하는 기능을 갖는다. 또한, 도 1에는 카운터(17)가 PMU(13)의 구성 요소 중 하나인 경우의 반도체 장치(10)의 구성을 예시하였지만, 카운터(17)는 PMU(13)에서 독립하여 반도체 장치(10)에 제공되어도 좋다. 또한, 도 1에는 레지스터(14)가 PMU(13)에서 독립하여 반도체 장치(10)에 제공되어 있는 경우를 예시하였지만, 레지스터(14)는 PMU(13)의 구성 요소 중 하나이어도 좋다.
또한, PMU(13)는 예를 들어, 다른 기능을 갖는 경우나 일부 기능을 갖지 않는 경우가 있다. 따라서, PMU(13)를 단순히 회로라고 부르는 경우나 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
또한, 카운터(17)는 예를 들어, 다른 기능을 갖는 경우나 일부 기능을 갖지 않는 경우가 있다. 따라서, 카운터(17)를 단순히 회로라고 부르는 경우나 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
또한, 레지스터(14)에는, 상기 기간의 데이터에 더하여, 외부로부터 반도체 장치(10)에 대한 전력의 공급이 재개되었을 때에, 스타트업 루틴을 반도체 장치(10)의 외부로부터 기억 회로(12)에 로딩할지 여부를 결정하기 위한 데이터가 저장되어도 좋다.
또한, 레지스터(14)는 예를 들어, 다른 기능을 갖는 경우나 일부 기능을 갖지 않는 경우가 있다. 따라서, 레지스터(14)를 단순히 회로라고 부르는 경우나 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
전원(16)은, 외부로부터 반도체 장치(10)에 대한 전력의 공급이 차단되어 있는 기간에, PMU(13), 레지스터(14)에 전력을 공급하는 기능을 갖는다. 카운터(17)가 PMU(13)에서 독립하여 반도체 장치(10)에 제공되어 있는 경우, 전원(16)은 외부로부터 반도체 장치(10)에 대한 전력의 공급이 차단되어 있는 기간에 PMU(13) 및 레지스터(14)에 더하여 카운터(17)에도 전력을 공급하는 기능을 갖는다.
전원(16)으로서, 구체적으로는 커패시터 또는 이차 전지 등의 전력 저장 장치, 일차 전지 등을 사용할 수 있다. 이차 전지로서는 예를 들어, 납 축전지, 니켈 카드뮴 전지, 니켈 수소 전지, 리튬 이온 전지 등을 사용할 수 있다. 커패시터로서는 예를 들어, 전기 이중층 커패시터나, 한 쌍의 전극 중 어느 한쪽이 전기 이중층을 구성하고, 다른 쪽이 산화 환원 반응을 사용하는 하이브리드 커패시터를 사용할 수 있다. 하이브리드 커패시터에는, 예를 들어 양극이 전기 이중층을 구성하고, 음극이 리튬 이온 이차 전지를 구성하는 리튬 이온 커패시터가 포함된다. 커패시터 또는 이차 전지 등의 전력 저장 장치를 전원(16)으로서 사용하는 경우, 전력 저장 장치의 과충전 또는 과방전을 방지하기 위한 충전 제어 회로를 반도체 장치(10)에 제공하여도 좋다.
또한, 전원(16)은 DC-DC 컨버터, 승압 회로, 강압 회로 등의 회로를 포함하여도 좋다. 즉, 전원(16)은 복수의 전위를 생성하는 기능을 가져도 좋다. 따라서, 전원(16)은 전원 회로로서의 기능을 가질 수도 있다.
또한, 전원(16)은 무선으로 전력을 공급받을 수 있는 기능을 가져도 좋다. 즉, 자기장, 전계, 전자기장 등을 이용함으로써 외부로부터 전력이 공급되어 전원(16)이 충전되는 구성을 가져도 좋다. 따라서, 전원(16)은 정류 회로나 평활 회로 등을 포함하여도 좋다. 또는, 전원(16)은 AC-DC 컨버터 등을 포함하여도 좋다.
또한, 전원(16)이 반도체 장치(10)에 반드시 제공될 필요는 없다. 반도체 장치(10) 외부에 전원(16)이 제공되거나, 반도체 장치(10)에 전력을 공급하는 전원과 공유되어도 좋다. 즉, PMU(13), 레지스터(14)에 전력을 공급하는 전원과, 이들 이외에 전력을 공급하는 전원이 따로 제공되어도 좋다. 또는, PMU(13), 레지스터(14)에 전력을 공급하는 전원과, 이들 이외에 전력을 공급하는 전원이 동일한 전원이고, 어느 것에 전력을 공급할지를 개별적으로 제어할 수 있어도 좋다. 예를 들어, PMU(13), 레지스터(14) 등에만 전력을 공급하고, 다른 것에는 전력을 공급하지 않도록 제어할 수 있어도 좋다.
또한, 전원(16)은 예를 들어, 다른 기능을 갖는 경우나 일부 기능을 갖지 않는 경우가 있다. 따라서, 전원(16)을 단순히 회로라고 부르는 경우나 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
<기억 회로의 구성예>
이하에서는, 본 발명의 일 형태의 반도체 장치(10)에 포함되는 기억 회로(12)의 구성예에 대하여 설명한다.
도 2의 (A)는 기억 회로(12)(메모리)의 구성을 나타낸 것이다. 기억 회로(12)는 메모리 셀 어레이(MCA), 구동 회로(WD), 구동 회로(BD)를 포함한다. 메모리 셀 어레이(MCA)는 기억 영역이라고도 한다. 메모리 셀 어레이(MCA)는 메모리 셀 어레이(MCA1), 메모리 셀 어레이(MCA2)를 포함한다.
메모리 셀 어레이(MCA1)는 매트릭스상으로 배치된 복수의 메모리 셀(MC1)로 구성되어 있다. 메모리 셀 어레이(MCA2)는 매트릭스상으로 배치된 복수의 메모리 셀(MC2)로 구성되어 있다.
메모리 셀(MC1, MC2)은 데이터를 저장하는 기능을 갖는다. 메모리 셀(MC)은 2레벨(하이 레벨 및 로 레벨)의 데이터를 저장하는 기능을 가져도 좋고, 4레벨 이상의 멀티 레벨 데이터를 저장하는 기능을 가져도 좋다. 또한, 메모리 셀(MC)은 아날로그 데이터를 저장하는 기능을 가져도 좋다.
메모리 셀(MC1, MC2)은 배선(WL)(워드선이라고도 함) 및 배선(BL)(비트선이라고도 함)에 접속되어 있다. 또한, 도 2의 (A)에는, 같은 행에 있고 인접한 2개의 메모리 셀(MC1, MC2)에 의하여 하나의 배선(BL)이 공유되는 구성예를 나타내었다.
구동 회로(WD)는 메모리 셀(MC1, MC2)을 선택하는 기능을 갖는다. 구체적으로, 구동 회로(WD)는 데이터의 기록 또는 판독을 하는 메모리 셀(MC1, MC2)을 선택하기 위한 신호(이하, 선택 신호라고도 함)를 배선(WL)에 공급하는 기능을 갖는다. 구동 회로(WD)는 디코더 등으로 구성될 수 있다.
구동 회로(WD)는 메모리 셀 어레이(MCA1) 및 메모리 셀 어레이(MCA2)를 독립적으로 선택할 수 있는 구성으로 한다. 즉, 상기 기억 회로(12)를 프로세서(11)의 캐시 메모리 또는 메인 기억 장치로서 이용하는 경우, 프로세서(11)의 기동 시에는 메모리 셀 어레이(MCA1)를 액세스 가능 영역으로 하고, 메모리 셀 어레이(MCA2)를 액세스 불가능 영역으로 한다. 또한, 프로세서의 통상 동작 시에는, 메모리 셀 어레이(MCA1)를 액세스 불가능 영역으로 하고, 메모리 셀 어레이(MCA2)를 액세스 가능 영역으로 한다.
구체적으로는, 프로세서(11)가 기동 시인지 또는 통상 동작 시인지를 가리키는 플래그 신호를 입력하고, 상기 플래그 신호에 따라 프로세서(11)의 기동 시에는 메모리 셀 어레이(MCA1)에서의 메모리 셀(MC1)을 선택하는 신호를 생성하고, 메모리 셀 어레이(MCA2)에서의 메모리 셀(MC2)을 선택하는 신호는 생성하지 않는다. 또한, 프로세서(11)의 통상 동작 시에는 메모리 셀 어레이(MCA1)에서의 메모리 셀(MC1)을 선택하는 신호는 생성하지 않고, 메모리 셀 어레이(MCA2)에서의 메모리 셀(MC2)을 선택하는 신호를 생성한다.
구동 회로(BD)는 메모리 셀(MC1, MC2)에 데이터를 기록하는 기능과, 메모리 셀(MC1, MC2)에 저장된 데이터를 판독하는 기능을 갖는다. 구체적으로, 구동 회로(BD)는 데이터가 기록되는 메모리 셀(MC1, MC2)에 접속된 배선(BL)에, 메모리 셀(MC)에 저장되는 데이터와 대응하는 전위(이하, 기록 전위라고도 함)를 공급하는 기능을 갖는다. 또한, 구동 회로(BD)는 메모리 셀(MC)에 저장된 데이터와 대응하는 전위(이하, 판독 전위라고도 함)를 판독하고 외부에 출력하는 기능을 갖는다. 구동 회로(BD)는, 데이터를 판독하기 위한 회로로서 열 디코더, 프리차지 회로, 감지 증폭기, 래치, 시프트 레지스터 등으로, 데이터를 기록하기 위한 회로로서 열 디코더, 버퍼, 시프트 레지스터 등으로 구성될 수 있다.
구동 회로(WD) 및 구동 회로(BD)도 메모리 셀 어레이(MCA)와 마찬가지로 OS 트랜지스터를 사용한 단극성 회로로 구성될 수 있다. 이에 의하여, 메모리 셀 어레이(MCA), 구동 회로(WD), 및 구동 회로(BD)에 포함되는 트랜지스터의 극성을 동일하게 할 수 있고, OS 트랜지스터를 사용한 단극성 회로로 기억 회로(12)를 구성할 수 있다. 이 경우, 메모리 셀 어레이(MCA), 구동 회로(WD), 및 구동 회로(BD)에 포함되는 트랜지스터를 동일한 공정에서 동시에 제조할 수 있다.
또한, OS 트랜지스터를 사용한 단극성 회로는, 반도체 기판 위에 적층될 수도 있다. 따라서, 반도체 기판 위에 형성된 회로의 위쪽에 단극성 회로로 구성된 기억 회로(12)를 적층할 수 있고, 반도체 장치의 면적을 축소할 수 있다.
메모리 셀(MC1, MC2), 구동 회로(WD), 및 구동 회로(BD)는 채널 형성 영역에 산화물 반도체를 포함한 트랜지스터(OS 트랜지스터)로 구성될 수 있다. 산화물 반도체의 밴드 갭은 3.0eV 이상이므로, OS 트랜지스터는 열 여기로 인한 누설 전류가 작고, 또한 오프 전류가 매우 작다. 또한, 오프 전류란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 말한다. 트랜지스터의 채널 형성 영역에 사용되는 산화물 반도체는, 인듐(In) 및 아연(Zn) 중 적어도 한쪽을 포함하는 산화물 반도체인 것이 바람직하다. 이와 같은 산화물 반도체로서는, In-M-Zn 산화물(원소 M은 예를 들어 Al, Ga, Y 또는 Sn)이 대표적이다. 전자 공여체(도너)가 되는 수분, 수소 등의 불순물을 저감하고, 또한 산소 결손도 저감함으로써, 산화물 반도체를 i형(진성) 또는 실질적으로 i형으로 할 수 있다. 이와 같은 산화물 반도체를 고순도화된 산화물 반도체라고 부를 수 있다. 또한, OS 트랜지스터의 자세한 사항에 대해서는 실시형태 2에서 설명한다.
OS 트랜지스터는 오프 전류가 매우 작기 때문에, 메모리 셀(MC)에 사용하는 트랜지스터로서 특히 적합하다. OS 트랜지스터는 예를 들어, 채널 폭 1μm당 오프 전류를 100zA/μm 이하, 또는 10zA/μm 이하, 또는 1zA/μm 이하, 또는 10yA/μm 이하로 할 수 있다. OS 트랜지스터를 메모리 셀(MC)에 사용함으로써, 메모리 셀(MC)에 저장된 데이터를 매우 긴 기간에 걸쳐 유지할 수 있다.
도 2의 (B-1)에 메모리 셀(MC1)의 회로 구성을 나타내었다. 도 2의 (B-1)에는 인접한 2개의 메모리 셀을 나타내었으며, 한쪽 메모리 셀을 메모리 셀(MC1a)로, 다른 쪽 메모리 셀을 메모리 셀(MC1b)로 도시하였다. 메모리 셀(MC1a)과 메모리 셀(MC1b)에 의하여 하나의 배선(BL)이 공유되어 있다.
또한, 도 2의 (B-2)에 메모리 셀(MC2)의 회로 구성을 나타내었다. 도 2의 (B-2)에는 인접한 2개의 메모리 셀을 나타내었으며, 한쪽 메모리 셀을 메모리 셀(MC2a)로, 다른 쪽 메모리 셀을 메모리 셀(MC2b)로 도시하였다. 메모리 셀(MC2a)과 메모리 셀(MC2b)에 의하여 하나의 배선(BL)이 공유되어 있다.
메모리 셀(MC1, MC2)은 트랜지스터 T 및 용량 소자 C를 각각 포함한다. 메모리 셀(MC1a)에 포함되는 트랜지스터 T, 용량 소자 C를 각각 트랜지스터(Ta1), 용량 소자(Ca1)라고도 부르고, 메모리 셀(MC1b)에 포함되는 트랜지스터 T, 용량 소자 C를 각각 트랜지스터(Tb1), 용량 소자(Cb1)라고도 부른다. 메모리 셀(MC2a)에 포함되는 트랜지스터 T, 용량 소자 C를 각각 트랜지스터(Ta2), 용량 소자(Ca2)라고도 부르고, 메모리 셀(MC2b)에 포함되는 트랜지스터 T, 용량 소자 C를 각각 트랜지스터(Tb2), 용량 소자(Cb2)라고도 부른다. 또한, 메모리 셀(MC1a, MC1b 및 MC2a, MC2b)에 접속된 배선(WL)을 각각 배선(WLa, WLb)이라고도 부른다. 또한, 트랜지스터 T는 n채널형 OS 트랜지스터이다.
트랜지스터 T의 게이트는 배선(WL)에 접속되고, 소스 및 드레인 중 한쪽은 용량 소자 C의 한쪽 전극에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)에 접속되어 있다. 용량 소자 C의 다른 쪽 전극은 정전위(예를 들어 접지 전위 등)가 공급되는 배선(VL)에 접속되어 있다. 또한, 트랜지스터 T의 소스 및 드레인 중 한쪽, 및 용량 소자 C의 한쪽 전극에 접속된 노드를 노드 N으로 한다.
또한, 트랜지스터 T는 한 쌍의 게이트를 가져도 좋다. 또한, 트랜지스터가 한 쌍의 게이트를 갖는 경우, 한쪽 게이트를 제 1 게이트, 프런트 게이트, 또는 단순히 게이트라고 부르는 경우가 있고, 다른 쪽 게이트를 제 2 게이트 또는 백 게이트라고 부르는 경우가 있다.
도 2의 (B-1), (B-2)에는 트랜지스터 T가 각각 백 게이트를 갖는 구성예를 나타내었다. 트랜지스터(Ta1, Ta2, Tb1, 및 Tb2)의 백 게이트는 배선(BGL)에 접속되어 있다. 배선(BGL)으로부터 트랜지스터(Ta1, Ta2, Tb1, 및 Tb2)의 백 게이트에 소정의 전위를 공급함으로써, 트랜지스터(Ta1, Ta2, Tb1, 및 Tb2)의 문턱 전압을 제어할 수 있다. 예를 들어, 트랜지스터(Ta1, Ta2, Tb1, 및 Tb2)의 문턱 전압을 0V보다 크게 할 수 있다. 이로써, 오프 전류를 저감할 수 있다. 또한, 트랜지스터(Ta1, Ta2, Tb1, 및 Tb2)의 백 게이트는 동일한 도전층으로 구성되어도 좋다.
메모리 셀(MC)에 데이터를 기록하는 경우에는, 배선(BL)에 기록 전위를 공급한다. 그리고, 배선(WL)에 선택 신호(하이 레벨 전위)를 공급함으로써, 트랜지스터 T를 온 상태로 한다. 이로써, 기록 전위가 노드 N에 공급된다. 그 후, 배선(WL)에 로 레벨 전위를 공급함으로써, 트랜지스터 T를 오프 상태로 한다. 이로써, 노드 N이 부유 상태가 되고 기록 전위가 유지된다.
메모리 셀(MC)에 저장된 데이터를 판독하는 경우에는, 배선(BL)의 전위가 판독 전위가 된다. 배선(WL)에 선택 신호(하이 레벨 전위)를 공급함으로써, 트랜지스터 T를 온 상태로 한다. 이로써, 배선(BL)의 전위가 노드 N의 전위에 따라 결정되어, 메모리 셀(MC)에 저장된 데이터가 판독된다.
트랜지스터 T에는 OS 트랜지스터가 사용되어 있기 때문에, 트랜지스터 T가 오프 상태인 기간에 노드 N의 전위가 매우 긴 기간에 걸쳐 유지된다. 이로써, 데이터의 리프레시 빈도를 매우 적게 할 수 있어, 소비전력을 저감할 수 있다.
또한, 메모리 셀(MC)은 용량 소자 C의 충방전에 의하여 데이터를 재기록하기 때문에, 메모리 셀(MC)은 원리적으로 재기록 횟수에 제약이 없고, 또한 저에너지로 데이터의 기록 및 판독을 할 수 있다. 또한, 메모리 셀(MC)의 회로 구성은 단순하기 때문에, 기억 회로(12)를 대용량화하기 쉽다.
본 실시형태의 구성에서는, 메모리 셀(MC1)을 메모리 셀(MC2)보다 데이터 유지 특성이 우수한 메모리 셀로 함으로써, 비휘발성 메모리로서 사용한다.
예를 들어 용량 소자(Ca1, Cb1)의 유지 용량을 용량 소자(Ca2, Cb2)의 유지 용량보다 크게 한다. 구체적으로는, 도 3의 (A-1), (A-2)에 모식적으로 도시한 바와 같이 용량 소자(Ca1, Cb1)를 용량 소자(Ca2, Cb2)보다 유지 용량이 커지도록 설계한다.
또는, 트랜지스터(Ta1, Tb1)의 채널 길이·채널 폭비(L1/W1)를 트랜지스터(Ta2, Tb2)의 채널 길이·채널 폭비(L2/W2)보다 크게 한다. 구체적으로는, 도 3의 (B-1), (B-2)에 모식적으로 도시한 바와 같이, 트랜지스터(Ta1, Tb1)를 트랜지스터(Ta2, Tb2)보다 채널 길이가 커지도록 및/또는 채널 폭이 작아지도록 설계한다.
이와 같은 구성으로 함으로써, 메모리 셀(MC1)을 포함하는 메모리 셀 어레이(MCA1)를, 메모리 셀(MC2)을 포함하는 메모리 셀 어레이(MCA2)보다 데이터 유지 특성이 우수한 메모리 셀 어레이로서 사용할 수 있다. 메모리 셀 어레이(MCA1)는, 스타트업 루틴 프로그램을 저장하는 비휘발성 메모리로서 이용할 수 있다. 또한, 메모리 셀(MC1)과 메모리 셀(MC2) 간에서 데이터 유지 특성이 다른 구성으로 하는 경우에도, BL의 피치는 동일한 구성이 바람직하다. 더 구체적으로는, 배선(BL)의 피치를 동일하게 하고, 배선(WL)의 피치를 메모리 셀 어레이(MCA1)와 메모리 셀 어레이(MCA2) 간에서 다른 구성으로 한다. 이와 같은 구성으로 함으로써, 배선(BD)을 공통화할 수 있고 집적도를 높이기 쉬워진다.
여기서, 스타트업 루틴 프로그램에는, 프로세서의 각종 레지스터의 설정, 캐시 메모리의 사용 가능 상태로의 설정 등이 포함된다. 각종 레지스터의 설정으로서는, 프로세서 외부에 접속되는 주변 기기에 맞춘 설정, 예를 들어 메인 기억 장치인DRAM(Dynamic RAM)의 지연 시간의 설정 등을 들 수 있다. 프로세서의 기동 시 또는 파워 게이팅으로부터 복귀하는 경우에, 상기 스타트업 루틴 프로그램을 실행한다. 또한, 기억 회로(12)를 메인 기억 장치로서 사용하는 경우, 상기 스타트업 루틴 프로그램은 캐시 메모리에 복사된 후에 실행된다.
일반적인 구성에서는, 상기 스타트업 루틴 프로그램은 보조 기억 장치인 플래시 메모리 또는 HDD(하드 디스크 드라이브)에 저장되어 있다. 따라서, 데이터 액세스에 시간이 걸리기 때문에, 상기 프로그램의 실행에도 시간이 걸린다. 본 실시형태의 반도체 장치(10)와 같이, 기억 회로(12)의 일부를 캐시 메모리 또는 메인 기억 장치로서 사용함으로써, 상기 프로그램을 신속하게 실행할 수 있다.
또한, 프로세서가 비휘발성 레지스터를 포함하고 파워 게이팅으로부터 복귀하는 경우에는, 상기 각종 레지스터의 설정은 불필요하다. 따라서, 기동 시인지 또는 파워 게이팅으로부터의 복귀인지를 식별하는 플래그 레지스터를 준비해 놓은 구성이 유효하다. 즉, 파워 게이팅으로부터 복귀하는 경우에는, 상기 프로그램 중 상기 각종 레지스터의 설정에 대응하는 부분을 생략할 수 있다.
또한, 상기 기억 회로(12)를 캐시 메모리 또는 메인 기억 장치의 일부로서 사용하는 경우, 대응하는 캐시 메모리 또는 메인 기억 장치는 설정이 끝난 상태이기 때문에, 그 외의 캐시 메모리 또는 메인 기억 장치의 설정만을 실행하는 구성으로 할 수 있다. 즉, 상기 프로그램 중, 상기 기억 회로(12)에 대응하는 캐시 메모리 또는 메인 기억 장치의 일부의 설정에 대응하는 부분을 생략할 수 있다.
또한, 메모리 셀(MC1)의 데이터 유지 특성이 충분하면, 메모리 셀(MC1)과 메모리 셀(MC2)의 구성을 동일하게 할 수도 있다. 이와 같은 구성으로 함으로써, 메모리 셀의 레이아웃의 최적화가 용이해지고, 집적도를 높이기 쉬워진다.
도 4의 (A), (B)는 기억 회로(12)를 캐시 메모리 또는 메인 기억 장치로서 이용하는 경우의 액세스 가능(Accessible) 영역 및 액세스 불가능(Inaccessible) 영역을 나타낸 것이다. 도 4의 (A)는 프로세서의 기동 시에 대응하고, 메모리 셀 어레이(MCA1)가 액세스 가능 영역이고, 메모리 셀 어레이(MCA2)가 액세스 불가능 영역이다. 한편, 도 4의 (B)는 프로세서의 통상 동작 시에 대응하고, 메모리 셀 어레이(MCA1)가 액세스 불가능 영역이고, 메모리 셀 어레이(MCA2)가 액세스 가능 영역이다.
반도체 장치(10)에서의 기억 회로(12)를 상술한 구성으로 하고 프로세서(11)의 캐시 메모리 또는 메인 기억 장치로서 사용하는 경우에는, 프로세서(11)의 파워 게이팅으로부터의 기동을 단시간에 할 수 있어, 파워 게이팅을 빈번하게 하는 것이 용이해지고, 저소비전력화가 가능한 반도체 장치를 제공할 수 있다.
도 5의 (A)는 반도체 장치(10)의 구성예를 나타낸 것이다. 반도체 장치(10)는 OS 트랜지스터를 사용하여 구성된 단극성 회로가 제공된 층(20)을 포함한다. 층(20)에는 도 2의 (A)에 나타낸 기억 회로(12)를 제공할 수 있다.
구동 회로(BD)에는 메모리 셀 어레이(MCA1, MCA2)에 기록되는 데이터가 외부로부터 입력된다. 또한, 메모리 셀 어레이(MCA1, MCA2)로부터 판독된 데이터는 구동 회로(BD)로부터 외부에 출력된다.
기억 회로(12)에 포함되는 메모리 셀 어레이(MCA1, MCA2), 구동 회로(WD), 구동 회로(BD)는 각각 OS 트랜지스터를 사용한 단극성 회로로 구성되어 있다. 따라서, 기억 회로(12)를 동일한 층(20)에 형성할 수 있다.
여기서, 예를 들어 기억 회로(12)가 층(20)에 형성된 n채널형 OS 트랜지스터와, 다른 층에 형성된 트랜지스터(반도체 기판에 형성된 트랜지스터 등)를 사용하여 구성되어 있는 경우, 이들의 트랜지스터를 접속하기 위한 접속부(콘택트 홀 및 배선)가 다수 필요하게 된다. 특히, 복수의 메모리 셀(MC1, MC2)이 OS 트랜지스터와, 다른 층에 형성된 트랜지스터를 사용하여 구성되어 있는 경우에는, 각 메모리 셀(MC1, MC2)에서 2개의 층 간이 접속될 필요가 있어, 접속부의 개수의 증가가 더 현저해진다. 이 접속부의 증가는 회로 레이아웃의 자유도 저하의 원인이 된다.
또한, OS 트랜지스터에 포함되는 산화물 반도체로의 불순물(수소 등)의 혼입은, OS 트랜지스터의 열화의 원인이 된다. 여기서, 접속부가 불순물의 경로가 되고, 접속부를 통하여 층(20)에 불순물이 들어갈 수 있다. 그러므로, 2개의 층 간의 접속부가 증가하면, 산화물 반도체에 혼입되는 불순물이 증가하므로, 층(20)에 형성된 OS 트랜지스터의 열화가 초래된다.
본 발명의 일 형태에서는, 기억 회로(12)가 OS 트랜지스터를 사용한 단극성 회로로 구성되어 있다. 따라서, 기억 회로(12) 내부에서의 다른 층들 간의 접속이 필요 없게 된다. 이에 의하여, 접속부의 개수를 삭감할 수 있어, 회로 레이아웃의 자유도 향상 및 OS 트랜지스터의 신뢰성 향상을 도모할 수 있다.
특히, 메모리 셀(MC1, MC2)은 다수 제공되기 때문에, 메모리 셀(MC1, MC2)을 단극성 회로로 구성함으로써 접속부의 개수를 대폭으로 삭감할 수 있다. 또한, 구동 회로(WD) 및 구동 회로(BD)를 메모리 셀 어레이(MCA1, MCA2)와 같은 층에 제공함으로써, 구동 회로(WD)와 메모리 셀 어레이(MCA, MCA2), 그리고 구동 회로(BD)와 메모리 셀 어레이(MCA)를 접속하는 다수의 배선(WL) 및 배선(BL)이 층 간에 제공되는 것을 회피할 수 있어, 접속부의 개수를 더 삭감할 수 있다.
또한, 기억 회로(12)를 예를 들어, 컴퓨터에서의 캐시 메모리, 메인 기억 장치, 또는 보조 기억 장치 등으로서 사용할 수 있다.
또한, 층(20)은 제어 회로(CC)를 포함하여도 좋다. 제어 회로(CC)는 구동 회로(WD) 및 구동 회로(BD)의 동작을 제어하는 기능을 갖는다. 구체적으로, 제어 회로(CC)는 외부로부터 입력된 제어 신호(어드레스 신호, 클럭 신호, 또는 칩 인에이블 신호 등)에 기초하여 구동 회로(WD) 및 구동 회로(BD)의 동작을 제어하기 위한 각종 신호를 생성하는 기능을 갖는다.
구동 회로(WD)는 제어 회로(CC)로부터 공급된 신호(어드레스 신호 또는 제어 신호 등)에 기초하여 선택 신호를 생성하고, 메모리 셀 어레이(MCA1, MCA2)에 공급한다. 구동 회로(BD)는 제어 회로(CC)로부터 공급된 신호(어드레스 신호 또는 제어 신호 등)에 기초하여 외부로부터 입력된 데이터에 대응하는 기록 전위를 생성하고, 메모리 셀 어레이(MCA1, MCA2)에 출력한다. 또한, 구동 회로(BD)는 제어 회로(CC)로부터 공급된 신호(어드레스 신호 또는 제어 신호 등)에 기초하여 메모리 셀 어레이(MCA1, MCA2)로부터 판독된 데이터를 외부에 출력한다.
제어 회로(CC)는 OS 트랜지스터를 사용한 단극성 회로로 구성되어 있다. 따라서, 제어 회로(CC)를 층(20)에 제공할 수 있어, 기억 회로(12)의 동작을 같은 층에 제공된 제어 회로(CC)에 의하여 제어할 수 있다. 이에 의하여, 제어 회로(CC)와, 구동 회로(WD) 및 구동 회로(BD) 간의 접속부를 생략할 수 있다.
또한, 층(20)에는 다른 회로를 제공할 수도 있다. 예를 들어, 층(20)은 프로세서 및 주변 회로를 포함하여도 좋다. 이 경우, 프로세서(11) 및 주변 회로는 OS 트랜지스터를 사용한 단극성 회로로 구성된다. 주변 회로로서는 파워 매니지먼트 유닛(PMU)(13)과, 레지스터(14)와, 비교 회로(15)와, 전원(16) 등이 있다.
또한, 제어 회로(CC)는 버스를 통하여 프로세서 및 주변 회로에 접속되어도 좋다. 이에 의하여, 제어 회로(CC), 프로세서, 및 주변 회로 간에서 데이터 또는 신호의 송수신을 버스를 통하여 수행할 수 있다. 예를 들어, 메모리 셀 어레이(MCA1, MCA2)로부터 제어 회로(CC)에 출력된 데이터를, 프로세서 또는 주변 회로에 의한 처리에 사용하는 등의 처리를 수행할 수 있다.
또한, 층(20)을 반도체 기판 위에 적층하고, 층(20)에 입력되는 신호를 반도체 기판에 형성된 회로로부터 공급할 수도 있다. 도 5의 (B)에는 층(20A, 20B)이 층(30) 위에 적층된 구성예를 나타내었다. 층(20A)은 메모리 셀 어레이(MCA1)가 제공된 층이고, 층(20B)은 메모리 셀 어레이(MCAB)가 제공된 층이다. 층(30)은 반도체 기판에 형성된 트랜지스터로 구성된 회로를 포함한다. 그리고, 상기 회로는 제어 회로(CC)에 제어 신호를 출력하는 기능 또는 구동 회로(BD)에 데이터를 출력하는 기능을 가져도 좋다. 또한, 구동 회로(BD)로부터 출력된 데이터가, 층(30)에 포함되는 회로에 입력되어도 좋다.
층(20A, 20B)과 층(30) 간에서 데이터 또는 신호의 송수신이 수행되는 경우, 층(20A, 20B)과 층(30)은 층 간에 제공된 배선에 의하여 접속된다.
상술한 바와 같이, 본 발명의 일 형태에서는, OS 트랜지스터를 사용한 단극성 회로로 기억 회로(12)를 구성함으로써, 층(20)과 층(30) 간의 접속부의 개수를 삭감할 수 있다.
또한, 위에서는 제어 회로(CC)가 층(20)에 제공된 구성에 대하여 설명하였지만, 제어 회로(CC)는 도 5의 (A), (B)에 도시된 층(30)에 제공되어도 좋다. 이 경우, 제어 회로(CC)는 반도체 기판에 형성된 트랜지스터로 구성된다. 또한, 제어 회로(CC)는 구동 회로(WD) 및 구동 회로(BD)에, 층(20)과 층(30) 간에 형성된 접속부를 통하여 접속된다.
<반도체 장치의 동작예>
이어서, 도 1에 도시된 반도체 장치(10)의 동작의 일례에 대하여, 도 6에 나타낸 흐름도를 사용하여 설명한다.
먼저, 도 6에 나타낸 바와 같이, 반도체 장치(10)에 대한 전력의 공급이 시작된다(A01: 전원 투입). 반도체 장치(10)에 대한 전력의 공급이 시작되면, PMU(13)는 프로세서(11) 및 기억 회로(12)에 대한 전력의 공급이 시작되도록 제어한다. 또한, PMU(13)는 프로세서(11) 및 기억 회로(12)에 대한 구동 신호의 공급이 시작되도록 제어하여도 좋다.
기억 회로(12)에 포함되는 메모리 셀 어레이(MCA1)에는, 반도체 장치(10)에 대한 전력의 공급이 차단되어 있는 동안, 스타트업 루틴이 기억 회로(12)에 저장된다. 따라서, PMU(13)는 기억 회로(12)에 저장된 스타트업 루틴을 프로세서(11)가 실행하도록 제어한다(A02: 스타트업 루틴의 실행). 스타트업 루틴이 실행됨으로써, 프로세서(11)가 기동된 상태, 즉 프로세서(11)에 의한 각종 프로그램 실행이 가능한 상태가 된다.
이어서, 반도체 장치(10)가 통상 동작을 시작한다(A03: 통상 동작의 시작). 기억 회로(12)에 포함되는 메모리 셀 어레이(MCA2)는, 반도체 장치(10)에 대한 전력의 공급이 수행되어 있는 동안, 메인 메모리의 일부 또는 캐시 메모리로서 프로세서(11)의 작업 영역으로서 기능한다. 한편, 기억 회로(12)에 포함되는 메모리 셀 어레이(MCA1)는, 반도체 장치(10)에 대한 전력의 공급이 수행되어 있는 동안에도 비휘발성 메모리로서 기능하고, 스타트업 루틴 프로그램을 계속 저장한다.
또한, 통상 동작이 시작되기 전에는 도 4의 (A)에 도시된 바와 같이, 메모리 셀 어레이(MCA1)는 액세스 가능 영역이고, 메모리 셀 어레이(MCA2)는 액세스 불가능 영역이다(A04-1: MCA1에 대한 액세스). 통상 동작이 시작된 후에는 도 4의 (A)에 도시된 바와 같이, 메모리 셀 어레이(MCA1)는 액세스 불가능 영역이고, 메모리 셀 어레이(MCA2)는 액세스 가능 영역이다(A04-2: MCA2에 대한 액세스).
그리고, 반도체 장치(10)에 공급되는 전력의 차단이 시작(A05: 전원 차단의 시작)되면, 기억 회로(12)의 기능은 스타트업 루틴을 저장하는 원래의 기능으로 전환된다.
또한, 상기 제어 시에는, 도 4의 (B)에 도시한 바와 같이, 메모리 셀 어레이(MCA1)는 액세스 불가능 영역이고, 메모리 셀 어레이(MCA2)는 액세스 가능 영역이다.
그리고, 반도체 장치(10)에 대한 전력의 공급이 차단된다(A06: 전원 차단).
또한, 본 발명의 일 형태에서는, 반도체 장치(10)가 통상 동작을 시작한 후에 기억 회로(12)의 메모리 셀 어레이(MCA1)의 기능을 전환할 수 있다. 구체적으로는, 반도체 장치(10)가 통상 동작을 시작한 후, 기억 회로(12)의 메모리 셀 어레이(MCA1)의 기능을, 스타트업 루틴 프로그램을 저장하기 위한 비휘발성 메모리의 기능으로부터, 프로세서(11)의 캐시 메모리의 기능으로 전환할 수 있다. 또한, 기억 회로(12)의 메모리 셀 어레이(MCA1)의 기능을 캐시 메모리로 전환하는 경우에는, 전력의 공급이 차단되기 전에 스타트업 루틴 프로그램을 기억 회로(12)에 저장한다. 이와 같이 함으로써, 다시 반도체 장치(10)에 대한 전력의 공급이 시작(A01: 전원 투입)된 경우에, 외부로부터 스타트업 루틴을 기억 회로(12)에 로딩할 필요가 없어진다. 그 결과, 프로세서(11)의 기동에 걸리는 시간을 짧게 할 수 있다.
도 8에는, 기억 회로(12)의 메모리 셀 어레이(MCA2)를 프로세서(11)의 캐시 메모리로서 기능시키는 경우의 반도체 장치(10)의 동작을 모식적으로 나타내었다. 도 8에 나타낸 바와 같이, 반도체 장치(10)에서는, 프로세서(11)와, 기억 회로(12)와, 비교 회로(15)와, PMU(13)가 동작 상태, 즉 전력과 구동 신호가 공급되어 있는 상태에 있다. 카운터(17)가 PMU(13)에서 독립하여 반도체 장치(10)에 제공되어 있는 경우, 카운터(17)는 반드시 동작 상태에 있을 필요는 없다. 그리고, 기억 회로(12)를 프로세서(11)의 완충 기억 장치로서 기능시키는 경우, 반도체 장치(10)에는 외부로부터 전력의 공급이 수행되어 있기 때문에, 전원(16)으로부터 PMU(13), 레지스터(14)에 대한 전력의 공급은 수행되지 않아도 된다.
예를 들어, 프로세서(11)로부터 기억 회로(12)에 데이터의 액세스가 요구되면, 상기 데이터의 어드레스의 하위 비트가 기억 회로(12)에, 상위 비트가 비교 회로(15)에 각각 전송된다. 기억 회로(12)에서는, 액세스가 요구된 어드레스의 하위 비트에 대응하는 라인이 저장되어 있는, 어드레스의 상위 비트(태그 데이터라고도 함)를 비교 회로(15)에 전송한다. 비교 회로(15)에서는, 프로세서(11)로부터 액세스가 요구된 어드레스의 상위 비트와, 기억 회로(12)로부터 전송된 어드레스의 상이 비트가 비교된다. 비교의 결과 어드레스의 상위 비트가 일치하면, 프로세서(11)로부터 액세스가 요구된 어드레스의 하위 비트에 대응하는 라인에, 해당하는 데이터가 저장되어 있다는 것을 의미한다. 또한, 비교의 결과 어드레스의 상위 비트가 일치하지 않으면, 액세스가 요구된 데이터가 기억 회로(12)에 저장되어 있지 않다는 것을 의미한다. 해당하는 데이터가 기억 회로(12)에 저장되어 있는 경우, 상기 데이터는 프로세서(11)에 전송된다.
도 9에는, 기억 회로(12)의 메모리 셀 어레이(MCA1)를 프로세서(11)의 비휘발성 메모리로서 기능시키는 경우의 반도체 장치(10)의 동작을 모식적으로 나타내었다. 도 9에 나타낸 바와 같이, 반도체 장치(10)에서는 프로세서(11)와, 기억 회로(12)와, PMU(13)와, 레지스터(14)가 동작 상태에 있다. 카운터(17)가 PMU(13)에서 독립하여 반도체 장치(10)에 제공되어 있는 경우에는, 카운터(17)도 동작 상태에 있다. 그리고, 기억 회로(12)가 스타트업 루틴을 저장하는 기능을 갖는 경우에는, 반도체 장치(10)에 대하여 외부로부터 전력의 공급이 수행되어 있을 때와 수행되어 있지 않을 때가 있다. 반도체 장치(10)에 대하여 전력의 공급이 수행되어 있을 때는, 전원(16)으로부터 PMU(13), 레지스터(14)에 대한 전력의 공급은 수행되지 않아도 된다. 반도체 장치(10)에 대하여 전력의 공급이 수행되어 있지 않을 때는, 전원(16)으로부터 PMU(13), 레지스터(14)에 대한 전력의 공급이 수행된다.
또한, 기억 회로(12)의 첫 동작 시, 기억 회로(12)에 포함되는 메모리 셀 어레이(MCA1)에 있어서, 스타트업 루틴 프로그램은 기억 회로(12)에 저장되어 있지 않다. 그러므로, 도 7에 도시된 바와 같이 첫 동작 시에는, 스타트업 루틴 프로그램을 외부의 기억 회로로부터 로딩하고, 기억 회로(12)에 포함되는 메모리 셀 어레이(MCA1)에 저장하는 단계가 필요하다(A07: 외부로부터 MCA1에 대한 스타트업 루틴의 로딩). 또한, 스타트업 루틴 프로그램이 메모리 셀 어레이(MCA1)에 저장되어 있는 재동작(再動作)의 경우에는, A07의 단계는 불필요하다.
<기억 회로의 블록도>
이어서, 메모리 셀(MC)을 포함하는 기억 회로(12)의 구체적인 구성의 일례에 대하여 설명한다.
도 10은 기억 회로(12)의 구체적인 구성예를 나타낸 것이다. 도 10에 나타낸 기억 회로(12)는, 복수의 메모리 셀(MC1)을 갖는 메모리 셀 어레이(MCA1) 및 복수의 메모리 셀(MC2)을 갖는 메모리 셀 어레이(MCA2)를 포함하는 메모리 셀 어레이(MCA)와, 메모리 셀 어레이(MCA)와 같은 개수의 증폭 회로(ACa)를 포함한다. 또한, 기억 회로(12)는 복수의 감지 증폭기(SA)가 제공된 증폭 회로(ACb), 구동 회로(SAD), 및 입출력 회로(IO)를 포함한다. 도 2의 (A)에서의 구동 회로(BD)에는, 증폭 회로(ACa), 증폭 회로(ACb), 구동 회로(SAD), 입출력 회로(IO)가 포함된다.
증폭 회로(ACa)는 배선(BL)의 전위를 증폭하는 기능을 갖는다. 구체적으로는, 메모리 셀 어레이(MCA)로부터 배선(BL)에 공급되는 전위(판독 전위)가, 증폭 회로(ACa)에 의하여 증폭되고 배선(GBL)에 출력된다. 또한, 증폭 회로(ACa)는 배선(BL)의 전위를 배선(GBL)에 출력할지 여부를 선택하는 기능을 가져도 좋다. 그리고, 배선(GBL)에 출력된 전위는 증폭 회로(ACb)에 입력된다.
증폭 회로(ACb)는 배선(GBL)의 전위를 증폭하는 기능을 갖는다. 구체적으로, 증폭 회로(ACb)는 메모리 셀 어레이(MCA)로부터 증폭 회로(ACa)를 통하여 출력된 판독 전위를 증폭하고 입출력 회로(IO)에 출력하는 기능을 갖는다. 또한, 증폭 회로(ACb)는 입출력 회로(IO)로부터 입력된 기록 전위를 증폭하고 배선(GBL)에 출력하는 기능을 갖는다. 증폭 회로(ACb)에 의한 전위의 증폭에는 복수의 감지 증폭기(SA)가 사용된다.
감지 증폭기(SA)는 2개의 배선들(GBL) 간의 전위차를 증폭하는 기능을 갖는다. 구체적으로, 감지 증폭기(SA)는 2개의 배선(GBL)에 접속되고, 한쪽 배선(GBL)의 전위를 기준 전위로 하여, 상기 기준 전위와 다른 쪽 배선(GBL)의 전위의 차이를 증폭하는 기능을 갖는다. 또한, 감지 증폭기(SA)는 2개의 배선들 간(GBL)의 전위차를 유지하는 기능을 갖는다.
또한, 감지 증폭기(SA)의 동작은 구동 회로(SAD)에 의하여 제어할 수 있다. 구동 회로(SAD)는, 감지 증폭기(SA)의 동작을 제어하기 위한 제어 신호나 어드레스 신호 등을 받고, 감지 증폭기(SA)의 제어 등을 수행하는 기능을 갖는다. 구동 회로(SAD)에 의하여, 입출력 회로(IO)에 신호를 출력하는 감지 증폭기(SA)의 선택이나, 입출력 회로(IO)로부터 출력된 신호를 받는 감지 증폭기(SA)의 선택 등이 수행된다.
입출력 회로(IO)는, 메모리 셀 어레이(MCA)로부터 감지 증폭기(SA)를 통하여 판독된 데이터를 외부에 출력하는 기능을 갖는다. 또한, 입출력 회로(IO)는, 외부로부터 입력된 데이터를 감지 증폭기(SA)를 통하여 메모리 셀 어레이(MCA)에 출력하는 기능을 갖는다.
또한, 증폭 회로(ACb)와 입출력 회로(IO) 사이에는 증폭 회로가 더 제공되어도 좋다. 상기 증폭 회로는, 증폭 회로(ACb)의 출력을 증폭하고 입출력 회로(IO)에 공급하는 기능과, 입출력 회로(IO)의 출력을 증폭하고 증폭 회로(ACb)에 공급하는 기능을 갖는다.
증폭 회로(ACa), 증폭 회로(ACb), 구동 회로(SAD), 및 입출력 회로(IO)는 OS 트랜지스터를 사용한 단극성 회로로 구성될 수 있다. 따라서, 구동 회로(BD)를 단극성 회로로 구성할 수 있고, 구동 회로(BD)를 도 5의 (A), (B)에 나타낸 층(20)에 제공할 수 있다.
또한, 기억 회로(12)에 포함되는 각 회로는, 도 11에 나타낸 바와 같이 배치할 수도 있다. 도 11에서는, 복수의 메모리 셀(MC1)을 갖는 메모리 셀 어레이(MCA1) 및 복수의 메모리 셀(MC2)을 갖는 메모리 셀 어레이(MCA2)를 포함하는 메모리 셀 어레이(MCA), 및 증폭 회로(ACa)가 증폭 회로(ACb)를 개재(介在)하여 지면의 상하 방향에서 대향하도록 배치되어 있다. 또한, 감지 증폭기(SA)는 위쪽의 셀 어레이(CA)에 접속된 배선(GBL)과, 아래쪽의 셀 어레이(CA)에 접속된 배선(GBL)에 접속되어 있고, 이들 배선(GBL)의 전위차를 증폭한다.
또한, 도 10, 도 11에 나타낸 기억 회로(12)의 레이아웃을 각각 접힘형, 개방형이라고 부를 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태에서 설명한 기억 회로(12)의 트랜지스터에 사용할 수 있는 OS 트랜지스터의 구성예에 대하여, 도 12 내지 도 26을 사용하여 설명한다.
도 12 내지 도 17은, 본 발명의 일 형태에 따른 트랜지스터(700), 메모리 셀(600a), 및 메모리 셀(600b)을 포함하는 반도체 장치의 상면도 및 단면도이다. 또한, 이하에서는, 메모리 셀(600a)과 메모리 셀(600b)을 통틀어 메모리 셀(600)이라고 하는 경우가 있다.
도 12의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다. 도 12의 (B)는 도 12의 (A)에 도시된 메모리 셀의 각 구성에 대응하는 회로도이다. 도 13은 도 12의 (A)와는 다른, 본 발명의 일 형태에 따른 반도체 장치의 단면도이다. 도 14는, 도 12의 (A)에 채널 길이 방향을 나타낸 트랜지스터(700)의 채널 폭 방향의 단면도이다. 도 15의 (A)는 메모리 셀(600a) 및 메모리 셀(600b)의 상면도이다. 또한, 도 15의 (B), 도 16의 (A), 도 16의 (B), 및 도 17은 메모리 셀(600a) 및 메모리 셀(600b)의 단면도이다. 여기서, 도 15의 (B)는 도 15의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200a) 및 트랜지스터(200b)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 16의 (A)는 도 15의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200a)의 채널 폭 방향의 단면도이기도 하다. 또한, 트랜지스터(200b)의 채널 폭 방향의 단면도는, 도 16의 (A)에 나타낸 트랜지스터(200a)의 채널 폭 방향의 단면도와 같다. 또한, 도 16의 (B)는 도 15의 (A)에 A5-A6의 일점쇄선으로 나타낸 부분의 단면도이다. 또한, 도 17은 도 15의 (A)에 A7-A8의 일점쇄선으로 나타낸 부분의 단면도이다. 또한, 도 15의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
여기서 트랜지스터(700)는, 구동 회로(WD) 또는 구동 회로(BD)에 제공된 트랜지스터, 즉 메모리 셀 어레이(MCA)를 구동하기 위한 구동 회로에서의 트랜지스터에 대응한다. 메모리 셀(600a, 600b)은 도 2에서 설명한 메모리 셀(MC1 또는 MC2)에 대응하고, 트랜지스터(200a, 200b)는 도 2의 (B-1), (B-2)에서 설명한 트랜지스터(Ta1, Ta2, Tb1, Tb2)에 대응하고, 용량 소자(100a, 100b)는 도 2에서 설명한 용량 소자(Ca1, Ca2, Cb1, Cb2)에 대응한다. 또한, 이하에서는 트랜지스터(200a)와 트랜지스터(200b)를 통틀어 트랜지스터(200)라고 하는 경우가 있다. 또한, 이하에서는, 용량 소자(100a)와 용량 소자(100b)를 통틀어 용량 소자(100)라고 하는 경우가 있다.
본 실시형태에 기재되는 반도체 장치의 층 구조는, 도 12의 (A)에 나타낸 바와 같이 트랜지스터(200a)와, 트랜지스터(200b)와, 용량 소자(100a)와, 용량 소자(100b)와, 트랜지스터(700)와, 층간막으로서 기능하는 절연체(210), 절연체(212), 절연체(273), 절연체(274), 절연체(280), 절연체(282), 절연체(284)를 포함한다. 또한, 도 15에 나타낸 바와 같이 트랜지스터(200a)에 전기적으로 접속되고 배선으로서 기능하는 도전체(203a), 트랜지스터(200b)에 전기적으로 접속되고 배선으로서 기능하는 도전체(203b), 및 플러그로서 기능하는 도전체(240a), 도전체(240b), 및 도전체(240c)를 포함한다. 또한, 트랜지스터(700)에 전기적으로 접속되고 배선으로서 기능하는 도전체(703), 및 플러그로서 기능하는 도전체(740a) 및 도전체(740b)를 포함한다. 또한, 절연체(284) 위에, 도전체(240) 또는 도전체(740)에 접속되고 배선층으로서 기능하는 도전체(112), 및 절연체(150)를 제공하여도 좋다.
또한, 이하에서는 도전체(203a) 및 도전체(203b)를 통틀어 도전체(203)라고 하는 경우가 있다. 또한, 이하에서는 도전체(240a), 도전체(240b), 및 도전체(240c)를 통틀어 도전체(240)라고 하는 경우가 있다. 또한, 이하에서는 도전체(740a) 및 도전체(740b)를 통틀어 도전체(740)라고 하는 경우가 있다. 여기서 도전체(703)는 도전체(203)와, 그리고 도전체(740)는 도전체(240)와 같은 층에 형성되고, 같은 구성을 갖는다. 따라서, 도전체(703)에는 도전체(203)의, 그리고 도전체(740)에는 도전체(240)의 기재를 참작할 수 있다.
또한, 도전체(203)에서는 절연체(212)의 개구의 내벽과 접하여 도전체(203)의 제 1 도전체가 형성되고, 더 내측에 도전체(203)의 제 2 도전체가 형성되어 있다. 여기서, 도전체(203)의 상면의 높이와, 절연체(212)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 본 실시형태에서는 도전체(203)의 제 1 도전체 및 도전체(203)의 제 2 도전체를 적층하는 구성에 대하여 기재하지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(203)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다. 또한, 구조체가 적층 구조를 갖는 경우에는, 형성 순서대로 서수를 붙여 구별하는 경우가 있다. 또한, 도전체(703)도 도전체(203)와 같은 구성을 갖는다.
절연체(273)는 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(700), 및 용량 소자(100) 위에 배치된다. 절연체(274)는 절연체(273) 위에 배치된다. 절연체(280)는 절연체(274) 위에 배치된다. 절연체(282)는 절연체(280) 위에 배치된다. 절연체(284)는 절연체(282) 위에 배치된다.
또한, 도전체(240)는 절연체(273), 절연체(274), 절연체(280), 절연체(282), 및 절연체(284)의 개구의 내벽과 접하여 형성되어 있다. 여기서, 도전체(240)의 상면의 높이와, 절연체(284)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 본 실시형태에서는 도전체(240)가 2층의 적층 구조인 구성에 대하여 기재하지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(240)는 단층 또는 3층 이상의 적층 구조이어도 좋다. 또한, 도전체(740)도 도전체(240)와 같은 구성을 갖는다.
도 15, 도 16의 (A)에 나타낸 바와 같이, 트랜지스터(200a) 및 트랜지스터(200b)는, 기판(도시하지 않았음) 위에 배치된 절연체(214) 및 절연체(216)와, 절연체(214) 및 절연체(216)에 매립되도록 배치된 도전체(205a) 및 도전체(205b)와, 절연체(216), 도전체(205a), 및 도전체(205b) 위에 배치된 절연체(220)와, 절연체(220) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치된 산화물(230ca) 및 산화물(230cb)과, 산화물(230ca) 위에 배치된 절연체(250a)와, 산화물(230cb) 위에 배치된 절연체(250b)와, 절연체(250a) 위에 배치된 금속 산화물(252a)과, 절연체(250b) 위에 배치된 금속 산화물(252b)과, 금속 산화물(252a) 위에 배치된 도전체(260a)(도전체(260aa) 및 도전체(260ab))와, 금속 산화물(252b) 위에 배치된 도전체(260b)(도전체(260ba) 및 도전체(260bb))와, 도전체(260a) 위에 배치된 절연체(270a)와, 도전체(260b) 위에 배치된 절연체(270b)와, 절연체(270a) 위에 배치된 절연체(271a)와, 절연체(270b) 위에 배치된 절연체(271b)와, 적어도 산화물(230ca), 절연체(250a), 금속 산화물(252a), 및 도전체(260a)의 측면과 접하여 배치된 절연체(275a)와, 적어도 산화물(230cb), 절연체(250b), 금속 산화물(252b), 및 도전체(260b)의 측면과 접하여 배치된 절연체(275b)와, 산화물(230a) 및 산화물(230b) 위에 형성된 층(242)을 포함한다. 층(242)에서, 도전체(260a)와 도전체(260b) 사이에 위치하는 부분을 층(242b)이라고 하고, 도전체(260a)를 개재하여 층(242b)의 반대쪽에 위치하는 부분을 층(242a)이라고 하고, 도전체(260b)를 개재하여 층(242b)의 반대쪽에 위치하는 부분을 층(242c)이라고 하는 경우가 있다. 층(242b)과 접하여 도전체(240b)가 배치된다.
트랜지스터(200a)에서는, 층(242a)이 소스 및 드레인 중 한쪽으로서 기능하고, 층(242b)이 소스 및 드레인 중 다른 쪽으로서 기능하고, 도전체(260a)가 프런트 게이트로서 기능하고, 절연체(250a)가 프런트 게이트에 대한 게이트 절연층으로서 기능하고, 도전체(205a)가 백 게이트로서 기능하고, 절연체(220), 절연체(222), 및 절연체(224)가 백 게이트에 대한 게이트 절연층으로서 기능한다. 또한, 트랜지스터(200b)에서는, 층(242b)이 소스 및 드레인 중 한쪽으로서 기능하고, 층(242c)이 소스 및 드레인 중 다른 쪽으로서 기능하고, 도전체(260b)가 프런트 게이트로서 기능하고, 절연체(250b)가 프런트 게이트에 대한 게이트 절연층으로서 기능하고, 도전체(205b)가 백 게이트로서 기능하고, 절연체(220), 절연체(222), 및 절연체(224)가 백 게이트에 대한 게이트 절연층으로서 기능한다. 또한, 도전체(240b)는 비트선(BL)에 상당하는 도전체에 전기적으로 접속된다. 또한, 도전체(260a)는 워드선(WL)으로서 기능하는, 또는 배선(WL)에 상당하는 도전체에 전기적으로 접속된다. 또한, 도전체(260b)는 도전체(206a)와는 다른 배선(WL)으로서 기능하는, 또는 도전체(206a)와는 다른 배선(WL)에 상당하는 도전체에 전기적으로 접속된다. 또한, 도전체(203a) 및 도전체(203b)는 배선(BGL)으로서 기능한다.
또한, 이하에서는 산화물(230a), 산화물(230b), 산화물(230ca), 및 산화물(230cb)을 통틀어 산화물(230)이라고 하는 경우가 있다. 또한, 이하에서는 산화물(230ca) 및 산화물(230cb)을 통틀어 산화물(230c)이라고 하는 경우가 있다. 또한, 이하에서는 도전체(205a) 및 도전체(205b)를 통틀어 도전체(205)라고 하는 경우가 있다. 또한, 이하에서는 절연체(250a) 및 절연체(250b)를 통틀어 절연체(250)라고 하는 경우가 있다. 또한, 이하에서는 금속 산화물(252a) 및 금속 산화물(252b)을 통틀어 금속 산화물(252)이라고 하는 경우가 있다. 또한, 이하에서는 절연체(250a) 및 절연체(250b)를 통틀어 절연체(250)라고 하는 경우가 있다. 또한, 이하에서는 도전체(260a) 및 도전체(260b)를 통틀어 도전체(260)라고 하는 경우가 있다. 또한, 도전체(260aa) 및 도전체(260ab)를 통틀어 도전체(260a)라고 하는 경우가 있다. 또한, 도전체(260ba) 및 도전체(260bb)를 통틀어 도전체(260b)라고 하는 경우가 있다. 또한, 이하에서는 절연체(270a) 및 절연체(270b)를 통틀어 절연체(270)라고 하는 경우가 있다. 또한, 이하에서는 절연체(271a) 및 절연체(271b)를 통틀어 절연체(271)라고 하는 경우가 있다. 또한, 이하에서는 절연체(275a) 및 절연체(275b)를 통틀어 절연체(275)라고 하는 경우가 있다. 또한, 트랜지스터(200b)는 트랜지스터(200a)와 같은 층에 형성되고, 같은 구성을 갖는다. 따라서, 이하에서는 특별히 기재되어 있지 않는 한, 트랜지스터(200b)의 구성에는 트랜지스터(200a)의 구성의 기재를 참작할 수 있다.
또한, 도 12의 (A), 도 14에 나타낸 바와 같이, 트랜지스터(700)는, 기판(도시하지 않았음) 위에 배치된 절연체(214) 및 절연체(216)와, 절연체(214) 및 절연체(216)에 매립되도록 배치된 도전체(705)와, 절연체(216)와 도전체(705) 위에 배치된 절연체(220)와, 절연체(220) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(724)와, 절연체(724) 위에 배치된 산화물(730)(산화물(730a), 산화물(730b), 및 산화물(730c))과, 산화물(730) 위에 배치된 절연체(750)와, 절연체(750) 위에 배치된 금속 산화물(752)과, 금속 산화물(752) 위에 배치된 도전체(760)(도전체(760a) 및 도전체(760b))와, 도전체(760) 위에 배치된 절연체(770)와, 절연체(770) 위에 배치된 절연체(771)와, 적어도 산화물(730c), 절연체(750), 금속 산화물(752), 및 도전체(760)의 측면과 접하여 배치된 절연체(775)와, 산화물(730) 위에 형성된 층(742)을 포함한다. 또한, 층(742)의 한쪽과 접하여 도전체(740a)가 배치되고, 층(742)의 다른 쪽과 접하여 도전체(740b)가 배치된다.
트랜지스터(700)에서는, 층(742)의 한쪽이 소스 및 드레인 중 한쪽으로서 기능하고, 층(742)의 다른 쪽이 소스 및 드레인 중 다른 쪽으로서 기능하고, 도전체(760)가 프런트 게이트로서 기능하고, 도전체(705)가 백 게이트로서 기능한다.
여기서 트랜지스터(700)는 트랜지스터(200)와 같은 층에 형성되고, 같은 구성을 갖는다. 따라서, 산화물(730)은 산화물(230)과 같은 구성을 갖고, 산화물(230)의 기재를 참작할 수 있다. 도전체(705)는 도전체(205)와 같은 구성을 갖고, 도전체(205)의 기재를 참작할 수 있다. 절연체(724)는 절연체(224)와 같은 구성을 갖고, 절연체(224)의 기재를 참작할 수 있다. 절연체(750)는 절연체(250)와 같은 구성을 갖고, 절연체(250)의 기재를 참작할 수 있다. 금속 산화물(752)은 금속 산화물(252)과 같은 구성을 갖고, 금속 산화물(252)의 기재를 참작할 수 있다. 도전체(760)는 도전체(260)와 같은 구성을 갖고, 도전체(260)의 기재를 참작할 수 있다. 절연체(770)는 절연체(270)와 같은 구성을 갖고, 절연체(270)의 기재를 참작할 수 있다. 절연체(771)는 절연체(271)와 같은 구성을 갖고, 절연체(271)의 기재를 참작할 수 있다. 절연체(775)는 절연체(275)와 같은 구성을 갖고, 절연체(275)의 기재를 참작할 수 있다. 이하에서는, 특별히 기재되어 있지 않는 한, 상기와 같이 트랜지스터(700)의 구성에는, 트랜지스터(200)의 구성의 기재를 참작할 수 있다.
또한, 트랜지스터(200)에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230b)과 산화물(230a)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한, 트랜지스터(700)의 산화물(730)에 대해서도 마찬가지이다. 또한, 트랜지스터(200)에서 도전체(260a) 및 도전체(260b)를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 또한, 트랜지스터(700)의 도전체(760)에 대해서도 마찬가지이다.
용량 소자(100a)는 층(242a)(산화물(230)에서 트랜지스터(200a)의 소스 및 드레인 중 한쪽으로서 기능하는 영역)과, 층(242a) 위의 절연체(130a)와, 절연체(130a) 위의 도전체(120a)를 포함한다. 도전체(120a)는 절연체(130a)를 개재하여 적어도 일부가 층(242a)과 중첩되도록 배치되는 것이 바람직하다. 또한, 도전체(120a) 위와 접하여 도전체(240a)가 배치된다. 또한, 용량 소자(100b)는 층(242c)(산화물(230)에서 트랜지스터(200b)의 소스 및 드레인 중 한쪽으로서 기능하는 영역)과, 층(242c) 위의 절연체(130b)와, 절연체(130b) 위의 도전체(120b)를 포함한다. 도전체(120b)는 절연체(130b)를 개재하여 적어도 일부가 층(242b)과 중첩되도록 배치되는 것이 바람직하다. 또한, 도전체(120b) 위와 접하여 도전체(240c)가 배치된다. 또한, 이하에서는 절연체(130a) 및 절연체(130b)를 통틀어 절연체(130)라고 하는 경우가 있다. 또한, 이하에서는 도전체(120a) 및 도전체(120b)를 통틀어 도전체(120)라고 하는 경우가 있다.
용량 소자(100a)에서, 층(242a)은 전극의 한쪽으로서 기능하고, 도전체(120a)는 전극의 다른 쪽으로서 기능한다. 또한, 절연체(130a)는 용량 소자(100a)의 유전체로서 기능한다. 여기서, 층(242a)은 트랜지스터(200a)의 소스 및 드레인 중 한쪽, 및 용량 소자(100a)의 전극의 한쪽으로서의 기능을 갖고, 노드(FN)로서 기능한다. 또한, 도전체(240a)는 고정 전위를 공급하는 도전체에 전기적으로 접속된다.
용량 소자(100b)에서, 층(242c)은 전극의 한쪽으로서 기능하고, 도전체(120b)는 전극의 다른 쪽으로서 기능한다. 또한, 절연체(130b)는 용량 소자(100b)의 유전체로서 기능한다. 여기서, 층(242c)은 트랜지스터(200b)의 소스 및 드레인 중 한쪽, 및 용량 소자(100b)의 전극의 한쪽으로서의 기능을 갖고, 노드(FN)로서 기능한다. 또한, 도전체(240c)는 고정 전위를 공급하는 도전체에 전기적으로 접속된다.
또한, 도 12의 (A) 및 도 18에는 절연체(130a 및 130b)가 다층 구조를 갖는 것으로 하여 도시하였지만, 도 13에 도시된 바와 같이 단층 구조로 할 수도 있다. 또한, 도 12의 (A)의 구성에서는 도전체(740a)와 도전체(740b)가 근접하여 제공되는 구성을 도시하였지만, 도 13에 도시된 바와 같이 떨어져 제공되는 구성으로 할 수도 있다. 또한, 절연체(280) 등에 매립된 배선(VL)으로서 기능하는 플러그는, 용량 소자(100a 및 100b)의 한쪽 전극이 그 기능을 겸함으로써, 도 13에 도시된 바와 같이 생략될 수 있다. 또한, 도 13에는 배선(BL)이 배선(WLa, WLb)과 직교하도록 배치된 구성을 도시하였다.
또한, 도 16의 (A) 등에서는, 도전체(240a), 도전체(240b), 및 도전체(240c)가 직선상에 배치되어 있지만, 본 실시형태에 기재되는 반도체 장치는 이에 한정되는 것이 아니고, 메모리 셀 어레이의 회로 배치나 구동 방법에 따라 적절히 배치하면 좋다. 또한, 도전체(240a) 및 도전체(240c)를 반드시 제공할 필요는 없다. 예를 들어, 도 19에 나타낸 바와 같이, 도전체(120b) 및 도전체(120c)를 연장시켜 배선으로서도 기능시키는 경우에는, 도전체(240a) 및 도전체(240c)를 제공하지 않아도 된다. 또한, 도전체(120a) 및 도전체(120b)와 마찬가지로, 도전체(260a), 도전체(260b), 도전체(203a), 및 도전체(203b)도 배선으로서 기능시켜도 좋고, 그 경우, 트랜지스터(200a) 또는 트랜지스터(200b)의 채널 폭 방향으로 연장시켜 제공하여도 좋다. 또한, 도 19에서는 배선으로서 기능하는 도전체(120a), 도전체(120b), 도전체(203a), 및 도전체(203b)를 도전체(260a) 및 도전체(260b)와 같은 방향으로 연장시키지만, 본 실시형태에 기재되는 반도체 장치는 이에 한정되는 것이 아니고, 메모리 셀 어레이의 회로 배치나 구동 방법에 따라 적절히 배치하면 좋다.
도 19에 도시된 메모리 셀(600a) 및 메모리 셀(600b)은, 도 20에 도시된 바와 같이 배선(WLa) 및 배선(WLb)과, 배선 비트선(BL)이 직교(도면에서 x방향과 y방향)하도록 제공되는 구성으로 할 수 있다. 또한, 배선(VL)은, 배선(WLa) 및 배선(WLb)이 연장되는 방향(도면에서 x방향)에 제공되는 구성으로 할 수 있다.
도 19에 도시된 메모리 셀(600a) 및 메모리 셀(600b)을 3행 3열의 매트릭스상으로 배치하면, 도 22에 도시된 상면도에서와 같이 된다. 도전체(260)를 연장시킨 배선은 배선(WL_1) 내지 배선(WL_6)이 되고, 도전체(120)를 연장시킨 배선은 배선(VL)이 된다. 또한, 도전체(240b)의 상면과 접하여 배선(BL_1) 내지 배선(BL_3)이 제공된다. 배선(WL_1) 내지 배선(WL_6)의 연장 방향과, 배선(BL_1) 내지 배선(BL_3)의 연장 방향은 실질적으로 직교한다. 도 22에 도시된 바와 같이, 메모리 셀(600a) 및 메모리 셀(600b)을 매트릭스상으로 배치함으로써, 도 2 등에 도시된 셀 어레이를 구성할 수 있다. 또한, 도 22에는 메모리 셀(600a) 및 메모리 셀(600b)을 3×3개 배치하는 예를 도시하였지만, 본 실시형태는 이에 한정되지 않고, 셀 어레이에 포함되는 메모리 셀 또는 배선 등의 개수 및 배치는 적절히 설정하면 좋다. 또한, 도 22의 상면도에서는, 도면의 명료화를 위하여 도 19에 도시된 일부의 요소를 생략하여 도시하였다.
또한, 도 21은 도 22에 나타낸 X1-X2의 일점쇄선으로 나타낸 부분의 단면도이다. 도 21에 도시된 바와 같이, 배선(BL_1)과 배선(WL_1 내지 WL_4)은 직교하고, 배선(VL)은 인접한 메모리 셀 간에서 공유되도록 제공되어 있다.
또한, 도 22에서는 산화물(230)의 긴 변이 배선(WL)의 연장 방향과 실질적으로 직교하도록 산화물(230) 및 배선(WL)이 제공되어 있지만, 이에 한정되는 것이 아니다. 예를 들어, 도 23에 도시된 바와 같이, 산화물(230)의 긴 변이 배선(WL)의 연장 방향과 직교하지 않고, 산화물(230)의 긴 변이 배선(WL)의 연장 방향에 대하여 기울어져 배치되는 레이아웃으로 하여도 좋다. 예를 들어, 산화물(230)의 긴 변과 배선(WL)의 연장 방향이 이루는 각이 20° 이상 70° 이하, 바람직하게는 30° 이상 60° 이하가 되도록 산화물(230)과 배선(WL)을 제공하면 좋다.
이와 같이, 배선(WL)의 연장 방향에 대하여 산화물(230)을 기울여 배치함으로써, 메모리 셀을 빽빽하게 배치할 수 있는 경우도 있다. 따라서, 메모리 셀 어레이의 점유 면적을 저감하고, 반도체 장치의 고집적화를 도모할 수 있는 경우도 있다.
도 15의 (A)에 나타낸 바와 같이, 용량 소자(100a)의 일부가 트랜지스터(200a)와, 그리고 용량 소자(100b)의 일부가 트랜지스터(200b)와 중첩하도록 형성된다. 이로써, 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)의 투영 면적의 합계가 작아지므로, 메모리 셀(600a) 및 메모리 셀(600b)의 점유 면적을 저감할 수 있다. 따라서, 상기 반도체 장치의 미세화 및 고집적화가 용이해진다. 또한, 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 같은 공정에서 형성할 수 있기 때문에, 공정이 단축되어 생산성을 향상시킬 수 있다.
트랜지스터(200a)의 소스 및 드레인 중 한쪽과, 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 층(242b)을 통하여 도전체(240b)에 전기적으로 접속되어 있다. 이로써, 트랜지스터(200a) 및 트랜지스터(200b)에 의하여 배선(BL)과의 접촉 부분이 공유되므로, 트랜지스터(200a) 및 트랜지스터(200b)를 배선(BL)에 접속시키기 위한 플러그와 콘택트 홀의 개수를 저감할 수 있다. 이와 같이, 소스 및 드레인 중 한쪽에 전기적으로 접속되는 배선을 공유함으로써, 메모리 셀 어레이의 점유 면적을 더 축소할 수 있다.
또한, 메모리 셀(600a) 및 메모리 셀(600b)에서는, 트랜지스터(200a)의 채널 길이 방향과 트랜지스터(200b)의 채널 길이 방향이 평행하게 되도록 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 제공하였지만, 본 실시형태에 기재되는 반도체 장치는 이에 한정되는 것이 아니다. 회로 구성이나 구동 방법에 따라 적절한 구조의 트랜지스터를 적절히 배치하면 좋다.
다음으로, 트랜지스터(200a) 및 트랜지스터(200b)의 반도체층으로서 기능하는 산화물(230)에 대하여 자세히 설명한다. 이하에서, 특별히 기재되어 있지 않은 경우에는, 트랜지스터(700)의 산화물(730)에 대해서도 산화물(230)의 기재를 참작하는 것으로 한다. 트랜지스터(200a) 및 트랜지스터(200b)에서는, 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)을 갖는 산화물(230)(산화물(230a), 산화물(230b), 산화물(230ca), 및 산화물(230cb))에, 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200)는, 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(200)에 사용할 수 있다.
예를 들어, 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한, 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
여기서, 산화물 반도체는 산화물 반도체를 구성하는 원소 외에, 알루미늄, 루테늄, 타이타늄, 탄탈럼, 크로뮴, 텅스텐 등의 금속 원소가 첨가됨으로써, 금속 화합물을 형성하여 저저항화된다. 또한, 바람직하게는, 알루미늄, 타이타늄, 탄탈럼, 텅스텐 등을 사용하는 것이 바람직하다.
산화물 반도체에 금속 원소를 첨가하기 위해서는, 예를 들어 산화물 반도체 위에 상기 금속 원소를 포함하는 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막을 제공하는 것이 좋다. 또한, 상기 막을 제공함으로써, 상기 막과 산화물 반도체의 계면, 또는 상기 계면 근방에 위치하는 산화물 반도체 내의 일부의 산소가 상기 막 등에 흡수되고 산소 결손을 형성하여, 상기 계면 근방이 저저항화되는 경우가 있다.
또한, 산화물 반도체 위에 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막을 제공한 후, 질소를 포함하는 분위기하에서 열처리를 수행하는 것이 좋다. 질소를 포함하는 분위기하에서의 열처리에 의하여, 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막으로부터, 상기 막의 성분인 금속 원소가 산화물 반도체로, 또는 산화물 반도체의 성분인 금속 원소가 상기 막으로 확산되므로, 산화물 반도체와 상기 막이 금속 화합물을 형성하여 저저항화할 수 있다. 산화물 반도체에 첨가된 금속 원소는, 산화물 반도체와 금속 원소에 의하여 금속 화합물이 형성되면 비교적 안정적인 상태가 되기 때문에, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막과, 산화물 반도체의 계면에 화합물층(이하, 이층(異層)이라고도 함)이 형성되어도 좋다. 또한, 화합물층(이층)이란, 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막의 성분과, 산화물 반도체의 성분을 포함하는 금속 화합물을 포함한 층으로 한다. 예를 들어, 화합물층으로서, 산화물 반도체의 금속 원소와, 첨가된 금속 원소가 합금화한 층이 형성되어도 좋다. 상기 합금화한 층은, 비교적 안정적인 상태에 있고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체에 존재하는 수소는, 산화물 반도체의 저저항화된 영역으로 확산되고 저저항화된 영역에 존재하는 산소 결손 내로 들어간 경우, 비교적 안정적인 상태가 된다. 또한, 산화물 반도체에 존재하는 산소 결손 내의 수소는, 250
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이상의 열처리에 의하여 산소 결손에서 방출되고, 산화물 반도체의 저저항화된 영역으로 확산되고, 저저항화된 영역에 존재하는 산소 결손 내로 들어가고, 비교적 안정적인 상태가 되는 것이 알려져 있다. 따라서, 열처리에 의하여, 산화물 반도체의 저저항화된 영역 또는 금속 화합물이 형성된 영역은 더 저저항화되고, 저저항화되지 않은 산화물 반도체는 고순도화(물, 수소 등의 불순물이 저감)되어 더 고저항화되는 경향이 있다.
또한, 산화물 반도체는, 수소 또는 질소 등의 불순물 원소가 존재하면 캐리어 밀도가 증가한다. 산화물 반도체 내의 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되어, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어가면, 캐리어 밀도는 증가한다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 즉, 질소 또는 수소를 포함하는 산화물 반도체는 저저항화된다.
따라서, 산화물 반도체에 금속 원소, 그리고 수소 및 질소 등의 불순물 원소를 선택적으로 첨가함으로써, 산화물 반도체에 고저항 영역 및 저저항 영역을 제공할 수 있다. 즉, 산화물(230)을 선택적으로 저저항화함으로써, 섬 형상으로 가공한 산화물(230)에, 캐리어 밀도가 낮은 반도체로서 기능하는 영역과, 소스 영역 또는 드레인 영역으로서 기능하는 저저항화된 영역을 제공할 수 있다.
여기서, 도 15의 (B)에서 파선으로 둘러싼, 선택적으로 저저항화된 산화물(230b)을 포함하는 영역(239)의 확대도를 도 18에 나타내었다.
도 18에 나타낸 바와 같이, 산화물(230)은 영역(234a), 영역(234b), 영역(231a), 영역(231b), 영역(231c), 영역(232a), 영역(232b), 영역(232c), 및 영역(232d)을 갖는다. 여기서, 영역(234a)은 트랜지스터(200a)의 채널 형성 영역으로서 기능하고, 영역(234b)은 트랜지스터(200b)의 채널 형성 영역으로서 기능한다. 또한, 영역(231a)은 트랜지스터(200a)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(231b)은 트랜지스터(200a)의 소스 영역 및 드레인 영역 중 다른 쪽 및 트랜지스터(200b)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(231c)은 트랜지스터(200b)의 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한, 영역(232a)은 영역(234a)과 영역(231a) 사이에 위치하고, 영역(232b)은 영역(234a)과 영역(231b) 사이에 위치하고, 영역(232c)은 영역(234b)과 영역(231b) 사이에 위치하고, 영역(232d)은 영역(234b)과 영역(231c) 사이에 위치한다. 또한, 이하에서는 영역(234a) 및 영역(234b)을 통틀어 영역(234)이라고 하는 경우가 있다. 또한, 이하에서는 영역(231a), 영역(231b), 및 영역(231c)을 통틀어 영역(231)이라고 하는 경우가 있다. 영역(232a), 영역(232b), 영역(232c), 및 영역(232d)을 통틀어 영역(232)이라고 하는 경우가 있다.
또한, 영역(231a) 위에 절연체(130a)와 도전체(120a)가 제공되어 있고, 영역(231a)은 용량 소자(100a)의 전극의 한쪽으로서 기능한다. 또한, 영역(231c) 위에 절연체(130b)와 도전체(120c)가 제공되어 있고, 영역(231c)은 용량 소자(100b)의 전극의 한쪽으로서 기능한다. 산화물(230)의 영역(231)은 저저항화되어 있고, 도전성 산화물이다. 따라서, 용량 소자(100)의 전극의 한쪽으로서 기능할 수 있다.
소스 영역 또는 드레인 영역으로서 기능하는 영역(231)은 산소 농도가 낮고 저저항화된 영역이다. 또한, 채널 형성 영역으로서 기능하는 영역(234)은 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)보다 산소 농도가 높고 캐리어 밀도가 낮은 고저항 영역이다. 또한, 영역(232)은 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)보다 산소 농도가 높고 캐리어 밀도가 낮고, 또한 채널 형성 영역으로서 기능하는 영역(234)보다 산소 농도가 낮고 캐리어 밀도가 높은 영역이다.
또한, 영역(231)은 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(232) 및 영역(234)보다 높은 것이 바람직하다.
예를 들어, 영역(231)은, 산화물(230) 외에 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등의 금속 원소 중에서 선택되는 어느 하나 또는 복수의 금속 원소를 포함하는 것이 바람직하다.
영역(231)을 형성하기 위하여, 예를 들어 산화물(230)의 영역(231)과 접하여 금속 원소를 포함하는 막을 제공하면 좋다. 상기 금속 원소를 포함하는 막은, 영역(231)을 형성한 후에 에칭 처리 등에 의하여 제거되면 좋다. 또한, 상기 금속 원소를 포함하는 막으로서는 금속막, 금속 원소를 포함하는 산화막, 또는 금속 원소를 포함하는 질화막을 사용할 수 있다. 이때, 상기 금속 원소를 포함하는 막과, 산화물(230) 사이에 층(242)이 형성되는 것이 바람직하다. 예를 들어, 층(242)은 산화물(230)의 상면 및 측면에 형성되는 경우가 있다. 또한, 층(242)은 상기 금속 원소를 포함하는 막의 성분과, 산화물(230)의 성분을 포함하는 금속 화합물을 포함한 층으로 하고, 화합물층이라고 부를 수도 있다. 예를 들어, 층(242)으로서 산화물(230) 내의 금속 원소와, 첨가된 금속 원소가 합금화한 층이 형성되어도 좋다.
산화물(230)에 금속 원소가 첨가되면, 산화물(230) 내에 금속 화합물이 형성되어 영역(231)을 저저항화할 수 있다. 또한, 상기 금속 화합물이 반드시 산화물(230) 내에 형성될 필요는 없다. 예를 들어, 산화물(230)의 표면에 층(242)이 형성되어도 좋고, 산화물(230)과 절연체(130) 사이에 층(242)이 형성되어도 좋다.
따라서, 영역(231)은 층(242)의 저저항화 영역도 포함하는 경우가 있다. 따라서, 층(242)의 적어도 일부가 트랜지스터(200a) 또는 트랜지스터(200b)의 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 여기서, 층(242)은 영역(231a), 영역(231b), 및 영역(231c)에 형성되고, 각각 층(242a), 층(242b), 및 층(242c)이 된다.
영역(232)은 절연체(275)와 중첩되는 영역을 갖는다. 영역(232)은 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(234)보다 높은 것이 바람직하다. 예를 들어, 산화물(230)의 영역(231)과 접하여 상기 금속 원소를 포함하는 막을 제공함으로써, 상기 금속 원소를 포함하는 막 내의 성분과, 산화물 반도체의 성분이 금속 화합물을 형성하는 경우가 있다. 상기 금속 화합물은 산화물(230)에 포함되는 수소를 끌어당기는 경우가 있다. 따라서, 영역(231) 근방인 영역(232)의 수소 농도가 높아지는 경우가 있다.
또한, 영역(232a) 및 영역(232b) 중 어느 한쪽 또는 양쪽을, 도전체(260a)와 중첩되는 영역을 갖는 구성으로 하여도 좋다. 상기 구성으로 함으로써, 도전체(260a)와 영역(232a) 및 영역(232b)을 중첩시킬 수 있다. 또한, 마찬가지로, 영역(232c) 및 영역(232d) 중 어느 한쪽 또는 양쪽을, 도전체(260b)와 중첩되는 영역을 갖는 구성으로 하여도 좋다. 상기 구성으로 함으로써, 도전체(260b)와 영역(232c) 및 영역(232d)을 중첩시킬 수 있다.
또한, 도 18에서는 영역(234), 영역(231), 및 영역(232)이 산화물(230b)에 형성되어 있지만, 이에 한정되지 않는다. 예를 들어, 이들 영역은 층(242), 층(242)과 산화물(230) 사이에 형성된 화합물층, 산화물(230a), 및 산화물(230c)에도 형성되어도 좋다. 또한, 도 18에서는 각 영역의 경계를 산화물(230)의 상면에 대하여 실질적으로 수직으로 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 영역(232)이 산화물(230b)의 표면 근방에서는 도전체(260) 측으로 돌출하고, 산화물(230b)의 하면 근방에서는 도전체(240a) 측 또는 도전체(240b) 측으로 후퇴하는 형상이 되는 경우가 있다.
또한, 산화물(230)에서는 각 영역의 경계를 명확하게 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다. 즉, 채널 형성 영역에 가까운 영역일수록, 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되어 있으면 좋다.
산화물(230)을 선택적으로 저저항화하기 위해서는, 예를 들어 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등 도전성을 높이는 금속 원소 및 불순물 중 적어도 하나를 원하는 영역에 첨가하면 좋다. 또한, 불순물로서는 산소 결손을 형성하는 원소 또는 산소 결손에 포획되는 원소 등을 사용하면 좋다. 예를 들어, 상기 원소로서는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 희가스 등이 있다. 또한, 희가스 원소의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다.
영역(231)은 상술한 도전성을 높이는 금속 원소, 산소 결손을 형성하는 원소, 또는 산소 결손에 포획되는 원소의 함유율을 높임으로써, 캐리어 밀도를 높이고 저저항화를 도모할 수 있다.
영역(231)을 저저항화하기 위하여, 예를 들어 산화물(230)의 영역(231)과 접하여 상기 금속 원소를 포함하는 막을 성막하는 것이 좋다. 상기 금속 원소를 포함하는 막으로서는 금속막, 금속 원소를 포함하는 산화막, 또는 금속 원소를 포함하는 질화막 등을 사용할 수 있다. 상기 금속 원소를 포함하는 막은, 적어도 절연체(250), 금속 산화물(252), 도전체(260), 절연체(270), 절연체(271), 및 절연체(275)를 개재하여 산화물(230) 위에 제공되는 것이 바람직하다.
산화물(230)과 상기 금속 원소를 포함하는 막이 접함으로써, 상기 금속 원소를 포함하는 막의 성분과, 산화물(230)의 성분이 금속 화합물을 형성하므로, 영역(231)이 되고 저저항화된다. 또한, 산화물(230)과 상기 금속 원소를 포함하는 막의 계면 또는 상기 계면 근방에 위치하는 산화물(230) 내의 산소의 일부가 층(242)에 흡수되므로, 산화물(230)에 산소 결손이 형성되고, 저저항화되고, 영역(231)이 형성되는 경우가 있다.
또한, 산화물(230)과, 상기 금속 원소를 포함하는 막이 접한 상태로, 질소를 포함하는 분위기하에서 열처리를 수행하는 것이 좋다. 상기 열처리에 의하여, 상기 금속 원소를 포함하는 막으로부터, 상기 금속 원소를 포함하는 막의 성분인 금속 원소가 산화물(230)로, 또는 산화물(230)의 성분인 금속 원소가 상기 금속 원소를 포함하는 막으로 확산되므로, 산화물(230)과 상기 금속 원소를 포함하는 막이 금속 화합물을 형성하여 저저항화된다. 이러한 식으로, 산화물(230)과 상기 금속 원소를 포함하는 막 사이에 층(242)이 형성된다. 여기서, 상기 금속 원소를 포함하는 막은, 절연체(250), 금속 산화물(252), 도전체(260), 절연체(270), 절연체(271), 및 절연체(275)를 개재하여 산화물(230) 위에 제공되어 있기 때문에, 층(242)은 산화물(230)에서 도전체(260a), 도전체(260b), 절연체(275a), 및 절연체(275b)와 중첩되지 않는 영역에 형성된다. 또한, 이때 산화물(230)의 금속 원소와 상기 금속 원소를 포함하는 막의 금속 원소가 합금화하여도 좋다. 따라서, 층(242)은 합금을 포함하는 경우가 있다. 상기 합금은 비교적 안정적인 상태에 있으므로, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
상기 열처리는 예를 들어, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한, 열처리는 질소 또는 불활성 가스 분위기에서 수행한다. 또한, 열처리는 감압 상태에서 수행하여도 좋다. 또한, 질소 또는 불활성 가스 분위기에서 열처리한 후에 산화성 가스를 포함하는 분위기에서 열처리를 수행하여도 좋다.
또한, 산화물(230) 내의 수소가 영역(231)으로 확산되고 영역(231)에 존재하는 산소 결손 내로 들어간 경우에는, 비교적 안정적인 상태가 된다. 또한, 영역(234)에 존재하는 산소 결손 내의 수소는, 250℃ 이상의 열처리에 의하여 산소 결손으로부터 방출되고, 영역(231)으로 확산되고, 영역(231)에 존재하는 산소 결손 내로 들어가고, 비교적 안정적인 상태가 된다. 따라서, 열처리에 의하여 영역(231)은 더 저저항화되고, 영역(234)은 고순도화(물, 수소 등의 불순물이 저감)되고 더 고저항화된다.
한편, 산화물(230)에서 도전체(260) 및 절연체(275)와 중첩되는 영역(영역(234) 및 영역(232))은, 도전체(260) 및 절연체(275)를 개재하기 때문에 금속 원소가 첨가되는 것이 억제된다. 또한, 산화물(230)의 영역(234) 및 영역(232)에서, 산화물(230) 내의 산소 원자가 상기 금속 원소를 포함하는 막에 흡수되는 것이 억제된다.
또한, 상기 금속 원소를 포함하는 막에, 산화물(230)의 영역(231) 및 영역(231)에 근접한 영역(232)의 산소가 흡수됨으로써, 영역(231) 및 영역(232)에 산소 결손이 발생하는 경우가 있다. 산화물(230) 내의 수소가 상기 산소 결손에 들어감으로써 영역(231) 및 영역(232)의 캐리어 밀도는 증가한다. 따라서, 산화물(230)의 영역(231) 및 영역(232)은 저저항화된다.
여기서, 상기 금속 원소를 포함하는 막이 수소를 흡수하는 특성을 갖는 경우, 산화물(230) 내의 수소는 상기 막에 흡수된다. 따라서, 산화물(230) 내의 불순물인 수소를 저감할 수 있다. 상기 금속 원소를 포함하는 막은, 나중의 공정에서 산화물(230)로부터 흡수한 수소와 함께 제거되어도 좋다.
또한, 상기 금속 원소를 포함하는 막이 반드시 제거될 필요는 없다. 예를 들어, 상기 금속 원소를 포함하는 막을 절연화하고 고저항화하는 경우에는 잔존시켜도 좋다. 예를 들어, 상기 금속 원소를 포함하는 막은, 산화물(230)로부터 흡수한 산소에 의하여 산화하여 절연체가 되고, 고저항화되는 경우가 있다. 그 경우, 상기 금속 원소를 포함하는 막은 층간막으로서 기능하는 경우가 있다.
또한, 예를 들어, 상기 금속 원소를 포함하는 막에 도전성을 갖는 영역이 잔존하는 경우에는, 열처리를 수행하여 산화시킴으로써, 절연체가 되고 고저항화된다. 상기 열처리는 예를 들어 산화성 분위기하에서 수행되는 것이 바람직하다. 또한, 상기 금속 원소를 포함하는 막 근방에 산소를 포함하는 구조체가 있는 경우에는, 열처리를 수행하면 상기 금속 원소를 포함하는 막은 상기 구조체에 포함되는 산소와 반응하여 산화하는 경우가 있다.
상기 금속 원소를 포함하는 막을 절연체로서 잔존시킴으로써, 층간막 및 용량 소자(100)의 유전체로서 기능시킬 수 있다. 상기 구조로 하는 경우에는, 상기 금속 원소를 포함하는 막을, 나중의 공정에서 절연화시킬 수 있을 정도의 막 두께로 제공한다. 예를 들어, 상기 금속 원소를 포함하는 막을 0.5nm 이상 5nm 이하, 바람직하게는 1nm 이상 2nm 이하의 막 두께로 제공하는 것이 좋다. 또한, 상기 산화성 분위기하에서 열처리를 수행하는 경우에는, 산화물(230)과 상기 금속 원소를 포함하는 막이 접한 상태로, 질소를 포함하는 분위기하에서 열처리를 한 번 수행한 후에 수행하는 것이 적합하다. 질소를 포함하는 분위기하에서 열처리를 한 번 수행함으로써, 산화물(230) 내의 산소가 상기 금속 원소를 포함하는 막으로 확산되기 쉬워진다.
또한, 층(242)을 형성한 후에 상기 금속 원소를 포함하는 막이 충분한 도전성을 갖는 경우에는, 상기 금속 원소를 포함하는 막의 일부를 제거하여 트랜지스터(200)의 소스 전극 또는 드레인 전극으로서 기능하는 도전체를 형성하여도 좋다. 상기 금속 원소를 포함하는 막의 막 두께를 충분히 두껍게, 예를 들어 10nm 이상 200nm 이하 정도로 함으로써, 소스 전극 또는 드레인 전극으로서 기능하는 도전체에 충분한 도전성을 부여할 수 있다. 소스 전극 또는 드레인 전극으로서 기능하는 도전체를, 금속 원소를 포함하는 산화막 또는 금속 원소를 포함하는 질화막으로 하여도 좋다.
여기서, 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체 내의 채널이 형성되는 영역에 불순물 및 산소 결손이 존재하면, 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한, 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 채널이 형성되는 영역(234) 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다.
그래서, 도 18에 나타낸 바와 같이, 절연체(250), 산화물(230b)의 영역(232), 및 산화물(230c)과 접하여, 화학량론적 조성을 만족시키는 산소보다 많은 산소(과잉 산소라고도 함)를 포함하는 절연체(275)를 제공하는 것이 바람직하다. 즉, 절연체(275)에 포함되는 과잉 산소가 산화물(230)의 영역(234)으로 확산됨으로써, 산화물(230)의 영역(234)에서의 산소 결손을 저감할 수 있다.
또한, 절연체(275)에 과잉 산소 영역을 제공하기 위해서는, 절연체(275)와 접하는 절연체(273)로서 산화물을 스퍼터링법에 의하여 성막하는 것이 좋다. 산화물의 성막에 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 스퍼터링법을 사용하는 경우에는, 예를 들어 대향 타깃형 스퍼터링 장치를 사용하여 성막하는 것이 바람직하다. 대향 타깃형 스퍼터링 장치는 대향하는 타깃 간의 고전계 영역에 피성막면을 노출시키지 않고 성막할 수 있기 때문에, 피성막면이 플라스마로 인한 손상을 받기 어려운 상태로 성막할 수 있어, 절연체(273)가 되는 절연체의 성막 시에 산화물(230)에 대한 성막 대미지를 작게 할 수 있으므로 바람직하다. 대향 타깃형 스퍼터링 장치를 사용한 성막법을 VDSP(Vapor Deposition SP)(등록 상표)라고 부를 수 있다.
스퍼터링법에 의한 성막 시에는 타깃과 기판 사이에 이온과 스퍼터링된 입자가 존재한다. 예를 들어, 타깃에는 전원이 접속되어 있고, 전위(E0)가 공급된다. 또한, 기판에는 접지 전위 등의 전위(E1)가 공급된다. 다만, 기판은 전기적으로 부유되어도 좋다. 또한, 타깃과 기판 사이에는 전위(E2)가 되는 영역이 존재한다. 각 전위의 대소 관계는 E2>E1>E0이다.
플라스마 내의 이온이 전위차(E2-E0)에 의하여 가속되고 타깃에 충돌함으로써, 타깃으로부터 스퍼터링된 입자가 튀어나온다. 이 스퍼터링된 입자가 성막 표면에 부착되고 퇴적됨으로써 성막된다. 또한, 일부의 이온은 타깃에 의하여 반도(反跳)되고 반도 이온으로서 형성된 막을 통과하여, 피성막면과 접하는 절연체(275)에 들어가는 경우가 있다. 또한, 플라스마 내의 이온은 전위차(E2-E1)에 의하여 가속되고 성막 표면을 충격한다. 이때, 일부의 이온은 절연체(275) 내부까지 도달한다. 이온이 절연체(275)에 들어감으로써, 이온이 들어간 영역이 절연체(275)에 형성된다. 즉, 이온이 산소를 포함하는 이온인 경우에는, 절연체(275)에 과잉 산소 영역이 형성된다.
절연체(275)에 과잉 산소를 도입함으로써, 절연체(275) 내에 과잉 산소 영역을 형성할 수 있다. 절연체(275)의 과잉 산소는, 산화물(230)의 영역(234)에 공급되고, 산화물(230)의 산소 결손을 보상할 수 있다.
또한, 절연체(275)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 구멍을 갖는 산화 실리콘을 사용하는 것이 바람직하다. 산화질화 실리콘 등의 재료는 과잉 산소 영역이 형성되기 쉬운 경향이 있다. 한편, 상술한 산화질화 실리콘 등의 재료와 비교하여 산화물(230)은, 스퍼터링법을 사용한 산화막을 산화물(230) 위에 형성하여도, 과잉 산소 영역이 형성되기 어려운 경향이 있다. 따라서, 과잉 산소 영역을 갖는 절연체(275)를 산화물(230)의 영역(234) 주변에 제공함으로써, 산화물(230)의 영역(234)에 절연체(275)의 과잉 산소를 효과적으로 공급할 수 있다.
또한, 절연체(273)에는 산화 알루미늄을 사용하는 것이 바람직하다. 산화 알루미늄은 산화물(230)과 근접한 상태로 열처리를 수행함으로써, 산화물(230) 내의 수소를 추출하는 경우가 있다. 또한, 산화물(230)과 산화 알루미늄 사이에 층(242)이 제공되어 있는 경우에는, 층(242) 내의 수소를 산화 알루미늄이 흡수하고, 수소가 저감된 층(242)은 산화물(230) 내의 수소를 흡수하는 경우가 있다. 도 18에 나타낸 구성에서는, 도전체(240b)를 형성하기 전에 산화 알루미늄이 층(242b)으로부터 수소를 흡수할 수 있다. 따라서, 산화물(230) 내의 수소 농도를 저감할 수 있다. 또한, 절연체(273)와 산화물(230)이 근접한 상태로 열처리를 수행함으로써, 절연체(273)로부터 산화물(230), 절연체(224), 또는 절연체(222)에 산소를 공급할 수 있는 경우가 있다.
상기 구성 또는 상기 공정을 조합함으로써, 산화물(230)을 선택적으로 저저항화할 수 있다.
즉, 산화물(230)에 저저항 영역을 형성할 때 게이트 전극으로서 기능하는 도전체(260), 및 절연체(275)를 마스크로 하면, 자기 정합(自己整合)적으로 산화물(230)이 저저항화된다. 그러므로, 복수의 트랜지스터(200)를 동시에 형성하는 경우, 트랜지스터 간의 전기 특성의 편차를 작게 할 수 있다. 또한, 트랜지스터(200)의 채널 길이는 도전체(260)의 폭 또는 절연체(275)의 막 두께에 따라 결정되고, 도전체(260)의 폭을 최소 가공 치수로 함으로써, 트랜지스터(200)의 미세화가 가능해진다.
상술한 바와 같이 각 영역의 범위를 적절히 선택함으로써, 회로 설계에 맞추어 요구에 걸맞은 전기 특성을 갖는 트랜지스터를 용이하게 제공할 수 있다.
또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다. 또한, 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 반도체 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 반도체 장치의 소비전력을 충분히 저감할 수 있다.
이상에 의하여, 온 전류가 큰 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동이 억제되고, 안정적인 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
이하에서는, 본 실시형태에 기재되는 반도체 장치의 층 구조의 자세한 구성에 대하여 설명한다. 이하에서, 특별히 기재되어 있지 않은 경우에는, 트랜지스터(700)의 자세한 구성에 대해서도 트랜지스터(200)의 자세한 구성의 기재를 참작하는 것으로 한다.
도전체(203)는 도 15의 (A) 및 도 16의 (A)에 나타낸 바와 같이, 채널 폭 방향으로 연장되어 있고, 도전체(205)에 전위를 인가하는 배선으로서 기능한다. 또한, 도전체(203)는 절연체(212)에 매립하여 제공되는 것이 바람직하다.
도전체(205a)는 산화물(230) 및 도전체(260a)와, 도전체(205b)는 산화물(230) 및 도전체(260b)와 중첩하도록 배치된다. 또한, 도전체(205a)는 도전체(203a) 위와, 도전체(205b)는 도전체(203b) 위와 접하여 제공되는 것이 좋다. 또한, 도전체(205)는 절연체(214) 및 절연체(216)에 매립하여 제공되는 것이 바람직하다.
여기서, 도전체(260)는 제 1 게이트(프런트 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한, 도전체(205)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서, 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한, 도전체(203) 위에 도전체(205)를 제공함으로써, 제 1 게이트 전극 및 배선으로서의 기능을 갖는 도전체(260)와 도전체(203) 사이의 거리를 적절히 설계할 수 있다. 즉, 도전체(203)와 도전체(260) 사이에 절연체(214) 및 절연체(216) 등이 제공됨으로써, 도전체(203)와 도전체(260) 사이의 기생 용량을 저감하여, 도전체(203)와 도전체(260) 사이의 절연 내압을 높일 수 있다.
또한, 도전체(203)와 도전체(260) 사이의 기생 용량을 저감함으로써, 트랜지스터(200)의 스위칭 속도를 향상시켜, 높은 주파수 특성을 갖는 트랜지스터로 할 수 있다. 또한, 도전체(203)와 도전체(260) 사이의 절연 내압을 높임으로써, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다. 따라서, 절연체(214) 및 절연체(216)의 막 두께를 두껍게 하는 것이 바람직하다. 또한, 도전체(203)의 연장 방향은 이에 한정되지 않고, 예를 들어 트랜지스터(200)의 채널 길이 방향으로 연장되어도 좋다.
또한, 도전체(205)는 도 15의 (A)에 나타낸 바와 같이 산화물(230) 및 도전체(260)와 중첩하도록 배치된다. 또한, 도전체(205)는 산화물(230)에서의 영역(234)보다 크게 제공되는 것이 좋다(도 18 참조). 특히, 도 16의 (A)에 나타낸 바와 같이, 도전체(205a)는 산화물(230)의 영역(234a)에서 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면에서, 도전체(205a)와 도전체(260a)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다. 또한, 도 16의 (A)는 트랜지스터(200a)를 나타낸 것이지만, 트랜지스터(200b)에 대해서도 마찬가지이다.
상기 구성을 가짐으로써, 도전체(260) 및 도전체(205)에 전위를 인가한 경우, 도전체(260)로부터 발생하는 전계와 도전체(205)로부터 발생하는 전계가 연결되어, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 갖는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 갖는 도전체(205)의 전계로 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한, 도전체(205)는 절연체(214) 및 절연체(216)의 개구의 내벽과 접하여 제 1 도전체가 형성되고, 더 내측에 제 2 도전체가 형성되어 있다. 여기서, 제 1 도전체 및 제 2 도전체의 상면의 높이와 절연체(216)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 트랜지스터(200)에서 도전체(205)의 제 1 도전체 및 도전체(205)의 제 2 도전체가 적층되는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되는 것이 아니다. 예를 들어, 도전체(205)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다.
여기서, 도전체(205) 또는 도전체(203)의 제 1 도전체에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등)의 적어도 하나의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한, 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능이다.
도전체(205) 또는 도전체(203)의 제 1 도전체가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(205) 또는 도전체(203)의 제 2 도전체가 산화하여 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서, 도전체(205) 또는 도전체(203)의 제 1 도전체로서는, 상기 도전성 재료를 단층 또는 적층으로 하면 좋다. 이로써, 수소, 물 등의 불순물이 도전체(203) 및 도전체(205)를 통하여 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다.
또한, 도전체(205)의 제 2 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(205)의 제 2 도전체를 단층으로 도시하였지만 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한, 도전체(203)의 제 2 도전체는 배선으로서 기능하기 때문에, 도전체(205)의 제 2 도전체보다 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 구리 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(203)의 제 2 도전체를 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
특히, 도전체(203)에 구리를 사용하는 것이 바람직하다. 구리는 저항이 낮기 때문에, 배선 등에 사용하는 것이 바람직하다. 한편, 구리는 확산되기 쉽기 때문에, 산화물(230)로 확산됨으로써 트랜지스터(200)의 전기 특성을 저하시키는 경우가 있다. 그래서, 예를 들어 절연체(214)에는 구리의 투과성이 낮은 산화 알루미늄 또는 산화 하프늄 등의 재료를 사용함으로써, 구리의 확산을 억제할 수 있다.
또한, 도 15 등에서는, 트랜지스터(200a)와 트랜지스터(200b)에 각각 백 게이트로서 기능하는 도전체(205a), 도전체(205b)를 제공하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 트랜지스터(200a)와 트랜지스터(200b)에서 백 게이트를 각각 독립적으로 제어할 필요가 없는 경우에는, 동일한 도전층이 트랜지스터(200a)의 백 게이트와 트랜지스터(200b)의 백 게이트를 겸할 수 있다. 예를 들어, 도 24에 나타낸 바와 같이, 도전체(205a) 및 도전체(205b) 대신에 도전체(205c)를 제공하는 구성으로 하면 좋다. 도전체(205c)는 트랜지스터(200a)의 백 게이트 및 트랜지스터(2005b)의 백 게이트로서 기능한다. 트랜지스터(200a) 및 트랜지스터(200b)의 백 게이트를 개별적으로 제공하는 경우, 상기 백 게이트를 패터닝하기 위하여, 백 게이트들 간에 간격을 둘 필요가 있지만, 트랜지스터(200a) 및 트랜지스터(200b)의 백 게이트를 동일한 도전층으로 제공함으로써, 상기 간격을 둘 필요가 없다. 따라서, 메모리 셀(600a) 및 메모리 셀(600b)의 점유 면적을 축소하여, 본 실시형태에 따른 반도체 장치를 더 고집적화할 수 있다. 또한, 도전체(205c) 아래에 배선(BGL)으로서 기능하는 도전체(203c)를 제공하여도 좋다. 또한, 도전체(205c)는 도전체(205)와 같은 구성을 갖고, 도전체(205)의 기재를 참작할 수 있다. 또한, 도전체(203c)는 도전체(203)와 같은 구성을 갖고, 도전체(203)의 기재를 참작할 수 있다.
또한, 도 24에 나타낸 반도체 장치에서는, 도전체(205c)의 측면 중 하나가 절연체(275a)의 측면 중 하나와 실질적으로 중첩되고, 도전체(205c)의 측면 중 하나가 절연체(275b)의 측면 중 하나와 실질적으로 중첩되도록 배치되어 있지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 예를 들어, 도 25에 나타낸 바와 같이, 도전체(205c)의 측면 중 하나가 도전체(260a)의 측면 중 하나와 실질적으로 중첩되고, 도전체(205c)의 측면 중 하나가 도전체(260b)의 측면 중 하나와 실질적으로 중첩되도록 배치되어도 좋다. 바꿔 말하면, 도 25에서는 도전체(205c)의 트랜지스터(200)의 채널 길이 방향의 길이가 도 24에 나타낸 도전체(205c)보다 짧다. 도 25에 나타낸 바와 같이, 도전체(205c)를 제공함으로써, 도 24에 나타낸 트랜지스터(200a) 및 트랜지스터(200b)보다 도전체(205c)의 측면 중 하나와 영역(231a) 사이의 거리, 및 도전체(205c)의 측면 중 하나와 영역(231c) 사이의 거리가 커지므로, 이들 사이에 발생하는 기생 용량이나 누설 전류를 저감할 수 있다(도 15의 (A) 및 도 18을 아울러 참조).
또한, 도전체(205), 절연체(214), 및 절연체(216)가 반드시 제공될 필요는 없다. 이 경우, 도전체(203)의 일부가 제 2 게이트 전극으로서 기능할 수 있다.
절연체(210), 절연체(214), 및 절연체(282)는 물 또는 수소 등의 불순물이 기판 측 또는 절연체(284) 측으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(210), 절연체(214), 및 절연체(282)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등)의 적어도 하나의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(210) 및 절연체(282)로서 산화 알루미늄 등을 사용하고, 절연체(214)로서 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 수소, 물 등의 불순물이 절연체(210) 및 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(210) 및 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다. 또는, 수소, 물 등의 불순물이 절연체(282)보다 절연체(284) 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다.
또한, 도전체(203) 위에 도전체(205)를 적층하여 제공하는 구성으로 함으로써, 도전체(203)와 도전체(205) 사이에 절연체(214)를 제공할 수 있다. 여기서, 도전체(203)의 제 2 도전체에 구리 등 확산되기 쉬운 금속을 사용하여도, 절연체(214)로서 질화 실리콘 등을 제공함으로써, 상기 금속이 절연체(214)보다 위에 있는 층으로 확산되는 것을 억제할 수 있다.
또한, 층간막으로서 기능하는 절연체(212), 절연체(216), 절연체(280), 및 절연체(284)는 절연체(210) 또는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
예를 들어, 절연체(212), 절연체(216), 절연체(280), 및 절연체(284)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는, 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는, 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
절연체(220), 절연체(222), 및 절연체(224)는 게이트 절연체로서의 기능을 갖는다. 또한, 트랜지스터(700)에 제공되는 절연체(724)도 절연체(224)와 마찬가지로 게이트 절연체로서의 기능을 갖는다. 또한, 본 실시형태에서, 절연체(224)와 절연체(724)는 분리되어 있지만, 절연체(224)와 절연체(724)는 접속되어도 좋다.
여기서, 산화물(230)과 접하는 절연체(224)에는 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 절연체를 사용하는 것이 바람직하다. 즉, 절연체(224)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함한 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 갖는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한, 절연체(224)가 과잉 산소 영역을 갖는 경우, 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등)의 적어도 하나의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(222)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(224)에 포함되는 과잉 산소 영역의 산소는 절연체(220) 측으로 확산되지 않고 산화물(230)에 효율적으로 공급될 수 있다. 또한, 도전체(205)가, 절연체(224)에 포함되는 과잉 산소 영역의 산소와 반응하는 것을 억제할 수 있다.
절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
특히, 불순물 및 산소 등의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서는, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는, 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는, 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(220)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, high-k 재료의 절연체와 절연체(220)를 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한, 절연체(220), 절연체(222), 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 포함한다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한, 산화물(230)은 각 금속 원자의 원자수비가 상이한 산화물의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230c)에는 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한, 산화물(230a) 및 산화물(230c)의 전도대 하단의 에너지가 산화물(230b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한, 바꿔 말하면, 산화물(230a) 및 산화물(230c)의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서 전도대 하단은 완만하게 변화한다. 바꿔 말하면, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b), 산화물(230b)과 산화물(230c)이 산소 이외에 공통되는 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a) 및 산화물(230c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 주된 경로는 산화물(230b)이 된다. 산화물(230a), 산화물(230c)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 따라서, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지므로, 트랜지스터(200)는 높은 온 전류를 얻을 수 있다.
또한, 산화물(230)은 영역(231), 영역(232), 및 영역(234)을 갖는다. 또한, 영역(231)의 적어도 일부는 절연체(273)와 근접한 영역을 갖는다. 또한, 영역(232)은 적어도 절연체(275)와 중첩되는 영역을 갖는다.
또한, 트랜지스터(200)를 온으로 하면, 영역(231a) 또는 영역(231b)은 소스 영역 또는 드레인 영역으로서 기능한다. 한편, 영역(234)의 적어도 일부는 채널이 형성되는 영역으로서 기능한다. 영역(231)과 영역(234) 사이에 영역(232)을 가짐으로써 트랜지스터(200)에서 온 전류를 크게 하고, 또한 비도통 시의 누설 전류(오프 전류)를 작게 할 수 있다.
트랜지스터(200)에서 영역(232)을 제공함으로써, 소스 영역 및 드레인 영역으로서 기능하는 영역(231)과, 채널이 형성되는 영역(234) 사이에 고저항 영역이 형성되지 않기 때문에, 트랜지스터의 온 전류 및 이동도를 크게 할 수 있다. 또한, 영역(232)을 가짐으로써, 채널 길이 방향에서 소스 영역 및 드레인 영역과 제 1 게이트 전극(도전체(260))이 중첩되지 않기 때문에, 양자 간에서 불필요한 용량이 형성되는 것을 억제할 수 있다. 또한, 영역(232)을 가짐으로써, 비도통 시의 누설 전류를 작게 할 수 있다.
즉, 각 영역의 범위를 적절히 선택함으로써, 회로 설계에 맞추어 요구에 걸맞은 전기 특성을 갖는 트랜지스터를 용이하게 제공할 수 있다. 예를 들어, 트랜지스터(200)를 오프 전류가 작은 구성으로 하고, 트랜지스터(700)를 온 전류가 큰 구성으로 할 수 있다.
산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어, 영역(234)이 되는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250a)는 산화물(230ca)의 상면과 접하여, 절연체(250b)는 산화물(230cb)의 상면과 접하여 배치되는 것이 바람직하다. 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 예를 들어, 승온 이탈 가스 분광법 분석(TDS 분석)에서 산소 분자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 또는 3.0×1020atoms/cm3인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하의 범위가 바람직하다.
구체적으로는, 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 구멍을 갖는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 상면과 접하여 제공함으로써, 절연체(250)로부터 산화물(230b)의 영역(234)에 산소를 효과적으로 공급할 수 있다. 또한, 절연체(224)와 마찬가지로, 절연체(250) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는, 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한, 절연체(250)에 포함되는 과잉 산소를 산화물(230)에 효율적으로 공급하기 위하여, 금속 산화물(252)을 제공하여도 좋다. 따라서, 금속 산화물(252)은 절연체(250)로부터의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물(252)을 제공함으로써, 절연체(250)로부터 도전체(260)로의 과잉 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한, 과잉 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한, 금속 산화물(252)은 제 1 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(230)로서 사용할 수 있는 산화물 반도체를 금속 산화물(252)로서 사용할 수 있다. 이 경우, 도전체(260)를 스퍼터링법에 의하여 성막함으로써, 금속 산화물(252)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한, 금속 산화물(252)은 게이트 절연체의 일부로서의 기능을 갖는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(252)에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 이 적층 구조로 함으로써, 열에 대하여 안정적이고, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한, 게이트 절연체로서 기능하는 절연체의 등가 산화 막 두께(EOT)의 박막화가 가능해진다.
트랜지스터(200)의 금속 산화물(252)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연체의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(252)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는, 도전체(260)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(200)의 온 전류의 향상을 도모할 수 있다. 또는, 게이트 절연체로서 기능하는 경우에는, 절연체(250)와 금속 산화물(252)의 물리적인 두께에 의하여 도전체(260)와 산화물(230) 사이의 거리를 유지함으로써, 도전체(260)와 산화물(230) 사이의 누설 전류를 억제할 수 있다. 따라서, 절연체(250) 및 금속 산화물(252)의 적층 구조를 제공함으로써, 도전체(260)와 산화물(230) 사이의 물리적인 거리, 및 도전체(260)로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로, 금속 산화물(252)에는, 산화물(230)에 사용할 수 있는 산화물 반도체를 저저항화함으로써 금속 산화물(252)로서 사용할 수 있다. 또는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로, 나중의 공정에서의 열 이력에 의하여 결정화되기 어렵기 때문에 바람직하다. 또한, 금속 산화물(252)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
제 1 게이트 전극으로서 기능하는 도전체(260a)는 도전체(260aa) 및 도전체(260aa) 위의 도전체(260ab)를 포함한다. 또한, 제 1 게이트 전극으로서 기능하는 도전체(260b)는 도전체(260ba) 및 도전체(260ba) 위의 도전체(260bb)를 포함한다. 도전체(260a)에는 도전체(205)의 제 1 도전체와 마찬가지로 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등)의 적어도 하나의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250) 및 금속 산화물(252)에 포함되는 과잉 산소로 인하여 도전체(260b)가 산화하여 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한, 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(260)는 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(260b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한, 도 16의 (A)에 나타낸 바와 같이, 도전체(205)가 산화물(230)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서 연장되는 경우, 도전체(260)는 상기 영역에서 절연체(250)를 개재하여 중첩되는 것이 바람직하다. 즉, 산화물(230)의 측면의 외측에서, 도전체(205)와 절연체(250)와 도전체(260)는 적층 구조를 형성하는 것이 바람직하다.
상기 구성을 가짐으로써, 도전체(260) 및 도전체(205)에 전위를 인가한 경우, 도전체(260)로부터 발생하는 전계와 도전체(205)로부터 발생하는 전계가 연결되어, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 갖는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 갖는 도전체(205)의 전계로 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
또한, 도전체(260ab) 위에 배리어막으로서 기능하는 절연체(270a)를, 도전체(260bb) 위에 배리어막으로서 기능하는 절연체(270b)를 배치하여도 좋다. 절연체(270)에는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(270)보다 위쪽으로부터의 산소로 인하여 도전체(260)가 산화하는 것을 억제할 수 있다. 또한, 절연체(270)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전체(260) 및 절연체(250)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다.
또한, 절연체(270a) 위에 하드 마스크로서 기능하는 절연체(271a)를, 절연체(270b) 위에 하드 마스크로서 기능하는 절연체(271b)를 배치하는 것이 바람직하다. 절연체(271)를 제공함으로써, 도전체(260)의 가공 시, 도전체(260)의 측면을 실질적으로 수직으로, 구체적으로는 도전체(260)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다. 도전체(260)를 이와 같은 형상으로 가공함으로써, 그 다음에 형성하는 절연체(275)를 원하는 형상으로 형성할 수 있다.
또한, 절연체(271)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연성 재료를 사용함으로써, 배리어막으로서의 기능을 겸하게 하여도 좋다. 이 경우, 절연체(270)는 제공하지 않아도 된다.
버퍼층으로서 기능하는 절연체(275a)는 산화물(230ca)의 측면, 절연체(250a)의 측면, 금속 산화물(252a)의 측면, 도전체(260a)의 측면, 및 절연체(270a)의 측면과 접하여 제공된다. 또한, 버퍼층으로서 기능하는 절연체(275b)는 산화물(230cb)의 측면, 절연체(250b)의 측면, 금속 산화물(252b)의 측면, 도전체(260b)의 측면, 및 절연체(270b)의 측면과 접하여 제공된다.
절연체(275a)는 산화물(230ca), 절연체(250a), 금속 산화물(252a), 도전체(260a), 절연체(270a), 및 절연체(271a)를 덮어 절연막을 성막하고, 상기 절연막을 이방성 에칭(예를 들어 드라이 에칭 처리 등)함으로써 형성할 수 있다. 절연체(275b)도 절연체(275)와 동시에 형성할 수 있다.
예를 들어, 절연체(275)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 구멍을 갖는 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히, 산화 실리콘, 구멍을 갖는 산화 실리콘은 나중의 공정에서 과잉 산소 영역을 용이하게 형성할 수 있으므로 바람직하다.
또한, 절연체(275)는 과잉 산소 영역을 갖는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(275)로서 산화물(230c) 및 절연체(250)와 접하여 제공함으로써, 절연체(250)로부터 산화물(230b)의 영역(234)에 산소를 효과적으로 공급할 수 있다. 또한, 절연체(275) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
절연체(130)에는 비유전율이 높은 절연체를 사용하는 것이 바람직하고, 절연체(222) 등에 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서는 산화 알루미늄, 산화 하프늄, 알루미늄, 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 또한, 절연체(130)는 적층 구조이어도 좋고, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등 중에서 2층 이상을 선택하여 적층 구조로 하여도 좋다. 예를 들어, ALD법에 의하여, 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 순차적으로 성막하여 적층 구조로 하는 것이 바람직하다. 산화 하프늄 및 산화 알루미늄의 막 두께를 각각 0.5nm 이상 5nm 이하로 한다. 이와 같은 적층 구조로 함으로써, 용량값이 크고, 또한 누설 전류가 작은 용량 소자(100)로 할 수 있다.
도 15의 (A)에 나타낸 바와 같이, 상면에서 보았을 때 절연체(130)의 측면은 도전체(120)의 측면과 일치하지만, 이에 한정되는 것이 아니다. 예를 들어, 절연체(130)를 패턴 형성하지 않고, 절연체(130)가 트랜지스터(200a), 트랜지스터(200b), 및 트랜지스터(700)를 덮는 구성으로 하여도 좋다.
도전체(120)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도시하지 않았지만, 도전체(120)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한, 도 17에 나타낸 바와 같이, 절연체(130a) 및 도전체(120a)는 산화물(230)의 측면까지 덮어 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 산화물(230)의 측면 방향에서도 용량 소자(100a)를 형성할 수 있기 때문에, 용량 소자(100a)의 단위 면적당 전기 용량을 크게 할 수 있다. 또한, 도시하지 않았지만, 용량 소자(100b)의 절연체(130b) 및 도전체(120b)도 용량 소자(100a)의 절연체(130a) 및 도전체(120a)와 마찬가지로 제공되는 것이 바람직하다.
또한, 도 15의 (B)에 나타낸 바와 같이, 절연체(130) 및 도전체(120)의 일부가 절연체(271)와 중첩되도록 절연체(130) 및 도전체(120)가 제공되는 것이 바람직하다. 이로써, 도 18에 나타낸 바와 같이 영역(231a)(영역(231c))의 절연체(275) 측의 단부까지 용량 소자의 전극으로서 기능시킬 수 있다. 여기서, 절연체(275)가 형성되어 있기 때문에, 도전체(120)와 도전체(260)의 기생 용량을 저감할 수 있다.
절연체(273)는 절연체(275a), 절연체(275b), 절연체(271a), 절연체(271b), 층(742), 절연체(775), 절연체(771), 도전체(120a), 및 도전체(120b) 위에 제공되는 것이 바람직하다. 절연체(273)를 스퍼터링법에 의하여 성막함으로써, 절연체(275) 및 절연체(775)에 과잉 산소 영역을 제공할 수 있다. 이로써, 상기 과잉 산소 영역으로부터 산화물(230) 및 산화물(730) 내에 산소를 공급할 수 있다. 또한, 절연체(273)를 산화물(230)의 층(242c) 및 산화물(730)의 층(742) 위에 제공함으로써, 산화물(230) 및 산화물(730) 내의 수소를 절연체(273)에 추출할 수 있다.
예를 들어, 절연체(273)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다.
또한, 절연체(273) 위에 절연체(274)를 제공한다. 절연체(274)에는 배리어성을 갖고 수소 농도가 저감된 막을 사용하는 것이 바람직하다. 예를 들어, 절연체(274)로서는 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘 등을 사용하는 것이 좋다. 배리어성을 갖는 절연체(273)와, 배리어성을 갖는 절연체(274)를 제공함으로써, 층간막 등, 다른 구조체로부터 불순물이 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한, 절연체(274) 위에 층간막으로서 기능하는 절연체(280)를 제공하는 것이 바람직하다. 절연체(280)는 절연체(224) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 또한, 절연체(280) 위에 절연체(210)와 같은 절연체(282)를 제공하여도 좋다. 절연체(282)를 스퍼터링법에 의하여 성막함으로써, 절연체(280)의 불순물을 저감할 수 있다. 또한, 절연체(282)를 제공하는 경우, 절연체(273) 및 절연체(274) 중 어느 한쪽 또는 양쪽을 제공하지 않는 구성으로 하여도 좋다. 또한, 절연체(282) 위에 절연체(280)와 같은 절연체(284)를 제공하여도 좋다.
또한, 절연체(284), 절연체(282), 절연체(280), 절연체(274), 및 절연체(273)에 형성된 개구에 도전체(240a), 도전체(240b), 도전체(240c), 도전체(740a), 및 도전체(740b)를 배치한다. 도전체(240a) 및 도전체(240b)는 도전체(260a)를 개재하여 대향하도록 제공되고, 도전체(240b) 및 도전체(240c)는 도전체(260b)를 개재하여 대향하도록 제공된다. 도전체(740a) 및 도전체(740b)는 도전체(760)를 개재하여 대향하도록 제공된다. 또한, 도전체(240a), 도전체(240b), 도전체(240c), 도전체(740a), 및 도전체(740b)의 상면의 높이는, 절연체(284)의 상면과 동일 평면상에 있어도 좋다.
또한, 절연체(284), 절연체(282), 절연체(280), 절연체(274), 절연체(273), 및 절연체(275)의 개구의 내벽과 접하여 도전체(240b)가 형성되어 있다. 상기 개구의 바닥 부분의 적어도 일부에는 산화물(230)의 영역(231b)이 위치하고 있으며, 도전체(240b)가 영역(231b)과 접한다. 도전체(740a) 및 도전체(740b)에 대해서도 마찬가지이다. 또한, 도전체(240a)는 도전체(120a)와 접하고, 도전체(240c)는 도전체(120b)와 접한다.
도 15의 (B), 도 18에 나타낸 바와 같이, 도전체(240b)는 도전체(260a)와 도전체(260b) 사이에 배치된다. 여기서, 도전체(240b)는 절연체(275a) 및 절연체(275b)의 측면 중 어느 한쪽 또는 양쪽과 접하는 영역을 갖는 것이 바람직하다. 이때, 도전체(240b)가 매립되는 개구에서, 절연체(273)는 절연체(275a) 및 절연체(275b)의 측면 중 어느 한쪽 또는 양쪽과 접하는 영역을 갖는 것이 바람직하다.
도전체(240b)가 매립되는 개구를 형성하기 위해서는, 절연체(280), 절연체(274), 절연체(273)의 개구 형성 시에 절연체(275)의 에칭 속도가 절연체(273)의 에칭 속도에 비하여 현저하게 낮은 개구 조건으로 하는 것이 바람직하다. 절연체(275)의 에칭 속도를 1로 하면, 절연체(273)의 에칭 속도는 5 이상인 것이 바람직하고, 더 바람직하게는 10 이상이다. 여기서, 절연체(275)로서 사용하는 절연성 재료는, 상기 에칭 속도를 만족시키도록 에칭 조건 및 절연체(273)로서 사용하는 절연성 재료에 따라 적절히 선택되는 것이 바람직하다. 예를 들어, 절연체(275)로서 사용하는 절연성 재료로서는, 상기 절연성 재료뿐만 아니라, 절연체(270)에 사용할 수 있는 절연성 재료를 사용하여도 좋다.
또한, 절연체(273) 및 절연체(274)를 제공하지 않는 구성으로 하는 경우에는, 상기 개구의 형성 시에 절연체(275)의 에칭 속도가 절연체(280)의 에칭 속도에 비하여 현저하게 낮은 개구 조건으로 하는 것이 바람직하고, 절연체(275)의 에칭 속도를 1로 하면, 절연체(280)의 에칭 속도는 5 이상인 것이 바람직하고, 더 바람직하게는 10 이상이다.
이와 같이 도전체(240b)가 매립되는 개구를 형성함으로써, 상기 개구의 형성 시에 절연체(275a) 및 절연체(275b)가 에칭 스토퍼로서 기능하기 때문에, 상기 개구가 도전체(260a) 및 도전체(260b)에 도달하는 것을 방지할 수 있다. 따라서, 도전체(240b) 및 이것이 매립되는 개구를 자기 정합적으로 형성할 수 있다. 예를 들어, 도 26에 나타낸 바와 같이, 도전체(240a), 도전체(240b), 및 도전체(240c)가 형성되는 개구가 트랜지스터(200b) 측으로 어긋나 형성되어도, 도전체(240b)와 도전체(260b)는 접촉하지 않는다. 또한, 도전체(240b)가 형성되는 개구의 트랜지스터(200)의 채널 길이 방향의 폭을 절연체(275a)와 절연체(275b) 사이의 거리보다 크게 함으로써, 도 26에 나타낸 바와 같이 상기 개구의 위치가 어긋난 상태로 형성되어도 도전체(240b)는 층(242b)과 충분히 접촉될 수 있다. 또한, 여기서 절연체(271a) 및 절연체(271b)에도 절연체(275)와 같은 절연성 재료를 사용하여, 절연체(271a) 및 절연체(271b)도 에칭 스토퍼로서 기능시켜도 좋다.
따라서, 트랜지스터(200a) 및 트랜지스터(200b)의 접촉 부분과, 트랜지스터(200a)의 게이트와, 트랜지스터(200a)의 게이트의 위치를 맞추기 위한 마진을 넓힐 수 있고, 이들 구성 요소의 간격을 작게 설계할 수 있다. 이상과 같이 함으로써, 상기 반도체 장치의 미세화 및 고집적화를 도모할 수 있다.
또한, 도 16의 (B)에 나타낸 바와 같이, 도전체(240b)는 층(242b)을 개재하여 산화물(230)의 측면과 중첩되는 것이 바람직하다. 특히, 도전체(240b)는 산화물(230)의 채널 폭 방향과 교차되는, A5 측의 측면 및 A6 측의 측면의 양쪽 또는 한쪽과 중첩되는 것이 바람직하다. 이와 같이, 도전체(240b)가 소스 영역 또는 드레인 영역이 되는 영역(231b)에서, 산화물(230)의 측면과 중첩되는 구성으로 함으로써, 도전체(240b)와 트랜지스터(200)의 접촉 부분의 투영 면적을 크게 하지 않고 접촉 부분의 접촉 면적이 증가되므로, 도전체(240b)와 트랜지스터(200)의 접촉 저항을 저감할 수 있다. 이로써, 트랜지스터의 소스 전극 및 드레인 전극의 미세화를 도모하면서, 온 전류를 크게 할 수 있다. 또한, 도 16의 (B)에서 도전체(240b)의 채널 폭 방향의 길이는 산화물(230)의 채널 폭 방향의 길이보다 길지만, 본 실시형태에 기재되는 반도체 장치는 이에 한정되는 것이 아니고, 예를 들어 도전체(240b)의 채널 폭 방향의 길이가 산화물(230)의 채널 폭 방향의 길이와 같은 정도가 되는 구성으로 하여도 좋다.
또한, 도 12의 (A), 도 13에 나타낸 도전체(740a) 및 도전체(740b)도 상기 도전체(240b)와 같은 구성으로 할 수 있다.
도전체(240) 및 도전체(740)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(240) 및 도전체(740)를 적층 구조로 하여도 좋다.
여기서, 예를 들어 절연체(284), 절연체(282), 절연체(280), 절연체(274), 및 절연체(273)에 개구를 형성할 때, 산화물(230)의 영역(231) 중 저저항화된 영역이 제거되고, 저저항화되지 않은 산화물(230)이 노출되는 경우가 있다. 이 경우, 도전체(240)에서 산화물(230)과 접하는 도전체(이하, 도전체(240)의 제 1 도전체라고도 함)에 사용하는 도전체로서, 금속막, 금속 원소를 포함한 질화막, 또는 금속 원소를 포함한 산화막을 사용하는 것이 좋다. 즉, 저저항화되지 않은 산화물(230)과 도전체(240)의 제 1 도전체가 접함으로써, 금속 화합물 또는 산화물(230)에 산소 결손이 형성되어 산화물(230)의 영역(231)이 저저항화된다. 따라서, 도전체(240)의 제 1 도전체와 접하는 산화물(230)을 저저항화함으로써, 산화물(230)과 도전체(240)의 접촉 저항을 저감할 수 있다. 따라서, 도전체(240)의 제 1 도전체는, 예를 들어 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐 등의 금속 원소를 포함하는 것이 바람직하다. 도전체(740)도 같은 구조로 하면 좋다.
또한, 도전체(240) 및 도전체(740)를 적층 구조로 하는 경우, 절연체(284), 절연체(282), 절연체(280), 절연체(274), 및 절연체(273)와 접하는 도전체에는 도전체(205)의 제 1 도전체 등과 마찬가지로 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(284)보다 위에 있는 층으로부터 수소, 물 등의 불순물이 도전체(240) 및 도전체(740)를 통하여 산화물(230) 및 산화물(730)에 혼입되는 것을 억제할 수 있다.
또한, 도시하지 않았지만, 도전체(240) 및 도전체(740)의 상면과 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상기 도전체를 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 상기 도전체는 도전체(203) 등과 마찬가지로, 절연체에 제공된 개구에 매립되도록 형성되어도 좋다.
또한, 도 12의 (A)에 나타낸 바와 같이, 절연체(284) 위에 절연체(150)를 제공하여도 좋다. 절연체(150)는 절연체(280)와 같은 재료를 사용하여 제공할 수 있다. 또한, 절연체(150)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
또한, 절연체(150)에 형성된 개구에 도전체(112)를 제공하는 것이 바람직하다. 도전체(112)는 트랜지스터(200), 트랜지스터(700), 용량 소자(100) 등의 배선으로서 기능한다.
도전체(112)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 12의 (A)에서는 도전체(112)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체, 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
상기와 같은 구성으로 상기 실시형태에 기재된 반도체 장치를 형성함으로써, 14nm 세대 이후의 프로세스 룰에도 대응하여 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다. 이하에서, 특별히 기재되어 있지 않은 경우에는, 트랜지스터(200)에 사용할 수 있는 구성 재료는 트랜지스터(700)에 사용할 수 있는 것으로 한다.
이하에 기재하는 구성 재료의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 수행할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라스마 CVD법에 의하여, 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 억제할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한, 열 CVD법은 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한, ALD법도 피처리물에 대한 플라스마 대미지를 억제할 수 있는 성막 방법이다. 따라서, 결함이 적은 막을 얻을 수 있다. 또한, ALD법에서 사용하는 전구체에는 탄소 등의 불순물을 포함하는 것이 있다. 따라서, ALD법에 의하여 제공된 막은, 다른 성막법에 의하여 제공된 막에 비하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한, 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
CVD법 및 ALD법은, 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 갖기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 의하여 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간이 필요하지 않은 만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한, 상기 구성 재료의 가공은 리소그래피법을 사용하여 수행하면 좋다. 또한, 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을, 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet)광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는, 레지스트 위에 직접 묘화하기 때문에 상술한 레지스트 노광용 마스크가 불필요하다. 또한, 레지스트 마스크는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행하는 등에 의하여 제거할 수 있다.
또한, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 상기 구성 재료 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 상기 구성 재료의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 남긴 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 상기 구성 재료의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 미치지 않거나, 또는 후공정에서 이용할 수 있는 경우에는, 하드 마스크를 반드시 제거할 필요는 없다.
드라이 에칭 장치로서는 평행 평판형 전극을 갖는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극 중 한쪽 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 중 한쪽 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 각각에 주파수가 같은 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는, 고밀도 플라스마원을 갖는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 갖는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
<<기판>>
트랜지스터(200) 및 트랜지스터(700)를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등으로 이루어지는 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판으로 전치(轉置)하는 방법도 있다. 이 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하는 것이 좋다. 또한, 기판이 신축성을 가져도 좋다. 또한, 기판은 구부리거나 당기는 것을 멈췄을 때 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 두께가 되는 영역을 갖는다. 기판을 얇게 하면, 트랜지스터를 포함하는 반도체 장치를 경량화시킬 수 있다. 또한, 기판을 얇게 함으로써, 유리 등을 사용하여도 신축성을 갖는 경우나, 구부리거나 당기는 것을 멈췄을 때 원래의 형상으로 되돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격 등을 완화시킬 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판으로서는 예를 들어 금속, 합금, 수지, 또는 유리, 혹은 이들의 섬유 등을 사용할 수 있다. 또한, 기판으로서 섬유를 짠 시트, 필름, 또는 박(箔) 등을 사용하여도 좋다. 가요성 기판인 기판은 선팽창률이 낮을수록 환경에 기인한 변형이 억제되므로 바람직하다. 가요성 기판인 기판으로서는 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판으로서 적합하다.
<<절연체>>
절연체로서는, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한, 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
또한, 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 구멍을 갖는 산화 실리콘, 또는 수지 등이 있다.
또한, 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이다. 그러므로, 예를 들어 수지와 조합함으로써, 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다. 또한, 예를 들어 산화 실리콘 및 산화질화 실리콘을 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터를 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
예를 들어, 절연체(273)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다. 또한, 산화 하프늄은 산화 알루미늄보다 배리어성이 낮지만, 막 두께를 두껍게 함으로써 배리어성을 높일 수 있다. 따라서, 산화 하프늄의 막 두께를 조정함으로써, 수소 및 질소의 적절한 첨가량을 조정할 수 있다.
예를 들어, 게이트 절연체의 일부로서 기능하는 절연체(224) 및 절연체(250)는, 과잉 산소 영역을 갖는 절연체인 것이 바람직하다. 예를 들어, 과잉 산소 영역을 갖는 산화 실리콘 또는 산화질화 실리콘을 산화물(230)과 접하는 구조로 함으로써, 산화물(230)에 포함되는 산소 결손을 보상할 수 있다.
또한, 예를 들어 게이트 절연체의 일부로서 기능하는 절연체(222)에, 알루미늄, 하프늄, 및 갈륨 중 1종류 또는 복수 종류의 산화물을 포함한 절연체를 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
예를 들어, 절연체(220)에는 열에 대하여 안정적인 산화 실리콘 또는 산화질화 실리콘을 사용하는 것이 바람직하다. 게이트 절연체를 열에 대하여 안정적인 막과 비유전율이 높은 막의 적층 구조로 함으로써, 막 두께를 유지하면서 게이트 절연체의 등가 산화 막 두께(EOT)의 박막화가 가능해진다.
상기 적층 구조로 함으로써, 게이트 전극으로부터의 전계의 영향을 감소시키지 않고, 온 전류의 향상을 도모할 수 있다. 또한, 게이트 절연체의 물리적인 두께에 의하여 게이트 전극과, 채널이 형성되는 영역 사이의 거리를 유지함으로써, 게이트 전극과 채널 형성 영역 사이의 누설 전류를 억제할 수 있다.
절연체(212), 절연체(216), 절연체(271), 절연체(275), 절연체(280), 및 절연체(284)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 구멍을 갖는 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는, 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 구멍을 갖는 산화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합됨으로써, 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
절연체(210), 절연체(214), 절연체(270), 절연체(273), 및 절연체(282)로서는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체를 사용하면 좋다. 절연체(270) 및 절연체(273)로서는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다.
<<도전체>>
도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함한 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함한 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도전체(260), 도전체(203), 도전체(205), 및 도전체(240)로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함한 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
<<금속 산화물>>
산화물(230)로서는, 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서 등에서는, 질소를 포함한 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 포함한 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한, 본 명세서 등에서는, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 갖고, 재료의 일부에서는 절연성의 기능을 갖고, 재료의 전체에서는 반도체로서의 기능을 갖는다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭 기능(On/Off 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 갖는다. 도전성 영역은 상술한 도전성의 기능을 갖고, 절연성 영역은 상술한 절연성의 기능을 갖는다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 갖는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 갖는 성분과, 도전성 영역에 기인하는 내로 갭(narrow gap)을 갖는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 갖는 성분에서 주로 캐리어가 흐른다. 또한, 내로 갭을 갖는 성분이 와이드 갭을 갖는 성분과 상보적으로 작용하고, 내로 갭을 갖는 성분과 연동하여 와이드 갭을 갖는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류, 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 왜곡을 갖는 결정 구조를 갖는다. 또한, 왜곡이란 복수의 나노 결정이 연결되는 영역에서 격자 배열이 정렬된 영역과, 다른 격자 배열이 정렬된 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 육각형이 기본이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한, 왜곡에서 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한, CAAC-OS의 왜곡 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 왜곡에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것이나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 왜곡을 허용할 수 있기 때문이다.
또한, CAAC-OS는 인듐 및 산소를 포함한 층(이하 In층)과, 원소 M, 아연, 및 산소를 포함한 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환된 경우에는 (In, M, Zn)층이라고 나타낼 수도 있다. 또한, In층의 인듐이 원소 M으로 치환된 경우에는, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기가 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS를 불순물이나 결함(산소 결손(VO: oxygen vacancy라고도 함) 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서, CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정적이다. 그러므로, CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 갖고, 각각이 상이한 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[금속 산화물을 포함하는 트랜지스터]
이어서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
여기서, 금속 산화물의 전기 전도의 가설(假說)의 일례에 대하여 설명한다.
고체 내의 전기 전도는 산란 중심이라고 불리는 산란원에 의하여 저해된다. 예를 들어, 단결정 실리콘의 경우, 격자 산란과 이온화 불순물 산란이 주된 산란 중심인 것으로 알려져 있다. 바꿔 말하면, 격자 결함이나 불순물이 적은 본질적인 상태일 때는, 고체 내에 전기 전도의 저해 요인이 없으므로 캐리어의 이동도가 높다.
상기 내용은 금속 산화물에 대해서도 적용되는 것으로 추측된다. 예를 들어, 화학량론적 조성을 만족시키는 산소보다 적은 산소를 포함한 금속 산화물에서는, 산소 결손 VO가 많이 존재하는 것으로 생각된다. 이 산소 결손 주변에 존재하는 원자는 본질적인 상태보다 왜곡된 곳에 위치한다. 이 산소 결손으로 인한 왜곡이 산란 중심이 될 가능성이 있다.
또한, 예를 들어, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 금속 화합물에서는 과잉 산소가 존재한다. 금속 화합물 내에서 유리(遊離)한 상태로 존재하는 과잉 산소는, 전자를 받음으로써 O-나 O2-가 된다. O-나 O2-가 된 과잉 산소는 산란 중심이 될 가능성이 있다.
이상의 내용으로부터, 금속 산화물이 화학량론적 조성을 만족시키는 산소를 포함한 본질적인 상태를 갖는 경우, 캐리어의 이동도는 높은 것으로 생각된다.
인듐과, 갈륨과, 아연을 포함한 금속 산화물의 1종류인, 인듐-갈륨-아연 산화물(이하, IGZO)은 특히 대기 중에서는 결정 성장하기 어려운 경향이 있기 때문에, 큰 결정(여기서는, 수mm의 결정 또는 수cm의 결정)보다 작은 결정(예를 들어, 상술한 나노 결정)으로 하는 것이, 구조적으로 안정되는 경우가 있다. 이는, 큰 결정이 형성될 때보다 작은 결정들이 연결될 때, 왜곡 에너지가 더 완화되기 때문이라고 생각된다.
또한, 작은 결정들이 연결되는 영역에서는, 상기 영역의 왜곡 에너지를 완화시키기 위하여, 결함이 형성되는 경우가 있다. 따라서, 상기 영역에 결함을 형성하지 않고 왜곡 에너지를 완화시킴으로써, 캐리어의 이동도를 높일 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 낮추는 경우에는, 금속 산화물막 내의 불순물 농도를 낮추어 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 금속 산화물의 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은, 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 금속 산화물의 트랩 준위에 의하여 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 금속 산화물을 채널 영역에 갖는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 효과적이다. 또한, 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로, 금속 산화물에서의 실리콘이나 탄소의 농도와, 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 금속 산화물에 질소가 포함되면, 캐리어인 전자가 생성되고 캐리어 밀도가 증가하므로 n형화되기 쉽다. 이 결과, 질소가 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 상기 금속 산화물에서 채널 형성 영역의 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 금속 산화물 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 일 형태에 대하여 도 27 내지 도 29를 사용하여 설명한다.
<반도체 웨이퍼, 칩>
도 27의 (A)는 다이싱 처리가 수행되기 전의 기판(711)의 상면도를 도시한 것이다. 기판(711)으로서는 예를 들어, 반도체 기판("반도체 웨이퍼"라고도 함)을 사용할 수 있다. 기판(711) 위에는 복수의 회로 영역(712)이 제공되어 있다. 회로 영역(712)에는 본 발명의 일 형태에 따른 반도체 장치 등을 제공할 수 있다.
복수의 회로 영역(712)의 각각은 분리 영역(713)으로 둘러싸여 있다. 분리 영역(713)과 중첩되는 위치에 분리선("다이싱 라인"이라고도 함)(714)이 설정된다. 분리선(714)을 따라 기판(711)을 절단함으로써, 회로 영역(712)을 포함하는 칩(715)을 기판(711)으로부터 잘라 낼 수 있다. 도 27의 (B)에 칩(715)의 확대도를 도시하였다.
또한, 분리 영역(713)에 도전층, 반도체층 등을 제공하여도 좋다. 분리 영역(713)에 도전층, 반도체층 등을 제공함으로써, 다이싱 공정 시에 생길 수 있는 ESD를 완화시켜, 다이싱 공정에 기인하는 수율 저하를 방지할 수 있다. 또한, 일반적으로 다이싱 공정은 기판의 냉각, 절삭 지스러기의 제거, 대전 방지 등을 목적으로 하여, 탄산 가스 등을 용해시켜 비저항을 낮춘 순수를 절삭부에 공급하면서 수행한다. 분리 영역(713)에 도전층, 반도체층 등을 제공함으로써 상기 순수의 사용량을 삭감할 수 있다. 따라서, 반도체 장치의 생산 비용을 저감할 수 있다. 또한, 반도체 장치의 생산성을 높일 수 있다.
<전자 부품>
칩(715)을 사용한 전자 부품의 일례에 대하여 도 28의 (A) 및 (B), 도 29의 (A) 내지 (E)를 사용하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 전자 부품에는 단자 추출 방향, 단자의 형상 등에 따라 복수의 규격, 명칭 등이 존재한다.
전자 부품은, 조립 공정(후공정)에서, 상기 실시형태에 기재된 반도체 장치와 상기 반도체 장치 외의 부품이 조합되어 완성된다.
도 28의 (A)에 도시된 흐름도를 사용하여 후공정에 대하여 설명한다. 전공정에서 기판(711)에 본 발명의 일 형태에 따른 반도체 장치 등을 형성한 후, 기판(711)의 뒷면(반도체 장치 등이 형성되지 않은 면)을 연삭(硏削)하는 '뒷면 연삭 공정'을 수행한다(단계 S721). 연삭에 의하여 기판(711)을 얇게 함으로써, 전자 부품의 소형화를 도모할 수 있다.
다음으로, 기판(711)을 복수의 칩(715)으로 분리하는 "다이싱 공정"을 수행한다(단계 S722). 그리고, 분리한 칩(715)을 각 리드 프레임 위에 접합하는 "다이 본딩 공정"을 수행한다(단계 S723). 다이 본딩 공정에서의 칩(715)과 리드 프레임의 접합에는, 수지에 의한 접합 또는 테이프에 의한 접합 등, 제품에 따라 적합한 방법을 적절히 선택한다. 또한, 리드 프레임 대신에 인터포저 기판 위에 칩(715)을 접합하여도 좋다.
다음으로, 리드 프레임의 리드와, 칩(715) 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는 "와이어 본딩 공정"을 수행한다(단계 S724). 금속 세선에는 은선, 금선 등을 사용할 수 있다. 또한, 와이어 본딩에는 예를 들어 볼 본딩(ball bonding) 또는 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩(715)에는 에폭시 수지 등으로 밀봉되는 "밀봉 공정(몰드 공정)"이 수행된다(단계 S725). 밀봉 공정을 수행하면 전자 부품의 내부가 수지로 충전되므로, 칩(715)과 리드를 접속하는 와이어를 기계적인 외력으로부터 보호할 수 있고, 또한 수분, 먼지 등으로 인한 특성 열화(신뢰성 저하)를 저감할 수 있다.
다음으로, 리드 프레임의 리드를 도금 처리하는 "리드 도금 공정"을 수행한다(단계 S726). 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 인쇄 기판에 실장할 때의 납땜을 더 확실히 수행할 수 있다. 이어서, 리드를 절단 및 성형 가공하는 "성형 공정"을 수행한다(단계 S727).
다음으로, 패키지의 표면에 인자 처리(마킹)를 실시하는 "마킹 공정"을 수행한다(단계 S728). 그리고, 외관 형상의 양부(良否), 동작 불량의 유무 등을 검사하는 "검사 공정"(단계 S729)을 거쳐 전자 부품이 완성된다.
또한, 완성된 전자 부품의 사시 모식도를 도 28의 (B)에 도시하였다. 도 28의 (B)에는 전자 부품의 일례로서, QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 28의 (B)에 도시된 전자 부품(751)은 리드(755) 및 칩(715)을 포함한다. 전자 부품(751)은 칩(715)을 복수 포함하여도 좋다.
도 28의 (B)에 도시된 전자 부품(751)은 예를 들어, 인쇄 기판(753)에 실장된다. 이러한 전자 부품(751)이 복수 조합되고, 각각이 인쇄 기판(753) 위에서 전기적으로 접속됨으로써, 전자 부품이 실장된 기판(실장 기판(754))이 완성된다. 완성된 실장 기판(754)은 전자 기기 등에 사용된다.
도 28의 (B)에 나타낸 전자 부품(751)의 적용예에 대하여 설명한다. 전자 부품(751)은 리무버블 기억 장치에 적용될 수 있다. 도 29의 (A) 내지 (B)를 사용하여 리무버블 기억 장치의 몇 가지 구성예에 대하여 설명한다.
도 29의 (A)는 리무버블 기억 장치의 외관의 모식도이다. 리무버블 기억 장치(5110)는 기판(5111), 커넥터(5112), 및 메모리 칩(5114)을 포함한다. 커넥터(5112)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5111)에는 전자 부품인 메모리 칩 등이 제공되어 있다. 예를 들어, 기판(5111)에는 메모리 칩(5114), 컨트롤러 칩(5115)이 장착되어 있다. 메모리 칩(5114)에는 앞의 실시형태에서 설명한 반도체 장치(10) 등이 제공되어 있다.
도 29의 (B)는, 도 29의 (A)와는 다른 구성을 갖는 리무버블 기억 장치의 외관의 모식도이다. 리무버블 기억 장치(5150)는 기판(5153), 커넥터(5152), 및 메모리 칩(5154)을 포함한다. 커넥터(5152)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5153)에는 전자 부품인 메모리 칩 등이 제공되어 있다. 예를 들어, 기판(5111)에는 복수의 메모리 칩(5154), 컨트롤러 칩(5155)이 장착되어 있다. 메모리 칩(5154)에는 앞의 실시형태에서 설명한 반도체 장치(10) 등이 제공되어 있다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치를 포함하는 전자 부품은 다양한 전자 기기에 사용될 수 있다. 도 30에 본 발명의 일 형태에 따른 전자 부품을 사용한 전자 기기의 구체적인 예를 나타내었다.
도 30의 (A)는 자동차의 일례를 도시한 외관도이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 포함한다. 또한, 자동차(2980)는 안테나, 배터리 등을 포함한다.
도 30의 (B)에 나타낸 정보 단말기(2910)는 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 포함한다. 표시부(2912)에는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 포함한다. 또한, 정보 단말기(2910)는 하우징(2911) 내측에 안테나, 배터리 등을 포함한다. 정보 단말기(2910)는 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말기, 태블릿형 퍼스널 컴퓨터, 전자책 단말기 등으로서 사용할 수 있다.
도 30의 (C)에 나타낸 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 포함한다. 또한, 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921) 내측에 안테나, 배터리 등을 포함한다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 포함한 전자 부품은 편리성이 높다. 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 편리성이 높은 전자 기기를 실현할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(본 명세서 등의 기재에 관한 부기)
상기 실시형태 및 실시형태에서의 각 구성의 설명에 대하여, 이하에서 부기한다.
각 실시형태에 기재된 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시형태에 복수의 구성예가 제시되는 경우에는, 구성예를 적절히 조합할 수 있다.
또한, 어떤 하나의 실시형태에서 기재하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 수행할 수 있다.
또한, 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한, 어떤 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)과 조합함으로써, 더 많은 도면을 구성할 수 있다.
또한, 본 명세서 등에서, 블록도에서는 구성 요소를 기능마다 분류하고, 서로 독립적인 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 구성 요소를 기능마다 분류하기가 어려우므로, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 따라서, 블록도의 블록은, 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 또한, 도면은 명확성을 위하여 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자)이라고 표기하고, 소스와 드레인 중 다른 쪽을 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라고 표기하였다. 이는, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는, 소스(드레인) 단자나 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 "전극"이나 "배선"이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극"이나 "배선"의 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전압(접지 전압)인 경우, 전압을 전위라고 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한, 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 공급되는 전위를 변화시키는 경우가 있다.
또한, 본 명세서 등에서 "막", "층" 등이라는 어구는, 경우에 따라 또는 상황에 따라 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 갖는 것을 말한다.
일례로서는, 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터의 "비도통 상태"란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, 디지털 마이크로미러 디바이스(DMD)와 같이, MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 동작시킬 수 있는 전극을 포함하고, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
명세서 등에서 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다.
명세서 등에서 A와 B가 접속되어 있다란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속되어 있다란, A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때, A와 B 사이에서 전기 신호의 수수를 가능하게 하는 것을 말한다.
BL_1: 배선, BL_3: 배선, Ca1: 용량 소자, Ca2: 용량 소자, Cb1: 용량 소자, Cb2: 용량 소자, E0: 전위, E1: 전위, E2: 전위, E2-E0: 전위차, E2-E1: 전위차, MC1: 메모리 셀, MC1a: 메모리 셀, MC1b: 메모리 셀, MC2: 메모리 셀, MC2a: 메모리 셀, MC2b: 메모리 셀, MCA1: 메모리 셀 어레이, MCA2: 메모리 셀 어레이, Ta1: 트랜지스터, Ta2: 트랜지스터, Tb1: 트랜지스터, Tb2: 트랜지스터, WL_1: 배선, WL_4: 배선, WL_6: 배선, 10: 반도체 장치, 11: 프로세서, 12: 기억 회로, 13: 파워 매니지먼트 유닛(PMU), 14: 레지스터, 15: 비교 회로, 16: 전원, 17: 카운터, 20: 층, 20A: 층, 20B: 층, 30: 층, 100: 용량 소자, 100a: 용량 소자, 100b: 용량 소자, 112: 도전체, 120: 도전체, 120a: 도전체, 120b: 도전체, 120c: 도전체, 130: 절연체, 130a: 절연체, 130b: 절연체, 150: 절연체, 200: 트랜지스터, 200a: 트랜지스터, 200b: 트랜지스터, 203: 도전체, 203a: 도전체, 203b: 도전체, 203c: 도전체, 205: 도전체, 205a: 도전체, 205b: 도전체, 205c: 도전체, 206a: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 230ca: 산화물, 230cb: 산화물, 231: 영역, 231a: 영역, 231b: 영역, 231c: 영역, 232: 영역, 232a: 영역, 232b: 영역, 232c: 영역, 232d: 영역, 234: 영역, 234a: 영역, 234b: 영역, 239: 영역, 240: 도전체, 240a: 도전체, 240b: 도전체, 240c: 도전체, 242: 층, 242a: 층, 242b: 층, 242c: 층, 250: 절연체, 250a: 절연체, 250b: 절연체, 252: 금속 산화물, 252a: 금속 산화물, 252b: 금속 산화물, 260: 도전체, 260a: 도전체, 260aa: 도전체, 260ab: 도전체, 260b: 도전체, 260ba: 도전체, 260bb: 도전체, 270: 절연체, 270a: 절연체, 270b: 절연체, 271: 절연체, 271a: 절연체, 271b: 절연체, 273: 절연체, 274: 절연체, 275: 절연체, 275a: 절연체, 275b: 절연체, 280: 절연체, 282: 절연체, 284: 절연체, 600: 메모리 셀, 600a: 메모리 셀, 600b: 메모리 셀, 700: 트랜지스터, 703: 도전체, 705: 도전체, 711: 기판, 712: 회로 영역, 713: 분리 영역, 714: 분리선, 715: 칩, 724: 절연체, 730: 산화물, 730a: 산화물, 730b: 산화물, 730c: 산화물, 740: 도전체, 740a: 도전체, 740b: 도전체, 742: 층, 750: 절연체, 751: 전자 부품, 753: 인쇄 기판, 752: 금속 산화물, 754: 실장 기판, 755: 리드, 760: 도전체, 760a: 도전체, 760b: 도전체, 770: 절연체, 771: 절연체, 775: 절연체, 2005b: 트랜지스터, 2910: 정보 단말기, 2911: 하우징, 2912: 표시부, 2913: 카메라, 2914: 스피커부, 2915: 조작 스위치, 2916: 외부 접속부, 2917: 마이크로폰, 2920: 노트북형 퍼스널 컴퓨터, 2921: 하우징, 2922: 표시부, 2923: 키보드, 2924: 포인팅 디바이스, 2980: 자동차, 2981: 차체, 2982: 차륜, 2983: 대시보드, 2984: 라이트, 5110: 리무버블 기억 장치, 5111: 기판, 5112: 커넥터, 5114: 메모리 칩, 5115: 컨트롤러 칩, 5152: 커넥터, 5153: 기판, 5154: 메모리 칩, 5155: 컨트롤러 칩

Claims (5)

  1. 반도체 장치로서,
    제 1 기억 영역과 제 2 기억 영역을 갖고,
    상기 제 1 기억 영역에 포함되는 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
    상기 제 2 기억 영역에 포함되는 제 2 메모리 셀은 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
    상기 제 1 메모리 셀은 상기 제 1 트랜지스터를 오프 상태로 하고 상기 제 1 용량 소자에서 제 1 데이터에 상응하는 전하를 유지하는 기능을 갖고,
    상기 제 2 메모리 셀은 상기 제 2 트랜지스터를 오프 상태로 하고 상기 제 2 용량 소자에서 제 2 데이터에 상응하는 전하를 유지하는 기능을 갖고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 제 1 데이터는 스타트업 루틴을 실행하기 위한 프로그램 데이터이고,
    상기 제 1 기억 영역은 상기 스타트업 루틴을 실행하는 프로세서의 기동 시에 액세스 가능 영역이 되고, 상기 프로세서의 통상 동작 시에 액세스 불가능 영역이 되는 기능을 갖는 것을 특징으로 하는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 기억 영역과 제 2 기억 영역을 갖고,
    상기 제 1 기억 영역에 포함되는 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
    상기 제 2 기억 영역에 포함되는 제 2 메모리 셀은 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
    상기 제 1 메모리 셀은 상기 제 1 트랜지스터를 오프 상태로 하고 상기 제 1 용량 소자에서 제 1 데이터에 상응하는 전하를 유지하는 기능을 갖고,
    상기 제 2 메모리 셀은 상기 제 2 트랜지스터를 오프 상태로 하고 상기 제 2 용량 소자에서 제 2 데이터에 상응하는 전하를 유지하는 기능을 갖고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 제 1 데이터는 스타트업 루틴을 실행하기 위한 프로그램 데이터이고,
    상기 제 1 기억 영역은 상기 스타트업 루틴을 실행하는 프로세서의 기동 시에 액세스 가능 영역이 되고, 상기 프로세서의 통상 동작 시에 액세스 불가능 영역이 되는 기능을 갖고,
    상기 제 1 용량 소자는 상기 제 2 용량 소자보다 유지 용량이 큰 것을 특징으로 하는, 반도체 장치.
  3. 반도체 장치로서,
    제 1 기억 영역과 제 2 기억 영역을 갖고,
    상기 제 1 기억 영역에 포함되는 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
    상기 제 2 기억 영역에 포함되는 제 2 메모리 셀은 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
    상기 제 1 메모리 셀은 상기 제 1 트랜지스터를 오프 상태로 하고 상기 제 1 용량 소자에서 제 1 데이터에 상응하는 전하를 유지하는 기능을 갖고,
    상기 제 2 메모리 셀은 상기 제 2 트랜지스터를 오프 상태로 하고 상기 제 2 용량 소자에서 제 2 데이터에 상응하는 전하를 유지하는 기능을 갖고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 제 1 데이터는 스타트업 루틴을 실행하기 위한 프로그램 데이터이고,
    상기 제 1 기억 영역은 상기 스타트업 루틴을 실행하는 프로세서의 기동 시에 액세스 가능 영역이 되고, 상기 프로세서의 통상 동작 시에 액세스 불가능 영역이 되는 기능을 갖고,
    상기 제 1 트랜지스터의 L(L은 채널 길이)/W(W는 채널 폭)는 상기 제 2 트랜지스터의 L/W보다 큰 것을 특징으로 하는, 반도체 장치.
  4. 전자 부품으로서,
    제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체 장치와,
    상기 반도체 장치에 전기적으로 접속된 리드를 포함하는 것을 특징으로 하는, 전자 부품.
  5. 전자 기기로서,
    제 4 항에 따른 전자 부품과,
    상기 전자 부품이 제공된 인쇄 기판과,
    상기 인쇄 기판이 제공된 하우징을 포함하는 것을 특징으로 하는, 전자 기기.
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