KR20200014075A - 발광 표시 장치 - Google Patents

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Abstract

본 출원은 고해상도를 갖는 발광 표시 장치를 제공하는 것으로, 본 출원의 일 예에 따른 발광 표시 장치는 기판 상의 화소 영역에 각각 배치된 복수의 화소를 포함하며, 복수의 화소 각각은 구동 트랜지스터를 포함하는 제 1 화소 회로를 갖는 제 1 회로층, 제 1 회로층과 중첩되고 제 1 화소 회로에 데이터 신호를 공급하는 데이터 공급 트랜지스터를 포함하는 제 2 화소 회로를 갖는 제 2 회로층, 제 1 회로층과 제 2 회로층 사이에 배치된 회로 절연층, 및 제 1 화소 회로와 전기적으로 연결된 발광 소자를 갖는 발광 소자층을 포함할 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY APPARATUS}
본 출원은 발광 표시 장치에 관한 것이다.
발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
일반적인 발광 표시 장치는 화소마다 형성된 화소 회로를 포함한다. 화소 회로는 데이터 전압에 따른 구동 박막 트랜지스터의 스위칭을 이용해 구동 전원으로부터 발광 소자로 흐르는 전류의 크기를 제어하여 발광 소자를 발광시킴으로써 소정의 영상을 표시하게 된다.
일반적인 발광 표시 장치에서, 각 화소의 발광 소자에 흐르는 전류는 공정 편차 등의 이유로 구동 트랜지스터의 문턱 전압 편차 등에 의해 변화될 수 있다. 이에 따라, 일반적인 발광 표시 장치의 화소 회로는 동일한 데이터 전압이라 하더라도 화소마다 구동 트랜지스터로부터 출력되는 데이터 전류가 달라져 균일한 화질을 구현할 수 없기 때문에 구동 트랜지스터의 문턱 전압을 보상하기 위한 내부 보상 회로를 포함한다.
최근, 모바일 전자 기기, 가상 영상 표시 장치, 또는 헤드 마운티드 표시 장치에 적용되는 발광 표시 장치는 그 해상도가 점점 높아지는 추세에 있다. 발광 표시 장치의 해상도가 점점 높아짐에 따라 화소의 크기가 점점 감소함으로써 내부 보상 회로를 포함하는 화소 회로를 화소 내에 형성(또는 배치)하는데 많은 어려움이 있고, 이로 인하여 발광 표시 장치를 고해상도로 구현하는데 어려움이 있다.
본 출원은 고해상도를 갖는 발광 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 출원의 일 예에 따른 발광 표시 장치는 기판 상의 화소 영역에 각각 배치된 복수의 화소를 포함하며, 복수의 화소 각각은 구동 트랜지스터를 포함하는 제 1 화소 회로를 갖는 제 1 회로층, 제 1 회로층과 중첩되고 제 1 화소 회로에 데이터 신호를 공급하는 데이터 공급 트랜지스터를 포함하는 제 2 화소 회로를 갖는 제 2 회로층, 제 1 회로층과 제 2 회로층 사이에 배치된 회로 절연층, 및 제 1 화소 회로와 전기적으로 연결된 발광 소자를 갖는 발광 소자층을 포함할 수 있다.
본 출원에 따른 발광 표시 장치는 화소의 화소 회로가 2층 구조로 적층됨으로써 고해상도 구현에 따라 화소의 크기가 감소되더라도 화소 내에 화소 회로가 충분히 배치될 수 있으며, 이를 통해 고해상도를 구현할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 본 출원의 일 예에 따른 화소의 등가 회로도이다.
도 3은 도 2에 도시된 화소의 층 구조를 나타내는 단면도이다.
도 4는 도 3은 도시된 층별 회로 구성을 나타내는 도면이다.
도 5는 도 4에 도시된 제 1 회로층의 레이아웃을 나타내는 도면이다.
도 6은 도 5에 도시된 선 I-I'의 단면도이다.
도 7은 도 5에 도시된 선 II-II'의 단면도이다.
도 8은 도 4에 도시된 제 2 회로층의 레이아웃을 나타내는 도면이다.
도 9는 도 8에 도시된 선 III-III'의 단면도이다.
도 10은 도 8에 도시된 선 IV-IV'의 단면도이다.
도 11은 도 8에 도시된 선 V-V'의 단면도이다.
도 12는 도 8에 도시된 선 VI-VI'의 단면도이다.
도 13은 도 8에 도시된 선 VII-VII'의 단면도이다.
도 14는 도 8에 도시된 선 VIII-VIII'의 단면도이다.
도 15는 도 8에 도시된 선 VX-VX'의 단면도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 출원의 일 예에 따른 발광 표시 장치는 발광 표시 패널(100), 타이밍 제어부(300), 데이터 구동 회로(500), 및 게이트 구동 회로(700)를 포함한다.
상기 발광 표시 패널(100)은 기판, 기판 상에 정의된 표시 영역(AA), 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA)을 포함한다.
상기 기판은 베이스 기판(또는 베이스층)으로서, 플라스틱 재질 또는 유리 재질을 포함한다. 일 예에 따른 기판은 평면적으로 사각 형태, 각 모서리 부분이 일정한 곡률반경으로 라운딩된 사각 형태, 또는 적어도 6개의 변을 갖는 비사각 형태를 가질 수 있다. 여기서, 비사각 형태를 갖는 기판은 적어도 하나의 돌출부 또는 적어도 하나의 노치부(notch portion)를 포함할 수 있다.
일 예에 따른 기판은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 예를 들어, 폴리이미드 재질의 기판은 상대적으로 두꺼운 캐리어 기판에 마련되어 있는 릴리즈층의 전면(前面)에 일정 두께로 코팅된 폴리이미드 수지가 경화된 것일 수 있다. 이 경우, 캐리어 유리 기판은 레이저 릴리즈 공정을 이용한 릴리즈층의 릴리즈에 의해 기판으로부터 분리된다. 이러한 일 예에 따른 기판은 두께 방향(Z)을 기준으로, 기판의 후면에 결합된 백 플레이트를 더 포함한다. 상기 백 플레이트는 기판을 평면 상태로 유지시킨다. 일 예에 따른 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다. 이러한 백 플레이트는 캐리어 유리 기판으로부터 분리된 기판의 후면에 라미네이팅될 수 있다.
다른 예에 따른 기판은 플렉서블 유리 기판일 수 있다. 예를 들어, 유리 재질의 기판은 100마이크로미터 이하의 두께를 갖는 박형 유리 기판이거나, 발광 표시 패널(100)의 제조 공정 완료 이후에 수행되는 기판 식각 공정에 의해 100마이크로미터 이하의 두께를 가지도록 식각된 캐리어 유리 기판일 수 있다.
상기 표시 영역(AA)은 복수의 초기화 제어 라인(ICL), 복수의 스캔 제어 라인(SCL), 복수의 발광 제어 라인(ECL), 복수의 데이터 라인(DL), 복수의 화소 구동 전원 라인(PL), 복수의 초기화 전원 라인(IVL), 공통 전극층, 및 복수의 화소(P)를 포함할 수 있다.
상기 복수의 초기화 제어 라인(ICL) 각각은 제 1 방향(X)을 따라 길게 연장되고 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 서로 이격될 수 있다. 여기서, 제 1 방향(X)은 기판의 가로 방향과 나란한 방향일 수 있으며, 제 2 방향(Y)은 기판의 세로 방향과 나란한 방향일 수 있으나, 반드시 이에 한정되지 않고, 제 1 방향(X)은 기판의 세로 방향과 나란할 수 있고, 제 2 방향(Y)은 기판의 가로 방향과 나란할 수도 있다. 복수의 초기화 제어 라인(ICL) 각각은 게이트 구동 회로(700)로부터 공급되는 초기화 제어 신호를 화소들에 공급한다.
상기 복수의 스캔 제어 라인(SCL)은 제 1 방향(X)을 따라 길게 연장되고 복수의 초기화 제어 라인(ICL) 각각과 인접하도록 배치된다. 복수의 스캔 제어 라인(SCL) 각각의 일단은 인접한 초기화 제어 라인(ICL)의 일측과 전기적으로 연결된다. 예를 들어, 표시 영역(AA)은 제 1 내지 m+1 초기화 제어 라인(ICL), 및 제 1 내지 m 스캔 제어 라인(SCL)을 포함할 수 있으며, 이 경우, 제 i(i는 자연수) 스캔 제어 라인(SCL)의 일단은 제 i+1 초기화 제어 라인(ICL)의 일측과 전기적으로 연결될 수 있다. 복수의 스캔 제어 라인(SCL) 각각은 게이트 구동 회로(700)로부터 공급되는 스캔 제어 신호를 화소들에 공급한다.
상기 복수의 발광 제어 라인(ECL) 각각은 제 1 방향(X)을 따라 길게 연장되고 복수의 초기화 제어 라인(ICL) 각각과 나란하게 배치된다. 복수의 발광 제어 라인(ECL) 각각은 게이트 구동 회로(700)로부터 공급되는 발광 제어 신호를 화소들에 공급한다.
상기 복수의 데이터 라인(DL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 서로 이격될 수 있다. 이러한 복수의 데이터 라인(DL) 각각은 데이터 구동 회로(500)로부터 공급되는 데이터 신호(또는 화소 데이터 전압)를 화소들에 공급한다.
상기 복수의 화소 구동 전원 라인(PL) 각각은 복수의 데이터 라인(DL) 각각과 나란하게 배치될 수 있다. 복수의 화소 구동 전원 라인(PL) 각각은 데이터 구동 회로(500) 또는 전원 공급 회로로부터 공급되는 화소 구동 전압을 화소들에 공급한다.
일 예에 따른 복수의 화소 구동 전원 라인(PL) 각각은 제 1 방향(X)을 따라 인접하게 배치된 2개의 화소마다 하나씩 배치될 수 있다. 즉, 하나의 화소 구동 전원 라인(PL)은 제 1 방향(X)을 따라 인접하게 배치된 2개의 화소에 공유되도록 배치될 수 있다.
상기 복수의 초기화 전원 라인(IVL) 각각은 복수의 데이터 라인(DL) 각각과 나란하게 배치될 수 있다. 복수의 초기화 전원 라인(IVL) 각각은 데이터 구동 회로(500) 또는 전원 공급 회로로부터 공급되는 초기화 전압을 화소들에 공급한다.
상기 공통 전극층은 표시 영역(AA) 전체에 배치된다. 공통 전극층은 데이터 구동 회로(500) 또는 전원 공급 회로로부터 공급되는 공통 전원(Vss)을 화소들에 공급한다. 표시 영역(AA)은 공통 전극층에 전기적으로 연결되는 적어도 하나의 공통 전원 공급 라인을 포함할 수 있다.
상기 복수의 화소(P) 각각은 기판의 표시 영역(AA) 상에 정의된 화소 영역에 각각 배치되고, 화소 영역을 통과하거나 화소 영역 주변에 배치된 초기화 제어 라인(ICL), 스캔 제어 라인(SCL), 발광 제어 라인(ECL), 데이터 라인(DL), 화소 구동 전원 라인(PL), 초기화 전원 라인(IVL), 및 공통 전극층에 전기적으로 연결된다. 이 경우, 본 출원에 따른 발광 표시 패널(100)의 고해상도 구현을 위해, 초기화 제어 라인(ICL)과 스캔 제어 라인(SCL) 및 발광 제어 라인(ECL) 각각은 화소 영역을 통과하거나 지나가도록 배치될 수 있으며, 데이터 라인(DL)과 화소 구동 전원 라인(PL) 및 초기화 전원 라인(IVL) 각각은 화소 영역의 외곽부에 배치될 수 있다. 그리고, 제 1 방향(X)을 따라 인접하게 배치된 2개의 화소는 화소 구동 전원 라인(PL)을 기준으로 서로 대칭 구조를 가질 수 있다.
일 예에 따른 화소(P)는 표시 영역(AA) 상에 스트라이프(stripe) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 화소는 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 나아가 하나의 단위 화소는 백색 화소를 더 포함할 수 있다.
다른 예에 따른 화소(P)는 표시 영역(AA) 상에 펜타일(pentile) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 화소는 평면적으로 다각 형태로 배치된 적어도 하나의 적색 화소, 적어도 2개의 녹색 화소, 및 적어도 하나의 청색 화소들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 하나의 단위 화소는 하나의 적색 화소, 2개의 녹색 화소, 및 하나의 청색 화소가 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색 화소는 상대적으로 가장 큰 크기의 개구 영역(또는 발광 영역)을 가질 수 있으며, 녹색 화소는 상대적으로 가장 작은 크기의 개수 영역을 가질 수 있다.
상기 복수의 화소(P) 각각은 초기화 구간, 샘플링 구간, 및 발광 구간의 순서로 동작하여 데이터 라인(DL)에 공급되는 데이터 신호와 대응되는 휘도의 광을 방출할 수 있다.
상기 비표시 영역(IA)은 표시 영역(AA)을 둘러싸도록 기판의 가장자리를 따라 마련될 수 있다. 비표시 영역(IA) 중 일측 비표시 영역은 패드부를 포함한다.
상기 패드부는 기판의 일측 비표시 영역에 배치되어 제 2 방향(Y)을 따라 표시 영역(AA)에 배치된 라인들과 전기적으로 연결된다. 그리고, 패드부는 데이터 구동 회로(500)에 전기적으로 연결된다.
상기 타이밍 제어부(300)는 입력 영상 데이터(Idata)를 발광 표시 패널(100)의 구동에 알맞도록 정렬하여 화소 데이터(Pdata)를 생성하고, 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 구동 회로(500)에 제공한다.
상기 타이밍 제어부(300)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호와 복수의 게이트 쉬프트 클럭 등을 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 구동 회로(700)에 제공한다. 게이트 제어 신호(GCS)는 패드부를 경유하여 게이트 구동 회로(700)에 공급될 수 있다.
상기 데이터 구동 회로(500)는 패드부를 경유하여 발광 표시 패널(100)에 마련된 복수의 데이터 라인(DL)과 연결된다. 데이터 구동 회로(300)는 타이밍 제어부(300)로부터 제공되는 화소 데이터(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압을 이용하여 화소 데이터(Pdata)를 아날로그 형태의 데이터 신호로 변환하고, 변환된 데이터 신호를 해당하는 데이터 라인(DL)에 공급한다.
상기 게이트 구동 회로(700)는 타이밍 제어부(300)로부터 제공되는 게이트 제어 신호(DCS)에 기초하여 복수의 화소(P) 각각의 초기화 구간과 샘플링 구간 및 발광 구간 각각과 대응되는 초기화 제어 신호와 스캔 제어 신호 및 발광 제어 신호를 각각 생성하여 복수의 화소(P)에 공급한다.
일 예에 따른 게이트 구동 회로(700)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 초기화 제어 신호를 생성하여 복수의 초기화 제어 라인(ICL)에 순차적으로 공급하고, 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 발광 제어 신호를 생성하여 복수의 발광 제어 라인(ECL)에 공급한다.
복수의 초기화 제어 라인(ICL) 중 첫번째 초기화 제어 라인을 제외한 나머지 초기화 제어 라인 각각에 공급되는 초기화 제어 신호는 복수의 스캔 제어 라인(SCL) 각각에 공급되는 스캔 제어 신호로 사용된다. 예를 들어, 제 2 초기화 제어 라인에 공급되는 초기화 제어 신호는 제 1 스캔 제어 라인에 공급되는 스캔 제어 신호를 사용될 수 있다. 한편, 초기화 제어 신호는 이전(또는 i-1번째) 스캔 제어 신호로 표현될 수 있으며, 스캔 제어 신호를 현재(또는 i번째) 스캔 제어 신호로 표현될 수도 있다. 이에 따라, 게이트 구동 회로(700)는 복수의 스캔 제어 라인(SCL) 각각에 스캔 제어 신호를 공급하기 위한 별도의 회로가 필요 없기 때문에 회로 구성이 간소화될 수 있다.
일 예에 따른 게이트 구동 회로(700)는 화소(P)의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시 영역에 형성된다.
일 예로서, 게이트 구동 회로(700)는 기판의 좌측 비표시 영역에 형성되고 싱글 피딩(single feeding) 방식에 따라 초기화 제어 라인(ICL)과 발광 제어 라인(ECL) 각각의 일단에 초기화 제어 신호와 발광 제어 신호를 각각 공급할 수 있다.
다른 예로서, 게이트 구동 회로(700)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 초기화 제어 라인(ICL)과 발광 제어 라인(ECL) 각각의 양단에 초기화 제어 신호와 발광 제어 신호를 각각 공급할 수 있다.
도 2는 본 출원의 일 예에 따른 화소의 등가 회로도이고, 도 3은 도 2에 도시된 화소의 층 구조를 나타내는 단면도이고, 도 4는 도 3은 도시된 층별 회로 구성을 나타내는 도면이다.
도 2 내지 도 4를 참조하면, 본 출원의 일 예에 따른 화소(P)는 구동 트랜지스터(Tdr)를 포함하는 제 1 화소 회로(PC1)를 갖는 제 1 회로층(110), 제 1 회로층(110)와 중첩되고 제 1 화소 회로(PC1)에 데이터 신호를 공급하는 데이터 공급 트랜지스터(Tds)를 포함하는 제 2 화소 회로(PC2)를 갖는 제 2 회로층(150), 제 1 회로층(110)과 제 2 회로층(150) 사이에 배치된 회로 절연층(130), 및 제 1 화소 회로(PC1)와 전기적으로 연결된 발광 소자(ED)를 갖는 발광 소자층(170)을 포함할 수 있다.
상기 제 1 회로층(110)은 기판(10)의 상면(또는 표면)에 배치될 수 있다. 즉, 제 1 회로층(110)은 기판(10)과 회로 절연층(130) 사이에 배치될 수 있다.
일 예에 따른 제 1 회로층(110)은 제 1 화소 회로(PC1), 제 1 화소 회로(PC1)에 발광 제어 신호를 공급하는 발광 제어 라인(ECL) 및 제 1 화소 회로(PC1)에 화소 구동 전압을 공급하는 화소 구동 전원 라인(PL)을 포함할 수 있다.
상기 발광 제어 라인(ECL)은 제 1 방향(X)과 나란하도록 화소(P)의 제 1 영역에 배치된다. 여기서, 화소(P)의 제 1 영역은 제 2 방향(Y)을 기준으로, 화소의 상측 영역으로 정의 될 수 있다.
상기 화소 구동 전원 라인(PL)은 제 2 방향(Y)과 나란하도록 화소(P)의 일측 가장자리에 배치된다. 여기서, 화소(P)의 일측 가장자리는 제 1 방향(X)을 기준으로, 화소의 좌측 가장자리 영역으로 정의 될 수 있다.
상기 제 1 화소 회로(PC1)는 제 2 화소 회로(PC2)로부터 공급되는 데이터 신호에 기초한 구동 트랜지스터(Tdr)의 게이트-소스 전압에 대응되는 데이터 전류를 발광 소자(ED)에 공급한다.
일 예에 따른 제 1 화소 회로(PC1)(또는 제 1 회로층(110))는 구동 트랜지스터(Tdr), 제 1 발광 제어 트랜지스터(Tec1), 제 2 발광 제어 트랜지스터(Tec2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 구동 트랜지스터(Tdr)는 제 2 화소 회로(PC2)로부터 공급되는 데이터 신호에 기초한 게이트-소스 전압에 대응되는 데이터 전류를 출력한다. 일 예에 따른 구동 트랜지스터(Tdr)는 제 3 노드(N3)에 연결된 게이트 전극, 제 1 노드(N1)에 연결된 제 1 소스/드레인 전극, 및 제 2 노드(N2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 구동 트랜지스터(Tdr)에서, 제 1 소스/드레인 전극은 소스 전극일 수 있고, 제 2 소스/드레인 전극은 드레인 전극일 수 있다. 이러한 구동 트랜지스터(Tdr)는 게이트-소스 전압에 따라 턴-온되어 제 1 노드(N1)와 제 2 노드(N2) 사이의 전류 패스를 형성하고, 게이트-소스 전압에 대응되는 데이터 전류를 제 2 노드(N2)로 출력한다.
상기 제 1 발광 제어 트랜지스터(Tec1)는 발광 제어 신호에 따라 턴-온되어 제 1 노드(N1)에 화소 구동 전압을 공급한다. 일 예에 따른 제 1 발광 제어 트랜지스터(Tec1)는 발광 제어 라인(ECL)에 연결된 게이트 전극, 화소 구동 전원 라인(PL)에 연결된 제 1 소스/드레인 전극, 및 제 1 노드(N1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1 발광 제어 트랜지스터(Tec1)의 게이트 전극은 발광 제어 라인(ECL)의 제 1 영역이거나 발광 제어 라인(ECL)의 제 1 영역으로부터 돌출된 제 1 돌출 영역일 수 있다. 제 1 발광 제어 트랜지스터(Tec1)에서, 제 1 소스/드레인 전극은 소스 전극일 수 있고, 제 2 소스/드레인 전극은 드레인 전극일 수 있다. 이러한 제 1 발광 제어 트랜지스터(Tec1)는 발광 제어 라인(ECL)으로부터 공급되는 발광 제어 신호에 따라 턴-온되어 화소 구동 전원 라인(PL)과 제 1 노드(N1) 사이의 전류 패스를 형성하고, 화소 구동 전원 라인(PL)으로부터 공급되는 화소 구동 전원을 제 1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극에 공급한다.
상기 제 2 발광 제어 트랜지스터(Tec2)는 발광 제어 신호에 따라 턴-온되어 제 2 노드(N2)와 제 4 노드(N4) 사이의 전류 패스를 형성한다. 일 예에 따른 제 2 발광 제어 트랜지스터(Tec2)는 발광 제어 라인(ECL)에 연결된 게이트 전극, 제 2 노드(N2)에 연결된 제 1 소스/드레인 전극, 및 제 4 노드(N4)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2 발광 제어 트랜지스터(Tec2)의 게이트 전극은 발광 제어 라인(ECL)의 제 1 영역으로부터 이격된 발광 제어 라인(ECL)의 제 2 영역이거나 발광 제어 라인(ECL)의 제 2 영역으로부터 돌출된 제 2 돌출 영역일 수 있다. 제 2 발광 제어 트랜지스터(Tec2)에서, 제 1 소스/드레인 전극은 소스 전극일 수 있고, 제 2 소스/드레인 전극은 드레인 전극일 수 있다. 이러한 제 2 발광 제어 트랜지스터(Tec2)는 발광 제어 라인(ECL)으로부터 공급되는 발광 제어 신호에 따라 턴-온되어 제 2 노드(N2)와 제 4 노드(N4) 사이의 전류 패스를 형성하고, 구동 트랜지스터(Tdr)로부터 공급되는 데이터 전류를 제 4 노드(N4)를 통해 발광 소자(ED)에 공급한다.
상기 구동 트랜지스터(Tdr)와 제 1 발광 제어 트랜지스터(Tec1) 및 제 2 발광 제어 트랜지스터(Tec2) 각각은 아몰퍼스 실리콘 물질, 폴리 실리콘 물질, 또는 산화물 반도체 물질을 포함하는 반도체층을 포함할 수 있으며, P형 불순물이 도핑된 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있으나, 반드시 이에 한정되지 않고, N형 불순물이 도핑된 반도체층을 포함하는 N 타입의 박막 트랜지스터로 변경될 수 있다.
상기 폴리 실리콘 물질은 강한 바이어스 스트레스(Bias Stress)에 대해 신뢰성이 우수하고 높은 전자 이동도를 갖는다. 이에 따라, 일 예에 따른 구동 트랜지스터(Tdr)와 제 1 발광 제어 트랜지스터(Tec1) 및 제 2 발광 제어 트랜지스터(Tec2) 각각은 P형 불순물이 도핑된 폴리 실리콘 물질의 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있다.
상기 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극과 소스 전극 사이의 차 전압을 저장한다. 예를 들어, 스토리지 커패시터(Cst)는 제 2 화소 회로(PC2)로부터 공급되는 데이터 전압과 구동 트랜지스터(Tdr)의 특성 보상 전압을 저장한다. 일 예에 따른 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극과 연결된 제 1 커패시터 전극(Ec1) 및 제 1 커패시터 전극(Ec1)과 중첩되고 화소 구동 전압을 공급받는 제 2 커패시터 전극(Ec2)을 포함할 수 있다.
상기 제 1 커패시터 전극(Ec1)은 제 1 회로층(110)에 정의된 커패시터 영역 상에 배치된 구동 트랜지스터(Tdr)의 게이트 전극으로 이루어질 수 있다. 상기 제 2 커패시터 전극(Ec2)은 제 1 커패시터 전극(Ec1)과 중첩되도록 제 1 회로층(110)에 정의된 커패시터 영역 상에 배치되고 화소 구동 전원 라인(PL)과 전기적으로 연결된다. 제 1 커패시터 전극(Ec1)과 제 2 커패시터 전극(Ec2)는 게이트 절연층을 사이에 두고 서로 중첩될 수 있다. 이에 따라, 스토리지 커패시터(Cst)는 제 1 커패시터 전극(Ec1)과 제 2 커패시터 전극(Ec2) 사이의 게이트 절연층에 형성될 수 있다.
일 예에 따른 제 1 화소 회로(PC1)(또는 제 1 회로층(110))는 제 1 라인 컨택홀(Hlc1) 및 제 2 라인 컨택홀(Hlc2)을 더 포함할 수 있다.
상기 제 1 라인 컨택홀(Hlc1)은 화소 구동 전원 라인(PL)과 제 1 발광 제어 트랜지스터(Tec1)의 제 1 소스/드레인 전극을 전기적으로 연결시킨다. 즉, 화소 구동 전원 라인(PL)은 제 1 라인 컨택홀(Hlc1)을 통해 제 1 발광 제어 트랜지스터(Tec1)의 제 1 소스/드레인 전극과 전기적으로 연결된다.
상기 제 2 라인 컨택홀(Hlc2)은 화소 구동 전원 라인(PL)과 제 2 커패시터 전극(Ec2)을 전기적으로 연결시킨다. 즉, 화소 구동 전원 라인(PL)은 제 2 라인 컨택홀(Hlc2)을 통해 제 2 커패시터 전극(Ec2)과 전기적으로 연결된다.
일 예에 따른 제 1 화소 회로(PC1)(또는 제 1 회로층(110))는 상기 제 1 내지 제 4 노드(N1, N2, N3, N4) 각각과 전기적으로 연결된 제 1 내지 제 4 노드 연결 패턴(Pnc1, Pnc2, Pnc3, Pnc4)을 더 포함할 수 있다.
상기 제 1 내지 제 4 노드 연결 패턴(Pnc1, Pnc2, Pnc3, Pnc4) 각각은 제 1 회로층(110)의 최상면에 배치되고, 회로 절연층(130)에 의해 덮인다. 이러한 제 1 내지 제 4 노드 연결 패턴(Pnc1, Pnc2, Pnc3, Pnc4) 각각은 화소(P) 내에 전기적으로 서로 분리되도록 섬 형태로 형성되며, 화소 구동 전원 라인(PL)과 동일한 전도성 물질로 형성된다.
상기 제 1 노드 연결 패턴(Pnc1)은 제 1 노드(N1)와 중첩되는 제 1 회로층(110)의 최상면 상에 배치되어 제 1 노드(N1)에 전기적으로 연결된다.
상기 제 2 노드 연결 패턴(Pnc2)은 제 2 노드(N2)와 중첩되는 제 1 회로층(110)의 최상면 상에 배치되어 제 2 노드(N2)에 전기적으로 연결된다.
상기 제 3 노드 연결 패턴(Pnc3)은 제 3 노드(N3)와 중첩되는 제 1 회로층(110)의 최상면 상에 배치되어 제 3 노드(N3)에 전기적으로 연결된다.
상기 제 4 노드 연결 패턴(Pnc4)은 제 4 노드(N4)와 중첩되는 제 1 회로층(110)의 최상면 상에 배치되어 제 4 노드(N4)에 전기적으로 연결된다.
이와 같은, 일 예에 따른 제 1 화소 회로(PC1)(또는 제 1 회로층(110))는 발광 소자(ED)에 데이터 전류를 공급하는 전류 공급 회로로 정의될 수 있다. 이 경우, 제 1 화소 회로(PC1)(또는 제 1 회로층(110))에서, 스토리지 커패시터(Cst)는 발광 소자(ED)에 공급되는 데이터 전류에 대응되는 전압을 저장하는 전압 저장 회로로 정의될 수 있고, 구동 트랜지스터(Tdr)는 발광 소자(ED)에 데이터 전류를 공급하는 전류 출력 회로로 정의될 수 있으며, 제 1 발광 제어 트랜지스터(Tec1)와 제 2 발광 제어 트랜지스터(Tec2)는 전류 패스 형성 회로로 정의될 수 있다.
상기 회로 절연층(130)는 제 1 회로층(110)을 덮도록 기판(10) 상에 배치되어 제 1 회로층(110)과 제 2 회로층(150)을 전기적으로 절연(또는 분리)한다. 회로 절연층(130)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다.
일 예에 따른 회로 절연층(130)은 상대적으로 두꺼운 두께로 형성되어 제 1 회로층(110) 상에 평면면을 제공할 수 있다. 다른 예에 따른 회로 절연층(130)은 상대적으로 얇은 두께를 가지도록 제 1 회로층(110)의 표면 형상을 그대로 따르는 형상을 가지도록 형성될 수 있다.
상기 제 2 회로층(150)은 제 1 회로층(110)과 중첩되고 제 1 회로층(110)의 제 1 화소 회로(PC1)에 데이터 신호를 공급하는 데이터 공급 트랜지스터(Tds)를 포함할 수 있다. 제 2 회로층(150)은 제 1 회로층(110)과 중첩되도록 회로 절연층(130) 상에 배치될 수 있다. 여기서, 제 2 회로층(150)은 기판(10)과 회로 절연층(130) 사이, 즉 제 1 회로층(110) 아래에 배치될 수도 있지만, 이 경우, 상기 구동 트랜지스터(Tdr)의 반도체층이 제 2 회로층(150) 상에 배치됨에 따라 상기 구동 트랜지스터(Tdr)의 구동 특성이 저하될 수 있다. 이에 따라, 구동 트랜지스터(Tdr)의 반도체층을 평면 구조로 형성하기 위해, 구동 트랜지스터(Tdr)를 포함하는 제 1 회로층(110)은 기판(10)과 회로 절연층(130) 사이에 배치되는 것이 바람직하며, 이 경우 회로 절연층(130)을 통해 제 1 회로층(110) 상에 평탄면을 마련할 필요가 없다. 만약, 제 1 회로층(110)이 제 2 회로층(150) 상에 배치될 경우, 구동 트랜지스터(Tdr)의 반도체층을 평면 구조로 형성하기 위해, 회로 절연층(130)의 두께를 이용해 제 2 회로층(150) 상에 평탄면을 마련할 필요가 있다.
일 예에 따른 제 2 회로층(150)은 제 2 화소 회로(PC2), 제 2 화소 회로(PC2)에 데이터 신호를 공급하는 데이터 라인(DL), 제 2 화소 회로(PC2)에 초기화 제어 신호를 공급하는 초기화 제어 라인(ICL), 제 2 화소 회로(PC2)에 스캔 제어 신호를 공급하는 스캔 제어 라인(SCL), 및 제 2 화소 회로(PC2)에 초기화 전압을 공급하는 초기화 전압 라인(IVL)을 포함할 수 있다.
상기 데이터 라인(DL)은 제 2 방향(Y)과 나란하도록 화소(P)의 일측 가장자리에 배치된다. 일 예에 따른 데이터 라인(DL)은 평면적으로 제 1 회로층(110)에 배치된 화소 구동 전원 라인(PL)과 중첩되거나 중첩되지 않도록 화소(P)의 일측 가장자리에 배치될 수 있다. 예를 들어, 데이터 라인(DL)은 제 1 회로층(110)에 배치된 화소 구동 전원 라인(PL)과 중첩되지 않도록 화소(P)의 일측 가장자리에 배치될 수 있다.
상기 초기화 제어 라인(ICL)는 제 1 방향(X)과 나란하도록 화소(P)의 제 1 영역에 배치된다. 일 예에 따른 초기화 제어 라인(ICL)은 평면적으로 제 1 회로층(110)에 배치된 발광 제어 라인(ECL)과 중첩되거나 중첩되지 않도록 화소(P)의 제 1 영역에 배치될 수 있다. 예를 들어, 초기화 제어 라인(ICL)은 제 1 회로층(110)에 배치된 발광 제어 라인(ECL)과 중첩되지 않도록 화소(P)의 제 1 영역에 배치될 수 있다.
상기 스캔 제어 라인(SCL)는 초기화 제어 라인(ICL)와 나란하면서 이격되도록 화소(P)의 제 2 영역에 배치된다. 여기서, 화소(P)의 제 2 영역은 제 2 방향(Y)을 기준으로, 화소의 중간 영역으로 정의 될 수 있다. 일 예에 따른 스캔 제어 라인(SCL)은 평면적으로 제 1 회로층(110)에 배치된 발광 제어 라인(ECL)과 중첩되거나 중첩되지 않도록 화소(P)의 제 2 영역에 배치될 수 있다. 예를 들어, 스캔 제어 라인(SCL)은 제 1 회로층(110)에 배치된 발광 제어 라인(ECL)과 중첩되지 않도록 화소(P)의 제 2 영역에 배치될 수 있다.
상기 초기화 전압 라인(IVL)은 데이터 라인(DL)과 나란하도록 화소(P)의 타측 가장자리에 배치된다. 여기서, 화소(P)의 타측 가장자리는 제 1 방향(X)을 기준으로, 화소의 우측 가장자리 영역으로 정의 될 수 있다.
상기 제 2 화소 회로(PC2)는 제 1 화소 회로(PC1)의 제 3 노드(N3)와 제 4 노드(N4) 각각의 전압을 초기화하며, 데이터 라인(DL)으로부터 공급되는 데이터 신호를 제 1 회로층(110)의 제 1 화소 회로(PC1)에 공급한다.
일 예에 따른 제 2 화소 회로(PC2)(또는 제 2 회로층(150))는 데이터 공급 트랜지스터(Tds), 제 1 초기화 트랜지스터(Ti1), 제 2 초기화 트랜지스터(Ti2), 및 샘플링 트랜지스터(Ts)를 포함할 수 있다. 일 예에 따른 제 2 화소 회로(PC2)(또는 제 2 회로층(150))는 제 1' 내지 제 4' 노드(N1', N2', N3', N4')를 더 포함할 수 있다. 제 1' 내지 제 4' 노드(N1', N2', N3', N4') 각각은 제 1 회로층(110)의 제 1 내지 제 4 노드(N1, N2, N3, N4)와 각각 중첩되거나 제 1 회로층(110)의 제 1 내지 제 4 노드 연결 패턴(Pnc1, Pnc2, Pnc3, Pnc4)과 각각 중첩될 수 있다. 이 경우, 제 1 회로층(110)의 제 1 내지 제 4 노드(N1, N2, N3, N4) 각각은 제 1 내지 제 4 하부 노드로 각각 정의될 수 있으며, 제 1' 내지 제 4' 노드(N1', N2', N3', N4') 각각은 제 1 내지 제 4 상부 노드로 각각 정의될 수 있다.
상기 데이터 공급 트랜지스터(Tds)는 스캔 제어 신호에 따라 턴-온되어 데이터 라인(DL)으로부터 공급되는 데이터 신호를 제 1 화소 회로(PC1)의 제 1 노드(N1)에 공급한다. 일 예에 따른 데이터 공급 트랜지스터(Tds)는 스캔 제어 라인(SCL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 소스/드레인 전극, 및 제 1' 노드(N1')에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 데이터 공급 트랜지스터(Tds)의 게이트 전극은 스캔 제어 라인(SCL)의 제 1 영역이거나 스캔 제어 라인(SCL)의 제 1 영역으로부터 돌출된 제 1 돌출 영역일 수 있다. 데이터 공급 트랜지스터(Tds)에서, 제 1 소스/드레인 전극은 소스 전극일 수 있고, 제 2 소스/드레인 전극은 드레인 전극일 수 있다. 이러한 데이터 공급 트랜지스터(Tds)는 스캔 제어 라인(SCL)으로부터 공급되는 스캔 제어 신호에 따라 턴-온되어 데이터 라인(DL)과 제 1 노드(N1) 사이의 전류 패스를 형성하고, 데이터 라인(DL)으로부터 공급되는 데이터 신호를 제 1' 노드(N1')를 통해 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극에 공급한다.
상기 제 1 초기화 트랜지스터(Ti1)는 초기화 제어 신호에 따라 턴-온되어 초기화 전압 라인(IVL)으로부터 공급되는 초기화 전압을 제 1 화소 회로(PC1)의 제 3 노드(N3)에 공급한다. 일 예에 따른 제 1 초기화 트랜지스터(Ti1)는 초기화 제어 라인(ICL)에 연결된 게이트 전극, 초기화 전압 라인(IVL)에 연결된 제 1 소스/드레인 전극, 및 제 3' 노드(N3')에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1 초기화 트랜지스터(Ti1)의 게이트 전극은 초기화 제어 라인(ICL)의 제 1 영역이거나 초기화 제어 라인(ICL)의 제 1 영역으로부터 돌출된 제 1 돌출 영역일 수 있다. 제 1 초기화 트랜지스터(Ti1)에서, 제 1 소스/드레인 전극은 소스 전극일 수 있고, 제 2 소스/드레인 전극은 드레인 전극일 수 있다. 이러한 제 1 초기화 트랜지스터(Ti1)는 초기화 제어 라인(ICL)으로부터 공급되는 초기화 제어 신호에 따라 턴-온되어 초기화 전압 라인(IVL)과 제 3' 노드(N3') 사이의 전류 패스를 형성하고, 초기화 전압 라인(IVL)으로부터 공급되는 초기화 전압을 제 3' 노드(N3')를 통해 제 1 화소 회로(PC1)의 제 3 노드(N3)에 연결된 구동 트랜지스터(Tdr)의 게이트 전극에 공급한다.
상기 제 2 초기화 트랜지스터(Ti2)는 초기화 제어 신호에 따라 턴-온되어 초기화 전압 라인(IVL)으로부터 공급되는 초기화 전압을 제 1 화소 회로(PC1)의 제 4 노드(N4)에 공급한다. 일 예에 따른 제 2 초기화 트랜지스터(Ti2)는 초기화 제어 라인(ICL)에 연결된 게이트 전극, 초기화 전압 라인(IVL)에 연결된 제 1 소스/드레인 전극, 및 제 4' 노드(N4')에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2 초기화 트랜지스터(Ti2)의 게이트 전극은 초기화 제어 라인(ICL)의 제 2 영역이거나 초기화 제어 라인(ICL)의 제 2 영역으로부터 돌출된 제 2 돌출 영역일 수 있다. 제 2 초기화 트랜지스터(Ti2)에서, 제 1 소스/드레인 전극은 드레인 전극일 수 있고, 제 2 소스/드레인 전극은 소스 전극일 수 있다. 이러한 제 2 초기화 트랜지스터(Ti2)는 초기화 제어 라인(ICL)으로부터 공급되는 초기화 제어 신호에 따라 턴-온되어 초기화 전압 라인(IVL)과 제 4' 노드(N4') 사이의 전류 패스를 형성하고, 초기화 전압 라인(IVL)으로부터 공급되는 초기화 전압을 제 4' 노드(N4')를 통해 제 1 화소 회로(PC1)의 제 4 노드(N4)에 공급한다.
상기 샘플링 트랜지스터(Ts)는 스캔 제어 신호에 따라 턴-온되어 제 2' 노드(N2')와 제 3' 노드(N3')를 전기적으로 연결한다. 즉, 샘플링 트랜지스터(Ts)는 스캔 제어 신호에 따라 턴-온되어 제 1 화소 회로(PC1)에 마련된 구동 트랜지스터(Tdr)의 게이트 전극과 드레인 전극을 전기적으로 연결함으로써 구동 트랜지스터(Tdr)를 다이오드 형태로 연결시킨다.
일 예에 따른 샘플링 트랜지스터(Ts)는 스캔 제어 라인(SCL)에 연결된 게이트 전극, 제 2' 노드(N2')에 연결된 제 1 소스/드레인 전극, 및 제 3' 노드(N3')에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 샘플링 트랜지스터(Ts)의 게이트 전극은 스캔 제어 라인(SCL)의 제 2 영역이거나 스캔 제어 라인(SCL)의 제 2 영역으로부터 돌출된 제 2 돌출 영역일 수 있다. 샘플링 트랜지스터(Ts)에서, 제 1 소스/드레인 전극은 소스 전극일 수 있고, 제 2 소스/드레인 전극은 드레인 전극일 수 있다. 이러한 샘플링 트랜지스터(Ts)는 스캔 제어 라인(SCL)으로부터 공급되는 스캔 제어 신호에 따라 턴-온되어 제 2' 노드(N2')와 제 3' 노드(N3') 사이의 전류 패스를 형성하고, 제 2' 노드(N2')와 제 3' 노드(N3')를 전기적으로 연결함으로써 제 1 회로층(110)의 구동 트랜지스터(Tdr)를 다이오드 형태로 연결시킨다.
다른 예에 따른 샘플링 트랜지스터(Ts)(또는 보상 트랜지스터)는 듀얼 채널(dual channel) 구조를 포함할 수 있다. 즉, 샘플링 트랜지스터(Ts)는 구동 트랜지스터(Tdr)의 게이트 전극과 전기적으로 연결되므로, 구동 트랜지스터(Tdr)의 게이트 전압을 일정하게 유지시키기 위하여, 누설 전류가 최소화될 수 있는 듀얼 채널(dual channel) 구조를 가질 수 있다. 일 예로서, 샘플링 트랜지스터(Ts)는 스캔 제어 신호에 따라 동시에 턴-온되도록 서로 직렬 접속된 제 1 샘플링 트랜지스터(Ts1)과 제 2 샘플링 트랜지스터(Ts2)를 포함할 수 있다.
상기 제 1 샘플링 트랜지스터(Ts1)는 스캔 제어 라인(SCL)에 연결된 게이트 전극, 제 3' 노드(N3')에 연결된 제 1 소스/드레인 전극, 및 제 2 샘플링 트랜지스터(Ts2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1 샘플링 트랜지스터(Ts1)에서, 게이트 전극은 스캔 제어 라인(SCL)의 제 2 영역이거나 스캔 제어 라인(SCL)의 제 2 영역으로부터 돌출된 제 2 돌출 영역일 수 있으며, 제 1 소스/드레인 전극은 드레인 전극일 수 있고, 제 2 소스/드레인 전극은 소스 전극일 수 있다.
상기 제 2 샘플링 트랜지스터(Ts2)는 스캔 제어 라인(SCL)에 연결된 게이트 전극, 제 1 샘플링 트랜지스터(Ts1)의 제 2 소스/드레인 전극에 연결된 제 1 소스/드레인 전극, 및 제 2' 노드(N2')에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2 샘플링 트랜지스터(Ts2)에서, 게이트 전극은 스캔 제어 라인(SCL)의 제 3 영역이거나 스캔 제어 라인(SCL)의 제 3 영역으로부터 돌출된 제 3 돌출 영역일 수 있으며, 제 1 소스/드레인 전극은 드레인 전극일 수 있고, 제 2 소스/드레인 전극은 소스 전극일 수 있다.
상기 데이터 공급 트랜지스터(Tds), 제 1 초기화 트랜지스터(Ti1), 제 2 초기화 트랜지스터(Ti2), 및 샘플링 트랜지스터(Ts) 각각은 아몰퍼스 실리콘 물질, 폴리 실리콘 물질, 또는 산화물 반도체 물질을 포함하는 반도체층을 포함할 수 있으며, P형 불순물이 도핑된 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있으나, 반드시 이에 한정되지 않고, N형 불순물이 도핑된 반도체층을 포함하는 N 타입의 박막 트랜지스터로 변경될 수 있다. 일 예에 따른 제 2 화소 회로(PC2)를 구성하는 트랜지스터들(Tds, Ti1, Ti2, Ts)은 P형 불순물이 도핑된 폴리 실리콘 물질의 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있다.
일 예에 따른 제 2 화소 회로(PC2)(또는 제 2 회로층(130))는 제 3 라인 컨택홀(Hlc3) 및 제 4 라인 컨택홀(Hlc4)을 더 포함할 수 있다.
상기 제 3 라인 컨택홀(Hlc3)은 데이터 라인(DL)과 데이터 공급 트랜지스터(Tds)의 제 1 소스/드레인 전극을 전기적으로 연결시킨다. 즉, 데이터 라인(DL)은 제 3 라인 컨택홀(Hlc3)을 통해 데이터 공급 트랜지스터(Tds)의 제 1 소스/드레인 전극과 전기적으로 연결된다.
상기 제 4 라인 컨택홀(Hlc4)은 제 1 초기화 트랜지스터(Ti1)의 제 1 소스/드레인 전극과 제 2 초기화 트랜지스터(Ti2)의 제 1 소스/드레인 전극 각각을 초기화 전압 라인(IVL)과 전기적으로 연결시킨다. 즉, 초기화 전압 라인(IVL)은 제 4 라인 컨택홀(Hlc4)을 통해 제 1 초기화 트랜지스터(Ti1)의 제 1 소스/드레인 전극과 제 2 초기화 트랜지스터(Ti2)의 제 1 소스/드레인 전극 각각과 전기적으로 연결된다.
일 예에 따른 제 2 회로층(150)은 제 1 회로 회로(PC1)와 제 2 화소 회로(PC)를 전기적으로 연결하는 제 1 내지 제 4 회로 커넥터(Cc1 내지 Cc4)를 더 포함할 수 있다.
상기 제 1 내지 제 4 회로 커넥터(Cc1 내지 Cc4) 각각은 전기적으로 서로 분리되도록 제 2 회로층(150) 내에 섬 형태로 형성되며, 서로 동일한 전도성 물질로 동시에 형성된다.
상기 제 1 회로 커넥터(Cc1)는 제 1 회로 회로(PC1)의 제 1 노드(N1)와 제 2 화소 회로(PC)의 제 1' 노드(N1')를 전기적으로 연결한다. 즉, 제 1 회로 커넥터(Cc1)의 일측은 제 2 화소 회로(PC)의 제 1' 노드(N1')에 전기적으로 연결되고, 제 1 회로 커넥터(Cc1)의 타측은 회로 절연층(130)을 통과하여 제 1 회로층(110)의 제 1 노드 연결 패턴(Pnc1)과 전기적으로 연결될 수 있다. 이에 따라, 제 1 회로층(110)에 배치된 제 1 회로 회로(PC1)의 제 1 노드(N1)는 제 1 노드 연결 패턴(Pnc1)과 제 1 회로 커넥터(Cc1)를 통해 제 2 회로층(150)에 배치된 제 2 화소 회로(PC)의 제 1' 노드(N1')와 전기적으로 연결될 수 있다.
상기 제 2 회로 커넥터(Cc2)는 제 1 회로 회로(PC1)의 제 2 노드(N2)와 제 2 화소 회로(PC)의 제 2' 노드(N2')를 전기적으로 연결한다. 즉, 제 2 회로 커넥터(Cc2)의 일측은 제 2 화소 회로(PC)의 제 2' 노드(N2')에 전기적으로 연결되고, 제 2 회로 커넥터(Cc2)의 타측은 회로 절연층(130)을 통과하여 제 1 회로층(110)의 제 2 노드 연결 패턴(Pnc2)과 전기적으로 연결될 수 있다. 이에 따라, 제 1 회로층(110)에 배치된 제 1 회로 회로(PC1)의 제 2 노드(N2)는 제 2 노드 연결 패턴(Pnc2)과 제 2 회로 커넥터(Cc2)를 통해 제 2 회로층(150)에 배치된 제 2 화소 회로(PC)의 제 2' 노드(N2')와 전기적으로 연결될 수 있다.
상기 제 3 회로 커넥터(Cc3)는 제 1 회로 회로(PC1)의 제 3 노드(N3)와 제 2 화소 회로(PC)의 제 3' 노드(N3')를 전기적으로 연결한다.
일 예에 따른 제 3 회로 커넥터(Cc3)의 일측은 제 2 화소 회로(PC)의 제 3' 노드(N3')에 전기적으로 연결되고, 제 3 회로 커넥터(Cc3)의 타측은 회로 절연층(130)을 통과하여 제 1 회로층(110)의 제 3 노드 연결 패턴(Pnc3)과 전기적으로 연결될 수 있다. 이에 따라, 제 1 회로층(110)에 배치된 제 1 회로 회로(PC1)의 제 3 노드(N3)는 제 3 노드 연결 패턴(Pnc3)과 제 3 회로 커넥터(Cc3)를 통해 제 2 회로층(150)에 배치된 제 2 화소 회로(PC)의 제 2' 노드(N2')와 전기적으로 연결될 수 있다.
다른 예에 따른 제 3 회로 커넥터(Cc3)의 타측은 회로 절연층(130)을 통과하여 제 1 회로층(110)에 배치된 제 1 커패시터 전극(Ec1)과 전기적으로 연결될 수도 있다. 이 경우, 제 1 회로층(110)의 제 3 노드 연결 패턴(Pnc3)은 생략될 수 있다.
상기 제 4 회로 커넥터(Cc4)는 제 1 회로 회로(PC1)의 제 4 노드(N4)와 제 2 화소 회로(PC)의 제 4' 노드(N4')를 전기적으로 연결한다. 즉, 제 4 회로 커넥터(Cc4)의 일측은 제 2 화소 회로(PC)의 제 4' 노드(N4')에 전기적으로 연결되고, 제 4 회로 커넥터(Cc4)의 타측은 회로 절연층(130)을 통과하여 제 1 회로층(110)의 제 4 노드 연결 패턴(Pnc4)과 전기적으로 연결될 수 있다. 이에 따라, 제 1 회로층(110)에 배치된 제 1 회로 회로(PC1)의 제 4 노드(N4)는 제 4 노드 연결 패턴(Pnc4)과 제 4 회로 커넥터(Cc4)를 통해 제 2 회로층(150)에 배치된 제 2 화소 회로(PC)의 제 4' 노드(N4')와 전기적으로 연결될 수 있다.
이와 같은, 일 예에 따른 제 2 화소 회로(PC2)(또는 제 2 회로층(120))는 스캔 제어 신호에 응답하여 제 1 화소 회로(PC1)의 제 2 및 제 3 노드(N2, N3)를 전기적으로 연결하면서 데이터 신호를 제 1 화소 회로(PC1)에 공급하며, 초기화 제어 신호에 응답하여 제 1 화소 회로(PC1)의 제 3 및 제 4 노드(N3, N4) 각각의 전압을 초기화시킨다. 이에 따라, 제 2 화소 회로(PC2)(또는 제 2 회로층(150))에서, 데이터 공급 트랜지스터(Tds)는 데이터 공급 회로로 정의될 수 있고, 제 1 초기화 트랜지스터(Ti1)와 제 2 초기화 트랜지스터(Ti2)는 화소 초기화 회로로 정의될 수 있으며, 샘플링 트랜지스터(Ts)는 내부 보상 회로로 정의될 수 있다.
상기 발광 소자층(170)은 제 1 화소 회로(PC1)와 전기적으로 연결되어 제 1 화소 회로(PC1)로부터 공급되는 데이터 전류에 의해 발광하는 발광 소자(ED)를 포함할 수 있다.
일 예에 따른 발광 소자(ED)는 화소 회로(PC)에 연결된 화소 구동 전극(AE)(또는 애노드 전극), 화소 구동 전극(AE) 상에 형성된 발광층(EL), 및 발광층(EL)에 전기적으로 연결된 공통 전극층(CE)(또는 캐소드 전극)을 포함할 수 있다.
상기 화소 구동 전극(AE)은 화소(P)의 개구 영역 상에 배치되고, 제 1 화소 회로(PC1)의 제 4 노드(N4), 보다 구체적으로는 제 2 화소 회로(PC2)의 제 4' 노드(N4')에 전기적으로 연결된다. 일 예에 따른 화소 구동 전극(AE)은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 화소 구동 전극(AE)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.
상기 화소 구동 전극(AE)의 가장자리는 뱅크 패턴(BNK)에 의해 덮일 수 있다. 뱅크 패턴(BNK)은 화소(P)의 개구 영역을 제외한 나머지 화소 영역 상에 배치되어 화소 구동 전극(AE)의 가장자리를 덮음으로써 화소(P)의 개구 영역을 정의한다. 일 예에 따른 뱅크 패턴(BNK)은 화소(P)의 개구 영역을 펜타일(pentile) 구조로 정의하거나 스트라이프 구조로 정의할 수 있다.
일 예에 따른 발광층(EL)은 화소 구동 전극(AE)과 뱅크 패턴(BNK)(127)을 덮도록 기판(10)의 표시 영역 전체에 형성될 수 있다.
일 예에 따른 발광층(EL)은 백색 광을 방출하기 위한 2 이상의 발광부를 포함한다. 예를 들어, 일 예에 따른 발광층(EL)은 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광부와 제 2 발광부를 포함할 수 있다. 여기서, 제 1 발광부는 제 1 광을 방출하는 것으로 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 발광부 중 어느 하나를 포함할 수 있다. 제 2 발광부는 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 중 제 1 광의 보색 관계를 갖는 제 2 광을 방출하는 발광부를 포함할 수 있다.
다른 예에 따른 발광층(EL)은 화소(P)에 설정된 색상과 대응되는 컬러 광을 방출하기 위한, 청색 발광부, 녹색 발광부, 및 적색 발광부 중 어느 하나를 포함할 수 있다. 예를 들어, 다른 예에 따른 발광층(EL)은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
추가적으로, 일 예에 따른 발광 소자(ED)는 발광층(EL)의 발광 효율 및/또는 수명 등을 향상시키기 위한 기능층을 더 포함하여 이루어질 수 있다.
상기 공통 전극층(CE)은 발광층(EL)과 전기적으로 연결되도록 형성된다. 공통 전극층(CE)은 각 화소 영역(PA)에 마련된 발광층(EL)과 공통적으로 연결되도록 기판(10)의 표시 영역 전체에 형성된다.
일 예에 따른 공통 전극층(CE)은 광을 투과시킬 수 있는 투명 전도성 물질 또는 반투과 전도성 물질을 포함할 수 있다. 공통 전극층(CE)이 반투과 전도성 물질로 형성되는 경우, 마이크로 캐비티(micro cavity)를 통해 발광 소자(ED)에서 발광된 광의 출광 효율이 높아질 수 있다. 일 예에 따른 반투과 전도성 물질은 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금 등을 포함할 수 있다. 추가적으로, 공통 전극층(CE) 상에는 발광 소자(ED)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시키기 위한 캡핑층(capping layer)이 더 형성될 수 있다.
또 다른 예에 따른 발광층(EL)은 집적 회로 형태로 구현된 마이크로 발광 다이오드 소자를 포함할 수 있다. 마이크로 발광 다이오드 소자는 화소 구동 전극(AE)에 전기적으로 연결되는 제 1 단자, 및 공통 전극층(CE)과 전기적으로 연결되는 제 2 단자를 포함할 수 있다.
본 출원의 일 예에 따른 화소(P)는 제 2 회로층(150)을 덮는 평탄화층(160), 및 발광 소자층(170)을 덮는 봉지층(190)을 더 포함할 수 있다.
상기 평탄화층(160)은 제 2 회로층(150)을 덮도록 기판(10) 상에 배치됨으로써 제 2 회로층(150) 상에 평탄면을 제공한다.
상기 발광 소자층(170)은 상기 평탄화층(160) 상에 배치된다. 이 경우, 발광 소자층(170)의 화소 구동 전극(AE)은 평탄화층(160)에 마련된 전극 컨택홀을 통해 제 1 화소 회로(PC1)의 제 4 노드(N4), 보다 구체적으로는 제 2 화소 회로(PC2)의 제 4' 노드(N4')에 전기적으로 연결될 수 있다.
상기 봉지층(190)은 발광 소자층(170)을 둘러싸도록 기판(10) 상에 형성된다. 봉지층(190)은 산소 또는 수분이 발광 소자(ED)로 침투하는 것을 방지하는 역할을 한다.
일 예에 따른 봉지층(190)은 산소 또는 수분의 침투를 방지 내지 최소화하기 위한 적어도 하나의 무기막, 및 제조 공정 중 발생할 수 있는 이물들(particles)을 덮는 유기막을 포함할 수 있다. 예를 들어, 봉지층(190)는 제 1 무기막, 제 1 무기막 상의 유기막, 및 유기막 상의 제 2 무기막을 포함할 수 있다.
추가적으로, 본 출원의 일 예에 따른 화소(P)는 뱅크 패턴(BNK)과 중첩되는 블랙 매트릭스, 및 개구 영역 상에 배치된 파장 변환층을 더 포함할 수 있다.
상기 블랙 매트릭스는 뱅크 패턴(BNK)과 중첩되도록 봉지층(190) 상에 배치된다.
일 예에 따른 파장 변환층은 화소(P)의 개구 영역과 중첩되는 봉지층(190) 상에 배치되어 발광 소자(ED)로부터 입사되는 백색 광 중 화소에 설정된 색상의 파장만을 투과시키는 컬러필터를 포함한다. 예를 들어, 파장 변환층은 적색, 녹색, 또는 청색의 파장만을 투과시킬 수 있다. 이러한 파장 변환층은 발광 소자(ED)의 발광층(EL)이 적색, 녹색, 및 청색 광을 발광하는 발광층을 포함하는 경우, 생략될 수 있다.
본 출원의 일 예에 따른 화소(P)는 배리어 필름 및 광 경로 제어층을 더 포함할 수 있다.
상기 배리어 필름은 접착층을 매개로 봉지층(190) 상에 부차될 수 있다. 이러한 배리어 필름은 수분 또는 산소 침투를 1차적으로 방지하기 위한 것으로, 수분 투습도가 낮은 재질로 이루어질 수 있다
상기 광 경로 제어층은 입사되는 광의 경로를 제어한다.
일 예에 따른 광 경로 제어층은 복수의 굴절층을 포함할 수 있다. 복수의 굴절층은 각기 다른 굴절율을 가질 수 있다. 이러한 광 경로 제어층은 고굴절층과 저굴절층이 교변적으로 적층된 구조를 가질 수 있다. 이러한 일 예에 따른 광 경로 제어층(180)은 입사되는 광의 경로를 변경하여 시야각에 따른 컬러시프트 현상을 최소화한다.
다른 예에 따른 광 경로 제어층(180)은 편광층일 수 있다. 상기 편광층은 화소(P)에 마련된 박막 트랜지스터 및/또는 라인들 등에 의해 반사된 외부 광을 원편광 상태로 변경하여 시인성과 명암비를 향상시킨다.
이와 같은, 본 출원의 일 예에 따른 화소의 동작을 설명하면 다음과 같다.
먼저, 본 출원의 일 예에 따른 화소(P)는 초기화 구간, 샘플링 구간, 및 발광 구간으로 동작할 수 있다. 예를 들어, 본 출원의 일 예에 따른 발광 표시 장치의 한 프레임은 제 2 노드(N2)와 제 3 노드(N3)를 초기화하는 초기화 구간, 구동 트랜지스터(Tdr)의 특성 값(또는 문턱 전압)과 대응되는 샘플링 전압을 제 3 노드(N3)에 저장하는 샘플링 구간, 및 데이터 신호와 샘플링 전압을 포함하는 구동 트랜지스터(Tdr)의 게이트-소스 전압을 스토리지 커패시터(Cst)에 저장하고 스토리지 커패시터(Cst)의 전압에 대응되는 데이터 전류에 따라 발광 소자(ED)를 발광시키는 발광 구간을 포함할 수 있다.
상기 초기화 구간에서, 초기화 제어 라인(ICL)에 공급되는 초기화 제어 신호는 트랜지스터 온 전압 레벨을 갖고, 발광 제어 라인(ECL)에 공급되는 발광 제어 신호는 트랜지스터 오프 전압 레벨을 가지며, 스캔 제어 라인(SCL)에 공급되는 스캔 제어 신호는 트랜지스터 오프 전압 레벨을 갖는다. 이에 따라, 초기화 구간 동안 제 1 및 제 2 초기화 트랜지스터(Ti1, Ti2)가 트랜지스터 온 전압 레벨의 초기화 제어 신호에 따라 턴-온됨으로써 제 2 노드(N2)와 제 3 노드(N3) 각각은 초기화 전압으로 초기화된다.
상기 샘플링 구간에서, 초기화 제어 라인(ICL)에 공급되는 초기화 제어 신호는 트랜지스터 오프 전압 레벨을 가지고, 발광 제어 라인(ECL)에 공급되는 발광 제어 신호는 트랜지스터 오프 전압 레벨을 유지하며, 스캔 제어 라인(SCL)에 공급되는 스캔 제어 신호는 트랜지스터 온 전압 레벨을 갖는다. 이에 따라, 샘플링 구간 동안 샘플링 트랜지스터(Ts)가 트랜지스터 온 전압 레벨의 스캔 제어 신호에 따라 턴-온됨으로써 제 2 노드(N2)와 제 3 노드(N3) 각각이 전기적으로 연결됨에 따라 구동 트랜지스터(Tdr)이 다이오드 형태로 연결되며, 이와 동시에 데이터 공급 트랜지스터(Tdr)가 트랜지스터 온 전압 레벨의 스캔 제어 신호에 따라 턴-온됨으로써 데이터 라인(DL)에 공급되는 데이터 신호가 제 3 노드(N3)에 공급된다. 이러한 샘플링 구간에서, 제 3 노드(N3)의 전압에 의해 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 제 2 소스/드레인 전극 사이에 흐르는 전류에 의해 제 2 노드(N2)의 전위가 높아짐에 따라 제 3 노드(N3)의 전위가 초기화 전압에서 데이터 신호에 따른 전압과 구동 트랜지스터(Tdr)의 특성 전압을 뺀 전압까지 상승하고, 스토리지 커패시터(Cst)에는 제 3 노드(N3)의 전위에 따른 구동 트랜지스터(Tdr)의 게이트 전압과 소스 전압 간의 차 전압이 저장된다. 이 경우, 초기화 전압은 공통 전극층(CE)에 공급되는 공통 전원(Vss)과 동일하거나 낮은 전압 레벨을 갖는다.
상기 발광 구간에서, 초기화 제어 라인(ICL)에 공급되는 초기화 제어 신호는 트랜지스터 오프 전압 레벨을 유지하고, 발광 제어 라인(ECL)에 공급되는 발광 제어 신호는 트랜지스터 온 전압 레벨을 가지며, 스캔 제어 라인(SCL)에 공급되는 스캔 제어 신호는 트랜지스터 오프 전압 레벨을 갖는다. 이에 따라, 발광 구간 동안 제 1 및 제 2 발광 제어 트랜지스터(Tec1, Tec2)가 트랜지스터 온 전압 레벨의 발광 제어 신호에 따라 턴-온됨으로써 화소 구동 전원으로부터 공급되는 화소 구동 전원이 턴-온된 제 1 발광 제어 트랜지스터(Tec1)를 통해 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극에 인가됨에 따라 구동 트랜지스터(Tdr)의 게이트 전압과 화소 구동 전압 간의 전압차에 따르는 데이터 전류가 턴-온된 제 2 발광 제어 트랜지스터(Tec2)를 통해 발광 소자(ED)에 공급된다. 발광 구간 동안 스토리지 커패시터(Cst)에 의해 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)은 “(Vdata-Vth)-Vdd”으로 유지되고, 구동 트랜지스터(Tdr)에 흐르는 전류는 구동 트랜지스터(Tdr)의 소스-게이트 전압(Vsg)에서 문턱 전압을 뺀 값의 제곱 값((Vdata-Vdd)2)에 비례하므로, 발광 소자(ED)에 흐르는 전류는 구동 트랜지스터(Tdr)의 문턱 전압(Vth)과 무관하게 데이터 신호에 따른 데이터 전압(Vdata)에 의해 결정될 수 있다.
도 5는 도 4에 도시된 제 1 회로층의 레이아웃을 나타내는 도면이고, 도 6은 도 5에 도시된 선 I-I'의 단면도이며, 도 7은 도 5에 도시된 선 II-II'의 단면도이다.
도 4 내지 도 7을 참조하면, 본 출원의 일 예에 따른 발광 표시 장치에서, 화소의 제 1 회로층(110)은 기판(10), 제 1 반도체층(11), 제 1 게이트 절연층(13), 발광 제어 라인(ECL), 게이트 전극(GE), 제 1 층간 절연층(15), 제 2 커패시터 전극(Ec2), 제 1 보호층(17), 제 1 라인 컨택홀(Hlc1), 제 2 라인 컨택홀(Hlc2), 제 1 패턴 컨택홀(Hpc1), 제 2 패턴 컨택홀(Hpc2), 제 4 패턴 컨택홀(Hpc4), 화소 구동 전원 라인(PL), 제 1 노드 연결 패턴(Pnc1), 제 2 노드 연결 패턴(Pnc2), 및 제 4 노드 연결 패턴(Pnc4)을 포함할 수 있다.
기판(10)은 화소 영역 상에 정의된 제 1 발광 제어 트랜지스터 영역, 제 2 발광 제어 트랜지스터 영역, 구동 트랜지스터 영역, 및 커패시터 영역을 포함할 수 있다.
상기 제 1 반도체층(11)은 제 1 발광 제어 트랜지스터 영역, 제 2 발광 제어 트랜지스터 영역, 구동 트랜지스터 영역, 및 커패시터 영역을 지나도록 기판(10)의 화소 영역 상에 배치된다. 제 1 반도체층(11)은 폴리 실리콘 물질을 포함할 수 있다. 예를 들어, 제 1 반도체층(11)은 평면적으로 “U”자 형태를 가지도록 기판(1)의 화소 영역 상에 배치될 수 있다.
일 예에 따른 제 1 반도체층(11)은 제 1 내지 제 3 채널 영역(CA1, CA2, CA3), 제 1 채널 영역(CA1)을 사이에 두고 서로 나란하게 형성된 제 1 및 제 2 저농도 도핑 영역(LD1, LD2), 제 3 채널 영역(CA3)을 사이에 두고 서로 나란하게 형성된 제 3 및 제 4 저농도 도핑 영역(LD3, LD4), 제 1 저농도 도핑 영역(LD1)에 접한 제 1 고농도 도핑 영역(HD1), 제 2 채널 영역(CA2)과 제 2 저농도 도핑 영역(LD2) 사이에 형성된 제 2 고농도 도핑 영역(HD2), 제 2 채널 영역(CA2)과 제 3 저농도 도핑 영역(LD3) 사이에 형성된 제 3 고농도 도핑 영역(HD3), 및 제 4 저농도 도핑 영역(LD4)에 접한 제 4 고농도 도핑 영역(HD4)을 포함할 수 있다.
상기 제 1 반도체층(11)의 제 1 및 제 3 채널 영역(CA1, CA3)은 평면적으로 “│”자 형태를 가지도록 서로 나란하게 형성되며, 상기 제 1 반도체층(11)의 제 2 채널 영역(CA2)은 제 1 및 제 3 채널 영역(CA1, CA3) 사이에 평면적으로 “∪”자 형태를 가지도록 형성될 수 있다.
상기 제 1 반도체층(11)의 제 1 내지 제 4 고농도 도핑 영역(HD1, HD2, HD3, HD4) 각각의 불순물 도핑 농도는 제 1 내지 제 4 저농도 도핑 영역(LD1, LD2, LD3, LD4)의 불순물 도핑 농도보다 높은 영역으로 정의될 수 있다.
상기 제 1 반도체층(11)의 제 1 고농도 도핑 영역(HD1)은 제 1 발광 제어 트랜지스터(Tec1)의 제 1 소스/드레인 전극으로 사용될 수 있다.
상기 제 1 반도체층(11)의 제 2 고농도 도핑 영역(HD2)은 제 1 발광 제어 트랜지스터(Tec1)의 제 2 소스/드레인 전극 및 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극으로 사용되는 것으로, 제 1 화소 회로(PC1)의 제 1 노드(N1)로 정의될 수 있다.
상기 제 1 반도체층(11)의 제 3 고농도 도핑 영역(HD3)은 구동 트랜지스터(Tdr)의 제 2 소스/드레인 전극 및 제 2 발광 제어 트랜지스터(Tec1)의 제 1 소스/드레인 전극으로 사용되는 것으로, 제 1 화소 회로(PC1)의 제 2 노드(N2)로 정의될 수 있다.
상기 제 1 반도체층(11)의 제 4 고농도 도핑 영역(HD4)은 제 2 발광 제어 트랜지스터(Tec1)의 제 2 소스/드레인 전극으로 사용되는 것으로, 제 1 화소 회로(PC1)의 제 4 노드(N4)로 정의될 수 있다.
상기 제 1 게이트 절연층(13)은 제 1 반도체층(11)을 덮도록 기판(10) 전체에 형성된다. 일 예에 따른 제 1 게이트 절연층(13)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
상기 발광 제어 라인(ECL)은 제 1 반도체층(11)의 제 1 및 제 3 채널 영역(CA1, CA3) 각각과 중첩되도록 제 1 게이트 절연층(13) 상에 배치되고 제 1 방향(X)을 따라 길게 연장된다. 이 경우, 제 1 반도체층(11)의 제 1 채널 영역(CA1)과 중첩되는 발광 제어 라인(ECL)의 제 1 영역은 제 1 발광 제어 트랜지스터(Tec1)의 게이트 전극의 역할을 하며, 제 1 반도체층(11)의 제 3 채널 영역(CA3)과 중첩되는 발광 제어 라인(ECL)의 제 2 영역은 제 2 발광 제어 트랜지스터(Tec2)의 게이트 전극의 역할을 한다. 이에 따라, 발광 제어 라인(ECL)의 제 1 및 제 2 영역 각각이 발광 제어 트랜지스터(Tec1, Tec2)의 게이트 전극의 역할을 하기 때문에 화소(P) 내에 발광 제어 트랜지스터(Tec1, Tec2)의 게이트 전극을 형성하기 위해, 발광 제어 라인(ECL)으로부터 돌출되는 별도의 게이트 전극을 형성할 필요가 없으며, 이로 인해 발광 제어 트랜지스터(Tec1, Tec2)의 게이트 전극을 형성하기 위한 화소(P) 내의 공간을 절약할 수 있다.
상기 발광 제어 라인(ECL)의 제 1 영역, 상기 제 1 반도체층(11)의 제 1 채널 영역(CA1), 제 1 저농도 도핑 영역(LD1), 제 2 저농도 도핑 영역(LD2), 제 1 고농도 도핑 영역(HD1), 및 제 2 고농도 도핑 영역(HD2)은 제 1 발광 제어 트랜지스터(Tec1)를 구성한다. 그리고, 상기 발광 제어 라인(ECL)의 제 2 영역, 상기 제 1 반도체층(11)의 제 3 채널 영역(CA3), 제 3 저농도 도핑 영역(LD3), 제 4 저농도 도핑 영역(LD4), 제 3 고농도 도핑 영역(HD3), 및 제 4 고농도 도핑 영역(HD4)은 제 2 발광 제어 트랜지스터(Tec2)를 구성한다.
상기 게이트 전극(GE)은 제 1 반도체층(11)의 제 2 채널 영역(CA2)과 중첩되도록 제 1 게이트 절연층(13) 상에 섬 형태로 배치된다. 이러한 게이트 전극(GE)은 구동 트랜지스터(Tdr)의 게이트 전극 및 스토리지 커패시터(Cst)의 제 1 커패시터 전극(Ec1)의 역할을 하며, 제 1 화소 회로(PC1)의 제 3 노드(N3)로 정의될 수 있다. 상기 게이트 전극(GE)과 제 1 반도체층(11)의 제 2 채널 영역(CA2)과 제 2 고농도 도핑 영역(HD2) 및 제 3 고농도 도핑 영역(HD3)은 구동 트랜지스터(Tdr)를 구성한다.
상기 게이트 전극(GE)은 돌출부(GEa)를 더 포함한다. 상기 돌출부(GEa)는 발광 제어 라인(ECL)과 인접한 게이트 전극(GE)의 상측 일부로부터 제 2 고농도 도핑 영역(HD2)과 제 3 고농도 도핑 영역(HD3) 사이로 돌출될 수 있다. 이러한 돌출부(GEa)는 제 3 노드(N3)와 제 2 회로층(150)의 제 2 화소 회로(PC2) 간의 컨택 영역으로 정의될 수 있으며, 제 3 노드 연결 패턴(Pnc3)으로 사용될 수 있다.
상기 발광 제어 라인(ECL)과 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
상기 제 1 층간 절연층(15)은 발광 제어 라인(ECL)과 게이트 전극(GE)을 덮도록 기판(10) 전체에 형성된다. 일 예에 따른 제 1 층간 절연층(15)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
상기 제 2 커패시터 전극(Ec2)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 중첩되도록 제 1 층간 절연층(15) 상에 배치된다. 일 예에 따른 제 2 커패시터 전극(Ec2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성되거나 게이트 전극(GE)과 동일한 물질로 형성될 수 있다. 여기서, 제 2 커패시터 전극(Ec2)과 구동 트랜지스터(Tdr)의 게이트 전극(GE) 사이의 중첩 영역에는 스토리지 커패시터(Cst)가 형성된다.
상기 제 1 보호층(17)은 제 2 커패시터 전극(Ec2)과 제 1 층간 절연층(15)을 덮도록 기판(10) 전체에 형성된다. 제 1 보호층(17)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
상기 제 1 라인 컨택홀(Hlc1)은 제 1 발광 제어 트랜지스터(Tec1)의 제 1 소스/드레인 전극, 즉 제 1 반도체층(11)의 제 1 고농도 도핑 영역(HD1)을 노출시킨다. 일 예에 따른 제 1 라인 컨택홀(Hlc1)은 제 1 반도체층(11)의 제 1 고농도 도핑 영역(HD1) 상에 배치된 제 1 게이트 절연층(13)과 제 1 층간 절연층(15) 및 제 1 보호층(17)을 관통하도록 형성됨으로써 제 1 반도체층(11)의 제 1 고농도 도핑 영역(HD1) 일부를 노출시킨다.
상기 제 2 라인 컨택홀(Hlc2)은 제 2 방향(Y)을 기준으로 제 1 라인 컨택홀(Hlc1)과 나란하게 배치되고 제 2 커패시터 전극(Ec2)의 일부를 노출시킨다. 일 예에 따른 제 2 라인 컨택홀(Hlc2)은 제 2 커패시터 전극(Ec2)의 일측 가장자리 상에 배치된 제 1 보호층(17)을 관통하도록 형성됨으로써 제 2 커패시터 전극(Ec2)의 일측 가장자리 일부를 노출시킨다.
상기 제 1 패턴 컨택홀(Hpc1)은 제 1 발광 제어 트랜지스터(Tec1)의 제 2 소스/드레인 전극(또는 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극), 즉 제 1 반도체층(11)의 제 2 고농도 도핑 영역(HD2) (또는 제 1 노드(N1))을 노출시킨다. 일 예에 따른 제 1 패턴 컨택홀(Hpc1)은 제 1 반도체층(11)의 제 2 고농도 도핑 영역(HD2) 상에 배치된 제 1 게이트 절연층(13)과 제 1 층간 절연층(15) 및 제 1 보호층(17)을 관통하도록 형성됨으로써 제 1 반도체층(11)의 제 2 고농도 도핑 영역(HD2) 일부를 노출시킨다.
상기 제 2 패턴 컨택홀(Hpc2)은 제 2 발광 제어 트랜지스터(Tec1)의 제 1 소스/드레인 전극(또는 구동 트랜지스터(Tdr)의 제 2 소스/드레인 전극), 즉 제 1 반도체층(11)의 제 3 고농도 도핑 영역(HD3)(또는 제 2 노드(N2))을 노출시킨다. 일 예에 따른 제 2 패턴 컨택홀(Hpc2)은 제 1 반도체층(11)의 제 3 고농도 도핑 영역(HD3) 상에 배치된 제 1 게이트 절연층(13)과 제 1 층간 절연층(15) 및 제 1 보호층(17)을 관통하도록 형성됨으로써 제 1 반도체층(11)의 제 3 고농도 도핑 영역(HD3) 일부를 노출시킨다.
상기 제 4 패턴 컨택홀(Hpc4)은 제 2 발광 제어 트랜지스터(Tec1)의 제 2 소스/드레인 전극, 즉 제 1 반도체층(11)의 제 4 고농도 도핑 영역(HD4)(또는 제 4 노드(N4))을 노출시킨다. 일 예에 따른 제 4 패턴 컨택홀(Hpc4)은 제 1 반도체층(11)의 제 4 고농도 도핑 영역(HD4) 상에 배치된 제 1 게이트 절연층(13)과 제 1 층간 절연층(15) 및 제 1 보호층(17)을 관통하도록 형성됨으로써 제 1 반도체층(11)의 제 4 고농도 도핑 영역(HD4) 일부를 노출시킨다.
상기 화소 구동 전원 라인(PL)은 제 1 라인 컨택홀(Hlc1)과 제 2 라인 컨택홀(Hlc2) 각각을 지나가도록 제 2 방향(Y)을 따라 제 1 보호층(17) 상에 형성된다. 이러한 화소 구동 전원(PL)은 제 1 라인 컨택홀(Hlc1)을 통해 제 1 반도체층(11)의 제 1 고농도 도핑 영역(HD1)과 전기적으로 연결됨으로써 제 1 발광 제어 트랜지스터(Tec1)의 제 1 소스/드레인 전극과 전기적으로 연결된다. 그리고, 상기 화소 구동 전원(PL)은 제 2 라인 컨택홀(Hlc2)을 통해 제 2 커패시터 전극(Ec2)의 일측 가장자리 일부와 전기적으로 연결된다.
상기 화소 구동 전원 라인(PL)은 화소(P)의 하측 영역에서 제 1 방향(X)을 따라 돌출된 수평 돌출 라인(PLh)을 더 포함할 수 있다. 수평 돌출 라인(PLh)는 제 1 방향(X)으로 인접한 2개의 화소(P)에 공유되도록 형성된다.
상기 제 1 노드 연결 패턴(Pnc1)은 제 1 패턴 컨택홀(Hpc1)과 중첩되도록 제 1 보호층(17) 상에 섬 형태로 형성된다. 이러한 제 1 노드 연결 패턴(Pnc1)은 제 1 패턴 컨택홀(Hpc1)을 통해 제 1 반도체층(11)의 제 2 고농도 도핑 영역(HD2)과 전기적으로 연결됨으로써 제 1 노드(N1), 즉 제 1 발광 제어 트랜지스터(Tec1)의 제 2 소스/드레인 전극과 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극 각각과 전기적으로 연결된다.
상기 제 2 노드 연결 패턴(Pnc2)은 제 2 패턴 컨택홀(Hpc2)과 중첩되도록 제 1 보호층(17) 상에 섬 형태로 형성된다. 이러한 제 2 노드 연결 패턴(Pnc2)은 제 2 패턴 컨택홀(Hpc2)을 통해 제 1 반도체층(11)의 제 3 고농도 도핑 영역(HD3)과 전기적으로 연결됨으로써 제 2 노드(N2), 즉 구동 트랜지스터(Tdr)의 제 2 소스/드레인 전극과 제 2 발광 제어 트랜지스터(Tec2)의 제 1 소스/드레인 전극 각각과 전기적으로 연결된다.
상기 제 4 노드 연결 패턴(Pnc4)은 제 4 패턴 컨택홀(Hpc4)과 중첩되도록 제 1 보호층(17) 상에 섬 형태로 형성된다. 이러한 제 4 노드 연결 패턴(Pnc4)은 제 4 패턴 컨택홀(Hpc4)을 통해 제 1 반도체층(11)의 제 4 고농도 도핑 영역(HD4)과 전기적으로 연결됨으로써 제 4 노드(N4), 즉 제 2 발광 제어 트랜지스터(Tec2)의 제 2 소스/드레인 전극 각각과 전기적으로 연결된다.
상기 화소 구동 전원 라인(PL), 제 1 노드 연결 패턴(Pnc1), 제 2 노드 연결 패턴(Pnc2), 및 제 4 노드 연결 패턴(Pnc4) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층으로 형성되거나, 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성될 수 있다.
이와 같은, 제 1 회로층(110)은 회로 절연층(130)에 의해 덮인다.
일 예에 따른 회로 절연층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
다른 예에 따른 회로 절연층(130)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
도 8은 도 4에 도시된 제 2 회로층의 레이아웃을 나타내는 도면이고, 도 9는 도 8에 도시된 선 III-III'의 단면도이고, 도 10은 도 8에 도시된 선 IV-IV'의 단면도이며, 도 11은 도 8에 도시된 선 V-V'의 단면도이다.
도 8 내지 도 11을 도 4와 결부하면, 본 출원의 일 예에 따른 발광 표시 장치에서, 화소의 제 2 회로층(150)은 제 2 반도체층(31), 제 3 반도체(41), 제 2 게이트 절연층(33), 초기화 제어 라인(ICL), 스캔 제어 라인(SCL), 제 2 층간 절연층(35), 제 1 내지 제 4 전극 컨택홀(Hec1, Hec2, Hec3, Hec4), 제 1 내지 제 4 노드 컨택홀(Hnc1, Hnc2, Hnc3, Hnc4), 제 1 내지 제 4 회로 커넥터(Cc1 내지 Cc4), 제 2 보호층(37), 제 3 라인 컨택홀(Hlc3), 제 4 라인 컨택홀(Hlc4), 데이터 라인(DL), 및 초기화 전압 라인(IVL)을 포함할 수 있다.
제 2 회로층(150)은 상기 회로 절연층(130) 상에 정의된 데이터 공급 트랜지스터 영역, 샘플링 트랜지스터 영역, 제 1 및 제 2 초기화 트랜지스터 영역을 포함할 수 있다.
상기 제 2 반도체층(31)은 상기 회로 절연층(130) 상에 정의된 데이터 공급 트랜지스터 영역 상에 배치된다. 제 2 반도체층(31)은 폴리 실리콘 물질을 포함할 수 있다. 예를 들어, 제 2 반도체층(31)은 평면적으로 “┘”자 형태를 가지도록 제 2 회로층(130)의 데이터 공급 트랜지스터 영역 상에 배치된다.
일 예에 따른 제 2 반도체층(31)은 채널 영역(CA), 채널 영역(CA)을 사이에 두고 서로 나란하게 형성된 제 1 및 제 2 저농도 도핑 영역(LD1, LD2), 제 1 저농도 도핑 영역(LD1)에 접한 제 1 고농도 도핑 영역(HD1), 제 2 저농도 도핑 영역(LD2)에 접한 제 2 고농도 도핑 영역(HD2)을 포함할 수 있다.
상기 제 3 반도체층(41)은 샘플링 트랜지스터 영역, 제 1 및 제 2 초기화 트랜지스터 영역을 지나도록 회로 절연층(130) 상에 배치된다. 제 3 반도체층(41)은 폴리 실리콘 물질을 포함할 수 있다. 예를 들어, 제 3 반도체층(41)은 평면적으로 “C”자 형태를 가지도록 회로 절연층(130) 상에 배치된다.
일 예에 따른 제 3 반도체층(41)은 제 1 내지 제 4 채널 영역(CA1, CA2, CA3, CA4), 제 1 채널 영역(CA1)을 사이에 두고 서로 나란하게 형성된 제 1 및 제 2 저농도 도핑 영역(LD1, LD2), 제 2 채널 영역(CA2)을 사이에 두고 서로 나란하게 형성된 제 3 및 제 4 저농도 도핑 영역(LD3, LD4), 제 3 채널 영역(CA3)을 사이에 두고 서로 나란하게 형성된 제 5 및 제 6 저농도 도핑 영역(LD5, LD6), 제 4 채널 영역(CA4)을 사이에 두고 서로 나란하게 형성된 제 7 및 제 8 저농도 도핑 영역(LD7, LD8), 제 1 저농도 도핑 영역(LD1)에 접한 제 1 고농도 도핑 영역(HD1), 제 2 저농도 도핑 영역(LD2)과 제 3 저농도 도핑 영역(LD3) 사이에 형성된 제 2 고농도 도핑 영역(HD2), 제 4 저농도 도핑 영역(LD4)과 제 5 저농도 도핑 영역(LD5) 사이에 형성된 제 3 고농도 도핑 영역(HD3), 제 6 저농도 도핑 영역(LD6)과 제 7 저농도 도핑 영역(LD7) 사이에 형성된 제 4 고농도 도핑 영역(HD4), 제 8 저농도 도핑 영역(LD8)에 접한 제 5 고농도 도핑 영역(HD5)을 포함할 수 있다.
상기 제 2 반도체층(31)의 채널 영역(CA)과 상기 제 3 반도체층(41)의 제 1 및 제 2 채널 영역(CA1, CA2) 각각은 평면적으로 “│”자 형태를 가지면서 서로 나란하게 형성된다. 상기 제 3 반도체층(41)의 제 3 및 제 4 채널 영역(CA3, CA4) 각각은 평면적으로 “│”자 형태를 가지면서 서로 나란하게 형성된다.
상기 제 2 반도체층(31)의 제 1 및 제 2 고농도 도핑 영역(HD1, HD2)과 제 3 반도체층(41)의 제 1 내지 제 5 고농도 도핑 영역(HD1 내지 HD5) 각각의 불순물 도핑 농도는 저농도 도핑 영역(LD1 내지 LD8)의 불순물 도핑 농도보다 높은 영역으로 정의될 수 있다.
상기 제 2 반도체층(31)의 제 1 고농도 도핑 영역(HD1)은 데이터 공급 트랜지스터(Tec1)의 제 1 소스/드레인 전극으로 사용될 수 있다. 제 2 반도체층(31)의 제 2 고농도 도핑 영역(HD2)은 데이터 공급 트랜지스터(Tec1)의 제 2 소스/드레인 전극으로 사용되는 것으로, 제 2 화소 회로(PC2)의 제 1' 노드(N1')로 정의될 수 있다.
상기 제 3 반도체층(41)의 제 1 고농도 도핑 영역(HD1)은 제 2 샘플링 트랜지스터(Ts2)의 제 2 소스/드레인 전극으로 사용되는 것으로, 제 2 화소 회로(PC2)의 제 2' 노드(N2')로 정의될 수 있다.
상기 제 3 반도체층(41)의 제 3 고농도 도핑 영역(HD3)은 제 1 샘플링 트랜지스터(Ts1)의 제 1 소스/드레인 전극으로 사용되는 것으로, 제 2 화소 회로(PC2)의 제 3' 노드(N3')로 정의될 수 있다.
상기 제 3 반도체층(41)의 제 5 고농도 도핑 영역(HD5)은 제 2 초기화 트랜지스터(Ti2)의 제 2 소스/드레인 전극으로 사용되는 것으로, 제 2 화소 회로(PC2)의 제 4' 노드(N4')로 정의될 수 있다.
상기 제 2 게이트 절연층(33)은 제 2 및 제 3 반도체층(31, 41)을 덮도록 회로 절연층(130) 전체에 형성된다. 일 예에 따른 제 2 게이트 절연층(33)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
상기 초기화 제어 라인(ICL)은 제 3 반도체층(41)의 제 3 및 제 4 채널 영역(CA3, CA4) 각각과 중첩되도록 제 2 게이트 절연층(33) 상에 배치되고 제 1 방향(X)을 따라 길게 연장된다. 이 경우, 제 3 반도체층(41)의 제 4 채널 영역(CA4)과 중첩되는 초기화 제어 라인(ICL)의 제 1 영역은 제 2 초기화 트랜지스터(Ti)의 게이트 전극의 역할을 하며, 제 3 반도체층(41)의 제 3 채널 영역(CA3)과 중첩되는 초기화 제어 라인(ICL)의 제 2 영역은 제 1 초기화 트랜지스터(Ti1)의 게이트 전극의 역할을 한다. 이에 따라, 초기화 제어 라인(ICL)의 제 1 및 제 2 영역 각각이 초기화 트랜지스터(Ti1, Ti2)의 게이트 전극의 역할을 하기 때문에 화소(P) 내에 초기화 트랜지스터(Ti1, Ti2)의 게이트 전극을 형성하기 위해, 초기화 제어 라인(ICL)으로부터 돌출되는 별도의 게이트 전극을 형성할 필요가 없으며, 이로 인해 초기화 트랜지스터(Ti1, Ti2)의 게이트 전극을 형성하기 위한 화소(P) 내의 공간을 절약할 수 있다.
상기 초기화 제어 라인(ICL)의 제 1 영역, 상기 제 3 반도체층(41)의 제 4 채널 영역(CA4), 제 7 저농도 도핑 영역(LD7), 제 8 저농도 도핑 영역(LD8), 제 4 고농도 도핑 영역(HD4), 및 제 5 고농도 도핑 영역(HD5)은 제 2 초기화 트랜지스터(Ti2)를 구성한다. 그리고, 상기 초기화 제어 라인(ICL)의 제 2 영역, 상기 제 3 반도체층(41)의 제 3 채널 영역(CA3), 제 5 저농도 도핑 영역(LD5), 제 6 저농도 도핑 영역(LD6), 제 3 고농도 도핑 영역(HD3), 및 제 4 고농도 도핑 영역(HD4)은 제 1 초기화 트랜지스터(Ti1)를 구성한다.
상기 스캔 제어 라인(SCL)은 제 3 반도체층(41)의 제 1 및 제 2 채널 영역(CA1, CA2) 각각과 중첩되도록 제 2 게이트 절연층(33) 상에 배치되고 초기화 제어 라인(ICL)과 나란하도록 제 1 방향(X)을 따라 길게 연장된다. 이 경우, 제 3 반도체층(41)의 제 1 채널 영역(CA1)과 중첩되는 스캔 제어 라인(SCL)의 제 1 영역은 제 2 샘플링 트랜지스터(Ts2)의 게이트 전극의 역할을 하며, 제 3 반도체층(41)의 제 2 채널 영역(CA2)과 중첩되는 스캔 제어 라인(SCL)의 제 2 영역은 제 1 샘플링 트랜지스터(Ts2)의 게이트 전극의 역할을 한다. 이에 따라, 스캔 제어 라인(SCL)의 제 1 및 제 2 영역 각각이 샘플링 트랜지스터(Ts1, Ts2)의 게이트 전극의 역할을 하기 때문에 화소(P) 내에 샘플링 트랜지스터(Ts1, Ts2)의 게이트 전극을 형성하기 위해, 스캔 제어 라인(SCL)으로부터 돌출되는 별도의 게이트 전극을 형성할 필요가 없으며, 이로 인해 샘플링 트랜지스터(Ts1, Ts2)의 게이트 전극을 형성하기 위한 화소(P) 내의 공간을 절약할 수 있다.
상기 스캔 제어 라인(SCL)의 제 1 영역, 상기 제 3 반도체층(41)의 제 1 채널 영역(CA1), 제 1 저농도 도핑 영역(LD1), 제 2 저농도 도핑 영역(LD2), 제 1 고농도 도핑 영역(HD1), 및 제 2 고농도 도핑 영역(HD2)은 제 2 샘플링 트랜지스터(Ts2)를 구성한다. 그리고, 상기 스캔 제어 라인(SCL)의 제 2 영역, 상기 제 3 반도체층(41)의 제 2 채널 영역(CA2), 제 3 저농도 도핑 영역(LD3), 제 4 저농도 도핑 영역(LD4), 제 2 고농도 도핑 영역(HD2), 및 제 3 고농도 도핑 영역(HD3)은 제 1 샘플링 트랜지스터(Ts1)를 구성한다. 이에 따라, 제 1 및 제 2 샘플링 트랜지스터(Ts1, Ts2)은 서로 직렬 접속된 듀얼 채널 구조를 갖는다.
상기 초기화 제어 라인(ICL)과 스캔 제어 라인(SCL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
상기 제 2 층간 절연층(35)은 상기 초기화 제어 라인(ICL)과 스캔 제어 라인(SCL)을 덮도록 회로 절연층(130) 전체에 형성된다. 일 예에 따른 제 2 층간 절연층(35)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
상기 제 1 전극 컨택홀(Hec1)은 데이터 공급 트랜지스터(Tds)의 제 2 소스/드레인 전극, 즉 제 2 반도체층(31)의 제 2 고농도 도핑 영역(HD2)을 노출시킨다. 일 예에 따른 제 1 전극 컨택홀(Hec1)은 제 2 반도체층(31)의 제 2 고농도 도핑 영역(HD2) 상에 배치된 제 2 게이트 절연층(33)과 제 2 층간 절연층(35)을 관통하도록 형성됨으로써 제 2 반도체층(31)의 제 2 고농도 도핑 영역(HD2) 일부를 노출시킨다. 이에 따라, 제 2 화소 회로(PC2)의 제 1' 노드(N1')는 제 1 전극 컨택홀(Hec1)을 통해 노출된다.
상기 제 2 전극 컨택홀(Hec2)은 제 2 샘플링 트랜지스터(Ts2)의 제 2 소스/드레인 전극, 즉 제 3 반도체층(41)의 제 1 고농도 도핑 영역(HD1)을 노출시킨다. 일 예에 따른 제 2 전극 컨택홀(Hec2)은 제 3 반도체층(41)의 제 1 고농도 도핑 영역(HD1) 상에 배치된 제 2 게이트 절연층(33)과 제 2 층간 절연층(35)을 관통하도록 형성됨으로써 제 3 반도체층(41)의 제 1 고농도 도핑 영역(HD1) 일부를 노출시킨다. 이에 따라, 제 2 화소 회로(PC2)의 제 2' 노드(N2')는 제 2 전극 컨택홀(Hec2)을 통해 노출된다.
상기 제 3 전극 컨택홀(Hec3)은 제 1 샘플링 트랜지스터(Ts1)의 제 2 소스/드레인 전극, 즉 제 3 반도체층(41)의 제 3 고농도 도핑 영역(HD3)을 노출시킨다. 일 예에 따른 제 3 전극 컨택홀(Hec3)은 제 3 반도체층(41)의 제 3 고농도 도핑 영역(HD3) 상에 배치된 제 2 게이트 절연층(33)과 제 2 층간 절연층(35)을 관통하도록 형성됨으로써 제 3 반도체층(41)의 제 3 고농도 도핑 영역(HD3) 일부를 노출시킨다. 이에 따라, 제 2 화소 회로(PC2)의 제 3' 노드(N3')는 제 3 전극 컨택홀(Hec3)을 통해 노출된다.
상기 제 4 전극 컨택홀(Hec4)은 제 2 초기화 트랜지스터(Ti2)의 제 2 소스/드레인 전극, 즉 제 3 반도체층(41)의 제 5 고농도 도핑 영역(HD5)을 노출시킨다. 일 예에 따른 제 4 전극 컨택홀(Hec4)은 제 3 반도체층(41)의 제 5 고농도 도핑 영역(HD5) 상에 배치된 제 2 게이트 절연층(33)과 제 2 층간 절연층(35)을 관통하도록 형성됨으로써 제 3 반도체층(41)의 제 5 고농도 도핑 영역(HD5) 일부를 노출시킨다. 이에 따라, 제 2 화소 회로(PC2)의 제 4' 노드(N4')는 제 4 전극 컨택홀(Hec4)을 통해 노출된다.
상기 제 1 노드 컨택홀(Hnc1)은, 도 12에 도시된 바와 같이, 제 1 회로층(110)에 배치된 제 1 노드 연결 패턴(Pnc1)의 일부를 노출시킨다. 일 예에 따른 제 1 노드 컨택홀(Hnc1)은 제 1 노드 연결 패턴(Pnc1) 상에 배치된 제 2 층간 절연층(35)과 제 2 게이트 절연층(33) 및 회로 절연층(130)을 관통하도록 형성됨으로써 제 1 노드 연결 패턴(Pnc1)의 일부를 노출시킨다. 이에 따라, 제 1 화소 회로(PC1)의 제 1 노드(N1)에 연결된 제 1 노드 연결 패턴(Pnc1)의 일부는 제 1 노드 컨택홀(Hnc1)을 통해 노출된다.
상기 제 2 노드 컨택홀(Hnc2)은, 도 13에 도시된 바와 같이, 제 1 회로층(110)에 배치된 제 2 노드 연결 패턴(Pnc2)의 일부를 노출시킨다. 일 예에 따른 제 2 노드 컨택홀(Hnc2)은 제 2 노드 연결 패턴(Pnc2) 상에 배치된 제 2 층간 절연층(35)과 제 2 게이트 절연층(33) 및 회로 절연층(130)을 관통하도록 형성됨으로써 제 2 노드 연결 패턴(Pnc2)의 일부를 노출시킨다. 이에 따라, 제 1 화소 회로(PC1)의 제 2 노드(N2)에 연결된 제 2 노드 연결 패턴(Pnc2)의 일부는 제 2 노드 컨택홀(Hnc2)을 통해 노출된다.
상기 제 3 노드 컨택홀(Hnc3)은, 도 14에 도시된 바와 같이, 제 1 회로층(110)에 배치된 구동 트랜지스터(Tdr)의 게이트 전극으로부터 돌출된 돌출 전극(GEa)(또는 제 3 노드 연결 패턴)의 일부를 노출시킨다. 일 예에 따른 제 1 노드 컨택홀(Hnc1)은 제 3 노드 연결 패턴(Pnc3) 상에 배치된 제 2 층간 절연층(35), 제 2 게이트 절연층(33), 회로 절연층(130), 제 1 보호층(17), 및 제 1 층간 절연층(15)을 관통하도록 형성됨으로써 제 3 노드 연결 패턴(Pnc3)의 일부를 노출시킨다. 이에 따라, 제 1 화소 회로(PC1)의 제 3 노드(N3)에 연결된 제 3 노드 연결 패턴(Pnc3)의 일부는 제 3 노드 컨택홀(Hnc3)을 통해 노출된다.
상기 제 4 노드 컨택홀(Hnc4)은, 도 15에 도시된 바와 같이, 제 1 회로층(110)에 배치된 제 4 노드 연결 패턴(Pnc4)의 일부를 노출시킨다. 일 예에 따른 제 4 노드 컨택홀(Hnc4)은 제 4 노드 연결 패턴(Pnc4) 상에 배치된 제 2 층간 절연층(35)과 제 2 게이트 절연층(33) 및 회로 절연층(130)을 관통하도록 형성됨으로써 제 4 노드 연결 패턴(Pnc4)의 일부를 노출시킨다. 이에 따라, 제 1 화소 회로(PC1)의 제 4 노드(N4)에 연결된 제 4 노드 연결 패턴(Pnc4)의 일부는 제 4 노드 컨택홀(Hnc4)을 통해 노출된다.
도 4와 도 8 및 도 12를 참조하면, 상기 제 1 회로 커넥터(Cc1)는 제 1 회로층(110)에 형성된 제 1 노드(N1)와 제 2 회로층(150)에 형성된 제 1' 노드(N1')를 전기적으로 연결한다. 일 예에 따른 제 1 회로 커넥터(Cc1)는 제 1 전극 컨택홀(Hec1)과 제 1 노드 컨택홀(Hnc1) 각각과 중첩되도록 제 2 층간 절연층(35) 상에 섬 형태로 형성되어 제 1 회로층(110)의 제 1 노드(N1)와 제 2 회로층(150)의 제 1' 노드(N1')를 전기적으로 연결한다. 이 경우, 제 1 회로 커넥터(Cc1)의 일측은 제 1 전극 컨택홀(Hec1)을 통해 제 2 회로층(150)의 제 1' 노드(N1')와 전기적으로 연결됨으로써 제 2 회로층(150)의 제 1' 노드(N1')를 통해 데이터 공급 트랜지스터(Tds)의 제 2 소스/드레인 전극과 전기적으로 연결된다. 제 1 회로 커넥터(Cc1)의 타측은 제 1 노드 컨택홀(Hnc1)을 통해 제 1 회로층(110)의 제 1 노드 연결 패턴(Pnc1)과 전기적으로 연결됨으로써 제 1 노드 연결 패턴(Pnc1)을 통해 제 1 회로층(110)의 제 1 노드(N1)와 전기적으로 연결된다.
도 4와 도 8 및 도 13을 참조하면, 상기 제 2 회로 커넥터(Cc2)는 제 1 회로층(110)에 형성된 제 2 노드(N2)와 제 2 회로층(150)에 형성된 제 2' 노드(N2')를 전기적으로 연결한다. 일 예에 따른 제 2 회로 커넥터(Cc2)는 제 2 전극 컨택홀(Hec2)과 제 2 노드 컨택홀(Hnc2) 각각과 중첩되도록 제 2 층간 절연층(35) 상에 섬 형태로 형성되어 제 1 회로층(110)의 제 2 노드(N2)와 제 2 회로층(150)의 제 2' 노드(N2')를 전기적으로 연결한다. 이 경우, 제 2 회로 커넥터(Cc2)의 일측은 제 2 전극 컨택홀(Hec2)을 통해 제 2 회로층(150)의 제 2' 노드(N2')와 전기적으로 연결됨으로써 제 2 회로층(150)의 제 2' 노드(N2')를 통해 제 2 샘플링 트랜지스터(Ts2)의 제 2 소스/드레인 전극과 전기적으로 연결된다. 제 2 회로 커넥터(Cc2)의 타측은 제 2 노드 컨택홀(Hnc2)을 통해 제 1 회로층(110)의 제 2 노드 연결 패턴(Pnc2)과 전기적으로 연결됨으로써 제 2 노드 연결 패턴(Pnc2)을 통해 제 1 회로층(110)의 제 2 노드(N2)와 전기적으로 연결된다.
도 4와 도 8 및 도 14를 참조하면, 상기 제 3 회로 커넥터(Cc3)는 제 1 회로층(110)에 형성된 제 3 노드(N3)와 제 2 회로층(150)에 형성된 제 3' 노드(N3')를 전기적으로 연결한다. 일 예에 따른 제 3 회로 커넥터(Cc3)는 제 3 전극 컨택홀(Hec3)과 제 3 노드 컨택홀(Hnc3) 각각과 중첩되도록 제 2 층간 절연층(35) 상에 섬 형태로 형성되어 제 1 회로층(110)의 제 3 노드(N3)와 제 2 회로층(150)의 제 3' 노드(N3')를 전기적으로 연결한다. 이 경우, 제 3 회로 커넥터(Cc3)의 일측은 제 3 전극 컨택홀(Hec3)을 통해 제 2 회로층(150)의 제 3' 노드(N3')와 전기적으로 연결됨으로써 제 2 회로층(150)의 제 3' 노드(N3')를 통해 제 1 샘플링 트랜지스터(Ts1)의 제 2 소스/드레인 전극과 전기적으로 연결된다. 제 3 회로 커넥터(Cc3)의 타측은 제 3 노드 컨택홀(Hnc3)을 통해 제 1 회로층(110)의 제 3 노드 연결 패턴(Pnc3)과 전기적으로 연결됨으로써 제 3 노드 연결 패턴(Pnc3)을 통해 제 1 회로층(110)의 제 3 노드(N3), 즉 구동 트랜지스터(Tdr)의 게이트 전극과 전기적으로 연결된다.
도 4와 도 8 및 도 14를 참조하면, 상기 제 4 회로 커넥터(Cc4)는 제 1 회로층(110)에 형성된 제 4 노드(N4)와 제 2 회로층(150)에 형성된 제 4' 노드(N4')를 전기적으로 연결한다. 일 예에 따른 제 4 회로 커넥터(Cc4)는 제 4 전극 컨택홀(Hec4)과 제 4 노드 컨택홀(Hnc4) 각각과 중첩되도록 제 2 층간 절연층(35) 상에 섬 형태로 형성되어 제 1 회로층(110)의 제 4 노드(N4)와 제 2 회로층(150)의 제 4' 노드(N4')를 전기적으로 연결한다. 이 경우, 제 4 회로 커넥터(Cc4)의 일측은 제 4 전극 컨택홀(Hec4)을 통해 제 2 회로층(150)의 제 4' 노드(N4')와 전기적으로 연결됨으로써 제 2 회로층(150)의 제 4' 노드(N4')를 통해 제 2 초기화 트랜지스터(Ti2)의 제 2 소스/드레인 전극과 전기적으로 연결된다. 제 4 회로 커넥터(Cc4)의 타측은 제 4 노드 컨택홀(Hnc4)을 통해 제 1 회로층(110)의 제 4 노드 연결 패턴(Pnc4)과 전기적으로 연결됨으로써 제 4 노드 연결 패턴(Pnc4)을 통해 제 1 회로층(110)의 제 4 노드(N4)와 전기적으로 연결된다.
일 예에 따른 제 1 내지 제 4 회로 커넥터(Cc1, Cc2, Cc3, Cc4)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
이와 같은, 제 1 내지 제 4 회로 커넥터(Cc1, Cc2, Cc3, Cc4)는 화소(P) 내에 서로 나란하게 배치된 초기화 제어 라인(ICL)과 스캔 제어 라인(SCL) 사이에 밀집되어 배치됨으로써 트랜지스터들 과의 간섭이 최소화될 수 있으며, 특히 화소(P)의 크기를 증가시키지 않으면서 제 1 회로층(110)과 제 2 회로층(150)을 전기적으로 연결할 수 있다.
다시 도 8 내지 도 11을 도 4와 결부하면, 상기 제 2 보호층(37)은 제 1 내지 제 4 회로 커넥터(Cc1, Cc2, Cc3, Cc4)와 제 2 층간 절연층(35)을 덮도록 회로 절연층(130) 상에 형성된다. 제 2 보호층(37)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
상기 제 3 라인 컨택홀(Hlc3)은 데이터 공급 트랜지스터(Tds)의 제 1 소스/드레인 전극, 즉 제 2 반도체층(31)의 제 1 고농도 도핑 영역(HD1) 일부를 노출시킨다. 일 예에 따른 제 3 라인 컨택홀(Hlc3)은 제 2 반도체층(31)의 제 1 고농도 도핑 영역(HD1) 상에 배치된 제 2 게이트 절연층(33)과 제 2 층간 절연층(35) 및 제 2 보호층(37)을 관통하도록 형성됨으로써 제 2 반도체층(31)의 제 1 고농도 도핑 영역(HD1) 일부를 노출시킨다.
상기 제 4 라인 컨택홀(Hlc4)은 제 1 초기화 제어 트랜지스터(Ti1)의 제 1 소스/드레인 전극, 즉 제 3 반도체층(41)의 제 4 고농도 도핑 영역(HD4) 일부를 노출시킨다. 일 예에 따른 제 4 라인 컨택홀(Hlc4)은 제 3 반도체층(41)의 제 4 고농도 도핑 영역(HD4) 상에 배치된 제 2 게이트 절연층(33)과 제 2 층간 절연층(35) 및 제 2 보호층(37)을 관통하도록 형성됨으로써 제 3 반도체층(41)의 제 4 고농도 도핑 영역(HD4) 일부를 노출시킨다.
상기 데이터 라인(DL)은 제 3 라인 컨택홀(Hlc3)을 지나가도록 제 2 방향(Y)을 따라 제 2 보호층(37) 상에 형성된다. 이러한 데이터 라인(DL)은 제 3 라인 컨택홀(Hlc3)을 통해 제 2 반도체층(31)의 제 1 고농도 도핑 영역(HD1)과 전기적으로 연결됨으로써 데이터 공급 트랜지스터(Tec1)의 제 1 소스/드레인 전극과 전기적으로 연결된다.
상기 데이터 라인(DL)은 제 3 라인 컨택홀(Hlc3)을 지나가도록 제 2 방향(Y)을 따라 제 2 보호층(37) 상에 형성된다. 이러한 데이터 라인(DL)은 제 3 라인 컨택홀(Hlc3)을 통해 제 2 반도체층(31)의 제 1 고농도 도핑 영역(HD1)과 전기적으로 연결됨으로써 데이터 공급 트랜지스터(Tec1)의 제 1 소스/드레인 전극에 데이터 신호를 공급한다.
상기 초기화 전압 라인(IVL)은 데이터 라인(DL)과 나란하면서 제 4 라인 컨택홀(Hlc4)을 지나가도록 제 2 방향(Y)을 따라 제 2 보호층(37) 상에 형성된다. 이 경우, 초기화 전압 라인(IVL)은 서로 나란하게 형성된 제 3 반도체층(41)의 제 3 및 제 4 채널 영역(CA3, CA4) 사이에 배치될 수 있다. 이러한 초기화 전압 라인(IVL)은 제 4 라인 컨택홀(Hlc4)을 통해 제 3 반도체층(31)의 제 4 고농도 도핑 영역(HD4)과 전기적으로 연결됨으로써 제 1 및 제 2 초기화 트랜지스터(Ti1, Ti2) 각각의 제 1 소스/드레인 전극에 초기화 전압을 동시에 공급한다.
상기 데이터 라인(DL)과 초기화 전압 라인(IVL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층으로 형성되거나, 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성될 수 있다.
이상과 같은 본 출원의 일 예는 화소(P)의 화소 회로를 제 1 회로층(110)과 제 2 회로층(130)으로 분리하여 화소 영역에 적층함으로써 고해상도 구현에 따라 화소(P)의 크기가 감소되더라도 화소(P) 내에 화소 회로를 충분히 배치할 수 있고, 이를 통해 고해상도를 갖는 발광 표시 장치를 구현할 수 있다.
본 출원의 예에서는 화소를 구성하는 트랜지스터들이 모두 P 타입으로 구현되는 것만을 개시하고 있으나, 반드시 이에 한정되지 않고, 2층 이상의 회로층으로 적층하여 초고해상도의 화소를 구현하는 본 출원의 기술적 특징을 벗어나지 않는 범위 내에서 모두 N 타입으로 변형되거나, 일부의 트랜지스터가 N 타입으로 변형될 수 있다.
본 출원에 따른 발광 표시 장치는 고해상도를 요구하는 스마트 폰(smart phone), 이동 통신 단말기, 모바일 폰, 태블릿 PC(personal computer), 스마트 와치(smart watch), 와치 폰(watch phone), 또는 웨어러블 기기(wearable device) 등과 같은 휴대용 전자 기기, 텔레비전, 노트북, 모니터, 또는 냉장고 등의 가전 기기, 가상 영상 표시 장치, 또는 헤드 마운티드 표시 장치 등의 다양한 제품에 적용될 수 있다.
본 출원에 따른 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 출원의 일 예에 따른 발광 표시 장치는 기판 상의 화소 영역에 각각 배치된 복수의 화소를 포함하며, 복수의 화소 각각은 구동 트랜지스터를 포함하는 제 1 화소 회로를 갖는 제 1 회로층, 제 1 회로층과 중첩되고 제 1 화소 회로에 데이터 신호를 공급하는 데이터 공급 트랜지스터를 포함하는 제 2 화소 회로를 갖는 제 2 회로층, 제 1 회로층과 제 2 회로층 사이에 배치된 회로 절연층, 및 제 1 화소 회로와 전기적으로 연결된 발광 소자를 갖는 발광 소자층을 포함할 수 있다.
본 출원의 일 예에서, 제 1 회로층은 기판과 회로 절연층 사이에 배치될 수 있다.
본 출원의 일 예에서, 제 2 회로층은 회로 절연층을 통해 제 2 화소 회로를 제 1 회로 회로와 전기적으로 연결하는 복수의 회로 커넥터를 더 포함할 수 있다.
본 출원의 일 예에서, 제 1 화소 회로는 제 2 화소 회로로부터 공급되는 데이터 신호에 기초한 구동 트랜지스터의 게이트-소스 전압에 대응되는 데이터 전류를 발광 소자에 공급할 수 있다.
본 출원의 일 예에서, 구동 트랜지스터는 제 1 노드에 연결된 제 1 소스/드레인 전극과 제 2 노드에 연결된 제 2 소스/드레인 전극 및 제 3 노드에 연결된 게이트 전극을 포함하며, 제 1 화소 회로는 발광 제어 신호에 따라 턴-온되어 제 1 노드에 화소 구동 전압을 공급하는 제 1 발광 제어 트랜지스터, 발광 제어 신호에 따라 턴-온되어 제 2 노드와 제 4 노드 사이의 전류 패스를 형성하는 제 2 발광 제어 트랜지스터, 및 구동 트랜지스터의 게이트 전극으로 이루어진 제 1 커패시터 전극 및 제 1 커패시터 전극과 중첩되고 화소 구동 전압이 공급되는 제 2 커패시터 전극을 갖는 스토리지 커패시터를 포함하며, 발광 소자는 제 4 노드와 전기적으로 연결될 수 있다.
본 출원의 일 예에서, 제 1 회로층은 제 1 화소 회로에 발광 제어 신호를 공급하는 발광 제어 라인, 제 1 화소 회로에 화소 구동 전압을 공급하는 화소 구동 전원 라인, 화소 구동 전원 라인과 제 1 발광 제어 트랜지스터의 제 1 소스/드레인 전극을 전기적으로 연결시키는 제 1 라인 컨택홀, 및 화소 구동 전원 라인과 제 2 커패시터 전극을 전기적으로 연결시키는 제 2 라인 컨택홀을 더 포함할 수 있다.
본 출원의 일 예에서, 제 2 화소 회로는 스캔 제어 신호에 따라 턴-온되어 제 1 노드에 데이터 신호를 공급하는 데이터 공급 트랜지스터, 스캔 제어 신호에 따라 턴-온되어 제 2 노드와 제 3 노드를 전기적으로 연결하는 샘플링 트랜지스터, 초기화 제어 신호에 따라 턴-온되어 초기화 전압을 제 3 노드에 공급하는 제 1 초기화 트랜지스터, 및 초기화 제어 신호에 따라 턴-온되어 초기화 전압을 제 4 노드에 공급하는 제 2 초기화 트랜지스터를 포함할 수 있다.
본 출원의 일 예에서, 샘플링 트랜지스터는 제 2 노드와 제 3 노드 사이에 직렬 접속된 제 1 및 제 2 샘플링 트랜지스터를 포함할 수 있다.
본 출원의 일 예에서, 제 2 회로층은, 제 2 화소 회로에 데이터 신호를 공급하는 데이터 라인, 제 2 화소 회로에 스캔 제어 신호를 공급하는 스캔 제어 라인, 제 2 화소 회로에 초기화 제어 신호를 공급하는 초기화 제어 라인, 데이터 라인과 데이터 공급 트랜지스터의 제 1 소스/드레인 전극을 전기적으로 연결시키는 제 3 라인 컨택홀, 및 초기화 전압 라인을 제 1 초기화 트랜지스터과 제 2 초기화 트랜지스터 각각의 제 1 소스/드레인 전극과 전기적으로 연결하는 제 3 라인 컨택홀을 더 포함할 수 있다.
본 출원의 일 예에서, 제 1 회로층은 제 1 노드와 전기적으로 연결된 제 1 노드 연결 패턴, 제 2 노드와 전기적으로 연결된 제 2 노드 연결 패턴, 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 제 3 노드 연결 패턴, 및 제 4 노드와 전기적으로 연결된 제 4 노드 연결 패턴을 더 포함하며, 제 1 내지 제 4 노드 연결 패턴 각각은 제 2 화소 회로와 전기적으로 연결될 수 있다.
본 출원의 일 예에서, 제 2 회로층은 제 1 내지 제 4 노드 연결 패턴 각각과 전기적으로 연결된 제 1 내지 제 4 회로 커넥터, 스캔 제어 라인에 공급되는 스캔 제어 신호에 따라 턴-온되어 데이터 라인으로부터 공급되는 데이터 신호를 제 1 회로 커넥터에 공급하는 데이터 공급 트랜지스터, 스캔 제어 신호에 따라 턴-온되어 제 2 회로 커넥터와 제 3 회로 커넥터를 전기적으로 연결하는 샘플링 트랜지스터, 초기화 제어 라인에 공급되는 초기화 제어 신호에 따라 턴-온되어 초기화 전압 라인으로부터 공급되는 초기화 전압을 제 3 회로 커넥터에 공급하는 제 1 초기화 트랜지스터, 및 초기화 제어 신호에 따라 턴-온되어 초기화 전압을 제 4 회로 커넥터에 공급하는 제 2 초기화 트랜지스터를 포함할 수 있다.
본 출원의 일 예에서, 초기화 제어 라인과 스캔 제어 라인은 서로 나란하게 배치되며, 제 1 내지 제 4 회로 커넥터는 초기화 제어 라인과 스캔 제어 라인 사이에 배치될 수 있다.
본 출원의 일 예에서, 제 2 회로층을 덮는 평탄화층, 및 발광 소자층을 덮는 봉지층을 더 포함하며, 발광 소자는 제 1 화소 회로와 전기적으로 연결된 화소 구동 전극, 화소 구동 전극 상에 배치된 발광층, 및 발광층과 전기적으로 연결된 캐소드 전극층을 포함할 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
10: 기판 110: 제 1 회로층
130: 회로 절연층 150: 제 2 회로층
160: 평탄화층 170: 발광 소자층
190: 봉지층 PC1: 제 1 화소 회로
PC2: 제 2 화소 회로

Claims (13)

  1. 기판 상의 화소 영역에 각각 배치된 복수의 화소를 포함하며,
    상기 복수의 화소 각각은,
    구동 트랜지스터를 포함하는 제 1 화소 회로를 갖는 제 1 회로층;
    상기 제 1 회로층과 중첩되고 상기 제 1 화소 회로에 데이터 신호를 공급하는 데이터 공급 트랜지스터를 포함하는 제 2 화소 회로를 갖는 제 2 회로층;
    상기 제 1 회로층과 상기 제 2 회로층 사이에 배치된 회로 절연층; 및
    상기 제 1 화소 회로와 전기적으로 연결된 발광 소자를 갖는 발광 소자층을 포함하는, 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 회로층은 상기 기판과 상기 회로 절연층 사이에 배치된, 발광 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 2 회로층은 상기 회로 절연층을 통해 상기 제 2 화소 회로를 상기 제 1 회로 회로와 전기적으로 연결하는 복수의 회로 커넥터를 더 포함하는, 발광 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 화소 회로는 상기 제 2 화소 회로로부터 공급되는 상기 데이터 신호에 기초한 상기 구동 트랜지스터의 게이트-소스 전압에 대응되는 데이터 전류를 상기 발광 소자에 공급하는, 발광 표시 장치.
  5. 제 1 항에 있어서,
    상기 구동 트랜지스터는 제 1 노드에 연결된 제 1 소스/드레인 전극과 제 2 노드에 연결된 제 2 소스/드레인 전극 및 제 3 노드에 연결된 게이트 전극을 포함하며,
    상기 제 1 화소 회로는,
    발광 제어 신호에 따라 턴-온되어 상기 제 1 노드에 화소 구동 전압을 공급하는 제 1 발광 제어 트랜지스터;
    상기 발광 제어 신호에 따라 턴-온되어 상기 제 2 노드와 제 4 노드 사이의 전류 패스를 형성하는 제 2 발광 제어 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극으로 이루어진 제 1 커패시터 전극 및 상기 제 1 커패시터 전극과 중첩되고 상기 화소 구동 전압이 공급되는 제 2 커패시터 전극을 갖는 스토리지 커패시터를 포함하며,
    상기 발광 소자는 상기 제 4 노드와 전기적으로 연결된, 발광 표시 장치.
  6. 제 5 항에 있어서,
    상기 제 1 회로층은,
    상기 제 1 화소 회로에 상기 발광 제어 신호를 공급하는 발광 제어 라인;
    상기 제 1 화소 회로에 상기 화소 구동 전압을 공급하는 화소 구동 전원 라인;
    상기 화소 구동 전원 라인과 상기 제 1 발광 제어 트랜지스터의 제 1 소스/드레인 전극을 전기적으로 연결시키는 제 1 라인 컨택홀; 및
    상기 화소 구동 전원 라인과 상기 제 2 커패시터 전극을 전기적으로 연결시키는 제 2 라인 컨택홀을 더 포함하는, 발광 표시 장치.
  7. 제 5 항에 있어서,
    상기 제 2 화소 회로는,
    스캔 제어 신호에 따라 턴-온되어 상기 제 1 노드에 데이터 신호를 공급하는 데이터 공급 트랜지스터;
    상기 스캔 제어 신호에 따라 턴-온되어 상기 제 2 노드와 상기 제 3 노드를 전기적으로 연결하는 샘플링 트랜지스터;
    초기화 제어 신호에 따라 턴-온되어 초기화 전압을 상기 제 3 노드에 공급하는 제 1 초기화 트랜지스터; 및
    상기 초기화 제어 신호에 따라 턴-온되어 상기 초기화 전압을 상기 제 4 노드에 공급하는 제 2 초기화 트랜지스터를 포함하는, 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 샘플링 트랜지스터는 상기 제 2 노드와 상기 제 3 노드 사이에 직렬 접속된 제 1 및 제 2 샘플링 트랜지스터를 포함하는, 발광 표시 장치.
  9. 제 7 항에 있어서,
    상기 제 2 회로층은,
    상기 제 2 화소 회로에 데이터 신호를 공급하는 데이터 라인;
    상기 제 2 화소 회로에 스캔 제어 신호를 공급하는 스캔 제어 라인;
    상기 제 2 화소 회로에 상기 초기화 제어 신호를 공급하는 초기화 제어 라인;
    상기 데이터 라인과 상기 데이터 공급 트랜지스터의 제 1 소스/드레인 전극을 전기적으로 연결시키는 제 3 라인 컨택홀; 및
    상기 초기화 전압 라인을 상기 제 1 초기화 트랜지스터과 상기 제 2 초기화 트랜지스터 각각의 제 1 소스/드레인 전극과 전기적으로 연결하는 제 3 라인 컨택홀을 더 포함하는, 발광 표시 장치.
  10. 제 5 항에 있어서,
    상기 제 1 회로층은,
    상기 제 1 노드와 전기적으로 연결된 제 1 노드 연결 패턴;
    상기 제 2 노드와 전기적으로 연결된 제 2 노드 연결 패턴;
    상기 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 제 3 노드 연결 패턴; 및
    상기 제 4 노드와 전기적으로 연결된 제 4 노드 연결 패턴을 더 포함하며,
    상기 제 1 내지 제 4 노드 연결 패턴 각각은 상기 제 2 화소 회로와 전기적으로 연결된, 발광 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 2 회로층은,
    상기 제 1 내지 제 4 노드 연결 패턴 각각과 전기적으로 연결된 제 1 내지 제 4 회로 커넥터;
    스캔 제어 라인에 공급되는 스캔 제어 신호에 따라 턴-온되어 데이터 라인으로부터 공급되는 데이터 신호를 상기 제 1 회로 커넥터에 공급하는 데이터 공급 트랜지스터;
    상기 스캔 제어 신호에 따라 턴-온되어 상기 제 2 회로 커넥터와 상기 제 3 회로 커넥터를 전기적으로 연결하는 샘플링 트랜지스터;
    초기화 제어 라인에 공급되는 초기화 제어 신호에 따라 턴-온되어 초기화 전압 라인으로부터 공급되는 초기화 전압을 상기 제 3 회로 커넥터에 공급하는 제 1 초기화 트랜지스터; 및
    상기 초기화 제어 신호에 따라 턴-온되어 상기 초기화 전압을 상기 제 4 회로 커넥터에 공급하는 제 2 초기화 트랜지스터를 포함하는, 발광 표시 장치.
  12. 제 10 항에 있어서,
    상기 초기화 제어 라인과 상기 스캔 제어 라인은 서로 나란하게 배치되며,
    상기 제 1 내지 제 4 회로 커넥터는 상기 초기화 제어 라인과 상기 스캔 제어 라인 사이에 배치된, 발광 표시 장치.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 2 회로층을 덮는 평탄화층; 및
    상기 발광 소자층을 덮는 봉지층을 더 포함하며,
    상기 발광 소자는,
    상기 제 1 화소 회로와 전기적으로 연결된 화소 구동 전극;
    상기 화소 구동 전극 상에 배치된 발광층; 및
    상기 발광층과 전기적으로 연결된 캐소드 전극층을 포함하는, 발광 표시 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749688B2 (en) 2019-12-24 2023-09-05 Lg Display Co., Ltd. Light emitting display panel

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586495B2 (en) * 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR102544555B1 (ko) * 2018-08-02 2023-06-19 삼성디스플레이 주식회사 화소 회로 및 이를 포함하는 표시 장치
CN111627350B (zh) * 2020-06-23 2022-06-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板及显示装置
KR20220071580A (ko) * 2020-11-24 2022-05-31 엘지디스플레이 주식회사 투명 표시 장치
WO2022118368A1 (ja) * 2020-12-01 2022-06-09 シャープ株式会社 表示装置
KR20220143225A (ko) * 2021-04-15 2022-10-25 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
CN116601698A (zh) * 2021-10-29 2023-08-15 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
CN117501833A (zh) * 2022-05-31 2024-02-02 京东方科技集团股份有限公司 显示基板以及显示装置
WO2024113102A1 (zh) * 2022-11-28 2024-06-06 京东方科技集团股份有限公司 显示基板和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120736A (ko) * 2013-04-04 2014-10-14 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP2018022143A (ja) * 2016-07-22 2018-02-08 株式会社半導体エネルギー研究所 表示装置および電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080061766A (ko) 2006-12-28 2008-07-03 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR20110076305A (ko) * 2009-12-29 2011-07-06 엘지디스플레이 주식회사 액정 표시 장치
KR101156440B1 (ko) 2010-03-09 2012-06-18 삼성모바일디스플레이주식회사 유기 발광 표시 장치
CN102496601B (zh) 2011-12-15 2014-02-05 华映视讯（吴江）有限公司 像素结构及其制造方法
US9190456B2 (en) 2012-04-25 2015-11-17 Ignis Innovation Inc. High resolution display panel with emissive organic layers emitting light of different colors
KR102211966B1 (ko) 2013-10-14 2021-02-15 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
CN104637972A (zh) 2013-11-08 2015-05-20 昆山工研院新型平板显示技术中心有限公司 一种高分辨率的有机发光显示器及其制造方法
KR20150054210A (ko) 2013-11-11 2015-05-20 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102216995B1 (ko) 2014-06-26 2021-02-22 삼성디스플레이 주식회사 유기발광 표시장치
CN107579056A (zh) 2016-07-05 2018-01-12 群创光电股份有限公司 阵列基板结构与显示装置
CN106298852A (zh) 2016-08-22 2017-01-04 华南理工大学 一种显示器件的像素单元版图结构
CN106206430B (zh) 2016-10-11 2021-01-01 深圳市华星光电技术有限公司 一种薄膜晶体管结构的制作方法
KR20180061723A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기발광 표시장치
CN106531084B (zh) * 2017-01-05 2019-02-05 上海天马有机发光显示技术有限公司 有机发光显示面板及其驱动方法、有机发光显示装置
CN107845648A (zh) 2017-10-31 2018-03-27 上海天马有机发光显示技术有限公司 一种阵列基板、有机发光显示面板及显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120736A (ko) * 2013-04-04 2014-10-14 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP2018022143A (ja) * 2016-07-22 2018-02-08 株式会社半導体エネルギー研究所 表示装置および電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749688B2 (en) 2019-12-24 2023-09-05 Lg Display Co., Ltd. Light emitting display panel

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