KR20220071580A - 투명 표시 장치 - Google Patents

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pixel
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emission control
unit
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홍순환
김창수
권혁준
진경아
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엘지디스플레이 주식회사
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Abstract

본 발명은 높은 투과율을 가지는 동시에 높은 해상도를 가질 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 제1 방향으로 연장된 제1 신호 라인부, 제2 방향으로 연장되고 제1 센싱 스캔 라인, 제2 센싱 스캔 라인, 초기화 라인 및 발광 제어 라인을 포함하는 제2 신호 라인부, 인접한 2개의 제1 신호 라인부들 사이 및 인접한 2개의 제2 신호 라인부들 사이에 구비된 투과부, 및 제1 신호 라인부 및 제2 신호 라인부가 교차하는 교차 영역에 구비된 화소를 포함한다. 발광 제어 라인은 적어도 일부 영역에서 상기 초기화 라인과 중첩된다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다. 그러나, 투명 표시 장치는 투과 영역으로 인하여 해상도가 떨어질 수 있다. 투명 표시 장치는 해상도가 높아질수록 투과율이 감소하는 문제가 있다.
또한, 투명 표시 장치는 투과 영역으로 인하여 서브 화소들 간의 이격 거리가 커지므로, 서브 화소 간격이 인지되어 화질 열화가 발생할 수 있다.
본 발명은 투과율을 향상시키는 동시에 높은 해상도를 구현할 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 서브 화소 간격이 인지되는 것을 방지하고 최적의 화질을 가지는 투명 표시 장치를 제공하는 것을 다른 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 제1 방향으로 연장된 제1 신호 라인부, 제2 방향으로 연장되고 제1 센싱 스캔 라인, 제2 센싱 스캔 라인, 초기화 라인 및 발광 제어 라인을 포함하는 제2 신호 라인부, 인접한 2개의 제1 신호 라인부들 사이 및 인접한 2개의 제2 신호 라인부들 사이에 구비된 투과부, 및 제1 신호 라인부 및 제2 신호 라인부가 교차하는 교차 영역에 구비된 화소를 포함한다. 발광 제어 라인은 적어도 일부 영역에서 상기 초기화 라인과 중첩된다.
본 발명의 다른 실시예에 따른 투명 표시 장치는 제1 방향으로 연장된 제1 신호 라인부, 제2 방향으로 연장되고 제1 라인을 포함하는 제2 신호 라인부, 인접한 2개의 제1 신호 라인부들 사이 및 인접한 2개의 제2 신호 라인부들 사이에 구비된 투과부, 및 제1 신호 라인부 및 제2 신호 라인부가 교차하는 교차 영역을 중심으로 배치된 복수의 회로부들을 포함한다. 제1 라인은 직선부 및 직선부에서 분기되어 복수의 회로부들 각각에 신호를 제공하는 분기부를 포함한다.
본 발명은 2개의 단위 화소가 하나의 투과부와 대응될 수 있다. 이에 따라, 본 발명은 투과부의 총 면적이 증가되어 높은 투과율을 가지는 동시에 높은 해상도를 가질 수 있다.
또한, 본 발명은 DRD 방식으로 구동함으로써, 제2 방향으로 연장된 제2 신호 라인부의 형성 면적을 감소시킬 수 있다. 또한, 본 발명은 DRD 방식으로 구동됨에도 불구하고, 제1 방향으로 연장된 제1 신호 라인부의 형성 면적이 증가하는 것을 최소화시킬 수 있다. 이에 따라, 본 발명은 투과도를 향상시킬 수 있다.
또한, 본 발명은 홀수 행의 제1 신호 라인과 중첩되는 제1 화소 및 짝수 행의 제2 신호 라인과 중첩되는 제2 화소에서 서브 화소들의 배열 순서가 상이할 수 있다. 본 발명은 최적의 화소 구조를 가짐으로써, 화질 열화가 발생하는 것을 방지할 수 있다.
또한, 본 발명은 제1 신호 라인 및 제2 신호 라인이 교차하는 교차 영역을 중심으로 복수의 서브 화소들이 모여서 배치됨으로써, 화질 선명도 및 가독성을 향상시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이다.
도 4는 제1 신호 라인, 제2 신호 라인 및 화소를 개략적으로 보여주는 도면이다.
도 5는 제1 단위 화소에 포함된 서브 화소들의 배치를 설명하기 위한 도면이다.
도 6은 제2 단위 화소에 포함된 서브 화소들의 배치를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동부의 구성을 개략적으로 보여주는 도면이다.
도 8은 회로부의 일 예를 보여주는 회로도이다.
도 9는 복수의 회로부들과 복수의 라인들 간의 연결관계를 보여주는 도면이다.
도 10은 도 8 및 도 9의 회로부의 동작 타이밍의 일 예를 보여주는 도면이다.
도 11은 화소 영역 내에 배치된 복수의 라인들 및 복수의 회로부들의 일 예를 보여주는 평면도이다.
도 12는 도 11의 I-I'의 일 예를 보여주는 단면도이다.
도 13은 도 11의 II-II'의 일 예를 보여주는 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 투명 표시 장치를 보여주는 사시도이고, 도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
이하에서, X축은 게이트 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
투명 표시 패널(110)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
표시 영역(DA)에는 제1 신호 라인부들(SL1), 제2 신호 라인부들(SL2) 및 화소들(P)이 구비될 수 있으며, 비표시 영역(NDA)에는 패드들이 배치된 패드 영역(PA) 및 적어도 하나의 게이트 구동부(205)가 구비될 수 있다.
제1 신호 라인부들(SL1)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 신호 라인부들(SL2)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 제1 신호 라인부들(SL1)과 교차될 수 있다. 화소들(P)은 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)이 교차하는 영역에 구비되며, 소정의 광을 방출하여 화상을 표시한다.
게이트 구동부(205)는 스캔 라인에 접속되어 스캔 신호들을 공급한다. 이러한 게이트 구동부(205)는 투명 표시 패널(110)의 표시 영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부(205)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 부착될 수도 있다.
일 예로, 게이트 구동부(205)는 도 2에 도시된 바와 같이 표시 영역(DA)의 제1 측 바깥쪽의 비표시 영역(NDA)에 형성된 제1 게이트 구동부(205a) 및 표시 영역(DA)의 제1 측과 마주보는 제2 측 바깥쪽의 비표시 영역(NDA)에 형성된 제2 게이트 구동부(205b)를 포함할 수 있으나, 반드시 이에 한정되지는 않는다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
투명 표시 패널(110)의 패드 영역(PA)에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 3은 도 2의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이고, 도 4는 제1 신호 라인부, 제2 신호 라인부 및 화소를 개략적으로 보여주는 도면이고, 도 5는 제1 단위 화소에 포함된 서브 화소들의 배치를 설명하기 위한 도면이고, 도 6은 제2 단위 화소에 포함된 서브 화소들의 배치를 설명하기 위한 도면이다.
도 3 내지 도 6을 참조하면, 투명 표시 패널(110)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
표시 영역(DA)은 투과부(TA)와 비투과부를 포함한다. 투과부(TA)는 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과부는 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과부(TA)는 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과부는 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과부(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과부에는 제1 신호 라인부(SL1)가 배치된 제1 및 제2 비투과부(NTA1, NTA2), 제2 신호 라인부(SL2)가 배치된 제3 및 제4 비투과부(NTA3, NTA4), 그리고, 화소(P)를 포함할 수 있다.
제1 신호 라인부(SL1)는 표시 영역(DA)에서 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 신호 라인부들(SL1)은 서로 이격 배치될 수 있다.
일 예로, 제1 신호 라인부(SL1)는 센싱 스캔 라인을 포함할 수 있다. 이때, 제1 신호 라인부(SL1)는 도 4에 도시된 바와 같이 제1 및 제2 센싱 스캔 라인(SSL1, SSL2)들을 포함할 수 있다. 예컨대, 제1 센싱 스캔 라인(SSL1)은 제1 단위 화소(UP1)에 포함된 복수의 서브 화소들(SP1, SP3) 중 하나와 제2 단위 화소(UP2)에 포함된 복수의 서브 화소들(SP2, SP3) 중 하나에 제1 센싱 스캔 신호를 제공할 수 있다. 제2 센싱 스캔 라인(SSL2)은 제1 단위 화소(UP1)에 포함된 복수의 서브 화소들(SP1, SP3) 중 다른 하나와 제2 단위 화소(UP2)에 포함된 복수의 서브 화소들(SP2, SP3) 중 다른 하나에 제2 센싱 스캔 신호를 제공할 수 있다.
이하에서는 제1 신호 라인부(SL1)가 복수의 라인을 포함하는 경우, 하나의 제1 신호 라인부(SL1)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 제1 신호 라인부(SL1)가 제1 및 제2 센싱 스캔 라인(SSL1, SSL2), 초기화 라인, 발광 제어 라인을 포함하는 경우, 하나의 제1 신호 라인부(SL1)는 제1 및 제2 센싱 스캔 라인(SSL1, SSL2), 초기화 라인, 발광 제어 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다.
제2 신호 라인부(SL2)는 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 제1 신호 라인부(SL1)와 교차될 수 있다. 복수의 제2 신호 라인부들(SL2)은 서로 이격 배치될 수 있다.
일 예로, 제2 신호 라인부(SL2)는 데이터 라인을 포함할 수 있다. 이때, 제2 신호 라인부(SL2)는 도 4에 도시된 바와 같이 2개의 데이터 라인을 포함할 수 있다. 예컨대, 제2 신호 라인부(SL2)는 제1 단위 화소(UP1)에 포함된 복수의 서브 화소들(SP1, SP3)에 제1 데이터 전압을 공급하는 제1 데이터 라인(DL1), 및 제2 단위 화소(UP2)에 포함된 복수의 서브 화소들(SP2, SP3)에 제2 데이터 전압을 공급하는 제2 데이터 라인(DL2)을 포함할 수 있다.
한편, 도 4에 도시하고 있지 않지만, 제2 신호 라인부(SL2)는 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인 중 적어도 하나를 더 포함할 수 있다.
이하에서는 제2 신호 라인부(SL2)가 복수의 라인을 포함하는 경우, 하나의 제2 신호 라인부(SL2)는 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 제2 신호 라인부(SL2)가 제1 및 제2 데이터 라인(DL1, DL2), 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인을 포함하는 경우, 하나의 제2 신호 라인부(SL2)는 제1 및 제2 데이터 라인(DL1, DL2), 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다.
화소 전원 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3) 각각의 구동 트랜지스터에 제1 전원을 공급할 수 있다. 공통 전원 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3)의 캐소드 전극에 제2 전원을 공급할 수 있다. 이때, 제2 전원은 서브 화소들(SP1, SP2, SP3)에 공통적으로 공급하는 공통 전원일 수 있다. 레퍼런스 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3) 각각의 구동 트랜지스터에 초기화 전압(또는 센싱 전압)을 공급할 수 있다.
인접한 제1 신호 라인부들(SL1) 사이에는 투과부(TA)가 배치될 수 있다. 구체적으로, 투과부(TA)는 홀수 행의 제1 신호 라인부(SL1-1)가 배치된 제1 비투과부(NTA1)와 짝수 행의 제1 신호 라인부(SL1-2)가 배치된 제2 비투과부(NTA2) 사이에 배치될 수 있다. 즉, 투과부(TA)는 홀수 행의 제1 신호 라인부(SL1-1)와 짝수 행의 제1 신호 라인부(SL1-2) 사이에 배치될 수 있다.
또한, 인접한 제2 신호 라인부들(SL2) 사이에는 투과부(TA)가 배치될 수 있다. 구체적으로, 투과부(TA)는 홀수 행의 제2 신호 라인부(SL2-1)가 배치된 제3 비투과부(NTA3)과 짝수 행의 제2 신호 라인부(SL2-2)가 배치된 제4 비투과부(NTA4) 사이에 배치될 수 있다. 즉, 투과부(TA)는 홀수 행의 제2 신호 라인부(SL2-1)와 짝수 행의 제2 신호 라인부(SL2-2) 사이에 배치될 수 있다. 투과부(TA)는 2개의 제1 신호 라인부들(SL1-1, SL1-2) 및 2개의 제2 신호 라인부들(SL2-1, SL2-2)에 의하여 둘러싸일 수 있다.
이러한 투과부(TA)는 제1 방향으로의 길이가 제2 방향으로의 길이 보다 긴 형상을 가질 수 있다. 제1 방향으로 연장된 제1 신호 라인부(SL1)는 제2 방향으로 연장된 제2 신호 라인부(SL2) 보다 작은 폭을 가질 수 있다. 제1 신호 라인부(SL1)는 센싱 스캔 라인들(SSL1, SSL2), 초기화 라인, 발광 제어 라인을 포함하며, 제2 신호 라인부(SL2)은 데이터 라인들(DL1, DL2) 이외에 화소 전원 라인 및 공통 전원 라인 중 하나가 포함될 수 있다. 화소 전원 라인 및 공통 전원 라인은 높은 전압이 인가되므로, 센싱 스캔 라인들(SSL1, SSL2), 초기화 라인, 발광 제어 라인이나 데이터 라인들(DL1, DL2) 보다 넓은 폭을 가져야 한다. 이에, 제2 신호 라인부(SL2)는 제1 신호 라인부(SL1) 보다 넓은 폭을 가질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 투과부(TA)의 크기를 증가시킴으로써, 투과율을 향상시킬 수 있다. 하나의 투과부(TA)의 크기가 증가되면, 하나의 투과부(TA)를 둘러싸고 있는 제1 신호 라인부(SL1) 및 제2 신호 라인부(SL2) 중 적어도 하나의 길이도 증가될 수 있다.
투과부(TA)의 제2 방향으로의 길이를 길게 형성하는 경우, 인접한 2개의 투과부(TA) 사이에 배치되는 제2 신호 라인부(SL2)의 길이가 증가될 수 있다. 한편, 투과부(TA)의 제1 방향으로의 길이를 길게 형성하는 경우, 인접한 2개의 투과부(TA) 사이에 배치되는 제1 신호 라인부(SL1)의 길이가 증가될 수 있다. 제1 신호 라인부(SL1)는 제2 신호 라인부(SL2) 보다 작은 폭을 가지므로, 길이 증가에 따른 면적 증가율이 작다. 제1 신호 라인부(SL1) 및 제2 신호 라인부(SL2)이 구비되는 영역은 광이 투과되지 않는 비투과부에 해당하므로, 투과부(TA)의 제1 방향으로의 길이를 증가시키는 것이 제2 방향으로의 길이를 증가시키는 것보다 비투과부의 면적 증가율이 작다.
이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과부(TA)의 제1 방향의 길이를 증가시킴으로써, 투과부(TA)의 크기를 증가시키고, 투과율을 향상시킬 수 있다.
화소들(P)은 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)이 교차하는 교차 영역(IA)에 구비되며, 소정의 광을 방출하여 화상을 표시한다. 발광부(EA)는 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)는 도 3에 도시된 바와 같이 홀수 행의 제1 신호 라인부(SL1-1)와 중첩되는 제1 화소(P1) 및 짝수 행의 제1 신호 라인부(SL1-2)와 중첩되는 제2 화소(P2)를 포함할 수 있다.
제1 화소(P1)는 홀수 행의 제1 신호 라인부(SL1-1)가 배치된 제1 비투과부(NTA1)와 홀수 행의 제2 신호 라인부(SL2-1)가 배치된 제3 비투과부(NTA3)가 교차하는 교차 영역에 구비될 수 있다. 또한, 제1 화소(P1)는 홀수 행의 제1 신호 라인부(SL1-1)가 배치된 제1 비투과부(NTA1)와 짝수 행의 제2 신호 라인부(SL2-2)가 배치된 제4 비투과부(NTA4)가 교차하는 교차 영역에 구비될 수 있다. 홀수 행의 제2 신호 라인부(SL2-1)와 중첩되는 제1 화소(P1)는 짝수 행의 제2 신호 라인부(SL2-2)와 중첩되는 제1 화소(P1)와 서브 화소들(SP1, SP2, SP3)의 배열 순서가 동일하므로, 제1 화소(P1)가 홀수 행의 제1 신호 라인부(SL1-1) 및 제2 신호 라인부(SL2)이 교차하는 교차 영역에 배치되는 것으로 설명할 수 있다.
제2 화소(P2)는 짝수 행의 제1 신호 라인부(SL1-2)가 배치된 제2 비투과부(NTA2)와 홀수 행의 제2 신호 라인부(SL2-1)가 배치된 제3 비투과부(NTA3)가 교차하는 교차 영역에 구비될 수 있다. 또한, 제2 화소(P2)는 짝수 행의 제1 신호 라인부(SL1-2)가 배치된 제2 비투과부(NTA2)와 짝수 행의 제2 신호 라인부(SL2-2)가 배치된 제4 비투과부(NTA4)가 교차하는 교차 영역에 구비될 수 있다. 홀수 행의 제2 신호 라인부(SL2-1)와 중첩되는 제2 화소(P2)는 짝수 행의 제2 신호 라인부(SL2-2)와 중첩되는 제2 화소(P2)와 서브 화소들(SP1, SP2, SP3)의 배열 순서가 동일하므로, 제2 화소(P2)가 짝수 행의 제1 신호 라인부(SL1-2) 및 제2 신호 라인부(SL2)이 교차하는 교차 영역에 배치되는 것으로 설명할 수 있다.
제1 화소(P1) 및 제2 화소(P2) 각각은 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)를 포함할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)이 교차하는 교차 영역(IA)에 2개의 단위 화소(UP1, UP2)가 구비될 수 있다.
본 발명이 일 실시예에 따른 투명 표시 패널(110)은 하나의 교차 영역에 2개의 단위 화소(UP1, UP2)를 구비함으로써, 투과부(TA)의 크기를 증가시켜 투과율을 향상시키는 동시에 높은 해상도도 가질 수 있다.
제1 단위 화소(UP1) 및 제2 단위 화소(UP2) 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 적어도 둘을 포함할 수 있다. 이때, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 하나는 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)에 중복해서 배치될 수 있다.
예컨대, 제2 서브 화소(SP2)는 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)에 중복해서 배치될 수 있다. 즉, 제1 단위 화소(UP1)는 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)를 포함하고, 제2 단위 화소(UP2)는 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다.
제1 서브 화소(SP1)는 제1 색 광을 방출하는 제1 발광부(EA1)을 포함할 수 있으며, 제2 서브 화소(SP2)는 제2 색 광을 방출하는 제2 발광부(EA2)을 포함할 수 있으며, 제3 서브 화소(SP3)는 제3 색 광을 방출하는 제3 발광부(EA3)을 포함할 수 있다.
일 예로, 제1 내지 제3 발광 영역들(EA1, EA2, EA3)은 모두 서로 다른 색의 광을 방출할 수 있다. 예컨대, 제1 발광부(EA1)은 녹색 광을 방출할 수 있으며, 제2 발광부(EA2)은 청색 광을 방출할 수 있으며, 제3 발광부(EA3)은 적색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다. 또한, 각각의 서브 화소(SP1, SP2, SP3)의 배열 순서는 다양하게 변경될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 녹색 광을 방출하는 녹색 서브 화소이고, 제2 서브 화소(SP2)가 청색 광을 방출하는 청색 서브 화소이며, 제3 서브 화소(SP3)가 적색 광을 방출하는 적색 서브 화소인 것으로 설명하도록 한다. 또한, 제1 단위 화소(UP1)는 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)를 포함하고, 제2 단위 화소(UP2)는 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 것으로 설명하고 있으나, 반드시 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2)에서 제1 내지 제3 서브 화소(SP1, SP2, SP3)의 배열 순서가 상이한 것이 특징이다. 제1 화소(P1) 및 제2 화소(P2)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 적어도 하나의 위치가 상이할 수 있다.
구체적으로, 제1 화소(P1) 및 제2 화소(P2)는 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)의 위치가 상이하다. 제1 화소(P1)는 교차 영역(IA)을 중심으로 제1 방향(D1 방향)에 제1 단위 화소(UP1)가 배치되고, 제1 방향(D1 방향)과 반대인 제2 방향(D2 방향)에 제2 단위 화소(UP2)가 배치될 수 있다. 반면, 제2 화소(P2)는 제1 화소(P1)와 달리 교차 영역(IA)을 중심으로 제2 방향(D2 방향)에 제1 단위 화소(UP1)가 배치되고, 제1 방향(D1 방향)에 제2 단위 화소(UP2)가 배치될 수 있다.
한편, 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)는 제1 화소(P1) 및 제2 화소(P2)에서 배열 순서가 상이할 수 있다. 이에 따라, 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)는 제1 화소(P1) 및 제2 화소(P2)에서 위치 및 형상이 상이할 수 있다.
구체적으로, 제1 화소(P1) 및 제2 화소(P2) 각각에는 4개의 서브 화소들이 배치될 수 있도록 교차 영역(IA)을 중심으로 4개의 서브 화소 영역들이 구비될 수 있다. 제1 화소(P1) 및 제2 화소(P2) 각각에는 제1 신호 라인부(SL1)와 중첩되는 제1 서브 화소 영역, 제2 신호 라인부(SL2)와 중첩되는 제2 서브 화소 영역, 제1 신호 라인부(SL1)와 중첩되고 상기 제1 서브 화소 영역과 마주보는 제3 서브 화소 영역, 및 제2 신호 라인부(SL2)와 중첩되고 상기 제2 서브 화소 영역과 마주보는 제4 서브 화소 영역을 포함할 수 있다.
제1 화소(P1)는 교차 영역(IA)을 중심으로 제1 방향(D1 방향)에 제1 단위 화소(UP1)가 배치될 수 있다. 제1 화소(P1)의 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1)는 홀수 행의 제1 신호 라인부(SL1-1) 상에 배치될 수 있다. 이러한 제1 화소(P1)의 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1)는 제1 화소(P1)의 제1 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제1 화소(P1)의 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1)는 제1 측 방향으로 제1 신호 라인부(SL1-1)를 따라 돌출된 돌출부를 포함할 수 있다.
그리고, 제1 화소(P1)의 제1 단위 화소(UP1)에 포함된 제3 서브 화소(SP3)는 제2 신호 라인부(SL2) 상에 배치될 수 있다. 이러한 제1 화소(P1)의 제1 단위 화소(UP1)에 포함된 제3 서브 화소(SP3)는 제1 화소(P1)의 제2 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제1 화소(P1)의 제1 단위 화소(UP1)에 포함된 제3 서브 화소(SP3)는 제2 측 방향으로 제2 신호 라인부(SL2)을 따라 돌출된 돌출부를 포함할 수 있다.
제2 화소(P2)는 제1 화소(P1)와 달리 교차 영역(IA)을 중심으로 제2 방향(D2 방향)에 제1 단위 화소(UP1)가 배치될 수 있다. 제2 화소(P2)의 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1)는 짝수 행의 제1 신호 라인부(SL1-2) 상에 배치될 수 있다. 이러한 제2 화소(P2)의 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1)는 제1 화소(P1)와 달리 제2 화소(P2)의 제3 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제2 화소(P2)의 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1)는 제1 화소(P1)의 제1 서브 화소(SP1)가 돌출된 방향과 반대인 제3 측 방향으로 제1 신호 라인부(SL1-2)을 따라 돌출된 돌출부를 포함할 수 있다.
그리고, 제2 화소(P2)의 제1 단위 화소(UP1)에 포함된 제3 서브 화소(SP3)는 제2 신호 라인부(SL2) 상에 배치될 수 있다. 이러한 제2 화소(P2)의 제1 단위 화소(UP1)에 포함된 제3 서브 화소(SP3)는 제1 화소(P1)와 달리 제2 화소(P2)의 제4 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제2 화소(P2)의 제1 단위 화소(UP1)에 포함된 제3 서브 화소(SP3)는 제2 측 방향으로 제2 신호 라인부(SL2)을 따라 돌출된 돌출부를 포함할 수 있다.
제1 화소(P1)의 제1 단위 화소(UP1)와 제2 화소(P2)의 제1 단위 화소(UP1)가 상술한 바와 같은 배열순서를 가지는 경우, 제1 화소(P1)의 제1 서브 화소(SP1)와 제2 화소(P2)의 제1 서브 화소(SP1)의 대각 길이(c1, c2)는 도 5에 도시된 바와 같이 제1 화소(P1)의 제1 서브 화소(SP1)와 제2 화소(P2)의 제1 서브 화소(SP1)의 세로 길이(b) 보다 길 수 있다. 또한, 제1 화소(P1)의 제1 서브 화소(SP1)와 제2 화소(P2)의 제1 서브 화소(SP1)의 대각 길이(c1, c2)는 제1 화소(P1)의 제1 서브 화소(SP1)와 제2 화소(P2)의 제1 서브 화소(SP1)의 가로 길이(a) 보다 짧을 수 있다.
제1 서브 화소(SP1)가 녹색 서브 화소인 경우, 녹색 광은 적색 광 및 청색 광 보다 높은 휘도를 가질 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 휘도가 높은 녹색 서브 화소를 균일하게 배치함으로써, 최적의 화질을 구현할 수 있다.
제1 화소(P1) 및 제2 화소(P2)는 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)의 위치가 동일하고, 제1 단위 화소(UP1)에 포함된 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)의 배열순서가 동일할 수 있다. 제1 서브 화소(SP1)가 제1 화소(P1) 및 제2 화소(P2) 각각에서 동일한 위치에 배치되므로, 제2 신호 라인부(SL2) 또는 제1 신호 라인부(SL1)과 나란하게 일렬로 배치될 수 있다. 이러한 경우, 이미지에서 녹색 서브 화소들이 라인으로 인지될 수 있다. 그리고, 녹색 서브 화소가 높은 휘도를 가지는 경우, 녹색 서브 화소들로 이루어진 라인이 보다 쉽게 인지될 수 있다.
이를 방지하기 위하여, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 서브 화소(SP1)를 제1 화소(P1) 및 제2 화소(P2)에서 다른 위치에 배치할 수 있다. 제1 화소(P1)는 제1 서브 화소(SP1)를 제1 서브 화소 영역에 배치하고, 제2 화소(P2)는 제1 서브 화소(SP1)를 제1 서브 화소 영역이 아닌 제1 서브 화소 영역과 마주보는 위치에 구비된 제3 서브 화소 영역에 배치할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 서브 화소(SP1)가 제2 신호 라인부(SL2)과 나란하게 일렬로 배치되지 않으므로, 이미지에서 제1 서브 화소(SP1)가 라인으로 인지되지 않을 수 있다.
한편, 제1 화소(P1)의 제1 서브 화소(SP1)는 제1 측 방향으로 제1 신호 라인부(SL1-1)을 따라 돌출된 돌출부를 포함하고, 제2 화소(P2)의 제1 서브 화소(SP1)는 제1 화소(P1)의 제1 서브 화소(SP1)가 돌출된 방향과 반대인 제3 측 방향으로 제1 신호 라인부(SL1-2)을 따라 돌출된 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1)의 제1 서브 화소(SP1) 및 제2 화소(P2)의 제1 서브 화소(SP1) 각각이 제1 신호 라인부(SL1)을 따라 돌출됨으로써, 제1 서브 화소(SP1)의 발광 면적을 증가시키고 비발광 영역(NEA)의 면적을 감소시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 발광 효율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1)의 제1 서브 화소(SP1) 및 제2 화소(P2)의 제1 서브 화소(SP1) 각각에 구비된 돌출부들이 서로 다른 방향으로 구비됨으로써, 제1 서브 화소(SP1)가 보다 균일하게 배치될 수 있다.
제1 화소(P1) 및 제2 화소(P2)는 제1 단위 화소(UP1)뿐만 아니라 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)의 배열순서도 상이할 수 있다. 이에 따라, 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 제1 화소(P1) 및 제2 화소(P2)에서 위치 및 형상이 상이할 수 있다.
구체적으로, 제1 화소(P1)는 교차 영역(IA)을 중심으로 제2 방향(D2 방향)에 제2 단위 화소(UP2)가 배치될 수 있다. 제1 화소(P1)의 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2)는 홀수 행의 제1 신호 라인부(SL1-1) 상에 배치될 수 있다. 이러한 제1 화소(P1)의 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2)는 제1 화소(P1)의 제3 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제1 화소(P1)의 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2)는 제1 단위 화소(UP1)의 제1 서브 화소(SP1)가 돌출된 방향과 반대인 제3 측 방향으로 제1 신호 라인부(SL1-1)를 따라 돌출된 돌출부를 포함할 수 있다.
그리고, 제1 화소(P1)의 제2 단위 화소(UP2)에 포함된 제3 서브 화소(SP3)는 제2 신호 라인부(SL2) 상에 배치될 수 있다. 이러한 제1 화소(P1)의 제2 단위 화소(UP2)에 포함된 제3 서브 화소(SP3)는 제1 화소(P1)의 제4 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제1 화소(P1)의 제2 단위 화소(UP2)에 포함된 제3 서브 화소(SP3)는 제1 단위 화소(UP1)의 제3 서브 화소(SP3)가 돌출된 방향과 반대인 제2 측 방향으로 제2 신호 라인부(SL2)를 따라 돌출된 돌출부를 포함할 수 있다.
제2 화소(P2)는 제1 화소(P1)와 달리 교차 영역(IA)을 중심으로 제1 방향(D1 방향)에 제2 단위 화소(UP2)가 배치될 수 있다. 제2 화소(P2)의 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2)는 제1 화소(P1)와 달리 제1 신호 라인부(SL1)이 아닌 제2 신호 라인부(SL2) 상에 배치될 수 있다. 이러한 제2 화소(P2)의 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2)는 제1 화소(P1)와 달리 제2 화소(P2)의 제2 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제2 화소(P2)의 제2 단위 화소(UP2)에 포함된 제2 서브 화소(SP2)는 제2 측 방향으로 제2 신호 라인부(SL2)를 따라 돌출된 돌출부를 포함할 수 있다.
그리고, 제2 화소(P2)의 제2 단위 화소(UP2)에 포함된 제3 서브 화소(SP3)는 제1 화소(P1)와 달리 제2 신호 라인부(SL2)가 아닌 짝수 행의 제1 신호 라인부(SL1-2) 상에 배치될 수 있다. 이러한 제2 화소(P2)의 제2 단위 화소(UP2)에 포함된 제3 서브 화소(SP3)는 제1 화소(P1)와 달리 제2 화소(P2)의 제1 서브 화소 영역에 구비될 수 있다. 일 실시예에 있어서, 제2 화소(P2)의 제2 단위 화소(UP2)에 포함된 제3 서브 화소(SP3)는 제1 측 방향으로 짝수 행의 제1 신호 라인부(SL1-2)를 따라 돌출된 돌출부를 포함할 수 있다. 제2 화소(P2)의 제2 단위 화소(UP2)의 제3 서브 화소(SP3)는 제1 화소(P1)의 제1 단위 화소(UP1)의 제1 서브 화소(SP1)와 나란하게 배치될 수 있다.
제1 화소(P1)의 제2 단위 화소(UP2)와 제2 화소(P2)의 제2 단위 화소(UP2)가 상술한 바와 같은 배열순서를 가지는 경우, 인접한 2개의 제1 화소(P1)의 제2 서브 화소들(SP2) 간의 가로 길이(a1)는 인접한 2개의 제2 화소(P2)의 제2 서브 화소들(SP2) 간의 가로 길이(a2)와 상이할 수 있다. 구체적으로, 인접한 2개의 제1 화소(P1)의 제2 서브 화소들(SP2) 간의 가로 길이(a1)는 도 6에 도시된 바와 같이 인접한 2개의 제2 화소(P2)의 제2 서브 화소들(SP2) 간의 가로 길이(a2) 보다 길 수 있다.
제1 화소(P1) 및 제2 화소(P2) 각각은 제3 서브 화소(SP3)를 2개씩 포함할 수 있다. 제1 화소(P1)는 2개의 제3 서브 화소(SP3)가 제2 신호 라인부(SL2)를 따라 서로 마주보도록 배치될 수 있다. 그리고, 제2 화소(P2)는 2개의 제3 서브 화소(SP3) 중 하나가 제1 신호 라인부(SL1) 상에 배치되고, 다른 하나가 제2 신호 라인부(SL2) 상에 배치될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2)에서 제3 서브 화소(SP3)의 배치가 상이함에 따라, 이미지에서 제3 서브 화소(SP3)가 라인으로 인지되는 것을 방지할 수 있다.
2개의 제3 서브 화소(SP3)는 제1 화소(P1) 및 제2 화소(P2) 모두에서 제2 신호 라인부(SL2)를 따라 서로 마주보도록 배치될 수 있다. 이러한 경우, 제3 서브 화소(SP3)가 제2 신호 라인부(SL2)를 따라 일렬로 배치되므로, 이미지에서 제3 서브 화소(SP3)가 라인으로 인지될 수 있다. 제2 신호 라인부(SL2)들은 제1 신호 라인부들(SL1) 보다 이격거리가 크므로, 제3 서브 화소(SP3)들로 이루어진 라인이 보다 쉽게 인지될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2)에서 제3 서브 화소(SP3)를 상이하게 배치함으로써, 제3 서브 화소(SP3)가 제2 신호 라인부(SL2)를 따라 일렬로 배치되는 것을 방지할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이미지에서 제3 서브 화소(SP3)가 라인으로 인지되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 상술한 바와 같이 홀수 행의 제1 신호 라인부(SL1-1) 상에 구비된 제1 화소(P1)와 짝수 행의 제1 신호 라인부(SL1-2) 상에 구비된 제2 화소(P2) 각각에 구비된 서브 화소들(SP1, SP2, SP3)을 다르게 배치할 수 있다. 상술한 바와 같은 제1 화소(P1) 및 제2 화소(P2)가 구비된 투명 표시 패널(110)은 높은 투과율을 가지는 동시에 높은 해상도를 가질 수 있으며, 더 나아가, 최적의 화질을 제공할 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P)가 투과부(TA)를 바라보는 복수의 측들을 포함하고, 화소(P)의 복수의 측들 각각이 제1 신호 라인부(SL1) 및 제2 신호 라인부(SL2) 각각에 대하여 경사를 가지는 것을 특징으로 한다.
구체적으로, 화소(P)는 투과부(TA)를 바라보는 제1 측(S1)과 제2 측(S2), 제1측(S1)과 마주보는 제3 측(S3) 및 제2 측(S2)과 마주보는 제4 측(S4)을 포함할 수 있다. 일 예로, 화소(P)는 4개의 측들(S1, S2, S3, S4)로 이루어진 마름모 형상에 제1 신호 라인부(SL1)을 따라 돌출된 돌출부를 가질 수 있다. 이러한 경우, 투과부(TA)는 화소(P)의 크기 및 배치에 따라 육각 형상 또는 팔각 형상을 가질 수 있다.
화소(P)의 제1 측(S1), 제2 측(S2), 제3 측(S3) 및 제4 측(S4) 각각은 제1 신호 라인부(SL1)과 평행하거나 수직하지 않고 경사를 가질 수 있다. 즉, 화소(P)의 제1 측(S1), 제2 측(S2), 제3 측(S3) 및 제4 측(S4) 각각은 제1 신호 라인부(SL1)에 대하여 0보다 크고 90보다 작은 경사를 가질 수 있다. 일 예로, 화소(P)의 제1 측(S1), 제2 측(S2), 제3 측(S3) 및 제4 측(S4) 각각은 제1 신호 라인부(SL1)에 대하여 30보다 크고 60보다 작은 경사를 가진 사선으로 이루어질 수 있다.
또한, 화소(P)의 제1 측(S1), 제2 측(S2), 제3 측(S3) 및 제4 측(S4) 각각은 제2 신호 라인부(SL2)과 평행하거나 수직하지 않고 경사를 가질 수 있다. 즉, 화소(P)의 제1 측(S1), 제2 측(S2), 제3 측(S3) 및 제4 측(S4) 각각은 제2 신호 라인부(SL2)에 대하여 0보다 크고 90보다 작은 경사를 가질 수 있다. 일 예로, 화소(P)의 제1 측(S1), 제2 측(S2), 제3 측(S3) 및 제4 측(S4) 각각은 제2 신호 라인부(SL2)에 대하여 30보다 크고 60보다 작은 경사를 가진 사선으로 이루어질 수 있다.
한편, 비투과부는 화소(P)가 구비되어 발광하는 발광부(EA)과 광이 발광하지 않는 비발광 영역(NEA)으로 구분될 수 있다.
발광부(EA)에는 복수의 서브 화소들(SP1, SP2, SP3)이 구비되어 소정의 색 광이 방출될 수 있으며, 복수의 서브 화소들(SP1, SP2, SP3) 각각에 구비된 제1 발광부(EA1), 제2 발광부(EA2) 및 제3 발광부(EA3)을 포함할 수 있다.
비발광 영역(NEA)에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 제1 블랙 매트릭스(BM1), 제2 블랙 매트릭스(BM2), 제3 블랙 매트릭스(BM3) 및 제4 블랙 매트릭스(BM4)를 포함할 수 있다.
제1 블랙 매트릭스(BM1)는 복수의 서브 화소들(SP1, SP2, SP3) 사이에 구비되어, 복수의 서브 화소들(SP1, SP2, SP3) 간에 혼색이 발생하는 것을 방지할 수 있다.
제2 블랙 매트릭스(BM2)는 복수의 서브 화소들(SP1, SP2, SP3) 각각과 투과부(TA) 사이에 구비되어, 복수의 서브 화소들(SP1, SP2, SP3) 각각에서 발생한 광이 시야각에 따라 다른 색 광으로 보이는 것을 방지할 수 있다.
제3 블랙 매트릭스(BM3)는 제1 방향으로 인접하게 배치된 화소들(P) 사이에 구비되어, 제1 방향으로 인접하게 배치된 화소들(P) 간에 혼색이 발생하는 것을 방지하고, 외부로부터 입사된 광이 제1 신호 라인부(SL1)에서 반사되는 것을 방지할 수 있다.
제4 블랙 매트릭스(BM4)는 제2 방향으로 인접하게 배치된 화소들(P) 사이에 구비되어, 제2 방향으로 인접하게 배치된 화소들(P) 간에 혼색이 발생하는 것을 방지하고, 외부로부터 입사된 광이 제2 신호 라인부(SL2)에서 반사되는 것을 방지할 수 있다.
블랙 매트릭스(BM)는 광을 차단 또는 흡수하는 물질로 이루어지므로, 블랙 매트릭스(BM)가 형성된 영역에서는 서브 화소들(SP1, SP2, SP3)에서 발생한 광이 통과되지 않고 외부로부터 입사된 광도 투과되지 않을 수 있다. 이에 따라, 블랙 매트릭스(BM)가 형성된 영역은 광이 방출되지 않는 비발광 영역(NEA)에 해당한다.
블랙 매트릭스(BM)는 광을 차단 또는 흡수하므로, 투명 표시 패널(110)의 투과도에 큰 영향을 줄 수 있다. 구체적으로, 투명 표시 패널(110)은 블랙 매트릭스(BM)가 형성된 영역, 즉, 비발광 영역(NEA)이 증가할수록 투과도가 감소할 수 있다. 반면, 투명 표시 패널(110)은 비발광 영역(NEA)이 감소할수록 투과도가 증가할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 블랙 매트릭스(BM)가 형성된 영역, 즉, 비발광 영역(NEA)을 감소시키기 위한 화소(P) 구조를 가진다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P)가 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)이 교차하는 교차 영역(IA)에 구비되며, 화소(P)의 복수의 측들(S1, S2, S3, S4)이 제1 신호 라인부(SL1) 및 제2 신호 라인부(SL2) 각각에 대하여 경사를 가지도록 한다. 이와 같은 화소(P)를 가진 투명 표시 패널(110)은 복수의 측들(S1, S2, S3, S4)이 제1 신호 라인부(SL1) 및 제2 신호 라인부(SL2)에 평행하거나 수직하는 화소(P)를 가진 투명 표시 패널 보다 투과부(TA)의 외곽 길이를 감소시킬 수 있다.
즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 서브 화소들(SP1, SP2, SP3) 각각과 투과부(TA) 사이에 구비된 제2 블랙 매트릭스(BM2), 제1 방향으로 인접하게 배치된 화소들(P) 사이에 구비된 제3 블랙 매트릭스(BM3) 및 제2 방향으로 인접하게 배치된 화소들(P) 사이에 구비된 제4 블랙 매트릭스(BM4)의 총 면적을 감소시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 블랙 매트릭스(BM)가 형성된 영역, 즉, 비발광 영역(NEA)이 감소됨에 따라 투과도를 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 화소(P)를 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)가 교차하는 교차 영역(IA)에 구비하고, 화소(P)가 교차 영역(IA)을 중심으로 배치된 복수의 서브 화소들(SP1, SP2, SP3)을 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 서브 화소들(SP1, SP2, SP3)이 교차 영역(IA)을 중심으로 모여서 배치됨으로써, 화질 선명도 및 가독성을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 서브 화소들(SP1, SP2, SP3) 사이에 구비된 제1 비발광 영역(NEA1)이 제1 신호 라인부(SL1) 및 제2 신호 라인부(SL2) 각각에 대하여 경사를 가질 수 있다. 예컨대, 블랙 매트릭스(BM)는 교차 영역(IA)으로부터 화소(P)의 측들(S1, S2, S3, S4) 각각의 중간 지점까지 구비될 수 있다. 이와 같이 블랙 매트릭스(BM)가 구비된 투명 표시 패널(110)은 복수의 서브 화소들(SP1, SP2, SP3) 사이에서 블랙 매트릭스(BM)가 제1 신호 라인부(SL1) 또는 제2 신호 라인부(SL2)를 따라 구비된 투명 표시 패널 보다 제1 비발광 영역(NEA1)을 감소시킬 수 있다.
즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 서브 화소들(SP1, SP2, SP3) 사이에 구비된 제1 블랙 매트릭스(BM1)의 면적을 감소시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 블랙 매트릭스(BM)가 형성된 영역, 즉, 비발광 영역(NEA)이 감소됨에 따라 투과도를 향상시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 DRD(Double Rate Driving) 방식으로 구동될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 단위 화소에 포함된 서브 화소들이 하나의 데이터 라인을 공유하고, 단위 화소에 포함된 서브 화소들이 각각 2개의 센싱 스캔 라인에 연결될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 데이터 라인에 연결된 인접한 서브 화소들에 데이터 전압을 시분할 공급할 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 DRD 방식으로 구동함으로써, 데이터 라인의 수를 감소시킬 수 있고, 이로 인하여, 제2 신호 라인부(SL2)의 형성 면적을 감소시킬 수 있다.
그러나, DRD 방식은 데이터 라인의 수를 1/2로 감소시키는 반면, 스캔 라인의 수를 2배로 증가시킬 수 있다. 이러한 이유로, DRD 방식으로 구동하는 투명 표시 패널(110)은 제2 신호 라인부(SL2)가 형성된 영역의 면적이 감소되나, 제1 신호 라인부(SL1)가 형성된 영역의 면적은 증가하게 된다.
본 발명은 DRD 구동 방식에서 제1 신호 라인부(SL1)의 형성 면적을 최소화시킬 수 있는 투명 표시 패널(110)을 제공하고자 한다.
이하에서는 도 7 내지 도 13을 참조하여 게이트 구동부(205) 및 게이트 구동부(205)로부터 신호를 공급 받는 제1 신호 라인부에 대하여 보다 구체적으로 설명하도록 한다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동부의 구성을 개략적으로 보여주는 도면이다.
도 7을 참조하면, 게이트 구동부(205)는 복수의 센싱 스캔 라인들로 센싱 스캔 신호를 순차적으로 공급함으로써, 복수의 센싱 스캔 라인을 순차적으로 구동한다.
게이트 구동부(205)는 제1 센싱 신호 발생부(SS1[1], SS1[2], … , SS1[n-1], SS1[n]), 제2 센싱 신호 발생부(SS2[1], SS2[2], … , SS2[n-1], SS2[n]), 초기화 신호 발생부(IS[1], IS[2], … , IS[n-1], IS[n]) 및 발광 제어 신호 발생부(EM[1], EM[2], … , EM[n-1], EM[n])을 포함할 수 있다.
제1 센싱 신호 발생부(SS1[1], SS1[2], … , SS1[n-1], SS1[n])는 서브 화소(SP1, SP2, SP3)들에 포함된 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 제1 센싱 스캔 신호(SSS1[1], SSS1[2], … , SSS1[n-1], SSS1[n])를 발생시키는 회로일 수 있다. 제1 센싱 신호 발생부(SS1[1], SS1[2], … , SS1[n-1], SS1[n])는 제1 센싱 스캔 라인(SSL1)을 통해 제1 센싱 스캔 신호(SSS1[1], SSS1[2], … , SSS1[n-1], SSS1[n])를 공급할 수 있다.
제2 센싱 신호 발생부(SS2[1], SS2[2], … , SS2[n-1], SS2[n])은 서브 화소(SP1, SP2, SP3)들에 포함된 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 제2 센싱 스캔 신호(SSS2[1], SSS2[2], … , SSS2[n-1], SSS2[n])를 발생시키는 회로일 수 있다. 제2 센싱 신호 발생부(SS2[1], SS2[2], … , SS2[n-1], SS2[n])은 제2 센싱 스캔 라인(SSL2)을 통해 제2 센싱 스캔 신호(SSS2[1], SSS2[2], … , SSS2[n-1], SSS2[n])을 공급할 수 있다.
하나의 수평 라인에는 제1 센싱 신호 발생부(SS1[1], SS1[2], … , SS1[n-1], SS1[n]) 및 제2 센싱 신호 발생부(SS2[1], SS2[2], … , SS2[n-1], SS2[n])이 구비되어, 순차적으로 동작할 수 있다.
초기화 신호 발생부(IS[1], IS[2], … , IS[n-1], IS[n])는 초기 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 초기화 신호(ISS[1], ISS[2], … , ISS[n-1], ISS[n])를 발생시키는 회로일 수 있다. 초기화 신호 발생부(IS[1], IS[2], … , IS[n-1], IS[n])는 초기화 라인(IL)을 통해 초기화 신호(ISS[1], ISS[2], … , ISS[n-1], ISS[n])을 공급할 수 있다.
발광 제어 신호 발생부(EM[1], … , EM[n])은 서브 화소(SP1, SP2, SP3)들에 포함된 발광제어 트랜지스터를 턴온 또는 턴 오프하기 위해 사용되는 발광 제어 신호(EMS[1], EMS[2], … , EMS[n-1], EMS[n])를 발생시키는 회로일 수 있다. 발광 제어 신호 발생부(EM[1], … , EM[n])은 발광 제어 라인(EML)을 통해 발광 제어 신호(EMS[1], EMS[2], … , EMS[n-1], EMS[n])를 공급할 수 있다.
일 실시예에 있어서, 발광 제어 신호 발생부(EM[1], EM[2], … , EM[n-1], EM[n])는 도 7에 도시된 바와 같이 2개의 수평 라인에 공유될 수 있으나, 반드시 이에 한정되지는 않는다. 다른 일 실시예에 있어서, 발광 제어 신호 발생부(EM[1], EM[2], … , EM[n-1], EM[n])는 4개의 수평 라인에 공유될 수도 있다.
상술한 바와 같은 게이트 구동부(205)를 포함하는 투명 표시 패널(110)은 하나의 수평 라인에 2개의 센싱 스캔 라인(SSL1, SSL2), 초기화 라인(IL) 및 발광 제어 라인(EML)이 구비될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 센싱 스캔 라인(SSL1)에 연결된 서브 화소들 및 제2 센싱 스캔 라인(SSL2)에 연결된 서브 화소들이 초기화 라인(IL) 및 발광 제어 라인(EML)을 공유하도록 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 초기화 라인(IL) 및 발광 제어 라인(EML) 각각의 수를 감소시킬 수 있다.
도 8은 회로부의 일 예를 보여주는 회로도이고, 도 9는 복수의 회로부들과 복수의 라인들 간의 연결관계를 보여주는 도면이며, 도 10은 도 8 및 도 9의 회로부의 동작 타이밍의 일 예를 보여주는 도면이다. 도 11은 화소 영역 내에 배치된 복수의 라인들 및 복수의 회로부들의 일 예를 보여주는 평면도이다. 도 12는 도 11의 I-I'의 일 예를 보여주는 단면도이고, 도 13은 도 11의 II-II'의 일 예를 보여주는 단면도이다.
도 8 내지 도 13을 참조하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)이 교차하는 교차 영역(IA)에 화소(P)들이 구비될 수 있다.
화소(P)들은 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)를 포함할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)이 교차하는 교차 영역(IA)에 2개의 단위 화소(UP1, UP2)가 구비될 수 있다.
제1 단위 화소(UP1) 및 제2 단위 화소(UP2) 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 적어도 둘을 포함할 수 있다. 이때, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 하나는 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)에 중복해서 배치될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 단위 화소(UP1)는 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)를 포함하고, 제2 단위 화소(UP2)는 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 것으로 설명하고 있으나, 반드시 이에 한정되는 것은 아니다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인부(SL1)와 제2 신호 라인부(SL2)이 교차하는 교차 영역(IA)을 중심으로 복수의 회로부(CA)들이 구비될 수 있다. 복수의 회로부(CA)들은 서브 화소들과 대응될 수 있다. 예컨대, 교차 영역(IA)에 구비된 화소(P)가 4개의 서브 화소들을 포함하는 경우, 4개의 서브 화소들 각각에 대응되는 4개의 회로부(CA)들이 도 11에 도시된 바와 같이 교차 영역(IA)을 중심으로 배치될 수 있다.
복수의 회로부(CA)들은 제1 단위 화소(UP1)의 제1 서브 화소(SP1)에 대응되는 제1 회로부(CA1), 제1 단위 화소(UP1)의 제3 서브 화소(SP3)에 대응되는 제2 회로부(CA2), 제2 단위 화소(UP2)의 제2 서브 화소(SP2)에 대응되는 제3 회로부(CA3), 및 제2 단위 화소(UP2)의 제3 서브 화소(SP3)에 대응되는 제4 회로부(CA4)를 포함할 수 있다.
본 발명의 일 실시예에 따른 제1 내지 제4 회로부(CA1, CA2, CA3, CA4)들 각각은 도 8에 도시된 바와 같이 복수의 스위칭 트랜지스터(T1~T6), 구동 트랜지스터(DT), 커패시터(Cst) 및 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(T1)는 초기화 라인(IL)에 게이트 전극이 연결되고, 초기화 전압 라인(Vini)에 제1 전극이 연결될 수 있다. 또한, 제1 트랜지스터(T1)는 커패시터(Cst)의 일단, 제3 트랜지스터(T3)의 제2 전극 및 구동 트랜지스터(DT)의 게이트 전극에 제2 전극이 연결될 수 있다.
제1 트랜지스터(T1)는 초기화 라인(IL)을 통해 인가된 로우 레벨의 초기화 신호(ISS[n])에 대응하여 턴-온될 수 있다. 제1 트랜지스터(T1)가 턴-온되면, 구동 트랜지스터(DT)의 게이트 노드(Gate node[n], N2)는 초기화 전압(Vini)을 기반으로 초기화될 수 있다.
제2 트랜지스터(T2)는 제1 센싱 스캔 라인(SSL1[n]) 또는 제2 센싱 스캔 라인(SSL2[n])에 게이트 전극이 연결되고, 발광 소자(ED)의 애노드 전극에 제1 전극이 연결될 수 있다. 또한, 제2 트랜지스터(T2)는 초기화 전압 라인(Vini)에 제2 전극이 연결될 수 있다.
제2 트랜지스터(T2)는 제1 센싱 스캔 라인(SSL1[n])을 통해 인가된 로우 레벨의 제1 센싱 스캔 신호(SSS1[n]) 또는 제2 센싱 스캔 라인(SSL2[n])을 통해 인가된 로우 레벨의 제2 센싱 스캔 신호(SSS2[n])에 대응하여 턴-온될 수 있다. 제2 트랜지스터(T2)가 턴-온되면, 발광 소자(ED)는 초기화 전압(Vini)을 기반으로 초기화될 수 있다.
제3 트랜지스터(T3)는 제1 센싱 스캔 라인(SSL1[n]) 또는 제2 센싱 스캔 라인(SSL2[n])에 게이트 전극이 연결되고, 구동 트랜지스터(DT)의 제1 전극에 제1 전극이 연결될 수 있다. 또한, 제3 트랜지스터(T3)는 구동 트랜지스터(DT)의 게이트 전극에 제2 전극이 연결될 수 있다.
제3 트랜지스터(T3)는 제1 센싱 스캔 라인(SSL1[n])을 통해 인가된 로우 레벨의 제1 센싱 스캔 신호(SSS1[n]) 또는 제2 센싱 스캔 라인(SSL2[n])을 통해 인가된 로우 레벨의 제2 센싱 스캔 신호(SSS2[n])에 대응하여 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되면, 구동 트랜지스터(DT)는 다이오드 커넥션 상태가 될 수 있다.
제4 트랜지스터(T4)는 제1 센싱 스캔 라인(SSL1[n]) 또는 제2 센싱 스캔 라인(SSL2[n])에 게이트 전극이 연결되고, 제5 트랜지스터(T5)의 제2 전극 및 구동 트랜지스터(DT)의 소스 노드(N1)에 제1 전극이 연결될 수 있다. 또한, 제4 트랜지스터(T4)는 데이터 라인(DL)에 제2 전극이 연결될 수 있다.
제4 트랜지스터(T4)는 제1 센싱 스캔 라인(SSL1[n])을 통해 인가된 로우 레벨의 제1 센싱 스캔 신호(SSS1[n]) 또는 제2 센싱 스캔 라인(SSL2[n])을 통해 인가된 로우 레벨의 제2 센싱 스캔 신호(SSS2[n])에 대응하여 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면, 데이터 라인(DL)을 통해 인가된 데이터 전압(Data)이 제4 트랜지스터(T4)의 제2 전극에 충전될 수 있다.
제5 트랜지스터(T5)는 발광 제어 라인(EML[n])에 게이트 전극이 연결되고, 화소 전원 라인(VDDL)에 제1 전극이 연결될 수 있다. 또한, 제5 트랜지스터(T5)는 제4 트랜지스터(T4)의 제1 전극에 제2 전극이 연결될 수 있다.
제5 트랜지스터(T5)는 발광 제어 라인(EML[n])을 통해 인가된 로우 레벨의 발광 제어 신호(EMS[n])에 대응하여 턴-온될 수 있다. 제5 트랜지스터(T5)가 턴-온되면, 제4 트랜지스터(T4)의 제2 전극에 충전된 데이터 전압(Data)이 커패시터(Cst)의 타단에 전달될 수 있다.
제6 트랜지스터(T6)는 발광 제어 라인(EML[n])에 게이트 전극이 연결되고, 구동 트랜지스터(DT)의 제1 전극에 제1 전극이 연결될 수 있다. 또한, 제6 트랜지스터(T6)는 발광 소자(ED)의 애노드 전극에 제2 전극이 연결될 수 있다.
제6 트랜지스터(T6)는 발광 제어 라인(EML[n])을 통해 인가된 로우 레벨의 발광 제어 신호(EMS[n])에 대응하여 턴-온 될 수 있다. 제6 트랜지스터(T6)가 턴-온되면, 발광 소자(ED)는 구동 트랜지스터(DT)를 통해 발생된 구동 전류에 대응하여 빛을 발광하게 될 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 제2 전극에 일단이 연결되고, 레퍼런스 라인(VREF)에 타 단이 연결될 수 있다. 유기 발광 소자(OLED)는 제6 트랜지스터(T6)의 제2 전극에 애노드 전극이 연결되고, 공통 전원 전극(VSS)에 캐소드 전극이 연결될 수 있다.
상술한 바와 같이 복수의 회로부(CA)들은 제1 신호 라인부(SL1) 및 제2 신호 라인부(SL2)에 연결되어 신호를 공급받을 수 있다. 구체적으로, 제1 신호 라인부(SL1)는 제1 센싱 스캔 라인(SSL1), 제2 센싱 스캔 라인(SSL2), 초기화 라인(IL) 및 발광 제어 라인(EML)을 포함할 수 있다. 제2 신호 라인(SL2)는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함할 수 있다.
제1 데이터 라인(DL1)은 도 9에 도시된 바와 같이 제1 회로부(CA1) 및 제2 회로부(CA2) 각각에 연결되어, 제1 데이터 전압을 제공할 수 있다. 즉, 제1 데이터 라인(DL1)은 제1 단위 화소(UP1)에 포함된 서브 화소(SP1, SP3)들에 제1 데이터 전압을 제공할 수 있다.
제2 데이터 라인(DL2)은 제3 회로부(CA3) 및 제4 회로부(CA4) 각각에 연결되어, 제2 데이터 전압을 제공할 수 있다. 즉, 제2 데이터 라인(DL2)은 제2 단위 화소(UP2)에 포함된 서브 화소(SP2, SP3)들에 제2 데이터 전압을 제공할 수 있다.
초기화 라인(IL)은 제1 내지 제4 회로부(CA1, CA2, CA3, CA4)들 각각에 연결되어 초기화 신호(ISS[n])를 제공할 수 있다. 초기화 신호(ISS[n])에 의하여 초기 스위칭 트랜지스터가 턴온 되면, 구동 트랜지스터의 게이트 노드에 초기화 전압(Vini)을 기반으로 초기화될 수 있다.
제1 센싱 스캔 라인(SSL1)은 제1 회로부(CA1) 및 제3 회로부(CA3)에 연결되어 제1 센싱 스캔 신호(SSS1[n])를 제공할 수 있다. 즉, 제1 센싱 스캔 라인(SSL1)은 제1 단위 화소(UP1)에 포함된 서브 화소(SP1, SP3)들 중 하나와 제2 단위 화소(UP2)에 포함된 서브 화소(SP2, SP3)들 중 하나에 제1 센싱 스캔 신호(Scan(n))를 제공할 수 있다.
제2 센싱 스캔 라인(SSL2)은 제2 회로부(CA2) 및 제4 회로부(CA4)에 연결되어 제2 센싱 스캔 신호(SSS2[n])를 제공할 수 있다. 즉, 제2 센싱 스캔 라인(SSL2)은 제1 단위 화소(UP1)에 포함된 서브 화소(SP1, SP3)들 중 다른 하나와 제2 단위 화소(UP2)에 포함된 서브 화소(SP2, SP3)들 중 다른 하나에 제2 센싱 스캔 신호(SSS2[n])를 제공할 수 있다.
결과적으로, 제1 단위 화소(UP1)에 포함된 서브 화소(SP1, SP3)들은 하나의 제1 데이터 라인(DL1)을 공유할 수 있다. 그리고, 제1 단위 화소(UP1)에 포함된 서브 화소(SP1, SP3)들 중 하나, 예컨대, 제1 서브 화소(SP1)는 제1 센싱 스캔 라인(SSL1)에 연결되고, 다른 하나, 예컨대, 제3 서브 화소(SP3)는 제2 센싱 스캔 라인(SSL2)에 연결될 수 있다.
제1 센싱 스캔 라인(SSL1)에 제1 센싱 스캔 신호(SSS1[n])가 입력되면, 제1 데이터 라인(DL1)으로 입력되는 제1 데이터 전압은 제1 단위 화소(UP1)의 제1 서브 화소(SP1)의 게이트 노드(Gate node1[n])에 충전될 수 있다. 0.5 수평기간(0.5H) 후 제2 센싱 스캔 라인(SSL2)에 제2 센싱 스캔 신호(SSS2[n])가 입력되면, 제1 데이터 라인(DL1)으로 입력되는 제1 데이터 전압은 제1 단위 화소(UP1)의 제3 서브 화소(SP3)의 게이트 노드(Gate node2[n])에 충전될 수 있다. 이와 같이, 제1 단위 화소(UP1)의 서브 화소(SP1, SP3)들은 제1 데이터 라인(DL1)을 공유하여 DRD 구동될 수 있다.
제2 단위 화소(UP2)에 포함된 서브 화소(SP2, SP3)들은 하나의 제2 데이터 라인(DL2)을 공유할 수 있다. 그리고, 제2 단위 화소(UP2)에 포함된 서브 화소(SP2, SP3)들 중 하나, 예컨대, 제2 서브 화소(SP2)는 제1 센싱 스캔 라인(SSL1)에 연결되고, 다른 하나, 예컨대, 제3 서브 화소(SP3)는 제2 센싱 스캔 라인(SSL2)에 연결될 수 있다.
제1 센싱 스캔 라인(SSL1)에 제1 센싱 스캔 신호(SSS1[n])가 입력되면, 제2 데이터 라인(DL2)으로 입력되는 제2 데이터 전압은 제2 단위 화소(UP2)의 제2 서브 화소(SP2)의 게이트 노드(Gate node1[n])에 충전될 수 있다. 0.5 수평기간(0.5H) 후 제2 센싱 스캔 라인(SSL2)에 제2 센싱 스캔 신호가 입력되면, 제2 데이터 라인(DL2)으로 입력되는 제2 데이터 전압은 제2 단위 화소(UP2)의 제3 서브 화소(SP3)의 게이트 노드(Gate node2[n])에 충전될 수 있다. 이와 같이, 제2 단위 화소(UP2)의 서브 화소(SP2, SP3)들은 제2 데이터 라인(DL2)을 공유하여 DRD 구동될 수 있다.
발광 제어 라인(EML)은 제1 내지 제4 회로부(CA1, CA2, CA3, CA4)들 각각에 연결되어 발광 제어 신호(EMS[n])를 제공할 수 있다. 발광 제어 신호(EMS[n])에 의하여 발광제어 트랜지스터가 턴온 되면, 화소 전원 라인에 화소 전원 전압(Vdd)이 인가될 수 있다. 이에 따라, 구동 트랜지스터의 게이트 노드와 화소 전원 전압(Vdd)를 기초로 결정된 데이터 전류가 발광 소자의 애노드 전극에 공급될 수 있다. 그리고, 공통 전원 라인에 인가되는 공통 전원 전압이 발광 소자의 캐소드 전극에 공급될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 상술한 바와 같은 제1 센싱 스캔 라인(SSL1), 제2 센싱 스캔 라인(SSL2), 초기화 라인(IL) 및 발광 제어 라인(EML)이 제1 방향을 따라 연장될 수 있다. 이때, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 발광 제어 라인(EML)이 적어도 일부 영역에서 초기화 라인(IL)과 중첩되는 것을 특징으로 한다.
구체적으로, 발광 제어 라인(EML)은 직선부 및 상기 직선부에서 분기된 분기부를 포함할 수 있다.
발광 제어 라인(EML)의 직선부는 제1 방향을 따라 인접하게 배치된 화소(P)들 사이에 구비될 수 있다. 발광 제어 라인(EML)의 분기부는 상기 직선부로부터 분기되어 복수의 회로부(CA1, CA2, CA3, CA4)들 각각에 연결되어 신호를 제공할 수 있다. 이때, 발광 제어 라인(EML)의 분기부는 복수의 회로부(CA1, CA2, CA3, CA4)들을 둘러싸도록 구비될 수 있다.
발광 제어 라인(EML)은 인접한 화소(P)들 사이에서 직선으로 연장되고, 화소(P) 내에서 분기되었다 다시 합쳐지면서 복수의 회로부(CA1, CA2, CA3, CA4)들을 둘러싸는 형태로 형성될 수 있다. 반면, 초기화 라인(IL)은 인접한 화소(P)들 사이뿐만 아니라 화소(P) 내에서도 복수의 회로부(CA1, CA2, CA3, CA4)들 사이를 직선으로 가로지를 수 있다. 이에, 발광 제어 라인(EML)은 직선부에서 초기화 라인(IL)과 중첩되고, 분기부에서 초기화 라인(IL)과 중첩되지 않을 수 있다.
이러한 발광 제어 라인(EML)은 하나의 라인이 아닌 복수의 라인들로 이루어질 수 있다. 구체적으로, 발광 제어 라인(EML)은 복수의 제1 발광 제어 라인(EML1)들 및 복수의 제2 발광 제어 라인(EML2)들로 이루어질 수 있다. 복수의 제1 발광 제어 라인(EML1)들 각각은 도 11 내지 도 13에 도시된 바와 같이 초기화 라인(IL)과 다른 층에 구비되고, 초기화 라인(IL)과 적어도 일부 영역이 중첩될 수 있다.
일 실시예에 있어서, 각 제1 발광 제어 라인(EML1)은 초기화 라인(IL) 상에 구비될 수 있다. 복수의 회로부(CA1, CA2, CA3, CA4)들 각각은 액티브층, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 구동 트랜지스터를 포함할 수 있다. 일 예로, 제1 발광 제어 라인(EML1)은 구동 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 동일한 물질로 형성될 수 있다. 초기화 라인(IL)은 구동 트랜지스터의 게이트 전극과 동일한 층에 동일한 물질로 형성될 수 있다.
복수의 제1 발광 제어 라인(EML1)들 각각은 제1 방향을 따라 인접하게 배치된 화소(P)들 사이에 구비되어, 서로 이격될 수 있다. 제1 방향을 따라 인접하게 배치된 2개의 제1 발광 제어 라인(EML1)들은 적어도 하나의 제2 발광 제어 라인(EML2)을 통해 전기적으로 연결될 수 있다.
복수의 제1 발광 제어 라인(EML1)들 각각은 일단이 제1 분기 라인 및 제2 분기 라인으로 분기되고, 타단이 제3 분기 라인 및 제4 분기 라인으로 분기될 수 있다. 상기 제1 분기 라인, 상기 제2 분기 라인, 상기 제3 분기 라인 및 상기 제4 분기 라인 각각은 컨택홀(CH)을 통해 제2 발광 제어 라인(EML2)에 접속될 수 있다.
일 실시예에 있어서, 제1 방향을 따라 인접하게 배치된 2개의 제1 발광 제어 라인(EML1)들은 2개의 제2 발광 제어 라인(EML2)을 통해 전기적으로 연결될 수 있다.
일 예로, 하나의 제1 발광 제어 라인(EML1)의 제1 분기 라인과 인접하게 배치된 다른 하나의 제1 발광 제어 라인(EML1)의 제3 분기 라인 각각은 컨택홀(CH)을 통해 하나의 제2 발광 제어 라인(EML2)에 접속될 수 있다. 또한, 하나의 제1 발광 제어 라인(EML1)의 제2 분기 라인과 인접하게 배치된 다른 하나의 제1 발광 제어 라인(EML1)의 제4 분기 라인 각각은 컨택홀(CH)을 통해 다른 하나의 제2 발광 제어 라인(EML2)에 접속될 수 있다.
복수의 제2 발광 제어 라인(EML2)들 각각은 제1 발광 제어 라인(EML1)과 다른 층에 구비될 수 있다.
일 실시예에 있어서, 각 제2 발광 제어 라인(EML2)은 초기화 라인(IL)과 동일한 층에 구비될 수 있다. 일 예로, 제2 발광 제어 라인(EML1) 및 초기화 라인(IL)은 구동 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 동일한 물질로 형성될 수 있다. 이때, 제2 발광 제어 라인(EML1)은 초기화 라인(IL)과 이격될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 DRD 방식으로 구동됨에도 불구하고, 제1 방향으로 연장된 제1 신호 라인부(SL1)의 형성 면적이 증가하는 것을 최소화시킬 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 단위 화소(UP1) 및 제2 단위 화소(UP2)가 초기화 라인(IL) 및 발광 제어 라인(EML)을 공유함으로써, 초기화 라인(IL) 및 발광 제어 라인(EML)의 수를 1/2로 감소시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 발광 제어 라인(EML)이 적어도 일부 영역에서 초기화 라인(IL)과 중첩되도록 형성될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 설계 공간이 많은 화소(P) 내에서 발광 제어 라인(EML)을 복수의 분기 라인으로 분기시켜 복수의 회로부(CA1, CA2, CA3, CA4)들 각각에 연결시킴으로써, 복수의 회로부(CA1, CA2, CA3, CA4)들에 발광 제어 신호를 안정적으로 공급될 수 있도록 한다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P)들 사이에서 발광 제어 라인(EML) 및 초기화 라인(IL)을 중첩시킴으로써, 제1 신호 라인부(SL1)의 형성 면적을 최소화시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 제1 전극 130: 유기 발광층
140: 제2 전극 150: 봉지막
160: 접착층 170: 컬러필터층
205: 게이트 구동부 VDD: 화소 전원 라인
VSS: 공통 전원 라인 VREF: 레퍼런스 라인
SSL1: 제1 센싱 스캔 라인 SSL2: 제2 센싱 스캔 라인
IL: 초기화 라인 EML: 발광 제어 라인

Claims (18)

  1. 제1 방향으로 연장되고, 제1 센싱 스캔 라인, 제2 센싱 스캔 라인, 초기화 라인 및 발광 제어 라인을 포함하는 제1 신호 라인부;
    제2 방향으로 연장된 제2 신호 라인부;
    인접한 2개의 제1 신호 라인부들 사이 및 인접한 2개의 제2 신호 라인부들 사이에 구비된 투과부; 및
    상기 제1 신호 라인부 및 상기 제2 신호 라인부가 교차하는 교차 영역에 구비된 화소를 포함하고,
    상기 발광 제어 라인은 적어도 일부 영역에서 상기 초기화 라인과 중첩되는 투명 표시 장치.
  2. 제1항에 있어서,
    상기 발광 제어 라인은 상기 초기화 라인과 다른 층에 구비되고 상기 초기화 라인과 적어도 일부 영역이 중첩되는 복수의 제1 발광 제어 라인들, 및 상기 초기화 라인과 동일한 층에 구비되고 상기 초기화 라인과 이격되는 복수의 제2 발광 제어 라인들을 포함하는 투명 표시 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 발광 제어 라인들은 서로 이격 배치되고,
    상기 제1 방향을 따라 인접하게 배치된 2개의 제1 발광 제어 라인들은 적어도 하나 이상의 제2 발광 제어 라인을 통해 전기적으로 연결되는 투명 표시 장치.
  4. 제2항에 있어서,
    상기 복수의 제1 발광 제어 라인들은 상기 제1 방향을 따라 인접하게 배치된 화소들 사이에 구비되는 투명 표시 장치.
  5. 제2항에 있어서,
    상기 복수의 제1 발광 제어 라인들 각각은 일단이 제1 분기 라인 및 제2 분기 라인으로 분기되고, 타단이 제3 분기 라인 및 제4 분기 라인으로 분기되며,
    상기 제1 분기 라인, 상기 제2 분기 라인, 상기 제3 분기 라인 및 상기 제4 분기 라인 각각은 컨택홀을 통해 상기 제2 발광 제어 라인에 접속되는 투명 표시 장치.
  6. 제1항에 있어서,
    상기 화소는 제1 색 광을 방출하는 제1 서브 화소 및 제2 색 광을 방출하는 제2 서브 화소로 이루어진 제1 단위 화소, 및 상기 제2 서브 화소와 제3 색 광을 방출하는 제3 서브 화소로 이루어진 제2 단위 화소를 포함하고,
    상기 제1 센싱 스캔 라인은 상기 제1 단위 화소에 포함된 서브 화소들 중 하나 및 상기 제2 단위 화소에 포함된 서브 화소들 중 하나에 제1 센싱 스캔 신호를 제공하고, 상기 제2 센싱 스캔 라인은 상기 제1 단위 화소에 포함된 서브 화소들 중 다른 하나 및 상기 제2 단위 화소에 포함된 서브 화소들 중 다른 하나에 제2 센싱 스캔 신호를 제공하는 투명 표시 장치.
  7. 제6항에 있어서,
    상기 초기화 라인은 상기 제1 단위 화소 및 상기 제2 단위 화소에 초기화 신호를 제공하고, 상기 발광 제어 라인은 상기 제1 단위 화소 및 상기 제2 단위 화소에 발광 제어 신호를 제공하는 투명 표시 장치.
  8. 제6항에 있어서,
    상기 화소는 홀수 행의 제1 신호 라인부와 중첩되는 제1 화소 및 짝수 행의 제1 신호 라인부와 중첩되는 제2 화소를 포함하고,
    상기 제1 화소 및 상기 제2 화소는 상기 제1 단위 화소 및 상기 제2 단위 화소의 위치가 상이한 투명 표시 장치.
  9. 제6항에 있어서,
    상기 제2 신호 라인부는 상기 제1 단위 화소에 포함된 서브 화소들에 데이터 전압을 공급하는 제1 데이터 라인, 및 상기 제2 단위 화소에 포함된 서브 화소들에 데이터 전압을 공급하는 제2 데이터 라인을 포함하는 투명 표시 장치.
  10. 제1 방향으로 연장되고, 제1 라인을 포함하는 제1 신호 라인부;
    제2 방향으로 연장된 제2 신호 라인부;
    인접한 2개의 제1 신호 라인부들 사이 및 인접한 2개의 제2 신호 라인부들 사이에 구비된 투과부; 및
    상기 제1 신호 라인부 및 상기 제2 신호 라인부가 교차하는 교차 영역을 중심으로 배치된 복수의 회로부들을 포함하고,
    상기 제1 라인은 직선부 및 상기 직선부에서 분기되어 상기 복수의 회로부들 각각에 신호를 제공하는 분기부를 포함하는 투명 표시 장치.
  11. 제10항에 있어서,
    상기 제1 신호 라인부는 상기 제1 라인과 다른 층에 구비되고, 상기 제1 라인과 적어도 일부 영역에서 중첩되는 제2 라인을 더 포함하는 투명 표시 장치.
  12. 제11항에 있어서,
    상기 제1 라인은 상기 직선부에서 상기 제2 라인과 중첩되는 투명 표시 장치.
  13. 제11항에 있어서,
    상기 제1 라인은 상기 분기부에서 상기 복수의 회로부들을 둘러싸도록 구비되고, 상기 제2 라인은 상기 복수의 회로부들 사이에 구비되는 투명 표시 장치.
  14. 제11항에 있어서,
    상기 제1 라인은 상기 복수의 회로부들에 발광 제어 신호를 제공하는 발광 제어 라인이고, 상기 제2 라인은 상기 복수의 회로부들에 초기화 신호를 제공하는 초기화 라인인 투명 표시 장치.
  15. 제14항에 있어서,
    상기 제1 신호 라인부는 상기 복수의 회로부들 중 일부에 제1 센싱 스캔 신호를 제공하는 제1 센싱 스캔 라인, 및 상기 복수의 회로부들 중 나머지에 제2 센싱 스캔 신호를 제공하는 제2 센싱 스캔 라인을 더 포함하고,
    상기 제1 센싱 스캔 라인 및 상기 제2 센싱 스캔 라인은 상기 초기화 라인을 기준으로 서로 대칭되는 투명 표시 장치.
  16. 제14항에 있어서,
    상기 발광 제어 라인은 상기 초기화 라인과 다른 층에 구비되고 상기 초기화 라인과 적어도 일부 영역이 중첩되는 복수의 제1 발광 제어 라인들, 및 상기 초기화 라인과 동일한 층에 구비되고 상기 초기화 라인과 이격되는 복수의 제2 발광 제어 라인들을 포함하는 투명 표시 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 발광 제어 라인들 각각은 일단이 제1 분기 라인 및 제2 분기 라인으로 분기되고, 타단이 제3 분기 라인 및 제4 분기 라인으로 분기되며,
    상기 제1 분기 라인, 상기 제2 분기 라인, 상기 제3 분기 라인 및 상기 제4 분기 라인 각각은 컨택홀을 통해 상기 제2 발광 제어 라인에 접속되는 투명 표시 장치.
  18. 제16항에 있어서,
    각 회로부는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 구동 트랜지스터를 포함하고,
    상기 제1 발광 제어 라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 구비되고, 상기 제2 발광 제어 라인은 상기 게이트 전극과 동일한 층에 구비되는 투명 표시 장치.
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