CN115050339A - 像素驱动电路、显示面板及显示装置 - Google Patents

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CN
China
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transistor
line
signal line
electrically connected
driving circuit
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CN202210771193.5A
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许玉萍
杨潇
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Xiamen Tianma Display Technology Co Ltd
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Xiamen Tianma Display Technology Co Ltd
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Abstract

本发明提供一种像素驱动电路、显示面板及显示装置，包括：恒压信号线与变压信号线均沿第一方向延伸；恒压信号线包括初始化电压线，变压信号线包括初始化控制信号线；初始化晶体管的第一极与初始化电压线电连接，初始化晶体管的第二极与驱动晶体管的第一极或第二极电连接，初始化晶体管的栅极与初始化控制信号线电连接，用于根据初始化控制信号线上的控制信号将初始化晶体管导通，以初始化驱动晶体管的第一极或第二极；垂直于像素驱动电路所在基板平面的方向上，初始化电压线与变压信号线至少部分交叠，和/或，初始化控制信号线与恒压信号线至少部分交叠。本发明减小了像素驱动电路占用空间的面积，提高了采用像素驱动电路的显示面板的像素密度。

Description

像素驱动电路、显示面板及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及像素驱动电路、显示面板及显示装置。
背景技术
随着科学技术的不断发展，越来越多的显示装置，诸如手机、平板电脑、笔记本电脑以及智能穿戴设备等，被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。显示装置实现显示功能的主要部件是显示面板。
显示面板中，像素驱动电路为显示面板的发光元件提供显示所需的驱动电流，并控制发光元件是否进入发光阶段，因而成为多数自发光显示面板中不可或缺的元件。
发明内容
本发明提供一种像素驱动电路、显示面板及显示装置，减小了像素驱动电路占用空间的面积，从而提高了采用像素驱动电路的显示面板的像素密度。
第一方面，本发明实施例提供一种像素驱动电路，包括驱动晶体管、初始化晶体管、多条恒压信号线和多条变压信号线，所述恒压信号线上的电压值恒定，所述变压信号线上的电压值随时间变动；所述恒压信号线与所述变压信号线均沿第一方向延伸；
所述恒压信号线包括初始化电压线，所述变压信号线包括初始化控制信号线；
所述驱动晶体管的栅极用于写入数据信号，所述驱动晶体管的第一极用于写入第一电源信号；
所述初始化晶体管的第一极与所述初始化电压线电连接，所述初始化晶体管的第二极与所述驱动晶体管的第一极或者第二极电连接，所述初始化晶体管的栅极与所述初始化控制信号线电连接，用于根据所述初始化控制信号线上的控制信号将所述初始化晶体管导通，以初始化所述驱动晶体管的第一极或者第二极；
垂直于所述像素驱动电路所在基板平面的方向上，所述初始化电压线与所述变压信号线至少部分交叠，和/或，所述初始化控制信号线与所述恒压信号线至少部分交叠。
第二方面，本发明实施例提供一种显示面板，包括显示区，所述显示区包括多个如第一方面所述的像素驱动电路，以及多个发光元件。
第三方面，本发明实施例提供一种显示装置，包括如第二方面所述的显示面板。
本发明实施例提供一种像素驱动电路，初始化晶体管的第一极与初始化电压线电连接，初始化晶体管的第二极与第二节点电连接。初始化晶体管的栅极与初始化控制信号线电连接。初始化晶体管用于对第二节点进行复位，改善首帧亮度，避免首帧亮度过低。垂直于衬底所在平面的方向上，初始化电压线与变压信号线至少部分交叠，和/或，初始化控制信号线与恒压信号线至少部分交叠。从而，沿第二方向上，初始化电压线与变压信号线所占据的空间存在交叠，和/或，始化控制信号线与恒压信号线所占据的空间存在交叠，减小了像素驱动电路沿第二方向上的长度，减小了像素驱动电路占用空间的面积，从而提高了采用像素驱动电路的显示面板的像素密度(即PPI)。其中，第一方向与第二方向交叉。
附图说明
图1为本发明实施例提供的一种像素驱动电路的电路图；
图2为本发明实施例提供的一种像素驱动电路的俯视结构示意图；
图3为本发明实施例提供的一种像素驱动电路的剖面结构示意图；
图4为本发明实施例提供的一种硅半导体层的俯视结构示意图；
图5为本发明实施例提供的一种第一金属层的俯视结构示意图；
图6为本发明实施例提供的一种第一子栅金属层的俯视结构示意图；
图7为本发明实施例提供的一种氧化物半导体层的俯视结构示意图；
图8为本发明实施例提供的一种第二子栅金属层的俯视结构示意图；
图9为本发明实施例提供的一种第二金属层的俯视结构示意图；
图10为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图11为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图12为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图13为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图14为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图15为本发明实施例提供的一种第三金属层的俯视结构示意图；
图16为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图17为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图18为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图19为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图20为本发明实施例提供的另一种像素驱动电路的俯视结构示意图；
图21为本发明实施例提供的一种显示面板的俯视结构示意图；
图22为本发明实施例提供的一种显示面板的剖面结构示意图；
图23为本发明实施例提供的一种显示装置的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种像素驱动电路的电路图，图2为本发明实施例提供的一种像素驱动电路的俯视结构示意图，图3为本发明实施例提供的一种像素驱动电路的剖面结构示意图，参考图1-图3，像素驱动电路100包括驱动晶体管T3、初始化晶体管T8、多条恒压信号线10和多条变压信号线20。恒压信号线10与变压信号线20均沿第一方向延伸。本发明中的恒压信号线10和变压信号线20均指的是沿第一方向延伸的信号线。恒压信号线10上的电压值恒定，恒压信号线10上的电压值不随时间发生变化，恒压信号线10上的电压为直流电压。变压信号线20上的电压值随时间变动，例如在一时段内，变压信号线20上的电压值为第一电压，在第二时间段内，变压信号线20上的电压值为第二电压，第一电压不等于第二电压。变压信号线20上的电压为交流电压。恒压信号线10包括初始化电压线DVH，变压信号线20包括初始化控制信号线SCP2。
驱动晶体管T3的栅极与第一节点N1电连接，用于写入数据信号。数据信号由数据线VDATA提供。驱动晶体管T3的第一极与第二节点N2电连接，用于写入第一电源信号。第一电源信号由第一电源线VDD提供。
初始化晶体管T8的第一极与初始化电压线DVH电连接，初始化晶体管T8的第二极与驱动晶体管T3的第一极或者第二极电连接，即，初始化晶体管T8的第二极与第二节点N2电连接。初始化晶体管T8的栅极与初始化控制信号线SCP2电连接，用于根据初始化控制信号线SCP2上的控制信号将初始化晶体管T8导通，以初始化驱动晶体管T3的第一极或者第二极，对第二节点N2进行复位，改善首帧亮度，避免首帧亮度过低。
垂直于像素驱动电路100所在基板平面的方向上，也就是说，垂直于衬底30所在平面的方向上，初始化电压线DVH与变压信号线20至少部分交叠，和/或，初始化控制信号线SCP2与恒压信号线10至少部分交叠。
可以理解的是，将变压信号线20与变压信号线20交叠，则，一条变压信号线20上的电压波动，将会影响另一条变压信号线20上的电压值，容易导致薄膜晶体管的误开启。故而，为了避免薄膜晶体管的误开启，可以将变压信号线20与恒压信号线10交叠。
可以理解的是，相互交叠的变压信号线20与恒压信号线10异层，相互交叠的变压信号线20与恒压信号线10位于两个不同的金属膜层中，以避免变压信号线20与恒压信号线10的电连接。初始化电压线DVH和与之至少部分交叠的变压信号线20异层，初始化控制信号线SCP2和与之至少部分交叠的恒压信号线10异层。
本发明实施例提供一种像素驱动电路，初始化晶体管T8的第一极与初始化电压线DVH电连接，初始化晶体管T8的第二极与第二节点N2电连接。初始化晶体管T8的栅极与初始化控制信号线SCP2电连接。初始化晶体管T8用于对第二节点N2进行复位，改善首帧亮度，避免首帧亮度过低。垂直于衬底30所在平面的方向上，初始化电压线DVH与变压信号线20至少部分交叠，和/或，初始化控制信号线SCP2与恒压信号线10至少部分交叠。从而，沿第二方向上，初始化电压线DVH与变压信号线20所占据的空间存在交叠，和/或，初始化控制信号线SCP2与恒压信号线10所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积，从而提高了采用像素驱动电路的显示面板的像素密度(即PPI)。其中，第一方向与第二方向交叉。
示例性地，参考图1，像素驱动电路100包括电源写入晶体管T1、数据写入晶体管T2、驱动晶体管T3、补偿晶体管T4、第一复位晶体管T5、发光控制晶体管T6、第二复位晶体管T7、初始化晶体管T8和存储电容C。电源写入晶体管T1的第一极与第一电源线VDD电连接，电源写入晶体管T1的第二极与第二节点N2电连接，电源写入晶体管T1的栅极与发光控制信号线EM电连接。数据写入晶体管T2的第一极与数据线VDATA电连接，数据写入晶体管T2的第二极与第二节点N2电连接，数据写入晶体管T2的栅极与数据写入控制信号线SCP1电连接。驱动晶体管T3的第一极与第二节点N2电连接，驱动晶体管T3的第二极与第三节点N3电连接，驱动晶体管T3的栅极与第一节点N1电连接。补偿晶体管T4的第一极与第一节点N1电连接，补偿晶体管T4的第二极与第三节点N3电连接，补偿晶体管T4的栅极与第二扫描线SN2电连接。第一复位晶体管T5的第一极与第一参考电压线VREF1电连接，第一复位晶体管T5的第二极与第一节点N1电连接，第一复位晶体管T5的栅极与第一扫描线SN1电连接。发光控制晶体管T6的第一极与第三节点N3电连接，发光控制晶体管T6的第二极与第四节点N4电连接，发光控制晶体管T6的栅极与发光控制信号线EM电连接。第二复位晶体管T7的第一极与第二参考电压线VREF2电连接，第二复位晶体管T7的第二极与第四节点N4电连接，第二复位晶体管T7的栅极与初始化控制信号线SCP2电连接。初始化晶体管T8的第一极与初始化电压线DVH电连接，初始化晶体管T8的第二极与第二节点N2电连接，初始化晶体管T8的栅极与初始化控制信号线SCP2电连接。存储电容C的第一极板C1与第一节点N1电连接，存储电容C的第二极板C2与第一电源线VDD电连接。
其中，第一节点N1、第二节点N2、第三节点N3和第四节点N4可以为虚拟存在的连接节点，或者，为实际存在的连接节点。
需要说明的是，如图1所示的电路图仅为一种示例，并非对本发明的限制，在其他实施方式中，还可以具有其他电路结构的像素驱动电路100。例如，在一实施方式中，像素驱动电路100不包括补偿晶体管T4。
示例性地，参考图1和图2，恒压信号线10包括初始化电压线DVH、第一参考电压线VREF1和第二参考电压线VREF2。变压信号线20包括初始化控制信号线SCP2、数据写入控制信号线SCP1、第一扫描线SN1、第二扫描线SN2和发光控制信号线EM。
示例性地，参考图3，像素驱动电路100包括衬底30以及位于衬底30上的多个金属膜层。多个金属膜层包括依次叠层设置的第一金属层M1、第一子栅金属层MG1、第二子栅金属层MG2和第二金属层M2。第一金属层M1位于衬底30与第一子栅金属层MG1之间。像素驱动电路100还可以包括硅半导体层POLY和氧化物半导体层IGZO。硅半导体层POLY位于衬底30与第一金属层M1之间。氧化物半导体层IGZO位于第一子栅金属层MG1与第二子栅金属层MG2之间。其中，硅半导体层POLY包括硅。氧化物半导体层IGZO包括氧化物。通常地，氧化物半导体层IGZO包括金属氧化物。在其他实施方式中，硅半导体层POLY位于第一金属层M1远离衬底30一侧。
示例性地，参考图3，像素驱动电路100包括多个薄膜晶体管，多个薄膜晶体管包括硅晶体管31和氧化物晶体管32。也就是说，像素驱动电路100中的一部分薄膜晶体管为硅晶体管31，像素驱动电路100中的另一部分薄膜晶体管为氧化物晶体管32。其中，硅晶体管31包括源极311、漏极312、栅极313和半导体层314。硅晶体管31的半导体层314位于硅半导体层POLY，即，采用硅半导体层POLY中的材料形成硅晶体管31的半导体层314，从而硅晶体管31的半导体层314包括硅。硅晶体管31的栅极313位于第一金属层M1，即，采用第一金属层M1中的材料形成硅晶体管31的栅极313。硅晶体管31的源极311和硅晶体管31的漏极312均位于第二金属层M2，即，采用第二金属层M2中的材料形成硅晶体管31的源极311和硅晶体管31的漏极312。其中，氧化物晶体管32包括源极311、漏极312、第一子栅极315、第二子栅极316和半导体层314。氧化物晶体管32的半导体层314位于氧化物半导体层IGZO，即，采用氧化物半导体层IGZO中的材料形成氧化物晶体管32的半导体层314。第一子栅极315位于第一子栅金属层MG1，即，采用第一子栅金属层MG1中的材料形成第一子栅极315。第二子栅极316位于第二子栅金属层MG2，即，采用第二子栅金属层MG2中的材料形成第二子栅极316。氧化物晶体管32的源极311和氧化物晶体管32的漏极312均位于第二金属层M2，即，采用第二金属层M2中的材料形成氧化物晶体管32的源极311和氧化物晶体管32的漏极312。存储电容C的第一极板C1位于第一金属层M1，存储电容C的第二极板C2位于第一子栅金属层MG1。
示例性地，参考图1和图3，电源写入晶体管T1、数据写入晶体管T2、驱动晶体管T3、发光控制晶体管T6、第二复位晶体管T7和初始化晶体管T8为硅晶体管31。补偿晶体管T4和第一复位晶体管T5为氧化物晶体管32。由于补偿晶体管T4和第一复位晶体管T5均连接至第一节点N1，将补偿晶体管T4和第一复位晶体管T5设置为氧化物晶体管32，可以减小向第一节点N1的漏电流。
在显示技术领域中，像素驱动电路100中的薄膜晶体管以及存储电容等器件均是通过膜层堆叠实现的。为了清晰起见，本发明实施例还将如图2所示的像素驱动电路按照膜层进行拆分描述。
图4为本发明实施例提供的一种硅半导体层的俯视结构示意图，图5为本发明实施例提供的一种第一金属层的俯视结构示意图，图6为本发明实施例提供的一种第一子栅金属层的俯视结构示意图，图7为本发明实施例提供的一种氧化物半导体层的俯视结构示意图，图8为本发明实施例提供的一种第二子栅金属层的俯视结构示意图，图9为本发明实施例提供的一种第二金属层的俯视结构示意图，图4-图9中示意出4个像素驱动电路100。参考图2以及图4-图9，第一扫描线SN1包括第一子扫描线SN11和第二子扫描线SN12。第二扫描线SN2包括第三子扫描线SN21和第四子扫描线SN22。数据写入控制信号线SCP1、发光控制信号线EM和初始化控制信号线SCP2均位于第一金属层M1，即，采用第一金属层M1中的材料形成数据写入控制信号线SCP1、发光控制信号线EM和初始化控制信号线SCP2。第一子扫描线SN11、第三子扫描线SN21和第一参考电压线VREF1均位于第一子栅金属层MG1，即，采用第一子栅金属层MG1中的材料形成第一子扫描线SN11、第三子扫描线SN21和第一参考电压线VREF1。第二子扫描线SN12和第四子扫描线SN22均位于第二子栅金属层MG2，即，采用第二子栅金属层MG2中的材料形成第二子扫描线SN12和第四子扫描线SN22。初始化电压线DVH和第二参考电压线VREF2均位于第二金属层M2，即，采用第二金属层M2中的材料形成初始化电压线DVH和第二参考电压线VREF2。
为了清晰起见，本发明实施例还将如图2所示的像素驱动电路按照不同的路径进行拆分描述。可以理解的是，硅半导体层POLY以及氧化物半导体层IGZO，与距离较近的变压信号线20交叠的位置形成薄膜晶体管的半导体层314。硅半导体层POLY以及氧化物半导体层IGZO不形成半导体层314的部分作为导线使用，例如可以连接两个薄膜晶体管。为了简化描述，将各个膜层(包括金属膜层和非金属膜层)中的结构采用该膜层来指代。例如，将位于第二金属层M2的连接线，采用第二金属层M2来指代。
图10为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，沿着图10中以虚线线条标记的路径，结合参考图1以及图4-图10，位于第一子栅金属层MG1的第一参考电压线VREF1与第一子栅金属层MG1连接，第一子栅金属层MG1沿第二方向的反方向延伸，在过孔处由第一子栅金属层MG1换层到第二金属层M2，然后再由第二金属层M2换层到氧化物半导体层IGZO，氧化物半导体层IGZO与第一扫描线SN1(包括第一子扫描线SN11以及第二子扫描线SN12)交叠的位置形成第一复位晶体管T5。第一复位晶体管T5为氧化物晶体管32，第一复位晶体管T5的第一子栅极315与第一子扫描线SN11电连接，第一复位晶体管T5的第二子栅极316与第二子扫描线SN12电连接。沿第二方向的反方向，氧化物半导体层IGZO继续延伸至第一节点N1。由第一节点N1继续延伸，在氧化物半导体层IGZO与第二扫描线SN2(包括第三子扫描线SN21以及第四子扫描线SN22)交叠的位置形成补偿晶体管T4。补偿晶体管T4为氧化物晶体管32，补偿晶体管T4的第一子栅极315与第三子扫描线SN21电连接，补偿晶体管T4的第二子栅极316与第四子扫描线SN22电连接。氧化物半导体层IGZO继续延伸至第三节点N3。在第三节点N3处，由氧化物半导体层IGZO换层到第二金属层M2，然后由第二金属层M2换层到硅半导体层POLY。硅半导体层POLY沿第一方向的反方向延伸，并形成驱动晶体管T3。硅半导体层POLY沿第一方向的反方向继续延伸至第二节点N2。在第二节点N2处，硅半导体层POLY沿第二方向的反方向延伸，在与发光控制信号线EM交叠的位置形成电源写入晶体管T1。硅半导体层POLY继续延伸，并在过孔处换层到第二金属层M2，第二金属层M2延伸至第一过孔H1。在第一过孔H1处，第二金属层M2换层连接至位于第一子栅金属层MG1的第二极板C2。
图11为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，沿着图11中以虚线线条标记的路径，结合参考图1、图4-图9、图11，在第一节点N1，由氧化物半导体层IGZO换层到第二金属层M2，第二金属层M2沿着第二方向的反方向延伸至第二过孔H2。在第二过孔H2处，第二金属层M2换层连接至位于第一金属层M1的第一极板C1。一方面，第一极板C1作为存储电容C的下极板，第一极板C1与第二极板C2相对，并构成存储电容C。另一方面，第一极板C1作为驱动晶体管T3的栅极。
图12为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，沿着图12中以虚线线条标记的路径，结合参考图1、图4-图9、图12，在第二节点N2，硅半导体层POLY沿着第二方向延伸，在与数据写入控制信号线SCP1交叠的位置形成数据写入晶体管T2。硅半导体层POLY继续延伸至第三过孔H3，在第三过孔H3处换层到第二金属层M2。
图13为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，沿着图13中以虚线线条标记的路径，结合参考图1、图4-图9、图13，在第二节点N2，硅半导体层POLY沿着第二方向的反方向延伸，在过孔处，由硅半导体层POLY换层到第二金属层M2，沿着第二金属层M2跨过发光控制信号线EM后，再由第二金属层M2换层到硅半导体层POLY。硅半导体层POLY与初始化控制信号线SCP2交叠的位置形成初始化晶体管T8。硅半导体层POLY继续延伸，在过孔处，由硅半导体层POLY换层连接到位于第二金属层M2的初始化电压线DVH。
图14为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，沿着图14中以虚线线条标记的路径，结合参考图1、图4-图9、图14，在第三节点N3，由第二金属层M2换层到硅半导体层POLY，硅半导体层POLY沿着第二方向的反方向延伸，在与发光控制信号线EM交叠的位置形成发光控制晶体管T6。硅半导体层POLY继续延伸至第四节点N4。硅半导体层POLY沿着第二方向的反方向延伸，在与初始化控制信号线SCP2交叠的位置形成第二复位晶体管T7。硅半导体层POLY沿着第二方向的反方向延伸，在过孔处，由硅半导体层POLY换层连接到位于第二金属层M2的第二参考电压线VREF2。
可选地，参考图2，垂直于像素驱动电路100所在基板平面的方向上，初始化控制信号线SCP2与初始化电压线DVH至少部分交叠。初始化电压线DVH为恒压信号线10，初始化控制信号线SCP2为变压信号线20，初始化控制信号线SCP2与初始化电压线DVH至少部分交叠，初始化电压线DVH上的电压不发生波动，不会影响初始化控制信号线SCP2上的电压，不会导致与初始化控制信号线SCP2连接的薄膜晶体管(具体为第二复位晶体管T7和初始化晶体管T8)误开启。初始化控制信号线SCP2与初始化电压线DVH至少部分交叠，从而，沿第二方向上，初始化控制信号线SCP2与初始化电压线DVH所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。进一步地，初始化晶体管T8的栅极与初始化控制信号线SCP2电连接，初始化晶体管T8的第一极与初始化电压线DVH电连接，初始化控制信号线SCP2与初始化电压线DVH至少部分交叠，初始化控制信号线SCP2与初始化电压线DVH沿第二方向上的距离较近，从而便于初始化晶体管T8与初始化控制信号线SCP2、初始化电压线DVH之间的连接，缩短初始化晶体管T8与初始化电压线DVH之间连接线的长度。
在初始化电压线DVH与变压信号线20至少部分交叠，和/或，初始化控制信号线SCP2与恒压信号线10至少部分交叠的基础上，本发明还示例性地给出一些其它恒压信号线10与变压信号线20交叠的实施方式。
可选地，参考图2，垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与发光控制信号线EM至少部分交叠。第一参考电压线VREF1为恒压信号线10，发光控制信号线EM为变压信号线20，第一参考电压线VREF1与发光控制信号线EM至少部分交叠，第一参考电压线VREF1上的电压不发生波动，不会影响发光控制信号线EM上的电压，不会导致与发光控制信号线EM连接的薄膜晶体管(具体为电源写入晶体管T1和发光控制晶体管T6)误开启。第一参考电压线VREF1与发光控制信号线EM至少部分交叠，从而，沿第二方向上，第一参考电压线VREF1与发光控制信号线EM所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
可选地，参考图2，垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与第一扫描线SN1至少部分交叠。垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与第一子扫描线SN11至少部分交叠；垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与第二子扫描线SN12至少部分交叠。第二参考电压线VREF2为恒压信号线10，第一扫描线SN1为变压信号线20，第二参考电压线VREF2与第一扫描线SN1至少部分交叠，第二参考电压线VREF2上的电压不发生波动，不会影响第一扫描线SN1上的电压，不会导致与第一扫描线SN1连接的薄膜晶体管(具体为第一复位晶体管T5)误开启。第二参考电压线VREF2与第一扫描线SN1至少部分交叠，从而，沿第二方向上，第二参考电压线VREF2与第一扫描线SN1所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
图15为本发明实施例提供的一种第三金属层的俯视结构示意图，结合参考图1-图9，图15，像素驱动电路100还包括数据线VDATA与第一电源线VDD，数据线VDATA与第一电源线VDD均沿第二方向延伸。在本发明中，沿第二方向延伸的信号线不会影响像素驱动电路100沿第二方向上的长度，故而不被考虑为恒压信号线10或者变压信号线20。数据线VDATA与第一电源线VDD均位于第三金属层M3，第三金属层M3位于第二金属层M2远离衬底30一侧。
示例性地，参考图12和图15，在第三过孔H3处，由硅半导体层POLY换层到第二金属层M2。并由第二金属层M2换层连接至位于第三金属层M3的数据线VDATA。
示例性地，参考图10、图12和图15，在第四过孔H4处，由第二金属层M2换层连接至位于第三金属层M3的第一电源线VDD。第一过孔H1通过第二金属层M2与第四过孔H4电连接，且在第一过孔H1处，第二金属层M2换层连接至位于第一子栅金属层MG1的第二极板C2，由此，将位于第一子栅金属层MG1的第二极板C2连接至位于第三金属层M3的第一电源线VDD。
示例性地，参考图1、图14和图15，在第四节点N4，由硅半导体层POLY换层至第二金属层M2，由第二金属层M2换层至第三金属层M3，然后由第三金属层M3换层连接至发光元件LD的阳极。发光元件LD的阳极与第四节点N4电连接。发光元件LD的阴极与第二电源线VEE电连接。
图16为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，参考图16，垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与第一扫描线SN1至少部分交叠。垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与第一子扫描线SN11至少部分交叠；垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与第二子扫描线SN12至少部分交叠。从而，沿第二方向上，初始化电压线DVH与第一扫描线SN1所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图16，初始化电压线DVH位于第二金属层M2。第一子扫描线SN11位于第一子栅金属层MG1，第二子扫描线SN12位于第二子栅金属层MG2。初始化电压线DVH与第一子扫描线SN11异层交叠，初始化电压线DVH与第二子扫描线SN12异层交叠，初始化电压线DVH与第一扫描线SN1异层交叠。
可选地，参考图16，垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与发光控制信号线EM至少部分交叠。从而，沿第二方向上，第一参考电压线VREF1与发光控制信号线EM所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图16，第一参考电压线VREF1位于第一子栅金属层MG1。发光控制信号线EM位于第一金属层M1。第一参考电压线VREF1与发光控制信号线EM异层交叠。
可选地，参考图16，垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与初始化控制信号线SCP2至少部分交叠。从而，沿第二方向上，第二参考电压线VREF2与初始化控制信号线SCP2所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。进一步地，第二复位晶体管T7的栅极与初始化控制信号线SCP2电连接，第二复位晶体管T7的第一极与第二参考电压线VREF2电连接，第二参考电压线VREF2与初始化控制信号线SCP2至少部分交叠，第二参考电压线VREF2与初始化控制信号线SCP2沿第二方向上的距离较近，从而便于第二复位晶体管T7与初始化控制信号线SCP2、第二参考电压线VREF2之间的连接，缩短第二复位晶体管T7与第二参考电压线VREF2之间连接线的长度。
示例性地，参考图3和图16，第二参考电压线VREF2位于第二金属层M2。初始化控制信号线SCP2位于第一金属层M1。第二参考电压线VREF2与初始化控制信号线SCP2异层交叠。
图17为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，参考图17，垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与第一扫描线SN1至少部分交叠。垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与第一子扫描线SN11至少部分交叠；垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与第二子扫描线SN12至少部分交叠。从而，沿第二方向上，第一参考电压线VREF1与第一扫描线SN1所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。进一步地，第一复位晶体管T5的栅极与第一扫描线SN1电连接，第一复位晶体管T5的第一极与第一参考电压线VREF1电连接，第一参考电压线VREF1与第一扫描线SN1至少部分交叠，第一参考电压线VREF1与第一扫描线SN1沿第二方向上的距离较近，从而便于第一复位晶体管T5与第一参考电压线VREF1、第一扫描线SN1之间的连接，缩短第一复位晶体管T5与第一参考电压线VREF1之间连接线的长度。
示例性地，参考图3和图17，第一参考电压线VREF1位于第二金属层M2。第一子扫描线SN11位于第一子栅金属层MG1，第二子扫描线SN12位于第二子栅金属层MG2。第一参考电压线VREF1与第一子扫描线SN11异层交叠，第一参考电压线VREF1与第二子扫描线SN12异层交叠，第一参考电压线VREF1与第一扫描线SN1异层交叠。
可选地，参考图17，垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与发光控制信号线EM至少部分交叠。从而，沿第二方向上，第二参考电压线VREF2与发光控制信号线EM所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图17，第二参考电压线VREF2位于第一子栅金属层MG1。发光控制信号线EM位于第一金属层M1。第二参考电压线VREF2与发光控制信号线EM异层交叠。
可选地，参考图17，垂直于像素驱动电路100所在基板平面的方向上，初始化控制信号线SCP2与初始化电压线DVH至少部分交叠。从而，沿第二方向上，初始化控制信号线SCP2与初始化电压线DVH所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图17，初始化电压线DVH位于第二金属层M2。初始化控制信号线SCP2位于第一金属层M1。初始化控制信号线SCP2与初始化电压线DVH异层交叠。
图18为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，参考图18，垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与第一扫描线SN1至少部分交叠。垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与第一子扫描线SN11至少部分交叠；垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与第二子扫描线SN12至少部分交叠。从而，沿第二方向上，初始化电压线DVH与第一扫描线SN1所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图18，初始化电压线DVH位于第二金属层M2。第一子扫描线SN11位于第一子栅金属层MG1，第二子扫描线SN12位于第二子栅金属层MG2。初始化电压线DVH与第一子扫描线SN11异层交叠，初始化电压线DVH与第二子扫描线SN12异层交叠，初始化电压线DVH与第一扫描线SN1异层交叠。
可选地，参考图18，垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与发光控制信号线EM至少部分交叠。从而，沿第二方向上，第二参考电压线VREF2与发光控制信号线EM所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图18，第二参考电压线VREF2位于第一子栅金属层MG1。发光控制信号线EM位于第一金属层M1。第二参考电压线VREF2与发光控制信号线EM异层交叠。
可选地，参考图18，垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与初始化控制信号线SCP2至少部分交叠。从而，沿第二方向上，第一参考电压线VREF1与初始化控制信号线SCP2所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图18，第一参考电压线VREF1位于第二金属层M2。初始化控制信号线SCP2位于第一金属层M1。第一参考电压线VREF1与初始化控制信号线SCP2异层交叠。
图19为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，参考图19，垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与第一扫描线SN1至少部分交叠。垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与第一子扫描线SN11至少部分交叠；垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与第二子扫描线SN12至少部分交叠。从而，沿第二方向上，第一参考电压线VREF1与第一扫描线SN1所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图19，第一参考电压线VREF1位于第二金属层M2。第一子扫描线SN11位于第一子栅金属层MG1，第二子扫描线SN12位于第二子栅金属层MG2。第一参考电压线VREF1与第一子扫描线SN11异层交叠，第一参考电压线VREF1与第二子扫描线SN12异层交叠，第一参考电压线VREF1与第一扫描线SN1异层交叠。
可选地，参考图19，垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与发光控制信号线EM至少部分交叠。从而，沿第二方向上，初始化电压线DVH与发光控制信号线EM所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图19，初始化电压线DVH位于第一子栅金属层MG1。发光控制信号线EM位于第一金属层M1。初始化电压线DVH与发光控制信号线EM异层交叠。
可选地，参考图19，垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与初始化控制信号线SCP2至少部分交叠。从而，沿第二方向上，第二参考电压线VREF2与初始化控制信号线SCP2所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图19，第二参考电压线VREF2位于第二金属层M2。初始化控制信号线SCP2位于第一金属层M1。第二参考电压线VREF2与初始化控制信号线SCP2异层交叠。
图20为本发明实施例提供的另一种像素驱动电路的俯视结构示意图，参考图20，垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与第一扫描线SN1至少部分交叠。垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与第一子扫描线SN11至少部分交叠；垂直于像素驱动电路100所在基板平面的方向上，第二参考电压线VREF2与第二子扫描线SN12至少部分交叠。第二参考电压线VREF2与第一扫描线SN1至少部分交叠，从而，沿第二方向上，第二参考电压线VREF2与第一扫描线SN1所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图20，第二参考电压线VREF2位于第二金属层M2。第一子扫描线SN11位于第一子栅金属层MG1，第二子扫描线SN12位于第二子栅金属层MG2。第二参考电压线VREF2与第一子扫描线SN11异层交叠，第二参考电压线VREF2与第二子扫描线SN12异层交叠，第二参考电压线VREF2与第一扫描线SN1异层交叠。
可选地，参考图20，垂直于像素驱动电路100所在基板平面的方向上，初始化电压线DVH与发光控制信号线EM至少部分交叠。从而，沿第二方向上，初始化电压线DVH与发光控制信号线EM所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图20，初始化电压线DVH位于第一子栅金属层MG1。发光控制信号线EM位于第一金属层M1。初始化电压线DVH与发光控制信号线EM异层交叠。
可选地，参考图20，垂直于像素驱动电路100所在基板平面的方向上，第一参考电压线VREF1与初始化控制信号线SCP2至少部分交叠。从而，沿第二方向上，第一参考电压线VREF1与初始化控制信号线SCP2所占据的空间存在交叠，减小了像素驱动电路100沿第二方向上的长度，减小了像素驱动电路100占用空间的面积。
示例性地，参考图3和图20，第一参考电压线VREF1位于第二金属层M2。初始化控制信号线SCP2位于第一金属层M1。第一参考电压线VREF1与初始化控制信号线SCP2异层交叠。
可选地，参考图2、图16-图20，沿第二方向，初始化控制信号线SCP2、发光控制信号线EM、第二扫描线SN2、数据写入控制信号线SCP1和第一扫描线SN1依次排列。沿第二方向，发光控制信号线EM位于初始化控制信号线SCP2与第二扫描线SN2之间，第二扫描线SN2位于发光控制信号线EM与数据写入控制信号线SCP1之间，数据写入控制信号线SCP1位于第二扫描线SN2与第一扫描线SN1之间。可以理解的是，初始化控制信号线SCP2、发光控制信号线EM、第二扫描线SN2、数据写入控制信号线SCP1和第一扫描线SN1均为变压信号线20，变压信号线20与硅半导体层POLY以及氧化物半导体层IGZO交叠的位置形成薄膜晶体管的半导体层314。将各条变压信号线20的排列顺序选择为，沿第二方向，初始化控制信号线SCP2、发光控制信号线EM、第二扫描线SN2、数据写入控制信号线SCP1和第一扫描线SN1依次排列，可以形成较佳的各个薄膜晶体管的位置。
可选地，参考图2、图16-图20，与发光控制信号线EM至少部分交叠的恒压信号线10位于第一子栅金属层MG1。
示例性地，参考图2或者图16，第一参考电压线VREF1与发光控制信号线EM至少部分交叠，第一参考电压线VREF1位于第一子栅金属层MG1。
示例性地，参考图17或者图18，第二参考电压线VREF2与发光控制信号线EM至少部分交叠，第二参考电压线VREF2位于第一子栅金属层MG1。
示例性地，参考图19或者图20，初始化电压线DVH与发光控制信号线EM至少部分交叠，初始化电压线DVH位于第一子栅金属层MG1。
在其他实施方式中，与发光控制信号线EM至少部分交叠的恒压信号线10还可以位于第二子栅金属层MG2。
可选地，参考图2、图16-图20，与初始化控制信号线SCP2至少部分交叠的恒压信号线10位于第二金属层M2，与第一扫描线SN1至少部分交叠的恒压信号线10位于第二金属层M2。
示例性地，参考图2，初始化电压线DVH与初始化控制信号线SCP2至少部分交叠，第二参考电压线VREF2与第一扫描线SN1至少部分交叠，初始化电压线DVH和第二参考电压线VREF2均位于第二金属层M2。
示例性地，参考图16，第二参考电压线VREF2与初始化控制信号线SCP2至少部分交叠，初始化电压线DVH与第一扫描线SN1至少部分交叠，初始化电压线DVH和第二参考电压线VREF2均位于第二金属层M2。
示例性地，参考图17，初始化电压线DVH与初始化控制信号线SCP2至少部分交叠，第一参考电压线VREF1与第一扫描线SN1至少部分交叠，初始化电压线DVH和第一参考电压线VREF1均位于第二金属层M2。
示例性地，参考图18，第一参考电压线VREF1与初始化控制信号线SCP2至少部分交叠，初始化电压线DVH与第一扫描线SN1至少部分交叠，初始化电压线DVH和第一参考电压线VREF1均位于第二金属层M2。
示例性地，参考图19，第二参考电压线VREF2与初始化控制信号线SCP2至少部分交叠，第一参考电压线VREF1与第一扫描线SN1至少部分交叠，第一参考电压线VREF1和第二参考电压线VREF2均位于第二金属层M2。
示例性地，参考图20，第一参考电压线VREF1与初始化控制信号线SCP2至少部分交叠，第二参考电压线VREF2与第一扫描线SN1至少部分交叠，第一参考电压线VREF1和第二参考电压线VREF2均位于第二金属层M2。
图21为本发明实施例提供的一种显示面板的俯视结构示意图，图22为本发明实施例提供的一种显示面板的剖面结构示意图，参考图21和图22，显示面板包括显示区01，显示区01包括多个如上述实施例中的像素驱动电路100，以及多个发光元件LD。显示面板可以为有机发光显示面板、液晶显示面板、量子点显示面板或者微发光二极管显示面板中的一种。
示例性地，参考图21和图22，显示面板还包括位于显示区01的像素驱动电路100和发光元件LD。发光元件LD包括阳极LD1、阴极LD2和发光功能层LD3。发光功能层LD3位于阳极LD1与阴极LD2之间，电子和空穴分别从阴极LD2和阳极LD1注入发光功能层LD3并复合产生激子，能量传递给发光功能层LD3的发光分子，并激发电子从基态跃迁到激发态，激发态能量通过辐射跃迁的方式来释放能量，便产生了光线。
图23为本发明实施例提供的一种显示装置的示意图，参考图23，显示装置包括上述实施例中的显示面板。显示装置可以为手机、电脑、电子纸、车载显示器、可穿戴设备等中的一种。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (21)

1.一种像素驱动电路，其特征在于，包括驱动晶体管、初始化晶体管、恒压信号线和变压信号线，所述恒压信号线上的电压值恒定，所述变压信号线上的电压值随时间变动；所述恒压信号线与所述变压信号线均沿第一方向延伸；
所述恒压信号线包括初始化电压线，所述变压信号线包括初始化控制信号线；
所述驱动晶体管包括栅极、第一极和第二极，所述驱动晶体管的第一极用于写入第一电源信号；
所述初始化晶体管的第一极与所述初始化电压线电连接，所述初始化晶体管的第二极与所述驱动晶体管的第一极或者第二极电连接，所述初始化晶体管的栅极与所述初始化控制信号线电连接，用于根据所述初始化控制信号线上的控制信号将所述初始化晶体管导通，以初始化所述驱动晶体管的第一极或者第二极；
垂直于所述像素驱动电路所在基板平面的方向上，所述初始化电压线与所述变压信号线至少部分交叠，和/或，所述初始化控制信号线与所述恒压信号线至少部分交叠。
2.根据权利要求1所述的像素驱动电路，其特征在于，垂直于所述像素驱动电路所在基板平面的方向上，所述初始化控制信号线与所述初始化电压线至少部分交叠。
3.根据权利要求2所述的像素驱动电路，其特征在于，还包括发光控制晶体管和第一复位晶体管；
所述恒压信号线还包括第一参考电压线，所述变压信号线还包括发光控制信号线和第一扫描线；
所述发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述发光控制晶体管的第二极与发光元件的阳极电连接，所述发光控制晶体管的栅极与所述发光控制信号线电连接；
所述第一复位晶体管的第一极与所述第一参考电压线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与所述第一扫描线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述第一参考电压线与所述发光控制信号线至少部分交叠。
4.根据权利要求1所述的像素驱动电路，其特征在于，还包括第一复位晶体管；
所述恒压信号线还包括第一参考电压线，所述变压信号线还包括第一扫描线；
所述第一复位晶体管的第一极与所述第一参考电压线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与所述第一扫描线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述初始化电压线与所述第一扫描线至少部分交叠。
5.根据权利要求4所述的像素驱动电路，其特征在于，还包括发光控制晶体管；
所述变压信号线还包括发光控制信号线；
所述发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述发光控制晶体管的第二极与发光元件的阳极电连接，所述发光控制晶体管的栅极与所述发光控制信号线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述第一参考电压线与所述发光控制信号线至少部分交叠。
6.根据权利要求4所述的像素驱动电路，其特征在于，垂直于所述像素驱动电路所在基板平面的方向上，所述第一参考电压线与所述初始化控制信号线至少部分交叠。
7.根据权利要求2或者4所述的像素驱动电路，其特征在于，还包括发光控制晶体管和第二复位晶体管；
所述恒压信号线还包括第二参考电压线，所述变压信号线还包括发光控制信号线；
所述发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述发光控制晶体管的第二极与发光元件的阳极电连接，所述发光控制晶体管的栅极与所述发光控制信号线电连接；
所述第二复位晶体管的第一极与所述第二参考电压线电连接，所述第二复位晶体管的第二极与发光元件的阳极电连接，所述第二复位晶体管的栅极与所述初始化控制信号线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述第二参考电压线与所述发光控制信号线至少部分交叠。
8.根据权利要求1所述的像素驱动电路，其特征在于，还包括发光控制晶体管；
所述变压信号线还包括发光控制信号线；
所述发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述发光控制晶体管的第二极与发光元件的阳极电连接，所述发光控制晶体管的栅极与所述发光控制信号线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述初始化电压线与所述发光控制信号线至少部分交叠。
9.根据权利要求8所述的像素驱动电路，其特征在于，还包括第一复位晶体管；
所述恒压信号线还包括第一参考电压线，所述变压信号线还包括第一扫描线；
所述第一复位晶体管的第一极与所述第一参考电压线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与所述第一扫描线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述第一参考电压线与所述初始化控制信号线至少部分交叠。
10.根据权利要求2或者8所述的像素驱动电路，其特征在于，还包括第一复位晶体管和第二复位晶体管；
所述恒压信号线还包括第一参考电压线和第二参考电压线，所述变压信号线还包括第一扫描线；
所述第一复位晶体管的第一极与所述第一参考电压线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与所述第一扫描线电连接；
所述第二复位晶体管的第一极与所述第二参考电压线电连接，所述第二复位晶体管的第二极与发光元件的阳极电连接，所述第二复位晶体管的栅极与所述初始化控制信号线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述第二参考电压线与所述第一扫描线至少部分交叠。
11.根据权利要求4或者8所述的像素驱动电路，其特征在于，还包括第二复位晶体管；
所述恒压信号线还包括第二参考电压线；
所述第二复位晶体管的第一极与所述第二参考电压线电连接，所述第二复位晶体管的第二极与发光元件的阳极电连接，所述第二复位晶体管的栅极与所述初始化控制信号线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述第二参考电压线与所述初始化控制信号线至少部分交叠。
12.根据权利要求2或者8所述的像素驱动电路，其特征在于，还包括第一复位晶体管；
所述恒压信号线还包括第一参考电压线，所述变压信号线还包括第一扫描线；
所述第一复位晶体管的第一极与所述第一参考电压线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与所述第一扫描线电连接；
垂直于所述像素驱动电路所在基板平面的方向上，所述第一参考电压线与所述第一扫描线至少部分交叠。
13.根据权利要求1所述的像素驱动电路，其特征在于，还包括第一复位晶体管、发光控制晶体管、补偿晶体管、数据写入晶体管、存储电容、数据线和第一电源线；
所述变压信号线还包括第一扫描线、发光控制信号线、第二扫描线和数据写入控制信号线，所述恒压信号线还包括第一参考电压线；
所述第一复位晶体管的第一极与所述第一参考电压线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与所述第一扫描线电连接；
所述发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述发光控制晶体管的第二极与发光元件的阳极电连接，所述发光控制晶体管的栅极与所述发光控制信号线电连接；
所述补偿晶体管的第一极与所述驱动晶体管的栅极电连接，所述补偿晶体管的第二极与所述驱动晶体管的第二极电连接，所述补偿晶体管的栅极与所述第二扫描线电连接；
所述数据写入晶体管的第一极与所述数据线电连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极电连接，所述数据写入晶体管的栅极与所述数据写入控制信号线电连接；
所述存储电容的第一极板与所述驱动晶体管的栅极电连接，所述存储电容的第二极板与所述第一电源线电连接；
沿第二方向，所述初始化控制信号线、所述发光控制信号线、所述第二扫描线、所述数据写入控制信号线和所述第一扫描线依次排列；所述第二方向与所述第一方向交叉。
14.根据权利要求13所述的像素驱动电路，其特征在于，所述数据线与所述第一电源线均沿所述第二方向延伸。
15.根据权利要求13所述的像素驱动电路，其特征在于，所述数据写入晶体管、所述驱动晶体管、所述发光控制晶体管和所述初始化晶体管中任一者的半导体层包括硅；
所述补偿晶体管和所述第一复位晶体管中任一者的半导体层包括氧化物。
16.根据权利要求15所述的像素驱动电路，其特征在于，所述补偿晶体管包括第一子栅极和第二子栅极；
所述第一子栅极位于第一子栅金属层，垂直于所述像素驱动电路所在基板平面的方向上，所述第一子栅极位于所述驱动晶体管的半导体层与所述补偿晶体管的半导体层之间；
所述第二子栅极位于第二子栅金属层，垂直于所述像素驱动电路所在基板平面的方向上，所述第二子栅极位于所述补偿晶体管的半导体层远离所述第一子栅极一侧；
与所述发光控制信号线至少部分交叠的恒压信号线位于所述第一子栅金属层或者所述第二子栅金属层。
17.根据权利要求15所述的像素驱动电路，其特征在于，所述驱动晶体管的栅极位于第一金属层；
所述发光控制信号线、数据写入控制信号线和所述初始化控制信号线均位于所述第一金属层；
所述补偿晶体管包括第一子栅极和第二子栅极；
所述第一子栅极位于第一子栅金属层，垂直于所述像素驱动电路所在基板平面的方向上，所述第一子栅极位于所述驱动晶体管的半导体层与所述补偿晶体管的半导体层之间；
所述第二子栅极位于第二子栅金属层，垂直于所述像素驱动电路所在基板平面的方向上，所述第二子栅极位于所述补偿晶体管的半导体层远离所述第一子栅极一侧；
所述第一扫描线包括第一子扫描线和第二子扫描线，所述第二扫描线包括第三子扫描线和第四子扫描线，所述第一子扫描线和所述第三子扫描线位于所述第一子栅极层，所述第二子扫描线和所述第四子扫描线位于所述第二子栅极层。
18.根据权利要求15所述的像素驱动电路，其特征在于，所述驱动晶体管的源极以及漏极位于第二金属层；
与所述初始化控制信号线至少部分交叠的恒压信号线位于所述第二金属层，与所述第一扫描线至少部分交叠的恒压信号线位于所述第二金属层。
19.根据权利要求15所述的像素驱动电路，其特征在于，所述驱动晶体管的源极以及漏极位于第二金属层；
垂直于所述像素驱动电路所在基板平面的方向上，所述数据线和所述第一电源线位于所述第二金属层远离所述驱动晶体管的半导体层一侧。
20.一种显示面板，其特征在于，包括显示区，所述显示区包括多个如权利要求1-19任一项所述的像素驱动电路，以及多个发光元件。
21.一种显示装置，其特征在于，包括如权利要求20所述的显示面板。
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