KR20220081071A - 전계발광 표시장치 - Google Patents

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Abstract

본 명세서는 전계발광 표시장치에 대한 것이고, 본 명세서의 일 실시예에 따른 전계발광 표시장치는 서브 화소 영역, 및 상기 서브 화소 영역의 적어도 일측에 위치한 캐소드 컨택 영역을 포함하는 기판, 상기 기판 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치되고, 상기 캐소드 컨택 영역에서 적어도 일부분 노출된 상부면을 포함하는 보조 전극, 상기 보조 전극의 적어도 일부분 커버하도록 배치되는 보호층, 상기 보호층 상에 배치되는 캐소드 컨택 전극, 상기 캐소드 컨택 전극 상에 배치되는 유기 발광층, 및 상기 유기 발광층 상에 배치되는 캐소드 전극을 포함하고, 상기 보호층은 상기 캐소드 컨택 영역과 적어도 일부분 중첩하고, 보호층이 제거된 복수의 트렌치 구조를 포함한다.

Description

전계발광 표시장치{ELECTROLUMINESCENCE DISPLAY DEVICE}
본 명세서는 전계발광 표시장치에 대한 것으로서, 구체적으로 캐소드 컨택 영역에 투습 방지 구조가 적용된 표시장치를 제공하는 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 유기발광 표시장치와 같은 전계발광 표시장치 (Electroluminescence Display)에 관한 연구가 활발히 진행되고 있다.
종래에는 전계발광 표시장치를 제조할 때 발광소자의 캐소드 전극의 저항을 낮추기 위한 캐소드 컨택 영역을 화소 영역의 일측에 형성하였고, 캐소드 컨택 영역은 투습 경로로 작용하여, 이에 따라 캐소드 컨택 영역에 인접한 화소가 투습에 의해 작동되지 않는 페이드 아웃(fade out)이 발생하는 문제점이 있다.
종래의 전계발광 표시장치는 발광소자의 캐소드 전극의 저항이 높아져 휘도 불균일이 발생하는 문제점 있었다. 또한, 캐소드 전극을 낮추기 위한 구조에서 투습 때문에 서브 화소가 페이드 아웃(fade out)에 취약한 신뢰성 문제점이 있었다. 이에, 본 명세서의 발명자들은 전계발광 표시장치의 활성 영역 전체에 걸쳐서 캐소드 전극의 균일한 저항을 제공하면서, 화소가 투습에 대한 신뢰성이 높은 표시장치를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 캐소드 전극과 보조 전원 라인이 안정적으로 컨택될 수 있으면서, 화소가 투습에 대한 신뢰성이 높은 전계발광 표시장치를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 전계발광 표시장치는 서브 화소 영역, 및 상기 서브 화소 영역의 적어도 일측에 위치한 캐소드 컨택 영역을 포함하는 기판, 상기 기판 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치되고, 상기 캐소드 컨택 영역에서 적어도 일부분 노출된 상부면을 포함하는 보조 전극, 상기 보조 전극의 적어도 일부분 커버하도록 배치되는 보호층, 상기 보호층 상에 배치되는 캐소드 컨택 전극, 상기 캐소드 컨택 전극 상에 배치되는 유기 발광층, 및 상기 유기 발광층 상에 배치되는 캐소드 전극을 포함하고, 상기 보호층은 상기 캐소드 컨택 영역과 적어도 일부분 중첩하고, 보호층이 제거된 복수의 트렌치 구조를 포함한다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서의 일 예에 따르면, 전계발광 표시장치의 활성 영역 전체에 걸쳐서 캐소드 전극의 균일한 저항을 제공할 수 있는 효과가 있다.
또한, 본 명세서의 일 예에 따르면, 전계발광 표시장치의 캐소드 컨택 영역에서 투습에 대한 경로가 차단되거나, 연장됨으로써, 화소의 투습에 대한 저항성이 향상되는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서에 따른 전계발광 표시장치의 평면도이다.
도 2는 본 명세서의 일 예에 따른 도 1의 A 영역의 평면 구조를 도시한 것이다.
도 3은 본 명세서의 다른 예에 따른 도 1의 A 영역의 평면 구조를 도시한 것이다.
도 4는 도 2의 I-I'선을 따라 도시한 단면도이다.
도 5는 도 4의 B 부분을 확대하여 도시한 것이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
도 1은 본 명세서의 일 예에 따른 평면도이다.
도 1을 참조하면, 본 명세서의 일 예에 따른 전계발광 표시장치는 발광 표시 패널(1), 및 패널 구동 회로부(3)를 포함할 수 있다.
표시 패널(1)은 기판(10), 활성 영역(AA), 비활성 영역, 제1 전원배선(60), 제2 전원배선(70), 및 게이트 구동 회로(50)를 포함할 수 있다.
기판(10)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다.
기판(10)의 활성 영역(AA)은 영상이 표시되는 영역으로서, 제 1 영역, 표시부, 표시 영역, 또는 활성부로도 표현될 수도 있다. 예를 들어, 활성 영역(AA)은 기판(10)의 가장자리 부분을 제외한 나머지 부분에 배치될 수 있다.
비활성 영역(IA)은 영상이 표시되지 않는 영역으로서, 제 2 영역, 비표시부, 비표시 영역, 또는 비활성부로도 표현될 수도 있다. 예를 들어, 비표시영역은 활성 영역(AA)을 둘러싸도록 기판(10)의 가장자리 부분에 배치될 수 있다.
도 1에서 A로 표시된 소정의 영역은 적어도 하나의 투과 영역과 비투과 영역을 포함하는 영역일 수 있다. 여기서, 비투과 영역은 적어도 하나의 화소를 포함하는 발광 영역을 포함할 수 있다. 도 1의 A로 표시된 영역은 도 2, 3을 참조하여 후술하기로 한다.
본 명세서의 일 예에 따른 전계발광 표시장치는 비활성 영역(IA)에 배치된 제1 전원배선(60) 및 제2 전원배선(70)을 포함할 수 있다. 여기서, 제1 전원배선(60) 및 제2 전원배선(70)은 각각 기저전압(VSS) 및 전원전압(VDD)이 인가될 수 있다. 제1 전원배선(60) 및 제2 전원배선(70)은 패널 구동 회로부(3)에 의해 제어되어, 각각 기저전압(VSS) 및 전원전압(VDD)을 활성 영역(AA)의 화소에 공급할 수 있다.
도 1에 도시된 바와 같이, 제1 전원배선(60)은 표시 패널(1)의 상단 및 하단의 비활성 영역(IA)에 바(bar) 형태로 한 쌍이 배치될 수 있고, 한 쌍의 제1 전원배선(60)을 연결하는 복수의 제1 전원 링크 배선(62)을 포함할 수 있다. 또한, 제2 전원배선(70)은 표시 패널(1)의 상단 및 하단의 비활성 영역(IA)에 바(bar) 형태로 한 쌍이 배치될 수 있고, 한 쌍의 제2 전원배선(70)을 연결하는 복수의 제2 전원 링크 배선(72)을 포함할 수 있다.
도 1에서, 제1 전원 링크 배선(62)은 도 1의 A 영역과 중첩하도록 배치될 수 있다. 구체적으로, 제1 전원 링크 배선(62)은 후술되는 캐소드 컨택 영역과 인접하도록 배치될 수 있다. 캐소드 컨택 영역은 본 명세서에서 후술되는 캐소드 전극과 제1 전원 링크 배선(62)이 안정적으로 컨택될 수 있는 구조를 제공하여 신뢰성을 향상시킬 수 있으며, 캐소드 전극에 인가되는 저항을 낮출 수 있다. 그리고, 휘도 균일도가 향상된 디스플레이 장치를 제공할 수 있다.
여기서, 캐소드 컨택 영역(CCA)은 캐소드 전극(250) 및 제1 전원 링크 배선(62)의 전기적인 컨택을 위해 보조 전극(AE)의 상부에 형성되는 보호층(150) 및 평탄화층(160)이 적어도 일부분 패터닝된 영역으로 정의될 수 있다. 그리고, 캐소드 컨택 영역(CCA)은 보조 전극(AE)의 상부면이 적어도 일부분 노출된 영역으로 정의될 수 있다. 캐소드 컨택 영역(CCA)의 상세 구조는 도 2 내지 도 5를 참조하여 후술하기로 한다.
게이트 구동 회로(50)는 구동 회로부(3)로부터 패드부(PP)의 복수의 게이트 패드와 링크 라인을 통해 제공되는 게이트 제어 신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 예를 들어, 게이트 구동 회로(50)는 서로 마주하는 기판(10)의 양측 비활성 영역(IA) 중 적어도 하나에 배치될 수 있다. 게이트 구동 회로(50)는 표시 패널(1)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 전계발광 표시 패널(1)의 활성 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
일 예에 따른 구동 회로부(3)는 복수의 플렉서블 회로 필름(31), 복수의 데이터 구동 집적 회로(33), 인쇄 회로 기판(35), 타이밍 컨트롤러(37), 및 전원 회로부(39)를 포함할 수 있다.
복수의 플렉서블 회로 필름(31) 각각은 기판(10)에 마련된 패드부(PP)와 인쇄 회로 기판(35) 각각에 부착될 수 있다. 예를 들어, 복수의 플렉서블 회로 필름(31) 각각의 일측(또는 출력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 기판(10)에 마련된 패드부(PP)에 부착될 수 있다. 복수의 플렉서블 회로 필름(31) 각각의 타측(또는 입력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 인쇄 회로 기판(35)에 부착될 수 있다.
복수의 데이터 구동 집적 회로(33) 각각은 복수의 플렉서블 회로 필름(31) 각각에 개별적으로 실장된다. 이러한 복수의 데이터 구동 집적 회로(33) 각각은 타이밍 컨트롤러(37)로부터 제공되는 화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 화소 데이터를 아날로그 형태의 화소별 데이터 전압으로 변환하여 해당하는 데이터 라인에 공급할 수 있다.
인쇄 회로 기판(35)은 복수의 플렉서블 회로 필름(31) 각각의 타측에 연결될 수 있다. 인쇄 회로 기판(35)은 구동 회로부(3)의 구성들 사이의 신호 및 전압을 전달하는 역할을 할 수 있다.
타이밍 컨트롤러(37)는 인쇄 회로 기판(35)에 실장되고, 인쇄 회로 기판(35)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다.
타이밍 컨트롤러(37)는 타이밍 동기 신호에 기초해 영상 데이터를 활성 영역(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 복수의 데이터 구동 집적 회로(33) 각각에 제공할 수 있다.
타이밍 컨트롤러(37)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성할 수 있다. 그리고, 타이밍 컨트롤러(37)는 데이터 제어 신호를 통해 복수의 데이터 구동 집적 회로(33) 각각의 구동 타이밍을 제어하며, 게이트 제어 신호를 통해 게이트 구동 회로(50)의 구동 타이밍을 제어할 수 있다. 예를 들어, 타이밍 동기 신호는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 메인 클럭(또는 도트 클럭)을 포함할 수 있다.
전원 회로부(39)는 인쇄 회로 기판(35)에 실장되고, 외부로부터 공급되는 입력 전원을 이용하여 화소에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공할 수 있다.
도 2는 본 명세서의 일 예에 따른 도 1의 A 영역의 평면 구조를 도시한 것이고, 도 3은 본 명세서의 다른 예에 따른 도 1의 A 영역의 평면 구조를 도시한 것이다.
도 2를 참조하면, 도 1에 도시된 액티브 영역(AA)의 영역 A는 투과 영역(TA) 및 비투과 영역(NTA)을 포함할 수 있고, 비투과 영역(NTA)은 복수의 서브 화소 영역(SPA)과 캐소드 컨택 영역(CCA)을 포함할 수 있고, 복수의 서브 화소(SP1, SP2, SP3, SP4)의 적어도 일부분과 중첩하는 제1 전원 링크 배선(62)을 포함할 수 있다.
본 명세서의 일 예에 따른 전계발광 표시장치는 도 2 또는 후술하는 도 3의 A의 구조가 반복되는 구조로 활성 영역(AA)이 구성되는 것으로 볼 수 있다. 따라서, 캐소드 컨택 영역(CCA)은 투과 영영(TA)과 서브 화소 영역(SPA)의 사이의 적어도 일부분에 형성되는 것으로 볼 수 있다. 또한, 캐소드 컨택 영역(CCA)은 전계발광 표시장치가 요구하는 소정의 캐소드 전극(250)의 저항 요구치를 만족한다면, 매 복수의 서브 화소(SP1, SP2, SP3, SP4) 마다 배치되는 것이 아니다. 예를 들어, 4개의 서브 화소, 8개의 서브 화소, 12개의 서브 화소, 또는 16개의 서브 화소에 하나의 캐소드 컨택 영역(CCA)이 할당되도록 구성될 수 있다.
투과 영역(TA)은 외부로부터 입사되는 빛을 거의 그대로 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛을 투과시키지 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역일 수 있다. 그리고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β보다 큰 값이다. 표시 패널(1)은 투과 영역(TA)들로 인해 표시 패널(1)의 배면에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)은 복수의 서브 화소(SP1, SP2, SP3, SP4) 영역 및 캐소드 컨택 영역(CCA)을 포함할 수 있고, 복수의 서브 화소(SP1, SP2, SP3, SP4) 구동을 위한 제1 전원 링크 배선(62)들, 제2전원 링크 배선(72)들, 레퍼런스 라인들, 데이터 라인들, 및 게이트 라인들이 구비될 수 있다.
여기서, 제1 서브 화소(SP1)는 청색 광을 방출하는 발광 소자를 포함할 수 있고, 제2 서브 화소(SP2)는 적색 광을 방출하는 발광 소자를 포함할 수 있고, 제3 서브 화소(SP3) 녹색 광을 방출하는 발광 소자를 포함할 수 있고, 제4 서브 화소(SP4)는 백색 광을 방출하는 발광 소자를 포함할 수 있지만, 반드시 이에 한정되는 것은 아니다. 예를 들어, 백색 광을 방출하는 발광 소자가 없이 서브 화소들이 구성될 수 있고, 청색 광, 적색 광 및 녹색 광의 조합 이외에 다른 색의 조합으로 구성될 수 있다.
본 명세서의 일 예에 따르면, 제 1 내지 제 4 서브 화소(SP1, SP2, SP3, SP4) 각각에 배치된 발광 소자는 각기 다른 컬러 광을 개별적으로 방출하거나 백색 광을 공통적으로 방출할 수 있다.
제 1 내지 제 4 서브 화소(SP1, SP2, SP3, SP4) 각각이 백색 광을 공통적으로 방출하는 경우, 제 1 내지 제 4 서브 화소(SP1, SP2, SP3, SP4) 중 3개의 서브 화소는 백색 광을 각기 다른 컬러 광으로 변환하는 컬러 필터(또는 파장 변환 부재)를 포함할 수 있다. 예를 들어, 청색 컬러 필터, 녹색 컬러필터 및 적색 컬러필터를 포함할 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 청색 광을 방출하는 청색 서브 화소이고, 제2 서브 화소(SP2)가 적색 광을 방출하는 적색 서브 화소이며, 제3 서브 화소(SP3)가 녹색 광을 방출하는 녹색 서브 화소이고, 제4 서브 화소(SP4)가 백색 광을 방출하는 백색 서브 화소인 것으로 설명하도록 한다.
제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브화소(SP4) 각각에는 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자, 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 스위칭 박막 트랜지스터, 센싱 박막 트랜지스터 및 구동 박막 트랜지스터(T)를 포함할 수 있다.
스위칭 박막 트랜지스터는 게이트 라인에 공급되는 게이트 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 구동 박막 트랜지스터(T)에 공급하는 역할을 한다.
센싱 박막 트랜지스터는 화질 저하의 원인이 되는 구동 박막 트랜지스터(T)의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 박막 트랜지스터(T)는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDDL)에서 공급되는 전원으로부터 데이터 전류를 생성하여 발광소자(200)의 화소 전극(210)에 공급하는 역할을 한다. 구동 박막 트랜지스터(T) 및 발광소자(200)의 상세 구조에 대해서는 도 4를 참조하여 후술하기로 한다.
제1 전원 링크 배선(62)은 복수의 서브 화소(SP1, SP2, SP3, SP4)의 적어도 일부분과 중첩하도록 일 방향을 따라서 형성될 수 있다. 도 2에서, 제1 전원 링크 배선(62)은 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)와 적어도 일부분 중첩하도록 도시되었으나, 제1 전원 링크 배선(62)은 이에 제한되지 않고 다양한 전기적 연결 구조로 제공될 수 있다.
또한, 본 명세서의 일 예에 따른 전계발광 표시장치는 제1 전원 링크 배선(62)의 일측에서 캐소드 컨택 영역(CCA)으로 연장되는 보조 전극(AE)을 포함할 수 있다.
캐소드 컨택 영역(CCA)은 비투과 영역(NTA)에 구비된 영역으로서, 투과 영역(TA)과 인접하고, 적어도 하나의 복수의 서브 화소(SP1, SP2, SP3, SP4) 영역에 인접하도록 구비될 수 있다. 캐소드 컨택 영역(CCA)은 투과 영역(TA)은 투과 영역(TA) 및 적어도 하나의 복수의 서브 화소(SP1, SP2, SP3, SP4) 영역의 사이에 위치하면서, 보조 전극(AE)과 후술하는 발광소자(200)의 캐소드 전극(250)이 컨택하는 영역으로 정의될 수 있다.
도 3은 제1 내지 제4 서브 화소(SP1-SP4) 각각이 한쌍의 분할 구조로 형성된 것을 제외하고는 도 2와 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략하기로 한다. 도 3을 참조하면, 복수의 서브 화소각각은 리페어 패턴(RP) 및 박막 트랜지스터(T)에 의해 전기적으로 연결되는 분할 구조로 구성될 수 있다 그리고, 제1 서브 화소(SP1)는 리페어 패턴(RP)에 의해 연결되는 제1 서브 화소 제1 부분(SP1-1) 및 제1 서브 화소 제2 부분(SP1-2)을 포함할 수 있고, 제2 내지 제4 서브 화소(SP1, SP2, SP3, SP4)는 각각 제2 내지 제4 서브 화소 제1 부분 및 제2 부분(SP2-1, SP2-2, SP3-1, SP3-2, SP4-1, SP4-2)을 포함할 수 있다. 여기서, 박막 트랜지스터(T)는 제1 내지 제4 서브 화소 제1 부분(SP1-1, SP2-1, SP3-1, SP4-1) 또는 제1 내지 제4 서브 화소 제2 부분(SP1-2, SP2-2, SP3-2, SP4-2)에 화소 전극(210)에 데이터 전류를 생성하여 공급하는 구동 박막 트랜지스터일 수 있다.
여기서, 리페어 패턴(RP)은 발광 소자의 화소 전극(210)과 동일층에 형성되고, 화소 전극(210)이 연장 및 분기된 구조로 마련될 수 있고, 또는 소정의 컨택홀 및 배선 구조로 형성된 구조로 마련될 수 있다.
따라서, 본 명세서에 따른 전계발광 표시장치는 제1 내지 제4 서브 화소 제1 부분(SP1-1, SP2-1, SP3-1, SP4-1) 또는 제1 내지 제4 서브 화소 제2 부분(SP1-2, SP2-2, SP3-2, SP4-2)에 대응되는 영역에 휘점화가 발생하는 경우, 리페어 패턴(RP)에서 선택적으로 리페어 처리를 수행함으로써 제1 내지 제4 서브 화소 제1 부분(SP1-1, SP2-1, SP3-1, SP4-1) 또는 제1 내지 제4 서브 화소 제2 부분(SP1-2, SP2-2, SP3-2, SP4-2) 중 한 영역에서는 정상적으로 구동할 수 있다.
도 4는 도 2의 I-I'선을 따라 도시한 단면도이고, 도 5는 도 4의 B 부분을 확대하여 도시한 것이다.
도 4 및 도 5를 참조하면, 본 명세서의 일 예에 따른 전계발광 표시장치는 기판(110) 상에 형성된 구동 박막 트랜지스터(T), 평탄화층(160), 발광소자(200), 뱅크(180), 캐소드 컨택 전극(270), 및 보조 전원 라인(EVSS)을 포함할 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치는 서브 화소 영역(SPA), 및 서브 화소 영역(SPA)의 적어도 일측에 위치한 캐소드 컨택 영역(CCA)을 포함하는 기판(110), 기판(110) 상에 배치된 층간 절연층(140), 층간 절연층(140) 상에 배치되고 캐소드 컨택 영역(CCA)에서 적어도 일부분 노출된 상부면을 포함하는 보조 전극(AE), 보조 전극(AE)의 적어도 일부분 커버하도록 배치되는 보호층(150), 보호층(150) 상에 배치되는 캐소드 컨택 전극(270), 캐소드 컨택 전극(270) 상에 배치되는 유기 발광층(230), 및 유기 발광층(230) 상에 배치되는 캐소드 전극(250)을 포함할 수 있다. 그리고, 보호층(150)은 캐소드 컨택 영역(CCA)과 적어도 일부분 중첩하고, 보호층(150)이 제거된 복수의 트렌치 구조(TR)를 포함한다.
본 명세서의 일 예에 따른 전계발광 표시장치는, 투과 영역(TA) 및 비투과 영역(NTA)을 포함할 수 있다. 그리고, 비투과 영역(NTA)은 발광 소자, 뱅크(180)에 의해 정의되는 발광 영역(EA) 및 비발광 영역(NEA), 그리고 투과 영역(TA)에 인접하여 형성되고 캐소드 전극(250)과 보조 전극(AE)이 컨택되는 캐소드 컨택 영역(CCA)을 포함할 수 있다. 또한, 도 4에서 발광 영역(EA)과 발광 영역(EA)의 좌우측 또는 발광 영역(EA)을 둘러싸는 비발광 영역(NEA)은 하나의 서브 화소 영역(SPA)으로 정의될 수 있다.
여기서, 기판(110)은 도 1에서 설명한 기판(10)과 동일한 구성일 수 있다. 따라서, 기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 기판일 수 있다.
구동 박막 트랜지스터(T)는 버퍼층(120) 상의 활성 영역(AA)에 배치될 수 있고, 서브 화소 각각에 대응되도록 배치될 수 있다. 일 예에 따르면, 박막 트랜지스터(T)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 여기서, 박막 트랜지스터(T)는 구동 박막 트랜지스터일 수 있다. 또한, 도 4에서 박막 트랜지스터(T)는 탑 게이트 구조로 도시되었으나, 본 명세서의 실시 예가 이에 제한되는 것은 아니고 박막 트랜지스터(T)는 공지된 다양한 구조가 적용될 수 있다. 다만, 본 명세서에서는 탑 게이트 구조의 박막 트랜지스터를 구조로 설명한다.
버퍼층(120)은 기판(110) 및 차광층(LS) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(120)은 복수의 무기막이 적층되어 형성될 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다.
액티브층(ACT)은 버퍼층(120) 상에 마련될 수 있다. 액티브층(ACT)은 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩되도록 배치될 수 있고, 액티브층(ACT)은 채널 영역 및 소스/드레인 영역을 포함할 수 있다. 그리고, 액티브층(ACT)은 채널 영역은 액티브층(ACT)의 중앙 영역에 게이트 전극(GE)과 중첩되도록 형성되고, 소스/드레인 영역은 채널 영역을 사이에 두고 서로 나란하게 형성될 수 있다. 또한, 게이트 절연막(130)은 액티브층(ACT) 및 게이트 전극(GE) 사이에 마련될 수 있다. 구체적으로, 게이트 절연막(130)은 액티브층(ACT)의 채널 영역과 게이트 전극(GE) 사이에 배치되어, 액티브층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 전극(GE)은 게이트 절연막(130)을 사이에 두고서 액티브층(ACT)의 채널영역과 중첩할 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
게이트 절연막(130)은 액티브층(ACT) 상에 마련될 수 있고, 버퍼층(120) 상에 배치될 수 있다. 또한, 게이트 절연막(130)은 액티브층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(130)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiO2)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연막(130) 상에는 게이트 전극(GE) 이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
층간 절연층(140)은 게이트 전극(GE) 및 게이트 절연막(130) 상에 마련될 수 있다. 층간 절연층(140)은 박막 트랜지스터(T)를 보호하는 기능을 수행할 수 있다. 층간 절연층(140)은 액티브층(ACT)과 소스 전극(SE) 또는 액티브층(ACT)과 드레인 전극(DE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 층간 절연층(140)은 소스 전극(SE)과 접촉되는 액티브층(ACT)의 소스 영역을 노출하는 컨택홀 및 드레인 전극(DE)과 접촉되는 액티브층(ACT)의 드레인 영역을 노출하는 컨택홀을 포함할 수 있다. 또한, 층간 절연층(140)은 게이트 절연막(130)의 상부에 형성될 수 있다. 일 예에 따르면, 층간 절연층(140)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)을 포함할 수 있다 또는, 층간 절연층(140)은 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)을 포함하는 복수층으로 구성될 수 있다.
본 명세서의 일 예에 따른 소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 은(Ag), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 전도성 산화물(TCO)로 이루어진 단일층 또는 이들의 다중층으로 형성될 수 있다. 본 명세서에서 소스 전극(SE) 및 드레인 전극(DE)은 박막 트랜지스터(T)가 요구하는 소정의 전기적 특성을 만족하기 위해서 선택된 재료가 사용될 수 있다.
또한, 박막 트랜지스터(T)의 액티브층(ACT) 하부에 배치된 차광층(LS)을 더 포함할 수 있다. 차광층(LS)은 박막 트랜지스터(T)와 중첩되도록 기판(110) 상에 배치될 수 있다. 예를 들어, 차광층(LS)은 기판(110) 상에 금속층을 증착한 후 패터닝을 수행하여 형성될 수 있다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 및 은(Ag) 등의 금속 또는 그들의 합금으로 이루어진 단일막 또는 다층막일 수 있으나, 이에 한정되지않고 당업계에 공지된 다양한 재료로 구현될 수 있다. 그리고, 차광층(LS)은 하부 차광층 및 상부 차광층을 포함할 수 있다
보호층(150)은 층간 절연층(140), 소스 전극(SE) 및 드레인 전극(DE) 상에 마련될 수 있다. 보호층(150)은 소스 전극(SE) 및 드레인 전극(DE)을 보호하는 기능을 수행할 수 있다. 보호층(150)은 소스 전극(SE) 또는 드레인 전극(DE)을 노출하는 컨택홀을 포함할 수 있다. 여기에서, 보호층(150)의 컨택홀은 화소 전극(210)이 소스 전극(SE)과 접촉할 수 있도록 평탄화층(160)의 컨택홀과 연결될 수 있다. 보호층(150)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)을 포함할 수 있다.
보호층(150)은 캐소드 컨택 영역(CCA) 또는 서브 화소 영역(SPA)에서 캐소드 컨택 전극(270)과 보조 전극(AE)의 컨택 구조를 위한 제1 컨택홀(CH1) 및 트렌지 구조(TR)를 포함할 수 있다. 제1 컨택홀(CH1)은 서브 화소 영역(SPA)의 비발광 영역(NEA)의 적어도 일부분과 중첩하도록 형성될 수 있다. 그리고, 트렌치 구조(TR)는 캐소드 컨택 영역(CCA)과 중첩하도록 형성될 수 있다. 이때, 제1 컨택홀(CH1) 및 트렌지 구조(TR)는 각각 두께 방향으로 보호층(150)을 모두 제거하는 형태로 마련될 수 있다. 따라서, 보호층(150)에 형성된 제1 컨택홀(CH1) 및 트렌지 구조(TR)를 통해서 캐소드 컨택 전극(270)과 보조 전극(AE)의 안정적인 컨택 구조를 제공할 수 있다.
평탄화층(160)은 기판(110) 상에 배치될 수 있다. 그리고, 평탄화층(160)은 활성 영역(AA)의 발광 영역(EA)과 중첩하고, 비발광 영역(NEA)과 적어도 일부분 중첩하도록 형성될 수 있다. 평탄화층(160)은 발광소자(200)와 뱅크(180)에 의해 정의되는 발광 영역(EA)이 실질적으로 평탄하게 형성되도록, 활성 영역(AA)의 발광 영역(EA)과 중첩할 수 있다. 또한, 평탄화층(160)은 비발광 영역(NEA)과 적어도 일부분 중첩하도록 형성될 수 있다. 평탄화층(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광소자(200)는 평탄화층(160) 상에 배치될 수 있다. 발광소자(200)는 화소 전극(210), 유기 발광층(230), 및 캐소드 전극(250)을 포함할 수 있다. 그리고, 발광소자(200)는 박막 트랜지스터(T)와 전기적으로 연결될 수 있다. 구체적으로, 발광소자(200)의 화소 전극(210)은 평탄화층(160) 및 보호층(150)의 적어도 일부분에 형성된 컨택홀을 통해 박막 트랜지스터(T)의 소스 전극(SE)과 컨택될 수 있다.
화소 전극(210)은 평탄화층(160) 상에 마련되고, 박막 트랜지스터(T)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 화소 전극(210)은 평탄화층(160)에 마련된 컨택홀을 통해 박막 트랜지스터(T)의 소스 전극(SE)에 접촉될 수 있다. 또한, 본 명세서의 일 예에 따른 화소 전극(210)은 금속 물질 또는 투명 전도성 산화물을 포함할 수 있다. 예를 들어, 화소 전극(210)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 인듐주석산화물(ITO; Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. 여기서, Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있고, APC 합금으로 불려질 수 있다.
본 명세서의 일 예에 따르면, 발광소자(200)는 평탄화층(160) 상부에 형성되고 기판(110) 상의 활성 영역(AA)의 적어도 일부분에 형성된 화소 전극(210), 화소 전극(210)과 대향하도록 형성되고 활성 영역(AA) 전체와 중첩하도록 형성된 캐소드 전극(250), 및 화소 전극(210)과 캐소드 전극(250) 사이에 형성되고 화소에 대응되도록 형성되는 발광층(230)을 포함할 수 있다. 또한, 발광층(230) 및 캐소드 전극(250)은 해당층의 준비 방법에 따라 활성 영역(AA)과 인접한 비활성 영역(IA)의 적어도 일부와 중첩하도록 형성될 수 있으나, 이에 제한되는 것은 아니다.
캐소드 컨택 전극(270)은 발광 영역(EA)을 둘러싸는 비발광 영역(NEA)의 적어도 일부분에 위치하고, 캐소드 컨택 영역(CCA)과 중첩하도록 형성될 수 있다. 캐소드 컨택 전극(270)은 평탄화층(160)의 측벽의 적어도 일부분과 중첩하도록 형성될 수 있고, 보호층(150)을 커버하면서 캐소드 컨택 영역(CCA)으로 연장 및 돌출된 형태로 마련될 수 있다. 따라서, 캐소드 컨택 전극(270)이 보호층(150)을 벗어나서 돌출된 영역의 하부에는 보호층(150)이 미형성되고, 이를 통해 언더컷(UC) 구조가 마련될 수 있다. 이러한 언더컷(UC) 구조는 보조 전극(AE)과 캐소드 전극(250)의 컨택을 위해서 상면이 노출되도록 마련될 수 있다.
이때, 비발광 영역(NEA)과 보조 전극(AE)이 중첩하는 영역에 형성된 보호층(150)의 제1 컨택홀(CH1)을 통해서 보조 전극(AE)과 캐소드 컨택 전극(270)이 연결될 수 있다. 또한, 보호층(150)은 캐소드 컨택 영역(CCA)과 보조 전극(AE)이 중첩하는 영역에 형성된 복수의 트렌치 구조(TR: TR1, TR2, TR3)를 포함할 수 있다. 트렌치 구조(TR)는 제1 트렌치 구조(TR1), 제2 트렌치 구조(TR2), 및 제3 트렌치 구조(TR3)를 포함할 수 있다. 도 4 및 도 5에서, 트렌치 구조(TR: TR1, TR2, TR3)는 보호층(150)의 식각되어 제거된 영역 중 일측면을 지칭하여 표시하였으나, 트렌치 구조(TR: TR1, TR2, TR3)는 보호층(150)의 식각된 영역 중 일측면 뿐만 아니라 밑면과 상기 일측면에 대향하는 타측면을모두 포함하는 것을 의미할 수 있다.
도 4 및 도 5에서, 트렌치 구조(TR)는 제1 트렌치 구조(TR1), 제2 트렌치 구조(TR2), 및 제3 트렌치 구조(TR3)를 포함하는 것으로 도시되었으나, 본 명세서의 트렌치 구조(TR)의 실시예가 이에 제한되는 것은 아니다. 본 명세서의 일 예에 따른 트렌치 구조는 더 긴 투습 경로 또는 장애물 구조를 제공하기 위해서 밀집된 다수의 트렌치 구조를 포함하도록 제공될 수 있다. 또한, 도 4 및 도 5에서 트렌치 구조(TR)가 각진 형태로 도시되었으나, 각진 형태 뿐만 아니라 소정의 라운딩 구조, 테이퍼 구조 또는 역테이퍼 구조가 적용될 수 있다.
제1 컨택홀(CH1)을 통해 보조 전극(AE)과 캐소드 컨택 전극(270)은 컨택될 수 있다. 그리고, 복수의 트렌치 구조(TR: TR1, TR2, TR3)를 통해서도 보조 전극(AE)과 캐소드 컨택 전극(270)은 컨택될 수 있다. 따라서, 본 명세서의 일 예에 따른 전계발광 표시장치는 캐소드 컨택 전극(270)과 보조 전극(AE)이 안정적으로 컨택될 수 있는 구조를 제공할 수 있다.
도 4에 도시된 바와 같이, 본 명세서의 일 예에 따른 캐소드 컨택 전극(270)은 화소 전극(210)에 대해 일측면으로 이격하도록 배치될 수 있다. 그리고, 캐소드 컨택 전극(270)은 화소 전극(210)과 동일한 물질 및 동일한 공정으로 준비될 수 있고, 동일한 적층 구조를 가질수 있다. 따라서, 캐소드 컨택 전극(270)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. 여기서, Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있고, APC 합금으로 불려질 수 있다.
여기서 동일한 물질 및 동일한 공정은 단일 공정으로 진행되고, 마스크 패턴 공정에 의해 구분되는 것으로 정의될 수 있다. 후술되는 동일한 물질 및 동일한 공정의 표현에 대해서도 동일한 정의가 적용될 수 있다.
발광층(230)은 화소 전극(210)과 캐소드 컨택 전극(270) 상에 마련될 수 있다. 본 명세서의 일 예에 따르면, 발광층(230)은 활성 영역(AA) 또는 서브 화소의 발광 영역(EA)에 개별적으로 대응되도록 형성되는 것이 아니고, 투과 영역(TA) 및 비투과 영역(NTA)을 포함하는 활성 영역(AA) 전체 화소에 공통되도록 형성될 수 있다. 또한, 발광층(230)은 활성 영역(AA)에 인접한 비활성 영역(IA)의 적어도 일부분에 형성될 수 있다. 구체적으로 활성 영역(AA) 및 비활성 영역(IA)의 경계에 위치한 뱅크(180)와 중첩하도록 배치될 수 있다.
이때, 발광층(230)이 캐소드 컨택 영역(CCA)의 보호층(150)에 형성된 복수의 트렌치 구조(TR)에 형성되는 경우, 발광층(230)의 적어도 일부분은 단절된 구조 또는 불연속적인 구조를 가질수 있다. 여기서, 단절된 구조 또는 불연속적인 구조는 물리적으로 분리되고, 이격된 구조로 정의될 수 있다. 따라서, 발광층(230)은 복수의 트렌치 구조(TR)에 의해 물리적으로 단절된 구조, 또는 불연속적인 구조를 가질 수 있다.
또한, 발광층(230)은 도 4 및 도 5에서 물리적으로 단절된 구조, 또는 불연속적인 구조로 도시되었으나, 발광층(230)이 트렌치 구조(TR)와 중첩하는 영역에서 연속된 구조로 형성될 수도 있다. 그리나, 이러한 경우에도 수분의 침투 경로(P)는 연장되는 효과에 의해, 전계발광 표시장치의 투습에 대한 신뢰성이 향상될 수 있다. 도 5에 도시된 바와 같이, 발광층(230)은 트렌치 구조(TR)가 형성된 영역에서 투습 경로가 불연속적으로 형성되는 단절된 구조를 가질 수 있다. 이와 같이, 발광층(230)의 단절된 구조에 의하여 투습 경로가 차단될 수 있다. 따라서, 전계발광 표시장치의 서브 화소의 페이드 아웃(fade out)에 대한 신뢰성을 향상시킬 수 있다.
구체적으로 발광층(230)은 증착 공정을 기반으로 형성될 수 있고 화소 전극(210)과 중첩하고, 뱅크(180)를 포함하는 소정의 영역까지 형성될 수 있다. 예를 들어, 발광층(230)은 활성 영역(AA) 및 비활성 영역(IA)의 경계부에 형성될 수 있고, 활성 영역(AA) 내에서는 소정의 스텝 커버리지(step coverage) 특성을 기반으로 활성 영역(AA) 전반에 걸쳐서 형성될 수 있고, 캐소드 컨택 영역(CCA)의 적어도 일부분에는 형성되지 않도록 공정이 조절될 수 있다.
일 예에 따르면, 발광층(230)은 정공 수송층(Hole transporting layer), 색발광층(Color light emitting layer), 전자 수송층(Electron transporting layer)을 포함할 수 있다. 이 경우, 화소 전극(210)과 캐소드 전극(250)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 색 발광층으로 이동하게 되며, 색 발광층에서 서로 결합하여 발광하게 된다. 일 예에 따르면, 발광층(230)은 발광 효율 및 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 발광층(230)의 색발광층은 청색, 적색, 녹색 또는 백색을 발광할 수 있다. 그러나, 이에 한정되지는 않는다. 색발광층은 발광 물질에 따라 청색, 적색, 및 녹색 중 적어도 두개의 색이 혼합된 색을 발광할 수 있다.
캐소드 전극(250)은 발광층(230) 상에 마련될 수 있다. 캐소드 전극(250)은 활성 영역(AA)에 공통되는 전극 형태로 구현될 수 있다. 일 예에 따르면, 캐소드 전극(250)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 전도성 산화물(TCO)로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
캐소드 전극(250)은 발광층(230)과 유사하게 증착 공정을 기반으로 형성되나, 무기막의 특성상 발광층(230) 보다 높은 스텝 커버리지 특성을 가질 수 있고, 활성 영역(AA)에서는 발광층(230)과 중첩하는 모든 영역에 형성되고, 캐소드 컨택 영역(CCA)의 언더컷(UC) 일부만 제외한 모든 영역에 형성될 수 있다.
추가로, 전술한 바와 같이, 발광층(230)이 복수의 트렌치 구조(TR)와 중첩하는 영역에서 불연속적인 구조 또는 단절된 구조로 형성되는 경우, 캐소드 전극(250)은 발광층(230)이 미형성된 영역에서 캐소드 컨택 전극(270)과 컨택할 수 있다. 따라서, 본 명세서의 실시예에 따른 표시장치는 캐소드 컨택 영역(CCA)에서 캐소드 전극(250)과 캐소드 컨택 전극(270)의 안정적인 컨택이 가능한 구조를 제공할 수 있다.
캐소드 전극(250)은, 도 4에 도시된 바와 같이, 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 캐소드 전극(250)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.
캐소드 전극(250)은 서브 화소(SP1, SP2, SP3, SP4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 캐소드 전극(250)은 광을 투과시킬 수 있는 인듐주석산화물(ITO; Indium Tin Oxide), 인듐아연산화물(IZO; Indium Zinc Oxide)와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.
보조 전극(AE)은 복수 개의 서브 화소의 캐소드 전극(250)과 각각 개별적인 컨택을 제공하도록 형성될 수 있다. 도 4에 도시된 바와 같이, 보조 전극(AE)은 캐소드 컨택 영역(CCA)을 기준으로 일측에 형성된 발광소자(200)의 캐소드 전극(250)과 캐소드 컨택 전극(270)의 컨택을 통해서 간접적인 컨택을 제공할 수 있다. 그리고, 보조 전극(AE)은 캐소드 컨택 영역(CCA)을 기준으로 타측에 형성된 투과 영역(TA)의 캐소드 전극(250)과는 캐소드 컨택 영역(CCA)에서 직접적인 컨택을 제공할 수 있다. 또한, 캐소드 전극(250)은 전술한 바와 같이 공통 전극과 같이 제공되므로, 액티브 영역(AA)에 형성된 캐소드 전극(250)은 복수의 캐소드 컨택 영역(CCA)에서 보조 전극(AE)과 컨택될 수 있다.
캐소드 컨택 영역(CCA)은 전술한 바와 같이, 비투과 영역(NTA)에 구비된 영역으로서, 투과 영역(TA)과 인접하고, 적어도 하나의 복수의 서브 화소(SP1, SP2, SP3, SP4) 영역에 인접하도록 구비될 수 있다. 구체적으로 캐소드 컨택 영역(CCA)은 보호층(150)의 적어도 일부분 제거되고, 보조 전극(AE)이 캐소드 전극(250)과 컨택을 위해서 노출된 영역, 및 보조 전극(AE)이 캐소드 컨택 전극(270)과 컨택된 영역을 포함하는 소정의 영역으로 정의될 수 있다.
여기서, 캐소드 컨택 전극(270) 및 보조 전극(AE)의 컨택은 캐소드 컨택 영역(CCA)에 인접한 보호층(150)의 적어도 일부분에 형성된 컨택홀(CH1)을 통해서 이루어질 수 있다.
앞서 도 1에서 설명한 제1 전원 링크 배선(62)은 보조 전원 라인(EVSS) 및 보조 전극(AE)과 동일한 구성일 수 있다. 도 1에서 표시의 제약으로 제1 전원 링크 배선(62)은 단일 배선으로 도시되었으나, 보조 전원 라인(EVSS) 및 보조 전극(AE)으로 구성될 수 있고, 활성 영역(AA) 전체에 걸쳐서 캐소드 전극(250)에 균일한 저항이 인가될 수 있다.
보조 전원 라인(EVSS)은 보조 전극(AE)과 전기적으로 연결될 수 있다. 그리고, 보조 전원 라인(EVSS)은 차광층(LS)과 동일한 물질을 포함할 수 있고, 동일힌 적층 구조를 가질 수 있다. 또한, 보조 전원 라인(EVSS)은 기판(110) 상에 배치될 수 있다. 따라서, 보조 전원 라인(EVSS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) ,구리(Cu) 및 은(Ag) 등의 금속 또는 그들의 합금으로 이루어진 단일막 또는 다층막으로 형성될 수 있으나, 이에 한정되지않고 당업계에 공지된 다양한 재료로 구현될 수 있다.
보조 전극(AE)은 층간 절연층(140)의 적어도 일부분에 형성된 제2 컨택홀(CH2)을 통해서 보조 전원 라인과 컨택될 수 있다. 여기서, 제2 컨택홀(CH2)은 필요에 따라 버퍼층(120)의 적어도 일부가 제거되도록 마련될 수 있따.
보조 전극(AE)은 층간 절연층(140) 상에서 소스 전극(SE) 및 드레인 전극(DE)과 서로 이격되게 배치될 수 있다. 그리고, 보조 전극(AE)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질 및 동일한 공정으로 형성될 수 있고, 동일한 적층 구조를 가질 수 있다. 따라서, 보조 전극(AE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나또는 이들의 합금으로 이루어진 단일층, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 전도성 산화물(TCO)로 이루어진 단일층 또는 이들의 다중층으로 형성될 수 있다.
또한, 보조 전극(AE)은 보호층(150)에 마련된 제1 컨택홀(CH1)을 통해 캐소드 컨택 전극(270)과 전기적으로 연결될 수 있다.
본 명세서의 일 예에 따르면, 평탄화층(160)은 화소 전극(210) 및 캐소드 컨택 전극(270) 각각이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 평탄화층(160)의 컨택홀은 화소 전극(210)이 소스 전극(SE)과 접촉할 수 있도록 보호층(150)의 컨택홀과 연결될 수 있다. 예를 들어, 평탄화층(160)은 포토아크릴(Photo Acryl) 및 폴리이미드(Polyimide)와 같은 유기 물질을 포함할 수 있다.
뱅크(180)는 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA)을 정의할 수 있다. 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA)은 화소 전극(210), 유기 발광층(230), 및 캐소드 전극(250)이 순차적으로 적층되어 화소 전극(210)으로부터의 정공과 캐소드 전극(250)으로부터의 전자가 유기 발광층(230)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(180)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역(NEA)이 되고, 뱅크(180)가 형성되지 않고 화소 전극(210)이 노출된 영역이 발광 영역(EA)이 될 수 있다. 또한, 뱅크(180)는 화소 전극(210)의 가장자리를 덮고 화소 전극(210)의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(180)는 화소 전극(210)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
뱅크(180)는 화소 전극(210) 및 캐소드 컨택 전극(270)의 상면의 적어도 일부를 덮을 수 있다. 따라서, 뱅크(180)는 복수의 화소 전극(210) 및 캐소드 컨택 전극(270) 사이에 배치되어, 서로 인접한 화소 전극(210)과 캐소드 컨택 전극(270)을 전기적으로 절연할 수 있다.
봉지부(170)는 투과 영역(TA) 및 비투과 영역(NTA)을 커버할 수 있고, 비활성 영역(IA)의 적어도 일부분을 커버할 수 있다. 본 명세서의 일 예에 따르면, 봉지부(170)는 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함하고, 무기막 및 유기막이 교번 배열된 박막 봉지 구조를 가질 수 있다 봉지부(170)는 발광소자(200)에 수분이나 산소가 침투하는 것을 방지할 수 있다. 예를 들면, 봉지부(170)는 순차적으로 적층된 제1 봉지부(171), 제2 봉지부(172) 및 제3 봉지부(173)를 포함할 수 있다. 그리고, 제1 봉지부(171)와 제3 봉지부(173)는 무기막일 수 있고, 제2 봉지부(172)는 유기막일 수 있으나, 이에 제한되는 것은 아니다.
또한, 도 5에 도시된 바와 같이, 제1 봉지부(171)는 캐소드 컨택 영역(CCA)의 형상에 따라 언더컷(UC)에는 미충진 형태로 마련될 수 있고, 캐소드 컨택 영역(CCA)에서 일부 단절된 구조를 가질 수 있다. 이에 따라 언더컷(UC)에는 소정의 공극이 존재하는 형태로 마련될 수 있다. 또한, 제1 봉지부(171)는 도 5와 같이 단절된 구조 뿐만 아니라, 연결된 구조로 마련되는 것도 본 명세서의 발명의 범위에 포함되는 것으로 볼 수 있다.
또한, 제1 봉지부(171) 및 제3 봉지부(173)는 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiNx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 봉지부(172)는 레진을 포함하는 유기물일 수 있으나, 이에 제한되는 것은 아니다.
앞서 설명한 캐소드 컨택 영역(CCA)의 구조가 적용된 본 명세서의 일 예에 따른 전계발광 표시장치는 85℃의 온도 및 85%의 상대 습도의 가혹한 환경의 실험에 노출되어도, 캐소드 컨택 영역(CCA)에 인접한 서브 화소의 페이드 아웃 현상이 관찰되지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
AA: 활성 영역 IA: 비활성 영역
1: 표시 패널 3: 패널 구동 회로부
60: 제1 전원배선 70: 제2 전원배선
10, 110: 기판 T: 구동 박막 트랜지스터
CCA: 캐소드 컨택 영역 200: 발광소자
210: 화소 전극 230: 유기 발광층
250: 캐소드 전극 270: 캐소드 컨택 전극
LP: 보조 전원 컨택 패드 EVSS: 보조 전원 라인
TR: 트렌치 구조 UC: 언더컷

Claims (12)

  1. 서브 화소 영역, 및 상기 서브 화소 영역의 적어도 일측에 위치한 캐소드 컨택 영역을 포함하는 기판;
    상기 기판 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치되고, 상기 캐소드 컨택 영역에서 적어도 일부분 노출된 상부면을 포함하는 보조 전극;
    상기 보조 전극의 적어도 일부분 커버하도록 배치되는 보호층;
    상기 보호층 상에 배치되는 캐소드 컨택 전극;
    상기 캐소드 컨택 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 캐소드 전극을 포함하고,
    상기 보호층은 상기 캐소드 컨택 영역과 적어도 일부분 중첩하고, 보호층이 제거된 복수의 트렌치 구조를 포함하는, 전계발광 표시장치.
  2. 제1항에 있어서,
    상기 발광층은 상기 트렌치 구조와 중첩하는 적어도 일부분에서 불연속적인 구조를 갖는, 전계발광 표시장치.
  3. 제1항에 있어서,
    상기 캐소드 컨택 전극은 상기 트렌치 구조에서 상기 보조 전극과 컨택되는, 전계발광 표시장치.
  4. 제1항에 있어서,
    상기 캐소드 전극은 상기 트렌치 구조와 중첩하는 영역에서 상기 캐소드 컨택 전극과 컨택되는, 전계발광 표시장치.
  5. 제1항에 있어서,
    상기 보호층은 상기 트렌치 구조의 일측에 형성되고, 상기 보호층이 제거되어 형성된 제1 컨택홀을 포함하고,
    상기 캐소드 컨택 전극은 상기 제1 컨택홀을 통해서 상기 보조 전극과 컨택되는, 전계발광 표시장치.
  6. 제1항에 있어서,
    상기 서브 화소 영역과 적어도 일부분 중첩하는 보조 전원 라인을 더 포함하는, 전계발광 표시장치.
  7. 제6항에 있어서,
    상기 보조 전극은 상기 층간 절연층의 적어도 일부분에 형성된 제2 컨택홀을 통해서 상기 보조 전원 라인과 컨택되는, 전계발광 표시장치.
  8. 제6항에 있어서,
    상기 서브 화소 영역에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터 하부에 배치되고, 상기 보조 전원 라인에 이격하도록 마련된 차광층을 더 포함하고,
    상기 보조 전원 라인은 상기 차광층과 동일한 물질을 포함하는, 전계발광 표시장치.
  9. 제8항에 있어서,
    상기 서브 화소 영역의 적어도 일부분에 배치되고, 상기 박막 트랜지스터 상에 배치되는 평탄화층; 및
    상기 평탄화층 상에 배치되는 화소 전극을 더 포함하는, 전계발광 표시장치.
  10. 제9항에 있어서,
    상기 화소 전극은 상기 캐소드 컨택 전극과 동일한 물질을 포함하는, 전계발광 표시장치.
  11. 제8항에 있어서,
    상기 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하고,
    상기 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 포함하는, 전계발광 표시장치.
  12. 제1항에 있어서,
    상기 기판은 투과 영역 및 비투과 영역을 포함하고,
    상기 비투과 영역은 복수의 상기 서브 화소 영역, 및 상기 캐소드 컨택 영역을 포함하고,
    상기 캐소드 컨택 영역은 상기 투과 영역 및 상기 비투과 영역 사이에 위치하는, 전계발광 표시장치.
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