KR20190133035A

KR20190133035A - Adc 기반 수신기

Info

Publication number: KR20190133035A
Application number: KR1020197031749A
Authority: KR
Inventors: 홍타오 장; 요한 프랜스; 제프리 장
Original assignee: 자일링크스 인코포레이티드
Priority date: 2017-03-28
Filing date: 2018-02-15
Publication date: 2019-11-29
Also published as: US10367666B2; US20180287837A1; CN110476356B; CN110476356A; EP3602791B1; KR102500169B1; EP3602791A1; WO2018182869A1; JP2020516175A; JP7100660B2

Abstract

수신기(100)는, 아날로그 신호를 수신하도록 구성된 자동 이득 제어기(AGC)(104); AGC(104)로부터의 출력을 수신하고, 디지털화된 신호를 출력하도록 구성된 아날로그-디지털 변환기(ADC)(106) ― 디지털화된 신호의 최상위 비트는 슬라이싱된 데이터(111)에 대응하고, 디지털화된 신호의 최하위 비트는 에러 신호(109)에 대응함 ―; 및 원하는 데이터 디지털화 및 데이터 슬라이싱을 달성하기 위해, 디지털화된 신호에 적어도 부분적으로 기초하여, AGC(104), ADC(106), 또는 AGC(104)와 ADC(106) 둘 모두를 제어하도록 구성된 적응 유닛을 포함한다.

Description

ADC 기반 수신기

본 개시내용은 집적 회로 디바이스(IC)들에 관한 것이다. 더 구체적으로, 다음의 설명은 저 손실 링크들을 위한 수신기 아키텍처에 관한 것이다.

고속 디지털 IC들은 SerDes(Serializer/Deserializer) 시스템들에서 사용된다. 오늘날의 고속 SerDes 시스템들은 시스템에서의 신호 무결성을 보장하기 위해 이퀄라이저들의 사용을 요구한다. 이들 시스템들에서, 송신기 회로와 수신기 회로 사이에 손실 채널이 존재하고, 그리고 높은 데이터 레이트들에서, 수신된 데이터 스트림은 심하게 왜곡되어, 사용 전에 재구성(예컨대, 이퀄라이제이션)을 요구한다. 채널 내로 그리고 밖으로의 비트 스트림들의 송신 동안, 채널의 손실 특성으로 인해, 신호의 급속하게 교번하는 0들 및 1들은 수신기에서 이들의 완전한 정상 상태 값들에 도달하지 않는다. 이는 입력 데이터보다 훨씬 더 왜곡된 출력 데이터 스트림을 야기한다. 결과로서, 수신된 데이터가 사용가능하게 되기 위해, 데이터는 재구성 또는 이퀄라이징될 필요가 있다.

아날로그-디지털 변환기(ADC) 기반 고속 직렬 링크 수신기들은, 디지털 신호 프로세싱(DSP)을 통해 진보된 신호 이퀄라이제이션 기법들을 적용할 수 있는 기회를 제공하고, 그에 따라, 손실 채널들을 통해 높은 데이터 레이트들로 신뢰성 있는 통신들을 가능하게 한다. PAM-4(Pulse-amplitude-modulation with four amplitude levels) 신호 스킴(scheme)들은, 대부분의 백플레인 채널들이 28 GHz에서 과도한 손실을 가지므로, 56 Gbps를 넘는 데이터 레이트에 적합하다. PAM-4 신호는 메시지 정보가 일련의 신호 펄스들의 진폭으로 인코딩되는 신호 변조의 형태이다. 일부 경우들에서, ADC-기반 PAM4 수신기들은, 숏 리치(short reach)(예컨대, 다이-대-다이) 애플리케이션에서 (예컨대, 백플레인을 통한) 롱 리치(long reach) 애플리케이션에 이르기까지, 다양한 시스템들에 대한 50+ Gbps 직렬 데이터 통신에 매우 적합할 수 있다.

일부 경우들에서, 양자화 노이즈를 감소시키고 직렬 링크 비트-에러 레이트(BER)를 개선하기 위해, 보드-레이트 ADC는 특정 해상도(비트들의 수)를 요구한다. 현재, 모든 이용가능한 SerDes ADC들은 고정된 해상도(비트들의 고정된 수)를 사용한다. 예컨대, 6-비트 내지 8-비트 해상도는 롱 리치 채널들을 핸들링하기 위해 사용될 수 있다.

특정 애플리케이션에서, ADC의 해상도는 더 높게 될 수 있다. 그러나, ADC의 더 높은 해상도는 ADC 그 자체 뿐만 아니라 그 ADC의 DSP가 상당히 더 많은 전력을 소비할 필요가 있다는 점에서, 과중한 전력 효율 페널티를 동반한다. 이는, 수신기가 숏 리치 또는 미디엄 리치(medium reach) 애플리케이션들에서 사용되어, 수신기에서의 유한 임펄스 응답 및 아날로그 이퀄라이저만으로 데이터 아이(data eye)를 복구하는 것이 충분할 때, 정당화되지 않을 수 있다.

수신기는, 아날로그 신호를 수신하도록 구성된 자동 이득 제어기(AGC); AGC로부터의 출력을 수신하고, 디지털화된 신호를 출력하도록 구성된 아날로그-디지털 변환기(ADC) ― 디지털화된 신호의 최상위 비트는 슬라이싱된 데이터에 대응하고, 디지털화된 신호의 최하위 비트는 에러 신호에 대응함 ―; 및 원하는 데이터 디지털화 및 데이터 슬라이싱을 달성하기 위해, 디지털화된 신호에 적어도 부분적으로 기초하여, AGC, ADC, 또는 AGC와 ADC 둘 모두를 제어하도록 구성된 적응 유닛을 포함한다.

선택적으로, ADC는 아날로그-디지털 변환 기능 및 슬라이서 기능을 수행하도록 구성된다.

선택적으로, 디지털화된 신호는 매핑 함수(mapping function)에 대응하는 정보를 포함한다.

선택적으로, ADC와 적응 유닛 사이의 동작은 디지털 신호 프로세서(DSP)를 요구하지 않는다.

선택적으로, ADC는 적응 로직 테이블을 포함한다.

선택적으로, 수신기는 ADC(106)에 커플링된 디지털 신호 프로세서(DSP)를 더 포함하며, 여기서, DSP는, 수신기가 롱 리치 애플리케이션에 대한 프로세싱을 수행하고 있을 때, 스위치 온(switch on)되도록 구성되고, 그리고 수신기가 숏 리치 애플리케이션에 대한 프로세싱을 수행하고 있을 때, 스위치 오프(switch off)되도록 구성된다.

선택적으로, 적응 유닛은 AGC를 제어하기 위해 AGC 제어 신호를 결정하기 위한 값들을 제공하도록 구성된 AGC 적응 테이블을 포함한다.

선택적으로, 수신기는 아날로그 신호를 제공하도록 구성된 연속 타임 리니어 이퀄라이저(CTLE)를 더 포함하며, 여기서, 적응 유닛은 CTLE를 제어하기 위해 CTLE 제어 신호를 결정하기 위한 값들을 제공하도록 구성된 CTLE 적응 테이블을 포함한다.

선택적으로, 적응 유닛은 ADC를 제어하기 위한 Vref 신호를 제공하도록 구성되며, 여기서, 적응 유닛은, AGC 코드와 연관된 복구된 데이터가 최대 값이고 AGC 보트(vote)가 증가되고 있는 경우, Vref 신호를 감소시키도록 구성되고, 적응 유닛은, AGC 코드와 연관된 복구된 데이터가 최소 값이고 AGC 보트가 감소되고 있는 경우, Vref 신호를 증가시키도록 구성된다.

선택적으로, 수신기는 아날로그 신호를 제공하도록 구성된 연속 타임 리니어 이퀄라이저(CTLE)를 더 포함하며, 여기서, 적응 유닛은 에러 신호에 적어도 부분적으로 기초하여, CTLE의 파라미터를 조정하도록 구성된다.

선택적으로, 적응 유닛은 에러 신호에 적어도 부분적으로 기초하여 AGC의 파라미터를 조정하도록 구성된다.

선택적으로, 입력 신호는 PAM-N 신호이고, ADC는 X-비트 ADC를 포함하며, X는 log2(2*N)과 동일하다.

선택적으로, 입력 신호는 PAM-2 신호 또는 PAM-4 신호이다.

선택적으로, 수신기는 숏-리치 시스템의 일부이거나, 또는 숏-리치 시스템과 함께 동작하도록 구성된다.

선택적으로, 수신기는 아날로그 신호를 제공하도록 구성된 연속 타임 리니어 이퀄라이저(CTLE)를 더 포함한다.

수신기에 의해 수행되는 방법은, 아날로그 신호에 기초하여 자동 이득 제어기(AGC)에 의해 출력을 제공하는 단계; AGC로부터의 출력에 기초하여 아날로그-디지털 변환기(ADC)에 의해 디지털화된 신호를 제공하는 단계 ― 디지털화된 신호의 최상위 비트는 슬라이싱된 데이터에 대응하고, 디지털화된 신호의 최하위 비트는 에러 신호에 대응함 ―; 및 원하는 데이터 디지털화 및 데이터 슬라이싱을 달성하기 위해, 디지털화된 신호에 적어도 부분적으로 기초하여, AGC, ADC, 또는 AGC와 ADC 둘 모두를 제어하는 단계를 포함하며, 여기서, 제어하는 단계는 적응 유닛에 의해 수행된다.

선택적으로, 방법은 ADC에 의해 슬라이서 기능을 수행하는 단계를 더 포함한다.

선택적으로, 방법은 ADC를 제어하기 위해 적응 유닛에 의해 Vref 신호를 제공하는 단계를 더 포함하며, 여기서, Vref 신호를 제공하는 단계는, AGC 코드와 연관된 복구된 데이터가 최대 값이고 AGC 보트가 증가되고 있는 경우, Vref 신호를 감소시키거나, 또는 AGC 코드와 연관된 복구된 데이터가 최소 값이고 AGC 보트가 감소되고 있는 경우, Vref 신호를 증가시키는 단계를 포함한다.

선택적으로, 아날로그 신호는 연속 타임 리니어 이퀄라이저(CTLE)에 의해 제공되며, 여기서, 방법은, AGC를 제어하기 위한 AGC 제어 신호를 결정하기 위해 AGC 적응 테이블을 사용하는 단계; 및/또는 CTLE를 제어하기 위한 CTLE 제어 신호를 결정하기 위해 CTLE 적응 테이블을 사용하는 단계를 더 포함한다.

선택적으로, 디지털화된 신호는 매핑 함수에 대응하는 정보를 포함한다.

다른 특징들, 이점, 및/또는 실시예들은 상세한 설명에서 설명될 것이다.

도 1은 디지털 신호 프로세서를 요구하지 않는 수신기를 예시한다.
도 2는 디지털 신호 프로세서를 요구하는 다른 수신기를 예시한다.
도 3은 아날로그-디지털 변환기의 풀-스케일 범위, 및 다양한 입력 진폭들에 대한 ADC 출력 코드들의 예를 예시한다.
도 4는 ADC 코드들을 복구된 데이터 및 에러 신호들로 매핑하는 매핑 테이블의 예를 예시한다.
도 5는 AGC 적응 테이블의 예 및 CTLE 적응 테이블의 예를 예시한다.
도 6은 도 1의 수신기에 의해 수행되는 방법을 예시한다.
도 7은 집적 회로의 예시적인 아키텍처를 예시하는 블록도이다.

다양한 예들이 도면들을 참조하여 이하에서 설명된다. 도면들은 단지, 예시적인 구조들 및 방법들의 설명을 용이하게 하도록 의도된 것일 뿐임이 유의되어야 한다. 도면들은 청구되는 발명의 철저한 설명 또는 청구되는 발명의 범위에 대한 제한으로서 의도되지 않는다. 부가하여, 예시된 예는 나타낸 모든 양상들 또는 이점들을 가질 필요는 없다. 특정 예와 함께 설명된 양상 또는 이점은 그 예로 반드시 제한될 필요는 없으며, 그렇게 예시되지 않은 경우에도 또는 그렇게 명시적으로 설명되지 않은 경우에도, 임의의 다른 예들에서 실시될 수 있다.

본원에서 새로운 수신기가 설명된다. 수신기는 ADC-기반 SerDes 수신기가 숏 리치 내지 미디엄 리치 애플리케이션들을 허용하면서 전력을 상당히 줄일 수 있게 한다. 대조적으로, 아날로그-기반 SerDes 수신기는 채널 손실에 상관없이 16-28개의 고속 슬라이서들을 여전히 필요로 할 것이고, 그에 따라, 그 수신기의 전력은 숏 리치 애플리케이션들 또는 미디엄 리치 애플리케이션들에 대해 극적으로 줄어들 수 없다.

본원에서 설명되는 일 실시예에서, 수신기는 수신기의 전력 효율을 상당히 개선하기 위해, 디지털 신호 프로세서 없이, 더 낮은 해상도 아날로그-디지털 변환기(ADC)를 사용한다. 또한, 본원에서 설명되는 수신기에서, 아날로그-디지털 기능은 ADC에서의 데이터 복구 및 에러 신호 생성과 직접적으로 병합된다. 이는 ADC에 의해 출력되는 비트들의 수가 3으로 감소될 수 있도록, PAM-4 시그널링에 이용될 수 있다. 이는 원하는 데이터 이퀄라이제이션 및 데이터 슬라이싱을 달성하기 위해 수신기에서 디지털 신호 프로세서(DSP)를 사용할 필요성을 제거한다. 부가하여, 본원에서 설명되는 수신기는 연속 타임 리니어 이퀄라이제이션 및 자동 이득 제어를 위한 이퀄라이제이션 루프들의 적응을 가능하게 한다. 이퀄라이제이션 루프들의 알고리즘들은, ADC가 샘플들을 다시 프로세싱하기 전에, 다음 라운드에서 아날로그 이득 및 아날로그 이퀄라이제이션을 얼마나 많이 조정할지를 결정한다. 이 프로세스는 DSP를 사용하지 않으면서 수행되고, 그에 따라, 수신기들에서 DSP들을 사용하는 시스템들과 비교하여 엄청난 양의 전력이 절약된다.

일부 실시예들에 따르면, ADC는 그 ADC가 아날로그-디지털 변환 기능과 슬라이서 기능을 조합한다는 점에서 의사-결정 ADC이다.

본원에서 설명되는 수신기는 다수의 애플리케이션들, 이를테면, 다이 간 통신, 광 링크로부터의 통신, 또는 광 변환에 적용될 수 있는데, 이는 이들 상황들에서 손실이 매우 작기 때문이다. 게다가, 수신기는 ADC에서 얼마나 많은 비트들이 요구되는지에 기초하여, 상이한 타입들의 프로토콜들을 지원하도록 적용될 수 있다. 일부 경우들에서, 본원에서 설명되는 수신기는 PAM-4 시그널링을 지원하도록 구성될 수 있고, 그에 따라, ADC의 동작에 필요한 비트들의 수가 3으로 감소될 수 있다. 다른 실시예들에서, 수신기는, M = 2의 경우(이는 NRZ(non-return-to-zero) 시그널링 시스템임)를 포함하여, 임의의 PAM-M 시그널링 시스템들을 지원할 수 있다.

도 1은 수신기(100)를 예시한다. 수신기(100)는 연속 타임 라인 이퀄라이저("CTLE")(102), 아날로그 이득 제어("AGC")(104), 및 아날로그-디지털 변환기("ADC")(106)를 포함한다. 수신기(100)는 FPGA, ASIC, 또는 고 직렬 데이터 레이트, 이를테면, 10 기가비트/초("Gbit/s") 초과, 그리고 바람직하게는 30 Gbit/s 초과, 그리고 한층 더 바람직하게는 50 Gbit/s 초과의 데이터 레이트의 데이터 통신을 위해 사용되는 임의의 다른 집적 회로들로 구현될 수 있다. 수신기(100)는 SerDes의 일부로서 사용될 수 있으며, SerDes에서, 수신기(100)에 의해 출력되는 직렬 데이터는 병렬 데이터로 후속적으로 변환된다. 명확성의 목적들을 위해, 다음의 설명은 수신기(100)에 의해 출력되는 직렬 데이터 스트림의 복구에 초점을 맞추고, 그에 따라, 병렬 데이터로의 그러한 직렬 데이터의 변환에 관한 알려져 있는 세부사항들은 설명되지 않는다.

CTLE(102)는 아날로그 신호를 제공하기 위해 입력 신호(101)를 프리-필터링 또는 프리-이퀄라이징하도록 구성된다. 일부 경우들에서, CTLE(102)는 송신기와 채널의 조합된 특성들을 이퀄라이징하고, 그리고 수신된 신호 샘플링 포인트들에서 심볼간 간섭(ISI)을 제거하도록 구성된다. 또한, 일부 실시예들에서, CTLE(102)는, 저-주파수 신호 컴포넌트들을 감쇠시키고, 나이퀴스트 주파수 주위의 컴포넌트들을 증폭시키고, 더 높은 주파수들을 필터링하도록 구성된 선형 필터일 수 있다. CTLE 이득은 저 주파수 감쇠 대 고 주파수 증폭의 비율을 최적화하도록 조정될 수 있다.

AGC(104)는 증폭된 신호를 제공하기 위해 CTLE(102)로부터의 아날로그 신호를 증폭시키도록 구성된다. 예시된 실시예들에서, AGC(104)는 사용자 조작 없이 자동적으로 이득을 변화시켜서 신호의 크기를 제어하도록 구성된다. AGC(104)는 신호 진폭을 ADC의 동적 범위에 피팅하기 위해 사용된다. 일부 실시예들에서, AGC는 원하는 감도 레벨에 도달하기 위해, "웨이크 업(wake up)"(예컨대, 이득 제어의 개시) 시, 아날로그 이득 신호를 최대 이득 값으로 초기에 설정할 수 있다. ADC(106)가 신호의 존재를 검출하려고 시도하고 있을 때, 아날로그 이득이 최대 레벨에 있지 않은 경우, 수신된 신호들의 일부가 손실될 수 있는 가능성이 있는데, 이는 신호들이 숏 버스트 데이터(short burst of data)일 수 있기 때문이다. 따라서, 중간 레벨의 이득으로부터 이득 제어를 개시하는 것과 대조적으로, 최대 이득으로 웨이크 업하는 것이 중요하다. AGC 알고리즘은 관심 신호의 전력 레벨들 및 이 신호의 신호 대 노이즈 비율에 의존할 수 있다.

ADC(106)는 AGC(104)로부터의 아날로그 신호를 디지털 샘플들로 변환시키도록 구성된다. 예시된 실시예에서, ADC(106)는 아날로그(연속적으로 변할 수 있음) 신호를 디지털(멀티-레벨) 신호들로, 이들의 본질적인 콘텐츠를 변경하지 않으면서, 변환시키도록 구성된다. 일부 경우들에서, 아날로그 정보는, 연속적인 송신 신호를 변조시키고 신호의 강도를 증폭시켜서 데이터를 부가하거나 또는 감함으로써 송신된다. ADC(106)로의 입력들은 이론적으로 무한한 수의 값들 사이에서 변화될 수 있는 전압을 포함할 수 있다. 그러나, ADC(106)의 출력은 정의된 레벨들 또는 상태들을 갖는다. 가장 간단한 디지털화된 신호는 2개의 상태들만을 갖는다(예컨대, 이진수). 디지털화된 신호들은 아날로그 신호들보다 더 효율적인 방식으로 송신되는데, 이는 잘-정의된 디지털 임펄스들은 회로에서 노이즈와 구별하는 것이 더 용이하기 때문이다.

예시된 실시예들에서, ADC(106)는 복구된 데이터(111) 및 에러 신호(109)에 관한 정보를 갖는 디지털화된 신호를 제공하도록 구성된다. 복구된 데이터(111) 및 에러 신호(109)가 도면에서 2개의 출력들로서 예시되어 있지만, 일부 실시예들에서, 복구된 데이터(111) 및 에러 신호(109)는 단일 출력으로 조합될 수 있다. 또한, 예시된 실시예들에서, ADC(106)로부터의 디지털화된 신호는, 복구된 데이터와 에러 신호가 조합되어 ADC 코드의 부분들을 형성하는 신호 생성 방식에 기초하여 생성된 ADC 코드일 수 있다. 예컨대, ADC(106)에 의해 출력되는 디지털화된 신호에서의 ADC 코드는 다수의 비트들을 포함할 수 있으며, 여기서, ADC 코드에서의 하나 이상의 비트들은 복구된 데이터와 연관되고, ADC 코드에서의 하나 이상의 다른 비트들은 에러 신호와 연관된다.

적응 유닛(110)은 CTLE(102), AGC(104), 및 ADC(106)에 커플링된다. 적응 유닛(110)은, ADC(106)로부터의 디지털화된 신호에 기초하여, CTLE(102)를 제어하기 위한 CTLE 제어 신호(103), AGC(104)를 제어하기 위한 AGC 제어 신호(105), ADC(106)를 제어하기 위한 전압 레퍼런스(Vref) 제어 신호(107), 또는 이들 중 2개 이상의 조합을 제공하도록 구성된다. 일부 실시예들에서, 적응 유닛(110)은, 프로세싱되는 신호가 범위를 벗어날 때, ADC(106)를 제어하기 위해 Vref 제어 신호를 제공하도록 구성된다. 디지털화된 신호가 복구된 데이터 및 에러 신호를 조합하거나 또는 표현하는 ADC 코드를 포함하기 때문에, 적응 유닛(110)은, 매핑 스킴(예컨대, 매핑 테이블)에 기초하여, 복구된 데이터 및 에러 신호를 결정하고, 복구된 데이터 및 에러 신호를 사용하여, CTLE(102) 및/또는 AGC(104)를 제어하기 위한 CTLE 제어 신호(103) 및/또는 AGC 제어 신호(105)를 각각 결정하도록 구성된다.

위의 실시예들에서, 수신기(100)는 3-비트 ADC 아키텍처를 갖는 것으로 설명된다. 다른 실시예들에서, 수신기(100) 내의 ADC는 다른 수의 비트 아키텍처를 가질 수 있다. 예컨대, 다른 실시예들에서, 2-비트 ADC 아키텍처가 사용될 수 있다.

일부 실시예들에서, 수신기(100)는 선택적으로, 아날로그 이퀄라이제이션 기능을 제공하기 위한 아날로그 이퀄라이저를 더 포함할 수 있다. 일부 경우들에서, 아날로그 이퀄라이저는 적응적으로 그러한 아날로그 이퀄라이제이션을 제공하도록 구성될 수 있다.

도 2는 다른 수신기(200)를 예시한다. 수신기(200)는 연속 타임 라인 이퀄라이저("CTLE")(202), 아날로그 이득 제어("AGC")(204), 아날로그-디지털 변환기("ADC")(206), 및 적응 유닛(210)을 포함한다. 수신기(200)의 구성은, 수신기(200)가 디지털 신호 프로세서("DSP")(208)를 더 포함하는 것을 제외하고, 도 1의 수신기(100)와 유사하다. DSP(208)는 피드-포워드 이퀄라이제이션("FFE") 블록 및 판정 피드백 이퀄라이제이션("DFE")을 포함한다. DSP(208)는 슬라이서(212)에 커플링된다. DSP(208) 및 슬라이서(212)는, 원하는 데이터 디지털화 및 데이터 슬라이싱을 달성하기 위하여, 이퀄라이제이션을 수행하기 위해, 디지털 샘플들을 프로세싱하도록 구성된다. 특히, 수신기(200)의 사용 동안, FFE는 이퀄라이징된 샘플들을 제공하기 위해 디지털 샘플들을 이퀄라이징하기 위해 사용된다. 이어서, DFE는 재-이퀄라이징된 샘플들을 제공하기 위해, 이퀄라이징된 샘플들을 수신하기 위해 사용된다. DSP(208)에서 수행되는 이러한 이퀄라이제이션은 엄청난 양의 프로세싱 파워를 필요로 한다. FFE는 프리-커서 ISI 및 포스트-커서 ISI 둘 모두로부터의 간섭을 제거하도록 구성될 수 있다. FFE는 송신되는 전력을 일정하게 유지하면서 천이들 주위의 심볼들의 진폭들을 변형시킨다. FFE가 샘플들을 프로세싱한 후에, 슬라이서(212)는 재-이퀄라이징된 샘플들을 슬라이싱한다. 일부 경우들에서, DSP(208)에서의 DFE는 로직 또는 심볼 판정들의 합을 슬라이서(212)에 피드백하도록 구성된다. 도면에 도시된 바와 같이, 슬라이서(212)는, 적응 유닛(210)으로의 입력을 위해, 에러 신호(209) 및 복구된 데이터(211) 둘 모두를 생성한다. 적응 유닛(210)은 CTLE(202)를 제어하기 위한 CTLE 제어 신호(203), AGC(204)를 제어하기 위한 AGC 제어 신호(205), 및 ADC(206)를 제어하기 위한 VREF 제어 신호(207)를 제공한다. DSP(208)에서 수행되는 위에서 설명된 이퀄라이제이션 프로세스는 엄청난 양의 프로세싱 파워를 필요로 한다.

따라서, 도 1의 수신기(100)와 수신기(200)를 비교할 때, 수신기(100)가 수신기(200)에 비해 유리하다는 것을 알 수 있다. 이는 원하는 데이터 이퀄라이제이션 및 데이터 슬라이싱을 달성하기 위해, 수신기(100)가 어떠한 DSP도 요구하지 않기 때문이다. 오히려, 도 1에 도시된 수신기(100)의 구성에서, 아날로그-디지털 기능은 ADC(106)에서의 데이터 복구 및 에러 신호 생성과 직접적으로 병합된다. 일부 실시예들에서, ADC(106)는 그 ADC(106)의 출력을 적응 유닛(110)에 직접적으로 제공하도록 구성된다. 다른 실시예들에서, ADC(106)는, DSP가 아닌 중간 컴포넌트를 통해, 그 ADC(106)의 출력을 적응 유닛(110)에 간접적으로 제공하도록 구성된다.

수신기(100)는 또한, 프로세싱 복잡성 및 수신기(100)의 컴포넌트들 사이의 상호작용의 레벨을 감소시킴으로써 수신기(100)의 견고성을 증가시킬 수 있기 때문에 유리하다. 또한, 수신기(100)는 고속 데이터 레이트들, 이를테면 40 Gbit/s 이상을 지원할 수 있다. 따라서, 수신기(100)는 종래의 아날로그-기반 수신기들보다, 더 난해한 SerDes 채널 애플리케이션들을 포함하는 고속 직렬 링크들에 사용될 수 있다.

부가하여, 수신기(100)는 롱 채널들(예컨대, 20-30 dB+ 채널들)과 숏 채널들 둘 모두에 적용되기 때문에 유리하다. 고속 디지털화 및 고속 이퀄라이제이션은 많은 전력을 소비한다. 수신기(100)에서 얼마나 많은 ADC 비트들이 필요한지와 얼마나 많은 이퀄라이제이션이 사용될지 사이에서 밸런싱 및 트레이드오프가 존재한다. 고 손실 채널들의 경우, 양자화의 모든 각각의 인스턴스가 노이즈를 생성할 것이기 때문에, 양자화 노이즈를 감소시키기 위해 더 많은 ADC 비트들이 요구될 수 있다. 숏-리치 애플리케이션(숏 채널들)의 경우, 시스템은 더 적은 비트들을 사용할 수 있고, 이는 ADC(106)에 대한 전력이 절약되게 한다. 또한, 숏-리치 애플리케이션에서, 롱 리치 애플리케이션들보다 훨씬 더 적은 간섭이 수반된다. 이는 데이터 프로세싱을 더 적게 하고, 그에 따라, 수신기(100)는, 어떠한 DSP도 사용하지 않으면서, 본원에서 설명되는 기법들에 기초하여, 비트가 무엇인지를 식별할 수 있다. 롱 리치 애플리케이션의 경우, ADC(106)는 다시 고 해상도 ADC로 재구성될 수 있다. 일부 실시예들에서, 수신기(100)는 선택적으로, ADC(106)에 커플링된 DSP를 더 포함할 수 있으며, 여기서, DSP는 스위치 온 또는 오프될 수 있다. DSP는 수신기(100)가 롱 리치 애플리케이션에 대한 프로세싱을 수행하고 있을 때 스위치 온될 수 있고, 수신기(100)가 숏 리치 애플리케이션에 대한 프로세싱을 수행하고 있을 때 스위치 오프될 수 있다. 따라서, 유연한 아키텍처 구성은 숏 리치 애플리케이션에 대해 전력을 상당히 감소시키면서, 롱 리치 애플리케이션을 지원할 수 있다.

채널의 "리치"는 특정 채널(송신 매체들) 손실에 관련되며, 송신 매체들, 이를테면, 백플레인, PCB 트레이스, 구리 케이블 등의 길이를 암시할 수 있다는 것이 유의되어야 한다. 일부 경우들에서, 본 명세서에서 사용되는 바와 같이, "롱" 리치라는 용어 또는 임의의 유사한 용어들(예컨대, "롱" 애플리케이션)은 20 dB 초과의 채널 손실, 이를테면 삽입 채널 손실을 갖는 채널을 지칭할 수 있다. 또한, 본 명세서에서 사용되는 바와 같이, "숏" 리치라는 용어 또는 임의의 유사한 용어들(예컨대, "숏" 애플리케이션)은 "롱" 리치/애플리케이션에 대한 손실 미만의 손실, 이를테면 15 dB 미만의 손실, 이를테면 삽입 채널 손실을 갖는 채널을 지칭할 수 있다. 채널 "손실"(dB)은 주파수의 함수인데, 이는 상이한 주파수들에서 손실량이 상이하기 때문이다. 일부 실시예들에서, 채널 "손실"은 나이퀴스트 주파수에서의 손실을 지칭할 수 있으며, 이는 PAM-N 신호에 대해 f_Nyquist(Hz) = DR/(2*log2(N))으로서 계산될 수 있고, 여기서, DR은 데이터 레이트(비트/초)이다. 다른 경우들에서, 채널 손실의 양에 상관없이, "롱” 리치 또는 임의의 유사한 용어들은 2개의 커넥터들, 예컨대 이를테면, 백플레인, 미드플레인, 또는 케이블 애플리케이션들에 대한 커넥터들과 연관된 채널을 지칭할 수 있다. 유사하게, 다른 경우들에서, 채널 손실의 양에 상관없이, "숏" 리치 또는 임의의 유사한 용어들은 커넥터들과 연관되지 않은 채널(예컨대, 칩-대-칩을 위한 채널) 또는 하나의 커넥터와 연관된 채널(칩-대-모듈)을 지칭할 수 있다.

또한, 양자화 노이즈를 감소시키고 직렬 링크 비트-에러 레이트(BER)를 개선하기 위해, ADC는 특정 해상도(예컨대, 비트들의 수)를 요구할 수 있다. 예컨대, 롱 리치 채널들을 핸들링하기 위해, ADC는 6-비트 내지 8-비트 해상도를 사용할 수 있다. 그러나, ADC의 더 높은 해상도는 ADC 그 자체 뿐만 아니라 DSP 둘 모두에서의 과중한 전력 효율을 겪는다. 수신기가 숏-리치 내지 미디엄-리치 시스템들에서 사용되어, FIR 및 아날로그 이퀄라이저만으로 데이터 아이를 복구하는 것이 충분할 때, 이러한 과중한 전력 소비는 정당화되지 않는다. 본원에서 설명되는 수신기(100)는 저 비트 아키텍처를 갖는 ADC(106)에 대해 최저 해상도를 사용하고 DSP의 사용을 요구하지 않기 때문에 유리하다.

또한, 하나 이상의 실시예들에서, 수신기(100)에서의 ADC(106)는 프로그램가능 ADC(106)일 수 있다. 그러한 경우들에서, ADC(106)는 추가적인 전력 감소를 달성하도록 프로그래밍될 수 있다.

논의된 바와 같이, ADC(106)는 복구된 데이터(111) 및 에러 신호(109)에 관한 정보를 갖는 디지털화된 신호를 제공하도록 구성된다. 일부 실시예들에서, ADC(106)로부터 출력되는 디지털화된 신호는 복구된 데이터 및 에러 신호를 표현하는 비트 값들을 갖는 ADC 코드들을 포함한다. 도 3은 다양한 입력 진폭들의 ADC 풀-스케일 범위(303) 및 그 범위(303)에 걸친 다양한 입력 진폭들에 대한 대응하는 ADC 코드들(306)을 예시한다. 예시된 예에서, ADC 코드들(306)은 3-비트 ADC 아키텍처와 연관된 PAM-4 입력 신호에 대한 것이며, 여기서, 데이터의 모든 각각의 2개의 비트들이 하나의 심볼로 코딩된다. 다른 실시예들에서, ADC 코드들(306)은 다른 타입들의 입력 신호들(예컨대, PAM-M 입력 신호(여기서 M은 임의의 정수일 수 있음))에 대한 것일 수 있다.

도 3에서, 샘플링 페이즈(301)는 3개의 "아이들" 또는 개구들, 및 범위(303) 내의 신호들의 4개의 레벨들을 도시한다. 수신기(100)가 제1 최상위 레벨의 신호를 수신하는 경우, 대응하는 ADC 코드(306)는 "111"이다. 다른 한편으로, 수신기(100)가 제2 레벨의 신호를 수신하는 경우, ADC 코드(306)는 "110"이다. 유사한 개념이 범위(303)의 나머지 부분들에 걸쳐 나머지 ADC 코드들(306)에 적용된다. 예에서 도시된 바와 같이, 각각의 ADC 코드는 다수의 비트들을 갖는다. 각각의 ADC 코드에서의 처음 2개의 비트들은 복구된 데이터에 관한 정보를 포함하며, 각각의 ADC 코드의 제3 비트는 에러 신호에 관한 정보를 포함한다. 이 예에서, ADC 코드(306)에서의 2개의 최상위 비트들(예컨대, 제1 및 제2 비트들)은 복구된 데이터 정보에 대응한다. 예컨대, "111” 및 "110"의 ADC 코드(306)의 경우, ADC(106)가 이들 2개의 ADC 코드들(306)을 분해할 때, 수신기(100)는 2개의 최상위 비트들(예컨대, 처음 2개의 비트 위치들에서의 "1" 및 "1")을 취한다. 다른 예에서, "001" 및 "000"의 2개의 ADC 코드들(306)(범위(303) 내의 2개의 최하위 레벨들)의 경우, ADC(106)는 2개의 최상위 비트들(예컨대, 처음 2개의 비트 위치들에서의 "0" 및 "0")을 취함으로써 이들을 분해할 수 있다. 또한, 각각의 ADC 코드(106)에서, 제3 비트는 레퍼런스에 대한 신호 상대 길이(signal relative length)를 표시하는 최하위 비트이다. 따라서, ADC(106)에서의 제3 비트는 에러 신호를 표현할 수 있다.

본 명세서에서 사용되는 바와 같이, "최상위 비트"라는 용어는 복구되는 데이터의 적어도 일부를 표현하거나 또는 그 적어도 일부와 연관되는 임의의 비트 또는 값을 지칭하며, 임의의 특정 레벨의 중요도 또는 중요성을 갖는 임의의 비트 또는 값으로 반드시 제한되는 것은 아니라는 것이 유의되어야 한다. 유사하게, "최하위 비트"라는 용어는 에러 신호의 적어도 일부를 표현하거나 또는 그 적어도 일부와 연관되는 임의의 비트 또는 값을 지칭하며, 임의의 특정 레벨의 중요도 또는 중요성을 갖는 임의의 비트 또는 값으로 반드시 제한되는 것은 아니다.

ADC(106)의 풀-스케일 범위는 풀-스케일 범위가 신호 진폭과 병합될 때 가장 양호하게 작동한다는 것이 유의되어야 한다. ADC 풀-스케일 범위가 신호 진폭보다 더 큰 경우, 결과적인 데이터는 매칭하지 않을 것이고, 신호 데이터의 클리핑이 발생할 수 있다. 일부 실시예들에서, AGC(104) 및 ADC(106)는 ADC 풀-스케일 범위(303)가 전체 아이를 커버하도록 제어될 수 있다.

일부 실시예들에서, 수신기(100)는, 샘플링 페이즈에 얼마나 많은 레벨들이 있는지에 기초하여, 비트들의 수를 낭비하지 않으면서 데이터를 직접적으로 복구하기 위해, 정확한 ADC 비트 수를 사용할 수 있다. 도 3에 도시된 바와 같이, PAM-4 신호는 4개의 레벨들의 시그널링을 사용하고, 그에 따라, 3-비트 ADC가 사용된다. 일부 실시예들에서, 최저 ADC 해상도가 ADC(106)에 대해 사용될 수 있다.

다른 실시예들에서, 다른 타입들의 신호들은 다른 레벨들의 시그널링을 가질 수 있으며, ADC(106)에 대한 다른 수의 비트 아키텍처가 사용될 수 있다. PAM-N 시그널링에 대해 사용될 수 있는 ADC 비트들의 수(X)는 공식: X = log2(2*N)(여기서 N은 PAM-N임)에 기초하여 계산될 수 있다. 예컨대, PAM-2("NRZ(non-return-to-zero)")의 경우, ADC(106)에 대한 ADC 비트들의 수(X)는 log2(2*2)로서 계산될 수 있으며, 이는 2이다. 따라서, PAM-2 신호는 2-비트 프로토콜을 수반하며, ADC(106)에 대해 2-비트 ADC가 사용될 수 있다. 다른 예에서, PAM-4의 경우, ADC 비트들의 수(X)는 log2(2*4)이며, 이는 3과 동일하다.

도 4는 ADC 코드들(ADC의 디지털 출력)을 복구된 데이터 및 에러 신호들로 매핑하는 매핑 테이블(400)을 예시한다. 본 명세서에서 사용되는 바와 같이, "복구된 데이터"라는 용어는 ADC(106)로부터 출력되는 임의의 데이터, 또는 ADC(106)의 출력으로부터 도출되는 임의의 데이터를 지칭할 수 있다. 따라서, "복구된 데이터"라는 용어는 완전히 "복구된" 데이터로 제한되지 않아야 하며, 부분적으로 복구된 데이터, 또는 프로세스에서 복구되고 있는 데이터를 지칭할 수 있다. 도 4를 참조하면, 매핑 테이블(400)에서의 제1 열은 ADC 코드들의 다양한 값들을 포함한다. 제1 열에서의 각각의 ADC 코드에 대해, 대응하는 복구된 데이터 값(매핑 테이블(400)에서의 중간 열에 도시됨) 및 에러 신호(매핑 테이블(400)에서의 마지막 열에 도시됨)가 존재한다. 따라서, 수신기(100)에서의 ADC(106)가 매핑 테이블(400)에서의 제1 열에 도시된 값들 중 임의의 값을 갖는 그 ADC(106)의 디지털 출력을 제공할 때, 매핑 테이블(400)에 도시된 바와 같이, 대응하는 복구된 데이터 및 대응하는 에러 신호가 존재한다. 도 1을 참조하여 이전에 논의된 바와 같이, ADC(106)의 출력은 적응 유닛(110)에 전송된다. 적응 유닛(110)은, ADC(106)의 출력(예컨대, ADC 코드들)에 기초하여, CTLE(102)를 제어하기 위한 CTLE 제어 신호(103), AGC(104)를 제어하기 위한 AGC 제어 신호(105), ADC(106)를 제어하기 위한 Vref 제어 신호(107), 또는 이들 중 2개 이상의 임의의 조합을 제공한다. 일부 경우들에서, 복구된 데이터는 또한, 추가적인 프로세싱을 위해, 물리적 코딩 서브레이어로 전송된다. 예시된 예에서의 매핑 테이블(400)은 PAM-4 시그널링 스킴에 대응한다. 다른 실시예들에서, 매핑 테이블(400)은 다른 시그널링 스킴들에 대응하도록 구성될 수 있다.

논의된 바와 같이, 각각의 ADC 코드는 대응하는 복구된 데이터 값 및 에러 신호 값을 갖는다. 따라서, 일부 실시예들에서, ADC 코드는, 매핑 테이블(400)에 기초하여, 복구된 데이터와 에러 신호 둘 모두를 표현 또는 결정(예컨대, 도출)하기 위해 사용될 수 있다. 도 4의 매핑 테이블(400)에서의 처음 2개의 행들에 도시된 바와 같이, ADC(106)의 디지털 출력이 "111" 또는 "110"의 ADC 코드를 갖는 경우, 대응하는 복구된 데이터 값은, ADC 코드들 "111", "110" 각각에서의 2개의 최상위 비트들(처음 2개의 디짓(digit)들에서의 "1" 및 "1")에 기초하여, "3"일 것이다. 예시된 예에서, ADC 코드의 최하위 비트는 최종 디짓이다. "1"의 비트는 "1"의 대응하는 에러 신호 값을 가지며, "0"의 비트는 "0"의 대응하는 에러 신호 값을 갖는다.

도 4의 매핑 테이블(400)에서의 제3 및 제4 행들에 도시된 바와 같이, ADC(106)의 디지털 출력이 "101" 또는 "100"의 ADC 코드를 갖는 경우, 대응하는 복구된 데이터 값은, ADC 코드들 "101", "100" 각각에서의 2개의 최상위 비트들(처음 2개의 디짓들에서의 "1" 및 "0")에 기초하여, "1"일 것이다. 다시, 예시된 예에서, ADC 코드의 최하위 비트는 최종 디짓이다. "1"의 비트는 "1"의 대응하는 에러 신호 값을 가지며, "0"의 비트는 "0"의 대응하는 에러 신호 값을 갖는다.

도 4의 매핑 테이블(400)에서의 제5 및 제6 행들에 도시된 바와 같이, ADC(106)의 디지털 출력이 "011" 또는 "010"의 ADC 코드를 갖는 경우, 대응하는 복구된 데이터 값은, ADC 코드들 "011", "010" 각각에서의 2개의 최상위 비트들(처음 2개의 디짓들에서의 "0" 및 "1")에 기초하여, "-1"일 것이다. 다시, 예시된 예에서, ADC 코드의 최하위 비트는 최종 디짓이다. "1"의 비트는 "1"의 대응하는 에러 신호 값을 가지며, "0"의 비트는 "0"의 대응하는 에러 신호 값을 갖는다.

도 4의 매핑 테이블(400)에서의 제7 및 제8 행들에 도시된 바와 같이, ADC(106)의 디지털 출력이 "001" 또는 "000"의 ADC 코드를 갖는 경우, 대응하는 복구된 데이터 값은, ADC 코드들 "001", "000" 각각에서의 2개의 최상위 비트들(처음 2개의 디짓들에서의 "0" 및 "0")에 기초하여, "-3"일 것이다. 다시, 예시된 예에서, ADC 코드의 최하위 비트는 최종 디짓이다. "1"의 비트는 "1"의 대응하는 에러 신호 값을 가지며, "0"의 비트는 "0"의 대응하는 에러 신호 값을 갖는다.

위의 예에서, 4개의 수치 값들(3, 1, -1, 3)은 복구된 데이터를 표현하기 위해 사용된다. 다른 실시예들에서, 다른 세트의 수치 값들(예컨대, 0, 1, 2, 3)이 복구된 데이터를 표현하기 위해 사용될 수 있다. 추가적인 실시예들에서, 비-수치 값들(이는 수치 값들로 변환될 수 있음)이 복구된 데이터를 표현하기 위해 사용될 수 있다.

일부 실시예들에서, 적응 유닛(110)이 ADC 코드에 기초하여 복구된 데이터 및 에러 신호를 결정할 수 있게 하기 위해, 매핑 테이블(400)이 적응 유닛(110)에 구현될 수 있다. 특히, 적응 유닛(110)은 ADC(106)로부터 디지털화된 신호를 수신하고, 그리고 디지털화된 신호에서의 ADC 코드에 기초하여, 매핑 테이블(400)을 사용하여, 복구된 데이터 및 에러 신호를 결정하도록 구성된다.

논의된 바와 같이, 적응 유닛(110)은 또한, CTLE(102), AGC(104), ADC(106), 또는 이들 중 임의의 2개 이상을 제어하도록 구성된다. 일부 실시예들에서, 적응 유닛(110)에 의해 이들 컴포넌트들을 제어하는 것은, 디지털화된 신호에서의 대응하는 ADC 코드에 기초하여 결정되는 복구된 데이터 및 에러 신호에 기초하여 수행될 수 있다.

도 5는 AGC 적응 테이블(501) 및 CTLE 적응 테이블(503)을 예시한다. AGC 적응 테이블(501)은 (AGC(104)를 제어하기 위한) AGC 제어 신호(105)의 값을 대응하는 복구된 데이터 및 에러 신호에 링크시키도록 구성된다. 예컨대, AGC 적응 테이블(501)의 제1 행에 도시된 바와 같이, 복구된 데이터가 "3"의 값을 갖고 에러 신호가 "1"의 값을 갖는 경우, AGC 보트는 제어 신호(105)의 감소를 지시(prescribe)하기 위해 값 "Dec" 또는 다른 값을 가질 것이다. 따라서, AGC 보트는 AGC 코드를 증가시키거나 또는 감소시키기 위한 보팅 판정이다. CTLE 적응 테이블(503)은 (CTLE(102)를 제어하기 위한) CTLE 제어 신호(103)의 값을 대응하는 복구된 데이터 및 에러 신호에 링크시키도록 구성된다. 예컨대, CTLE 적응 테이블(503)의 제1 행에 도시된 바와 같이, 복구된 데이터가 "3"의 값을 갖고 에러 신호가 "1"의 값을 갖는 경우, CTLE 보트는 CTLE 제어 신호(103)의 증가를 지시하기 위해 값 "Inc" 또는 다른 값을 가질 것이다.

일부 실시예들에서, AGC 적응 테이블(501) 및 CTLE 적응 테이블(503)은 적응 유닛(110)에서 구현될 수 있다. 사용 동안, 적응 유닛(110)은 CTLE(102)를 제어하기 위한 CTLE 제어 신호를 생성하기 위해 CTLE 적응 테이블을 사용한다. 또한, 적응 유닛(110)은 AGC(104)를 제어하기 위한 AGC 제어 신호(105)를 생성하기 위해 AGC 적응 테이블(501)을 사용한다.

AGC 적응 테이블(501) 및 CTLE 적응 테이블(503)의 위의 예는 예에서 설명되는 PAM-4 신호 스킴에 대응한다. 다른 실시예들에서, AGC 적응 테이블(501) 및 CTLE 적응 테이블(503)은 다른 시그널링 스킴들에 대해 구성될 수 있다.

일부 실시예들에서, 적응 유닛(110)은 CTLE(102) 및 AGC(104)를 제어하기 위해 적응 테이블들(501, 503) 둘 모두를 함께 사용하도록 구성되고, 그에 따라, 수신기(101)는 (AGC 제어 신호(105)에 의해 제어되는) 얼마나 많은 이득이 필요한지 그리고 (CTLE 제어 신호(103)에 의해 제어되는) 얼마나 많은 아날로그 이퀄라이제이션이 필요한지를 제어하도록 적응될 수 있다. 따라서, ADC(106)로부터 출력되는 복구된 데이터 및 에러 신호에 기초하여, 수신기(100)는 다음 번 라운드에 최적으로 작동하도록 (적응 유닛(110)으로부터 출력되는 CTLE 제어 신호(103) 및 AGC 제어 신호(105)를 통해) CTLE(102) 및 AGC(104)의 파라미터들을 조정할 수 있다. 따라서, 도 4의 테이블(400)에 기초하여 결정된 복구된 데이터 및 에러 신호가 또한, CTLE(102) 및 AGC(104)를 제어하기 위해 후속적으로 사용될 수 있다. 일부 실시예들에서, 복구된 데이터 및 에러 신호는 또한, 통상적인 보드 레이트(conventional baud rate)(CDR)을 제어하기 위해 사용될 수 있다.

도 6은 수신기(100)에 의해 수행되는 방법(600)을 예시한다. 먼저, 아날로그 신호에 기초하여 자동 이득 제어기(AGC)에 의해 출력이 제공된다(아이템(604)). 일부 실시예들에서, 아이템(604)을 수행할 때, AGC는 출력을 증폭시켜서, 증폭된 신호를 제공한다. 일부 경우들에서, 아날로그 신호는 입력 신호에 기초하여 연속 타임 리니어 이퀄라이저(CTLE)에 의해 제공될 수 있다. 그러한 경우들에서, 방법(600)은 선택적으로, 입력 신호에 기초하여 CTLE에 의해 아날로그 신호를 제공하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 입력 신호는 PAM-4 신호일 수 있다. 다른 실시예들에서, 입력 신호는 다른 PAM-M 신호일 수 있다. M = 2인 경우, 입력 신호는 NRZ 신호일 수 있다. 또한, 일부 실시예들에서, CTLE는 AGC에 의한 수신을 위한 아날로그 신호를 제공하기 위해, 입력 신호를 프리-필터링 또는 프리-이퀄라이징할 수 있다.

다음으로, AGC로부터의 출력에 기초하여 아날로그-디지털 변환기(ADC)에 의해 디지털화된 신호가 제공되며, 여기서, 디지털화된 신호의 최상위 비트는 슬라이싱된 데이터에 대응하고, 디지털화된 신호의 최하위 비트는 에러 신호에 대응한다(아이템(606)). 일부 실시예들에서, 아이템(606)을 수행하는 ADC는 3-비트 ADC일 수 있다. 다른 실시예들에서, 아이템(606)을 수행하는 ADC는 다른 수의 비트 아키텍처를 가질 수 있다. 또한, 일부 실시예들에서, ADC로부터의 디지털화된 신호는 차동 신호 쌍(예컨대, 복구된 데이터 및 데이터 에러)일 수 있다. 일 구현에서, 아이템(606)을 수행할 때, ADC는 증폭된 아날로그 신호를 수신하고, 데이터를 직렬화시킴으로써, 그 증폭된 아날로그 신호를 디지털 샘플들로 변환시킨다. 이어서, 디지털 샘플들과 에러 신호를 조합함으로써, 디지털화된 신호가 생성된다. 예컨대, ADC로부터 디지털화된 신호로서 출력되는 ADC 코드들을 생성하기 위해, ADC 코드들을 복구된 데이터 및 에러 신호와 매핑하는 매핑 테이블이 사용될 수 있다.

다음으로, 적응 유닛은 원하는 데이터 디지털화 및 데이터 슬라이싱을 달성하기 위해, 디지털화된 신호에 적어도 부분적으로 기초하여, AGC, ADC, 또는 AGC와 ADC 둘 모두를 제어한다(아이템(608)). 일부 실시예들에서, 적응 유닛은 ADC로부터 직접적으로 디지털화된 신호를 수신한다. 다른 실시예들에서, 적응 유닛은, DSP 이외의 중간 컴포넌트를 통해, ADC로부터 간접적으로 디지털화된 신호를 수신한다.

일부 실시예들에서, 방법(600)에서, ADC와 적응 유닛 사이의 동작은 DSP를 요구하지 않는다.

또한, 일부 실시예들에서, 방법(600)은 ADC를 제어하기 위해 적응 유닛에 의해 Vref 신호를 제공하는 단계를 더 포함할 수 있다. 일 구현에서, Vref 신호를 제공하는 동작은, AGC 코드와 연관된 복구된 데이터가 최대 값이고 AGC 보트가 증가되고 있는 경우, Vref 신호를 감소시키거나, 또는 AGC 코드와 연관된 복구된 데이터가 최소 값이고 AGC 보트가 감소되고 있는 경우, Vref 신호를 증가시키는 것을 포함한다. 이는, ADC가 다음 라운드에 다시 신호를 프로세싱하기 전에 신호가 적절하게 조정될 수 있게 한다.

또한, 일부 실시예들에서, 아이템(608)을 수행하는 적응 유닛은 AGC 적응 테이블 및/또는 CTLE 적응 테이블을 포함할 수 있다. AGC 적응 테이블은 AGC를 제어하기 위한 AGC 제어 신호를 구성하기 위해, 복구된 데이터 및 에러 신호에 기초하여 값들을 제공하도록 구성된다. 유사하게, CTLE 적응 테이블은 CTLE를 구성하기 위해, 복구된 데이터 및 에러 신호에 기초하여 값들을 제공하도록 구성된다.

본원에서 설명되는 하나 이상의 실시예들에서, 소프트 로직 및/또는 필드-프로그램가능 게이트 어레이(FPGA) 엘리먼트들이 수신기(100)의 임의의 부분을 형성 또는 구현하기 위해 사용될 수 있다. 다른 실시예들에서, 수신기(100)의 임의의 부분 또는 전체 부분은 FPGA 또는 다른 타입들의 프로세서 중 임의의 것을 통해 구현될 수 있다.

위에서 설명된 방법(600)이 특정 순서로 발생하는 특정 이벤트들을 나타내는 경우, 본 개시내용의 이점을 갖는 당업자는 상이한 실시예들에서 순서화가 상이할 수 있다는 것을 인식할 것이다. 부가적으로, 방법들의 부분들은 가능한 경우 병렬 프로세스로 동시에 수행될 수 있거나, 또는 순차적으로 수행될 수 있다. 부가하여, 방법(600)의 더 많은 부분들 또는 더 적은 부분이 수행될 수 있다.

도 7은 장치(100) 또는 그 장치(100)의 임의의 컴포넌트를 구현/구체화할 수 있는, IC에 대한 예시적인 아키텍처(900)를 예시하는 블록도이다. 일 양상에서, 아키텍처(900)는 필드 프로그램가능 게이트 어레이(FPGA) 타입의 IC 내에 구현된다. 도시된 바와 같이, 아키텍처(900)는 수개의 상이한 타입들의 프로그램가능 회로, 예컨대, 로직, 블록들을 포함한다. 예컨대, 아키텍처(900)는, 멀티-기가비트 트랜시버(MGT)들(901), 구성가능 로직 블록(CLB)들(902), 랜덤 액세스 메모리 블록(BRAM)들(903), 입력/출력 블록(IOB)들(904), 구성 및 클록킹 로직(CONFIG/CLOCKS)(905), 디지털 신호 프로세싱 블록(DSP)들(906), 특수화된 I/O 블록들(907)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그램가능 로직(908), 이를테면 디지털 클록 관리기들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등을 포함하는 다수의 상이한 프로그램가능 타일들을 포함할 수 있다.

일부 IC들에서, 각각의 프로그램가능 타일은 프로그램가능 상호연결 엘리먼트(INT)(911)를 포함하며, 그 프로그램가능 상호연결 엘리먼트(INT)(911)는 각각의 인접 타일 내의 대응하는 INT(911)로의 그리고 대응하는 INT(911)로부터의 표준화된 연결들을 갖는다. 따라서, 함께 취해진 INT들(911)은 예시된 IC에 대한 프로그램가능 상호연결 구조를 구현한다. 각각의 INT(911)는 또한, 도 7의 상단에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그램가능 로직 엘리먼트로의 그리고 프로그램가능 로직 엘리먼트로부터의 연결들을 포함한다.

예컨대, CLB(902)는, 사용자 로직 플러스(plus) 단일 INT(911)를 구현하도록 프로그래밍될 수 있는 구성가능 로직 엘리먼트(CLE)(912)를 포함할 수 있다. BRAM(903)은 하나 이상의 INT들(911)에 부가하여 BRAM 로직 엘리먼트(BRL)(913)를 포함할 수 있다. 전형적으로, 타일에 포함된 INT들(911)의 수는 타일의 높이에 따라 좌우된다. 도시된 바와 같이, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예컨대, 4)이 또한 사용될 수 있다. DSP 타일(906)은 적절한 수의 INT들(911)에 부가하여 DSP 로직 엘리먼트(DSPL)(914)를 포함할 수 있다. IOB(904)는, 예컨대, INT(911)의 하나의 인스턴스에 부가하여 I/O 로직 엘리먼트(IOL)(915)의 2개의 인스턴스들을 포함할 수 있다. 당업자에게 자명할 바와 같이, 예컨대, IOL(915)에 연결된 실제 I/O 패드들은 전형적으로, IOL(915)의 영역으로 한정되지 않는다.

도 7에 도시된 예에서, 다이의 중앙 근처의, 예컨대 구역들(905, 907, 및 908)로 형성된 열 영역(columnar area)은 구성, 클록, 및 다른 제어 로직에 대해 사용될 수 있다. 이러한 열로부터 연장되는 수평 영역들(909)은 프로그램가능 IC의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다.

도 7에 예시된 아키텍처를 활용하는 일부 IC들은 IC의 대부분을 구성하는 규칙적인 열 구조를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그램가능 블록들 및/또는 전용 회로망일 수 있다. 예컨대, PROC(910)로서 도시된 프로세서 블록은 CLB들 및 BRAM들의 수개의 열들에 걸쳐 있다.

일 양상에서, PROC(910)는 IC의 프로그램가능 회로망을 구현하는 다이의 일부로서 제작되는 전용 회로망, 예컨대 하드-와이어링된 프로세서로서 구현된다. PROC(910)는 복잡도에서, 개별 프로세서, 예컨대 프로그램 코드를 실행할 수 있는 단일 코어로부터 하나 이상의 코어들, 모듈들, 코-프로세서들, 인터페이스들 등을 갖는 전체 프로세서 시스템에 이르기까지, 다양한 상이한 프로세서 타입들 및/또는 시스템들 중 임의의 것을 표현할 수 있다.

다른 양상에서, PROC(910)는 아키텍처(900)로부터 생략되며, 다른 다양한 설명된 프로그램가능 블록들 중 하나 이상으로 대체된다. 추가로, 그러한 블록들은, 프로그램가능 회로망의 다양한 블록들이 PROC(910)의 경우와 같이 프로그램 코드를 실행할 수 있는 프로세서를 형성하기 위해 사용될 수 있다는 점에서 "소프트 프로세서"를 형성하는 데 활용될 수 있다.

"프로그램가능 회로망"이라는 어구는 IC 내의 프로그램가능 회로 엘리먼트들, 예컨대, 본원에서 설명되는 다양한 프로그램가능 또는 구성가능 회로 블록들 또는 타일들 뿐만 아니라, IC 내에 로딩된 구성 데이터에 따라 다양한 회로 블록들, 타일들, 및/또는 엘리먼트들을 선택적으로 커플링시키는 상호연결 회로망을 지칭할 수 있다. 예컨대, PROC(910) 외부에 있는 도 7에 도시된 부분들, 이를테면 CLB들(903) 및 BRAM들(903)은 IC의 프로그램가능 회로망으로 고려될 수 있다.

일반적으로, 프로그램가능 회로망의 기능성 및 연결성은 구성 데이터가 IC에 로딩될 때까지 설정되지 않는다. 구성 비트들의 세트는 IC의 프로그램가능 회로망, 이를테면 FPGA를 프로그래밍하기 위해 사용될 수 있다. 구성 비트(들)는 전형적으로 "구성 비트스트림"으로 지칭된다. 일반적으로, 프로그램가능 회로망은, 먼저 구성 비트스트림을 IC에 로딩하지 않으면 동작 또는 기능하지 않는다. 구성 비트스트림은 프로그램가능 회로망 내의 특정 회로 설계를 효과적으로 구현 또는 인스턴스화한다. 회로 설계는, 예컨대, 프로그램가능 회로 블록들의 기능 양상들, 및 다양한 프로그램가능 회로 블록들 사이의 물리적 연결성을 특정한다.

하드와이어링된" 또는 "경화된", 즉 프로그램가능하지 않은 회로망은 IC의 일부로서 제조된다. 프로그램가능 회로망과는 달리, 하드와이어링된 회로망 또는 회로 블록들은, 구성 비트스트림의 로딩을 통해 IC의 제조 이후 구현되지 않는다. 하드와이어링된 회로망은 일반적으로, 예컨대 먼저 구성 비트스트림을 IC, 예컨대 PROC(910)에 로딩하지 않으면서 기능하는 전용 회로 블록들 및 상호연결부들을 갖는 것으로 고려된다.

일부 인스턴스들에서, 하드와이어링된 회로망은, IC 내의 하나 이상의 메모리 엘리먼트들에 저장된 레지스터 세팅들 또는 값들에 따라 세팅 또는 선택될 수 있는 하나 이상의 동작 모드들을 가질 수 있다. 동작 모드들은, 예컨대 구성 비트스트림의 IC로의 로딩을 통해 세팅될 수 있다. 이러한 능력에도 불구하고, IC의 일부로서 제조되는 경우, 하드와이어링된 회로망이 동작가능하고 특정 기능을 가지므로, 하드와이어링된 회로망은 프로그램가능 회로망으로 고려되지 않는다.

도 7은 프로그램가능 회로망, 예컨대 프로그램가능 패브릭(fabric)을 포함하는 IC를 구현하기 위해 사용될 수 있는 예시적인 아키텍처를 예시하도록 의도된다. 예컨대, 열 내의 로직 블록들의 수, 열들의 상대적인 폭, 열들의 수 및 순서, 열들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적인 사이즈들, 및 도 7의 상단에 포함된 상호연결/로직 구현들은 순수하게 예시적이다. 실제 IC에서, 예컨대, CLB들의 하나 초과의 인접 열은 전형적으로, 사용자 회로 설계의 효율적인 구현을 용이하게 하기 위해, CLB들이 나타나는 곳마다 포함된다. 그러나, 인접한 CLB 열들의 수는 IC의 전체 사이즈에 따라 변할 수 있다. 추가로, IC 내의 PROC(910)와 같은 블록들의 포지셔닝 및/또는 사이즈는 단지 예시의 목적들을 위한 것이며, 제한으로서 의도되지 않는다.

다른 경우들에서, 본원에서 설명되는 다양한 특징들은 임의의 집적 회로, 이를테면, 범용 프로세서, 마이크로프로세서, ASIC, 또는 FPGA일 수 있거나 FPGA가 아닐 수 있는 임의의 다른 타입들의 프로세서들에서 구현될 수 있다.

특정 예들이 도시 및 설명되었지만, 청구되는 발명들을 바람직한 예들로 제한하도록 의도되지 않고, 그리고 청구되는 발명의 범위를 초과하지 않으면서 다양한 변경들 및 변형들이 이루어질 수 있다는 것이 당업자에게 자명할 것임이 이해될 것이다. 따라서, 본 명세서 및 도면들은 제한적 의미가 아니라 예시로 고려되어야 한다. 청구되는 발명들은 대안물들, 변형물들, 및 등가물들을 커버하도록 의도된다.

Claims

아날로그 신호를 수신하도록 구성된 자동 이득 제어기(AGC);
상기 AGC로부터의 출력을 수신하고, 디지털화된 신호를 출력하도록 구성된 아날로그-디지털 변환기(ADC) ― 상기 디지털화된 신호의 최상위 비트는 슬라이싱(slice)된 데이터에 대응하고, 상기 디지털화된 신호의 최하위 비트는 에러 신호에 대응함 ―; 및
원하는 데이터 디지털화 및 데이터 슬라이싱을 달성하기 위해, 상기 디지털화된 신호에 적어도 부분적으로 기초하여, 상기 AGC, 상기 ADC, 또는 상기 AGC와 상기 ADC 둘 모두를 제어하도록 구성된 적응 유닛
을 포함하는,
수신기.
제1 항에 있어서,
상기 ADC는 아날로그-디지털 변환 기능 및 슬라이서 기능을 수행하도록 구성되는,
수신기.
제1 항에 있어서,
상기 디지털화된 신호는 매핑 함수(mapping function)에 대응하는 정보를 포함하는,
수신기.
제1 항에 있어서,
상기 ADC와 상기 적응 유닛 사이의 동작은 디지털 신호 프로세서(DSP)를 요구하지 않는,
수신기.
제1 항에 있어서,
상기 ADC는 적응 로직 테이블을 포함하는,
수신기.
제1 항에 있어서,
상기 ADC에 커플링된 디지털 신호 프로세서(DSP)를 더 포함하며,
상기 DSP는, 상기 수신기가 롱 리치(long reach) 애플리케이션에 대한 프로세싱을 수행하고 있을 때, 스위치 온(switch on)되도록 구성되고, 그리고 상기 수신기가 숏 리치(short reach) 애플리케이션에 대한 프로세싱을 수행하고 있을 때, 스위치 오프(switch off)되도록 구성되는,
수신기.
제1 항에 있어서,
상기 적응 유닛은 상기 AGC를 제어하기 위해 AGC 제어 신호를 결정하기 위한 값들을 제공하도록 구성된 AGC 적응 테이블을 포함하는,
수신기.
제1 항에 있어서,
상기 아날로그 신호를 제공하도록 구성된 연속 타임 리니어 이퀄라이저(CTLE)를 더 포함하며,
상기 적응 유닛은 상기 CTLE를 제어하기 위해 CTLE 제어 신호를 결정하기 위한 값들을 제공하도록 구성된 CTLE 적응 테이블을 포함하는,
수신기.
제1 항에 있어서,
상기 적응 유닛은 상기 ADC를 제어하기 위한 Vref 신호를 제공하도록 구성되고,
상기 적응 유닛은, AGC 코드와 연관된 복구된 데이터가 최대 값이고 AGC 보트(vote)가 증가되고 있는 경우, 상기 Vref 신호를 감소시키도록 구성되며,
상기 적응 유닛은, 상기 AGC 코드와 연관된 복구된 데이터가 최소 값이고 상기 AGC 보트가 감소되고 있는 경우, 상기 Vref 신호를 증가시키도록 구성되는,
수신기.
제1 항에 있어서,
상기 아날로그 신호를 제공하도록 구성된 연속 타임 리니어 이퀄라이저(CTLE)를 더 포함하며,
상기 적응 유닛은 상기 에러 신호에 적어도 부분적으로 기초하여, 상기 CTLE의 파라미터를 조정하도록 구성되는,
수신기.
제1 항에 있어서,
상기 입력 신호는 PAM-N 신호이고, 상기 ADC는 X-비트 ADC를 포함하며, 상기 X는 log2(2*N)과 동일한,
수신기.
아날로그 신호에 기초하여 자동 이득 제어기(AGC)에 의해 출력을 제공하는 단계;
상기 AGC로부터의 출력에 기초하여 아날로그-디지털 변환기(ADC)에 의해 디지털화된 신호를 제공하는 단계 ― 상기 디지털화된 신호의 최상위 비트는 슬라이싱된 데이터에 대응하고, 상기 디지털화된 신호의 최하위 비트는 에러 신호에 대응함 ―; 및
원하는 데이터 디지털화 및 데이터 슬라이싱을 달성하기 위해, 상기 디지털화된 신호에 적어도 부분적으로 기초하여, 상기 AGC, 상기 ADC, 또는 상기 AGC와 상기 ADC 둘 모두를 제어하는 단계
를 포함하며,
상기 제어하는 단계는 적응 유닛에 의해 수행되는,
수신기에 의해 수행되는 방법.
제12 항에 있어서,
상기 ADC에 의해 슬라이서 기능을 수행하는 단계를 더 포함하는,
수신기에 의해 수행되는 방법.
제12 항에 있어서,
상기 ADC를 제어하기 위해 상기 적응 유닛에 의해 Vref 신호를 제공하는 단계를 더 포함하며,
상기 Vref 신호를 제공하는 단계는, AGC 코드와 연관된 복구된 데이터가 최대 값이고 AGC 보트가 증가되고 있는 경우, 상기 Vref 신호를 감소시키거나, 또는 상기 AGC 코드와 연관된 복구된 데이터가 최소 값이고 상기 AGC 보트가 감소되고 있는 경우, 상기 Vref 신호를 증가시키는 단계를 포함하는,
수신기에 의해 수행되는 방법.
제12 항에 있어서,
상기 아날로그 신호는 연속 타임 리니어 이퀄라이저(CTLE)에 의해 제공되며,
상기 방법은,
상기 AGC를 제어하기 위한 AGC 제어 신호를 결정하기 위해 AGC 적응 테이블을 사용하는 단계; 및/또는
상기 CTLE를 제어하기 위한 CTLE 제어 신호를 결정하기 위해 CTLE 적응 테이블을 사용하는 단계
를 더 포함하는,
수신기에 의해 수행되는 방법.