KR100913926B1 - 계산 복잡도를 감소시키고 감소된 상태 시퀀스 추정 기술의 임계 경로를 릴랙싱하는 방법 및 장치 - Google Patents

계산 복잡도를 감소시키고 감소된 상태 시퀀스 추정 기술의 임계 경로를 릴랙싱하는 방법 및 장치 Download PDF

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Abstract

임계 경로 문제를 감소시키면서 주어진 상태들의 수에 대한 감소된 상태 시퀀스 추정(RSSE) 기술들의 복잡도를 감소시키는 방법 및 장치가 개시되어 있다. 최소 위상 채널을 지나는 펄스의 신호 에너지는 초기 탭들에 집중된다. 통신 채널은 이산 시간 모델을 사용하여 표현되며, 채널 임펄스 응답은 {fk}L k=0로 나타낸 메모리 길이(L)를 가지며, fk는 채널 탭 k의 계수이다. 탭들 1 내지 U는 초기 탭들이라 하고, 탭들 U+1 내지 L은 테일 탭들이라 하며, 여기서 U는 미리 정해진 수이다. 하위의 테일 탭들은 더 낮은 복잡도의 삭제 알고리즘, 예를 들면 가결정들을 이용하여 테일 탭들을 삭제하는 디시젼-피드백 이퀄라이저(DFE) 기술로 처리된다. 이후, 상위의 초기 탭들만이 감소된 상태 시퀀스 추정(RSSE) 기술로 처리된다. DFE 기술은 초기에는 테일 탭들과 관련된 심볼간 간섭을 제거하고, 이후 RSSE 기술(또는 M-알고리즘(MA))이 보다 중요한 테일 탭들에만 적용된다. 탭들 1 내지 U는 RSSE 기술을 사용하여 처리되고 탭들 U+1 내지 L은 더 낮은 복잡도의 디시젼-피드백 이퀄라이저(DFE)로 처리된다. 하위의 테일 탭들을 처리하기 위한 디시젼-피드백 이퀄라이저(DFE) 기술과 같은 가결정/테일 처리 회로 및 초기 탭들을 처리하기 위한 RSSE 회로를 포함하는 수신기가 개시되어 있다.
임계 경로 문제, 감소된 상태 시퀀스 추정 기술, 이산 시간 모델

Description

계산 복잡도를 감소시키고 감소된 상태 시퀀스 추정 기술의 임계 경로를 릴랙싱하는 방법 및 장치{Method and apparatus for reducing the computational complexity and relaxing the critical path of reduced state sequence estimation(RSSE) techniques}
도 1은 종래 수신기의 개략 블록도.
도 2는 본 발명에 따른 수신기의 개략 블록도.
도 3은 최소-위상 채널을 통해 분산된 펄스의 신호 에너지를 나타낸 도면.
도 4는 도 2의 가결정/테일 처리 회로의 구현예를 나타낸 도면.
도 5는 도 2의 감소 상태 시퀀스 추정(RSSE)의 구현예를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
100 : 수신기 110 : A/D 컨버터
120 : FFE 이퀄라이저 130 : 에코 캔슬러
140 : 누화 캔슬러
본 발명은 일반적으로 채널 이퀄라이제이션 및 디코딩 기술에 관한 것으로, 특히 복잡도가 감소된 시퀀스 추정 기술에 관한 것이다.
트위스트된 쌍 도전체를 사용하는 로컬 에어리어 네트워크(LAN)의 전송 속도는 초당 10메가비트(Mbps)에서 초당 기가비트(Gbps)로 점진적으로 증가되어 왔다. 기가비트 이더넷 1000 베이스-티 표준은 예를 들면 125MHz의 클록속도로 동작하고 4개의 구리 쌍을 사용하여 1Gbps를 전송한다. 트렐리스 부호화 변조기 법은 점근 코딩 이득(asymptotic coding gain)을 실현하기 위해 공지의 방식으로 전송기에 의해 이용된다. 수신기에 도착하는 신호는 통상적으로 심볼간 간섭(ISI), 누화, 에코 및 노이즈에 의해 변조된다. 이와 같은 채널 환경에서 수신기의 주요 문제는 채널을 공동으로 이퀄라이즈하고 이와 같이 높은 클록 속도에서 변조된 트렐리스 부호화 신호를 디코딩하는 것이다. 높은 처리 속도는 자원의 공유없이 병렬로 구현될 필요가 있기 때문에, 하드웨어의 복잡도를 관리하는 것이 곤란하게 된다. 결합 등화 및 디코딩을 위한 알고리즘이 파이프라인될 수 없는 비선형 피드백 루프와 합쳐지기 때문에 다른 문제는 속도 요구에 부합해야 한다는 것이다.
데이터 검출이 최대 유사 시퀀스 추정(MLSE)을 사용하여 빈번하게 사용되어 출력 심볼 또는 비트를 생성한다. 최대 유사 시퀀스 추정기(MLSE)는 모든 가능한 시퀀스를 고려하여 판정하고 여기서 시퀀스는 공지의 방식으로 실질적으로 전송된다. 최대 유사 시퀀스 추정기(MLSE)는 최적 디코더이고 잘 알려진 비터비 알고리즘을 조합된 코드 및 채널 트렐리스에 적용한다. 최대 유사 시퀀스 추정기(MLSE)의 비터비 구현의 보다 상세한 설명을 위해, 본 명세서에 참조된 게르하르트 페트바이스와 하인리히 메이어의 문헌("High-Speed Parallel Viterbi Decoding Algorithm and VLSI-Architecture", IEEE Communication Magazine (May 1991))을 참조한다.
비터비 알고리즘의 계산 및 저장 요구는 상태의 수에 비례한다. 조합된 트렐리스의 상태 수는 S×2mL로 주어지고, S는 코드 상태의 수이고, m은 각 정보 심볼에 대한 비트의 수이고, L은 채널 메모리의 길이이다. 기가비트 이더넷 표준에 있어서, 예를 들면, S=8, m=8, L
Figure 112000011330866-pat00001
10 이고 약 1025 상태를 갖는 금지적으로 고비용의 비터비 알고리즘으로 된다.
비터비 알고리즘을 적용하는 최대 유사 시퀀스 추정기(MLSE)를 위한 하드웨어 복잡도를 관리하기 위해, "감소 상태 시퀀스 추정(RSSE)" 알고리즘 등의 다수의 서브 옵티멀 방법이 제어되거나 제시되어 있다. 감소 상태 시퀀스 추정(RSSE) 기술을 설명하기 위해, 각각 본 명세서에 참조된, 예를 들면 피.알.체빌랫과 이. 엘레프테리오우의 문헌("Decoding of Trellis-Encoded Signal in the Presence of Intersymbol Interference and Noise", IEEE Trans, Commun., vol. 37, 669-76,(July 1989) 및 엠.브이. 유보그루와 에스.유.에치. 퀘레시의 문헌("Reduced-State Sequence Estimation For Coded Modulation On Intersymbol Interference Channels", IEEE JSAC, vol.7, 989-95(Aug.1989)을 참조한다.
일반적으로 감소 상태 시퀀스 추정(RSSE) 기술은 완전 조합된 채널/코드 트렐리스의 다수의 상태를 합병함으로써 최대 유사 시퀀스 추정기(MLSE)의 복잡도를 감소시킨다. 높은 처리 속도가 자원을 공유하지 않고 병렬 구현을 필요로 하기 때문에, RSSE 기술은 비터비 디코딩을 위한 상태 수를 감소시키지만, 필요한 계산은 여전히 기가비트 이더넷 표준과 관련된 높은 클록 속도에서 너무 복잡하다. 또한, RSSE 기술은 파이프라인될 수 없는 비선형 피드백 루프와 함께 한다. 이들 피드백 루프와 관련된 임계 경로는 고속 구현을 위한 제한 인자이다. 상태의 수를 더욱 감소시키거나 디시젼 피드백 이퀄라이저(DFE)로 분리 등화를 하고 TCM의 디코딩을 하는 것에 의해 RSSE 기술을 단순화하는 것은 종종 신호 대 잡음 비(SNR) 성능과 관련된 중요한 문제를 가져온다. 종래의 감소 상태 시퀀스 추정(RSSE) 알고리즘을 갖는 상기한 부족한 점으로부터 명백한 바와 같이, 주어진 상태의 수에 대한 RSSE 기술의 하드웨어 복잡도를 감소시키고 임계 경로 문제를 완화시키는 감소 상태 시퀀스 추정(RSSE) 알고리즘에 대해서는 어떤 요구요건이 존재한다.
일반적으로, 임계 경로 문제를 완화시키면서 주어진 상태 수에 대한 감소 상태 시퀀스 추정(RSSE) 기술의 복잡도를 감소시키는 방법 및 장치가 개시되어 있다. 통신 채널은 이산 시간 모델을 사용하여 표현되며, 채널 임펄스 응답은 {fk}L k=0로 나타낸 메모리 길이(L)를 가지며, fk는 채널 탭 k의 계수이다. 최소 위상 채널을 지나는 펄스의 신호 에너지는 초기 탭에 집중된다. 본 명세서에 사용될 때, 탭 1 내지 U는 초기 탭이라 하고, 탭 U+1 내지 L은 테일 탭이라 하며, 여기서 U는 미리 정해진 수이다. 하나의 구현예에 있어서, 탭 번호 U는 초기 탭이 전체 신호 에너지의 미리 정해진 퍼센트에 기여하는 것을 보장하도록 선택된다.
본 발명의 일 양태에 따르면, 하위의 테일 탭(U+1 내지 L)은 더 낮은 복잡도의 삭제 알고리즘, 예를 들면 가결정을 이용하여 테일 탭을 삭제하는 디시젼-피드백 이퀄라이저(DFE) 기술로 처리된다. 이후, 상위의 초기 탭(1 내지 U)만이 감소 상태 시퀀스 추정(RSSE) 기술로 처리된다. DFE 기술은 초기에는 테일 탭과 관련된 심볼간 간섭을 제거하고, 이후 RSSE 기술(또는 M-알고리즘(MA))이 상위의 초기 탭에만 적용된다. 따라서 탭 1 내지 U만이 RSSE기술을 사용하여 처리되고 탭 U+1 내지 L은 더 낮은 복잡도의 디시젼-피드백 이퀄라이저(DFE)로 처리된다. 본 발명은 RSSE 회로에서 처리되는 상태의 수를 더 감소시키지 않으므로, 잘 선택된 U의 값에 대해 양호한 비트 에러 레이트(BER) 대 신호 대 잡음 비(SNR) 성능을 보장한다. 한편, RSSE 회로에서의 디시젼 피드백 계산의 계산 복잡도 및 처리 시간은 실질적으로 감소된다. RSSE 회로내의 서바이버 메모리 유닛(SMU)의 하드웨어 복잡도도 감소될 수 있다.
하위의 테일 탭을 처리하기 위한 가결정/테일 처리 회로와 초기 탭을 처리하기 위한 RSSE회로를 구비하는 수신기가 개시되어 있다. 가결정/테일 처리 회로는 가결정을 이용하여 테일 탭을 삭제하기 위해 더 낮은 복잡도의 DFE 알고리즘으로 하위의 테일 탭을 처리한다. RSSE 회로는 RSSE 기술로 초기 탭만을 처리한다.
도 1은 예를 들면 기가비트 이더넷 1000 베이스-티 표준(Gigabit Ethernet 1000 Base-T standard)과 관련된 채널 환경에서의 종래의 수신기(100)의 블록도를 나타낸다. 이와 같은 수신기(100)의 주된 목적은 채널을 연결하여 등화하고 기가비트 이더넷 1000 베이스-티 표준의 높은 클록 속도로 부정하게 트렐리스 부호화된 신호를 복호한다. 도 1에 나타낸 것과 같이, 수신기(100)는 수신된 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털(A/D) 컨버터(110)를 구비하고 있다. 이 후 디지털화된 데이터는 피드 포워드 이퀄라이저(FFE)(120), 에코 캔슬러(130) 및 누화 캔슬러(140)에 의해 처리된다. 일반적으로 피드 포워드 이퀄라이저(FFE)(120)는 원인으로 되는 채널 임펄스 응답 및 최소 위상을 만들며, 부가로 잡음을 적게 한다. 또한, 에코 캔슬러(130)는 수신된 신호로부터 에코를 제거하고 누화 캔슬러(140)는 공지된 방식으로 누화를 제거한다. 이퀄라이저/디코더(150)는 예를 들면 최대 유사 시퀀스 추정(MLSE)을 이용하여 데이터를 검출하여 출력 심볼 또는 비트를 생성한다.
도 2는 임계 경로 문제도 완화시키면서, 주어진 상태의 수에 대한 감소 상태 시퀀스 추정(RSSE) 알고리즘의 하드웨어 복잡도를 감소시킨다. 통신 채널은 이산 시간 모델을 사용하여 나타내어지고, 여기서 채널 임펄스 응답은 {fk}L k=0로 나타낸 메모리 길이(L)를 가지며, fk는 채널 탭 k의 계수이다. 최소 위상 채널에 있어서, 채널 분배가 행해진 펄스의 신호 에너지는 초기 탭에 집중된다. 도 3에 나타낸 것과 같이, 초기 탭은 채널 출력의 신호 에너지에 최대 기여를 제공하고, 대응하는 파워는 탭이 무한대로 접근함에 따라 0으로 감소한다. 본 명세서에 사용된 것과 같이, 탭 1 내지 U는 초기 탭이라 하고, 탭 U+1 내지 L은 테일 탭이라 하며, 여기서 U는 미리 정해진 수이다. 예를 들면, 탭 번호 U는 초기 탭이 미리 정해진 비율의 전체 신호 에너지에 기여하도록 보장하기 위해 시뮬레이션 또는 실험 결과를 이용하여 설정될 수 있다.
본 발명의 특징에 따르면, 하위의 테일 탭은 가결정을 사용하는 테일 탭을 삭제하는 디시젼 피드백 이퀄라이저(DFE) 등의 더 낮은 복잡도의 삭제 알고리즘으로 처리된다. 이 후, 초기 탭만이 감소 상태 시퀀스 추정(RSSE) 기술로 처리된다. 따라서, DFE 기술은 테일 탭과 관련된 심볼간 간섭을 제거하고, 이 후 RSSE 기술이 상위의 초기 탭에만 적용된다. 따라서, 메모리 L을 갖는 채널에 있어서, 탭 1 내지 U는 RSSE 기술을 사용하여 처리되고, 탭 U+1 내지 L은 더 낮은 복잡도의 디시젼 피드백 이퀄라이저(DFE)로 처리된다.
도 2는 본 발명에 따른 수신기(200)의 개략 블록도이다. 수신기(200)는 디지털 데이터를 심볼 값으로 분할하는 슬라이서(210)를 포함한다. 또, 수신기(200)는 가결정을 사용하여 테일 탭을 삭제하기 위해, 디시젼 피드백 이퀄라이저(DFE) 기술 등의 더 낮은 복잡도의 삭제 알고리즘으로 하위의 테일 탭을 처리하기 위한, 도 4를 참조하여 이하에 설명되는 가결정/테일 처리 회로(400)를 구비한다. 수신기(200)는 또한 감소 상태 시퀀스 추정(RSSE) 기술로 초기 탭만을 처리하기 위한, 도 5를 참조하여 이하에 설명되는 RSSE 회로(500)를 구비한다(도 5).
도 4는 도 2의 가결정/테일 처리 회로(400)의 결정 피드백 이퀄라이저(DFE)의 구현예를 나타낸다. 도 4에 나타낸 것과 같이, 피드백 필터(FBF2)(410)는 DFE 구조(FBF)(400)로부터 얻은 가결정을 취하여 테일 채널 탭 {fk}L k=U+1 에 도입된 하위의 심볼간 간섭(ISI)을 제거하고, 여기서 K≤U≤L이다. 이후 단지 초기 채널 탭 {fk}U k=1 에 의해 도입된 나머지 심각한 심볼간 간섭(ISI)은 RSSE 회로(500)에서 처리된다.
U=L 일 때, 피드백 필터(FBF2)의 출력은 RSSE 회로(500)에 대한 입력에 영향을 주지 않으므로 이 구조는 완전히 감소 상태 시퀀스 추정기(RSSE)와 같이 동작한다. K가 RSSE 회로(500) 내의 채널 상태와 조합된 코드에서 고려되는 탭의 수이면, 이 때 U=K을 선택하는 것은 피드백 필터(FBF2)(410)가 조합된 코드와 채널 상태에서 고려되지 않는 심볼간 간섭을 삭제하는 구조로 된다. 설계 패러미터 U는 성능 및 하드웨어 복잡도의 균형을 잡기 위해 선택될 수 있다.
보다 작은 심볼간 간섭 탭이 각 디시젼 피드백 셀(DFC)에서 고려되기 때문에, 임계치 U가 낮으면 낮을 수록, 이하에 기술되는 RSSE 회로(500)의 디시젼 피드백 유닛(DFU)의 복잡도는 더욱 낮아진다. 그러나, 이것은 피드백 필터(FBF2)(410)에서 에러 전달 효과로 인한 신호 대 잡음 비(SNR) 페널티를 희생시키게 된다. 또한, 디시젼 피드백 셀(DFC)에 가해져야 하는 항목(term)의 수는 U에 비례하기 때문에 낮은 값의 U는 RSSE 회로(500) 내의 피드백 루프에서의 임계 경로 문제를 완화시킨다. 도 5에 나타낸 것과 같이 디시젼 피드백 셀(DGC), 브랜치 메트릭 셀(BMC), 가산-비교-선택 셀(ACSC) 및 서바이버 메모리 셀(SMC)을 구성하는, RSSE 회로 내의 임계 경로는 RSSE 기술의 고속 실현을 위한 중요 요소이다. 도 2에 따른 가결정/테일 처리 회로(400)는 임계 경로의 일부가 아니다.
채널이 최소 위상이고, 피드 포워드 이퀄라이저(FFE)로 달성될 수 있는 많은 실제 상황에 있어서, 낮은 값 U은 모든 L채널 탭에 의해 도입된 심볼간 간섭을 삭제하는 종래의 RSSE 회로로서의 동일 비트 에러 레이트(BER) 대 신호 대 잡음 비(SNR) 성능을 대략 달성하기에 충분하다. 그러나, 본 발명은 디시젼 피드백 유닛(DFU) L/U 배의 계산 복잡도를 감소시킨다. 또한, 디시젼 피드백 셀(DFC)(도 5)를 통한 계산 지연은 L/U배 감소되므로 임계 경로 문제도 상당히 완화된다. 또, 본 발명은 L보다 작은 서바이버 메모리 유닛(SMU)의 서바이버 깊이 D를 허용한다. 종래의 RSSE 회로에 있어서, L패스트 서바이버 심볼은 디시젼 피드백 유닛(DFU)에서 계산에 필요하기 때문에 서바이버 깊이 D는 적어도 L이어야 한다. 따라서, 본 발명은 서바이버 메모리 유닛(SMU)(도 5)의 하드웨어 감소를 또한 허용한다.
RSSE 기술 중 특별한 것이며, U=K인 디시젼 피드백 시퀀스 추정(DFSE)의 경우에, 디시젼 피드백 유닛(DFU)과 그러므로 피드백 루프가 제거되고 디시젼 피드백 시퀀스 추정(DFSE)은 순수 비터비 디코더로 된다. 따라서, K와 동일한 U를 갖는 이러한 특별한 경우의 디시젼 피드백 시퀀스 추정(DFSE)을 위해, 본 발명은 가산-비 교-선택 유닛(ACSU) 외부의 모든 처리 블록에서 파이프라이링을 허용하고, 임계 경로는 하나의 가산-비교-선택 셀(ACSC)로 감소한다.
가결정/테일 처리 회로(400)는 디시젼 피드백 이퀄라이저(DFE)를 사용하여 도 4에서 구현되어 있지만, 가결정/테일 처리 회로(400)는 유사하게 소프트 DFE 방식을 이용하여 구현되어도 된다. 소프트 DFE 기술의 논의를 위해, 본 명세서에 참조된, 예를 들면 에스.엘.아리야비시타쿨 및 와이. 리.의 문헌("Joint Coding and Decision Feedback Equalization for Broadband Wireless Channels", IEEE Journal on selected Areas Communications, vol. 16,no.9, Dec. 1998)를 참조한다.
상기한 바와 같이, 도 5는 채널 임펄스 응답의 초기 탭만을 처리하는 도 2의 감소 상태 시퀀스 추정(RSSE) 회로를 나타낸다. 상기한 바와 같이, 감소 상태 시퀀스 추정(RSSE) 기술은 완전 결합 채널/코드 트렐리스의 다중 상태를 합침으로써 최대 가능성 시퀀스 추정기(MLSE)의 복잡도를 감소시킨다. 모든 탭의 채널 임펄스 응답을 처리하는 종래의 감소 상태 시퀀스 추정(RSSE) 기술의 보다 상세한 논의를 위해, 각각 본 명세서에 참조된, 예를 들면 피. 알. 체빌랏과 이. 엘레프테리오의 문헌("Decoding of Trellis-Encoded Signals in the Presence of Intersymbol Interference and Noise" IEEE Trans. Commun., vol.37,669-76,(July 1989) 및 엠. 브이. 유보그루와 에스. 유. 에치. 쿠레시의 문헌("Reduced-State Sequence Estimation For Coded Modulation On Intersymbol Interference Channels", IEEE JSAC, vol.7,989-95(Aug 1989))을 참조한다.
감소 상태 시퀀스 추정(RSSE)은 감소된 조합 트렐리스를 위한 정보 심볼에 대해 부분 정보만을 고려한다. 얻어진 감소된 조합 상태는 ρn=(σn-K;XmK n-K,····,Xm1 n-1)으로서 표현되고 여기서 Xmi n-i는 감소된 트렐리스에 대해 고려된 정보 심볼 Xn-i의 mi비트를 포함한다. m' ≤mK ≤mK-1 ≤...≤m1 ≤m이 필요하며, 여기서 m'은 TCM 엔코더의 종래의 엔코더에 전송된 정보 비트의 수이다. 감소된 트렐리스는 S'=S×2m1+...+mK 상태를 가진다.
도 5는 그 전문화를 위해서도 유효한 감소 상태 시퀀스 추정(RSSE), 디시젼 피드백 시퀀스 추정(DFSE, PDFE)에 대한 블록도이다. S' 소프트 출력값은 서바이버 메모리 유닛(SMU)의 서바이버에 기초한 디시젼 피드백 유닛(DFU)에서 S'디시젼 피드백 셀(DFC)에 의해 계산되고 브랜치 메트릭 유닛(BMU)에 공급되며, 각 브랜치 메트릭 셀(BMC)은 대응하는 상태로부터 나온 b=2m' 트랜지션에 대한 메트릭을 계산한다. 각 디시젼 피드백 셀(DFC)은 대응하는 서바이버 메모리 셀(SMC)로부터의 L 패스트 심볼을 취한다.
디시젼 피드백 시퀀스 추정(DFSE)은 감소 상태 시퀀스 추정(RSSE) 중 특별한 것이고 L채널 계수{fk}의 제 1 K, 0≤K≤L만을 고려한 트렐리스를 사용한다. 코드 상태와 생략(truncated) 채널 상태의 조합은 감소된 조합 상태 μn=(σn-K;Xn-K,····,Xn-1)로 정의하고, σn은 시간 n에서의 코드 상태이고, Xn-K,····,Xn-1는 k 이전에 전송된 정보 심볼이다. 조합된 상태로 나타내어지지 않은 심볼간 간섭 용어는 각 상태의 경로 이력을 사용하여 메트릭 계산으로 추정 및 감산된다. 특별한 경우는 K=0인 경우 일어나며, 여기서 감소된 트렐리스는 TCM 코드 트렐리스로 되고 디시젼 피드백 이퀄라이제이션은 그경로의 서바이버 히스토리에 기초하여 각 코드에 대해 행해진다. 이것은 병렬 디시젼 피드백 이퀄라이제이션(PDFE)이라고 불리운다. 디시젼 피드백 시퀀스 추정(DFSE)은 m1=...=mK=m인 감소 상태 시퀀스 추정(RSSE)을 따른다.
다른 방법에 있어서, RSSE 회로(500)는 M-알고리즘(MA)으로 대체되어도 된다. M-알고리즘(MA) 기술은 완전히 조합된 트렐리스에 대해 작용하지만 최선의 메트릭스를 갖는 M 경로만을 각 처리 단계에서 유지한다. M-알고리즘(MA)을 설명하기 위해, 예를 들면 본 명세서에 참조된 엔. 세사드리 및 제이. 비. 앤더슨의 문헌("Decoding of Severely Filtered Modulation Codes Using the (M,L) Algorithm)", IEEE JSAC, vol.7, 1006-1016(Aug.1989)을 참조한다.
일반적으로, M 알고리즘(MA)은 M DFE를 사용하여 M 최선의 경로를 위한 심볼간 간섭을 삭제한다. 각각의 처리 사이클에서, 이들 각각의 M 경로는 b=2m'까지 연장되고 이후 얻어진 bM 경로는 복제 경로에 대해 시험되고 분류되어 M 최선의 경로를 발견한다. 가산-시험-분류 유닛(ATSoU)에서의 시험 및 분류 동작이 모든 bM 경로 확장을 위해 행해지기 때문에 M-알고리즘(MA)은 도 5에 나타낸 감소 상태 시퀀스 추정(RSSE) 방법 또는 비터비 알고리즘 자체와 본질적으로 유사하지 않다. 각각의 디시젼 피드백 셀(DFC)은 대응하는 서바이버 메모리 셀(SMC)로부터 L 패스트 심볼을 취한다.
다른 실시예에 있어서, M-알고리즘(MA)은 채널 임펄스 응답의 제 1 U 탭을 갖는 TCM 코드와 채널의 연결에 기인하는 조합된 트렐리스를 처리한다. 채널 임펄스 응답의 테일은 상기한 바와 같이 더 낮은 복잡도의 삭제 알고리즘으로 처리될 수 있다.
여기에 도시 및 기술된 실시예 및 변형예는 단지 본 발명의 원리를 설명하기 위한 것이며 이 기술 분야에서 숙련된 사람은 본 발명의 사상 및 범위를 이탈하지 않고 여러가지 변경예를 구현할 수 있다는 것을 알 수 있을 것이다.
임계 경로 문제를 완화시키면서 주어진 상태 수에 대한 감소 상태 시퀀스 추정(RSSE) 기술의 복잡도를 감소시키는 방법 및 장치가 제공된다.

Claims (22)

  1. 분산성 채널(dispersive channel)로부터 수신된 신호를 처리하는 방법으로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 신호 처리 방법에 있어서,
    가결정들(tentative decisions)을 이용하는 더 낮은 복잡도의 삭제 알고리즘으로 제 1 탭들로 인한 심볼간 간섭을 처리하는 단계, 및
    감소 상태 시퀀스 추정(reduced state sequence estimation) 기술로 제 2 탭들로 인한 심볼간 간섭을 처리하는 단계를 포함하고,
    상기 가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘은 상기 감소 상태 시퀀스 추정 기술보다 덜 복잡하며, 상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 신호 처리 방법.
  2. 제 1 항에 있어서,
    상기 더 낮은 복잡도의 삭제 알고리즘은 디시젼-피드백 이퀄라이저(decision-feedback equalizer) 기술인, 신호 처리 방법.
  3. 제 1 항에 있어서,
    상기 더 낮은 복잡도의 삭제 알고리즘은 소프트 디시젼-피드백 이퀄라이저(soft decision-feedback equalizer) 기술인, 신호 처리 방법.
  4. 제 1 항에 있어서,
    상기 더 낮은 복잡도의 삭제 알고리즘은 상기 제 1 탭들과 관련된 상기 심볼간 간섭을 감소시키는, 신호 처리 방법.
  5. 제 1 항에 있어서,
    상기 제 2 탭들은 전체 신호 에너지의 미리 정해진 퍼센트에 기여하는, 신호 처리 방법.
  6. 제 1 항에 있어서,
    상기 감소 상태 시퀀스 추정 기술은 K 채널 탭들을 고려한 트렐리스 (trellis)를 처리하고 상기 감소 상태 시퀀스 추정 기술은 상기 U 개의 제 2 탭들로 인한 심볼간 간섭을 계산하며, 여기서 K는 U 보다 작은, 신호 처리 방법.
  7. 제 1 항에 있어서,
    상기 U 개의 제 2 탭들로 인한 심볼간 간섭은 상기 상태에 대한 서바이버 심볼들에 기초하여 각 상태에 대해 계산되는, 신호 처리 방법.
  8. 제 1 항에 있어서,
    상기 감소 상태 시퀀스 추정 기술은 디시젼-피드백 시퀀스 추정(decision-feedback sequence estimation) 기술인, 신호 처리 방법.
  9. 제 1 항에 있어서,
    상기 감소 상태 시퀀스 추정 기술은 병렬 디시젼-피드백 등화(parallel decision-feedback equalization) 기술인, 신호 처리 방법.
  10. 분산성 채널로부터 신호를 수신하는 수신기로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 수신기에 있어서,
    가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘으로 제 1 탭들로 인한 심볼간 간섭을 처리하는 제 1 회로, 및
    제 2 탭들만에 기인한 심볼간 간섭을 처리하는 감소 상태 시퀀스 추정 회로를 포함하고,
    상기 가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘은 상기 감소 상태 시퀀스 추정 기술보다 덜 복잡하며, 상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 수신기.
  11. 제 10 항에 있어서,
    상기 제 1 회로는 가결정들을 이용하여 상기 제 1 탭들을 삭제하기 위해 디시젼-피드백 이퀄라이저 기술을 구현하는, 수신기.
  12. 제 10 항에 있어서,
    상기 더 낮은 복잡도의 삭제 알고리즘은 소프트 디시젼-피드백 이퀄라이저 기술인, 수신기.
  13. 제 10 항에 있어서,
    상기 더 낮은 복잡도의 삭제 알고리즘은 상기 제 1 탭들과 관련된 심볼간 간섭을 감소시키는, 수신기.
  14. 제 10 항에 있어서,
    상기 제 2 탭들은 전체 신호 에너지의 미리 정해진 퍼센트에 기여하는,
    수신기.
  15. 제 10 항에 있어서,
    상기 감소 상태 시퀀스 추정 회로는 디시젼-피드백 시퀀스 추정 기술을 채용하는, 수신기.
  16. 제 10 항에 있어서,
    상기 감소 상태 시퀀스 추정 회로는 병렬 디시젼-피드백 등화 기술을 채용하는, 수신기.
  17. 분산성 채널로부터 수신된 신호를 처리하는 방법으로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 신호 처리 방법에 있어서,
    가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘으로 상기 제 1 탭들로 인한 심볼간 간섭을 처리하는 단계, 및
    M-알고리즘(M-algorithm) 기술로 제 2 탭들로 인한 심볼간 간섭을 처리하는 단계를 포함하고,
    상기 가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘은 상기 M-알고리즘 기술보다 덜 복잡하며, 상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 신호 처리 방법.
  18. 분산성 채널로부터 신호를 수신하는 수신기로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 수신기에 있어서,
    가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘으로 제 1 탭들로 인한 심볼간 간섭을 처리하는 회로, 및
    제 2 탭들만에 기인한 심볼간 간섭을 처리하기 위해 M-알고리즘을 구현하는 시퀀스 추정 회로를 포함하고,
    상기 가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘은 상기 M-알고리즘 기술보다 덜 복잡하며, 상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 수신기.
  19. 분산성 채널로부터 수신된 신호를 처리하는 방법으로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 신호 처리 방법에 있어서,
    제 1 복잡도의 제 1 알고리즘으로 제 1 탭들로 인한 심볼간 간섭을 처리하는 단계, 및
    상기 제 1 복잡도보다 더 큰 제 2 복잡도의 제 2 알고리즘으로 제 2 탭들로 인한 심볼간 간섭을 처리하는 단계를 포함하며,
    상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 신호 처리 방법.
  20. 분산성 채널로부터 신호를 수신하는 수신기로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 수신기에 있어서,
    제 1 복잡도의 제 1 알고리즘으로 제 1 탭들로 인한 심볼간 간섭을 처리하는 처리 회로, 및
    상기 제 1 복잡도보다 더 큰 제 2 복잡도의 제 2 알고리즘으로 제 2 탭들로 인한 심볼간 간섭을 처리하는 처리 회로를 포함하며,
    상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 수신기.
  21. 분산성 채널로부터 신호를 수신하는 수신기로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 수신기에 있어서,
    제 1 복잡도의 제 1 알고리즘으로 제 1 탭들로 인한 심볼간 간섭을 처리하는 수단, 및
    상기 제 1 복잡도보다 더 큰 제 2 복잡도의 제 2 알고리즘으로 제 2 탭들로 인한 심볼간 간섭을 처리하는 수단을 포함하며,
    상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 수신기.
  22. 분산성 채널로부터 신호를 수신하는 수신기로서, 상기 분산성 채널은 계수 fk를 갖는 L+1의 탭들을 가지는 필터로서 모델링되고, 여기서 k는 0 내지 L 이고, fk는 탭 k에 대한 계수인, 상기 수신기에 있어서,
    가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘으로 상기 제 1 탭들로 인한 심볼간 간섭을 처리하는 수단, 및
    감소 상태 시퀀스 추정 기술로 제 2 탭들로 인한 심볼간 간섭을 처리하는 수단을 포함하고,
    상기 가결정들을 이용하는 더 낮은 복잡도의 삭제 알고리즘은 상기 감소 상태 시퀀스 추정 기술보다 덜 복잡하며, 상기 제 2 탭들은 1 내지 U의 탭들을 구비하고, 여기서 U는 L 보다 작은 수인, 수신기.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477200B1 (en) * 1998-11-09 2002-11-05 Broadcom Corporation Multi-pair gigabit ethernet transceiver
EP1262048A2 (en) * 2000-02-28 2002-12-04 Broadcom Corporation System and method for high speed communications using digital signal processing
US7010029B1 (en) * 2000-04-13 2006-03-07 At&T Corp. Equalization of transmit diversity space-time coded signals
US7000175B2 (en) * 2000-11-03 2006-02-14 Agere Systems Inc. Method and apparatus for pipelined joint equalization and decoding for gigabit communications
US7151796B2 (en) 2001-02-01 2006-12-19 Broadcom Corporation High performance equalizer with enhanced DFE having reduced complexity
EP1229699B1 (en) * 2001-02-01 2010-03-17 Broadcom Corporation Equalisation with impulse-response shortening
US6823027B2 (en) * 2001-03-05 2004-11-23 Telefonaktiebolaget Lm Ericsson (Publ) Method for enhancing soft-value information
DE60234888D1 (de) * 2001-03-29 2010-02-11 Broadcom Corp Hybrider Entzerrer mit Rückkopplung und Folgeschätzung
US7656959B2 (en) * 2001-04-13 2010-02-02 Agere Systems Inc. Pipelined decision-feedback unit in a reduced-state viterbi detector with local feedback
US7170947B2 (en) * 2001-07-18 2007-01-30 Massana Research Limited Data receiver
US7502418B2 (en) * 2001-12-18 2009-03-10 Agere Systems Inc. Method and apparatus for joint equalization and decoding of multilevel codes
US8095857B2 (en) * 2001-12-18 2012-01-10 Agere Systems Inc. Method and apparatus for joint equalization and decoding of multidimensional codes transmitted over multiple symbol durations
BRPI0416673A (pt) * 2003-11-20 2007-02-13 Korea Electronics Telecomm aparelho e método de equalização de realimentação de decisão em receptor de difusão digital terrestre
US8125961B2 (en) 2005-10-25 2012-02-28 Qualcomm Incorporated Four way handshake for robust channel estimation and rate prediction
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
US20080013648A1 (en) * 2006-07-17 2008-01-17 Rdc Semiconductor Co., Ltd. Decoding system and method for deciding a compensated signal
US7831892B2 (en) * 2007-01-20 2010-11-09 Harris Corporation Generic, reduced state, maximum likelihood decoder
US7831893B2 (en) * 2007-01-20 2010-11-09 Harris Corporation Reduced state trellis decoder using programmable trellis parameters
US8402342B2 (en) * 2010-02-26 2013-03-19 Research In Motion Limited Method and system for cyclic redundancy check
US8433004B2 (en) 2010-02-26 2013-04-30 Research In Motion Limited Low-latency viterbi survivor memory architecture and method using register exchange, trace-back, and trace-forward
US8781008B2 (en) 2012-06-20 2014-07-15 MagnaCom Ltd. Highly-spectrally-efficient transmission using orthogonal frequency division multiplexing
US8831124B2 (en) 2012-06-20 2014-09-09 MagnaCom Ltd. Multi-mode orthogonal frequency division multiplexing transmitter for highly-spectrally-efficient communications
US8571131B1 (en) 2012-06-20 2013-10-29 MagnaCom Ltd. Dynamic filter adjustment for highly-spectrally-efficient communications
US9088400B2 (en) 2012-11-14 2015-07-21 MagnaCom Ltd. Hypotheses generation based on multidimensional slicing
US9118519B2 (en) 2013-11-01 2015-08-25 MagnaCom Ltd. Reception of inter-symbol-correlated signals using symbol-by-symbol soft-output demodulator
US8804879B1 (en) 2013-11-13 2014-08-12 MagnaCom Ltd. Hypotheses generation based on multidimensional slicing
US9130637B2 (en) 2014-01-21 2015-09-08 MagnaCom Ltd. Communication methods and systems for nonlinear multi-user environments
US9496900B2 (en) 2014-05-06 2016-11-15 MagnaCom Ltd. Signal acquisition in a multimode environment
US8891701B1 (en) 2014-06-06 2014-11-18 MagnaCom Ltd. Nonlinearity compensation for reception of OFDM signals
US9246523B1 (en) 2014-08-27 2016-01-26 MagnaCom Ltd. Transmitter signal shaping
US9276619B1 (en) 2014-12-08 2016-03-01 MagnaCom Ltd. Dynamic configuration of modulation and demodulation
US9191247B1 (en) 2014-12-09 2015-11-17 MagnaCom Ltd. High-performance sequence estimation system and method of operation
CN106941389B (zh) * 2016-01-05 2019-06-25 中国移动通信集团公司 一种干扰消除方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5319585A (en) * 1991-11-22 1994-06-07 At&T Bell Laboratories High resolution filtering using low resolution processors
US5617450A (en) * 1993-10-26 1997-04-01 Fujitsu Limited Digital subscriber loop interface unit
US5644603A (en) * 1994-07-07 1997-07-01 Nec Corporation Maximum-likelihood sequence estimator with variable number of states
US5742642A (en) * 1996-10-29 1998-04-21 Telefonaktiebolaget Lm Ericsson Signal processing method and apparatus for reducing equalizer error
US5870433A (en) * 1995-12-06 1999-02-09 Ke Kommunikations-Eletronik Gmbh & Co. Method of processing signals in a viterbi decoder according to delayed decision feedback sequence estimation (DDFSE) algorithm

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081566A (en) * 1994-08-02 2000-06-27 Ericsson, Inc. Method and apparatus for interference rejection with different beams, polarizations, and phase references
US6437932B1 (en) * 1996-05-16 2002-08-20 Lsi Logic Corporation Decision based time-varying equalizers
JP3293742B2 (ja) 1996-06-28 2002-06-17 日本電気株式会社 判定帰還型信号推定器
US6151370A (en) * 1998-02-12 2000-11-21 Lucent Technologies Inc. Path-oriented decoder for signal-dependent noise
US6426972B1 (en) * 1998-06-19 2002-07-30 Nxtwave Communications Reduced complexity equalizer for multi mode signaling
US6201831B1 (en) 1998-11-13 2001-03-13 Broadcom Corporation Demodulator for a multi-pair gigabit transceiver

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5319585A (en) * 1991-11-22 1994-06-07 At&T Bell Laboratories High resolution filtering using low resolution processors
US5617450A (en) * 1993-10-26 1997-04-01 Fujitsu Limited Digital subscriber loop interface unit
US5644603A (en) * 1994-07-07 1997-07-01 Nec Corporation Maximum-likelihood sequence estimator with variable number of states
US5870433A (en) * 1995-12-06 1999-02-09 Ke Kommunikations-Eletronik Gmbh & Co. Method of processing signals in a viterbi decoder according to delayed decision feedback sequence estimation (DDFSE) algorithm
US5742642A (en) * 1996-10-29 1998-04-21 Telefonaktiebolaget Lm Ericsson Signal processing method and apparatus for reducing equalizer error

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A Maximum-Likelihood Sequence Estimator with Decision-Feedback Equalization", WON U. Lee et al, IEEE TRANSACTIONS ON COMMUNICATIONS, VOL. COM-25, NO.9, 1977년 9월 *

Also Published As

Publication number Publication date
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CA2310178A1 (en) 2000-12-04
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US6690754B1 (en) 2004-02-10
KR20010014993A (ko) 2001-02-26
JP2001036437A (ja) 2001-02-09
EP1058406A2 (en) 2000-12-06

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