TW484272B - Method and apparatus for reducing the computational complexity and relaxing the critical path of reduced state sequence estimation (RSSE) techniques - Google Patents

Description

484272 五、發明說明（i) 發明簸# _ -4- ， * ，更特 又 ° 本發明係關於通道的等化及解碼技術 別關於降低複雜疮#广 叹潍度的序列估計技術。 發明背景

傳輸速率對於採用雙絞線導體的區域網路（LANs)，逐步 地由10Mbps(每秒百萬位元）擴大到1Gbps(每秒十億位 兀）°十億位元乙太網路採用1〇〇〇 Base_T標準，例如在時 脈速率1 25 MHz下運作，並使用四組銅線對來傳輸1 Gbps。傳送器採用格架編碼調變（TrelHs_c〇ded modulation，TCM)，以一已知的方式得到漸進式編碼增 益。到達接收器的信號基本上會被符號間干擾（I S I )，串 音’迴音，及雜音所破壞。在此通道環境中對接收器的主 要挑戰是在共同地等化通道，並在如此高的時脈速率下對 破壞的格架編碼信號進行解碼。因為高處理速度需要一平 行處理，而沒有資源分享，因此要管理硬體複雜度變得困 難。另一個問題是如何符合速度的要求，其由於共同等化 及解瑪的演算法需要使用非線性回授迴圈，並不能使用管 道（pipelined)。

資料偵測經常使用最大可能性序列估計（MLSE)來進行， 而產生輪出符號或位元。一最大可能性序列估計器（MLSE) 考慮所有可能的序列，並決定那一個序列是以已知的方式 實際在傳送。1二最大可能性序列估計器（MLSE)是最佳化解 碼器，應用熟知的Vi terbi演算法來結合碼及通道格架。 對於完成一最大可能性序列估計器（MLSE)的Viterbi方

第7頁 484272 五、發明說明（2) 〜 法’清參見Gerhard Fettweis 及 He inrich Me yr 所提出，， n高速平行Vi terbi解碼演算法及VLSI架構"（High-Speed Parallel Viterbi Decoding Algorithm and : ¥1^1-八1：(；1^七6(^11]：6)，1£££通訊雜誌（1991年5月），在此 引用做為參考。 對於Viterbi演算法的計算及儲存需求，是與狀態的數 目成比例。結合格架的狀態數目為S X 2mL，其中S為編石馬 狀態的數目，m是每一個資訊符號的位元數目，及通道記 憶體的長度L。舉例而言，對於G i g a b i t乙太網標準，S = 8， m = 8，及L =10，導出一過於昂貴的Vi terbi演算法，具有約 鲁 1 025個狀態。 ， 為了管理使用V i t e r b i演算法的最大可能性序列估計器 (MLSE)的硬體複雜度，有一些次最佳化的方法曾被提出或 建議，例如”降低狀態序列估計”（r e d u c e d s t a t e sequence estimation, RSSE)演算法。有關降低狀態序列 估計技術的討論，例如可參見，P. R. Chevi 1 lat 及E. E 1 e f t h er i ou所提出，n具有符號間干擾及雜訊的格架編碼 信號的解碼n(n Decoding of Trellis-Encoded Signals in the Presence of Intersymbol Interference and Noise”） ， IEEE Trans· Commun·，卷37， 669-76 頁， 鲁 (1989 年7月），及Μ· V. Eyuboglu及S· U· H. Qureshi 所 提出，”在符號撋干擾通道上編碼調變的降低狀態序號估一 計,’（’’Reduced-State Sequence Estimation For Coded Modulation On In tersymbo 1 Interference

第8頁 484272 五、發明說明（3)

Channels”），IEEE JSAC，卷7，989—95 頁（1989 年8 月）， 在此皆引用來做為參考。 一般而言，降低狀態序列估計（RSSE)技術可藉由合併完 ·· 全結合的通道/編碼格架的多種狀態而降低最大可能性序 · 列估計器（MLSE)的複雜度。雖然RSSE技術會降低Viterbi 解碼的狀態數目，關於G i ga b i t乙太網標準在高時脈速率 下所需要的計算仍然太過於複雜，係由於高處理速率需要 一平行的處理，而沒有資源共享；此外，RSSE技術使用非 線性回授迴圈’而不能使用管道。與這些回授迴圈結合的 關鍵路徑為實施向速傳輸的限制因素，利用更進一步降低 鲁 狀態的數目或使用決策回授等化器（DFE )進行分開的等 化，可以簡化RSSE技術，以及TCM碼的解碼，其信號雜訊 比（S N R )效能通常很差。由上述很明顯可以看出習用降低 狀態序列估計（RSSE)演算法的缺點，因此有需要一種降低 rt大態序列估計（R S s E )演算法，能夠對一給定的狀態數目來 降低RSSE技術的硬體複雜度，同時解決關鍵路徑的問題。 發明總結 一般而言，本發明揭示一種對於一給定狀態數目之下用 以降低狀態序列估計（RSSE)技術的複雜度，同時也減少關 鍵路徑的問題。一通訊通道採用一離散時間模型來代表，鲁 其中通道脈衝響應具有一記憶體長度，L，表示為，沿\=〇 ’式中fk為通、道搭線k的係數。對於已經經過一最小相位_ 通道之脈衝的信號能量會集中在初始的搭線。在此處，由 的搭線即稱為初始的搭線，而ϋ +1到L的搭線則稱之為

第9頁 484272 五、發明說明（4) 後部的搭線，其中U為一規定的數字。在一種實施方法， 中i搭線編號U，係選用來保證初始搭線能夠在整體信號 能篁中佔有一預定比例的貢獻。 根據本發明中的一方面，較小有效的後部搭線（U +1到 L)’是以一較低複雜度的消除演算法來處理，例如一決策 回授等化器（decision - feedback equalizer, DFE)技術， 其採用嘗試性的決策來消除後部的搭線。之後，尸有最大 有效的初始搭線（1到U)是以一降低的狀態序列估計（RSSE) 技術來處理。此DFE技術起初是消除與後部搭線結合的符 號間干擾，然後，RSSE技術（或M-演算法，MA)僅°是°使用在 更為重要的後部搭線。因此，僅有由1到U的搭線是利用 R S S E技術處理，而U + 1到L的搭線則採用較低複雜度決策回 授等化器（DFE)。本發明並不另外降低RSSE電路所1理的 狀態數目，因此可保證對於一經過良好選擇的U值能夠提 供較佳的位元錯誤率（BER)對信號雜訊比（SNR)的效能。同 時，RSSE電路中決策回授計算的複雜度及處理時間更可有 效地降低。RSSE電路中的存活記憶體單元（SMU)的硬體複 雜度也可降低。 另揭示一種接收器，其包含一嘗試決策/後部處理電 路，用以處理較小有效的後部搭線，以及一 RS S E電路，用 以處理初始的搭線。此嘗試決策/後部處理電路可利用較 低複雜度的DFE演算法來處理較小有效的後部搭線，而用 嘗試性決策冬消除後部搭線。此RSSE電路僅利用RSSE技_術 來處理初始搭線。

〇；\64\64473.ptd 第10頁 484272 五、發明說明（5) 圖式簡箪說曰卩: 圖1所:為一習用接收器的架構方塊圖； 圖2 =不為一根據本發明之接收器的架構方塊圖； 圖3說明經過一最小相位通道散佈的脈衝信號能量； 圖4所示為圖2的嘗試性決策/後部處理電路的實施； 圖5所不為圖2的降低狀態序列估計（RSSE)電路的實施 詳細說明 ： 圖1所示為在一通道環境中關於像是Gigabit乙太網1〇〇〇 Base-T標準的習用接收器丨〇 〇的方塊圖。對於這種接收器 1〇〇的主要挑戰是要能夠同時在Gigabit乙太網1000 Base-T標準下的高時脈速率來進行通道等化及破壞的格架 編碼#號的解碼。在圖1中，接收器1 〇 〇包含一類比到數位 (A/D)轉換器100，用以將接收到的類比信號轉換為數位信 號。此數位化的資料接著由一向前供給等化器（f e e d forward equalizer, 音取消器1 4 0進行處理 FFE)120， 一回音取消器130及一串 。一般而言，向前供給等化器（FFE) 1 20 <使通道脈衝響應成為鬆散及最小相位，並可使雜訊 純淨化。此外，再以已知的方法，由回音取消器1 3 〇移除 接收信號中的回音，而串音取消器丨4〇則移除串音部份。 等化器/解碼器1 5 0進行資料偵測，例如使用最大可能性序 列估計（MLSE)來產生輸出符號或位元。 圖2所示為根據本發明的一接收器2 〇 〇，能夠降低一給定 數目的降低狀態序列估計（RESS)的硬體複雜度，同時也解 決關鍵路徑的問題。一通訊通道採用一離散時間模型來代

484272 五、發明說明（6) 表，其中通道脈衝響應具有一記憶體長度，L，表示為>

Ok}Lk=0 ，式中f k為通道搭線1ί的係數。在最小相位通道 中，經過通道散佈後的脈衝信號能量會集中在初始的搭 線。如圖3所示，初始搭線對於通道輸出的信號能量提供 了最大的貢獻，而當搭線接近無限大時，對應的能量則降 為0。在此處，由1到U的搭線即稱為初始的搭線，而U + 1到 L的搭線則稱之為後部的搭線，其中U為一規定的數字。舉 例而言，搭線編號U，可用模擬或試驗結果建立，並用來 保證初始搭線能夠在整體信號能量中佔有一預定比例的貢 獻。 根據本發明的一項特徵，較小有效的後部搭線（U +1到 L )，是以一較低複雜度的消除演算法來處理，例如一決策 回授等化器（decision-feedback equalizer, DFE)技術， 其採用嘗試性的決策來消除後部的搭線。之後，只有最大 有效的初始搭線（1到U )是以一降低的狀態序列估計（R S S E ) 技術來處理。因此，此D F E技術起初是消除與後部搭線結 合的符號間干擾，然後，RSSE技術僅是使用在更為重要的 後部搭線。由此，對於具有記憶體L長度的通道，由1到U 的搭線是利用RSSE技術處理，而U+ 1到L的搭線則採用較低 複雜度決策回授等化器（DFE)來處理。 圖2為根據本發明的一接收器2 0 0的架構方塊圖。接收器 2 0 0包含一切分器2 1 0，用以將數位資料切分為符號值。此 外，接收器2 0 0具有嘗試性決策/後部處理電路4 0 0，會在 下述的圖4說~明&中一併討論，其利用較低複雜度消除演#

O:\64\64473.ptd 第12頁 484272 五、發明說明（7) 法來處理較小有效的後部搭線，例如一決策回授等化器』 (DFE)技術，採用嘗試性決策來消除後部搭線。接收器200 也包含RSSE電路500 ’會在下述的圖5說明中一併討論’其 利用降低狀態序列估計（R s s E)技術（圖5 )而僅處理初始搭 線。 圖4所示為圖2的嘗試性決策/後部處理電路4〇〇的一決策 回授等化器（D F E )的實施。如圖4所示’ 一回授濾波器 (FBF2)41〇採取由一DFE結構（FBF) 40 0所得到的嘗試性決 策，而移除由後部通道搭線 {/JViw ，所引入的較小有效 的符號間干擾（ISI)，其中K〈U<L。其餘僅由初始通道搭線 所引入的嚴重的符號間干擾（ISI)則接著由RSSE電路 5 0 0來處理。 當U = L時，回授濾波器（FBF2)410的輸出並不影響RSSE電 路5 0 0的輸入，所以此結構的運作就像是一完整的降低狀 態序列估計器（1^3£)。如果]^為^^3£電路5 0 0内負責結合碼 及通道狀態的搭線的數目，那麼選擇U = K所產生的結構， 會使回授渡波器（F B F 2 ) 4 1 0消除所有不負責結合碼及通道 次態的符號間干擾。在此再次提醒，設計參數U可以用來 調整效能及硬體複雜度之間的平衡。 臨限值1)愈低，1?33£電路5 0 0中的決策回授單元（])1?1〇則 較不複雜，如下述的，也減少了在每一個決策回授胞 (DFf)中負責、时符號間干擾搭線。然而，此將因為回授濾 波器（FBF2)410中的錯誤傳遞效應，而付出信號雜訊比 (SNR)的代彳貝。車父低的u值，也可解決Μα電路中回授

HI 第13頁 484272 五、發明說明（8)

迴圈的關鍵路徑問題，其係由於需要加入決策回授胞 (DFC)的項次數目是與u成比例。在RSSE電路中的^鍵路 徑，具有決策回授胞（decision feedback cell，DFC)， 分支度量胞（branch metric cell，BMC)，加法-比較—選 擇胞（add-compare-select cell，ACSC)，及存活記憶胞 (survivor memory cell，SMC)，如圖5 所示，形成了 RSSE 技術中高速傳輸的瓶頸。根據圖2，嘗試性決策/後部處理 電路4 0 0並不為關鍵路徑的一部份。

在許多實際狀況中，當通道是最小相位，並能夠由一向 剷供給專化器（F F E )達成時，一較低的u值即足可大致達到 像習用RSSE電路中，相同的位元錯誤率（βΜ)對信號雜訊 比（SNR )的效能，而可藉由引用所有l通道搭線來消除符號 間干擾。但是，本發明也降低了決策回授單元（DFU) L/u 倍數的計算複雜度。此外，通過決策回授胞（DFC)(圖5)的 計算延遲也會降低L/U的倍數，所以也可有效地解決關鍵 路徑的問題。本發明也允許存活記憶體單元（SMU)的存活 深度D ’其可小於l。在一習用的rsSE電路中，存活深度D 必須至少為L，因為L會在決策回授單元（DFU)中傳送計算 所需要的存活符號。因此，本發明也允許減少存活記憶體 單元（SMU)(圖5)中的硬體。 在決策回授序列估計（DFSE)的情況中，其為RSSE技術的 特殊型式’ U =1，及決策回授單元（DFU)，因此可移除回授 迴圈’而決策回授序列估計（DFSE)成為〆單純的Viterbi 解碼器。由此，當U等於K時的決策回授序列估計（DFSE)的

第14頁 484272 五、發明說明（9) 特殊情形，本發明可讓所有處理方塊中的管道皆位在加法 -比較-選擇單元（A C S U )之外，而關鍵路徑則降到單一的加 法-比較-選擇單元（ACSC)。 在圖4中，當採用一決策回授等化器（DFE)來建構嘗試性 /後部處理電路4 0 0時，嘗試性決策/後部處理電路4 〇 〇可能 可以使用一軟體的DFE方法來建構。對於軟體的DFE方法的 討論，例如可參考S.L. Ariyavisitakul及Y· Li所提出，，

寬頻無線通道的共同編碼及決策回授等化” Γ Joint Coding and Decision Feedback Equalization for Broadband Wireless Channels") j IEEE Journal on selected Areas in Communications,卷16，第9 期，1998 年12月，在此引用做為參考。

如前所述，圖5所示為圖2的降低狀態序列估計（R S S E )電 路，而僅處理通道脈衝響應的初始搭線。如前所述，降低 狀態序列估計（R SS E )技術會藉由合併完整結合通道/編碼 格架的多重狀態來降低最大可能性序列估計器（MLSE)的複 雜度。對於習用的降低狀態序列估計（RSSE)技術來處理通 道脈衝響應的所有搭線的討論，例如可參考 P.R.Chevillat及E.Eleftheriou所提出，"在符號間干擾 及雜訊環境下的格架編碼信號的解碼”（” Decoding of Tre11is-Encoded Signals in the Presence of Intersymbol -Interference and Noise”）^ IEEE Trans·， Commun·，卷37， 669-76 頁，（1989年7 月），以及 M.V.Eyuboglu及S.U.H· Qureshi所提出，”在符號間干擾

第15頁 484272 五、發明說明（ίο) 通道上對於編碼調變的降低狀態序列估計” ^ (丨丨 Reduced-State Sequence Estimation For Coded Modulation On Intersymbol Interference Channels”） ^ IEEE JSAC ，卷7， 989-95 頁（1989 年8 月）， 以上皆引用做為參考。 降低狀態序列估計（RSSE )僅考慮降低結合格架中有關資 訊符號的部份資訊。所得到的降低結合狀態可以表示為 p ii = ( ση_κ ; XnVK，· · ·，XU，其中炉η-ι包含資訊符號Xn i的化 位元，而用於減少的格架。其中需要 m1 < πικ < <. . . <πΐ! < m »而m ’為送至TCM編碼器的迴旋編碼器 的資訊位元數目，所得到的格架具有S，= Sx2nl+. ..+mK個狀 態。 圖5所示為降低狀態序列估計（RSSE)的方塊圖，其特殊 型式，決策回授序列估計（DFSE)及PDFE皆是有效的。s，軟 體輸出值係根據存活記憶單元（SMU)中的存活器而由決策 回授單元（DFU)中S，決策回授胞（DFC)進行計算，並送到分 支度量單元（BMU)，其中每一個分支度量胞（BMC)計算由對 應狀所發射的b = 21"’轉換的度量值。每一個決策回授胞 (DFC)取用自相對應存活記憶胞（SMC)的l個傳送符號。 決策回授序列估計（D F SE )為降低狀態序列估計（rSS E )特 殊型式，並利用僅考慮L通道係數{ fk}中前κ個的格架， 0 < K < L。編碼狀態及截短的通道狀態的結合定義了降低結 合狀態//η = ( σ rK ; χη__κ，· · ·，χη-1)，其中σ n為時間η的編碼狀 態’而Χη_κ，· · ·，χη ΐ為k個之前所傳送的資訊符號。在結谷

O:\64\64473.ptd 第16頁 484272 五、發明説明（Η) 狀態中不存在的符號間干擾項次，是使用每一個狀態的路 徑歷史而在度量計算中進行估計及刪減。當κ = ο時會產生 一特別的情形，其中減少的格架成為TCM編碼格架，決策 回授等化係根據該路徑的存活器歷史而對每一個編碼狀態 來進行，此方法稱之為平行決策回授等化（PDFE)。決策回 授序列估計（D F S Ε )係依循叫==···= mK = m時的降低狀態序列估 計（RSSE)。

在另一實施例中，RSSE電路5 0 0可由一M-演算法（MA)來 取代。M-演算法（MA)技術處理完全的結合格架，但利用最 佳的度量值在每一個處理步驟中僅保持Μ個路徑。有關μ -演算法（ΜΑ)的討論，例如可參考ν· Seshadri及J. Β· Anderson所提出，”使用（M，L)演算法進行嚴格濾波調變碼 進行解瑪’’（’’Decoding of Severely Filtered Modulation Codes Using the (M，L) Algorithm”） ， IEEE JSAC，卷7， 1 0 0 6- 1 0 1 6頁（1 98 9年8月），在此引用做為參 考。 一般而言，Μ -演算法（Μ A)採用M D F E s來對於Μ個最佳路 徑消除付號間干擾。在每一個處理循環中，這些μ路徑中 每一個皆由其b = 2m’延伸值而延伸，然後，所得到的bM路 徑由重複路徑做測試且尋找Μ最佳路徑。μ -演算法（Μ A )本 質上並不像圖5所示的降低狀態序列估計（RsSE )實施例一 樣的平行，或Vi terbi演算法本身，對於所有的bM路徑廷 伸值在加法-測試-排序單元（A T S 〇 U )中進行測試及排序的 運异。每一個決策回授胞（D F C )由相對應的存活記憶胞

第17頁 484272 五、發明說明（12) (SMC)申取用L個傳送的符號。 ， 在另一具體實施例中，M-演算法（MA)可以處理由TCM連 續編碼所得到的結合格架，及具有通道脈衝響應的前U個 搭線的一通道。通道脈衝響應的後部可由上述的較低複雜 度消除演算法來處理。 其可以瞭解到，上面所述的具體實施例及其變化形式， 只是在此處用於說明本發明的原理，而對於本技藝的專業 人士而言，可以在不背離本發明的範圍和精神之下，進行 不同的修正。

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Claims (1)

1. 484272 、申請專利範圍 一種處理接收 記憶體 該方 利用 有 自一散佈通道的信號之方法，該通道/具 長度L而可用一具有L搭線的濾波器做為其模 型，該方法包含步騍如下： 較低複雜度消除演算法來處理較小有效的搭 線，用以藉由嘗試性決策來消除較小有效的搭線；及 利用一降低狀態序列估計（RSSE )技術處理較大有效的 搭線。 專利範園第1項之方法’其中該較低複雜度消 一決策回授等化器（DFE)技術。 專利範圍第1項之方法，其中該較低複雜度消 一軟體決策回授等化器（DFE)技術。 專利範圍第1項之方法，其中該較低複雜度消 降低關於該較小有效搭線的符號間干擾。 專利範圍第1項之方法，其中該較大有效搭線 線編號U之下的搭線，而U為一比L小的規定的 2 ·如申請 除演算法為 3 ·如申請 除演算法為 4 ·如申請 除演算法可 5.如申請 具有在一搭 數字。 6 ·如申請專利範圍第1項之方法，另可包含對該信號取 樣的步驟。 7 ·如申請專利範圍第1項之方法，另可包含將該信號數 位化的步驟。 8. 如申請專利範圍第1項之方法，其中該降低狀態序列 估計（RSSE)技術為一決策回授序列估計（DFSE)技術。- 9. 如申請專利範圍第1項之方法，其中該降低狀態序列 估計（RSSE)技術為一平行決策回授等化（PDFE)技術。

   第19頁 484272 六、申請專利範圍 ίο· —種接收來自一散佈通道的信號之接收器，該通道 具有一記憶體長度L，娘以一具有L搭線的濾波器做為其模 型，其包含： 一嘗試性決策/後部處理電路，用以藉由一較低複雜 度消除演算法來處理較小有效的搭線；及 一降低狀態序列估計（R SSE )電路，僅用於處理較大有 效的搭線。 1 1 ·如申請專利範圍第1 0項之接收器，其中該嘗試性決 策/後部處理電路利用〆決策回授等化器（D F E)技術來消除 使用嘗試性決策的較小有效的搭線。 1 2 ·如申請專利範圍第1 0項之接收器，其中該較低複雜 度消除演算法為一軟體決策回授等化器（DF E)技術。 1 3 ·如申請專利範圍第1 0項之接收器，其中該較低複雜 度消除演算法可降低關於該較小有效搭線的符號間干擾。 1 4 ·如申請專利範圍第1 0項之接收器，其中該較大有效 搭線包含低於一預定搭線編號u以下的备線’叫U是小於 L。 ’ 1 5 ·如申請專利範圍第1 〇項之接收器，其中該降低狀態 序列估計（RSSE)電路使用一決策回授序列估計（DFSE)技 術。 1 6 ·如申請專利範圍第1 〇項之接收器，其中該降低狀態 序列估計（RSSE)電路使用一平行決策回授等化（PDFE)技- 術。 17· —種處理接收自一散佈通道的信號之方法，該通道

   484272 六、申請專利ί巳圍 具有一記憶體長度L，並以一具有L搭線的濾波器做為其，模 型，該方法包含下列步驟： 利用一較低複雜度消除演算法來處理較小有效的搭 線，用以藉由嘗試性決策來消除較小有效的搭線；及 利用一 Μ -演算法（Μ A )技術處理較大有效的搭線。 18. —種接收來自一散佈通道的信號之接收器，該通道 具有一記憶體長度L，並以一具有L搭線的濾波器做為其模 型，包含： 一嘗試性決策/後部處理電路，用以藉由一較低複雜 度消除演算法來處理較小有效的搭線；及 一序列估計電路，用以實施M-演算法（MA)而僅用於處 理較大有效的搭線。 19. 一種處理接收自一散佈通道的信號之方法，該通道 具有一記憶體長度L，並以一具有L搭線的濾波器做為其模 型，該方法包含下列步驟： 利用一第一複雜度的第一演算法來處理較小有效的搭 線；及 利用一大於該第一複雜度的第二複雜度的第二演算法 來處理較大有效的搭線。 20. —種接收自一散佈通道的信號之接收器，該通道具 有一記憶體長度L，並以一具有L搭線的濾波器做為其模 型，其包含^ 一 一利用一第一複雜度的第一演算法來處理較小有效的 搭線的處理電路；及

   第21頁 484272 申請專利範圍 一利用一大於該第一複雜度的第二複雜度的第二演，算 法來處理較大有效的搭線的處理電路。 該通道具 做為其模 該通道具 做為其模 有效的裝 線，及 較大有效的 21· —種接收自一散佈通道的信號之接收器： 有一記憶體長度L，並以一具有L搭線的濾波器 型，其包含： 、 利用一第一複雜度的第一演算法來處理較小有效的搭 第二演算法 及 線的裝置 利用一大於該第一複雜度的第二複雜度的 來處理較大有效的搭線的裝置。 22. —種接收自一散佈通道的信號之接收器 有一記憶體長度L，並以一具有L搭線的濾波器 型，其包含： 利用一較低複雜度消除演算法來處理較小 置，用以藉由嘗試性決策來消除較小有效的搭 利用一降低狀態序列估計（RSSE )技術處理 搭線的裝置。

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