KR20190108550A - 싱글-엔드형 메인 ｉ/ｏ 라인을 갖는 반도체 디바이스 - Google Patents

싱글-엔드형 메인 ｉ/ｏ 라인을 갖는 반도체 디바이스 Download PDF

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KR20190108550A
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요시노리 마쯔이
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마이크론 테크놀로지, 인크.
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Abstract

반도체 디바이스에서 싱글-엔드형 메인 입력/출력 라인을 포함하는 장치가 설명된다. 장치의 예는 감지 증폭기에 결합된 쌍의 차동 데이터 라인들; 싱글-엔드형 데이터 라인; 쌍의 차동 데이터 라인들 중 하나의 차동 데이터 라인과 전력 라인 사이에 결합되고, 그것의 제어 노드에서 싱글-엔드형 데이터 라인에 결합된 제 1 트랜지스터; 싱글-엔드형 데이터 라인과 전력 라인 사이에 결합되고, 그것의 제어 노드에서 쌍의 차동 데이터 라인들 중 하나의 차동 데이터 라인에 결합된 제 2 트랜지스터; 및 싱글-엔드형 데이터 라인과 쌍의 차동 데이터 라인들 중 다른 차동 데이터 라인 사이에 결합된 제 3 트랜지스터를 포함한다.

Description

싱글-엔드형 메인 Ｉ/Ｏ 라인을 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH SINGLE ENDED MAIN I/O LINE}
높은 데이터 신뢰도, 고속의 메모리 액세스, 및 감소된 칩 크기는 반도체 메모리로부터 요구되는 특징들이다.
저전력의 동적 랜덤-액세스 메모리(LPDRAM)의 동작 주파수는 각 생성에 대해 2배가 되고, READ 명령 또는 WRITE 명령에 의해 동시에 액세스될 데이터(예를 들어, 프리페치(prefetch))는 또한 동작 주파수에서와 같이 2배가 된다. 예를 들어, 1.6 Gbps의 동작 주파수 및 1 Kb(=1024 비트)의 워드 길이를 갖는 워드 라인을 갖는 저전력의 이중 데이터율 3(LPDDR3) 유형의 동기화 DRAM(SDRAM)의 경우에, 64비트는 READ 동작시 워드 라인으로부터 판독되고, 64비트는 한번의 WRITE 동작시 기록된다; 하지만, 저전력의 이중 데이터율 4(LPDDR4) 유형과 같은 가장 최근의 저전력의 SDRAM은 1 KB의 워드 길이를 갖는 워드 라인을 통한 128비트 데이터 액세스를 용이하게 한다.
그러한 저전력 유형의 메모리는 일반적인 3-계층의 금속 구성을 가질 수 있다. 하부 층들의 금속 와이어들은 메모리 셀들과 동일한 피치를 갖는 와이어들로서 사용될 수 있다. 예를 들어, 하부 층들의 제 1 층 상의 금속 와이어들은 컬럼 선택 신호들(YS)에 사용될 수 있고, 하부 층들의 제 2 층 상의 금속 와이어들은 메인 워드 라인들에 사용될 수 있다. 메인 입력/출력 라인들(MIO)은 주변 판독 증폭기들 및 기록 버퍼 회로들을 어레이 내의 로컬 IO 라인들(LIO)에 결합하기 위해 최상위 층 상에서 제 3 레벨의 알루미늄 상호 연결부(3AL)와 같은 금속 와이어들일 수 있다. 액세스당 제공된 데이터의 2배화로 인해, 더 많은 금속 와이어들은 최상위 층 상에 포함될 수 있다. 최상위 층은 또한 전원들을 메모리 전체에 분배하기 위해 전원 라인들을 포함할 수 있다. 데이터 액세스에 대한 와이어들의 증가된 수로 인해, 전원에 대한 금속 와이어들의 폭은 감소될 수 있다. 전원에 대한 금속 와이어들의 폭의 이러한 감소는, 다중 동작들이 동시에 수행될 때 전력 레벨의 감소로 인해 동작 마진(margin)을 저하시키는 결과를 초래할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스에서의 메모리 어레이들의 배선도이다.
도 2는 도 1의 뱅크의 부분의 개략도이다.
도 3은 본 개시의 실시예에 따라 복수의 메모리 뱅크들 중에서의 상호 연결부들 및 데이터 신호 경로들을 도시한 개략도이다.
도 4는 본 개시의 실시예에 따라 복수의 메모리 뱅크들 중에서의 상호 연결부들 및 데이터 신호 경로들을 도시한 개략도이다.
도 5는 본 개시의 실시예에 따라 싱글-엔드형(single-ended) 범용 입력/출력 라인과 로컬 입력/출력 라인들의 차동 쌍 사이의 신호 경로의 회로도이다.
도 6a는 도 5에서의 신호 경로의 기록 동작을 도시한 타이밍도이다.
도 6b는 도 5에서의 신호 경로의 판독 동작을 도시한 타이밍도이다.
도 7은 본 개시의 실시예에 따라 싱글-엔드형 범용 입력/출력 라인과 로컬 입력/출력 라인들의 차동 쌍 사이의 신호 경로의 회로도이다.
도 8은 도 5의 다른 실시예에 따른 신호 경로의 기록 동작을 도시한 타이밍도이다.
도 9는 본 개시의 실시예에 따른 데이터 증폭기 회로의 회로도이다.
도 10은 본 개시의 실시예에 따른 데이터 증폭기 회로의 회로도이다.
도 11은 도 10의 데이터 증폭기의 판독 동작을 도시한 타이밍도이다.
도 12a 및 도 12b는 본 개시의 실시예들에 따른 데이터 증폭기 회로들의 회로도이다.
본 발명의 다양한 실시예들은 첨부 도면들을 참조하여 구체적으로 아래에 설명될 것이다. 다음의 상세한 설명은 예시에 의해 본 발명이 실시될 수 있는 특정한 양상들 및 실시예들을 도시하는 첨부 도면들을 참조한다. 이들 실시예들은, 당업자가 본 발명을 실시하도록 하기 위해 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있고, 구조, 논리 및 전기적 변화들이 본 발명의 범주에서 벗어나지 않고 이루어질 수 있다. 본 명세서에 개시된 다양한 실시예들은, 몇몇 개시된 실시예들이 새로운 실시예들을 형성하기 위해 하나 이상의 다른 개시된 실시예들과 조합될 수 있기 때문에 상호 배타적일 필요는 없다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스에서의 메모리 어레이들의 배선도이다. 예를 들어, 반도체 디바이스(1)는 LPDRAM 칩일 수 있는데, 이러한 LPDRAM 칩은 복수의 뱅크들(11)을 포함하고, 반도체 기판 위에 형성된 다중-레벨 배선 구조를 갖는다. 다중-레벨 배선 구조는 제 1 금속 배선 층(1ML), 제 2 금속 배선 층(2ML) 및 제 3 금속 배선 층(3ML)을 포함하고, 이들은 하부로부터 상부로 형성되고, 절연 층들이 금속 배선 층들 사이에 존재한다. 도 1에서의 각 배선은 각 배선을 동반하는 괄호로 도시된 배선 층으로 형성된다. 예를 들어, 전력 라인들(12)은 반도체 디바이스 전체에 전원 패드들로부터 전원 전압을 공급하기 위해 제 3 금속 배선 층(3ML)으로 형성된다. 컬럼 선택 신호 라인들(YS)(13)은 제 2 금속 배선 층(2ML)으로 형성될 수 있고, 컬럼 선택 신호들 송신할 수 있다. 데이터 액세스에 대한 계층적 입력/출력(IO) 구조는 제 1 금속 배선 층(1ML)으로부터의 한 쌍의 로컬 입력/출력 라인들(LIOT/N들)(14), 메인 입력/출력 라인들(MIO들)(15) 및 제 3 금속 배선 층(3ML)으로부터의 범용 입력/출력 라인들(GIO들)(16)을 포함한다. 판독 데이터 증폭기(DA)와 기록 드라이버(WD)(17)의 조합들은 각 GIO들과 MIO들에 결합된다.
도 2는 도 1의 뱅크의 부분의 개략도이다. 도 2에 도시된 바와 같이, 각 뱅크(11)는 복수의 메모리 셀 어레이들(MCA)(21), 복수의 감지 증폭기 어레이들(SAA)(22), 복수의 서브-워드 라인 드라이버 어레이들(SWDA)(23) 및 복수의 단면들(XA)(24)을 포함한다. 예를 들어, 각 메모리 셀 어레이(21)는 복수의 메모리 셀들(25)을 포함한다. 각 메모리 셀은 워드 라인(WL)(210)과 한 쌍의 비트 라인들(예를 들어, BLT 및 BLN)(219) 중 하나의 교차부에 위치되고, 워드 라인(210) 및 한 쌍의 비트 라인들(219) 중 하나에 결합된다. 복수의 메모리 셀들(25)은 로우(row) 디코더(미도시)에 의한 워드 라인(WL)의 선택과 컬럼 디코더(미도시)에 의한 비트 라인의 선택에 의해 활성화될 수 있다. 각 감지 증폭기 어레이(SAA)(22)는 복수의 감지 증폭기 회로들(SA)(26)을 포함한다. 각 감지 증폭기(26)는 한 쌍의 비트 라인들(예를 들어, BLT 및 BLN)(219)을 통해 메모리 셀들(25)에 결합된다. 각 감지 증폭기(26)는 또한 도 1의 로컬 입력/출력 라인들(LIOT/N)(14)의 쌍일 수 있는 로컬 입력/출력 라인들(LIOT/N)(214)의 차동 쌍을 통해 다른 구성 요소들에 결합된다. 서브 증폭기들(SubA)(29)은 또한 감지 증폭기 어레이(SAA)(22)에 위치될 수 있다. 로컬 입력/출력 라인들(LIOT/N)(214)의 차동 쌍들은 각 서브 증폭기(29)를 통해 메인 입력/출력 라인들(MIO)(215)에 결합된다. 메인 입력/출력 라인들(MIO)(215)은 도 1에서의 메인 입력/출력 라인(MIO)(15)일 수 있다. 각 서브-워드 라인 드라이버 어레이(23)는 워드 라인들(WL)(210)을 통해 메모리 셀들에 결합된 서브-워드 라인 드라이버들(SWD)(27)을 포함한다. 각 단면(24)은 로컬 입력/출력 라인들(LIOT/N)(214)의 차동 쌍들을 사전 충전하고 구동하기 위해 로컬 입력/출력 라인들(LIOT/N)(214)의 차동 쌍들에 결합된 적어도 하나의 로컬 입력/출력 사전 충전 및 구동 회로(LPD)(28)를 포함한다. 이들 어레이들에서의 요소들 사이의 연결들은 본 개시에서 나중에 구체적으로 설명될 것이다.
도 3은 본 개시의 실시예에 따라, 복수의 메모리 뱅크들 중의 상호 연결부들 및 데이터 신호 경로들의 개략도이다. 도 3에서의 DA/WD로서 도시된 데이터 증폭기 회로(DA)와 기록 드라이버(WD)(32)의 조합은 싱글-엔드형 메인 입력/출력 라인(MIO)(315)에 의해 결합된 복수의 메모리 뱅크들(311)의 각 서브 어레이들(33)에 의해 공유된다. 각 메모리 뱅크(311)는 복수의 서브 어레이들(33)을 포함한다. 각 서브 어레이(33)는 메모리 셀 어레이들 및, 감지 증폭기들(SA들)(36), 복수의 컬럼 선택 스위치들(YSW들)(34) 등과 같은 관련 회로들의 그룹을 포함한다. 각 서브 어레이(33)에서의 메모리 셀 어레이들의 그룹은 판독 동작, 기록 동작 등과 같은 단일 메모리 동작에 대해 동시에 활성화될 수 있다. 예를 들어, 각 서브 어레이는 도 2에서의 메모리 셀 어레이들(21)의 각 컬럼에 대응한다. 복수의 컬럼 스위치들(YSW들)(34)은 로컬 입력/출력 라인들(LIOT/N)(314)의 차동 쌍들과 비트 라인들(BLT/N)(319)의 쌍들 사이에 결합된다. 특히, 컬럼 스위치들(YSW들)(34)은 복수의 세트들로 분리된다. 각 세트의 컬럼 스위치들(34)은 일단부에 LIOT/N(314)의 각 차동 쌍에 공통으로 결합되고, 각 컬럼 스위치(34)는 타단부에 BLT/N(319)의 각 쌍에 결합된다. 즉, 컬럼 스위치들(34)의 각 세트는 BLT/N(319)의 각 쌍들 중 선택된 쌍을 LIOT/N(314)의 각 차동 쌍에 결합하도록 구성된다. 각 컬럼 스위치(34)는 각 컬럼 선택 신호(YS)(313)에 응답하여 턴 온 또는 턴 오프된다. 로컬 입력/출력 사전 충전 및 구동 회로들(LPD)(38), 서브 증폭기들(SubA)(39) 및 데이터 증폭기 회로(DA)와 기록 구동기(WD)(32)의 조합의 기능들은 본 개시에서 나중에 구체적으로 설명될 것이다.
도 3에서, 선택된 메모리 셀(35)로부터 검출된 데이터는 한 쌍의 BLT/N(319), 감지 증폭기 회로(SA)(36), LIOT/N(314)의 차동 쌍, 서브-증폭기 회로(SubA)(39), 싱글-엔드형 MIO(315), DA/WD(32)에서의 판독 데이터 증폭기 회로(DA), 싱글-엔드형 범용 입력/출력 라인(GIO)(316) 및 데이터 입력/출력 회로(Data I/O)(31)를 통해 DQ 단자(30)에 전달된다. 유사하게, 선택된 메모리 셀에 기록될 데이터는 데이터 I/O(31), 싱글-엔드형 GIO(316), DA/WD(32)에서의 기록 드라이버(WD), 싱글-엔드형 MIO(315), 서브-증폭기 회로(SubA)(39), LIO/N(314)의 차동 쌍, 감지 증폭기 회로(SA)(36), 및 BLT/N(319)의 쌍을 통해 DQ 단자(30)로부터 전달된다. 도 3에 도시된 싱글-엔드형 GIO(316)가 단지 예라는 것에 유의한다. 다른 실시예들에서, GIO의 차동 쌍이 사용될 수 있다.
도 4는 본 개시의 실시예에 따라 복수의 메모리 뱅크들 중에서의 상호 연결부들 및 데이터 신호 경로들의 개략도이다. 도 4에서, 메모리 뱅크들(411a 및 411b)은 도 3에서와 같이 복수의 뱅크들(31) 중에서 DA/WA(32)를 공유하는 것 대신에 각 DA/WD(42a, 42b)를 갖는다. 각 뱅크에 대한 DA/WD(32) 이외에 도 4의 실시예의 회로들은 도 3과 동일하다. 예를 들어, 뱅크(411a)에서의 서브 어레이(43) 상의 선택된 메모리 셀(미도시)로부터 검출된 데이터는 싱글-엔드형 MIO(415), 뱅크(411a)에서의 DA/WD(42a)에서의 판독 데이터 증폭기 회로(DA), 싱글-엔드형 범용 입력/출력 라인(GIO)(416) 및 데이터 입력/출력 회로(Data I/O)(41)를 통해 DQ 단자(40)에 전달된다. 유사하게, 선택된 메모리 셀에 기록될 데이터는 데이터 I/O(41), 싱글-엔드형 GIO(416), 뱅크(411a)에서의 DA/WD(42a)에서의 기록 드라이버(WD), 및 싱글-엔드형 MIO(415)를 통해 DQ 단자(40)로부터 전달된다.
도 5는 본 개시의 실시예에 따라 싱글-엔드형 범용 입력/출력 라인과 로컬 입력/출력 라인들의 차동 쌍 사이의 신호 경로의 회로도이다. 서브 증폭기 회로(59)는 일단부에 싱글-엔드형 메인 입력/출력 라인(MIO)(515)과 타단부에 로컬 입력/출력 라인들(LIOT/N)(514)의 차동 쌍에 결합된다. 서브 증폭기 회로(59)는 MIO(515)와 LIOT/N(514) 사이에 양방향 인터페이스를 제공한다. 로컬 입력/출력(LIO) 사전 충전 및 구동 회로(LPD)(58)는 LIO 사전 충전 회로(581) 및 LIO 드라이버 회로(582)를 포함한다. LIO 사전 충전 회로(581)는 P-채널 트랜지스터(PM2)(532) 및 P-채널 트랜지스터(PM3)(533)를 포함하고, 이들은 LIOT/N(514)에 대한 사전 충전 신호(LIOP)에 응답하여 로컬 입력/출력 라인들(LIOT/N)(514)의 차동 쌍을 내부 전압(VPERI)으로 사전 충전할 수 있다. LIO 드라이버 회로(582)는 N-채널 트랜지스터(NM6)(546) 및 P-채널 트랜지스터(PM1)(531)를 포함할 수 있다. NM6(546)은 내부 전압 공급(VPERI)과 PM1(531) 사이에 결합되고, 바이어스 신호(BS)를 수신하는 제어 모드를 포함한다. PM1(531)은 NM6(546)과 LION(514b) 사이에 결합되고, LIOT(514a)로부터 신호를 수신하는 제어 모드를 포함한다. NM6(546)은 초기 동작 동안 PM1(531)을 래칭 업(latching up)으로부터 보호한다. NM6(546)은 또한 정상 동작 동안 PM1(531)을 턴 오프하는데 사용될 수 있다. PM1(531)의 이용은 선택적일 수 있다.
도 6a는 도 5에서의 신호 경로의 기록 동작의 타이밍도이다. 도 6a에서의 YS의 3개의 펄스들이 상이한 컬럼 스위치들(YSW)의 활성화를 포함할 수 있다는 것에 유의한다. 즉, 상이한 감지 증폭기들은 YS 신호의 각 활성화에 응답하여 LIOT/N(514)에 결합될 수 있다. 기록 동작시, 제 1 기록 신호(WS) 및 제 2 기록 신호(WSN)는 활성화되고, 싱글-엔드형 범용 입력/출력 라인(GIO)(516)으로부터의 신호는 기록 드라이버(WD)(521)에 제공된다. 이 실시예에서, 제 1 기록 신호(WS) 및 제 2 기록 신호(WSN)는 동시에 활성화되고 비활성화될 수 있다.
제 1 기록 신호(WS) 및 제 2 기록 신호(WSN)가 활성화되는 동안, 서브 증폭기 회로(59)는 기록 드라이버(WD)(521)로부터 싱글-엔드형 메인 입력/출력 라인(MIO)(515)의 전압 레벨에 응답하여 로컬 입력/출력 라인들(LIOT/N)(514)의 차동 쌍의 전압 레벨을 변화시킬 수 있다. 서브 증폭기 회로(59)는 LION(514b)과 전력 라인(예를 들어, 접지) 사이에 결합된 N-채널 트랜지스터(NM1)(541)를 포함할 수 있고, MIO(515)에 결합된 제어 노드를 갖는다. 서브 증폭기 회로(59)는 MIO(515)와 LIOT(514a) 사이에 결합된 N-채널 트랜지스터(NM3)(543)를 더 포함하고, 제 1 기록 신호(WS)에 결합된 제어 노드를 갖는다. 서브 증폭기 회로(59)는 제 2 기록 신호(WSN)에 결합된 제어 노드를 갖는 전력 라인과 NM1(541) 사이에 결합된 N-채널 트랜지스터(NM4)(544)를 더 포함할 수 있다. 기록 동작 동안, NM3(543)은 제어 노드에서 제 1 기록 신호(WS)를 수신하고, NM4는 제어 노드에서 제 2 기록 신호(WSN)을 수신한다. 따라서, NM4는 기록 동작시 LION(514b)을 방전하는데 도움을 줄 수 있고, 다른 동작들 동안 LION(514b)의 방전을 방지할 수 있다. 데이터"1"을 기록하는 경우에, N-채널 트랜지스터(NM3)(543)는 MIO(515)의 논리 하이(high)를 LIOT(514a)에 전달할 수 있는 한편, NM1(541)은 LION(514b)을 논리 로우(low)로 방전할 수 있다. 이 실시예에서, LIOT(514a)의 전압 레벨은, 제 1 기록 신호(WS)의 활성 레벨이 내부 전압(VPERI)이기 때문에 (VPERI-Vth)로 증가할 수 있는데, 여기서 Vth는 NM3(543)의 임계 전압을 나타낸다. 데이터 "0"을 기록하는 경우에, NM3(543)은 NM3(543)을 통해 논리 로우를 MIO(515)로부터 LIOT(514a)로 전달할 수 있는 한편, NM1(541)은 턴 오프된다. 이 경우에, PM1(531)을 포함하는 LIO 구동 회로(582)는 LIOT(514a)의 논리 로우에 응답하여 LION(514b)을 논리 하이로 구동할 수 있다. 이 실시예에서, LION(514b)의 전압 레벨은, 바이어스 신호(BS)가 이 실시예에서 VPERI이기 때문에 "VPERI-Vth"로 증가할 수 있는데, 여기서 Vth는 NM6(546)의 임계 전압을 나타낸다.
도 6b는 도 5에서의 신호 경로의 판독 동작의 타이밍도이다. 판독 동작시, 데이터는 로컬 입력/출력 라인들(LIOT/N)(514)의 차동 쌍을 통해 메모리 셀(도 5에서는 미도시)로부터 송신된다. 서브 증폭기 회로(59)는 MIO(515)와 전력 라인 사이에 결합된 N-채널 트랜지스터(NM2)(542)를 포함할 수 있고, LION(514b)에 결합된 제어 노드를 갖는다. 이 실시예에서, 판독 신호(RS)는 NM2(542)와 전력 라인 사이에 결합되는 N-채널 트랜지스터(NM5)(545)에 제공된다. 판독 신호(RS)와 컬럼 선택 신호(YS) 각각은 판독 동작시 판독 명령에 응답하여 활성화될 수 있다. NM5(545)가 활성 판독 신호(RS)를 수신할 때, 서브 증폭기 회로(59)는 로컬 입력/출력 라인들(LIOT/N)(514)의 차동 쌍의 전압 레벨에 응답하여 싱글-엔드형 메인 입력/출력 라인(MIO)(515)의 전압 레벨을 변화시킬 수 있다. 도 6b에서의 YS의 3개의 펄스들이 상이한 컬럼 스위치들(YSW)의 활성화를 포함할 수 있다는 것에 유의한다. 즉, 상이한 감지 증폭기들은 YS 신호의 각 활성화에 응답하여 LIOT/N(514)에 결합될 수 있다. MIO(515)는 판독 동작을 시작하기 전에 논리 하이(예를 들어, VPERI)로 사전 충전될 수 있다. 데이터 "0"을 판독하는 경우에, NM2(542)는 LION(514b)의 논리 하이(VPERI)에 응답하여 MIO(515)를 방전할 수 있다. 그 결과, MIO(515)는 논리 로우가 될 수 있다. 데이터 "1"을 판독하는 경우에, NM2(542)는 LION(514b)가 논리 로우를 취하기 때문에 턴 오프된다. 그 결과, MIO는 사전 충전 전압을 유지할 수 있고, 이것은 논리 하이이다.
도 5에 도시된 서브 증폭기 회로(59)가 단지 예라는 것에 유의한다. 다른 실시예들에서, 상이한 서브 증폭기 회로들이 사용될 수 있다. 예를 들어, 몇몇 P 채널 트랜지스터들은 도 5에서의 N-채널 트랜지스터들 대신에 및/또는 이에 더하여 서브 증폭기 회로(59)로서 사용될 수 있다.
도 7은 본 개시의 실시예에 따라 싱글-엔드형 범용 입력/출력 라인과 로컬 입력/출력 라인들의 차동 쌍 사이의 신호 경로의 회로도이다. 도 5에 포함된 구성 요소들에 대응하는 구성 요소들에 대한 설명은 반복되지 않을 것이다. LIO 드라이버 회로(782)는 NM6(746)과 LION(714a) 사이에 결합되는 P-채널 트랜지스터(PM4)(734)를 포함할 수 있고, LION(514b)으로부터 신호를 수신하는 제어 노드를 포함한다. 이 구성에서, PM4(734)를 포함하는 LIO 구동 회로(782)는 LION(714b)의 논리 로우에 응답하여 LIOT(714a)를 논리 하이로 구동할 수 있다. 따라서, PM4(734)는 데이터 "1"을 기록하는 동안 LIOT(714a)의 전압 레벨의 변화를 가속할 수 있다.
도 8은 도 5의 다른 실시예에 따른 신호 경로의 기록 동작의 타이밍도이다. NM3(543) 및 NM6(546)이 NM1(541), NM2(542), NM4(544), 및 NM5(545)와 같은 다른 N-채널 트랜지스터의 두께보다 더 큰 게이트 절연 필름의 두께를 가질 때, NM3(543) 및 NM6(546)은 각각 기록 신호(WS)의 활성 레벨 및 바이어스 신호(BS)의 레벨로서 부스팅된(boosted) 전압을 수신할 수 있다(예를 들어, WS 적어도 VPERI + Vt(543), 여기서 Vt(543)은 NM3(543)의 임계 전압이다; BS 적어도 VPERI + Vt(546), 여기서 Vt(546)는 NM6(546)의 임계 전압이다). 예를 들어, 게이트 절연 필름은 게이트 산화물 필름일 수 있다. 그 결과, LIOT(514a)의 전압 레벨 및 LION(514b)의 전압 레벨은 내부 전압(VPERI)로 증가할 수 있다. 도 8에서의 YS의 3개의 펄스들이 서로 상이한 컬럼 스위치들(YSW)의 활성화를 포함할 수 있다는 것에 유의한다. 즉, 상이한 감지 증폭기들은 YS 신호의 각 활성화에 응답하여 LIOT/N(814)에 결합될 수 있다. 이 실시예에서, NM3(543)에 제공된 제 1 기록 신호(WS)는 논리 하이로서 부스팅된 전압 레벨("VPERI + α")을 가질 수 있는 한편, NM4(544)에 제공된 제 2 기록 신호(WSN)는 전압 레벨(VPERI)을 여전히 가질 수 있다. 따라서, 도 6a에서의 LIOT 및 LION(514b) 상의 신호들과 달리, 도 8에서의 LIOT 및 LION 상의 신호들은 논리 하이로서 전압 레벨(VPERI)을 가질 수 있다. 이 실시예에서, NM6(546)은 초기 동작 동안 PM1(531)을 래칭 업으로부터 보호하는데 사용될 수 있다; 하지만, NM6(546)은 PM1(531)을 턴 오프하는데 사용되지 않을 수 있다.
도 9는 본 개시의 실시예에 따른 데이터 증폭기 회로의 회로도이다. 예를 들어, 데이터 증폭기 회로(DA)(92)는 본 개시에서 이전에 기재된 임의의 데이터 증폭기 회로들(DA)일 수 있는 도 9에 도시된 차동 증폭기 회로를 포함할 수 있다. 데이터 증폭기 회로(92)는 데이터 증폭기 인에이블(enable) 신호(DAE)를 수신하고, DAE 신호에 응답하여, 데이터 증폭기 회로(92)는 인에이블된다. 입력 노드에서, 데이터 증폭기 회로(92)는 싱글-엔드형 메인 입력/출력 라인(MIO)(915)에 결합된다. 인에이블된 데이터 증폭기 회로(92)는 MIO(915)로부터 판독 데이터를 증폭하고, 증폭된 데이터를 범용 입력/출력 라인(GIO)(916)에 제공한다. 이 실시예에서, 데이터 증폭기(92)는 2개의 입력 트랜지스터들(921 및 922)을 포함할 수 있다. 제 1 입력 트랜지스터(921)는 MIO(915)에 결합된 제어 노드를 갖는다. 제 2 입력 트랜지스터(922)는 기준 전압(VREF)을 수신하는 제어 노드를 갖는다. 예를 들어, 기준 전압(VREF)은 VPERI의 약 절반일 수 있다. 데이터 증폭기 회로(92)의 출력 노드들 중 적어도 하나는 GIO(916)를 통해 도 3의 DQ 단자(30) 또는 도 4의 DQ 단자(40)와 같은 DQ 단자에 결합된다.
도 10은 본 개시의 실시예에 따른 데이터 증폭기 회로의 회로도이다. 예를 들어, 데이터 증폭기 회로(DA)(102)는 차동 증폭기 회로를 포함할 수 있다. 도 10에서, 2개의 입력 트랜지스터들(1021 및 1022)의 제어 노드들은 싱글-엔드형 MIO(1015)에 공통으로 결합된다. 예를 들어, 제 2 입력 트랜지스터(1022)의 제어 노드는 도 9에서와 같은 기준 전압(VREF)을 이용하는 것 대신에, 그 사이에 통과 게이터 트랜지스터(1023)를 개입시키면서 싱글-엔드형 MIO(1015)에 결합된다. 통과 게이트 트랜지스터(1023)는 게이트에서 사전 충전 신호(PREF)를 수신한다. 통과 게이트 트랜지스터(1023)는, MIO(1015)가 사전 충전된 상태로부터 해제될 수 있을 때 실질적으로 동시에 발생하는 데이터 증폭기 인에이블 신호(DAE)의 활성화 이전에 사전 충전 신호(PREF)의 비활성화에 응답하여 턴 오프된다. 특히, 사전 충전 신호(PREF)는, 데이터 증폭기 회로(102)가 다음 판독 사이클 동안 준비 동작을 시작한 후에 재활성화될 수 있다. 일단 데이터 증폭기 회로(102)가 준비 동작을 시작하면 데이터 증폭기 회로(102)가 증폭을 겪는 전류 데이터를 래칭할 수 있기 때문에, 2개의 입력 트랜지스터들(1021 및 1022)의 제어 노드들을 사전 충전하는 것을 재시작할 수 있다.
더욱이, 2개의 입력 트랜지스터들(1021 및 1022)은 특히 도 10에서, 서로 상이한 크기를 가질 수 있고, 이것은 데이터(예를 들어, "1")를 판독하는 것을 가능하게 할 수 있다. 예를 들어, 제 1 입력 트랜지스터(1021)의 채널 폭(W1)은 제 2 입력 트랜지스터(1021)의 채널 폭(W2)보다 더 클 수 있다(W1>W2).
도 11은 도 10의 데이터 증폭기의 판독 동작의 타이밍도이다. 도 11에 도시된 바와 같이, 싱글-엔드형 MIO(1015)는 판독 동작을 시작하기 전에 기록 드라이버(WD)(예를 들어, 도 5에서 WD(521))에서의 사전 충전 회로에 의해 내부 전압(VPERI)의 레벨로 사전 충전된다. 싱글-엔드형 MIO(1015)의 사전 충전 동작은 2개의 입력 트랜지스터들(1021 및 1022)의 제어 노드들을 동일한 전압 레벨(VPERI)로 사전 충전할 수 있게 한다. 데이터"1"를 판독하는 동안, 데이터 "1"가 판독 출력될 때 싱글-엔드형 MIO(1015)가 사전 충전 동작으로부터 VPERI 레벨을 유지할 수 있기 때문에, 싱글-엔드형 MIO(1015) 상에서 전압 변화가 이루어지지 않을 수 있다. 전술한 바와 같이, 2개의 입력 트랜지스터들(1021 및 1022)의 제어 노드들(예를 들어, 게이트들)과 같이 데이터 증폭기 회로(102)의 2개의 입력들은 또한 내부 전압(VPERI)의 레벨을 유지한다. 그러므로, 2개의 입력 트랜지스터들(1021 및 1022)이 서로 동일한 크기를 갖는 경우 2개의 입력들이 동일한 전압 레벨이기 때문에, 데이터 증폭기 회로(102)는 데이터 1을 증폭하기 위해 경쟁(struggle)할 수 있다. 이전에 기재된 바와 같이, 2개의 입력 트랜지스터들(1021 및 1022)은 데이터의 판독을 용이하게 하기 위해 서로 상이한 크기를 가질 수 있다.
도 12a 및 도 12b는 본 개시의 실시예들에 따른 데이터 증폭기 회로들의 회로도이다. 도 12a 및 도 12b에서의 데이터 증폭기 회로들은 상이한 크기들을 갖는 입력 트랜지스터들의 변형예들이고, 하나의 크기는 입력 트랜지스터들의 제어 노드들이 MIO로부터 데이터 신호를 직접 수신하는 일측부로부터 유래하고, 다른 크기는 입력 트랜지스터들의 제어 노드들이 통과 게이트 트랜지스터를 통해 MIO로부터 데이터 신호를 수신하는 타측부로부터 유래한다. 도 12a에서, 제 1 트랜지스터(1221)의 채널 길이는 직렬로 연결된 2개의 트랜지스터들(1222 및 1223)의 조합의 유효 채널 길이보다 더 작을 수 있다. 도 12b에서, 제 1 트랜지스터들(1231 및 1232)의 조합의 유효 채널 폭은 병렬로 연결된 제 1 트랜지스터들(1231 및 1232)을 가짐으로써 도 12a에서의 제 1 트랜지스터(1221)의 채널 폭보다 더 크다.
도 10, 도 12a 및 도 12b에 도시된 바와 같이, 싱글-엔드형 MIO로부터 데이터 신호를 직접 수신하는 하나 이상의 제 1 입력 트랜지스터들은 데이터 "1"을 판독하는 동안 드레인(drain) 전압을 감소시키는데 있어서 싱글-엔드형 MIO로부터 데이터 신호를 수신하는 통과 게이트 트랜지스터에 결합된 하나 이상의 입력 트랜지스터들보다 더 빠르게 동작할 수 있다. 따라서, 도10, 도 12a 및 도 12b의 하나 이상의 제 1 입력 트랜지스터들 및 하나 이상의 제 2 입력 트랜지스터들을 포함하는 데이터 증폭기 회로는 데이터 1을 정확히 증폭할 수 있다.
본 발명이 특정한 바람직한 실시예들 및 예들의 정황에서 개시되었지만, 본 발명이 특별하게 개시된 실시예들을 지나 다른 대안적인 실시예들 및/또는 본 발명들의 이용들 및 명백한 변형예들과 그 등가물들로 확장한다는 것을 당업자는 이해할 것이다. 더욱이, 본 발명의 범주 내에 있는 다른 변형예들은 본 개시에 기초하여 당업자에게 쉽게 명백해질 것이다. 또한, 실시예들의 특정한 특징들 및 양상들의 다양한 조합 또는 하위-조합이 이루어질 수 있고, 본 발명의 범주 내에 여전히 존재할 수 있다는 것이 구상된다. 개시된 실시예들의 다양한 특징들 및 양상들이 개시된 발명의 가변 모드를 형성하기 위해 서로 조합되거나 치환될 수 있다는 것이 이해되어야 한다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범주가 위에 기재된 특정한 개시된 실시예들에 의해 제한되지 않아야 한다는 것이 의도된다.

Claims (20)

  1. 복수의 메모리 셀에 결합된 한 쌍의 비트 라인;
    상기 한 쌍의 비트 라인에 결합된 감지 증폭기 회로;
    상기 감지 증폭기에 결합된 한 쌍의 차동 데이터 라인;
    싱글-엔드형(single-ended) 데이터 라인;
    제1 전압이 공급되는 제1 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 하나 사이에 결합되고 상기 한 쌍의 차동 데이터 라인 중 다른 하나에 그 제어 노드에서 결합되는 제1 트랜지스터; 및
    상기 제1 전압과 상이한 제2 전압이 공급되는 제2 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 상기 하나 사이에 결합되고 상기 싱글-엔드형 데이터 라인에 그 제어 노드에서 결합되는 제2 트랜지스터
    를 포함하는, 장치.
  2. 제1항에 있어서,
    상기 한 쌍의 차동 데이터 라인 중 상기 다른 하나와 상기 싱글-엔드형 데이터 라인 사이의 제3 트랜지스터와 상기 제2 트랜지스터와 상기 제2 전력 라인 사이의 제4 트랜지스터를 더 포함하는, 장치.
  3. 제2항에 있어서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 기록 동작에서 턴-온(turn-on)되도록 구성되는, 장치.
  4. 제1항에 있어서,
    상기 한 쌍의 차동 데이터 라인을 상기 제1 전압으로 사전 충전하도록 구성된 사전 충전 회로를 더 포함하는, 장치.
  5. 제1항에 있어서,
    상기 제1 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 상기 다른 하나 사이에 결합되고 상기 한 쌍의 차동 데이터 라인 중 상기 하나에 그 제어 노드에서 결합되는 제3 트랜지스터를 더 포함하는, 장치.
  6. 제2항에 있어서,
    상기 제3 트랜지스터는 N-채널 트랜지스터이고,
    상기 제1 전압은 상기 제3 트랜지스터의 제어 노드에서 기록 동작에서의 제어 신호로 공급되는, 장치.
  7. 복수의 메모리 셀에 결합된 한 쌍의 비트 라인;
    상기 한 쌍의 비트 라인에 결합된 감지 증폭기 회로;
    상기 감지 증폭기에 결합된 한 쌍의 차동 데이터 라인;
    싱글-엔드형(single-ended) 데이터 라인;
    상기 한 쌍의 차동 데이터 라인 중 하나와 상기 싱글-엔드형 데이터 라인 사이에 결합되는 제1 트랜지스터 - 상기 제1 트랜지스터는 그 제어 노드에서 제어 신호를 수신함 - ; 및
    제1 전압이 공급되는 제1 전력 라인과 상기 싱글-엔드형 데이터 라인에 결합되고 상기 한 쌍의 차동 데이터 라인 중 다른 하나에 그 제어 노드에서 결합되는 제2 트랜지스터
    를 포함하는, 장치.
  8. 제7항에 있어서,
    상기 제1 전력 라인과 상기 제2 트랜지스터 사이에 결합되는 제3 트랜지스터를 더 포함하는, 장치.
  9. 제8항에 있어서,
    상기 제3 트랜지스터는 판독 동작에서 턴-온되도록 구성되는, 장치.
  10. 제9항에 있어서,
    상기 제1 트랜지스터는 기록 동작에서 턴-온되도록 구성되는, 장치.
  11. 제7항에 있어서,
    상기 제1 전압으로 상기 한 쌍의 차동 데이터 라인을 사전 충전하도록 구성되는 사전 충전 회로를 더 포함하는, 장치.
  12. 제8항에 있어서,
    상기 제1 전압과 상이한 제2 전압이 공급되는 제2 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 상기 다른 하나에 결합되고 상기 한 쌍의 차동 데이터 라인 중 상기 하나에 그 제어 노드에서 결합되는 제4 트랜지스터; 및
    상기 제1 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 상기 다른 하나 사이에 결합되고 상기 싱글-엔드형 데이터 라인에 그 제어 노드에서 결합되는 제5 트랜지스터를 더 포함하는, 장치.
  13. 제12항에 있어서,
    상기 제1 전력 라인과 상기 제5 트랜지스터 사이에 결합되는 제6 트랜지스터- 상기 제6 트랜지스터는 추가 제어 신호를 그 제어 노드에서 수신함 - 를 더 포함하는, 장치.
  14. 제13항에 있어서,
    상기 제1 및 제6 트랜지스터 각각은 기록 동작에서 턴-온되도록 구성되고,
    상기 제3 트랜지스터는 판독 동작에서 턴-온되도록 구성되는, 장치.
  15. 한 쌍의 차동 데이터 라인;
    싱글-엔드형(single-ended) 데이터 라인;
    제1 전압이 공급되는 제1 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 하나 사이에 결합되고 상기 한 쌍의 차동 데이터 라인 중 다른 하나에 그 제어 노드에서 결합되는 제1 트랜지스터;
    상기 제1 전압과 상이한 제2 전압이 공급되는 제2 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 상기 하나 사이에 결합되고 상기 싱글-엔드형 데이터 라인에 그 제어 노드에서 결합되는 제2 트랜지스터;
    상기 한 쌍의 차동 데이터 라인 중 상기 다른 하나와 상기 싱글-엔드형 데이터 라인 사이에 결합되는 제3 트랜지스터 - 상기 제3 트랜지스터는 제어 신호를 그 제어 노드에서 수신함 - ; 및
    상기 제2 전력 라인과 상기 싱글-엔드형 데이터 라인 사이에 결합되고 상기 한 쌍의 차동 데이터 라인의 상기 하나에 그 제어 노드에서 결합되는 제4 트랜지스터
    를 포함하는, 장치.
  16. 제15항에 있어서,
    상기 제1 트랜지스터는 상기 제2, 제3 및 제4 트랜지스터 각각과 도전형이 상이한, 장치.
  17. 제15항에 있어서,
    상기 제1 전력 라인과 상기 한 쌍의 차동 데이터 라인 중 상기 다른 하나 사이에 결합되고 상기 한 쌍의 차동 데이터 라인 중 상기 하나에 그 제어 노드에서 결합되는 제5 트랜지스터를 더 포함하는, 장치.
  18. 제15항에 있어서,
    상기 한 쌍의 차동 데이터 라인의 전압을 증폭하도록 구성된 감지 증폭기 회로;
    상기 싱글-엔드형 데이터 라인을 구동하도록 구성된 구동 회로;
    상기 제2 전력 라인과 상기 제4 트랜지스터 사이에 결합된 제5 트랜지스터 - 상기 제5 트랜지스터는 상기 감지 증폭기 회로가 상기 한 쌍의 차동 데이터 라인의 전압을 증폭시킬 때 턴-온되도록 구성됨 - ; 및
    상기 제2 전력 라인 및 상기 제2 트랜지스터 사이에 결합된 제6 트랜지스터 - 상기 제6 트랜지스터는 상기 구동 회로가 상기 싱글-엔드형 데이터 라인을 구동할 때 턴-온되도록 구성됨 -
    를 더 포함하는, 장치.
  19. 제15항에 있어서,
    상기 제1 전압으로 상기 한 쌍의 차동 데이터 라인을 사전 충전하도록 구성된 사전 충전 회로를 더 포함하는, 장치.
  20. 제18항에 있어서,
    상기 제1 전력 라인과 상기 한 쌍의 차동 데이터 라인의 상기 다른 하나 사이에 결합되고 상기 한 쌍의 차동 데이터 라인의 상기 하나에 그 제어 노드에서 결합되는 제7 트랜지스터를 더 포함하고,
    상기 제1 및 제7 트랜지스터는 제1 도전형 트랜지스터들이고, 상기 제2, 제3, 제4, 제5 및 제6 트랜지스터는 제2 도전형 트랜지스터들인, 장치.
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