KR20190093366A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20190093366A
KR20190093366A KR1020180012922A KR20180012922A KR20190093366A KR 20190093366 A KR20190093366 A KR 20190093366A KR 1020180012922 A KR1020180012922 A KR 1020180012922A KR 20180012922 A KR20180012922 A KR 20180012922A KR 20190093366 A KR20190093366 A KR 20190093366A
Authority
KR
South Korea
Prior art keywords
resource
power
resources
allowable
operating
Prior art date
Application number
KR1020180012922A
Other languages
English (en)
Other versions
KR102615227B1 (ko
Inventor
천동엽
이학대
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180012922A priority Critical patent/KR102615227B1/ko
Priority to US16/116,327 priority patent/US10891075B2/en
Priority to TW107136603A priority patent/TWI797178B/zh
Priority to CN201811381768.2A priority patent/CN110109610B/zh
Publication of KR20190093366A publication Critical patent/KR20190093366A/ko
Application granted granted Critical
Publication of KR102615227B1 publication Critical patent/KR102615227B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0623—Securing storage systems in relation to content
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0674—Disk device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G06F9/4893—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues taking into account power or heat criteria
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Software Systems (AREA)
  • Power Sources (AREA)
  • Electrotherapy Devices (AREA)

Abstract

메모리 시스템은 복수의 리소스들; 및 상기 리소스들의 동작 주파수들을 적어도 하나의 조정 타이밍에서 조정하도록 구성된 주파수 조정부를 포함하되, 상기 조정 타이밍은, 상기 리소스들 중 적어도 하나의 리소스의 부분 동작 구간들을 구분하는 적어도 하나의 타이밍을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는, 전력 버짓 내의 전력량을 소비하도록 리소스들의 동작 주파수들을 조정하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 리소스들; 및 상기 리소스들의 동작 주파수들을 적어도 하나의 조정 타이밍에서 조정하도록 구성된 주파수 조정부를 포함하되, 상기 조정 타이밍은, 상기 리소스들 중 적어도 하나의 리소스의 부분 동작 구간들을 구분하는 적어도 하나의 타이밍을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 리소스들의 동작 주파수들을 적어도 하나의 조정 타이밍에서 조정하는 단계를 포함하되, 상기 조정 타이밍은, 상기 리소스들 중 적어도 하나의 리소스의 부분 동작 구간들을 구분하는 적어도 하나의 타이밍을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 리소스들의 동작 주파수들을 조정함으로써 전력 버짓 내의 전력량을 소비하고 오동작을 예방할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 어떤 리소스에 대한 허용 전력과 동작 주파수의 관계를 예시적으로 도시하는 그래프,
도3a 내지 도3c는 도1의 제1 내지 제3 리소스들에 대한 조정 타이밍들을 예시적으로 설명하기 위한 도면들,
도4는 부분 동작 구간-기준 소비 전력 테이블을 도시하는 도면,
도5는 도1의 주파수 조정부 리소스들의 우선 순위에 따라 허용 전력들을 결정하는 방법을 설명하기 위한 도면,
도6은 도1의 주파수 조정부가 동일한 우선 순위를 가지는 제4 리소스와 제5 리소스에게 허용 전력들을 분배하는 방법을 설명하기 위한 도면,
도7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 요청을 처리하기 위해서 메모리 장치(120)를 액세스할 수 있다. 또한, 컨트롤러(110)는 호스트 장치의 요청과 무관하게 메모리 시스템(100)의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해서 메모리 장치(120)를 액세스할 수 있다.
컨트롤러(110)는 클럭 생성부(111) 및 복수의 리소스들(RS1~RSn)을 포함할 수 있다.
클럭 생성부(111)는 주파수들(FQ1~FQn)을 각각 가지는 클럭 신호들(CL1~CLn)을 생성하여 리소스들(RS1~RSn)로 각각 제공할 수 있다. 클럭 신호들(CL1~CLn)의 주파수들(FQ1~FQn)은 서로 동일하거나 서로 다를 수 있다.
클럭 생성부(111)는 리소스들(RS1~RSn) 중 하나 이상의 리소스들로는 클럭 신호들(CL1~CLn)을 공급하지 않을 수 있다. 예를 들어, 클럭 생성부(111)는 현재 동작하지 않는 리소스로는 클럭 신호를 공급하지 않을 수 있다. 다른 예로서, 클럭 생성부(111)는 전력 버짓이 부족할 때, 낮은 우선 순위의 리소스로는 잠시 동작을 중단하도록 클럭 신호를 공급하지 않을 수 있다.
이하에서, 어떤 리소스의 동작 주파수란 해당 리소스로 제공되는 클럭 신호의 주파수일 수 있다. 예를 들어, 제1 리소스(RS1)의 동작 주파수는 제1 리소스(RS1)로 제공되는 클럭 신호(CL1)의 주파수(FQ1)일 수 있다. 리소스들(RS1~RSn) 각각은 자신의 동작 주파수가 높아지면, 처리 속도가 빨라지면서 더 많은 소비 전력을 소비할 수 있다. 따라서, 리소스들(RS1~RSn)들의 동작 주파수들(FQ1~FQn)을 조정하면 리소스들이 소비하는 총 소비 전력을 제어할 수 있다.
클럭 생성부(111)는 주파수 조정부(115)를 포함할 수 있다. 주파수 조정부(115)는 클럭 신호들(CL1~CLn)의 주파수들을 조정할 수 있다. 다른 말로 하면, 주파수 조정부(115)는 리소스들(RS1~RSn)들의 동작 주파수들(FQ1~FQn)을 조정할 수 있다. 보다 구체적으로, 주파수 조정부(115)는 리소스들(RS1~RSn) 중 동시에 동작하는 리소스들의 동작 주파수들을 조정할 수 있다.
주파수 조정부(115)는 소정의 조정 타이밍에서 동작 주파수들(FQ1~FQn)을 조정할 수 있다. 주파수 조정부(115)는, 조정 타이밍에서 리소스들(RS1~RSn)이 소비하는 소비 전력들의 합이 소정의 전력 버짓 미만이도록, 동작 주파수들(FQ1~FQn)을 조정할 수 있다. 전력 버짓이란, 메모리 시스템(100)이 정상적으로 동작하기 위해 리소스들(RS1~RSn)에게 제공가능한 총 전력일 수 있다.
주파수 조정부(115)는 리소스들(RS1~RSn)의 동작 주파수들(FQ1~FQn)을 조정하기 위해, 우선, 리소스들(RS1~RSn)에게 각각 허용될 허용 전력들로 전력 버짓을 분할할 수 있다. 어떤 리소스에게 허용될 허용 전력이란, 해당 리소스가 소비하게 될 소비 전력일 수 있다. 어떤 리소스의 동작 주파수는 허용 전력의 크기에 따라 결정될 수 있다.
도2는 어떤 리소스(RSn)에 대한 허용 전력과 동작 주파수의 관계를 예시적으로 도시하는 그래프이다. 도2에서, 가로축은 리소스(RSn)의 허용 전력을 의미하고, 세로축은 리소스(RSn)의 동작 주파수(FQn)를 의미할 수 있다.
허용 전력과 동작 주파수(FQn)의 관계는 미리 실험을 통해 리소스(RSn)의 동작 주파수(FQn)의 변화에 따른 소비 전력의 변화를 관찰함으로써 결정될 수 있다. 허용 전력과 동작 주파수(FQn)의 관계는 허용 전력-동작 주파수 테이블로 생성될 수 있다. 허용 전력-동작 주파수 테이블은 주파수 조정부(115)가 참조할 수 있는 메모리에 저장될 수 있다. 허용 전력-동작 주파수 테이블은 리소스(RSn)에 대해 허용 전력의 값에 대응하는 동작 주파수(FQn)의 값을 포함할 수 있다. 허용 전력-동작 주파수 테이블은 하나 이상의 각각의 리소스들에 대해 허용 전력과 동작 주파수의 관계를 더 포함할 수도 있다.
한편, 도2에서 허용 전력과 동작 주파수(FQn)의 관계가 1차 함수인 것은 예시일 뿐이고, 본 발명의 실시 예는 이에 제한되지는 않는다.
도2에 도시된 관계에 따라 동작 주파수(FQn)를 결정할 때, 주파수 조정부(115)는 예를 들어, 리소스(RSn)에 대해 허용 전력(APWn)을 허용한 경우 리소스의 동작 주파수(FQn)를 값(FQn1)으로 결정할 수 있다.
다시 도1을 참조하면, 결과적으로, 주파수 조정부(115)는 리소스들(RS1~RSn)에 대해 허용 전력들을 각각 결정하고, 허용 전력들에 근거하여 리소스들(RS1~RSn)의 동작 주파수들(FQ1~FQn)을 결정할 수 있다.
한편, 리소스의 기준 동작 주파수란, 해당 리소스에 대해 기본으로 셋팅되는 동작 주파수의 기본 값일 수 있다. 즉, 어떤 리소스의 기준 동작 주파수란, 주파수 조정부(115)가 주파수 조정 동작을 수행하지 않을 경우의, 해당 리소스의 동작 주파수일 수 있다.
리소스의 기준 소비 전력이란 리소스가 기준 동작 주파수로 동작할 때의 소비 전력일 수 있다. 기준 소비 전력은 미리 실험을 통해 산출될 수 있다.
주파수 조정부(115)는 조정 타이밍에서 리소스들(RS1~RSn) 중 동작하는 리소스들의 기준 소비 전력들의 합이 전력 버짓을 초과할 때, 동작하는 리소스들의 기준 동작 주파수들을 조정함으로써 동작 주파수들을 결정할 수 있다. 만일 조정 타이밍에서 동작하는 리소스들의 기준 소비 전력들의 합이 전력 버짓을 초과하지 않는다면, 주파수 조정부(115)는 기준 동작 주파수들을 동작 주파수들로서 유지할 수 있다.
실시 예에 따라, 주파수 조정부(115)는 어떤 리소스의 허용 전력을 결정하면, 해당 리소스의 기준 소비 전력에 대한 허용 전력의 비율에 따라 기준 동작 주파수를 조정함으로써 해당 리소스의 동작 주파수를 결정할 수 있다. 예를 들어, 어떤 리소스에 대해, 기준 소비 전력에 대한 허용 전력의 비율이 1일 때, 주파수 조정부(115)는 해당 리소스의 기준 동작 주파수를 유지할 수 있다. 예를 들어, 어떤 리소스에 대해, 기준 소비 전력에 대한 허용 전력의 비율이 0.5일 때, 주파수 조정부(115)는 해당 리소스의 기준 동작 주파수를 0.5배로 낮추어 동작 주파수로 결정할 수 있다.
주파수 조정부(115)는 적어도 하나의 조정 타이밍에서 동작 주파수들(FQ1~FQn)을 조정할 수 있다. 일단 어떤 조정 타이밍에서 결정된 동작 주파수들(FQ1~FQn)은, 다음 조정 타이밍까지 유지될 수 있다.
조정 타이밍은 동작 중인 적어도 하나의 리소스의 부분 동작 구간들을 구분하는 적어도 하나의 타이밍을 포함할 수 있다. 예를 들어, 조정 타이밍은, 리소스가 동작을 시작하는 및/또는 종료하는 타이밍을 포함할 수 있다. 예를 들어, 조정 타이밍은, 리소스의 동작 구간에서 피크 전력 동작 구간을 구분하는 적어도 하나의 타이밍을 포함할 수 있다. 조정 타이밍은, 리소스의 기준 소비 전력이 급변하는 타이밍을 포함할 수 있다. 또한, 조정 타이밍은, 리소스의 동작이 소정 진행률까지 진행된 타이밍을 포함할 수 있다.
실시 예에 따라, 주파수 조정부(115)는 조정 타이밍에서 리소스들(RS1~RSn)에게 우선 순위를 부여하고, 우선 순위에 따라 리소스들(RS1~RSn)의 허용 전력들을 결정할 수 있다. 구체적으로, 주파수 조정부(115)는 어떤 리소스의 우선 순위가 참조 레벨보다 높을 때, 해당 리소스의 기준 소비 전력에 대한 허용 전력의 비율이 참조 비율보다 높도록, 해당 리소스의 허용 전력을 결정할 수 있다. 예를 들어, 어떤 리소스의 우선 순위가 참조 레벨보다 높을 때, 해당 리소스의 기준 소비 전력에 대한 허용 전력의 비율은 1일 수 있다.
실시 예에 따라, 주파수 조정부(115)는 조정 타이밍에서 동일한 우선 순위를 가진 리소스들에 대해, 해당 리소스들의 기준 소비 전력들의 비에 따라 전력 버짓을 해당 리소스들의 허용 전력들로 분할할 수 있다.
리소스들(RS1~RSn)은 하드웨어로서, 코어, CPU, DMA, 버스, 드라이버 및 입출력 장치 등을 포함할 수 있다. 리소스들(RS1~RSn)은 클럭 신호들(CL1~CLn)을 각각 수신하고, 클럭 신호들(CL1~CLn)의 주파수들(FQ1~FQn)을 각각의 동작 주파수들로 하여 동작할 수 있다.
메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다.
메모리 장치(120)는 비휘발성 메모리 장치(120) 또는 휘발성 메모리 장치(120)일 수 있다. 비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치(120), FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 휘발성 메모리 장치(120)는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등을 포함할 수 있다.
도3a 내지 도3c는 도1의 제1 내지 제3 리소스들(RS1~RS3)에 대한 조정 타이밍들을 예시적으로 설명하기 위한 도면들이다. 도3a 내지 도3c의 그래프들은 제1 내지 제3 리소스들(RS1~RS3)의 시간에 따른 기준 소비 전력들을 도시한다. 전력 버짓이 충분하다면, 제1 내지 제3 리소스들(RS1~RS3) 각각은 자신의 기준 소비 전력을 소비하면서 동작할 것이다.
상술한 바와 같이, 주파수 조정 동작은 조정 타이밍에서 전력 버짓이 충분한지 불충분한지 여부를 판단하여 수행될 수 있다. 조정 타이밍은 동작하는 리소스의 부분 동작 구간들을 구분하는 타이밍일 수 있다.
우선, 도3a를 참조하면, 제1 리소스(RS1)의 전체 동작 구간은 부분 동작 구간들(RG11, RG12)로 구분될 수 있다. 타이밍(T11)부터 타이밍(T12)까지의 부분 동작 구간(RG11)은 제1 리소스(RS1)가 피크 전력(PW11)을 소비하는 구간일 수 있다. 타이밍(T12)부터 타이밍(T13)까지의 부분 동작 구간(RG12)은 부분 동작 구간(RG11)을 제외한 나머지 구간일 수 있다.
제1 리소스(RS1)와 관련한 조정 타이밍은 타이밍들(T11~T13) 중 적어도 하나의 타이밍일 수 있다. 주파수 조정부(115)는 제1 리소스(RS1)와 관련한 조정 타이밍에서 제1 리소스(RS1)를 포함하는 모든 동작 중인 리소스들의 기준 소비 전력들의 합이 전력 버짓을 초과하는지를 판단하고, 판단 결과에 따라 동작 주파수들을 결정할 수 있다.
도3b를 참조하면, 제2 리소스(RS2)의 전체 동작 구간은 부분 동작 구간들(RG21, RG22)로 구분될 수 있다. 타이밍(T21)부터 타이밍(T22)까지의 부분 동작 구간(RG21)은 제2 리소스(RS2)가 기준 소비 전력(PW21)을 소비하는 구간일 수 있다. 타이밍(T22)부터 타이밍(T23)까지의 부분 동작 구간(RG22)은 제2 리소스(RS2)가 기준 소비 전력(PW22)을 소비하는 구간일 수 있다. 즉, 제2 리소스(RS2)의 전체 동작 구간은 피크 전력이 아니더라도 제2 리소스(RS2)의 기준 소비 전력이 급변하는 타이밍(T22)에서 부분 동작 구간들(RG21, RG22)로 구분될 수 있다.
제2 리소스(RS2)와 관련한 조정 타이밍은 타이밍들(T21~T23) 중 적어도 하나의 타이밍일 수 있다. 주파수 조정부(115)는 제2 리소스(RS2)와 관련한 조정 타이밍에서 제2 리소스(RS2)를 포함하는 모든 동작 중인 리소스들의 기준 소비 전력들의 합이 전력 버짓을 초과하는지를 판단하고, 판단 결과에 따라 동작 주파수들을 결정할 수 있다.
도3c를 참조하면, 제3 리소스(RS3)의 전체 동작 구간은 부분 동작 구간들(RG31, RG32)로 구분될 수 있다. 타이밍(T31)부터 타이밍(T32)까지의 부분 동작 구간(RG31)은 제3 리소스(RS3)의 동작이 소정 진행률, 예를 들어, 50%까지 진행된 구간일 수 있다. 타이밍(T32)부터 타이밍(T33)까지의 부분 동작 구간(RG32)은 부분 동작 구간(RG31)을 제외한 나머지 구간일 수 있다. 제3 리소스(RS3)는 부분 동작 구간들(RG31, RG32) 내내 기준 소비 전력(PW31)을 소비할 수 있다.
제3 리소스(RS3)와 관련한 조정 타이밍은 타이밍들(T31~T33) 중 적어도 하나의 타이밍일 수 있다. 주파수 조정부(115)는 제3 리소스(RS3)와 관련한 조정 타이밍에서 제3 리소스(RS3)를 포함하는 모든 동작 중인 리소스들의 기준 소비 전력들의 합이 전력 버짓을 초과하는지를 판단하고, 판단 결과에 따라 동작 주파수들을 결정할 수 있다.
도3a 내지 도3c에 도시된 제1 내지 제3 리소스들(RS1~RS3)의 기준 소비 전력들은 미리 실험을 통해 결정되므로, 부분 동작 구간들 및 타이밍들도 미리 실험을 통해 결정될 수 있다.
도4는 부분 동작 구간-기준 소비 전력 테이블(RGPWT)을 도시하는 도면이다.
부분 동작 구간-기준 소비 전력 테이블(RGPWT)은, 리소스들(RS1~RSn) 각각에 대해 부분 동작 구간들 및 부분 동작 구간들의 기준 소비 전력들을 포함할 수 있다.
도4를 참조하면, 주파수 조정부(115)는 부분 동작 구간-기준 소비 전력 테이블(RGPWT)을 참조하여, 각각의 제1 내지 제3 리소스들(RS1~RS3)이 동작하는 동안 어떤 부분 동작 구간들이 진행 중인지, 기준 소비 전력은 얼마인지, 조정 타이밍에 도달했는지를 판단하고, 상술한 방법에 따라 주파수 조정 동작을 수행할 수 있다.
한편, 도3a 내지 도3c 및 도4에서 제1 내지 제3 리소스들(RS1~RS3) 각각에 대해 부분 동작 구간들이 2개로 구분된 것은 예시일 뿐이고, 부분 동작 구간들의 개수는 이에 제한되지 않는다.
이제, 상술한 조정 타이밍에서 리소스의 허용 전력이 리소스의 우선 순위에 따라 결정될 수 있다.
리소스는 태스크를 처리할 때 소정 우선 순위를 부여받을 수 있다. 리소스의 우선 순위를 결정하는 기준은 다양할 수 있다.
예를 들어, 리소스는 호스트 장치의 요청에 관련된 태스크를 처리할 때 높은 우선 순위를 부여받을 수 있다. 반면에, 리소스는 호스트 장치의 요청과 무관하게, 메모리 시스템(100)의 백그라운드 동작에 관련된 태스크를 처리할 때 낮은 우선 순위를 부여받을 수 있다.
다른 예로서, 리소스는 태스크에 대한 평균 처리 시간이 기준 시간보다 짧을 때, 높은 우선 순위를 부여받을 수 있다. 반면에, 리소스는 태스크에 대한 평균 처리 시간이 기준 시간보다 길 때, 낮은 우선 순위를 부여받을 수 있다.
다른 예로서, 리소스는 메모리 장치(120)의 리드 동작에 관련된 태스크를 처리할 때, 높은 우선 순위를 부여받을 수 있다. 반면에, 리소스는 메모리 장치(120)의 라이트 동작에 관련된 태스크를 처리할 때, 낮은 우선 순위를 부여받을 수 있다.
한편, 리소스의 우선 순위는 높음/낮음으로 구분되는 2개의 레벨들로 부여되거나, 높음/중간/낮음으로 구분되는 3개의 레벨들로 부여되거나, 그 이상의 개수들로 구분되는 레벨들로 부여될 수 있다.
본 발명에 따르면, 주파수 조정부(115)는 리소스의 우선 순위를 결정하고, 어떤 리소스의 우선 순위가 참조 레벨보다 높을 때, 해당 리소스의 기준 소비 전력에 대한 허용 전력의 비율(이하, 허용 전력 비율)이 참조 비율보다 높도록, 해당 리소스의 허용 전력을 결정할 수 있다.
도5는 도1의 주파수 조정부(115)가 리소스들의 우선 순위에 따라 허용 전력들을 결정하는 방법을 설명하기 위한 도면이다.
그래프(G52)를 참조하면, 타이밍(T51)부터 타이밍(T55)까지 하나 이상의 리소스들이 동작 중일 수 있다. 그래프(G51)를 참조하면, 타이밍(T52)부터 타이밍(T54)까지 높은 우선 순위의 제2 리소스(RS2)가 동작할 수 있다. 제2 리소스(RS2)와 관련한 타이밍들(T52~T54)은 도3b를 참조하여 설명한 바와 같이 동작 주파수들을 조정하는 조정 타이밍들일 수 있다.
도5를 참조하면, 우선, 구간(RG51)에서, 하나 이상의 리소스들이 동작 중일 수 있다. 예를 들어, 구간(RG51)에서 동작 중인 리소스들은 참조 레벨보다 낮은 동일한 우선 순위를 가질 수 있다. 구간(RG51)에서 동작 중인 리소스들의 기준 소비 전력들의 합(PW51)이 전력 버짓(BGT)을 초과할 때, 주파수 조정부(115)는 리소스들의 동작 주파수들을 조정하기 위해 리소스들의 허용 전력들을 결정할 수 있다. 리소스들의 허용 전력들의 합, 즉, 총 허용 전력은 전력 버짓(BGT)과 일치할 수 있다. 동일한 우선 순위를 가지는 리소스들에게 허용 전력들을 분배하는 방법은 도6을 참조하여 후술될 것이다.
조정 타이밍(T52)에서 제2 리소스(RS2)가 동작을 시작할 때, 주파수 조정부(115)는 제2 리소스(RS2)가 참조 레벨보다 높은 우선 순위를 가진 것으로 판단할 수 있다. 따라서, 주파수 조정부(115)는 제2 리소스(RS2)의 부분 동작 구간(RG21)에서, 허용 전력 비율을 1로 결정할 수 있다. 즉, 높은 우선 순위를 가진 제2 리소스(RS2)는 기준 소비 전력(PW21)을 그대로 소비하도록 기준 동작 주파수로 동작할 수 있다.
그리고, 주파수 조정부(115)는 전력 버짓(BGT)에서 제2 리소스(RS2)의 허용 전력(PW21)을 뺀 나머지(APW51)를 나머지 리소스들에게 분배할 수 있다.
조정 타이밍(T53)에서, 주파수 조정부(115)는 높은 우선 순위를 가진 제2 리소스(RS2)의 부분 동작 구간(RG22)에서, 허용 전력 비율을 1로 결정할 수 있다. 즉, 높은 우선 순위를 가진 제2 리소스(RS2)는 기준 소비 전력(PW22)을 그대로 소비하도록 기준 동작 주파수로 동작할 수 있다.
그리고, 주파수 조정부(115)는 전력 버짓(BGT)에서 제2 리소스(RS2)의 허용 전력(PW22)을 뺀 나머지(APW52)를 나머지 리소스들에게 분배할 수 있다.
조정 타이밍(T54)에서 제2 리소스(RS2)가 동작을 종료할 때, 주파수 조정부(115)는 구간(RG52)에서 동작 중인 리소스들의 기준 소비 전력들의 합(PW51)이 전력 버짓(BGT)을 초과하는 것으로 결정할 수 있다. 주파수 조정부(115)는 리소스들의 동작 주파수들을 조정하기 위해 리소스들의 허용 전력들을 결정할 수 있다.
도6은 도1의 주파수 조정부(115)가 동일한 우선 순위를 가지는 제4 리소스(RS4)와 제5 리소스(RS5)에게 허용 전력들을 분배하는 방법을 설명하기 위한 도면이다. 그래프(G51)는 제4 리소스(RS4)의 기준 소비 전력을 나타내고, 그래프(G52)는 제5 리소스(RS5)의 기준 소비 전력을 나타낼 수 있다. 제4 리소스(RS4)와 제5 리소스(RS5)는 타이밍(T61)부터 타이밍(T62)까지의 구간(RG61)에서 동시에 동작할 수 있다. 제4 리소스(RS4)와 제5 리소스(RS5)는 동일한 우선 순위를 가질 수 있다. 도6은 2개의 제4 및 제5 리소스들(RS4, RS5)에게 허용 전력들을 분배하지만, 3개 이상의 리소스들에게 허용 전력들을 분배하는 방법은 이와 유사할 수 있다.
도6을 참조하면, 제4 및 제5 리소스들(RS4, RS5)의 기준 소비 전력들(PW4, PW5)의 합은 전력 버짓(BGT)을 초과할 수 있다. 따라서, 주파수 조정부(115)는 제4 및 제5 리소스들(RS4, RS5)의 기준 소비 전력들(PW4, PW5)의 비에 따라 전력 버짓(BGT)을 제4 및 제5 리소스들(RS4, RS5)의 허용 전력들(APW4, APW4)로 분할할 수 있다.
예를 들어, 어떤 리소스의 허용 전력은 아래 [식1]에 따라 산출될 수 있다. 총 기준 소비 전력은 허용 전력들을 분배받게 될 리소스들의 기준 소비 전력들의 합일 수 있다.
[식1] 리소스의 허용 전력=전력 버짓 x (리소스의 기준 소비 전력/총 기준 소비 전력).
한편, 리소스들은 예를 들어 도5의 구간(RG21)에서처럼 전력 버짓의 일부만을 허용 전력들로 분배받을 수도 있다. 이러한 경우, 주파수 조정부(115)는 리소스들의 기준 소비 전력들의 비에 따라 남은 전력 버짓을 해당 리소스들의 허용 전력들로 분할할 것이다. 예를 들어, 어떤 리소스의 허용 전력은 상기 [식1]에서 전력 버짓 대신 남은 전력 버짓을 대입하여 계산될 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214), 메모리 인터페이스 유닛(1215) 및 클럭 생성부(1216)를 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
클럭 생성부(1216)는 클럭 신호들을 생성하여 SSD(1200) 내부의 리소스들로 각각 제공할 수 있다. 클럭 생성부(1216)는 도1의 클럭 생성부(111)와 실질적으로 동일하게 구성될 수 있다. 즉, 클럭 생성부(1216)는 조정 타이밍에서 클럭 신호들의 주파수들을 조정할 수 있다. 클럭 생성부(1216)는 리소스들의 우선 순위 및 기본 소비 전력을 고려하여 리소스들에게 각각 허용할 허용 전력들을 결정학, 허용 전력들에 근거하여 주파수들을 조정할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 7에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 10을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 7의 SSD(1200), 도 8의 메모리 시스템(2200), 도 9의 메모리 시스템(3200)으로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100:
110: 컨트롤러
111: 클럭 생성부
115: 주파수 조정부
RS1~RSn: 리소스들
120: 메모리 장치

Claims (22)

  1. 복수의 리소스들; 및
    상기 리소스들의 동작 주파수들을 적어도 하나의 조정 타이밍에서 조정하도록 구성된 주파수 조정부를 포함하되,
    상기 조정 타이밍은, 상기 리소스들 중 적어도 하나의 리소스의 부분 동작 구간들을 구분하는 적어도 하나의 타이밍을 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 주파수 조정부는, 상기 조정 타이밍에서 전력 버짓을 상기 리소스들에게 허용될 허용 전력들로 분할하고, 상기 허용 전력들에 근거하여 상기 동작 주파수들을 결정하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 주파수 조정부는, 허용 전력-동작 주파수 테이블을 참조하여, 상기 동작 주파수들을 결정하고,
    상기 허용 전력-동작 주파수 테이블은 상기 리소스들 각각의 허용 전력에 대응하는 동작 주파수를 포함하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 주파수 조정부는, 상기 조정 타이밍에서 제1 리소스의 우선 순위가 참조 순위보다 높을 때 상기 제1 리소스의 기준 소비 전력에 대한 상기 제1 리소스의 허용 전력의 비율이 참조 비율보다 높도록, 상기 허용 전력을 결정하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 주파수 조정부는, 상기 허용 전력의 비율에 따라 상기 제1 리소스의 기준 동작 주파수를 조정함으로써 상기 제1 리소스의 동작 주파수를 결정하는 메모리 시스템.
  6. 제2항에 있어서,
    상기 주파수 조정부는, 상기 조정 타이밍에서 상기 리소스들의 기준 소비 전력들의 비를 산출하고, 상기 기준 소비 전력들의 비에 따라 상기 전력 버짓을 상기 허용 전력들로 분할하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 주파수 조정부는, 상기 허용 전력들에 근거하여 제1 리소스의 기준 소비 전력에 대한 상기 제1 리소스의 허용 전력의 비율을 계산하고, 상기 허용 전력의 비율에 따라 상기 제1 리소스의 기준 동작 주파수를 조정함으로써 상기 제1 리소스의 동작 주파수를 결정하는 메모리 시스템.
  8. 제2항에 있어서,
    상기 주파수 조정부는, 상기 조정 타이밍에서 상기 리소스들의 기준 소비 전력들의 합이 상기 전력 버짓을 초과할 때 상기 리소스들의 기준 동작 주파수들을 조정함으로써 상기 동작 주파수들을 조정하고, 상기 기준 소비 전력들의 합이 상기 전력 버짓을 초과하지 않을 때 상기 리소스들의 기준 동작 주파수들을 유지하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 부분 동작 구간들은 상기 리소스의 피크 전력 동작 구간을 포함하는 메모리 시스템.
  10. 제1항에 있어서,
    상기 부분 동작 구간들은 상기 리소스의 기준 소비 전력이 급변하는 타이밍에서 구분되는 메모리 시스템.
  11. 제1항에 있어서,
    상기 부분 동작 구간들은 상기 리소스의 동작이 소정 진행률까지 진행된 타이밍에서 구분되는 메모리 시스템.
  12. 복수의 리소스들의 동작 주파수들을 적어도 하나의 조정 타이밍에서 조정하는 단계를 포함하되,
    상기 조정 타이밍은, 상기 리소스들 중 적어도 하나의 리소스의 부분 동작 구간들을 구분하는 적어도 하나의 타이밍을 포함하는 메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 동작 주파수들을 조정하는 단계는,
    상기 조정 타이밍에서 전력 버짓을 상기 리소스들에게 허용될 허용 전력들로 분할하는 단계; 및
    상기 허용 전력들에 근거하여 상기 동작 주파수들을 조정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 동작 주파수들을 조정하는 단계는, 허용 전력-동작 주파수 테이블을 참조하여, 상기 동작 주파수들을 결정하는 단계를 포함하고,
    상기 허용 전력-동작 주파수 테이블은 상기 리소스들 각각의 허용 전력의 값에 대응하는 동작 주파수의 값을 포함하는 메모리 시스템의 동작 방법.
  15. 제13항에 있어서,
    상기 전력 버짓을 상기 허용 전력들로 분할하는 단계는, 상기 조정 타이밍에서 제1 리소스의 우선 순위가 참조 순위보다 높을 때 상기 제1 리소스의 기준 소비 전력에 대한 상기 제1 리소스의 허용 전력의 비율이 참조 비율보다 높도록, 상기 허용 전력을 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 동작 주파수들을 조정하는 단계는, 상기 허용 전력의 상기 비율에 따라 상기 제1 리소스의 기준 동작 주파수를 조정함으로써 상기 제1 리소스의 동작 주파수를 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제13항에 있어서,
    상기 전력 버짓을 상기 허용 전력들로 분할하는 단계는,
    상기 조정 타이밍에서 상기 리소스들의 기준 소비 전력들의 비를 산출하는 단계; 및
    상기 기준 소비 전력들의 상기 비에 따라 상기 전력 버짓을 상기 허용 전력들로 분할하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 동작 주파수들을 조정하는 단계는,
    상기 허용 전력들에 근거하여 제1 리소스의 기준 소비 전력에 대한 상기 제1 리소스의 허용 전력의 비율을 계산하는 단계; 및
    상기 허용 전력의 상기 비율에 따라 상기 제1 리소스의 기준 동작 주파수를 조정함으로써 상기 제1 리소스의 동작 주파수를 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제13항에 있어서,
    상기 동작 주파수들을 조정하는 단계는,
    상기 조정 타이밍에서 상기 리소스들의 기준 소비 전력들의 합이 상기 전력 버짓을 초과할 때, 상기 리소스들의 기준 동작 주파수들을 조정함으로써 상기 동작 주파수들을 결정하는 단계; 및
    상기 기준 소비 전력들의 합이 상기 전력 버짓을 초과하지 않을 때, 상기 기준 동작 주파수들을 유지하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제12항에 있어서,
    상기 부분 동작 구간들은 상기 리소스의 피크 전력 동작 구간을 포함하는 메모리 시스템의 동작 방법.
  21. 제12항에 있어서,
    상기 부분 동작 구간들은 상기 리소스의 기준 소비 전력이 급변하는 타이밍에서 구분되는 메모리 시스템의 동작 방법.
  22. 제12항에 있어서,
    상기 부분 동작 구간들은 상기 리소스의 동작이 소정 진행률까지 진행된 타이밍에서 구분되는 메모리 시스템의 동작 방법.
KR1020180012922A 2018-02-01 2018-02-01 메모리 시스템 및 그것의 동작 방법 KR102615227B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180012922A KR102615227B1 (ko) 2018-02-01 2018-02-01 메모리 시스템 및 그것의 동작 방법
US16/116,327 US10891075B2 (en) 2018-02-01 2018-08-29 Memory system and operating method thereof
TW107136603A TWI797178B (zh) 2018-02-01 2018-10-17 記憶體系統及其操作方法
CN201811381768.2A CN110109610B (zh) 2018-02-01 2018-11-20 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180012922A KR102615227B1 (ko) 2018-02-01 2018-02-01 메모리 시스템 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190093366A true KR20190093366A (ko) 2019-08-09
KR102615227B1 KR102615227B1 (ko) 2023-12-18

Family

ID=67392153

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180012922A KR102615227B1 (ko) 2018-02-01 2018-02-01 메모리 시스템 및 그것의 동작 방법

Country Status (4)

Country Link
US (1) US10891075B2 (ko)
KR (1) KR102615227B1 (ko)
CN (1) CN110109610B (ko)
TW (1) TWI797178B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7177350B2 (ja) * 2019-02-12 2022-11-24 富士通株式会社 ジョブ電力予測プログラム、ジョブ電力予測方法、およびジョブ電力予測装置
KR20220053177A (ko) 2020-10-22 2022-04-29 삼성전자주식회사 스토리지 장치, 멀티-컴포넌트 장치 및 이의 동작 제어 방법
WO2022252120A1 (en) * 2021-06-01 2022-12-08 Yangtze Memory Technologies Co., Ltd. Power management for memory system
KR20230097169A (ko) 2021-06-01 2023-06-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 시스템의 전력 관리
US12086428B2 (en) * 2021-11-15 2024-09-10 Samsung Electronics Co., Ltd. Memory controller adjusting power, memory system including same, and operating method for memory system
US12112048B2 (en) 2022-09-07 2024-10-08 SanDisk Technologies, Inc. Adaptive tuning of memory device clock rates based on dynamic parameters
US11838033B1 (en) 2022-09-20 2023-12-05 Western Digital Technologies, Inc. Partial speed changes to improve in-order transfer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161428A1 (en) * 2007-12-20 2009-06-25 Zohar Unger Load balancing by using clock gears
KR20150045253A (ko) * 2013-10-18 2015-04-28 에스케이하이닉스 주식회사 데이터 저장 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3794312B2 (ja) * 2001-11-08 2006-07-05 ソニー株式会社 電源電圧周波数制御回路
US7228446B2 (en) * 2004-12-21 2007-06-05 Packet Digital Method and apparatus for on-demand power management
JP4170302B2 (ja) * 2005-03-10 2008-10-22 富士通株式会社 負荷制御装置および負荷制御プログラム
JP4794370B2 (ja) * 2006-06-20 2011-10-19 株式会社日立製作所 省電力とパフォーマンスを両立したストレージシステム及び記憶制御方法
JP4829029B2 (ja) 2006-08-02 2011-11-30 株式会社東芝 メモリシステム及びメモリチップ
US7969809B2 (en) * 2008-08-05 2011-06-28 Sandisk Il Ltd. Power consumption-oriented management of a storage system
US8478928B2 (en) * 2009-04-23 2013-07-02 Samsung Electronics Co., Ltd. Data storage device and information processing system incorporating data storage device
US20100274933A1 (en) * 2009-04-24 2010-10-28 Mediatek Inc. Method and apparatus for reducing memory size and bandwidth
US20110173462A1 (en) 2010-01-11 2011-07-14 Apple Inc. Controlling and staggering operations to limit current spikes
US8826051B2 (en) * 2010-07-26 2014-09-02 Apple Inc. Dynamic allocation of power budget to a system having non-volatile memory and a processor
US9477586B1 (en) * 2011-11-03 2016-10-25 Altera Corporation Power-aware memory controller circuitry
US9223378B2 (en) * 2012-09-26 2015-12-29 Hewlett Packard Enterprise Development Lp Sensing current to protect a fuse
US9235665B2 (en) * 2012-10-10 2016-01-12 Sandisk Technologies Inc. System, method and apparatus for handling power limit restrictions in flash memory devices
US9454448B2 (en) * 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US10146293B2 (en) * 2014-09-22 2018-12-04 Western Digital Technologies, Inc. Performance-aware power capping control of data storage devices
US10268262B2 (en) * 2015-08-02 2019-04-23 Dell Products, L.P. Dynamic peak power limiting to processing nodes in an information handling system
US10831384B2 (en) * 2017-08-31 2020-11-10 Micron Technology, Inc. Memory device with power management
US10514748B2 (en) * 2017-09-27 2019-12-24 Western Digital Technologies, Inc. Reactive power management for non-volatile memory controllers
KR102532206B1 (ko) * 2017-11-09 2023-05-12 삼성전자 주식회사 메모리 컨트롤러 및 그것을 포함하는 스토리지 장치
US10372373B1 (en) * 2018-01-29 2019-08-06 Western Digital Technologies, Inc. Adaptive power balancing for memory device operations

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161428A1 (en) * 2007-12-20 2009-06-25 Zohar Unger Load balancing by using clock gears
KR20150045253A (ko) * 2013-10-18 2015-04-28 에스케이하이닉스 주식회사 데이터 저장 장치

Also Published As

Publication number Publication date
US20190235791A1 (en) 2019-08-01
TW201935485A (zh) 2019-09-01
CN110109610B (zh) 2023-02-17
KR102615227B1 (ko) 2023-12-18
US10891075B2 (en) 2021-01-12
CN110109610A (zh) 2019-08-09
TWI797178B (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
KR102615227B1 (ko) 메모리 시스템 및 그것의 동작 방법
US20160210060A1 (en) Dynamic resource allocation within storage devices
CN110968261B (zh) 存储器系统及其操作方法
KR102381233B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
US10228866B2 (en) Performance tuning for storage devices
KR102691906B1 (ko) 저장 장치 및 그 동작 방법
KR20190023296A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20230059366A (ko) 메모리 시스템의 컨트롤러 및 그것의 동작 방법
TWI712038B (zh) 非揮發性記憶體裝置和包括其的數據儲存裝置之操作方法
KR20220064786A (ko) Ufs 장치, ufs 장치의 동작 방법 및 ufs 장치를 포함하는 시스템
KR20210056628A (ko) 메모리 시스템
KR102527925B1 (ko) 메모리 시스템 및 그것의 동작 방법
US20190265897A1 (en) Information processing apparatus and storage device
US11755459B2 (en) Management of a debug buffer based on priority information
KR102655360B1 (ko) 컨트롤러, 데이터 저장 장치 및 그것의 동작 방법
KR20220068385A (ko) 메모리 시스템
KR102672193B1 (ko) 전자 장치
KR20210011198A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US11934684B2 (en) Maximum data transfer size per tenant and command type
US12105574B2 (en) Data storage with real time dynamic clock frequency control
US11893253B1 (en) Dynamic TD-PPM state and die mapping in multi-NAND channels
US12118219B2 (en) Asymmetric time division peak power management (TD-PPM) timing windows
US10867644B2 (en) Memory system and operating method thereof
KR102668125B1 (ko) 메모리 시스템 및 그것의 동작 방법
KR20210059960A (ko) 데이터 저장 장치, 스토리지 시스템 및 데이터 저장 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant