KR20220068385A - 메모리 시스템 - Google Patents

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KR20220068385A
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inefficiency
memory
memory area
garbage collection
controller
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KR1020200155122A
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권순현
정석훈
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은 복수의 메모리 영역들을 포함하는 저장 매체; 및 상기 복수의 메모리 영역들 중 메모리 영역의 무효율 증가량에 따라 상기 메모리 영역에 대한 가비지 컬렉션 동작을 지연시키도록 구성된 컨트롤러를 포함 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 가비지 컬렉션 동작을 효율적으로 수행할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 영역들을 포함하는 저장 매체; 및 상기 복수의 메모리 영역들 중 메모리 영역의 무효율 증가량에 따라 상기 메모리 영역에 대한 가비지 컬렉션 동작을 지연시키도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 영역들을 포함하는 저장 매체; 및 상기 복수의 메모리 영역들 중 무효율이 빠르게 증가하는 제1 메모리 영역에 대해 가비지 컬렉션 동작을 지연시키도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 영역들을 포함하는 저장 매체; 및 상기 복수의 메모리 영역들 중 메모리 영역에 대해 현재 업데이트 시점의 무효율 및 이전 업데이트 시점의 무효율에 근거하여 상기 현재 업데이트 시점의 무효율 증가량을 계산하고, 상기 무효율 증가량을 무효율 증가량 테이블에 추가하도록 구성된 컨트롤러를 포함하되, 상기 무효율 증가량 테이블은 하나 이상의 업데이트 시점들의 상기 메모리 영역의 무효율 증가량들을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 가비지 컬렉션 동작을 효율적으로 수행할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 본 발명의 실시 예에 따라 도1의 GC 매니저가 무효율 증가량 테이블을 업데이트하는 방법을 도시하는 도면,
도3은 본 발명의 실시 예에 따라 도1의 GC 매니저가 GC 동작의 지연 및 선행을 판단하는 방법을 설명하기 위한 도면,
도3은 본 발명의 실시 예에 따라 도1의 GC 매니저가 GC 동작의 지연 및 선행을 판단하는 방법을 설명하기 위한 도면,
도5는 본 발명의 실시 예에 따라 도1의 GC 매니저가 GC 동작의 선행을 판단하는 방법을 설명하기 위한 도면,
도6은 본 발명의 실시 예에 따른 GC 후보 리스트 및 GC 지연 리스트를 도시하는 도면,
도7은 본 발명의 실시 예에 따른 도1의 GC 매니저의 동작 방법을 도시하는 순서도,
도8은 본 발명의 실시 예에 따른 도1의 GC 매니저의 동작 방법을 도시하는 순서도,
도9는 본 발명의 실시 예에 따른 도1의 GC 매니저의 동작 방법을 도시하는 순서도,
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 14는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive)를 포함할 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 저장 매체(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 지시에 따라 포그라운드 동작을 수행하기 위해 저장 매체(120)를 제어할 수 있다. 포그라운드 동작은 호스트 장치의 지시, 즉, 라이트 요청 및 리드 요청에 따라 저장 매체(120)에 데이터를 라이트하고 저장 매체(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
또한, 컨트롤러(110)는 호스트 장치와 독립적으로 내부적으로 필요한 백그라운드 동작을 수행하기 위해서 저장 매체(120)를 제어할 수 있다. 백그라운드 동작은 저장 매체(120)에 대한 웨어 레벨링 동작, 가비지 컬렉션 동작(이하, GC 동작), 소거 동작, 리드 리클레임 동작, 및 리프레시 동작 중 적어도 하나를 포함할 수 있다. 백그라운드 동작은 포그라운드 동작처럼 저장 매체(120)에 데이터를 라이트하고 저장 매체(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
컨트롤러(110)는 GC 매니저(111)를 포함할 수 있다.
GC 매니저(111)는 무효율이 빠르게 증가하는 메모리 영역에 대해 다른 메모리 영역보다 GC 동작을 지연시킬 수 있다. 또한 GC 매니저(111)는 무효율이 느리게 증가하는 메모리 영역에 대해 다른 메모리 영역보다 GC 동작을 선행시킬 수 있다. 실시 예에 따라, GC 매니저(111)는 메모리 시스템(100)의 성능 저하의 가능성을 추가적으로 예측하여, 무효율이 느리게 증가하는 메모리 영역에 대해 다른 메모리 영역보다 GC 동작을 선행시킬 수 있다.
무효율 증가 속도를 판단하기 위해서, GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 관리할 수 있다. 무효율 증가량 테이블(IVTB)은 하나 이상의 업데이트 시점들에서의 각 메모리 영역의 무효율 증가량들을 포함할 수 있다.
구체적으로, GC 매니저(111)는 각 메모리 영역에 대해, 현재 업데이트 시점의 무효율과 이전 업데이트 시점의 무효율의 차이를 현재 업데이트 시점의 무효율 증가량으로 계산하고, 계산된 무효율 증가량을 무효율 증가량 테이블(IVTB)에 추가할 수 있다.
그리고 GC 매니저(111)는 업데이트된 무효율 증가량 테이블(IVTB)을 참조하여 메모리 영역의 하나 이상의 무효율 증가량들의 평균이 제1 임계값(이하, 지연 임계값)보다 크다고 결정될 때, 해당 메모리 영역의 무효율이 빠르게 증가한다고 결정하고, 해당 메모리 영역에 대해 GC 동작을 지연시킬 수 있다. 여기서, 하나 이상의 무효율 증가량들은 현재 업데이트 시점의 무효율 증가량부터 소정 개수로 선택될 수 있다.
반면에, GC 매니저(111)는 업데이트된 무효율 증가량 테이블(IVTB)을 참조하여 메모리 영역의 하나 이상의 무효율 증가량들의 평균이 제2 임계값(이하, 선행 임계값)보다 작다고 결정될 때, 해당 메모리 영역의 무효율이 느리게 증가한다고 결정하고, 해당 메모리 영역에 대해 GC 동작을 선행시킬 수 있다. 실시 예에 따라, GC 매니저(111)는 무효율이 느리게 증가하는 메모리 영역에 대해 GC 동작을 수행하더라도 메모리 시스템(100)의 동작 성능이 저하되지 않을 것으로 예측될 때, 해당 메모리 영역에 대해 GC 동작을 선행시킬 수 있다.
실시 예에 따라, GC 매니저(111)는 메모리 영역들(MR1~MRm) 중 SLC(Single Level Cell) 버퍼들로 사용되는 메모리 영역들에 대해서 상술한 바에 따라 무효율 증가량 테이블(IVTB)을 통해 GC 동작의 지연/선행을 결정할 수 있다.
정리하면, 메모리 영역에서 지역성에 따라 자연적으로 무효화가 빠르게 진행 중일 때, 해당 메모리 영역에 대해서는 GC 동작이 굳이 수행될 필요가 없을 수 있다. 따라서 GC 매니저(111)는 무효율이 빠르게 증가하는 메모리 영역에 대해 GC 동작을 지연시킴으로써 불필요한 GC 동작을 억제할 수 있다.
또한, 메모리 영역에 대해 무효화가 더디게 진행되지 않을 때, 해당 메모리 영역은 콜드 데이터를 저장하는 상태일 수 있다. 따라서, GC 매니저(111)는 해당 메모리 영역에 대한 웨어 레벨링 동작 대신에 GC 동작을 선행함으로써 추후에 발생했을 부담(Burden)을 감소시킬 수 있다. 이 경우, GC 동작은 해당 콜드 데이터를 리프레쉬함으로써 데이터 신뢰성을 계속 유지시키는 역할도 할 수 있다. 또한, SLC 버퍼들에 대해 GC 동작을 선행시킬 경우, SLC 버퍼들의 여유 공간을 지속적으로 확보할 수 있으므로 호스트 장치에 대한 응답 성능이 탁월하게 향상될 수 있다.
실시 예에 따라, 컨트롤러(110)는 무효율 증가량 테이블(IVTB) 대신 유효율 감소량 테이블에 근거하여 동작할 수 있다. 이 경우, 유효율 감소량 테이블은 각 메모리 영역의 유효율 감소량을 포함할 수 있다. 각 메모리 영역에 대해, 현재 업데이트 시점의 유효율 감소량은 이전 업데이트 시점의 유효율과 현재 업데이트 시점의 유효율의 차이에 근거하여 계산될 수 있다. 따라서, 컨트롤러(110)는 유효율 감소량 테이블을 참조하여 유효율이 빠르게 감소하는 메모리 영역에 대해 GC 동작을 지연시키고, 유효율이 느리게 감소하는 메모리 영역에 대해 GC 동작을 선행시킬 수 있다. 즉, 메모리 영역의 유효율과 무효율은 보수 관계에 있으므로 어떤 것을 사용하더라도 본 발명의 적용이 가능할 것이다.
저장 매체(120)는 호스트 장치로부터 전송된 데이터를 컨트롤러(110)의 제어에 따라 저장할 수 있다.
컨트롤러(110)는 저장 매체(120)에 복수의 메모리 영역들(MR1~MRm)을 구성할 수 있다. 각 메모리 영역은 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 저장 매체(120)에서 소거 동작이 수행되는 단위일 수 있다. 각 메모리 블록은 복수의 메모리 유닛들을 포함할 수 있다. 메모리 유닛은 저장 매체(120)에서 라이트 동작 및 리드 동작이 수행되는 단위일 수 있다.
저장 매체(120)는 컨트롤러(110)의 제어에 따라, 단일의 메모리 영역을 구성하는 메모리 블록들을 병렬적으로 액세스할 수 있다. 이러한 병렬 액세스 방식은 저장 매체(120)로/로부터 한번에 라이트/리드하는 데이터 양을 확장하므로, 메모리 시스템(100)의 성능을 향상시킬 수 있다.
메모리 영역들(MR1~MRm)은 비어있는 메모리 영역들과 데이터가 적어도 일부 저장된 메모리 영역들을 포함할 수 있다. 비어있는 메모리 영역이 데이터를 저장하기 위해 선택될 때, 메모리 영역이 열려진다고 표현될 수 있다. 즉, 열린 메모리 영역은 데이터가 저장되고 있는 중인 메모리 영역일 수 있다. 열린 메모리 영역에 데이터가 가득 차면 열린 메모리 영역은 닫혀진다고 표현될 수 있다. 즉, 닫힌 메모리 영역은 더 이상 데이터를 새로 저장하지 못하는 메모리 영역일 수 있다.
메모리 영역에 저장되어 있는 데이터는 점차 무효화될 수 있다. 메모리 영역의 무효 데이터 비율(이하, 무효율)이 증가하면 메모리 용량을 확보하기 위해서 해당 메모리 영역에 대한 GC 동작이 수행될 수 있다. GC 동작을 통해 빅팀 메모리 영역에 저장된 유효 데이터는 새로운 메모리 영역으로 이동하고, 빅팀 메모리 영역은 소거 동작에 의해 빈 메모리 영역될 수 있다.
메모리 영역들(MR1~MRm) 중 일부는 SLC 버퍼로서 사용될 수 있다. 메모리 영역들(MR1~MRm) 중 SLC 버퍼가 아닌 다른 일부는 SLC보다 더 많은 데이터를 저장할 수 있는, 예를 들어, TLC 메모리 영역들일 수 있다. 데이터는 SLC 버퍼에 우선적으로 저장되고, SLC 버퍼로부터 TLC 메모리 영역으로 이동될 수 있다.
한편, 단일의 메모리 영역을 구성하는 메모리 블록들은 하나 이상의 비휘발성 메모리 장치들에 위치할 수 있다. 비휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 비휘발성 메모리 장치는 하나 이상의 플래인(Plane)들, 하나 이상의 메모리 칩들, 하나 이상의 메모리 다이들, 또는 하나 이상의 메모리 패키지들을 포함할 수 있다.
도2는 본 발명의 실시 예에 따라 도1의 GC 매니저(111)가 무효율 증가량 테이블(IVTB)을 업데이트하는 방법을 도시하는 도면이다.
도2를 참조하면, 무효율 테이블(TB)에서 시점들(t1~t11)은 메모리 영역들(MR1~MR11)이 순차적으로 닫혀질 때를 의미할 수 있다. 그리고, 무효율 테이블(TB)의 수치들은 시점들(t1~t11) 각각에서 메모리 영역들(MR1~MR11) 중 사용중인 메모리 영역들의 무효율들일 수 있다. 무효율은, 예를 들어, 백분율일 수 있다. GC 매니저(111)는 시점들(t1~t11) 각각에서 메모리 영역들에 저장된 데이터가 유효한지 또는 무효한지에 대한 정보를 참조하여 각 메모리 영역의 무효율을 계산할 수 있다.
예를 들어, 시점(t1)에서 메모리 영역(MR1)이 닫혀지고 메모리 영역들(MR2~MR11)은 비어있을 수 있다. 이 시점(t1)에서 메모리 영역(MR1)의 무효율은 "0"일 수 있다. 이어서 시점(t2)에서 메모리 영역(MR2)이 닫혀질 때 메모리 영역들(MR1, MR2)의 무효율들은 각각 "0"일 수 있다. 시점(t3)에서 메모리 영역(MR3)이 닫혀질 때 메모리 영역(MR1)의 무효율은 "1"이고, 메모리 영역들(MR2, MR3)의 무효율들은 각각 "0"일 수 있다.
무효율 증가량 테이블(IVTB)은 각 메모리 영역의 무효율들에 근거하여 계산된 각 메모리 영역의 무효율 증가량들을 포함할 수 있다. 각 메모리 영역에 대해, 제1 시점의 무효율 증가량은 제1 시점의 무효율과 제1 시점보다 앞선 제2 시점의 무효율의 차이에 근거하여 계산될 수 있다.
실시 예에 따라, 무효율 증가량 테이블(IVTB)은 "n"개의 메모리 영역들이 닫힐 때마다 업데이트될 수 있다. 다른 말로 하면, 무효율 증가량 테이블(IVTB)은 업데이트된 후 "n"개의 메모리 영역들이 닫힐 때 다시 업데이트될 수 있다. 예를 들어, "n"이 "2"일 때, 시점들(t1, t3, t5, t7, t9, t11)에서 무효율 증가량 테이블(IVTB)이 업데이트될 수 있다.
구체적으로, 업데이트 시점(t1)에서, 무효율 증가량 테이블(IVTB)은 초기 값, 예를 들어, "0"을 포함할 수 있다. 업데이트 시점(t1)에서, GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 초기화할 수 있다.
업데이트 시점(t3)에서, GC 매니저(111)는 메모리 영역들(MR1~MR3) 각각에 대해 업데이트 시점(t1)부터 업데이트 시점(t3)까지의 무효율 증가량을 계산할 수 있다. 예를 들어, 메모리 영역(MR1)의 무효율 증가량은 "1"일 수 있다. 메모리 영역들(MR2, MR3) 각각은 시점(t0)에 비어있었으므로 시점(t0)에 메모리 영역들(MR2, MR3) 각각의 무효율은 "0"으로 간주되고, 메모리 영역들(MR2, MR3) 각각의 무효율 증가량은 "0"으로 계산될 수 있다.
이어서, 업데이트 시점(t5)에서, GC 매니저(111)는 메모리 영역들(MR1~MR5) 각각에 대해 업데이트 시점(t3)부터 업데이트 시점(t5)까지의 무효율 증가량을 계산할 수 있다. 예를 들어, 메모리 영역들(MR1, MR3) 각각의 무효율 증가량은 "1"일 수 있다. 메모리 영역들(MR2, MR4, MR5) 각각의 무효율 증가량은 "0"일 수 있다. 유사한 방식으로, GC 매니저(111)는 시점들(t7, t9, t11) 각각에서 사용중인 각 메모리 영역에 대해 이전 업데이트 시점부터 현재 업데이트 시점까지의 무효율 증가량을 계산할 수 있다.
실시 예에 따라, GC 매니저(111)는 무효율 테이블(TB)의 모든 시점들(t1~t11)에서 각 메모리 영역의 무효율들을 계산할 필요없이, 업데이트 시점들(t1, t3, t5, t7, t9, t11)에서만 각 메모리 영역의 무효율들을 계산할 수 있다. 즉, GC 매니저(111)는 이전 업데이트 시점의 무효율 및 현재 업데이트 시점의 무효율에 근거하여 현재 업데이트 시점의 무효율 증가량을 계산하므로, 계산에 필요한 무효율들만 계산할 수 있다. 또한, GC 매니저(111)는 현재 업데이트 시점에서 무효율 증가량을 계산하는데 필요한 무효율들만 무효율 테이블(TB) 또는 다른 구조로 관리할 수 있다.
실시 예에 따라, 무효율 증가량 테이블(IVTB)의 업데이트 시점은 메모리 시스템(100)이 유휴 상태로 진입할 때를 포함할 수 있다.
도3은 본 발명의 실시 예에 따라 도1의 GC 매니저(111)가 GC 동작의 지연 및 선행을 판단하는 방법을 설명하기 위한 도면이다.
도3을 참조하면, GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 각 메모리 영역의 무효율의 증가 속도를 결정할 수 있다. 한편, 본 발명에서 무효율이 느리게 증가하는 것은 무효율이 유지되는 것을 포함할 수 있다.
구체적으로, GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 각 메모리 영역의 무효율 증가량이 지연 임계값보다 크다고 결정될 때, 해당 메모리 영역의 무효율이 빠르게 증가한다고 결정할 수 있다. 반면에, GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 각 메모리 영역의 무효율 증가량이 선행 임계값보다 작다고 결정될 때, 해당 메모리 영역의 무효율이 느리게 증가한다고 결정할 수 있다.
실시 예에 따라, 지연 임계값 및 선행 임계값은 서로 다른 값들이고, 지연 임계값이 선행 임계값보다 클 수 있다. 실시 예에 따라 지연 임계값 및 선행 임계값은 서로 같은 값일 수 있다.
그리고 GC 매니저(111)는 무효율이 빠르게 증가한다고 결정된 메모리 영역에 대해 GC 동작을 지연시킬 것으로 결정할 수 있다. GC 매니저(111)는 무효율이 느리게 증가한다고 결정된 메모리 영역에 대해 GC 동작을 선행시킬 것으로 결정할 수 있다.
예를 들어, GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 시점(t9)의 메모리 영역들(MR2, MR3) 각각의 무효율 증가량 "9"가 지연 임계값보다 크다고 결정하고, 메모리 영역들(MR2, MR3)의 무효율이 빠르게 증가한다고 결정할 수 있다. 따라서, GC 매니저(111)는 메모리 영역들(MR2, MR3)에 대해 GC 동작을 지연시킬 것으로 결정할 수 있다.
반면에 GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 시점(t9)의 메모리 영역(MR1)의 무효율 증가량 "1" 및 메모리 영역(MR4)의 무효율 증가량 "2"가 선행 임계값보다 작다고 결정하고, 메모리 영역들(MR1, MR4)의 무효율이 느리게 증가한다고 결정할 수 있다. 따라서, GC 매니저(111)는 메모리 영역들(MR1, MR4)에 대해 GC 동작을 선행시킬 것으로 결정할 수 있다.
자세한 설명은 생략될 것이지만, 다른 메모리 영역에 대한 GC 동작의 지연/선행의 결정도 동일한 방법으로 처리될 수 있다.
한편, GC 매니저(111)는 각 메모리 영역의 무효율 증가량이 지연 임계값보다 크지 않고 선행 임계값보다 작지 않다고 결정될 때는, 해당 메모리 영역에 대해서 GC 동작을 지연시키지 않고 선행시키지도 않을 것으로 결정할 수 있다.
실시 예에 따라 GC 매니저(111)는 각 메모리 영역이 닫혀진 이후 소정 시간이 경과된 이후부터 해당 메모리 영역에 대해 GC 동작의 지연/선행을 결정할 수 있다.
실시 예에 따라 GC 매니저(111)는 저장 매체(120)에 포함된 빈 메모리 영역들의 개수 또는 저장 매체(120)에 저장가능한 데이터 양이 소정 임계값보다 작을 때부터 저장 매체(120)의 메모리 영역들에 대해 GC 동작의 지연/선행을 결정할 수 있다.
실시 예에 따라 GC 매니저(111)는 어느 한 시점에서 GC 동작의 지연/선행을 결정한 이후 다른 시점에서 동일한 메모리 영역에 대해 다시 GC 동작의 지연/선행을 다시 결정할 수도 있다.
도4는 본 발명의 실시 예에 따라 도1의 GC 매니저(111)가 GC 동작의 지연 및 선행을 판단하는 방법을 설명하기 위한 도면이다.
도4를 참조하면, 실시 예에 따라 GC 매니저(111)는, 도3을 통해 설명된 바와 같이 한 시점의 무효율 증가량만을 참조하지 않고, 복수 시점들의 무효율 증가량들의 평균을 참조할 수 있다.
구체적으로, GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 각 메모리 영역의 미리 결정된 개수의 연속적인 무효율 증가량들의 평균이 지연 임계값보다 크다고 결정될 때, 해당 메모리 영역의 무효율이 빠르게 증가한다고 결정할 수 있다. GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 각 메모리 영역의 미리 결정된 개수의 연속적인 무효율 증가량들의 평균이 선행 임계값보다 작다고 결정될 때, 해당 메모리 영역의 무효율이 느리게 증가한다고 결정할 수 있다. GC 매니저(111)는, 예를 들어, 이하와 같이 2개의 연속적인 무효율 증가량들의 평균을 참조할 수 있다.
구체적으로, GC 매니저(111)는 시점(t11)에서 시점들(t9, t11)의 메모리 영역(MR3)의 무효율 증가량들 "9" 및 "7"의 평균 "8"이 지연 임계값보다 크다고 결정하고, 해당 메모리 영역(MR3)의 무효율이 빠르게 증가한다고 결정할 수 있다. 따라서, GC 매니저(111)는 메모리 영역(MR3)에 대해 GC 동작을 지연시킬 것으로 결정할 수 있다. 한편, GC 매니저(111)는 시점들(t9, t11)의 메모리 영역(MR2)의 무효율 증가량들 "9" 및 "1"의 평균 "5"가 지연 임계값보다 크지 않다고 결정할 수 있다. 따라서 GC 매니저(111)는 도3과 달리 메모리 영역(MR2)에 대해 GC 동작을 지연시키지 않을 것으로 결정할 수 있다.
반면에 GC 매니저(111)는 시점(t11)에서 시점들(t9, t11)의 메모리 영역(MR1)의 무효율 증가량들 "1" 및 "1"의 평균 "1"이 선행 임계값보다 작다고 결정하고, 해당 메모리 영역(MR1)의 무효율이 느리게 증가한다고 결정할 수 있다. 따라서, GC 매니저(111)는 메모리 영역(MR1)에 대해 GC 동작을 선행시킬 것으로 결정할 수 있다. 한편, GC 매니저(111)는 시점들(t9, t11)의 메모리 영역(MR4)의 무효율 증가량들 "2" 및 "6"의 평균 "4"가 선행 임계값보다 작지 않다고 결정할 수 있다. 따라서 GC 매니저(111)는 도3과 달리 메모리 영역(MR4)에 대해 GC 동작을 선행시키지 않을 것으로 결정할 수 있다.
정리하면, 복수의 무효율 증가량들의 평균을 고려함으로써 무효율의 일시적인 변동보단 추세에 따라 GC 동작을 수행할 수 있다. 따라서, 사용자의 워크로드가 보다 정확하게 반영될 수 있으므로, 최적화된 GC 동작이 수행될 수 있다.
도5는 본 발명의 실시 예에 따라 도1의 GC 매니저(111)가 GC 동작의 선행을 판단하는 방법을 설명하기 위한 도면이다.
도5를 참조하면, 실시 예에 따라, GC 매니저(111)는 무효율이 느리게 증가한다고 결정된 메모리 영역에 대해, 추가 조건을 만족하는지 여부를 더 판단할 수 있다. 추가 조건은 해당 메모리 영역에 대해 GC 동작을 수행하더라도 메모리 시스템(100)의 동작 성능이 저하되지 않을 것인지 여부일 수 있다. 예를 들어, 추가 조건은 해당 메모리 영역의 무효율이 제3 임계값(이하, 최소 임계값)보다 큰지 여부일 수 있다.
따라서, GC 매니저(111)는 추가 조건을 더 고려할 경우, 메모리 영역의 하나 이상의 무효율 증가량들의 평균이 선행 임계값보다 작고 메모리 영역의 무효율이 최소 임계값보다 크다고 결정될 때, 해당 메모리 영역에 대해 GC 동작을 선행시킬 것으로 결정할 수 있다. 반면에, GC 매니저(111)는 메모리 영역의 하나 이상의 무효율 증가량들의 평균이 선행 임계값보다 작더라도 메모리 영역의 무효율이 최소 임계값보다 크지 않다고 결정되면, 해당 메모리 영역에 대해 GC 동작을 선행시키지 않을 것으로 결정하지 않을 수 있다.
예를 들어, GC 매니저(111)는 시점(t11)에서 시점들(t9, t11)의 메모리 영역(MR1)의 무효율 증가량들의 평균 "1"이 선행 임계값보다 작고 시점(t11)의 메모리 영역(MR1)의 무효율 "7"이 최소 임계값보다 크다고 결정하고, 메모리 영역(MR1)에 대해 GC 동작을 선행시킬 것으로 결정할 수 있다.
실시 예에 따라, 추가 조건은 해당 메모리 영역에 대한 GC 동작으로 인한 데이터 전송량이, 호스트 장치의 요청으로 인한 데이터 전송량 대비 소정 비율보다 낮을 것인지 여부일 수 있다. 이러한 추가 조건을 판단하기 위해 GC 매니저(111)는 현재 대기중인 호스트 장치의 요청들로 인해 컨트롤러(110)와 저장 매체(120) 사이에서 처리될 데이터량을 예측하고 예측된 데이터량이 소정 임계치보다 작다면, 추가 조건을 만족한다고 결정할 수 있다.
도6은 본 발명의 실시 예에 따른 GC 후보 리스트(VTL) 및 GC 지연 리스트(SPL)를 도시하는 도면이다.
도6을 참조하면, 우선, GC 후보 리스트(VTL)는 저장 매체(120)에 포함된 메모리 영역들(MR1~MRm) 중에서 GC 동작이 수행될 것으로 예정된 하나 이상의 메모리 영역들을 포함할 수 있다. 예를 들어, GC 후보 리스트(VTL)는 무효율이 소정의 GC 임계값보다 큰 메모리 영역을 포함할 수 있지만, 본 발명의 실시 예는 이에 제한되지 않는다. GC 매니저(111)는 GC 동작을 시작할 때, GC 후보 리스트(VTL)에서 높은 우선 순위의 메모리 영역부터 GC 동작을 수행할 수 있다.
GC 매니저(111)는 GC 후보 리스트(VTL)를 관리함으로써 도4에서 결정된 바에 따라 메모리 영역(MR3)에 대해 GC 동작을 지연시킬 수 있다. 구체적으로, GC 매니저(111)는 메모리 영역(MR3)이 GC 후보 리스트(VTL)에 포함되어 있을 때, GC 후보 리스트(VTL)에서 메모리 영역(MR3)의 우선 순위를 더 낮출 수 있다. 실시 예에 따라, GC 매니저(111)는 메모리 영역(MR3)이 GC 후보 리스트(VTL)에 포함되어 있을 때, 메모리 영역(MR3)을 GC 후보 리스트(VTL)로부터 제거할 수 있다.
그리고, GC 매니저(111)는 GC 후보 리스트(VTL)를 관리함으로써 도4에서 결정된 바에 따라 메모리 영역(MR1)에 대해 GC 동작을 선행시킬 수 있다. 구체적으로, GC 매니저(111)는 메모리 영역(MR1)이 GC 후보 리스트(VTL)에 포함되어 있지 않을 때, 메모리 영역(MR1)을 높은 우선 순위로 GC 후보 리스트(VTL)에 추가할 수 있다. GC 매니저(111)는 메모리 영역(MR1)이 GC 후보 리스트(VTL)에 이미 포함되어 있을 때, GC 후보 리스트(VTL)에서 메모리 영역(MR1)의 우선 순위를 더 높힐 수 있다.
GC 매니저(111)는 메모리 영역(MR3)에 대해 GC 동작을 지연시키기 위해서 GC 지연 리스트(SPL)를 더 관리할 수 있다. 구체적으로, GC 매니저(111)는 메모리 영역(MR3)이 GC 지연 리스트(SPL)에 포함되어 있지 않을 때, 메모리 영역(MR3)을 GC 지연 리스트(SPL)에 추가할 수 있다. GC 매니저(111)는 메모리 영역(MR3)이 GC 후보 리스트(VTL)에 추가될 수 있는 조건(예를 들어, 무효율이 GC 임계값보다 클 것)을 만족하더라도 메모리 영역(MR3)이 GC 지연 리스트(SPL)에 추가되어 있는 동안 메모리 영역(MR3)을 GC 후보 리스트(VTL)에 추가하지 않을 수 있다.
이후 실시 예에 따라, GC 매니저(111)는 메모리 영역(MR3)에 대해 GC 동작을 선행시킬 것으로 결정되면, 메모리 영역(MR3)을 GC 후보 리스트(VTL)로부터 제거할 수 있다. 실시 예에 따라, GC 매니저(111)는 GC 후보 리스트(VTL)에 추가된 때부터 소정 시간이 경과된 후 메모리 영역(MR3)을 GC 후보 리스트(VTL)로부터 제거할 수 있다. 실시 예에 따라, GC 매니저(111)는 메모리 영역(MR3)에 저장된 데이터가 모두 무효화된 때 메모리 영역(MR3)을 GC 후보 리스트(VTL)로부터 제거할 수 있다.
도7은 본 발명의 실시 예에 따른 도1의 GC 매니저(111)의 동작 방법을 도시하는 순서도이다.
도7을 참조하면, 단계(S110)에서 GC 매니저(111)는 무효율 증가량 테이블(IVTB)의 업데이트 시점인지 여부를 판단할 수 있다. 예를 들어, GC 매니저(111)는 지난 업데이트 시점 이후 "n"개의 메모리 영역들이 닫혔는지 여부를 결정할 수 있다. 예를 들어, GC 매니저(111)는 메모리 시스템(100)이 유휴 상태에 진입했는지 여부를 결정할 수 있다. 업데이트 시점이 아닐 때, 절차는 단계(S110)를 반복할 수 있다. 업데이트 시점일 때, 절차는 단계(S120)로 진행될 수 있다.
단계(S120)에서 GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 업데이트할 수 있다. 예를 들어, GC 매니저(111)는 각 메모리 영역에 대해, 이전 업데이트 시점의 무효율과 현재 업데이트 시점의 무효율의 차이를 무효율 증가량으로 계산하고, 계산된 무효율 증가량을 무효율 증가량 테이블(IVTB)에 추가할 수 있다.
도8은 본 발명의 실시 예에 따른 도1의 GC 매니저(111)의 동작 방법을 도시하는 순서도이다.
도8을 참조하면, 단계(S210)에서 GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 메모리 영역의 무효율이 빠르게 증가하는지 여부를 결정할 수 있다. 예를 들어, GC 매니저(111)는 메모리 영역의 하나 이상의 무효율 증가량들의 평균이 지연 임계값보다 크다고 결정될 때, 해당 메모리 영역의 무효율이 빠르게 증가한다고 결정할 수 있다. 메모리 영역의 무효율이 빠르게 증가하지 않는다고 결정될 때, 절차는 단계(S220)로 진행될 수 있다. 메모리 영역의 무효율이 빠르게 증가한다고 결정될 때, 절차는 단계(S230)로 진행될 수 있다.
단계(S220)에서 GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 메모리 영역의 무효율이 느리게 증가하는지 여부를 결정할 수 있다. 예를 들어, GC 매니저(111)는 메모리 영역의 하나 이상의 무효율 증가량들의 평균이 선행 임계값보다 작다고 결정될 때, 해당 메모리 영역의 무효율이 느리게 증가한다고 결정할 수 있다. 메모리 영역의 무효율이 느리게 증가하지 않는다고 결정될 때, 절차는 종료될 수 있다. 메모리 영역의 무효율이 느리게 증가한다고 결정될 때, 절차는 단계(S240)로 진행될 수 있다.
단계(S230)에서 GC 매니저(111)는 해당 메모리 영역에 대한 GC 동작을 지연시킬 수 있다.
단계(S240)에서 GC 매니저(111)는 해당 메모리 영역에 대한 GC 동작을 선행시킬 수 있다.
도9는 본 발명의 실시 예에 따른 도1의 GC 매니저(111)의 동작 방법을 도시하는 순서도이다.
도9를 참조하면, 단계(S310)에서 GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 메모리 영역의 무효율이 빠르게 증가하는지 여부를 결정할 수 있다. 메모리 영역의 무효율이 빠르게 증가하지 않는다고 결정될 때, 절차는 단계(S320)로 진행될 수 있다. 메모리 영역의 무효율이 빠르게 증가한다고 결정될 때, 절차는 단계(S340)로 진행될 수 있다.
단계(S320)에서 GC 매니저(111)는 무효율 증가량 테이블(IVTB)을 참조하여 메모리 영역의 무효율이 느리게 증가하는지 여부를 결정할 수 있다. 메모리 영역의 무효율이 느리게 증가하지 않는다고 결정될 때, 절차는 종료될 수 있다. 메모리 영역의 무효율이 느리게 증가한다고 결정될 때, 절차는 단계(S330)로 진행될 수 있다.
단계(S330)에서 GC 매니저(111)는 해당 메모리 영역에 대해 GC 동작을 수행할 경우 메모리 시스템(100)의 동작 성능이 저하되지 않을 것인지 여부를 예측할 수 있다. 예를 들어, GC 매니저(111)는 메모리 영역의 무효율이 최소 임계값보다 크다고 결정될 때, 동작 성능이 저하되지 않을 것으로 결정할 수 있다. 동작 성능이 저하될 것으로 예측될 때, 절차는 종료될 수 있다. 동작 성능이 저하되지 않을 것으로 예측될 때, 절차는 단계(S350)로 진행될 수 있다.
단계(S340)에서 GC 매니저(111)는 해당 메모리 영역에 대한 GC 동작을 지연시킬 수 있다.
단계(S350)에서 GC 매니저(111)는 해당 메모리 영역에 대한 GC 동작을 선행시킬 수 있다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 컨트롤 유닛(1212)은 도1의 GC 매니저(111)를 포함할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 13을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 10의 SSD(1200), 도 11의 메모리 시스템(2200), 도 12의 메모리 시스템(3200)으로 구성될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 14를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
111: GC 매니저
IVTB: 무효율 증가량 테이블
120: 저장 매체
MR1~MRm: 메모리 영역들

Claims (20)

  1. 복수의 메모리 영역들을 포함하는 저장 매체; 및
    상기 복수의 메모리 영역들 중 메모리 영역의 무효율 증가량에 따라 상기 메모리 영역에 대한 가비지 컬렉션 동작을 지연시키도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는 현재 업데이트 시점의 상기 메모리 영역의 무효율과 이전 업데이트 시점의 상기 메모리 영역의 무효율의 차이를 상기 현재 업데이트 시점의 상기 무효율 증가량으로 계산하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 컨트롤러는 하나 이상의 업데이트 시점들의 상기 메모리 영역의 무효율 증가량들의 평균이 지연 임계값보다 크다고 결정될 때, 상기 가비지 컬렉션 동작을 지연시키는 메모리 시스템.
  4. 제1항에 있어서,
    상기 컨트롤러는 하나 이상의 업데이트 시점들의 상기 메모리 영역의 무효율 증가량들의 평균이 선행 임계값보다 작다고 결정될 때, 상기 가비지 컬렉션 동작을 선행시키는 메모리 시스템.
  5. 제1항에 있어서,
    상기 컨트롤러는 하나 이상의 업데이트 시점들의 상기 메모리 영역의 무효율 증가량들의 평균이 선행 임계값보다 작고 상기 메모리 영역의 무효율이 최소 임계값보다 크다고 결정될 때, 상기 가비지 컬렉션 동작을 선행시키는 메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는 가비지 컬렉션 후보 리스트 및 가비지 컬렉션 지연 리스트 중 적어도 하나를 업데이트함으로써, 상기 가비지 컬렉션 동작을 지연시키는 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 영역은 SLC 버퍼인 메모리 시스템.
  8. 복수의 메모리 영역들을 포함하는 저장 매체; 및
    상기 복수의 메모리 영역들 중 무효율이 빠르게 증가하는 제1 메모리 영역에 대해 가비지 컬렉션 동작을 지연시키도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 컨트롤러는 가비지 컬렉션 빅팀 리스트에서 상기 제1 메모리 영역의 우선 순위를 낮추는 메모리 시스템.
  10. 제8항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 영역을 가비지 컬렉션 빅팀 리스트로부터 제거하는 메모리 시스템.
  11. 제8항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 영역을 가비지 컬렉션 지연 리스트에 추가하고, 상기 제1 메모리 영역이 상기 가비지 컬렉션 지연 리스트에 포함되는 동안 상기 제1 메모리 영역을 가비지 컬렉션 빅팀 리스트에 추가하지 않는 메모리 시스템.
  12. 제8항에 있어서,
    상기 컨트롤러는 상기 무효율이 느리게 증가하는 제2 메모리 영역에 대해 상기 가비지 컬렉션 동작을 선행시키는 메모리 시스템.
  13. 제12항에 있어서,
    상기 컨트롤러는 상기 제2 메모리 영역을 가비지 컬렉션 빅팀 리스트에 높은 우선 순위로 추가하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 컨트롤러는 상기 제2 메모리 영역이 가비지 컬렉션 지연 리스트에 존재할 때, 상기 제2 메모리 영역을 상기 가비지 컬렉션 지연 리스트로부터 제거하는 메모리 시스템.
  15. 제12항에 있어서,
    상기 컨트롤러는 상기 제2 메모리 영역에 대한 가비지 컬렉션 동작에 의해 상기 메모리 시스템의 동작 성능이 저하될 가능성이 없다고 결정될 때, 상기 제2 메모리 영역에 대해 상기 가비지 컬렉션 동작을 선행시키는 메모리 시스템.
  16. 복수의 메모리 영역들을 포함하는 저장 매체; 및
    상기 복수의 메모리 영역들 중 메모리 영역에 대해 현재 업데이트 시점의 무효율 및 이전 업데이트 시점의 무효율에 근거하여 상기 현재 업데이트 시점의 무효율 증가량을 계산하고, 상기 무효율 증가량을 무효율 증가량 테이블에 추가하도록 구성된 컨트롤러를 포함하되,
    상기 무효율 증가량 테이블은 하나 이상의 업데이트 시점들의 상기 메모리 영역의 무효율 증가량들을 포함하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 컨트롤러는 상기 하나 이상의 업데이트 시점들의 하나 이상의 무효율 증가량들의 평균이 지연 임계값보다 클 때 상기 메모리 영역에 대해 가비지 컬렉션 동작을 지연시키는 메모리 시스템.
  18. 제16항에 있어서,
    상기 컨트롤러는 상기 하나 이상의 업데이트 시점들의 하나 이상의 무효율 증가량들의 평균이 선행 임계값보다 작을 때 상기 메모리 영역에 대해 가비지 컬렉션 동작을 선행시키는 메모리 시스템.
  19. 제16항에 있어서,
    상기 컨트롤러는 상기 하나 이상의 업데이트 시점들의 하나 이상의 무효율 증가량들의 평균이 선행 임계값보다 작고 상기 현재 업데이트 시점의 상기 무효율이 최소 임계값보다 클 때 상기 메모리 영역에 대해 가비지 컬렉션 동작을 선행시키는 메모리 시스템.
  20. 제16항에 있어서,
    상기 현재 업데이트 시점은 상기 이전 업데이트 시점으로부터 소정 개수의 메모리 영역들이 닫혀질 때인 메모리 시스템.
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