KR20190090047A - Cvd에 의한 컨포멀 밀폐성 막 증착 - Google Patents

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시시 장
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Abstract

컨포멀 밀폐성 실리콘 질화물 막을 형성하기 위한 방법이 제공된다. 방법은, 기판 상에 초-컨포멀 비정질 실리콘 막을 생성하기 위해, 폴리실란 가스를 이용하는 열 화학 기상 증착을 사용하는 단계, 이어서, 비정질 실리콘 막을 컨포멀 밀폐성 실리콘 질화물로 변환시키기 위해, 암모니아 또는 질소 플라즈마들을 이용하여 막을 처리하는 단계를 포함한다. 일부 실시예들에서, 비정질 실리콘 증착 및 플라즈마 처리는 동일한 프로세싱 챔버에서 수행된다. 일부 실시예들에서, 비정질 실리콘 증착 및 플라즈마 처리는, 원하는 실리콘 질화물 막 두께가 도달될 때까지, 반복된다.

Description

CVD에 의한 컨포멀 밀폐성 막 증착
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스들의 제조에서 사용되는 방법들, 특히, 기판 프로세싱 챔버에서 열 화학 기상 증착(CVD) 및 플라즈마 처리를 사용하여 초-컨포멀 밀폐성(ultra-conformal hermetic) 실리콘 질화물 막들을 형성하는 방법들에 관한 것이다.
[0002] 실리콘 질화물 막들은, 다중-레벨 상호연결부들, 하드 마스크들, 패시베이션 층들, 스페이서 재료들, 트랜지스터 게이트 전극 구조들, 반사-방지 코팅 재료들, 비-휘발성 메모리 층들, 및 다른 애플리케이션들에서 산화 또는 원자 확산을 방지하기 위해, 반도체 디바이스들 내의 유전체 재료들, 예컨대, 금속 레벨들 사이의 절연체 층들, 및 상이한 타입들의 재료 층들 사이의 배리어 층들로서 사용된다. 밀폐성 실리콘 질화물 막들은, 아래 놓인 층, 이를테면 비정질 실리콘 층의 고온 어닐링 동안, 그 아래 놓인 층, 이를테면 비정질 실리콘 층의 산화를 방지하기 위한 보호 코팅으로서 사용될 수 있다. 섭씨 400도 초과의 온도들에서 클로로실란 및 암모니아 전구체들을 사용하는 원자 층 증착은 실리콘 질화물 막을 증착하기 위해 사용되는 하나의 방법이다. 그러나, 전구체들의 이 조합은 반응하여 염산 및/또는 염화 암모늄 부산물들을 생성하고, 그 염산 및/또는 염화 암모늄 부산물들은, 기판 상에 이전에 형성된 재료 층들에 대한 이들의 부식성 영향으로 인해 바람직하지 않다.
[0003] 기판, 예컨대, 기판 상에 이전에 형성된 막 층 상에 실리콘 층을 형성한 후, 이어서, 그 실리콘 층의 플라즈마 질화를 행하여 실리콘 층을 실리콘 질화물 층으로 변환시키도록, 열 CVD 프로세스에 의해, 실리콘 질화물 막들을 형성하기 위해, 배치 반응기(batch reactor)들이 사용되었다. 그러나, 배치 프로세스들에서 필연적인, 기판에 도달하는 증착 전구체들의 불균등한 분포는 대개, 불-균일한 두께의 증착된 실리콘 층을 초래한다. 더욱이, 불균등한 플라즈마 분포는 실리콘 층의 범위(span)에 걸쳐, 증착된 실리콘 층 내로의 불-균일한 질화 깊이를 초래할 수 있다. 불-균일한 실리콘 두께와 불-균일한 질화 깊이의 조합은 대개, 일부 영역들에서는, 증착된 실리콘 층을 통한 기판 내로의 바람직하지 않은 질소 확산을 초래하고, 다른 영역들에서는, 실리콘 층의 불완전한 질화를 초래한다. 증착된 실리콘 층을 통한 아래 놓인 재료 내로의 바람직하지 않은 질소 확산은 유전체로서의 실리콘 질화물 막의 유효성을 감소시키고, 아래 놓인 재료의 특성들을 변화시킬 수 있다.
[0004] 따라서, 염산 또는 염화 암모늄 부산물들을 생성하지 않으면서, 낮은 증착 온도들로, 그리고 극도로 균일한 조성 및 두께로, 초-컨포멀 밀폐성 실리콘 질화물 및 실리콘 질화물 유사 막들을 형성하는 방법이 본 기술분야에서 필요하다.
[0005] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스들의 제조에서 사용되는 방법들, 특히, 기판 프로세싱 챔버에서 열 화학 기상 증착(CVD) 및 플라즈마 처리를 사용하여 초-컨포멀 밀폐성 실리콘 질화물 막들을 형성하는 방법들에 관한 것이다.
[0006] 일 실시예에서, 막 층을 형성하는 방법이 제공된다. 방법은, 기판 프로세싱 챔버 내에서 기판 온도까지 기판을 가열하는 단계; 기판 프로세싱 챔버 내로 실리콘 전구체 가스를 유동시키는 단계; 기판 상에 비정질 실리콘의 층을 증착하는 단계; 기판 프로세싱 챔버 내로 질소 전구체 가스를 유동시키는 단계; 질소 전구체 가스를 이용하여 기판 프로세싱 챔버 내에 플라즈마를 형성하는 단계; 및 증착된 비정질 실리콘 층의 적어도 일부를 실리콘 질화물 층으로 변환시키기 위해, 증착된 비정질 실리콘 층을 플라즈마에 노출시키는 단계를 포함한다.
[0007] 다른 실시예에서, 막 층을 형성하는 방법이 제공된다. 방법은, 기판 프로세싱 챔버 내에서 약 500 ℃ 미만의 온도까지, 기판 지지부 상에 배치된 기판을 가열하는 단계를 포함한다. 방법은, 기판 프로세싱 챔버 내로 실리콘 전구체 가스를 유동시키는 단계를 더 포함한다. 방법은, 기판 상에 비정질 실리콘의 층을 증착하는 단계를 더 포함한다. 방법은, 기판 프로세싱 챔버 내로 질소 전구체 가스를 유동시키는 단계 ― 질소 전구체 가스는 N2, NH3, H2N2, 또는 이들의 조합을 포함함 ―; 및 기판 프로세싱 챔버 내에 질소 전구체 가스의 플라즈마를 형성하는 단계를 더 포함한다. 방법은, 기판 지지부에 커플링된 제1 전극을 바이어싱하는 단계 ― 제1 전극은 제1 공진 튜닝 회로에 커플링됨 ―; 및 제1 전극을 통하는 전류 흐름을 제어하기 위해, 제1 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계를 더 포함하며, 여기서, 전류 흐름은 약 1 암페어 내지 30 암페어의 세트 포인트로 유지되는 것이 바람직하다. 방법은, 증착된 비정질 실리콘 층을 실리콘 질화물 층으로 변환시키기 위해, 증착된 비정질 실리콘 층을 질화시키는 단계를 더 포함한다.
[0008] 다른 실시예에서, 막 층을 형성하는 방법이 제공된다. 방법은, 약 500 ℃ 미만의 기판 온도까지 기판을 가열하는 단계; 기판 프로세싱 챔버 내로 실리콘 전구체 가스를 유동시키는 단계; 및 기판 상에 약 5 Å 내지 약 30 Å의 비정질 실리콘의 막을 증착하는 단계를 포함한다. 방법은, 기판 프로세싱 챔버 내로 질소 전구체 가스를 유동시키는 단계 ― 질소 전구체 가스는 N2, NH3, H2N2, 또는 이들의 조합을 포함함 ―; 및 질소 전구체 가스를 이용하여 플라즈마를 형성하는 단계를 더 포함하며, 여기서, 플라즈마는 프로세싱 챔버 내에 형성된다. 방법은, 기판 지지부에 커플링된 제1 전극을 바이어싱하는 단계 ― 제1 전극은 제1 공진 튜닝 회로에 커플링됨 ―; 및 제1 전극을 통하는 전류 흐름을 제어하기 위해, 제1 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계를 더 포함하며, 여기서, 전류 흐름은 약 1 암페어 내지 30 암페어의 세트 포인트로 유지되는 것이 바람직하다. 방법은, 챔버의 측벽에 커플링된 제2 전극을 바이어싱하는 단계 ― 제2 전극은 제2 공진 튜닝 회로에 커플링됨 ―; 및 제2 전극을 통하는 전류 흐름을 제어하기 위해, 제2 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계를 더 포함하며, 여기서, 전류 흐름은 약 1 암페어 내지 30 암페어의 세트 포인트로 유지되는 것이 바람직하다. 방법은, 증착된 비정질 실리콘 막을 밀폐성 화학량론적 실리콘 질화물 막으로 변환시키는 단계를 더 포함한다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본원에서 설명되는 방법들을 실시하기 위해 사용될 수 있는 프로세싱 챔버의 일 실시예의 개략적인 단면도이다.
[0011] 도 2는 본원에서 설명되는 방법들을 실시하기 위해 사용될 수 있는 기판 지지부의 일 실시예의 개략적인 단면도이다.
[0012] 도 3은 일 실시예에 따른, 실리콘 질화물 막을 증착하기 위한 방법의 흐름도이다.
[0013] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스들의 제조에서 사용되는 방법들, 특히, 기판 프로세싱 챔버에서 열 화학 기상 증착(CVD) 및 플라즈마 처리를 사용하여 초-컨포멀 밀폐성 실리콘 질화물 막들을 형성하는 방법들에 관한 것이다.
[0014] 본원에서, 비정질 실리콘을 증착한 후, 이어서, 플라즈마 질화를 행하도록 열 CVD를 사용하여, 극도로 균일한 실리콘 질화물 막 층들이 기판 상에 형성된다. 가스 유동 균일성, 프로세싱 챔버의 표면들의 온도 균일성, 기판에 걸친 온도 프로파일, 및 기판 표면에 걸친 다양한 위치들에서의 플라즈마 밀도 프로파일을 제어함으로써, 막 층 조성 및 두께의 균일성이 달성된다. 일부 실시예들에서, 기판에 걸친 온도 프로파일은 기판 표면에 걸친 원하는 실리콘 증착 레이트 프로파일을 달성하기 위해 조정된다. 일부 실시예들에서, 플라즈마 밀도 프로파일 및 온도 프로파일은, 기판 표면에 걸친 증착된 실리콘 막 내의 균일한 질화 깊이를 달성하기 위해, 함께 조정된다. 일부 실시예들에서, 챔버 표면들의 온도 균일성은 챔버 표면들 상의 전구체 증착을 제어 및/또는 최소화하기 위해 조정된다.
[0015] 본원에서 제공되는 방법들은 일반적으로, 폴리실란 가스를 이용하는 열 CVD를 사용하여 기판의 표면 상에 초-컨포멀 비정질 실리콘 막을 증착한 후, 증착된 비정질 실리콘 막을 실리콘 질화물 막으로 변환시키기 위해, 질소 전구체 가스로 형성된 플라즈마를 이용하여 막을 처리하는 단계를 포함한다. 전형적으로, 비정질 실리콘 증착 및 플라즈마 처리는 동일한 프로세싱 챔버, 이를테면, 캘리포니아, 산타클라라에 위치된 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 Producer 또는 Precision 플랫폼에 탑재된 프로세싱 챔버에서 수행된다. 본원에서, 프로세싱 챔버는 한 번에 하나의 기판을 프로세싱하도록 구성된다.
[0016] 도 1은 본원에서 설명되는 방법들을 실시하기 위해 사용되는 프로세싱 챔버(100)의 예의 개략적인 단면도이다. 설명되는 실시예에서, 프로세싱 챔버(100)는 한 번에 단일 기판을 프로세싱하도록 구성된다. 프로세싱 챔버(100)는 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)에 커플링되고 프로세싱 볼륨(120) 내에 기판 지지부(104)를 밀폐하는 덮개 조립체(106)를 특징으로 한다. 기판(115)은 챔버 바디(102)의 측벽 내의 개구(126)를 통해 프로세싱 볼륨(120) 내에 로딩되며, 그 개구(126)는 기판 프로세싱 동안 도어 또는 밸브(미도시)에 의해 통상적으로 밀봉된다.
[0017] 제1 전극(108)이 챔버 바디(102) 상에 배치되고, 그리고 챔버 바디(102)를 덮개 조립체(106)의 다른 컴포넌트들로부터 분리한다. 여기서, 제1 전극(108)은 덮개 조립체(106)의 일부이다. 대안적으로, 제1 전극(108)은, 챔버 바디(102)의 내부에 탑재되고 챔버 바디(102)로부터 전기적으로 절연된 별개의 측벽 전극이다. 여기서, 제1 전극(108)은 환상, 즉 링-형 부재, 예컨대 링 전극이다. 일부 실시예들에서, 제1 전극(108)은 프로세싱 볼륨(120)의 둘레 주위에 연속적인 전도성 루프를 형성한다. 다른 실시예들에서, 제1 전극(108)은 원하는 선택된 위치들에서 불연속적이다. 일부 실시예들에서, 제1 전극(108)은 천공된 전극, 이를테면 천공된 링 또는 메시 전극이다. 다른 실시예들에서, 제1 전극(108)은, 예컨대 이차 가스 분배기로서 또한 구성된 플레이트 전극이다.
[0018] 유전체 재료, 이를테면 세라믹 또는 금속 산화물, 예컨대 알루미늄 산화물 및/또는 알루미늄 질화물로 형성된 아이솔레이터(110)가 제1 전극(108)과 접촉하고, 그리고 제1 전극(108)을 위에 놓인 가스 분배기(112) 및 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리한다.
[0019] 가스 분배기(112)는 프로세싱 볼륨(120) 내에 프로세스 가스가 진입할 수 있게 하기 위한 개구들(118)을 특징으로 한다. 여기서, 가스 분배기(112)는 전력 소스(142), 이를테면 RF 생성기에 커플링된다. DC 전력, 펄스형 DC 전력, 및 펄스형 RF 전력 중 적어도 하나가 또한 사용될 수 있다. 여기서, 가스 분배기(112)는 전기 전도성 가스 분배기이다. 다른 실시예들에서, 가스 분배기(112)는 비-전기 전도성 가스 분배기이며, 그 비-전기 전도성 가스 분배기에는 전력이 인가되도록 요구되지 않는다. 일부 다른 실시예들에서, 가스 분배기(112)는 전기 전도성 및 비-전도성 컴포넌트들 둘 모두로 제조된다. 예컨대, 가스 분배기(112)의 바디는 전도성인 한편, 가스 분배기(112)의 페이스 플레이트는 비-전도성이다. 부가적으로, 도 1에 도시된 바와 같이, 챔버의 가스 분배기(112)에 전력이 공급되거나, 또는 대안적으로, 프로세싱 챔버(100)에서 플라즈마를 점화 및 유지하기 위한 에너지 소스를 제공하기 위해 다른 챔버 컴포넌트에 전력이 공급되는 경우, 가스 분배기(112)는 접지에 커플링된다.
[0020] 제1 전극(108)은 전기 접지와 제1 전극(108) 사이에 위치된 제1 튜닝 회로(128)에 커플링된다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함하며, 그 제1 전자 제어기(134)는 본원에서 가변 캐패시터이다. 본원에서, 제1 튜닝 회로(128)는 하나 이상의 제1 튜닝 회로 인덕터들(132A 및 132B)을 포함하는 LLC 회로이다. 부가적으로, 제1 튜닝 회로(128)는 프로세싱 동안 프로세싱 볼륨(120)에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어가능한 임피던스를 특징으로 하는 임의의 회로일 수 있다. 도 1의 실시예에서, 제1 튜닝 회로(128)는 제1 튜닝 회로 제2 인덕터(132B)와 직렬인 제1 전자 제어기(134)와 병렬인 제1 튜닝 회로 제1 인덕터(132A)를 특징으로 한다. 본원의 제1 전자 센서(130)는 전압 또는 전류 센서이고, 제1 전자 제어기(134)에 커플링되어, 프로세싱 볼륨(120) 내부의 플라즈마 조건들의 어느 정도의 폐쇄-루프 제어를 제공한다.
[0021] 제2 전극(122)이 기판 지지부(104)에 커플링된다. 제2 전극(122)은 기판 지지부(104) 내에 매립되거나, 또는 기판 지지부(104)의 표면에 커플링된다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린, 또는 임의의 다른 분산형 어레인지먼트(distributed arrangement)이다. 제2 전극(122)은 튜닝 전극이고, 그리고 기판 지지부(104)의 샤프트(144)에 배치된 도관(146), 예컨대 선택된 저항, 이를테면 50 Ω을 갖는 케이블에 의해, 제2 튜닝 회로(103)에 커플링된다. 제2 튜닝 회로(103)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 포함하며, 그 제2 전자 제어기(140)는 일부 실시예들에서 제2 가변 캐패시터이다. 이 실시예에서, 제2 튜닝 회로(103)는 제2 전자 제어기(140)와 직렬인 제1 인덕터(105), 및 제2 전자 제어기(140)와 병렬인 제2 인덕터(107)를 포함한다. 전형적으로, 제2 튜닝 회로(103)의 특성들은, 플라즈마의 특성들에 관하여 유용한 임피던스 범위를 발생시키는 가변 캐패시터를 선택함으로써, 그리고 이용가능한 임피던스 범위를 변경하기 위한 인덕터들을 선택함으로써, 조정된다. 본원에서, 제2 전자 센서(138)는 전압 또는 전류 센서 중 하나이고, 제2 전자 제어기(140)에 커플링되어, 프로세싱 볼륨(120) 내의 플라즈마 조건들에 대한 추가적인 제어를 제공한다.
[0022] 바이어스 전극 또는 정전 척킹 전극 중 적어도 하나로서 기능하는 제3 전극(124)이 기판 지지부(104) 상에 또는 기판 지지부(104) 내에 있다. 제3 전극은, 본원에서 임피던스 정합 회로인 필터(148)를 통해 제2 전력 소스(150)에 커플링된다. 제2 전력 소스(150)는 DC 전력, 펄스형 DC 전력, RF 전력, 펄스형 RF 전력, 또는 이들의 조합이다.
[0023] 프로세싱 챔버(100)에 커플링된, 전자 제어기들(134 및 140) 및 전자 센서들(130 및 138)은 프로세싱 볼륨(120) 내의 플라즈마 조건들의 실시간 제어를 제공한다. 기판(115)이 기판 지지부(104) 상에 배치되고, 그리고 임의의 원하는 유동 플랜에 따라, 유입구(114)를 사용하여, 덮개 조립체(106)를 통해 프로세스 가스들이 유동된다. 가스들은 배출구(152)를 통해 프로세싱 챔버(100)에서 빠져나간다. 프로세싱 볼륨(120)에서 플라즈마를 설정하기 위해, 가스 분배기(112)에 전력이 커플링된다. 일 실시예에서, 기판 지지부(104) 및/또는 기판(115) 상에 음의 바이어스를 생성하기 위해 제3 전극(124)을 대전시킴으로써, 기판(115)에 전기 바이어스가 가해진다.
[0024] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징할 시에, 플라즈마와 제1 전극(108) 사이에 제1 전위차가 설정된다. 플라즈마와 제2 전극(122) 사이에 제2 전위차가 설정된다. 2개의 튜닝 회로들(128 및 103)에 의해 표현되는 접지 경로들의 임피던스를 조정하기 위해, 전자 제어기들(134 및 140)이 사용된다. 기판의 중심으로부터 에지까지의 플라즈마 밀도 균일성과, 기판 상으로의 층의 증착 레이트의 독립적인 제어를 제공하기 위해, 제1 튜닝 회로(128) 및 제2 튜닝 회로(103)에 세트 포인트가 전달된다. 전자 제어기들(134 및 140) 둘 모두가 가변 캐패시터들인 실시예들에서, 독립적으로, 증착 레이트를 최대화하고, 두께 불-균일성을 최소화하도록 가변 캐패시터들을 조정하기 위한 값들을 검출하기 위해, 제어기들에 의해 전자 센서들(130 및 138)이 사용된다.
[0025] 튜닝 회로들(128 및 103) 각각은, 각각의 전자 제어기들(134 및 140)을 사용하여 조정되는 가변 임피던스를 갖는다. 전자 제어기들(134 및 140)이 가변 캐패시터들인 경우, 플라즈마의 주파수 및 전압 특성들에 따라, 임피던스 범위를 제공하기 위해, 가변 캐패시터들 각각의 캐패시턴스 범위 및 제1 튜닝 회로 인덕터들(132A 및 132B)의 인덕턴스들이 선택되며, 그 임피던스 범위는 각각의 가변 캐패시터의 캐패시턴스 범위에서 최소치를 갖는다. 따라서, 제1 전자 제어기(134)의 캐패시턴스가 최소치 또는 최대치인 경우, 제1 튜닝 회로(128)의 임피던스는 높게 되고, 그에 따라, 기판 지지부(104)에 걸쳐 최소 영역 커버리지를 갖는 플라즈마가 발생된다. 제1 전자 제어기(134)의 캐패시턴스가, 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근하는 경우, 플라즈마의 영역 커버리지가 최대로 증가되어, 기판 지지부(104)의 전체 작업 영역을 유효하게 커버하게 된다. 제1 전자 제어기(134)의 캐패시턴스가 최소 임피던스 세팅으로부터 벗어남에 따라, 플라즈마는 챔버 벽들로부터 수축되고, 그리고 기판 지지부(104) 상의 기판(115)에 걸친 플라즈마의 영역 커버리지가 감소된다. 제2 전자 제어기(140)는, 제2 전자 제어기(140)의 캐패시턴스가 변화됨에 따라, 기판 지지부(104) 상의 기판(115)에 걸친 플라즈마의 영역 커버리지를 증가 및 감소시키는 유사한 효과를 갖는다.
[0026] 전자 센서들(130 및 138)은 폐쇄 루프 방식으로 각각의 튜닝 회로들(128 및 103)을 튜닝하기 위해 사용된다. 사용되는 센서의 타입에 따른, 전류 또는 전압에 대한 세트 포인트가 각각의 센서에 설정(install)되고, 그리고 세트 포인트로부터의 편차를 최소화하기 위해, 각각의 전자 제어기(134 및 140)에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공된다. 이러한 방식으로, 플라즈마의 커버리지가 선택되고, 프로세싱 동안 동적으로 제어된다. 전술한 논의가, 가변 캐패시터들인 전자 제어기들(134 및 140)의 사용에 기초하고 있지만, 플라즈마의 영역 커버리지를 변화시킬 수 있는 조정가능 특성을 갖는 임의의 전자 컴포넌트가, 조정가능 임피던스를 갖는 튜닝 회로들(128 및 103)을 제공하기 위해 사용될 수 있다는 것이 유의되어야 한다.
[0027] 도 2는 프로세싱 챔버(100)에서 사용하기 위한 기판 지지부(202)의 다른 실시예의 개략적인 단면도이다. 기판 지지부(202)가 기판 지지부(104)(도 1에 도시됨) 대신 사용될 수 있거나, 또는 기판 지지부(202)의 특징들이 기판 지지부(104)의 특징들과 조합될 수 있다. 기판 지지부(202)는, 기판 지지부(202) 상에 배치된 기판의 표면 온도 프로파일을 제어하기 위해, 본원에서 개시되는 방법들과 함께 사용되는 다-구역 가열기를 특징으로 한다. 전형적으로, 기판 지지부(202)는 매립 열전대(204), 및 2개 이상의 매립 가열 엘리먼트들, 이를테면 제1 가열 엘리먼트(214) 및 제2 가열 엘리먼트(216)를 갖는다.
[0028] 일부 실시예들에서, 열전대(204)는 제1 재료의 제1 길이방향 피스(longitudinal piece)(206), 및 제2 재료의 제2 길이방향 피스(208)를 포함한다. 제1 재료 및 제2 재료는 전형적으로, 작은 온도 변동들에 대응하는 전압 신호를 생성할 정도로 충분한, 제벡 계수(Seebeck coefficient)들의 차이를 갖고, 그리고 온도 사이클들 동안 열 응력들에 의해, 열전대(204)도 손상되지 않고, 기판 지지부(202)도 또한 손상되지 않도록, 기판 지지 재료의 열 팽창 계수에 근접한 열 팽창 계수를 갖는다.
[0029] 제1 길이방향 피스(206) 및 제2 길이방향 피스(208)는 바(bar)들, 스트립(strip)들, 또는 임의의 다른 실시가능한 구성으로서 구성되며, 둘 모두 기판 지지부(202)의 중심으로부터 기판 지지부(202)의 외측 가열 구역까지 반경방향으로 연장될 수 있고, 그리고 또한, 둘 모두의 단부들에서 충분한 표면적을 가짐으로써, 이들 사이의 신뢰성 있는 전기 연결의 형성을 가능하게 할 수 있다. 길이방향 피스들(206 및 208)의 접합 단부(210)에서, 길이방향 피스들(206 및 208)은 용접되거나, 또는 그렇지 않으면, 전도성 충전재 재료를 사용하여 연결된다.
[0030] 도 2에 도시된 길이방향 피스들(206 및 208)이 서로 포개져 배치되어 있지만, 다른 실시예들에서, 길이방향 피스들(206 및 208)은 기판 지지부(202) 내의 동일한 수직 포지션에서 그리고 동일한 평면에서 나란히 이격되어 있을 수 있다는 것을 유의한다. 커넥터들(예컨대, 전도성 와이어들)(미도시)이 길이방향 피스들(206 및 208)에 커플링된다. 이중-구역 지지부의 경우, 커넥터 연결 포인트들이 통상적인 열전대(226) 근처에 있으며, 그 통상적인 열전대(226)는 내측 구역의 온도를 측정하기 위해 사용되고, 기판 지지부(202)의 중심에 배치된다.
[0031] 이중-구역 지지부의 경우, 커넥터 연결 포인트들이 통상적인 열전대(226) 근처에 있으며, 그 통상적인 열전대(226)는 내측 구역의 온도를 측정하기 위해 사용되고, 기판 지지부(202)의 중심에 배치된다. 연결 포인트들의 온도가 내측 구역의 온도와 동일하다고 가정하면, 접합 단부(210) 위치에서의 온도가 계산될 수 있다.
[0032] 기판 지지부(202)의 하부 표면(228)의 중심에 샤프트(222)가 커플링된다. 샤프트(222)는, 길이방향 피스들(206 및 208)에 대한 커넥터들, 통상적인 열전대(226)에 대한 커넥터, 및 가열 엘리먼트들(214 및 216)에 대한 커넥터들을 하우징한다.
[0033] 가열 엘리먼트들(214 및 216) 및 열전대들(226 및 204)로부터의 커넥터들은 제어기(232)에 커플링되며, 그 제어기(232)는, 열전대들(226 및 204)로부터의 신호들의 수신 및 기록 둘 모두를 행하고 가열 엘리먼트들(214 및 216)에 전류를 인가하도록 적응된 적절한 회로망 및 프로세서를 포함한다. 일부 실시예들에서, 다-구역 지지부(200)는 프로세싱 챔버(100)에 배치되고, 그리고 도 1을 참조하여 위에서 설명된 바와 같은, 바이어스 전극들 및 튜닝 전극들을 포함한다.
[0034] 도 3은 일 실시예에 따른, 실리콘 질화물 막을 증착하기 위한 방법(300)을 약술하는 흐름도이다. 방법(300)의 동작(302)에서, CVD 기판 프로세싱 챔버에서 기판 지지부 상에 배치된 기판이 평균 기판 온도로 가열된다. 본원에서, 기판 온도는 약 300 ℃ 내지 약 700 ℃, 이를테면 약 500 ℃ 미만, 예컨대 약 400 ℃로 유지되는 것이 바람직하다. 일부 실시예들에서, 예컨대 구역형 가열기를 사용하여, 상이한 가열 레이트들로 그리고/또는 상이한 온도들로, 기판의 상이한 부분들을 가열함으로써, 기판에 걸쳐 온도 프로파일이 설정된다. 일부 실시예들에서, 2-구역 가열기가 사용되며, 구역들 사이의 온도 오프셋은 약 +/- 50 ℃이다. 기판의 표면에 걸쳐 더 균일한 온도를 유지하기 위해, 상이한 온도들을 갖는 상이한 온도 구역들이 사용될 수 있다.
[0035] 일부 실시예들에서, 페이스 플레이트 온도가 선택 및 제어된다. 본원에서, 페이스 플레이트는, 예컨대 가스 분배기(112)가 사용되는, 챔버 덮개의 표면이며, 그 페이스 플레이트의 내측 표면은 프로세싱 환경에 노출되고, 기판 지지부와 대면한다. 페이스 플레이트 온도를 제어하는 것은 페이스 플레이트 근처의 챔버의 부분의 프로세싱 구역에서 열 균일성을 촉진하고, 그리고 실리콘 전구체 가스가 페이스 플레이트(가스 분배기(112))로부터 프로세싱 구역 내로 빠져나갈 때, 실리콘 전구체 가스의 열 균일성을 개선한다. 일 실시예에서, 페이스 플레이트 온도는 그 페이스 플레이트에 가열 엘리먼트를 열적으로 커플링시킴으로써 제어된다. 이는 가열 엘리먼트와 페이스 플레이트 사이의 집적적인 접촉에 의해 달성되거나, 또는 이는 다른 부재를 통한 열 전도에 의해 달성될 수 있다. 일부 실시예들에서, 페이스 플레이트 온도는 약 100 ℃ 내지 약 300 ℃의 선택된 세트포인트로 유지되는 것이 바람직하다.
[0036] 방법(300)의 동작(304)에서, 실리콘 전구체 가스가 온도 제어형 페이스 플레이트(가스 분배기(112))를 통해 챔버 내로 유동된다. 본원에서, 실리콘 전구체 가스는 할로겐 프리 폴리실란(halogen free polysilane) 가스, 이를테면 디실란, 트리실란, 테트라실란, 또는 이들의 조합들이다. 폴리실란 가스는 기판 상에 형성되는 디바이스의 서멀 버짓(thermal budget)에 기초하여 선택되며, 테트라실란은 트리실란의 열 분해 온도보다 더 낮은 열 분해 온도를 갖고, 차례로, 트리실란은 디실란의 열 분해 온도보다 더 낮은 열 분해 온도를 갖는다. 가열된 기판은 실리콘 전구체 가스에 노출되고, 그 가열된 기판 상에 초-컨포멀 비정질 실리콘 막의 층이 증착된다. 초-컨포멀 조건을 달성하기 위해, 전구체 가스 유량, 프로세스 압력, 기판과 상부 전극 사이의 간격, 및 프로세스 온도를 조정함으로써, 비정질 실리콘 막의 컨포멀리티(conformality) 및 패턴 로딩(pattern loading)이 제어된다. 전형적으로, 전구체 가스는, 300 mm 기판을 위해 사이즈가 설정된 챔버의 경우, 약 20 sccm 내지 약 1000 sccm의 세트포인트 유량으로 제공되며, 다른 기판들을 위해 사이즈가 설정된 챔버들에 대해 적절한 스케일링이 사용될 수 있다. 챔버 동작 압력은 약 5 Torr 내지 약 600 Torr로 세팅된다. 페이스 플레이트와 기판 사이의 간격은 약 200 mil(mil: 1000분의 1인치) 내지 2000 mil의 간격으로 세팅된다.
[0037] 방법(300)의 동작(306)에서, 비정질 실리콘 층이 기판 상에 증착된다. 본원에서, 비정질 실리콘 층은 두께가 약 5 Å 내지 30 Å, 이를테면 두께가 약 20 Å이다. 전구체 가스 유량, 프로세스 압력, 기판과 상부 전극 사이의 간격, 및 프로세스 온도를 적절하게 조정함으로써, 증착된 실리콘 층은 약 2% 미만의 바람직한 두께 균일성을 갖는다. 일부 실시예들에서, 결과적인 증착된 실리콘 층의 두께는 평균 값으로부터 2% 이하로 변한다. 다른 실시예에서, 증착된 실리콘 층의 두께의 표준 편차는 약 2% 이하이다. 증착된 실리콘 층의 균일한 두께는, 기판 내로의 질소 확산을 방지하면서, 증착된 실리콘 층의 전체 깊이까지, 증착된 실리콘 층의 완전한 또는 거의 완전한 질화를 가능하게 한다.
[0038] 방법(300)의 동작(308)에서, 질소 전구체 가스, 이를테면 N2, NH3, 또는 H2N2, 이들의 치환된 변형체, 또는 이들의 조합이 약 20 sccm 내지 약 1000 sccm의 고정된 유량으로 챔버에 제공된다.
[0039] 방법(300)의 동작(310)에서, 챔버에서 질소 전구체 가스로 플라즈마가 형성된다. 플라즈마는 질소 전구체 가스에 전력 소스를 용량성 또는 유도성으로 커플링시킴으로써 형성되고, 전구체 가스 또는 가스 혼합물에 RF 전력을 커플링시킴으로써 에너자이징된다. 본원에서, RF 전력은, 고 주파수 성분 및 저 주파수 성분을 갖는 이중-주파수 RF 전력이다. RF 전력은 약 100 W 내지 약 2,000 W의 전력 레벨로 인가된다. RF 전력 주파수 세트 포인트는 약 350 kHz 내지 약 60 MHz이다. RF 전력 주파수는 모두, 예컨대 약 13.56 MHz의 주파수의 고-주파수 RF 전력일 수 있거나, 또는 고-주파수 전력과 저-주파수 전력, 예컨대 약 300 kHz의 부가적인 주파수 성분의 혼합일수 있다.
[0040] 일부 실시예들에서, 기판에 걸친 질화 깊이 균일성은 플라즈마 밀도 프로파일을 조정함으로써 향상된다. 플라즈마 밀도 프로파일은 챔버의 측벽에 커플링된 제1 전극 및/또는 기판 지지부에 커플링된 제2 전극을 바이어싱함으로써 조정된다. 각각의 전극은 전형적으로, 원하는 전류가 전극을 통해 흐르는 데 필요한 임피던스를 제공하기 위해 제어된다. 전형적으로, 각각의 전극 및 접지에 공진 튜닝 회로가 커플링되며, 공진 튜닝 회로를 위한 컴포넌트들은, 원하는 전류 흐름을 유지하기 위해 임피던스가 동적으로 조정될 수 있도록, 적어도 하나의 가변 컴포넌트를 갖도록 선택된다. 각각의 전극을 통하는 전류 흐름은, 약 0 암페어(A) 내지 약 30 A, 또는 약 1 A 내지 약 30 A의 세트 포인트로 유지되는 것이 바람직하다.
[0041] 다른 실시예에서, 바이어스 전극 및/또는 정전 척킹 전극인 제3 전극이 기판 지지부에 커플링된다. 제3 전극은, 임피던스 정합 회로인 필터(148)를 통해 제2 전력 소스에 커플링된다. 제2 전력 소스는 DC 전력, 펄스형 DC 전력, RF 전력, 펄스형 RF 전력, 또는 이들의 조합일 수 있다.
[0042] 다른 실시예에서, 기판에 걸친 질화 깊이 균일성은 플라즈마에 노출되는 챔버 표면들의 온도를 제어함으로써 더 향상된다. 챔버 표면들이 열적으로 플로팅될 수 있는 경우, 제어되지 않는 방식들로 전구체 반응성 및 플라즈마 밀도에 영향을 미치는 고온 및 저온 스폿들이 발생될 수 있다. 위에서 설명된 바와 같이, 가스 분배기(112)의 페이스 플레이트는, 페이스 플레이트의 일부를 통하는 도관에 배치되거나, 또는 그렇지 않으면, 페이스 플레이트와 직접적으로 접촉하거나 또는 열적으로 접촉하는, 열 유체 또는 저항성 가열기를 사용하여 가열된다. 도관은 페이스 플레이트의 가스 유동 기능을 방해하는 것을 피하기 위해 페이스 플레이트의 에지 부분을 통해 배치된다. 페이스 플레이트의 에지 부분을 가열하는 것은, 페이스 플레이트 에지 부분이 챔버 내에서 열 싱크가 되는 경향을 감소시키는 데 유용한다.
[0043] 챔버 벽들이 또한 또는 대안적으로, 유사한 효과를 발생시키도록 가열될 수 있다. 플라즈마에 노출되는 챔버 표면들을 가열하는 것은 또한, 챔버 표면들 상의 증착 및 응축, 또는 역으로 챔버 표면들로부터의 승화를 최소화하고, 그에 의해, 챔버의 세정 빈도를 감소시키고, 챔버의 세정당 프로세스 사이클들의 평균 횟수를 증가시킨다. 더 높은 온도 표면들은 또한, 고밀도 증착을 촉진하며, 이는 그로부터 기판 상으로 떨어지는 입자들을 생성할 가능성이 더 적다. 저항성 가열기들 및/또는 열 유체들을 갖는 열 제어 도관들이, 챔버 벽들의 열 제어를 달성하기 위해, 챔버 벽들을 통해 배치될 수 있다.
[0044] 방법(300)의 동작(312)에서, 증착된 비정질 실리콘 막을 실리콘 질화물 막으로 변환시키기 위해, 증착된 비정질 실리콘 막이 질소 플라즈마에 노출된다. 처리 시간은 약 30초(s) 내지 약 300초이다. 더 높은 전력을 이용하거나 또는 RF/DC 바이어스를 사용하는 더 긴 처리 시간들은 비정질 실리콘 막을 화학량론적 실리콘 질화물 막으로 변환시킬 것이다.
[0045] 본원에서 설명되는 방법들은, 약 5 Å 내지 약 30 Å, 이를테면 약 20 Å의 실리콘 질화물 막 층들을 생성하기 위해 사용될 수 있다. 방법은 더 두꺼운 다층 실리콘 질화물 막들, 이를테면 약 100 Å 내지 약 150 Å의 막들을 생성하기 위해 다수 회 반복될 수 있다. 비정질 실리콘 막이, 실리콘 질화물로의 변환 시, 부피 팽창될 것이 예상되며, 이러한 현상은 가능하게는, 좁은 트렌치들을 갭-충전하기 위해 사용될 수 있다.
[0046] 본 개시내용의 이익들은, 염산 또는 염화 암모늄 부산물들을 생성하지 않으면서, 고도로 균일한 두께 및 조성의 실리콘 질화물 막이 형성되는 것을 포함한다. 부가하여, 본원에서 개시되는 방법들은, 이를테면 고온 어닐링 프로세스들로부터의 산화에 내성이 있는 밀폐성 실리콘 질화물 막들을 생성한다.
[0047] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판 프로세싱 챔버 내에서 기판 온도까지 기판을 가열하는 단계;
    상기 기판 프로세싱 챔버 내로 실리콘 전구체 가스를 유동시키는 단계;
    상기 기판 상에 비정질 실리콘의 층을 증착하는 단계;
    상기 기판 프로세싱 챔버 내로 질소 전구체 가스를 유동시키는 단계;
    상기 질소 전구체 가스를 이용하여 상기 기판 프로세싱 챔버 내에 플라즈마를 형성하는 단계; 및
    상기 증착된 비정질 실리콘 층의 적어도 일부를 실리콘 질화물 층으로 변환시키기 위해, 상기 증착된 비정질 실리콘 층을 상기 플라즈마에 노출시키는 단계
    를 포함하는,
    막 층을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 실리콘 전구체 가스는 디실란, 트리실란, 테트라실란, 또는 이들의 조합을 포함하는,
    막 층을 형성하는 방법.
  3. 제1 항에 있어서,
    상기 질소 전구체 가스는 N2, NH3, H2N2, 또는 이들의 조합을 포함하며, 상기 실리콘 질화물 층은 밀폐성 화학량론적(hermetic stoichiometric) 질화물 막을 포함하는,
    막 층을 형성하는 방법.
  4. 제1 항에 있어서,
    상기 실리콘 질화물 층의 두께는 약 5 Å 내지 약 30 Å인,
    막 층을 형성하는 방법.
  5. 제1 항에 있어서,
    상기 기판 온도는 약 300 ℃ 내지 700 ℃인,
    막 층을 형성하는 방법.
  6. 제1 항에 있어서,
    상기 기판을 가열하는 단계는, 상기 기판의 제1 부분을 제1 온도까지 가열하고, 상기 기판의 제2 부분을 제2 온도까지 가열하는 단계를 포함하며,
    상기 제1 온도와 상기 제2 온도 사이의 오프셋(offset)은 약 +/- 10 ℃ 내지 약 +/- 50 ℃인,
    막 층을 형성하는 방법.
  7. 제1 항에 있어서,
    상기 기판과 대면하는 플레이트를 약 100 ℃ 내지 약 300 ℃의 온도까지 가열하는 단계를 더 포함하는,
    막 층을 형성하는 방법.
  8. 제7 항에 있어서,
    상기 실리콘 전구체 가스는 상기 플레이트를 통해 유동하는,
    막 층을 형성하는 방법.
  9. 제1 항에 있어서,
    상기 챔버의 측벽에 커플링된 전극을 바이어싱하는 단계를 더 포함하며,
    상기 전극은 공진 튜닝 회로에 커플링되고, 상기 전극을 통하는 전류 흐름은 약 1 암페어 내지 30 암페어로 유지되는 것이 바람직한,
    막 층을 형성하는 방법.
  10. 제1 항에 있어서,
    기판 지지부에 커플링된 제1 전극을 바이어싱하는 단계를 더 포함하며,
    상기 전극은 공진 튜닝 회로에 커플링되고, 상기 전극을 통하는 전류 흐름은 약 1 암페어 내지 30 암페어로 유지되는 것이 바람직한,
    막 층을 형성하는 방법.
  11. 제9 항에 있어서,
    상기 전류 흐름을 제어하기 위해, 상기 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계를 더 포함하는,
    막 층을 형성하는 방법.
  12. 제10 항에 있어서,
    상기 전류 흐름을 제어하기 위해, 상기 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계를 더 포함하는,
    막 층을 형성하는 방법.
  13. 제12 항에 있어서,
    상기 기판 지지부에 커플링된 제2 전극을 바이어싱하는 단계를 더 포함하며,
    상기 제2 전극은 임피던스 정합 회로에 커플링되는,
    막 층을 형성하는 방법.
  14. 기판 프로세싱 챔버 내에서 약 500 ℃ 미만의 온도까지, 기판 지지부 상에 배치된 기판을 가열하는 단계;
    상기 기판 프로세싱 챔버 내로 실리콘 전구체 가스를 유동시키는 단계;
    상기 기판 상에 비정질 실리콘의 층을 증착하는 단계;
    상기 기판 프로세싱 챔버 내로 질소 전구체 가스를 유동시키는 단계 ― 상기 질소 전구체 가스는 N2, NH3, H2N2, 또는 이들의 조합을 포함함 ―;
    상기 기판 프로세싱 챔버 내에 상기 질소 전구체 가스의 플라즈마를 형성하는 단계;
    상기 기판 지지부에 커플링된 제1 전극을 바이어싱하는 단계 ― 상기 제1 전극은 제1 공진 튜닝 회로에 커플링됨 ―;
    상기 제1 전극을 통하는 전류 흐름을 제어하기 위해, 상기 제1 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계 ― 상기 전류 흐름은 약 1 암페어 내지 30 암페어의 세트 포인트로 유지되는 것이 바람직함 ―;
    상기 증착된 비정질 실리콘 층을 실리콘 질화물 층으로 변환시키기 위해, 상기 증착된 비정질 실리콘 층을 질화시키는 단계;
    상기 기판 프로세싱 챔버의 측벽에 커플링된 제2 전극을 바이어싱하는 단계 ― 상기 제2 전극은 제2 공진 튜닝 회로에 커플링됨 ―; 및
    상기 제2 전극을 통하는 전류 흐름을 제어하기 위해, 상기 제2 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계 ― 상기 전류 흐름은 약 1 암페어 내지 30 암페어의 세트 포인트로 유지되는 것이 바람직함 ―
    를 포함하는,
    막 층을 형성하는 방법.
  15. 약 500 ℃ 미만의 기판 온도까지 기판을 가열하는 단계 ― 상기 기판을 가열하는 단계는, 상기 기판의 제1 부분을 제1 온도까지 가열하고, 상기 기판의 제2 부분을 제2 온도까지 가열하는 단계를 포함하고, 상기 제1 온도와 상기 제2 온도 사이의 오프셋은 약 +/- 10 ℃ 내지 약 +/- 50 ℃임 ―;
    기판 프로세싱 챔버 내로 실리콘 전구체 가스를 유동시키는 단계;
    상기 기판 상에 약 5 Å 내지 약 30 Å의 비정질 실리콘의 막을 증착하는 단계;
    상기 기판 프로세싱 챔버 내로 질소 전구체 가스를 유동시키는 단계 ― 상기 질소 전구체 가스는 N2, NH3, H2N2, 또는 이들의 조합을 포함함 ―;
    상기 질소 전구체 가스를 이용하여 플라즈마를 형성하는 단계 ― 상기 플라즈마는 상기 프로세싱 챔버 내에 형성됨 ―;
    기판 지지부에 커플링된 제1 전극을 바이어싱하는 단계 ― 상기 제1 전극은 제1 공진 튜닝 회로에 커플링됨 ―;
    상기 제1 전극을 통하는 전류 흐름을 제어하기 위해, 상기 제1 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계 ― 상기 전류 흐름은 약 1 암페어 내지 30 암페어의 세트 포인트로 유지되는 것이 바람직함 ―;
    상기 챔버의 측벽에 커플링된 제2 전극을 바이어싱하는 단계 ― 상기 제2 전극은 제2 공진 튜닝 회로에 커플링됨 ―;
    상기 제2 전극을 통하는 전류 흐름을 제어하기 위해, 상기 제2 공진 튜닝 회로의 임피던스를 동적으로 조정하는 단계 ― 상기 전류 흐름은 약 1 암페어 내지 30 암페어의 세트 포인트로 유지되는 것이 바람직함 ―; 및
    상기 증착된 비정질 실리콘 막을 밀폐성 화학량론적 실리콘 질화물 막으로 변환시키는 단계
    를 포함하는,
    막 층을 형성하는 방법.
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