KR20190063495A - 화소 및 화소를 포함하는 표시 장치 - Google Patents

화소 및 화소를 포함하는 표시 장치 Download PDF

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Abstract

화소는 제1 트랜지스터 내지 제5 트랜지스터, 및 제1 커패시터를 포함한다. 제1 트랜지스터는 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함한다. 제2 트랜지스터는 제3 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함한다. 제3 트랜지스터는 제2 노드에 연결된 게이트 전극, 제1 노드에 연결된 제1 전극, 및 기준 전압을 수신하는 제2 전극을 포함한다. 제4 트랜지스터는 제1 스캔 신호를 수신하는 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함한다. 제5 트랜지스터는 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함한다. 발광 소자는 제1 노드 및 제3 노드 사이에 위치하는 제1 커패시터, 및 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함한다.

Description

화소 및 화소를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 화소 및 화소를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시 장치의 각 화소는 구동 전류에 의해 휘도가 달라지는 발광 소자(예를 들어, 유기 발광 다이오드)를 포함한다. 각 화소는 유기 발광 다이오드, 데이터 전압에 따라 유기 발광 다이오드에 공급되는 구동 전류의 크기를 제어하는 구동 트랜지스터, 및 유기 발광 다이오드의 휘도를 제어하기 위해 데이터 전압을 구동 트랜지스터로 제공하는 스위칭 트랜지스터를 포함한다.
제조 공정 오차에 의해 화소들의 구동 트랜지스터들은 서로 상이한 문턱 전압을 가질 수 있으며, 동일한 데이터 전압이 인가되더라도 문턱 전압에 따라 구동 트랜지스터가 출력하는 구동 전류의 크기는 상이할 수 있다. 또한, 구동 트랜지스터는 이전 프레임 기간 동안 출력한 구동 전류의 크기에 따라 현재 프레임 기간 동안 출력할 구동 전류의 크기가 달라질 수 있다. 유기 발광 다이오드가 이전 프레임 기간 동안 발광한 경우, 현재 프레임 기간 동안 블랙을 표시해야 함에도 유기 발광 다이오드가 미세하게 발광할 수도 있다.
이러한 문제들을 개선하기 위해, 종래의 화소는 구동 트랜지스터와 스위칭 트랜지스터 외에 복수의 트랜지스터들을 더 포함할 수 있다. 예를 들어, 종래의 화소는 구동 트랜지스터의 문턱 전압을 보상하기 위한 화소 구조를 가질 수 있다.
한편, 디스플레이의 해상도가 높아지고 발광 소자의 효율이 개선됨에 따라, 단일 화소를 구동하기 위한 구동 전류량이 낮아질 수 있다. 하지만, 화소가 저계조를 표시하는 경우, 구동 트랜지스터는 서브스레숄드(subthreshold) 영역에서 동작할 수 있으며, 서브스레숄드 기울기(subthreshold slop 또는 subthreshold swing) 편차에 의한 화질 저하가 시인될 수 있다.
본 발명의 일 목적은 표시 품질을 향상시킬 수 있는 화소를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소는 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 기준 전압을 수신하는 제2 전극을 포함하는 제3 트랜지스터, 제1 스캔 신호를 수신하는 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 상기 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터, 상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터, 및 상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 포화 영역(saturation region)에서 동작할 수 있다.
일 실시예에 의하면, 상기 기준 전압은 상기 제1 전원의 전압보다 낮고, 상기 제2 전원의 전압보다 높을 수 있다.
일 실시예에 의하면, 상기 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제2 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 바이어스 전압을 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터의 상기 제2 전극에 연결된 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 제2 전극을 포함하는 제9 트랜지스터, 및 상기 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제2 전극 사이에 위치하는 제2 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 위치하는 제3 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 스캔 신호와 상기 제2 스캔 신호는 부분적으로 중첩될 수 있다.
일 실시예에 의하면, 상기 기준 전압은 상기 제2 전원의 전압과 동일할 수 있다.
일 실시예에 의하면, 상기 제1 스캔 신호가 온(on)-레벨인 경우, 상기 제2 전원의 전압은 상기 데이터 전압보다 높을 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 및 상기 표시 패널을 구동하는 패널 구동부를 포함할 수 있다. 상기 화소들 각각은 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 기준 전압을 수신하는 제2 전극을 포함하는 제3 트랜지스터, 제1 스캔 신호를 수신하는 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 상기 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터, 상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터, 및 상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 패널 구동부는 상기 화소들에 상기 데이터 전압이 기입되는 프로그래밍 구간 및 상기 화소들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 상기 표시 패널을 구동할 수 있다.
일 실시예에 의하면, 상기 프로그래밍 구간에서 상기 제2 전원의 전압은 제1 전압 레벨에 상응할 수 있다.
일 실시예에 의하면, 상기 발광 구간에서 상기 제2 전원의 전압은 상기 제1 전압 레벨보다 낮은 제2 전압 레벨에 상응할 수 있다.
일 실시예에 의하면, 상기 패널 구동부는 상기 화소들이 순차적으로 발광하는 순차 발광 방식으로 상기 표시 패널을 구동할 수 있다. 상기 제2 전원의 전압은 일정하게 유지될 수 있다.
일 실시예에 의하면, 상기 기준 전압은 상기 제1 전원의 전압보다 낮고, 상기 제2 전원의 전압보다 높을 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 포화 영역(saturation region)에서 동작할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은 상기 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제2 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은 바이어스 전압을 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은 상기 제1 트랜지스터의 상기 제2 전극에 연결된 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 제2 전극을 포함하는 제9 트랜지스터, 및 상기 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제2 전극 사이에 위치하는 제2 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 위치하는 제3 커패시터를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소는 제1 전원 및 제2 노드 사이에 위치하고, 제1 노드의 전압에 기초하여 데이터 전압에 상응하는 구동 전류를 발광 소자에 제공하는 제1 트랜지스터, 상기 제1 노드 및 기준 전압 사이에 위치하고, 상기 제2 노드의 전압 및 상기 기준 전압의 차이에 기초하여 샘플링 전류를 생성하는 제3 트랜지스터, 상기 제1 전원 및 상기 제1 노드 사이에 위치하고, 제3 노드의 전압에 기초하여 상기 샘플링 전류가 생성되도록 상기 제1 노드의 전압을 조정하는 제2 트랜지스터, 제1 스캔 신호에 응답하여 상기 제1 전원의 전압을 상기 제3 노드에 인가하는 제4 트랜지스터, 상기 제1 스캔 신호에 기초하여 상기 제2 노드에 상기 데이터 전압을 인가하는 제5 트랜지스터, 및 상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터를 포함할 수 있다.
본 발명의 실시예들에 따른 화소는 구동 트랜지스터(즉, 제1 트랜지스터)의 게이트 전극과 소스 전극을 다른 구동 트랜지스터(즉, 제3 구동 TFT)의 드레인 전극과 게이트 전극에 각각 연결함으로써 네가티브 피드백 루프(negative feedback loop)를 형성할 수 있다. 이에 따라, 발광 소자의 애노드 전극의 전압이 데이터 전압으로 일정하게 유지되고, 서브스레숄드 기울기(subthreshold slop 또는 subthreshold swing)의 편차에 따른 표시 화질 저하를 개선할 수 있다.
상기 화소는 n채널 MOS (n-channel metal oxide semiconductor) 트랜지스터로 구현함으로써 히스테리시스(hysteresis)에 의한 잔상을 개선할 수 있다. 상기 화소는 발광하는 동안 네가티브 피드백 동작을 멈춤으로써 소비 전력을 절감할 수 있다. 또한, 상기 화소는 구동 트랜지스터들과 직렬로 연결된 트랜지스터를 더 포함함으로써, 구동 트랜지스터들의 열화를 방지할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 화소를 포함함으로써 표시 품질을 향상할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3, 도 4a, 및 도 4b는 도 2의 화소를 구동하는 일 예를 설명하기 위한 도면들이다.
도 5는 도 2의 화소를 구동하는 다른 예를 설명하기 위한 타이밍도이다.
도 6a 내지 도 6g는 도 1의 표시 장치에 포함된 화소의 다른 예들을 나타내는 회로도이다.
도 7a, 도 7a, 도 8a, 도 8b, 도 9a, 및 도 9b는 도 6a의 화소의 효과를 설명하기 위한 도면이다.
도 10은 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 11은 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 13은 도 12의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 14은 도 13의 화소를 구동하는 일 예를 설명하기 위한 타이밍도이다.
도 15 내지 도 17는 도 12의 표시 장치에 포함된 화소의 다른 예들을 나타내는 회로도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000A)는 복수의 화소(PX)들을 포함하는 표시 패널(100) 및 표시 패널(100)를 구동하는 패널 구동부를 포함할 수 있다. 일 실시예에서, 패널 구동부는 스캔 구동부(200A), 데이터 구동부(300), 전원 공급부(400), 및 타이밍 제어부(500)를 포함할 수 있다. 일 실시예에서, 표시 장치(1000A)는 유기 발광 표시 장치일 수 있다.
표시 패널(100)는 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 제1 내지 제n(단, n은 1보다 큰 정수) 스캔 라인들(SL1 내지 SLn) 및 제1 내지 제m(단, m은 1보다 큰 정수) 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m개의 화소(PX)들을 포함할 수 있다. 화소(PX)는 네가티브 피드백 루프(negative feedback loop)를 형성하는 트랜지스터들을 포함함으로써, 각 프레임 구간에서 발광 소자(예를 들어, 유기 발광 다이오드)의 애노드 전극의 전압이 데이터 전압으로 일정하게 유지(이하, 네가티브 피드백 보상 동작이라 함)될 수 있다. 화소(PX)의 구조 및 구동 방법에 대해서는 도 2 내지 도 8을 참조하여 자세히 설명하기로 한다.
스캔 구동부(200A)는 제1 제어 신호(CNT1)에 기초하여 제1 내지 제n 스캔 라인들(SL1 내지 SLn)을 통해 화소(PX)들에 스캔 신호를 제공할 수 있다.
데이터 구동부(300)는 제2 제어 신호(CNT2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하고, 데이터 전압을 제1 내지 제m 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
전원 공급부(400)는 제3 제어 신호(CNT3)에 기초하여 제1 전원 (ELVDD), 제2 전원(ELVSS), 및 기준 전압(VREF)을 화소(PX)들에 제공할 수 있다. 예를 들어, 전원 공급부(400)는 입력 전압(예를 들어, 배터리 전압)으로부터 다양한 전압 레벨을 갖는 출력 전압들을 생성하는 DC-DC 컨버터를 포함할 수 있다. 또한, 전원 공급부(400)는 제1 전원(ELVDD), 제2 전원(ELVSS), 및 기준 전압(VREF)에 각각에 대한 전압 레벨을 설정하기 위해 제3 제어 신호(CNT3)에 기초하여 출력 전압들을 제1 전원(ELVDD)의 전압, 제2 전원(ELVSS)의 전압, 및 기준 전압(VREF)로서 선택하는 스위치들을 더 포함할 수 있다.
타이밍 제어부(500)는 스캔 구동부(200A), 데이터 구동부(300), 및 전원 공급부(400)를 제어할 수 있다. 예를 들어, 타이밍 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 제어 신호(CNT)를 수신할 수 있다. 타이밍 제어부(500)는 스캔 구동부(200A), 데이터 구동부(300), 및 발광 제어 구동부(400)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 스캔 구동부(200A)를 제어하기 위한 제1 제어 신호(CTL1)는 스캔 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(300)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 영상 데이터, 등을 포함할 수 있다. 전원 공급부(400)를 제어하기 위한 제3 제어 신호(CTL3)는 제2 전원(ELVSS)의 전압 레벨을 제어하기 위한 스위치 제어 신호, 등을 포함할 수 있다. 타이밍 제어부(500)는 입력 영상 데이터에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 영상 데이터를 생성하여 데이터 구동부(300)에 제공할 수 있다.
발광 소자의 효율이 개선됨에 따라 고해상도 표시 장치에서 단일 화소(PX)를 구동하기 위한 구동 전류량이 낮아질 수 있다. 화소(PX)가 저계조를 표시하는 경우, 구동 트랜지스터는 서브스레숄드 영역에서 동작할 수 있으며, 서브스레숄드 기울기 편차에 의한 화질 저하가 시인될 수 있다. 하지만, 본 발명에 따른 표시 장치(1000A)의 화소(PX)는 네가티브 피드백 루프를 형성하는 구조를 포함함으로써 서브스레숄드 기울기 편차에 의한 화질 저하를 개선할 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX-1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제1 커패시터(C1), 및 발광 소자(OLED)를 포함할 수 있다. 화소(PX-1)는 제i(단, i는 1과 n 사이의 정수) 화소행 및 제j(단, j는 1과 m 사이의 정수) 화소열에 위치할 수 있다. 일 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 포화 영역(saturation region)에서 동작할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 네가티브 피드백 루프(negative feedback loop)를 형성함으로써, 발광 소자(OLED)의 제1 전극(예를 들어, 애노드 전극)의 전압 (즉, 제2 노드의 전압)을 일정하게 유지시킬 수 있다.
구체적으로, 제1 트랜지스터(T1)는 제1 전원(ELVDD) 및 제2 노드(N2) 사이에 위치하고, 제1 노드(N1)의 전압에 기초하여 데이터 전압에 상응하는 구동 전류를 발광 소자(OLED)에 제공할 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1) 및 기준 전압(VREF) 사이에 위치하고, 제2 노드(N2)의 전압 및 기준 전압(VREF)의 차이에 기초하여 샘플링 전류를 생성할 수 있다. 여기서, 샘플링 전류의 크기는 제3 트랜지스터(T3)의 게이트 전극의 전압과 소스 전극(즉, 제2 전극)의 전압의 차이에 따라 결정될 수 있다. 따라서, 제3 트랜지스터(T3)의 게이트 전극(즉, 제2 노드(N2))에 데이터 전압이 인가되는 경우, 샘플링 전류의 크기는 데이터 전압에 기초하여 결정될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)에 연결된 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 기준 전압(VREF)을 수신하는 제2 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 제1 전원(ELVDD) 및 제1 노드(N1) 사이에 위치하고, 제3 노드(N3)의 전압에 기초하여 상기 샘플링 전류가 생성되도록 제1 노드(N1)의 전압을 조정할 수 있다. 전류 경로에 의해 제2 트랜지스터(T2)에도 제3 트랜지스터(T3)와 동일한 크기의 전류(즉, 샘플링 전류)가 흐르므로, 제2 트랜지스터(T2)의 게이트 전극과 소스 전극(즉, 제2 전극) 사이의 전압차가 조절될 수 있다. 제2 트랜지스터(T2)는 제3 노드(N3)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
제1 커패시터(C1)에는 제2 트랜지스터(T2)의 게이트 전극과 소스 전극 사이의 조절된 전압이 저장될 수 있다. 제1 커패시터(C1)는 제1 노드(N1)에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 제1 스캔 신호에 응답하여 제1 전원(ELVDD)의 전압을 제3 노드(N3)에 인가하고 제2 트랜지스터(T2)를 다이오드 연결할 수 있다. 제4 트랜지스터(T4)는 제1 스캔 신호를 수신하는 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
제5 트랜지스터(T5)는 제1 스캔 신호에 기초하여 제2 노드에 데이터 전압을 인가할 수 있다. 제5 트랜지스터(T5)는 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극(예를 들어, 애노드 전극) 및 제2 전원(ELVSS)에 연결된 제2 전극(예를 들어, 캐소드 전극)을 포함할 수 있다. 예를 들어, 발광 소자(OLED)는 유기 발광 다이오드일 수 있다.
일 실시예에서, 제1 내지 제5 트랜지스터들(T1 내지 T5)은 n채널 MOS(N-channel metaloxidesemiconductor) 트랜지스터일 수 있다. 이 경우, n채널 MOS 트랜지스터가 p채널 MOS (P-channel metaloxidesemiconductor) 트랜지스터에 비해 히스테리시스(hysteresis)에 의한 영향을 적게 받으므로, 히스테리시스에 의한 잔상이 개선될 수 있다.
비록, 도 1에서는 화소가 5개의 트랜지스터로 구현되는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 화소는 데이터 전압이 기입되는 동안 발광되지 않도록 제1 트랜지스터의 제2 전극과 발광 소자의 제1 전극 사이에 위치하고, 스캔 신호의 온-구간에서 턴-오프되는 발광 제어 트랜지스터를 더 포함할 수 있다.
도 3, 도 4a, 및 도 4b는 도 2의 화소를 구동하는 일 예를 설명하기 위한 도면들이다.
도 3, 도 4a, 및 도 4b를 참조하면, 패널 구동부는 화소들이 순차적으로 발광하는 순차 발광 방식으로 표시 패널을 구동할 수 있다. 도 3에 도시된 바와 같이, 패널 구동부는 스캔 라인들에 온-레벨의 스캔 신호를 순차적으로 제공할 수 있다. 제1 전원(ELVDD)의 전압. 제2 전원(ELVSS)의 전압, 기준 전압(VREF)는 각각 DC 전압일 수 있다. 일 실시예에서, 기준 전압(VREF)은 제1 전원(ELVDD)의 전압보다 낮고, 제2 전원(ELVSS)의 전압보다 높을 수 있다. 즉, 기준 전압(VREF)은 소비 전류가 높지 않은 범위에서 샘플링 전류가 안정적으로 생성되도록 설정될 수 있다. 예를 들어, 제1 전원(ELVDD)의 전압은 7V, 제2 전원(ELVSS)의 전압은 0V, 기준 전압(VREF)은 4V를 가질 수 있다.
제1 구간(P1)에서, 제i 화소행 및 제j 화소열에 위치하는 화소(PX-1)는 온-레벨의 스캔 신호(SL(i))를 수신할 수 있다. 도 4a에 도시된 바와 같이, 화소(PX-1)의 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 온-레벨의 스캔 신호(SL(i))에 응답하여 턴-온될 수 있다. 제5 트랜지스터(T5)는 데이터 전압을 제2 노드(N2)에 인가하고, 제2 노드(N2)의 전압은 데이터 전압(Vdata)으로 설정될 수 있다. 제4 트랜지스터(T4)는 제1 전원의 전압(Vdd)를 제3 노드(N3)에 인가하고, 제3 노드(N3)의 전압은 제1 전원의 전압(Vdd)으로 설정될 수 있다. 제3 트랜지스터(T3)의 게이트 전극의 전압(Vdata) 및 소스 전극의 전압(VREF)의 차이(즉, Vdata-VREF)에 상응하는 샘플링 전류(Isam)가 제3 트랜지스터(T3)를 통해 흐를 수 있다. 샘플링 전류(Isam)의 경로에 따라, 제2 트랜지스터(T2)에도 제3 트랜지스터(T3)와 동일한 크기의 전류(즉, 샘플링 전류(Isam))가 흐를 수 있다. 즉, 샘플링 전류(Isam)가 제2 트랜지스터(T2)를 통해 흐르도록, 제2 트랜지스터(T2)의 게이트 전극과 소스 전극(즉, 제2 전극) 사이의 전압이 조절되어 제1 커패시터(C1)에 저장될 수 있다.
제2 구간(P2)에서, 화소(PX-1)는 오프-레벨의 스캔 신호(SL(i))를 수신할 수 있다. 도 5a에 도시된 바와 같이, 화소(PX-1)의 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 오프-레벨의 스캔 신호(SL(i))에 응답하여 턴-오프될 수 있다. 제1 커패시터(C1)에 저장된 전압에 의해 제2 트랜지스터(T2)는 제1 구간(P1)과 마찬가지로 여전히 동일한 크기의 전류(즉, 샘플링 전류(Isam))를 생성할 수 있다. 또한, 제3 트랜지스터(T3)에는 제2 트랜지스터(T2)와 동일한 크기의 샘플링 전류(Isam)가 흐를 수 있다. 즉, 제3 트랜지스터(T3)에 샘플링 전류(Isam)가 흐르기 위해 제3 트랜지스터(T3)의 게이트 전극의 전압 및 소스 전극의 전압의 차이가 그대로 유지 (즉, Vdata-VREF)될 수 있다. 즉, 화소(PX-1)는 포화 영역(saturation region)에서 동작하는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)(즉, 네가티브 피드백 루프 구조)를 포함함으로써 발광 소자의 제1 전극(즉, 제2 노드)의 전압을 일정하게 유지시킬 수 있다. 이에 따라, 제2 구간(P2)에서 발광 소자(OLED)의 제1 전극의 전압(즉, 데이터 전압)에 상응하는 구동 전류가 흐르고, 발광 소자(OLED)는 구동 전류에 기초하여 발광할 수 있다.
나아가, 화소(PX-1)는 네가티브 피드백 루프 구조를 가짐으로써 구동 환경 또는 외부 요인에 의한 발광 소자(OLED)의 제1 전극의 전압의 변동을 방지할 수 있다. 여기서, 외부 요인은 구동 트랜지스터의 열화 또는 발광 소자의 열화에 따른 전압 변동(시간적 요소), 인접한 라인의 전압 변동에 따른 영향(예를 들어, 커플링 효과, 등) (공간적 요소), 등을 포함할 수 있다.
예를 들어, 발광 소자(OLED)의 구동 능력이 제1 트랜지스터(T1)의 구동 능력보다 큰 경우, 발광 소자(OLED)의 제1 전극의 전압이 일시적으로 감소할 수 있다. 이에 따라, 제3 트랜지스터(T3)의 게이트 전극의 전압 및 소스 전극의 전압의 차이가 감소하고, 제3 트랜지스터(T3)에 흐르는 샘플링 전류(Isam)의 크기가 감소할 수 있다. 제2 트랜지스터(T2)에도 제3 트랜지스터(T3)와 동일한 크기의 전류(즉, 감소된 샘플링 전류(Isam))가 흐르도록, 제2 트랜지스터(T2)는 제2 트랜지스터(T2)의 소스 전극(즉, 제1 노드)의 전압을 증가시킬 수 있다. 제1 노드의 전압이 증가됨에 따라, 제1 트랜지스터(T1)에 흐르는 구동 전류가 증가하고 발광 소자(OLED)의 제1 전극의 전압이 상승될 수 있다.
이와 달리, 발광 소자(OLED)의 구동 능력이 제1 트랜지스터(T1)의 구동 능력보다 작은 경우, 발광 소자(OLED)의 제1 전극의 전압이 일시적으로 증가할 수 있다. 이에 따라, 제3 트랜지스터(T3)의 게이트 전극의 전압 및 소스 전극의 전압의 차이가 증가하고, 제3 트랜지스터(T3)에 흐르는 샘플링 전류(Isam)의 크기가 증가할 수 있다. 제2 트랜지스터(T2)에도 제3 트랜지스터(T3)와 동일한 크기의 전류(즉, 증가된 샘플링 전류(Isam))가 흐르도록, 제2 트랜지스터(T2)는 제2 트랜지스터(T2)의 소스 전극(즉, 제1 노드)의 전압을 감소시킬 수 있다. 제1 노드의 전압이 감소됨에 따라, 제1 트랜지스터(T1)에 흐르는 구동 전류가 감소하고 발광 소자(OLED)의 제1 전극의 전압이 감소될 수 있다.
따라서, 구동 환경 또는 외부 요인에 따라 발광 소자(OLED)의 제1 전극의 전압이 변동하는 경우에도, 제2 및 제3 트랜지스터들(T2, T3)에 흐르는 샘플링 전류(Isam) 및 발광 소자(OLED)의 제1 전극의 전압은 일정하게 유지될 수 있다.
도 5는 도 2의 화소를 구동하는 다른 예를 설명하기 위한 타이밍도이다.
도 5를 참조하면, 패널 구동부는 화소들에 데이터 전압이 기입되는 프로그래밍 구간 및 화소들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 표시 패널을 구동할 수 있다.
프로그래밍 구간(P3)에서, 패널 구동부는 스캔 라인들에 온-레벨의 스캔 신호를 순차적으로 제공되고, 제2 전원(ELVSS)의 전압은 발광 소자가 발광하지 않도록 제1 전압 레벨에 상응할 수 있다. 예를 들어, 제1 전압 레벨은 데이터 전압보다 높을 수 있다. 화소는 온-레벨의 스캔 신호에 응답하여 데이터 전압을 화소의 제2 노드에 기입하고, 제2 및 제3 트랜지스터들에 샘플링 전류가 흐름에 따라 제1 노드의 전압이 조절될 수 있다. 다만, 프로그래밍 구간(P3)에서 제2 및 제3 트랜지스터의 동작은 도 3의 제1 구간(P1)에서 제2 및 제3 트랜지스터의 동작과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
발광 구간(P4)에서, 패널 구동부는 제2 전원(ELVSS)의 전압은 발광 소자가 발광하도록 제1 전압 레벨보다 낮은 제2 전압 레벨에 상응할 수 있다. 발광 구간(P4)에서, 화소는 프로그래밍 구간(P3)과 동일한 샘플링 전류가 흐르므로, 발광 소자의 제1 전극(즉, 제2 노드)의 전압이 데이터 전압으로 일정하게 유지되고, 발광 소자(OLED)는 데이터 전압에 기초하여 발광할 수 있다. 다만, 발광 구간(P4)의 화소 동작은 도 3의 제2 구간(P2)의 화소 동작과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 6a 내지 도 6g는 도 1의 표시 장치에 포함된 화소의 다른 예들을 나타내는 회로도이다.
도 6a 내지 도 6g를 참조하면, 화소(PX-2 내지 PX-8)는 구동 트랜지스터들과 직렬로 연결된 트랜지스터를 더 포함함으로써, 구동 트랜지스터들 각각의 드레인 전극 및 소스 전극의 전압차를 감소시킬 수 있다. 이에 따라, 샘플링 전류가 안정적으로 생성할 수 있으며, 구동 트랜지스터들의 열화를 방지하고, 누설 전류를 방지할 수 있다.
도 6a에 도시된 바와 같이, 화소(PX-2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(C1), 및 발광 소자(OLED)를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PX-2)는 제6 내지 제8 트랜지스터들(T6 내지 T8)이 추가된 것을 제외하면, 도 2의 화소(PX-1)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극(예를 들어, 애노드 전극) 및 제2 전원(ELVSS)에 연결된 제2 전극(예를 들어, 캐소드 전극)을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(ELVDD) 및 제2 노드(N2) 사이에 위치하고, 제1 노드(N1)의 전압에 기초하여 데이터 전압에 상응하는 구동 전류를 발광 소자(OLED)에 제공할 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1) 및 기준 전압(VREF) 사이에 위치하고, 제2 노드(N2)의 전압 및 기준 전압(VREF)의 차이에 기초하여 샘플링 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 제1 전원(ELVDD) 및 제1 노드(N1) 사이에 위치하고, 제3 노드(N3)의 전압에 기초하여 상기 샘플링 전류가 생성되도록 제1 노드(N1)의 전압을 조정할 수 있다.
제1 커패시터(C1)는 제1 노드(N1) 및 제3 노드(N3)에 사이에 위치할 수 있다.
제4 트랜지스터(T4)는 제1 스캔 신호에 응답하여 제1 전원(ELVDD)의 전압을 제3 노드(N3)에 인가할 수 있다.
제5 트랜지스터(T5)는 제1 스캔 신호에 기초하여 제2 노드(N2)에 데이터 전압을 인가할 수 있다.
제6 트랜지스터(T6)는 제2 트랜지스터(T2)와 제1 전원(ELVDD) 사이에 위치하고, 제2 트랜지스터(T2)의 제1 전극 및 제2 전극의 전압차를 감소시킬 수 있다. 일 실시예에서, 제6 트랜지스터(T6)는 제3 노드(N3)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 트랜지스터(T2)의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
제7 트랜지스터(T7)은 제3 트랜지스터(T3)와 제1 노드(N1) 사이에 위치하고, 제3 트랜지스터(T3)의 제1 전극 및 제2 전극의 전압차를 감소시킬 수 있다. 일 실시예에서, 제7 트랜지스터(T7)은 바이어스 전압(VBIAS)을 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제3 트랜지스터(T3)의 제1 전극에 연결된 제2 전극을 포함할 수 있다. 여기서, 바이어스 전압(VBIAS)은 제7 트랜지스터(T7)이 턴-온되도록 설정된 DC전압일 수 있다.
제8 트랜지스터(T8)은 제1 트랜지스터(T1)와 제2 노드(N2) 사이에 위치하고, 제2 노드(N2)에 데이터 전압이 기입되는 동안 제1 트랜지스터(T1)를 통해 흐르는 전류의 크기를 줄일 수 있다. 일 실시예에서, 제8 트랜지스터(T8)은 제1 트랜지스터(T1)의 제2 전극에 연결된 게이트 전극, 제1 트랜지스터(T1)의 제2 전극에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
도 6b 내지 도 6g에 도시된 바와 같이, 도 2의 화소(PX-1)에 제6 내지 제8 트랜지스터들(T6 내지 T8)을 선택적으로 추가함으로써 원하는 성능을 만족시키기 위한 다양한 화소들(PX-3 내지 PX-8)이 구현될 수 있다.
도 6a 내지 도 6g에 도시된 화소들(PX-2 내지 PX-8)의 구동 방법은 도 2의 화소(PX-1)의 구동 방법과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 7a, 도 7a, 도 8a, 도 8b, 도 9a, 및 도 9b는 도 6a의 화소의 효과를 설명하기 위한 도면이다.
도 7a, 도 7a, 도 8a, 도 8b, 도 9a, 및 도 9b를 참조하면, 도 6a와 같은 구조를 갖는 화소들을 포함하는 표시 장치에서, 문턱 전압(threshold voltage) 편차 및 서브스레숄드 기울기(subthreshold slop 또는 subthreshold swing) 편차에 따른 전류 오차 정도를 측정하였다.
도 7a에 도시된 바와 같이, 화소들에 포함된 제1 트랜지스터들은 문턱 전압 편차(△Vth_T1)를 가질 수 있다. 제1 트랜지스터가 기준보다 약 0.4V 높은 문턱 전압을 갖는 경우(즉, △Vth_T1 = +0.4V), 128계조에서 약 +7%의 전류 오차가 측정되었다. 또한, 제1 트랜지스터가 기준보다 약 0.4V 낮은 문턱 전압을 갖는 경우(즉, △Vth_T1 = -0.4V), 128계조에서 약 -7%의 전류 오차가 측정되었다.
도 7b에 도시된 바와 같이, 화소들에 포함된 제1 트랜지스터들은 서브스레숄드 기울기 편차(△SS_T1)를 가질 수 있다. 제1 트랜지스터가 기준보다 약 30mV/dec 높은 서브스레숄드 기울기를 갖는 경우(즉, △SS_T1 = +30mV/dec), 128계조에서 약 +1%의 전류 오차가 측정되었다. 또한, 제1 트랜지스터가 기준보다 약 30mV/dec 낮은 서브스레숄드 기울기를 갖는 경우(즉, △SS_T1 = -30mV/dec), 128계조에서 -1%의 전류 오차가 측정되었다.
도 8a에 도시된 바와 같이, 화소들에 포함된 제2 트랜지스터들은 문턱 전압 편차(△Vth_T2)를 가질 수 있다. 제2 트랜지스터가 기준보다 약 0.4V 높은 문턱 전압을 갖는 경우(즉, △Vth_T2 = +0.4V), 128계조에서 약 +4.5%의 전류 오차가 측정되었다. 또한, 제2 트랜지스터가 기준보다 약 0.4V 낮은 문턱 전압을 갖는 경우(즉, △Vth_T2 = -0.4V), 128계조에서 약 -4.5%의 전류 오차가 측정되었다.
도 8b에 도시된 바와 같이, 화소들에 포함된 제2 트랜지스터들은 서브스레숄드 기울기 편차(△SS_T2)를 가질 수 있다. 제2 트랜지스터가 기준보다 약 30mV/dec 높은 서브스레숄드 기울기를 갖는 경우(즉, △SS_T2 = +30mV/dec), 128계조에서 약 +2.5%의 전류 오차가 측정되었다. 또한, 제2 트랜지스터가 기준보다 약 30mV/dec 낮은 서브스레숄드 기울기를 갖는 경우(즉, △SS_T2 = -30mV/dec), 128계조에서 -2.5%의 전류 오차가 측정되었다.
도 9a에 도시된 바와 같이, 화소들에 포함된 제3 트랜지스터들은 문턱 전압 편차(△Vth_T3)를 가질 수 있다. 제3 트랜지스터가 기준보다 약 0.4V 높은 문턱 전압을 갖는 경우(즉, △Vth_T3 = +0.4V), 128계조에서 약 +0%의 전류 오차가 측정되었다. 또한, 제3 트랜지스터가 기준보다 약 0.4V 낮은 문턱 전압을 갖는 경우(즉, △Vth_T3 = -0.4V), 128계조에서 약 0%의 전류 오차가 측정되었다.
도 9b에 도시된 바와 같이, 화소들에 포함된 제3 트랜지스터들은 서브스레숄드 기울기 편차(△SS_T3)를 가질 수 있다. 제3 트랜지스터가 기준보다 약 30mV/dec 높은 서브스레숄드 기울기를 갖는 경우(즉, △SS_T3 = +30mV/dec), 128계조에서 약 +1.0%의 전류 오차가 측정되었다. 또한, 제3 트랜지스터가 기준보다 약 30mV/dec 낮은 서브스레숄드 기울기를 갖는 경우(즉, △SS_T3 = -30mV/dec), 128계조에서 -1.0%의 전류 오차가 측정되었다.
결론적으로, 포화 영역(saturation region)에서 동작하는 제1 내지 제3 트랜지스터(T3)의 문턱 전압 편차 및 서브스레숄드 기울기 편차가 존재하는 경우에도 전류 오차가 상대적으로 작게 발생함을 확인하였다. 특히, 종래의 표시 장치에 비해 서브스레숄드 기울기 편차에 따른 전류 오차가 현저히 감소하였다. 종래의 문턱 전압 보상을 수행하는 화소는 서브스레숄드 기울기 편차(예를 들어, 약 30mV/dec)에 따른 전류 오차가 상대적으로 크게 측정(예를 들어, 약 38%)되었지만, 본 발명에 따른 표시 장치는 전류 오차가 상대적으로 작게 측정(예를 들어, 약 4.5%)되었다.
따라서, 본 발명에 따른 화소는 네가티브 피드백 루프를 형성하는 구조를 포함함으로써 서브스레숄드 기울기 편차에 의한 화질 저하를 개선할 수 있다.
도 10은 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 10을 참조하면, 화소(PX-9)는 제1 트랜지스터(T1'), 제2 트랜지스터(T2'), 제3 트랜지스터(T3'), 제4 트랜지스터(T4'), 제5 트랜지스터(T5'), 제1 커패시터(C1'), 및 발광 소자(OLED')를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PX-9)는 제1 내지 제5 트랜지스터들(T1' 내지 T5')이 p채널 MOS트랜지스터인 것을 제외하면, 도 2의 화소(PX-1)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
발광 소자(OLED')는 제2 노드(N2')에 연결된 제1 전극(예를 들어, 캐소드 전극) 및 제2 전원(ELVDD)에 연결된 제2 전극(예를 들어, 애노드 전극)을 포함할 수 있다.
제1 트랜지스터(T1')는 제1 전원(ELVSS) 및 제2 노드(N2') 사이에 위치하고, 제1 노드(N1')의 전압에 기초하여 데이터 전압에 상응하는 구동 전류를 발광 소자(OLED')에 제공할 수 있다.
제3 트랜지스터(T3')는 제1 노드(N1') 및 기준 전압(VREF) 사이에 위치하고, 제2 노드(N2')의 전압 및 기준 전압(VREF)의 차이에 기초하여 샘플링 전류를 생성할 수 있다.
제2 트랜지스터(T2')는 제1 전원(ELVSS) 및 제1 노드(N1') 사이에 위치하고, 제3 노드(N3')의 전압에 기초하여 상기 샘플링 전류가 생성되도록 제1 노드(N1')의 전압을 조정할 수 있다.
제1 커패시터(C1')는 제1 노드(N1') 및 제3 노드(N3')에 사이에 위치할 수 있다.
제4 트랜지스터(T4')는 제1 스캔 신호에 응답하여 제1 전원(ELVSS)의 전압을 제3 노드(N3')에 인가할 수 있다.
제5 트랜지스터(T5')는 제1 스캔 신호에 기초하여 제2 노드(N2')에 데이터 전압을 인가할 수 있다.
도 10에 도시된 화소(PX-9)의 구동 방법은 도 2의 화소(PX-1)의 구동 방법과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 11은 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 11을 참조하면, 화소(PX-10)는 제1 트랜지스터(T1'), 제2 트랜지스터(T2'), 제3 트랜지스터(T3'), 제4 트랜지스터(T4'), 제5 트랜지스터(T5'), 제6 트랜지스터(T6'), 제7 트랜지스터(T7'), 제8 트랜지스터(T8'), 제1 커패시터(C1'), 및 발광 소자(OLED')를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PX-10)는 제6 내지 제8 트랜지스터들(T6' 내지 T8')이 추가된 것을 제외하면, 도 10의 화소(PX-9)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제6 트랜지스터(T6')는 제2 트랜지스터(T2')와 제1 전원(ELVSS) 사이에 위치하고, 제2 트랜지스터(T2')의 제1 전극 및 제2 전극의 전압차를 감소시킬 수 있다. 일 실시예에서, 제6 트랜지스터(T6')는 제3 노드(N3')에 연결된 게이트 전극, 제1 전원(ELVSS)에 연결된 제1 전극, 및 제2 트랜지스터(T2')의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
제7 트랜지스터(T7')은 제3 트랜지스터(T3')와 제1 노드(N1') 사이에 위치하고, 제3 트랜지스터(T3')의 제1 전극 및 제2 전극의 전압차를 감소시킬 수 있다. 일 실시예에서, 제7 트랜지스터(T7')은 바이어스 전압(VBIAS)을 수신하는 게이트 전극, 제1 노드(N1')에 연결된 제1 전극, 및 제3 트랜지스터(T3')의 제1 전극에 연결된 제2 전극을 포함할 수 있다. 여기서, 바이어스 전압(VBIAS)은 제7 트랜지스터(T7')이 턴-온되도록 설정된 DC전압일 수 있다.
제8 트랜지스터(T8')은 제1 트랜지스터(T1')와 제2 노드(N2') 사이에 위치하고, 제2 노드(N2')에 데이터 전압이 기입되는 동안 제1 트랜지스터(T1')를 통해 흐르는 전류의 크기를 줄일 수 있다. 일 실시예에서, 제8 트랜지스터(T8')은 제1 트랜지스터(T1')의 제2 전극에 연결된 게이트 전극, 제1 트랜지스터(T1')의 제2 전극에 연결된 제1 전극, 및 제2 노드(N2')에 연결된 제2 전극을 포함할 수 있다.
비록, 도 11에서는 화소(PX-10)가 제6 내지 제8 트랜지스터들(T6', T7', T8')을 모두 포함하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 화소는 제6 내지 제8 트랜지스터들(T6', T7', T8') 중 일부만을 포함할 수 있다.
도 11의 화소(PX-10)의 구동 방법은 도 2의 화소(PX-1)의 구동 방법과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 12는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 12를 참조하면, 표시 장치(1000B)는 복수의 화소(PX)들을 포함하는 표시 패널(100) 및 표시 패널(100)를 구동하는 패널 구동부를 포함할 수 있다. 일 실시예에서, 패널 구동부는 스캔 구동부(200B), 데이터 구동부(300), 전원 공급부(400), 및 타이밍 제어부(500)를 포함할 수 있다. 다만, 본 실시예에 따른 표시 장치(1000B)는 스캔 구동부(200B)가 화소(PX)들 각각에 서로 부분적으로 중첩되는 제1 및 제2 스캔 신호를 제공하는 것을 제외하면, 도 1의 표시 장치(1000A)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
표시 패널(100)는 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)들 각각은 제1 스캔 신호에 응답하여 데이터 전압이 기입되고, 제2 스캔 신호에 응답하여 네가티브 피드백 보상 동작을 수행할 수 있다. 이에 따라, 각 프레임 구간에서 발광 소자의 애노드 전극의 전압이 데이터 전압으로 일정하게 유지될 수 있다.
스캔 구동부(200B)는 제1 제어 신호(CNT1)에 기초하여 제1 내지 제n 스캔 라인들(SLA1 내지 SLAn)을 통해 화소(PX)들에 제1 스캔 신호를 제공할 수 있다. 스캔 구동부(200B)는 제1 제어 신호(CNT1)에 기초하여 제1 내지 제n 보상 제어 라인들(SLB1 내지 SLBn)을 통해 화소(PX)들에 제2 스캔 신호를 제공할 수 있다.
데이터 구동부(300)는 제2 제어 신호(CNT2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 신호로 변환하고, 데이터 신호를 제1 내지 제m 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 데이터 신호를 제공할 수 있다.
전원 공급부(400)는 제3 제어 신호(CNT3)에 기초하여 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 기준 전압(VREF)을 화소(PX)들에 제공할 수 있다.
타이밍 제어부(500)는 스캔 구동부(200B), 데이터 구동부(300), 및 전원 공급부(400)를 제어할 수 있다.
도 13은 도 12의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 13을 참조하면, 화소(PX-11)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제1 커패시터(C1), 제2 커패시터(C2), 및 발광 소자(OLED)를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PX-11)는 제9 트랜지스터(T9), 제10 트랜지스터들(T10), 및 제2 커패시터(C2)가 추가된 것을 제외하면, 도 2의 화소(PX-1)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
화소(PX-11)는 도 2의 화소(PX-1)와 비교하여 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)를 더 포함함으로써 네가티브 피드백 보상 동작을 수행하는 구간을 제어함으로써 소비 전력을 절감할 수 있다.
제9 트랜지스터(T9)는 제1 노드(N1)와 제1 트랜지스터(T1)의 게이트 전극 사이에 위치하고, 온-레벨의 제2 스캔 신호에 응답하여 제1 노드(N1)를 제1 트랜지스터(T1)의 게이트 전극에 연결할 수 있다. 일 실시예에서, 제9 트랜지스터(T9)는 제2 스캔 신호를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제1 트랜지스터(T1)의 게이트 전극에 연결된 제2 전극을 포함할 수 있다. 즉, 제9 트랜지스터(T9)는 소비 전류를 절감하기 위해 제2 및 제3 트랜지스터들(T2, T3)에 흐르는 샘플링 전류를 차단하는 역할을 수행할 수 있다.
제10 트랜지스터(T10)는 제1 노드(N1)와 제3 트랜지스터(T3)의 제1 전극 사이에 위치하고, 온-레벨의 제2 스캔 신호에 응답하여 제1 노드(N1)를 제3 트랜지스터(T3)의 제1 전극에 연결할 수 있다. 일 실시예에서, 제10 트랜지스터(T10)은 제2 스캔 신호를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제3 트랜지스터(T3)의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
제2 커패시터(C2)는 제1 트랜지스터(T1)의 게이트 전극 및 제1 트랜지스터의 제2 전극 사이에 위치할 수 있다.
즉, 제10 트랜지스터(T10) 및 제2 커패시터(C2)는 제9 트랜지스터(T9)에 의해 샘플링 전류가 차단된 경우, 제1 트랜지스터의 게이트 전압을 유지하기 위한 역할을 수행할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)에 인가되는 기준 전압(VREF)은 제2 전원(ELVSS)의 전압과 동일할 수 있다. 즉, 도 13의 화소(PX-11)는 네가티브 피드백 보상 동작이 제한적으로 수행되므로, 도 2의 화소(PX-1)과 비교하여 더 낮은 소비 전력으로 구동될 수 있다. 따라서, 화소(PX-11)는 기준 전압(VREF)을 제공하기 위한 추가적인 배선이 요구되지 않도록, 제2 전원(ELVSS)의 전압이 기준 전압(VREF)으로서 사용될 수 있다.
도 14은 도 13의 화소를 구동하는 일 예를 설명하기 위한 타이밍도이다.
도 14를 참조하면, 패널 구동부는 화소들이 순차적으로 발광하는 순차 발광 방식으로 표시 패널을 구동할 수 있다. 패널 구동부는 스캔 라인들에 온-레벨의 제1 스캔 신호를 순차적으로 제공할 수 있다. 또한, 패널 구동부는 보상 제어 라인들에 온-레벨의 제2 스캔 신호를 순차적으로 제공할 수 있다. 여기서, 동일한 화소에 제공되는 제1 스캔 신호와 제2 스캔 신호는 부분적으로 중첩될 수 있다. 제1 전원(ELVDD)의 전압. 제2 전원(ELVSS)의 전압, 기준 전압(VREF)는 각각 일정하게 유지될 수 있다.
제i 화소행 및 제j 화소열에 위치하는 화소(PX-11)는 제5 구간(P5) 및 제6 구간(P6) 동안 온-레벨의 제1 스캔 신호(SLA(i))를 수신할 수 있다. 또한, 화소(PX-11)는 제6 구간(P6) 및 제7 구간(P7) 동안 온-레벨의 제2 스캔 신호(SLB(i))를 수신할 수 있다.
제6 구간(P6)에서, 화소(PX-11)의 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 온-레벨의 제1 스캔 신호(SLA(i))에 응답하여 턴-온될 수 있다. 제5 트랜지스터(T5)는 데이터 전압을 제2 노드(N2)에 인가하고, 제2 노드(N2)의 전압은 데이터 전압으로 설정될 수 있다. 제4 트랜지스터(T4)는 제1 전원(ELVDD)의 전압을 제3 노드(N3)에 인가하고, 제3 노드(N3)의 전압은 제1 전원(ELVDD)의 전압으로 설정될 수 있다.
또한, 제6 구간(P6)에서, 화소(PX-11)의 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 온-레벨의 제2 스캔 신호(SLB(i))에 응답하여 턴-온될 수 있다. 제3 트랜지스터(T3)의 게이트 전극의 전압(Vdata) 및 소스 전극의 전압(VREF)의 차이(즉, Vdata-VREF)에 상응하는 샘플링 전류(Isam)가 제3 트랜지스터(T3) 및 제10 트랜지스터(T10)를 통해 흐를 수 있다. 샘플링 전류(Isam)의 경로에 따라, 제2 트랜지스터(T2)에도 제3 트랜지스터(T3)와 동일한 크기의 전류(즉, 샘플링 전류)가 흐를 수 있다. 즉, 샘플링 전류(Isam)가 제2 트랜지스터(T2)를 통해 흐르도록, 제2 트랜지스터(T2)의 게이트 전극과 소스 전극(즉, 제2 전극) 사이의 전압이 조절되어 제1 커패시터(C1)에 저장될 수 있다.
제7 구간(P7)에서, 화소(PX-11)는 오프-레벨의 제1 스캔 신호(SLA(i))를 수신할 수 있다. 화소(PX-11)의 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 오프-레벨의 제1 스캔 신호(SLA(i))에 응답하여 턴-오프될 수 있다. 제1 커패시터(C1)에 저장된 전압에 의해 제2 트랜지스터(T2)는 제1 구간(P1)과 마찬가지로 여전히 동일한 크기의 전류(즉, 샘플링 전류(Isam))를 생성할 수 있다. 또한, 제3 트랜지스터(T3) 및 제10 트랜지스터(T10)에는 제2 트랜지스터(T2)와 동일한 크기의 샘플링 전류(Isam)가 흐를 수 있다. 즉, 제3 트랜지스터(T3)에 샘플링 전류(Isam)가 흐르기 위해 제3 트랜지스터의 게이트 전극의 전압 및 소스 전극의 전압의 차이가 그대로 유지 (즉, Vdata-VREF)될 수 있다. 즉, 화소(PX-11)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 포함함으로써 발광 소자의 제1 전극(즉, 제2 노드)의 전압이 일정하게 유지될 수 있다. 나아가, 제1 스캔 신호(SLA(i))가 온-레벨에서 오프-레벨로 변동하는 경우에도, 제7 구간(P7)에서 네가티브 피드백 보상 동작이 수행되므로 제2 노드의 전압은 킥 백(kick-back) 영향을 받지 않을 수 있다. 이에 따라, 제7 구간(P7)에서 발광 소자(OLED)의 제1 전극의 전압(즉, 데이터 전압)에 상응하는 구동 전류가 흐르고, 발광 소자(OLED)는 구동 전류에 기초하여 발광할 수 있다.
제8 구간(P8)에서, 화소(PX-11)는 오프-레벨의 제2 스캔 신호(SLB(i))를 수신할 수 있다. 화소(PX-11)의 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 오프-레벨의 제2 스캔 신호(SLB(i))에 응답하여 턴-오프될 수 있다. 이에 따라, 제2 트랜지스터 및 제3 트랜지스터(T3)를 통해 샘플링 전류가 흐르지 않으므로, 제8 구간(P8)에서 네가티브 피드백 보상 동작이 중지될 수 있다. 하지만, 제2 커패시터(C2)에 저장된 전압에 의해 제1 트랜지스터(T1)의 게이트 전극 및 제2 전극의 전압이 유지되고, 발광 소자(OLED)는 데이터 전압에 상응하는 구동 전류에 기초하여 발광할 수 있다.
따라서, 도 13의 화소(PX-11)는 제8 구간(P8)에서 불필요한 샘플링 전류가 흐르지 않도록 제어함으로써 도 2의 화소(PX-1)와 비교하여 소비 전류를 절감할 수 있다.
비록, 도 14에서는 화소(PX-11)가 순차 발광 방식으로 구동되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 도 13의 화소(PX-11)는 도 5에 개시된 동시 구동 방식으로 구동될 수 있다.
도 15 내지 도 17는 도 12의 표시 장치에 포함된 화소의 다른 예들을 나타내는 회로도들이다.
도 15를 참조하면, 화소(PX-12)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제1 커패시터(C1), 제3 커패시터(C3), 및 발광 소자(OLED)를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PX-12)는 제2 커패시터(C2)가 제외되고 제3 커패시터(C3)가 추가된 점을 제외하면, 도 13의 화소(PX-11)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
화소(PX-12)는 도 2의 화소(PX-1)와 비교하여 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)를 더 포함함으로써 네가티브 피드백 보상 동작을 수행하는 구간을 제어함으로써 소비 전력을 절감할 수 있다.
제9 트랜지스터(T9)는 제2 스캔 신호를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제1 트랜지스터(T1)의 게이트 전극에 연결된 제2 전극을 포함할 수 있다.
제10 트랜지스터(T10)은 제2 스캔 신호를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제3 트랜지스터(T3)의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
제3 커패시터(C3)는 제1 트랜지스터(T1)의 게이트 전극 및 제1 트랜지스터(T1)의 제1 전극 사이에 위치할 수 있다. 제3 커패시터(C3)는 제1 트랜지스터(T1)의 게이트 전극의 전압이 유지되고, 발광 소자(OLED)는 데이터 전압에 상응하는 구동 전류에 기초하여 발광할 수 있다.
도 15의 화소(PX-12)에서 제3 커패시터(C3)는 제1 트랜지스터의 게이트 전극의 레이어와 제1 전원 배선의 레이어로 형성될 수 있으므로, 도 15의 화소(PX-12)는 도 13의 화소(PX-11)와 비교하여 레이아웃(layout)관점에서 용이하게 구현될 수 있다. 반면에, 도 13의 화소(PX-11)에서 제2 커패시터(C2)는 제1 트랜지스터의 게이트 전극 및 제2 전극의 전압을 유지하므로, 도 13의 화소(PX-11)는 도 15의 화소(PX-12)에 비해 제2 노드의 전압이 안정적으로 유지되고, 높은 신뢰성을 가질 수 있다.
비록, 도 13 및 도 15는 화소가 n채널 MOS 트랜지스터들로 구현되는 것으로 도시하였으나, 화소는 p채널 MOS 트랜지스터들로 구현될 수 있다.
일 실시예에서, 도 16의 화소(PX-13)는 p채널 MOS 트랜지스터인 제1 트랜지스터(T1'), 제2 트랜지스터(T2'), 제3 트랜지스터(T3'), 제4 트랜지스터(T4'), 제5 트랜지스터(T5'), 제9 트랜지스터(T9'), 제10 트랜지스터(T10'), 제1 커패시터(C1'), 제2 커패시터(C2'), 및 발광 소자(OLED')를 포함할 수 있다. 본 실시예에 따른 화소(PX-13)는 제9 트랜지스터(T9'), 제10 트랜지스터들(T10'), 및 제2 커패시터(C2')가 추가된 것을 제외하면, 도 10의 화소(PX-9)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다. 제9 트랜지스터(T9')는 제1 노드(N1')와 제1 트랜지스터(T1')의 게이트 전극 사이에 위치하고, 제2 스캔 신호에 응답하여 제1 노드(N1')를 제1 트랜지스터(T1')의 게이트 전극에 연결할 수 있다. 제10 트랜지스터(T10')는 제1 노드(N1')와 제3 트랜지스터(T3')의 제1 전극 사이에 위치하고, 제2 스캔 신호에 응답하여 제1 노드(N1')를 제3 트랜지스터(T3')의 제1 전극에 연결할 수 있다. 제2 커패시터(C2')는 제1 트랜지스터(T1')의 게이트 전극 및 제1 트랜지스터의 제2 전극 사이에 위치할 수 있다. 제2 커패시터(C2')에 저장된 전압에 의해 제1 트랜지스터(T1')의 게이트 전극 및 제2 전극의 전압이 유지될 수 있다.
다른 실시예에서, 도 17의 화소(PX-14)는 p채널 MOS 트랜지스터인 제1 트랜지스터(T1'), 제2 트랜지스터(T2'), 제3 트랜지스터(T3'), 제4 트랜지스터(T4'), 제5 트랜지스터(T5'), 제9 트랜지스터(T9'), 제10 트랜지스터(T10'), 제1 커패시터(C1'), 제3 커패시터(C3'), 및 발광 소자(OLED')를 포함할 수 있다. 본 실시예에 따른 화소(PX-14)는 제2 커패시터(C2')가 제외되고 제3 커패시터(C3')가 추가된 점을 제외하면, 도 16의 화소(PX-13)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다. 제3 커패시터(C3')는 제1 트랜지스터(T1')의 게이트 전극 및 제1 트랜지스터(T1')의 제1 전극 사이에 위치할 수 있다. 제3 커패시터(C3')는 제1 트랜지스터(T1')의 게이트 전극의 전압을 유지시킬 수 있다.
비록, 상기에서는 화소가 n채널 MOS 트랜지스터들로 구현되거나 또는 p채널 MOS 트랜지스터들로 구현되는 것으로 설명하였으나, 화소는 다양한 타입의 트랜지스터를 포함할 수 있다. 예를 들어, 화소는 CMOS 트랜지스터로 구현될 수 있다.
이상, 본 발명의 실시예들에 따른 화소 및 상기 화소를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 표시 장치가 유기 발광 표시 장치인 것으로 설명하였으나, 표시 장치의 종류는 이에 한정되는 것이 아니다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 표시 패널 200A, 200B: 스캔 구동부
300: 데이터 구동부 500: 타이밍 제어부
1000A, 1000B: 표시 장치

Claims (24)

  1. 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 기준 전압을 수신하는 제2 전극을 포함하는 제3 트랜지스터;
    제1 스캔 신호를 수신하는 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;
    상기 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터;
    상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터; 및
    상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 발광 소자를 포함하는 화소.
  2. 제1 항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 포화 영역(saturation region)에서 동작하는 것을 특징으로 하는 화소.
  3. 제1 항에 있어서, 상기 기준 전압은 상기 제1 전원의 전압보다 낮고, 상기 제2 전원의 전압보다 높은 것을 특징으로 하는 화소.
  4. 제1 항에 있어서,
    상기 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제2 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  5. 제1 항에 있어서,
    바이어스 전압을 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  6. 제1 항에 있어서,
    상기 제1 트랜지스터의 상기 제2 전극에 연결된 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  7. 제1 항에 있어서,
    제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 제2 전극을 포함하는 제9 트랜지스터; 및
    상기 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  8. 제7 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제2 전극 사이에 위치하는 제2 커패시터를 더 포함하는 것을 특징으로 하는 화소.
  9. 제7 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 위치하는 제3 커패시터를 더 포함하는 것을 특징으로 하는 화소.
  10. 제7 항에 있어서, 상기 제1 스캔 신호와 상기 제2 스캔 신호는 부분적으로 중첩되는 것을 특징으로 하는 화소.
  11. 제7 항에 있어서, 상기 기준 전압은 상기 제2 전원의 전압과 동일한 것을 특징으로 하는 화소.
  12. 제1 항에 있어서, 상기 제1 스캔 신호가 온(on)-레벨인 경우, 상기 제2 전원의 전압은 상기 데이터 전압보다 높은 것을 특징으로 하는 화소.
  13. 복수의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널을 구동하는 패널 구동부를 포함하고,
    상기 화소들 각각은
    제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 기준 전압을 수신하는 제2 전극을 포함하는 제3 트랜지스터;
    제1 스캔 신호를 수신하는 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;
    상기 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터;
    상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터; 및
    상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서, 상기 패널 구동부는 상기 화소들에 상기 데이터 전압이 기입되는 프로그래밍 구간 및 상기 화소들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 상기 표시 패널을 구동하고,
    상기 프로그래밍 구간에서 상기 제2 전원의 전압은 제1 전압 레벨에 상응하며,
    상기 발광 구간에서 상기 제2 전원의 전압은 상기 제1 전압 레벨보다 낮은 제2 전압 레벨에 상응하는 것을 특징으로 하는 표시 장치.
  15. 제13 항에 있어서, 상기 패널 구동부는 상기 화소들이 순차적으로 발광하는 순차 발광 방식으로 상기 표시 패널을 구동하고,
    상기 제2 전원의 전압은 일정하게 유지되는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서, 상기 기준 전압은 상기 제1 전원의 전압보다 낮고, 상기 제2 전원의 전압보다 높은 것을 특징으로 하는 표시 장치.
  17. 제13 항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 포화 영역(saturation region)에서 동작하는 것을 특징으로 하는 표시 장치.
  18. 제13 항에 있어서, 상기 화소들 각각은
    상기 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제2 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제13 항에 있어서, 상기 화소들 각각은
    바이어스 전압을 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제13 항에 있어서, 상기 화소들 각각은
    상기 제1 트랜지스터의 상기 제2 전극에 연결된 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  21. 제13 항에 있어서, 상기 화소들 각각은
    제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 제2 전극을 포함하는 제9 트랜지스터; 및
    상기 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  22. 제21 항에 있어서, 상기 화소들 각각은
    상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제2 전극 사이에 위치하는 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
  23. 제21 항에 있어서, 상기 화소들 각각은
    상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 위치하는 제3 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
  24. 제1 전원 및 제2 노드 사이에 위치하고, 제1 노드의 전압에 기초하여 데이터 전압에 상응하는 구동 전류를 발광 소자에 제공하는 제1 트랜지스터;
    상기 제1 노드 및 기준 전압 사이에 위치하고, 상기 제2 노드의 전압 및 상기 기준 전압의 차이에 기초하여 샘플링 전류를 생성하는 제3 트랜지스터;
    상기 제1 전원 및 상기 제1 노드 사이에 위치하고, 제3 노드의 전압에 기초하여 상기 샘플링 전류가 생성되도록 상기 제1 노드의 전압을 조정하는 제2 트랜지스터;
    제1 스캔 신호에 응답하여 상기 제1 전원의 전압을 상기 제3 노드에 인가하는 제4 트랜지스터;
    상기 제1 스캔 신호에 기초하여 상기 제2 노드에 상기 데이터 전압을 인가하는 제5 트랜지스터; 및
    상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터를 포함하는 화소.
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