KR20190058680A - 서브-파장 두께의 압전층을 갖는 탄성파 디바이스 - Google Patents
서브-파장 두께의 압전층을 갖는 탄성파 디바이스 Download PDFInfo
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Abstract
본 개시내용의 양태들은 탄성파 디바이스에 관한 것이다. 탄성파 디바이스는 서브-파장 두께의 압전층, 압전층 상의 인터디지털 트랜스듀서 전극, 및 탄성파의 속도보다 높은 벌크 속도를 갖는 고속층을 포함한다. 고속층은 반-공진 시에 탄성파가 압전층으로부터 누설되는 것을 억제할 수 있다.
Description
<우선권 출원들에 대한 교차 참조>
본 출원은 2016년 10월 20일자로 출원되고 발명의 명칭이 "ELASTIC WAVE DEVICE"인 미국 가특허 출원 제62/410,804호의 우선권의 이익을 주장하며, 그 개시 내용은 본 명세서에서 그 전체가 참조로 포함된다. 본 출원은 2016년 11월 17일자로 출원되고 발명의 명칭이 "ELASTIC WAVE DEVICE"인 미국 가특허 출원 제62/423,705호의 우선권의 이익을 주장하며, 그 개시 내용은 본 명세서에서 그 전체가 참조로 포함된다.
<기술 분야>
본 발명의 실시예들은 탄성파 디바이스에 관한 것이다.
탄성파 디바이스는 표면 탄성파 공진기(surface acoustic wave resonator)를 구현할 수 있다. 표면 탄성파 공진기는 압전 기판 상에 인터디지털 트랜스덕터 전극(interdigital transductor electrode)을 포함할 수 있다. 표면 탄성파 공진기는 압전층의 인터디지털 트랜스덕터 전극이 배치된 표면 상에 표면 탄성파를 발생시킬 수 있다. 표면 탄성파 공진기들은 표면 탄성파 필터를 구현할 수 있다.
표면 탄성파 공진기들은 라디오 주파수 전자 시스템들에서 구현될 수 있다. 예를 들어, 모바일폰의 라디오 주파수 프론트엔드의 필터들이 표면 탄성파 필터들을 포함할 수 있다. 이러한 라디오 주파수 시스템들에 대한 설계 사양들을 충족시키거나 넘어서는 표면 탄성파 공진기를 설계하는 것은 어려울 수 있다.
청구범위에 설명된 혁신적 사항들은 각각 여러 특징들을 갖지만, 이들 중 하나만이 그 바람직한 속성들을 단독으로 담당하지는 않는다. 청구범위의 범주를 제한하지 않고, 본 개시내용의 일부 현저한 특징들이 이제 간략하게 설명될 것이다.
본 개시내용의 일 양태는 압전층, 압전층 상의 인터디지털 트랜스듀서 전극, 및 압전층과 물리적으로 접촉하는 고속층을 포함하는 탄성파 디바이스이다. 압전층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 압전층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 갖는다. 고속층은 탄성파의 속도보다 높은 벌크 속도를 갖는다.
압전층은 리튬 니오베이트(lithium niobate) 층을 포함할 수 있다. 압전층은 리튬 탄탈레이트(lithium tantalate) 층을 포함할 수 있다. 압전층의 두께는 0.4λ 내지 0.75λ의 범위일 수 있다.
고속층은 실리콘층일 수 있다.
압전층의 절단각은 -10° 내지 50°의 범위일 수 있다. 압전층의 절단각은 -10° 내지 30°의 범위일 수 있다. 압전층의 절단각은 0° 내지 30°의 범위일 수 있다. 압전층의 절단각은 10° 내지 30°의 범위일 수 있다. 압전층의 절단각은 20° 내지 30°의 범위일 수 있다. 압전층의 절단각은 30° 내지 40°의 범위일 수 있다.
인터디지털 트랜스듀서 전극은 알루미늄을 포함할 수 있다. 일부 경우들에서, 인터디지털 트랜스듀서 전극의 재료는 알루미늄 합금일 수 있다. 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제2 두께 범위의 두께를 가질 수 있다.
탄성파 디바이스는 인터디지털 트랜스듀서 전극이 온도 보상층과 압전층 사이에 배치되도록 구성된 온도 보상층을 추가로 포함할 수 있다. 온도 보상층은 실리콘 다이옥사이드를 포함할 수 있다. 온도 보상층은 0.5λ 미만의 두께를 가질 수 있다.
본 개시내용의 다른 양태는 리튬 니오베이트 층, 리튬 니오베이트 층 상의 인터디지털 트랜스듀서 전극 및 리튬 니오베이트 층과 물리적으로 접촉하는 실리콘 기판을 포함하는 탄성파 디바이스이다. 리튬 니오베이트 층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 리튬 니오베이트 층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 갖는다.
리튬 니오베이트 층의 절단각은 -10° 내지 30°의 범위일 수 있다. 리튬 니오베이트 층의 절단각은 15° 내지 35°의 범위일 수 있다. 리튬 니오베이트 층의 절단각은 20° 내지 30°의 범위일 수 있다.
리튬 니오베이트 층의 두께는 0.4λ 내지 0.75λ의 범위일 수 있다.
인터디지털 트랜스듀서 전극은 알루미늄을 포함할 수 있다. 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제2 두께 범위의 두께를 가질 수 있다.
탄성파 디바이스는 인터디지털 트랜스듀서 전극이 온도 보상층과 리튬 니오베이트 층 사이에 배치되도록 구성된 온도 보상층을 추가로 포함할 수 있다. 온도 보상층은 실리콘 다이옥사이드를 포함할 수 있다. 온도 보상층은 0.5λ 미만의 두께를 가질 수 있다.
본 개시내용의 다른 양태는 리튬 니오베이트 층, 리튬 니오베이트 층 상의 인터디지털 트랜스듀서 전극, 탄성파의 속도보다 높은 벌크 속도를 갖는 고속층, 및 고속층과 리튬 니오베이트 층 사이에 배치된 온도 보상층을 포함하는 탄성파 디바이스이다. 리튬 니오베이트 층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 리튬 니오베이트 층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 갖는다. 고속층은 반-공진 시에 탄성파가 리튬 니오베이트 층으로부터 누설되는 것을 억제하도록 구성된다. 온도 보상층은 주파수의 양의 온도 계수를 갖는다. 탄성파 디바이스는 적어도 26%의 전기 기계 커플링 계수를 갖도록 구성된다.
고속층은 실리콘층일 수 있다.
온도 보상층은 실리콘 다이옥사이드 층일 수 있다. 온도 보상층은 0.5λ 미만의 두께를 가질 수 있다.
인터디지털 트랜스듀서 전극은 알루미늄을 포함할 수 있다.
리튬 니오베이트 층의 절단각은 15° 내지 35°의 범위일 수 있다. 리튬 니오베이트 층의 절단각은 20° 내지 30°의 범위일 수 있다. 리튬 니오베이트 층의 절단각은 -10° 내지 30°의 범위일 수 있다.
리튬 니오베이트 층의 두께는 0.4λ 내지 0.75λ의 범위일 수 있다.
전기 기계 커플링 계수는 적어도 28%일 수 있다. 전기 기계 커플링 계수는 30% 미만일 수 있다. 전기 기계 커플링 계수는 35% 미만일 수 있다.
음향파 디바이스의 품질 인자는 2000 내지 5000의 범위일 수 있다.
본 개시내용의 다른 양태는 리튬 탄탈레이트 층, 리튬 탄탈레이트 층 상의 인터디지털 트랜스듀서 전극, 탄성파의 속도보다 높은 벌크 속도를 갖는 고속층, 및 온도 고속층과 리튬 탄탈레이트 층 사이에 배치된 온도 보상층을 포함하는 탄성파 디바이스이다. 리튬 탄탈레이트 층은 -10° 내지 50°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 리튬 탄탈레이트 층은 λ 미만인 두께를 갖는다. 고속층은 반-공진 시에 탄성파가 리튬 탄탈레이트 층으로부터 누설되는 것을 억제하도록 구성된다. 온도 보상층은 주파수의 양의 온도 계수를 갖는다.
고속층은 실리콘층일 수 있다.
온도 보상층은 실리콘 다이옥사이드 층일 수 있다. 온도 보상층은 0.5λ 미만의 두께를 가질 수 있다.
인터디지털 트랜스듀서 전극은 알루미늄을 포함할 수 있다. 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제2 두께 범위의 두께를 가질 수 있다.
리튬 탄탈레이트 층의 절단각은 -10° 내지 30°의 범위일 수 있다. 리튬 탄탈레이트 층의 절단각은 0° 내지 30°의 범위일 수 있다. 리튬 탄탈레이트 층의 절단각은 10° 내지 30°의 범위일 수 있다. 리튬 탄탈레이트 층의 절단각은 30° 내지 40°의 범위일 수 있다. 리튬 탄탈레이트 층의 절단각은 15° 내지 35°의 범위일 수 있다. 리튬 탄탈레이트 층의 절단각은 20° 내지 30°의 범위일 수 있다.
리튬 탄탈레이트 층의 두께는 0.25λ 내지 0.8λ의 범위일 수 있다. 리튬 탄탈레이트 층의 두께는 0.35λ 내지 0.8λ의 범위일 수 있다. 리튬 탄탈레이트 층의 두께는 0.4λ 내지 0.75λ의 범위일 수 있다.
본 개시내용의 다른 양태는 압전층, 압전층 상의 인터디지털 트랜스듀서 전극, 및 탄성파의 속도보다 높은 벌크 속도를 갖고 반-공진 시에 탄성파가 압전층으로부터 누설되는 것을 억제하도록 구성되는 고속층을 포함하는 탄성파 디바이스이다. 압전층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제1 두께 범위의 두께를 갖는다. 압전층은 λ 미만의 두께를 갖는다.
고속층은 실리콘층일 수 있다.
압전층은 리튬 니오베이트 층을 포함할 수 있다. 압전층은 리튬 탄탈레이트 층을 포함할 수 있다.
인터디지털 트랜스듀서 전극의 두께는 0.05λ 내지 0.1λ일 수 있다. 인터디지털 트랜스듀서 전극은 알루미늄을 포함할 수 있다.
압전층의 절단각은 -10° 내지 30°의 범위일 수 있다. 압전층의 절단각은 0° 내지 30°의 범위일 수 있다. 압전층의 절단각은 15° 내지 35°의 범위일 수 있다. 압전층의 절단각은 20° 내지 30°의 범위일 수 있다. 압전층의 절단각은 30° 내지 40°의 범위일 수 있다.
압전층의 두께는 0.25λ 내지 0.8λ의 제2 두께 범위일 수 있다. 압전층의 두께는 0.35λ 내지 0.8λ의 범위일 수 있다. 압전층의 두께는 0.4λ 내지 0.75λ의 범위일 수 있다.
고속층은 압전층에 본딩될 수 있고, 압전층과 물리적으로 접촉할 수 있다. 고속층은 실리콘 기판일 수 있다.
탄성파 디바이스는 고속층과 압전층 사이에 배치된 온도 보상층을 추가로 포함할 수 있다. 온도 보상층은 실리콘 다이옥사이드를 포함할 수 있다. 온도 보상층은 0.5λ 미만의 두께를 가질 수 있다.
탄성파 디바이스는 인터디지털 트랜스듀서 전극이 온도 보상층과 압전층 사이에 배치되도록 배치된 구성된 온도 보상층을 추가로 포함할 수 있다. 온도 보상층은 실리콘 다이옥사이드를 포함할 수 있다. 온도 보상층은 0.5λ 미만의 두께를 가질 수 있다.
본 개시내용의 다른 양태는 압전층, 압전층 상의 인터디지털 트랜스듀서 전극, 반-공진 시에 탄성파가 압전층으로부터 누설되는 것을 억제하도록 구성되는 실리콘층, 및 주파수의 양의 온도 계수를 갖는 온도 보상층을 포함하는 탄성파 디바이스이다. 압전층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 압전층은 0.25λ 내지 0.8λ의 두께 범위의 두께를 갖는다. 압전층은 실리콘층과 인터디지털 트랜스듀서 전극 사이에 배치된다. 인터디지털 트랜스듀서 전극은 온도 보상층과 압전층 사이에 배치된다.
온도 보상층은 0.5λ 미만의 두께를 가질 수 있다. 온도 보상층은 실리콘 다이옥사이드를 포함할 수 있다. 온도 보상층은 텔루륨 다이옥사이드를 포함할 수 있다. 온도 보상층은 SiOF를 포함할 수 있다.
압전층의 절단각은 -10° 내지 30°일 수 있다. 압전층의 절단각은 15° 내지 35°일 수 있다. 압전층의 절단각은 20° 내지 30°일 수 있다.
압전층의 두께는 0.35λ 내지 0.8λ일 수 있다. 압전층의 두께는 0.4λ 내지 0.75λ일 수 있다.
인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 두께를 가질 수 있다. 인터디지털 트랜스듀서 전극은 알루미늄을 포함할 수 있다.
압전층은 리튬 니오베이트 층일 수 있다. 압전층은 리튬 탄탈레이트 층일 수 있다.
실리콘층은 압전층과 물리적으로 접촉할 수 있다.
필터는 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따른 탄성파 디바이스를 포함할 수 있다. 듀플렉서는 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따른 탄성파 디바이스를 포함할 수 있다.
패키징된 모듈은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따른 탄성파 디바이스를 포함할 수 있다. 패키징된 모듈은 라디오 주파수 스위치를 추가로 포함할 수 있다. 패키징된 모듈은 전력 증폭기를 추가로 포함할 수 있다.
무선 통신 디바이스는 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따른 탄성파 디바이스를 포함할 수 있다. 무선 통신 디바이스는 모바일폰일 수 있다. 탄성파 디바이스는 듀플렉서와 같이 필터 및/또는 주파수 멀티플렉싱 회로에 포함될 수 있다.
개시 내용을 요약하기 위해, 혁신적 사항들의 특정 양태들, 이점들 및 신규한 특징들이 본 명세서에서 설명되었다. 반드시 모든 이러한 이점들이 임의의 특정 실시예에 따라 달성될 수 있는 것은 아님을 이해해야 한다. 따라서, 혁신적 사항들은 본 명세서에서 교시되거나 제안될 수 있는 다른 이점들을 반드시 달성하지 않고도, 본 명세서에서 교시된 하나의 이점 또는 이점들의 그룹을 달성 또는 최적화하는 방식으로 구체화되거나 수행될 수 있다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 비제한적인 예로서 설명될 것이다.
도 1은 실시예에 따른 탄성파 디바이스의 단면도이다.
도 2a 내지 도 2e는 실리콘 기판 상에 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 리튬 탄탈레이트 압전층의 두께가 변화된다. 도 2a는 다양한 리튬 탄탈레이트 두께들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 2b는 전기 기계 커플링 계수 대 리튬 탄탈레이트 두께의 그래프이다. 도 2c는 품질 인자 대 리튬 탄탈레이트 두께의 그래프이다. 도 2d는 성능 지수(figure of merit) 대 리튬 탄탈레이트 두께의 그래프이다. 도 2e는 속도 대 리튬 탄탈레이트 두께의 그래프이다.
도 3a 내지 도 3e는 실리콘 기판 상에 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 인터디지털 트랜스듀서 전극의 두께가 변화된다. 도 3a는 다양한 인터디지털 트랜스듀서 전극 두께들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 3b는 전기 기계 커플링 계수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 3c는 품질 인자 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 3d는 성능 지수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 3e는 속도 대 인터디지털 트랜스듀서 전극 두께의 그래프이다.
도 4a 내지 도 4e는 실리콘 기판 상에 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 절단각이 변화된다. 도 4a는 다양한 절단각들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 4b는 전기 기계 커플링 계수 대 절단각의 그래프이다. 도 4c는 품질 인자 대 절단각의 그래프이다. 도 4d는 성능 지수 대 절단각의 그래프이다. 도 4e는 속도 대 절단각의 그래프이다.
도 5a 내지 도 5e는 실리콘 기판 상에 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 리튬 니오베이트 압전층의 두께가 변화된다. 도 5a는 다양한 리튬 니오베이트 두께, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 5b는 전기 기계 커플링 계수 대 리튬 니오베이트 두께의 그래프이다. 도 5c는 품질 인자 대 리튬 니오베이트 두께의 그래프이다. 도 5d는 성능 지수 대 리튬 니오베이트 두께의 그래프이다. 도 5e는 속도 대 리튬 니오베이트 두께의 그래프이다.
도 6a 내지 도 6e는 실리콘 기판 상에 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 인터디지털 트랜스듀서 전극의 두께가 변화된다. 도 6a는 다양한 인터디지털 트랜스듀서 전극 두께들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 6b는 전기 기계 커플링 계수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 6c는 품질 인자 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 6d는 성능 지수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 6e는 속도 대 인터디지털 트랜스듀서 전극 두께의 그래프이다.
도 7a 내지 도 7e는 실리콘 기판 상에 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 절단각이 변화된다. 도 7a는 다양한 절단각들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 7b는 전기 기계 커플링 계수 대 절단각의 그래프이다. 도 7c는 품질 인자 대 절단각의 그래프이다. 도 7d는 성능 지수 대 절단각의 그래프이다. 도 7e는 속도 대 절단각의 그래프이다.
도 8a 내지 도 8f는 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스에 대한 시뮬레이션 결과와 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스에 대한 시뮬레이션 결과를 비교한다. 도 8a는 전기 기계 커플링 계수 대 압전층 두께의 그래프이다. 도 8b는 전기 기계 커플링 계수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 8c는 전기 기계 커플링 계수 대 절단각의 그래프이다. 도 8d는 성능 지수 대 압전층 두께의 그래프이다. 도 8e는 성능 지수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 8f는 성능 지수 대 절단각의 그래프이다.
도 9는 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 위상 속도 대 압전층 두께의 그래프이다.
도 10은 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 k2 대 압전층 두께의 그래프이다.
도 11a는 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 품질 인자 대 압전층 두께의 그래프이다. 도 11b는 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스의 표면 상에 파들이 트랩(trap)될 수 있음을 예시하는 그래프이다. 도 11c는 실리콘 기판을 포함하지 않는 유사한 탄성파 디바이스의 경우에는 탄성파들이 기판 내로 누설될 수 있음을 예시한다.
도 12a 내지 도 12d는 실리콘 기판 상에 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 스퓨리어스 모드(spurious mode)들을 예시한다. 도 12a는 0.05λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다. 도 12b는 0.75λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다. 도 12c는 0.25λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다. 도 12d는 1λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다.
도 13a 내지 도 13c는 실리콘 기판 상에 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 알루미늄 IDT 전극의 두께의 영향을 LT 층의 다양한 두께들에 대해 예시한다. 도 13a는 Q에 대한 IDT 전극 두께의 영향을 예시한다. 도 13b는 위상 속도(Vp)에 대한 IDT 전극 두께의 영향을 예시한다. 도 13c는 k2에 대한 IDT 전극 두께의 영향을 예시한다.
도 14a는 리튬 니오베이트 기판을 갖는 탄성파 디바이스에 대한 정규화된 평균 표면 변위(fp)를 예시한다. 도 14b는 실리콘 기판 상에 리튬 니오베이트 기판을 갖는 도 1의 탄성파 디바이스에 대한 정규화된 평균 표면 변위(fp)를 예시한다.
도 15a 내지 도 15d는 LN 층의 두께 및 다양한 파라미터들에 대해 실리콘 기판 상에 LN 압전층을 갖는 도 1의 탄성파 디바이스의 시뮬레이션들에 대한 그래프들이다. 도 15a는 LN 층의 두께의 함수로서 k2을 예시한다. 도 15b는 LN 층의 두께의 함수로서 Qp를 예시한다. 도 15c는 LN 층의 두께의 함수로서 Qs를 예시한다. 도 15d는 LN 층의 두께의 함수로서 v0를 예시한다.
도 16a 내지 16k는 LN 압전층의 다양한 절단각들에 대해 실리콘 기판 상에 LN 압전층을 갖는 도 1의 탄성파 디바이스에 대한 주파수에 대한 어드미턴스의 그래프들이다. 도 16a는 30°의 절단각에 대응한다. 도 16b는 20°의 절단각에 대응한다. 도 16c는 -10°의 절단각에 대응한다. 도 16d는 0°의 절단각에 대응한다. 도 16e는 10°의 절단각에 대응한다. 도 16f는 20°의 절단각에 대응한다. 도 16g는 30°의 절단각에 대응한다. 도 16h는 40°의 절단각에 대응한다. 도 16i는 50°의 절단각에 대응한다. 도 16j는 60°의 절단각에 대응한다. 도 16k는 70°의 절단각에 대응한다.
도 17a는 실리콘 기판인 고속층을 갖는 도 1의 탄성파 디바이스의 특정 절단각들에 대한 k2의 그래프이다.
도 17b는 실리콘 기판인 고속층을 갖는 도 1의 탄성파 디바이스의 특정 절단각들에 대한 v0의 그래프이다.
도 18a 내지 도 18c는 실리콘 기판 상에 128°의 절단각을 갖는 LN 압전층을 갖는 도 1의 탄성파 디바이스의 시뮬레이션들에 대한 그래프들이다. 도 18a는 0.7λ의 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다. 도 18b는 1λ의 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다. 도 18c는 이론적으로 무한한 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다.
도 19는 압전층의 두께의 함수로서의 도 1의 탄성파 디바이스의 속도 그래프이다.
도 20a 및 도 20b는 실리콘 기판 상의 특정 압전층들에 대한 도 1의 탄성파 디바이스의 압전층의 두께의 함수로서의 Q의 시뮬레이션들에 대한 그래프들이다. 도 20a는 특정 압전층들의 두께의 함수로서의 Qs의 그래프이다. 도 20b는 특정 압전층들의 두께의 함수로서의 Qp의 그래프이다.
도 21은 실시예에 따른 탄성파 디바이스의 단면도이다.
도 22a는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 k2의 그래프이다.
도 22b는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 vP-OPEN의 그래프이다.
도 23a는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께에 대한 Qs와 42LT 두께들 사이의 관계를 예시한다.
도 23b는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 42LT 두께들 사이의 관계를 예시한다.
도 24a 및 도 24b는 도 21의 탄성파 디바이스의 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 24a는 0.25λ의 두께를 갖는 42LT에 대응한다. 도 24b는 0.5λ의 두께를 갖는 42LT에 대응한다.
도 25a 내지 도 25c는 도 21의 탄성파 디바이스의 다양한 42LT 및 실리콘 다이옥사이드 두께들에 대한 주파수 응답들의 스퓨리어스 모드들을 예시한다. 도 25a는 0.15λ의 두께 및 0.2λ의 실리콘 다이옥사이드 두께를 갖는 42LT 층에 대한 상대적으로 깨끗한 주파수 응답을 도시한다. 도 25b는 42LT 층이 0.03λ 미만의 두께를 가질 때의 통과 대역에서의 레일리 파(Rayleigh wave)를 도시한다. 도 25c는 42LT 층이 0.8λ보다 큰 두께를 갖는 통과 대역에서의 판파(plate wave)를 도시한다.
도 26a는 도 21의 탄성파 디바이스에 대한 Vo에 대한 등고선도이다. 도 26b는 도 21의 탄성파 디바이스에 대한 k2에 대한 등고선도이다.
도 27a는 도 21의 탄성파 디바이스에 대한 Qs에 대한 등고선도이다. 도 27b는 도 21의 탄성파 디바이스에 대한 Qp에 대한 등고선도이다.
도 28a는 도 21의 탄성파 디바이스에 대한 Qavg에 대한 등고선도이다. 도 28b는 도 21의 탄성파 디바이스에 대한 FOM에 대한 등고선도이다.
도 29a 내지 도 29d는 도 21의 탄성파 디바이스에서 42LT 및 5LN 압전층들에 대한 압전층의 표면에 한정되는 변위를 예시하지만, 변위는 고속층 및 온도 보상층이 없는 유사한 탄성파 디바이스들에서는 표면에 한정되지 않는다. 도 29a는 42LT 기판을 갖는 탄성파 디바이스에서의 변위를 예시한다. 도 29b는 42LT 압전층, 실리콘 다이옥사이드 온도 보상층, 및 실리콘 기판인 고속층을 갖는 도 21의 탄성파 디바이스에서의 변위를 예시한다. 도 29c는 5LN 기판을 갖는 탄성파 디바이스에서의 변위를 예시한다. 도 29d는 5LN 압전층, 실리콘 다이옥사이드 온도 보상층, 및 실리콘 기판인 고속층을 갖는 도 21의 탄성파 디바이스에서의 변위를 예시한다.
도 30a는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 k2의 그래프이다.
도 30b는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 vP-OPEN의 그래프이다.
도 31a는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 5LN 두께들 사이의 관계를 예시한다. 도 31b는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 5LN 두께들 사이의 관계를 예시한다.
도 32a 및 도 32b는 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 32a는 0.25λ의 두께를 갖는 5LN에 대응한다. 도 32b는 0.5λ의 두께를 갖는 5LN에 대응한다.
도 33a 내지 도 33c는 다양한 5LN 탄성파 디바이스들에 대한 주파수 응답들의 스퓨리어스 모드들을 예시한다. 도 33a는 0.25λ 두께의 LN 층을 갖는 5LN/Si 탄성파 디바이스에 관한 것이다. 도 33b는 1λ 두께의 LN 층을 갖는 5LN/Si 탄성파 디바이스에 관한 것이다. 도 33c는 5LN/SiO2/Si 탄성파 디바이스에 관한 것이다.
도 34a는 도 21의 탄성파 디바이스에 대한 Vo에 대한 등고선도이다. 도 34b는 도 21의 탄성파 디바이스에 대한 k2에 대한 등고선도이다.
도 35a는 도 21의 탄성파 디바이스에 대한 Qs에 대한 등고선도이다. 도 35b는 도 21의 탄성파 디바이스에 대한 Qp에 대한 등고선도이다.
도 36a는 도 21의 탄성파 디바이스에 대한 Qavg에 대한 등고선도이다. 도 36b는 도 21의 탄성파 디바이스에 대한 FOM에 대한 등고선도이다.
도 37a 및 도 37f는 탄성파 디바이스들에 대한 다양한 파라미터들을 다양한 포지션들에서 실리콘 다이옥사이드 층과 비교하는 그래프들이다. 도 37a는 압전층 높이의 함수로서의 Vo의 그래프이다. 도 37b는 압전층 높이의 함수로서의 k2의 그래프이다. 도 37c는 압전층 높이의 함수로서의 Qs의 그래프이다. 도 37d는 압전층 높이의 함수로서의 Qp의 그래프이다. 도 37e는 압전층 높이의 함수로서의 Qavg의 그래프이다. 도 37f는 압전층 높이의 함수로서의 FOM의 그래프이다.
도 38a는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 k2의 그래프이다.
도 38b는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 vP-OPEN의 그래프이다.
도 38c는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qs의 그래프이다.
도 38d는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qp의 그래프이다.
도 39a 내지 도 39l은 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스의 LN의 다양한 절단각들에 대한 주파수에 대한 어드미턴스를 예시한다. 도 39a는 -30°의 절단각에 대응한다. 도 39b는 -20°의 절단각에 대응한다. 도 39c는 -10°의 절단각에 대응한다. 도 39d는 0°의 절단각에 대응한다. 도 39e는 10°의 절단각에 대응한다. 도 39f는 20°의 절단각에 대응한다. 도 39g는 30°의 절단각에 대응한다. 도 39h는 40°의 절단각에 대응한다. 도 39i는 50°의 절단각에 대응한다. 도 39j는 60°의 절단각에 대응한다. 도 39k는 70°의 절단각에 대응한다. 도 39l은 80°의 절단각에 대응한다.
도 40은 실시예에 따른 탄성파 디바이스의 단면도이다.
도 41a 및 41b는 리튬 니오베이트 압전층, 고속층, 및 IDT 전극 위의 유전체층을 갖는 도 40의 탄성파 디바이스의 시뮬레이션들의 그래프들이다. 도 41a는 유전체층의 다양한 두께들에 대한 LN 두께의 함수로서의 k2의 그래프이다. 도 41b는 유전체층의 다양한 두께들에 대한 LN 두께의 함수로서의 속도의 온도 계수(temperature coefficient of velocity)(TCV)의 그래프이다.
도 42a 내지 도 42d는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드를 포함하는 도 40의 탄성파 디바이스의 시뮬레이션들의 그래프들이다. 도 42a는 0°의 절단각을 갖는 LN에 대응한다. 도 42b는 10°의 절단각을 갖는 LN에 대응한다. 도 42c는 20°의 절단각을 갖는 LN에 대응한다. 도 42d는 30°의 절단각을 갖는 LN에 대응한다.
도 43a 및 도 43b는 5LN 압전층을 갖는 도 40의 탄성파 디바이스에 대한 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 43a는 0.25λ의 두께를 갖는 5LN 압전층에 대응한다. 도 43b는 0.5λ의 두께를 갖는 5LN 압전층에 대응한다.
도 44a는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 k2의 그래프이다. 도 44b는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 vP-OPEN의 그래프이다.
도 45a는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 5LN 두께 사이의 관계를 예시한다. 도 45b는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 5LN 두께들 사이의 관계를 예시한다.
도 46a 및 도 46b는 42LN 압전층을 갖는 도 40의 탄성파 디바이스에 대한 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 46a는 0.25λ의 두께를 갖는 42LT 압전층에 대응한다. 도 46b는 0.5λ의 두께를 갖는 42LT 압전층에 대응한다.
도 47a는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 k2의 그래프이다. 도 47b는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 vP-OPEN의 그래프이다.
도 48a는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 42LT 두께 사이의 관계를 예시한다. 도 48b는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 42LT 두께들 사이의 관계를 예시한다.
도 49a는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 k2의 그래프이다.
도 49b는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 vP-OPEN의 그래프이다.
도 49c는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qs의 그래프이다.
도 49d는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qp의 그래프이다.
도 50a 내지 도 50l은 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN의 다양한 절단각에 대한 주파수에 대한 어드미턴스를 예시한다. 도 50a는 -30°의 절단각에 대응한다. 도 50b는 -20°의 절단각에 대응한다. 도 50c는 -10°의 절단각에 대응한다. 도 50d는 0°의 절단각에 대응한다. 도 50e는 10°의 절단각에 대응한다. 도 50f는 20°의 절단각에 대응한다. 도 50g는 30°의 절단각에 대응한다. 도 50h는 40°의 절단각에 대응한다. 도 50i는 50°의 절단각에 대응한다. 도 50j는 60°의 절단각에 대응한다. 도 50k는 70°의 절단각에 대응한다. 도 50l은 80°의 절단각에 대응한다.
도 52는 도 40의 탄성파 디바이스의 평면도이다.
도 52는 다른 실시예에 따른 탄성파 디바이스의 단면도이다.
도 53a는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 필터의 개략도이다.
도 53b는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 필터의 개략도이다.
도 53c는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 필터의 개략도이다.
도 53d는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 필터의 개략도이다.
도 54a는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 듀플렉서의 개략도이다.
도 54b는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 듀플렉서의 개략도이다.
도 54c는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 듀플렉서의 개략도이다.
도 55는 전력 증폭기, 스위치, 및 하나 이상의 실시예에 따른 탄성파를 포함하는 필터를 포함하는 모듈의 개략적인 블록도이다.
도 56은 전력 증폭기, 스위치들, 및 하나 이상의 실시예에 따른 탄성파를 포함하는 필터를 포함하는 모듈의 개략적인 블록도이다.
도 57은 전력 증폭기, 스위치, 및 하나 이상의 실시예에 따른 탄성파를 포함하는 듀플렉서를 포함하는 모듈의 개략적인 블록도이다.
도 58은 하나 이상의 실시예에 따른 탄성파 디바이스를 갖는 필터를 포함하는 무선 통신 디바이스의 개략적인 블록도이다.
도 59는 하나 이상의 실시예에 따른 탄성파 디바이스를 갖는 필터를 포함하는 라디오 주파수 시스템의 개략도이다.
도 1은 실시예에 따른 탄성파 디바이스의 단면도이다.
도 2a 내지 도 2e는 실리콘 기판 상에 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 리튬 탄탈레이트 압전층의 두께가 변화된다. 도 2a는 다양한 리튬 탄탈레이트 두께들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 2b는 전기 기계 커플링 계수 대 리튬 탄탈레이트 두께의 그래프이다. 도 2c는 품질 인자 대 리튬 탄탈레이트 두께의 그래프이다. 도 2d는 성능 지수(figure of merit) 대 리튬 탄탈레이트 두께의 그래프이다. 도 2e는 속도 대 리튬 탄탈레이트 두께의 그래프이다.
도 3a 내지 도 3e는 실리콘 기판 상에 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 인터디지털 트랜스듀서 전극의 두께가 변화된다. 도 3a는 다양한 인터디지털 트랜스듀서 전극 두께들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 3b는 전기 기계 커플링 계수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 3c는 품질 인자 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 3d는 성능 지수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 3e는 속도 대 인터디지털 트랜스듀서 전극 두께의 그래프이다.
도 4a 내지 도 4e는 실리콘 기판 상에 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 절단각이 변화된다. 도 4a는 다양한 절단각들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 4b는 전기 기계 커플링 계수 대 절단각의 그래프이다. 도 4c는 품질 인자 대 절단각의 그래프이다. 도 4d는 성능 지수 대 절단각의 그래프이다. 도 4e는 속도 대 절단각의 그래프이다.
도 5a 내지 도 5e는 실리콘 기판 상에 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 리튬 니오베이트 압전층의 두께가 변화된다. 도 5a는 다양한 리튬 니오베이트 두께, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 5b는 전기 기계 커플링 계수 대 리튬 니오베이트 두께의 그래프이다. 도 5c는 품질 인자 대 리튬 니오베이트 두께의 그래프이다. 도 5d는 성능 지수 대 리튬 니오베이트 두께의 그래프이다. 도 5e는 속도 대 리튬 니오베이트 두께의 그래프이다.
도 6a 내지 도 6e는 실리콘 기판 상에 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 인터디지털 트랜스듀서 전극의 두께가 변화된다. 도 6a는 다양한 인터디지털 트랜스듀서 전극 두께들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 6b는 전기 기계 커플링 계수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 6c는 품질 인자 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 6d는 성능 지수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 6e는 속도 대 인터디지털 트랜스듀서 전극 두께의 그래프이다.
도 7a 내지 도 7e는 실리콘 기판 상에 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스의 시뮬레이션들의 그래프들로서, 여기서는 절단각이 변화된다. 도 7a는 다양한 절단각들, 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답의 그래프이다. 도 7b는 전기 기계 커플링 계수 대 절단각의 그래프이다. 도 7c는 품질 인자 대 절단각의 그래프이다. 도 7d는 성능 지수 대 절단각의 그래프이다. 도 7e는 속도 대 절단각의 그래프이다.
도 8a 내지 도 8f는 리튬 탄탈레이트 압전층을 포함하는 도 1의 탄성파 디바이스에 대한 시뮬레이션 결과와 리튬 니오베이트 압전층을 포함하는 도 1의 탄성파 디바이스에 대한 시뮬레이션 결과를 비교한다. 도 8a는 전기 기계 커플링 계수 대 압전층 두께의 그래프이다. 도 8b는 전기 기계 커플링 계수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 8c는 전기 기계 커플링 계수 대 절단각의 그래프이다. 도 8d는 성능 지수 대 압전층 두께의 그래프이다. 도 8e는 성능 지수 대 인터디지털 트랜스듀서 전극 두께의 그래프이다. 도 8f는 성능 지수 대 절단각의 그래프이다.
도 9는 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 위상 속도 대 압전층 두께의 그래프이다.
도 10은 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 k2 대 압전층 두께의 그래프이다.
도 11a는 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 품질 인자 대 압전층 두께의 그래프이다. 도 11b는 실리콘 기판 상에 42°의 절단각을 갖는 LT 압전층을 갖는 도 1의 탄성파 디바이스의 표면 상에 파들이 트랩(trap)될 수 있음을 예시하는 그래프이다. 도 11c는 실리콘 기판을 포함하지 않는 유사한 탄성파 디바이스의 경우에는 탄성파들이 기판 내로 누설될 수 있음을 예시한다.
도 12a 내지 도 12d는 실리콘 기판 상에 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 스퓨리어스 모드(spurious mode)들을 예시한다. 도 12a는 0.05λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다. 도 12b는 0.75λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다. 도 12c는 0.25λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다. 도 12d는 1λ의 리튬 탄탈레이트 두께에 대한 스퓨리어스 모드를 예시한다.
도 13a 내지 도 13c는 실리콘 기판 상에 LT 압전층을 갖는 도 1의 탄성파 디바이스에 대한 알루미늄 IDT 전극의 두께의 영향을 LT 층의 다양한 두께들에 대해 예시한다. 도 13a는 Q에 대한 IDT 전극 두께의 영향을 예시한다. 도 13b는 위상 속도(Vp)에 대한 IDT 전극 두께의 영향을 예시한다. 도 13c는 k2에 대한 IDT 전극 두께의 영향을 예시한다.
도 14a는 리튬 니오베이트 기판을 갖는 탄성파 디바이스에 대한 정규화된 평균 표면 변위(fp)를 예시한다. 도 14b는 실리콘 기판 상에 리튬 니오베이트 기판을 갖는 도 1의 탄성파 디바이스에 대한 정규화된 평균 표면 변위(fp)를 예시한다.
도 15a 내지 도 15d는 LN 층의 두께 및 다양한 파라미터들에 대해 실리콘 기판 상에 LN 압전층을 갖는 도 1의 탄성파 디바이스의 시뮬레이션들에 대한 그래프들이다. 도 15a는 LN 층의 두께의 함수로서 k2을 예시한다. 도 15b는 LN 층의 두께의 함수로서 Qp를 예시한다. 도 15c는 LN 층의 두께의 함수로서 Qs를 예시한다. 도 15d는 LN 층의 두께의 함수로서 v0를 예시한다.
도 16a 내지 16k는 LN 압전층의 다양한 절단각들에 대해 실리콘 기판 상에 LN 압전층을 갖는 도 1의 탄성파 디바이스에 대한 주파수에 대한 어드미턴스의 그래프들이다. 도 16a는 30°의 절단각에 대응한다. 도 16b는 20°의 절단각에 대응한다. 도 16c는 -10°의 절단각에 대응한다. 도 16d는 0°의 절단각에 대응한다. 도 16e는 10°의 절단각에 대응한다. 도 16f는 20°의 절단각에 대응한다. 도 16g는 30°의 절단각에 대응한다. 도 16h는 40°의 절단각에 대응한다. 도 16i는 50°의 절단각에 대응한다. 도 16j는 60°의 절단각에 대응한다. 도 16k는 70°의 절단각에 대응한다.
도 17a는 실리콘 기판인 고속층을 갖는 도 1의 탄성파 디바이스의 특정 절단각들에 대한 k2의 그래프이다.
도 17b는 실리콘 기판인 고속층을 갖는 도 1의 탄성파 디바이스의 특정 절단각들에 대한 v0의 그래프이다.
도 18a 내지 도 18c는 실리콘 기판 상에 128°의 절단각을 갖는 LN 압전층을 갖는 도 1의 탄성파 디바이스의 시뮬레이션들에 대한 그래프들이다. 도 18a는 0.7λ의 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다. 도 18b는 1λ의 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다. 도 18c는 이론적으로 무한한 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다.
도 19는 압전층의 두께의 함수로서의 도 1의 탄성파 디바이스의 속도 그래프이다.
도 20a 및 도 20b는 실리콘 기판 상의 특정 압전층들에 대한 도 1의 탄성파 디바이스의 압전층의 두께의 함수로서의 Q의 시뮬레이션들에 대한 그래프들이다. 도 20a는 특정 압전층들의 두께의 함수로서의 Qs의 그래프이다. 도 20b는 특정 압전층들의 두께의 함수로서의 Qp의 그래프이다.
도 21은 실시예에 따른 탄성파 디바이스의 단면도이다.
도 22a는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 k2의 그래프이다.
도 22b는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 vP-OPEN의 그래프이다.
도 23a는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께에 대한 Qs와 42LT 두께들 사이의 관계를 예시한다.
도 23b는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 42LT 두께들 사이의 관계를 예시한다.
도 24a 및 도 24b는 도 21의 탄성파 디바이스의 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 24a는 0.25λ의 두께를 갖는 42LT에 대응한다. 도 24b는 0.5λ의 두께를 갖는 42LT에 대응한다.
도 25a 내지 도 25c는 도 21의 탄성파 디바이스의 다양한 42LT 및 실리콘 다이옥사이드 두께들에 대한 주파수 응답들의 스퓨리어스 모드들을 예시한다. 도 25a는 0.15λ의 두께 및 0.2λ의 실리콘 다이옥사이드 두께를 갖는 42LT 층에 대한 상대적으로 깨끗한 주파수 응답을 도시한다. 도 25b는 42LT 층이 0.03λ 미만의 두께를 가질 때의 통과 대역에서의 레일리 파(Rayleigh wave)를 도시한다. 도 25c는 42LT 층이 0.8λ보다 큰 두께를 갖는 통과 대역에서의 판파(plate wave)를 도시한다.
도 26a는 도 21의 탄성파 디바이스에 대한 Vo에 대한 등고선도이다. 도 26b는 도 21의 탄성파 디바이스에 대한 k2에 대한 등고선도이다.
도 27a는 도 21의 탄성파 디바이스에 대한 Qs에 대한 등고선도이다. 도 27b는 도 21의 탄성파 디바이스에 대한 Qp에 대한 등고선도이다.
도 28a는 도 21의 탄성파 디바이스에 대한 Qavg에 대한 등고선도이다. 도 28b는 도 21의 탄성파 디바이스에 대한 FOM에 대한 등고선도이다.
도 29a 내지 도 29d는 도 21의 탄성파 디바이스에서 42LT 및 5LN 압전층들에 대한 압전층의 표면에 한정되는 변위를 예시하지만, 변위는 고속층 및 온도 보상층이 없는 유사한 탄성파 디바이스들에서는 표면에 한정되지 않는다. 도 29a는 42LT 기판을 갖는 탄성파 디바이스에서의 변위를 예시한다. 도 29b는 42LT 압전층, 실리콘 다이옥사이드 온도 보상층, 및 실리콘 기판인 고속층을 갖는 도 21의 탄성파 디바이스에서의 변위를 예시한다. 도 29c는 5LN 기판을 갖는 탄성파 디바이스에서의 변위를 예시한다. 도 29d는 5LN 압전층, 실리콘 다이옥사이드 온도 보상층, 및 실리콘 기판인 고속층을 갖는 도 21의 탄성파 디바이스에서의 변위를 예시한다.
도 30a는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 k2의 그래프이다.
도 30b는 도 21의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 vP-OPEN의 그래프이다.
도 31a는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 5LN 두께들 사이의 관계를 예시한다. 도 31b는 도 21의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 5LN 두께들 사이의 관계를 예시한다.
도 32a 및 도 32b는 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 32a는 0.25λ의 두께를 갖는 5LN에 대응한다. 도 32b는 0.5λ의 두께를 갖는 5LN에 대응한다.
도 33a 내지 도 33c는 다양한 5LN 탄성파 디바이스들에 대한 주파수 응답들의 스퓨리어스 모드들을 예시한다. 도 33a는 0.25λ 두께의 LN 층을 갖는 5LN/Si 탄성파 디바이스에 관한 것이다. 도 33b는 1λ 두께의 LN 층을 갖는 5LN/Si 탄성파 디바이스에 관한 것이다. 도 33c는 5LN/SiO2/Si 탄성파 디바이스에 관한 것이다.
도 34a는 도 21의 탄성파 디바이스에 대한 Vo에 대한 등고선도이다. 도 34b는 도 21의 탄성파 디바이스에 대한 k2에 대한 등고선도이다.
도 35a는 도 21의 탄성파 디바이스에 대한 Qs에 대한 등고선도이다. 도 35b는 도 21의 탄성파 디바이스에 대한 Qp에 대한 등고선도이다.
도 36a는 도 21의 탄성파 디바이스에 대한 Qavg에 대한 등고선도이다. 도 36b는 도 21의 탄성파 디바이스에 대한 FOM에 대한 등고선도이다.
도 37a 및 도 37f는 탄성파 디바이스들에 대한 다양한 파라미터들을 다양한 포지션들에서 실리콘 다이옥사이드 층과 비교하는 그래프들이다. 도 37a는 압전층 높이의 함수로서의 Vo의 그래프이다. 도 37b는 압전층 높이의 함수로서의 k2의 그래프이다. 도 37c는 압전층 높이의 함수로서의 Qs의 그래프이다. 도 37d는 압전층 높이의 함수로서의 Qp의 그래프이다. 도 37e는 압전층 높이의 함수로서의 Qavg의 그래프이다. 도 37f는 압전층 높이의 함수로서의 FOM의 그래프이다.
도 38a는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 k2의 그래프이다.
도 38b는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 vP-OPEN의 그래프이다.
도 38c는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qs의 그래프이다.
도 38d는 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qp의 그래프이다.
도 39a 내지 도 39l은 실리콘 기판 상에 LN 압전을 포함하고 그 사이에 실리콘 다이옥사이드 층이 배치된 도 21의 탄성파 디바이스의 LN의 다양한 절단각들에 대한 주파수에 대한 어드미턴스를 예시한다. 도 39a는 -30°의 절단각에 대응한다. 도 39b는 -20°의 절단각에 대응한다. 도 39c는 -10°의 절단각에 대응한다. 도 39d는 0°의 절단각에 대응한다. 도 39e는 10°의 절단각에 대응한다. 도 39f는 20°의 절단각에 대응한다. 도 39g는 30°의 절단각에 대응한다. 도 39h는 40°의 절단각에 대응한다. 도 39i는 50°의 절단각에 대응한다. 도 39j는 60°의 절단각에 대응한다. 도 39k는 70°의 절단각에 대응한다. 도 39l은 80°의 절단각에 대응한다.
도 40은 실시예에 따른 탄성파 디바이스의 단면도이다.
도 41a 및 41b는 리튬 니오베이트 압전층, 고속층, 및 IDT 전극 위의 유전체층을 갖는 도 40의 탄성파 디바이스의 시뮬레이션들의 그래프들이다. 도 41a는 유전체층의 다양한 두께들에 대한 LN 두께의 함수로서의 k2의 그래프이다. 도 41b는 유전체층의 다양한 두께들에 대한 LN 두께의 함수로서의 속도의 온도 계수(temperature coefficient of velocity)(TCV)의 그래프이다.
도 42a 내지 도 42d는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드를 포함하는 도 40의 탄성파 디바이스의 시뮬레이션들의 그래프들이다. 도 42a는 0°의 절단각을 갖는 LN에 대응한다. 도 42b는 10°의 절단각을 갖는 LN에 대응한다. 도 42c는 20°의 절단각을 갖는 LN에 대응한다. 도 42d는 30°의 절단각을 갖는 LN에 대응한다.
도 43a 및 도 43b는 5LN 압전층을 갖는 도 40의 탄성파 디바이스에 대한 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 43a는 0.25λ의 두께를 갖는 5LN 압전층에 대응한다. 도 43b는 0.5λ의 두께를 갖는 5LN 압전층에 대응한다.
도 44a는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 k2의 그래프이다. 도 44b는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 vP-OPEN의 그래프이다.
도 45a는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 5LN 두께 사이의 관계를 예시한다. 도 45b는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 5LN 두께들 사이의 관계를 예시한다.
도 46a 및 도 46b는 42LN 압전층을 갖는 도 40의 탄성파 디바이스에 대한 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 46a는 0.25λ의 두께를 갖는 42LT 압전층에 대응한다. 도 46b는 0.5λ의 두께를 갖는 42LT 압전층에 대응한다.
도 47a는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 k2의 그래프이다. 도 47b는 도 40의 탄성파 디바이스의 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 vP-OPEN의 그래프이다.
도 48a는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 42LT 두께 사이의 관계를 예시한다. 도 48b는 도 40의 탄성파 디바이스의 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 42LT 두께들 사이의 관계를 예시한다.
도 49a는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 k2의 그래프이다.
도 49b는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 vP-OPEN의 그래프이다.
도 49c는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qs의 그래프이다.
도 49d는 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN 층의 절단각의 함수로서의 Qp의 그래프이다.
도 50a 내지 도 50l은 실리콘 기판 상의 LN 압전층 위에 실리콘 다이옥사이드 층을 포함하는 도 40의 탄성파 디바이스에서의 LN의 다양한 절단각에 대한 주파수에 대한 어드미턴스를 예시한다. 도 50a는 -30°의 절단각에 대응한다. 도 50b는 -20°의 절단각에 대응한다. 도 50c는 -10°의 절단각에 대응한다. 도 50d는 0°의 절단각에 대응한다. 도 50e는 10°의 절단각에 대응한다. 도 50f는 20°의 절단각에 대응한다. 도 50g는 30°의 절단각에 대응한다. 도 50h는 40°의 절단각에 대응한다. 도 50i는 50°의 절단각에 대응한다. 도 50j는 60°의 절단각에 대응한다. 도 50k는 70°의 절단각에 대응한다. 도 50l은 80°의 절단각에 대응한다.
도 52는 도 40의 탄성파 디바이스의 평면도이다.
도 52는 다른 실시예에 따른 탄성파 디바이스의 단면도이다.
도 53a는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 필터의 개략도이다.
도 53b는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 필터의 개략도이다.
도 53c는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 필터의 개략도이다.
도 53d는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 필터의 개략도이다.
도 54a는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 듀플렉서의 개략도이다.
도 54b는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 듀플렉서의 개략도이다.
도 54c는 하나 이상의 실시예에 따른 탄성파 디바이스를 포함하는 다른 듀플렉서의 개략도이다.
도 55는 전력 증폭기, 스위치, 및 하나 이상의 실시예에 따른 탄성파를 포함하는 필터를 포함하는 모듈의 개략적인 블록도이다.
도 56은 전력 증폭기, 스위치들, 및 하나 이상의 실시예에 따른 탄성파를 포함하는 필터를 포함하는 모듈의 개략적인 블록도이다.
도 57은 전력 증폭기, 스위치, 및 하나 이상의 실시예에 따른 탄성파를 포함하는 듀플렉서를 포함하는 모듈의 개략적인 블록도이다.
도 58은 하나 이상의 실시예에 따른 탄성파 디바이스를 갖는 필터를 포함하는 무선 통신 디바이스의 개략적인 블록도이다.
도 59는 하나 이상의 실시예에 따른 탄성파 디바이스를 갖는 필터를 포함하는 라디오 주파수 시스템의 개략도이다.
특정 실시예들에 대한 다음의 상세한 설명은 특정 실시예들에 대한 다양한 설명들을 제공한다. 그러나, 본 명세서에서 설명되는 혁신적 사항들은, 예를 들어, 청구범위에 의해 정의되고 포함되는 바와 같은 여러 가지 상이한 방식들로 구체화될 수 있다. 이 설명에서는, 도면들이 참조되며, 여기서 유사한 참조 번호들은 동일하거나 기능적으로 유사한 엘리먼트들을 나타낼 수 있다. 도면들에 예시된 엘리먼트들은 반드시 일정한 비율로 도시되는 것은 아니라는 것이 이해될 것이다. 또한, 특정 실시예들은 도면에 예시된 것보다 많은 수의 엘리먼트들, 및/또는 도면에 예시된 엘리먼트들의 서브세트를 포함할 수 있다는 것이 이해될 것이다. 또한, 일부 실시예들은 둘 이상의 도면으로부터의 특징들의 임의의 적절한 조합을 포함할 수 있다.
상대적으로 낮은 절단각을 갖는 리튬 니오베이트(LiNbO3)를 포함하는 탄성파 디바이스들은 상대적으로 큰 전기 기계 커플링 계수(k2)를 가질 수 있다. 이러한 디바이스들은 반-공진(fp) 시에 전단 수평(shear horizontal)(SH) 파들이 리튬 니오베이트 층 아래의 기판으로 누설되는 누설식 표면 탄성파 모드에서 동작할 수 있다. 반-공진 주파수에서는, 발진 진폭이 대략 0일 수 있다. 이는 이러한 디바이스들의 품질 인자(Q)가 상대적으로 낮아지게 할 수 있다. Q는 저장된 전력 대 소산된 전력의 비율을 나타낼 수 있다. Q는 주파수에 따라 달라질 수 있다. 공진 시의 품질 인자(Qs)는 반-공진시의 품질 인자(Qp)와 상이할 수 있다. 상대적으로 낮은 Q를 가지면, 이러한 탄성파 디바이스들은 특정 필터 응용들에 부적절할 수 있다. 본 명세서에서 논의된 탄성파 디바이스들 중 임의의 것은 표면 탄성파(SAW) 공진기를 구현할 수 있다. 따라서, SAW 공진기는 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다.
구리(Cu) 전극들 및 격자들은 누설되는 표면 탄성파의 위상 속도를 낮추어, 리튬 니오베이트 층과 같은 압전층으로부터의 누설을 방지하는 데 사용될 수 있다. 이것은 덜 누설되는 SH 파를 생성할 수 있다. 무거운 전극들을 사용하면, 압전층으로부터의 누설을 충분히 감소시키고 필터에 사용하기에 바람직한 Q를 달성하는 것이 어려워진다. 또한, 이러한 접근법들에서는 레일리 파 스퍼들이 공진에 상대적으로 가까울 수 있으므로, 바람직하지 않을 수 있다.
본 개시내용의 양태들은 반-공진 시에 탄성파 디바이스의 압전층으로부터의 누설을 방지하기 위해 실리콘(Si) 기판을 사용하는 것에 관한 것이다. 실리콘 기판의 벌크 속도는 SH 파의 속도보다 상당히 클 수 있기 때문에, 탄성파 디바이스의 압전층으로부터의 누설을 방지할 수 있다. 리튬 니오베이트 층과 같은 압전층은 상대적으로 낮은 음향 임피던스를 가질 수 있고, 실리콘 기판은 상대적으로 높은 음향 임피던스를 가질 수 있다. 압전층과 실리콘 기판의 음향 임피던스의 차이는 압전층과 실리콘 기판의 계면에서 효과적인 반사를 생성하여, SH 파가 실리콘 기판으로 누설되는 것을 방지할 수 있다. 이것은 반-공진 Q가 상당히 향상될 수 있게 한다. 압전층은 SH 파의 파장 미만의 두께를 가질 수 있다. 이것은 판 웨이브 스퍼들이 SH 파 주요 모드의 공진으로부터 벗어나게 할 수 있다. 실리콘 다이옥사이드(SiO2) 층과 같은 온도 보상층은 탄성파 디바이스의 인터디지털 트랜스듀서 전극 및 압전층 위에 포함되어, 탄성파 디바이스의 주파수의 온도 계수(temperature coefficient of frequency)(TCF)를 향상시킬 수 있다.
본 개시내용의 양태는 압전층, 압전층 상의 인터디지털 트랜스듀서 전극, 및 압전층과 물리적으로 접촉하는 고속층을 포함하는 탄성파 디바이스이다. 압전층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 압전층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 갖는다. 고속층은 탄성파의 속도보다 높은 벌크 속도를 갖는다. 압전층의 두께는 탄성파 디바이스의 Qp를 증가시키는 데 기여할 수 있다. 절단각은 탄성파 디바이스의 상대적으로 높은 k2, Qp 및 성능 지수에 기여할 수 있다.
본 개시내용의 다른 양태는 리튬 니오베이트 층, 리튬 니오베이트 층 상의 인터디지털 트랜스듀서 전극, 및 리튬 니오베이트 층과 물리적으로 접촉하는 실리콘 기판을 포함하는 탄성파 디바이스이다. 리튬 니오베이트 층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 리튬 니오베이트 층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 갖는다. 리튬 니오베이트 층의 두께는 탄성파 디바이스의 Qp를 증가시키는 데 기여할 수 있다. 절단각은 탄성파 디바이스의 상대적으로 높은 k2, Qp 및 성능 지수에 기여할 수 있다.
본 개시내용의 다른 양태는 리튬 니오베이트 층, 리튬 니오베이트 층 상의 인터디지털 트랜스듀서 전극, 고속층, 및 온도 보상층을 포함하는 탄성파 디바이스이다. 리튬 니오베이트 층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 리튬 니오베이트 층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 갖는다. 고속층은 표면 탄성파의 속도보다 높은 벌크 속도를 갖는다. 고속층은 반-공진 시에 표면 탄성파가 리튬 니오베이트 층으로부터 누설되는 것을 방지하도록 구성된다. 온도 보상층은 고속층과 리튬 니오베이트 층 사이에 배치된다. 온도 보상층은 주파수의 양의 온도 계수를 갖는다. 탄성 디바이스는 적어도 26%의 전기 기계 커플링 계수를 갖도록 구성된다.
본 개시내용의 다른 양태는 리튬 탄탈레이트 층, 리튬 탄탈레이트 층 상의 인터디지털 트랜스듀서 전극, 고속층, 및 온도 보상층을 포함하는 탄성파 디바이스이다. 리튬 탄탈레이트 층은 -10° 내지 50°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 리튬 탄탈레이트 층은 λ 미만의 두께를 갖는다. 고속층은 표면 탄성파의 속도보다 높은 벌크 속도를 갖는다. 고속층은 반-공진 시에 표면 탄성파가 리튬 니오베이트 층으로부터 누설되는 것을 방지하도록 구성된다. 온도 보상층은 고속층과 리튬 탄탈레이트 층 사이에 배치된다. 온도 보상층은 주파수의 양의 온도 계수를 갖는다.
본 개시내용의 다른 양태는 압전층, 압전층 상의 인터디지털 트랜스듀서 전극, 및 고속층을 포함하는 탄성파 디바이스이다. 압전층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 두께 범위의 두께를 갖는다. 압전층은 λ 미만의 두께를 갖는다. 고속층은 탄성파의 속도보다 높은 벌크 속도를 갖는다. 고속층은 반-공진 시에 탄성파가 압전층으로부터 누설되는 것을 방지하도록 구성된다. 인터디지털 트랜스듀서 전극의 두께는 탄성파 디바이스의 바람직한 k2, Qp 및 성능 지수에 기여할 수 있다.
본 개시내용의 다른 양태는 압전층, 압전층 상의 인터디지털 트랜스듀서 전극, 반-공진 시에 탄성파가 압전층으로부터 누설되는 것을 방지하도록 구성되는 실리콘층, 및 주파수의 양의 온도 계수를 갖는 온도 보상층을 포함하는 탄성파 디바이스이다. 압전층은 -10° 내지 60°의 절단각 범위의 절단각을 갖는다. 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성된다. 압전층은 0.25λ 내지 0.8λ의 두께 범위의 두께를 갖는다. 압전층은 실리콘층과 인터디지털 트랜스듀서 전극 사이에 배치된다. 인터디지털 트랜스듀서 전극은 온도 보상층과 압전층 사이에 배치된다.
특정 실시예들에서는, 실리콘 기판 상에 상대적으로 낮은 절단각을 갖는 서브-파장 두께의 리튬 니오베이트 층을 포함하는 탄성파 디바이스가, SH 파의 누설을 억제 및/또는 방지하고 인터디지털 트랜스듀서(IDT) 전극이 배치되는 리튬 니오베이트 층의 표면 상에 에너지를 트랩시키는 데 효과적일 수 있다. 특정 실시예들에서, 상대적으로 낮은 절단각은 20° 내지 30°의 범위일 수 있다. 이러한 탄성파 디바이스들에서, Q는 약 2000보다 클 수 있고, k2은 20%보다 클 수 있다. 인터디지털 트랜스듀서 전극 위에 실리콘 다이옥사이드와 같은 온도 보상층을 포함하는 것은 탄성파 디바이스의 TCF가 증가되게 할 수 있다.
일부 실시예들에 따르면, 탄성파 디바이스는 실리콘 기판에 본딩되는 리튬 니오베이트 층을 포함하며, 이 실리콘 기판은 리튬 니오베이트 층의 IDT 전극이 배치되는 면의 반대측에 있다. 이러한 실시예들에서, 상대적으로 높은 반-공진 Q(예를 들어, 2000 이상의 반-공진 Q)는 탄성파 디바이스의 탄성파의 파장 미만의 두께를 갖는 리튬 니오베이트 층, 및 실리콘 기판에 의해 달성될 수 있다. 동시에, 상대적으로 큰 k2(예를 들어, 20% 이상)은 상대적으로 낮은 절단각(예를 들어, 20° 내지 30°의 범위의 절단각)을 가짐으로써 달성될 수 있다.
일부 다른 실시예들에서, 탄성파 디바이스는 상대적으로 낮은 절단각을 갖는 서브-파장 두께의 리튬 니오베이트 층과 실리콘 기판 사이에 배치되는 유전체층(예를 들어, 실리콘 다이옥사이드 층)을 포함할 수 있다. 유전체층은 TCF를 0에 더 가깝게 할 수 있다. 따라서, 리튬 니오베이트 두께에 대한 주파수 의존성이 감소될 수 있다.
도 1은 실시예에 따른 탄성파 디바이스(10)의 단면도이다. 예시된 바와 같이, 탄성파 디바이스(10)는 압전층(12), IDT 전극(14) 및 고속층(16)을 포함한다.
압전층(12)은, 예를 들어, 리튬 니오베이트(LiNbO3) 층 또는 리튬 탄탈레이트(LiTaO3) 층일 수 있다. 예시된 압전층(12)은 탄성파 디바이스(10)의 IDT 전극(14)에 의해 발생되는 탄성파의 파장 미만의 두께(H1)를 갖는다. 압전층(12)은 상대적으로 낮은 절단각을 가질 수 있다. 예를 들어, 압전층(12)의 절단각은 -10° 내지 35°의 범위일 수 있다. 일부 실시예들에서, 압전층의 절단각은 15° 내지 35°의 범위 또는 20° 내지 30°의 범위일 수 있다. 본 명세서에서 사용됨에 있어서, N°의 "절단각"은 Y-절단 X-전파형 압전층에서 N° 회전된 Y-절단을 지칭한다. 따라서, 오일러 각들(φ, θ, ψ)을 갖는 압전층의 경우, 각도들에서의 "절단각"은 θ 마이너스 90°일 수 있다.
IDT 전극(14)은 압전층(12) 상에 배치된다. IDT 전극(14)은 압전층(12)의 표면 상에 탄성파를 발생시킬 수 있다. 예시된 IDT 전극(14)은 피치(L1) 및 두께(h)를 갖는다. 피치(L1)는 탄성파 디바이스(10)에 의해 발생되는 탄성파의 파장 λ이다. IDT 전극(14)은 알루미늄 및/또는 IDT 전극(14)에 대한 임의의 다른 적절한 재료를 포함할 수 있다. 예를 들어, IDT 전극 재료는 알루미늄(Al), 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru), 또는 이들의 임의의 적절한 조합을 포함할 수 있다. 특정 응용들에서, IDT 전극(14)은 알루미늄을 포함할 수 있다. 예를 들어, IDT 전극은 알루미늄 및 구리와 같은 알루미늄 합금을 포함할 수 있다.
예시된 탄성파 디바이스(10)에서, 고속층(16)은 압전층(12)에 본딩되고, 압전층(12)과 물리적으로 접촉한다. 고속층(16)은 IDT 전극(14)에 의해 발생되는 탄성파의 속도보다 높은 벌크 속도를 갖는다. 고속층(16)은 압전층(12)보다 높은 음향 임피던스를 가질 수 있다. 고속층(16)은 반-공진 시에 탄성파 디바이스(10)에 의해 발생되는 탄성파가 압전층(12)으로부터 누설되는 것을 억제할 수 있다. 고속층(16)은 실리콘층일 수 있다. 이러한 실리콘층은 상대적으로 높은 음향 속도, 상대적으로 큰 강성, 및 상대적으로 작은 밀도를 가질 수 있다. 특정 경우들에서, 실리콘층은 다결정 실리콘층일 수 있다.
일부 경우들에서, 탄성파 디바이스(10)는 실리콘 기판과 본딩된 리튬 탄탈레이트 압전층을 포함한다. 도 2a 내지 도 4e는 이러한 탄성파 디바이스들과 연관된 시뮬레이션 결과를 예시한다.
도 2a 내지 도 2e는 42°의 절단각을 갖는 리튬 탄탈레이트 압전층, 실리콘 기판인 고속층, 및 2.0um의 피치(L1) 및 160nm의 두께(h)를 갖는 IDT 전극을 갖는 탄성파 디바이스(10)의 시뮬레이션들의 그래프들이다. 피치(L1)는 탄성파의 파장 λ이다. 따라서, 160nm의 두께(h)는 0.08λ에 대응한다. 리튬 탄탈레이트 층의 두께(H1)는 이 탄성파 디바이스에서 스위핑되었다. 도 2a는 0.25λ 및 0.5λ인 리튬 탄탈레이트 층의 두께(H1), 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답들을 도시하는 그래프이며, 여기서 λ는 IDT 전극에 의해 발생되는 탄성파의 파장이다. 일부 도면들에서는, 파장 λ가 "L"로 표현된다. 도 2b는, 리튬 탄탈레이트 층의 두께가 약 0.25λ일 때, 디바이스에 대한 최대 k2이 달성됨을 도시한다. 도 2c는, 리튬 탄탈레이트 층의 두께(H1)가 더 낮아질 때, Qs가 더 증가할 수 있음을 예시한다. 도 2d는 약 0.2λ 내지 0.3λ의 리튬 탄탈레이트 층의 두께(H1) 범위의 경우에 성능 지수(FOM)가 높은 값을 갖는 것을 예시한다. 도 2e는 Vs 감도가 더 얇은 리튬 탄탈레이트 층에서 증가할 수 있음을 도시한다.
도 3a 내지 도 3e는 42°의 절단각 및 0.25λ(여기서, λ는 탄성파의 파장임)의 두께(H1)를 갖는 리튬 탄탈레이트 압전층, 실리콘 기판인 고속층, 및 2.0um의 피치(L1)를 갖는 IDT 전극을 갖는 탄성파 디바이스(10)의 시뮬레이션들의 그래프들이다. IDT 전극의 두께(h)는 이 탄성파 디바이스에서 스위핑되었다. 도 3a는 0.08λ 및 0.16λ인 IDT 전극의 두께(h), 및 리튬 탄탈레이트 층과 본딩된 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답들을 도시하는 그래프이다. 도 3b는, h가 약 0.08λ 미만일 때, 디바이스에 대한 k2이 감소하기 시작할 수 있음을 도시한다. 도 3c는 Qs 및 Qp가 더 큰 IDT 전극 두께(h)에서 증가할 수 있음을 예시한다. 도 3d는 FOM이 더 큰 IDT 전극 두께(h)에서 증가할 수 있음을 예시한다. 도 3e는 Vs 감도가 더 얇은 IDT 전극에서 증가할 수 있음을 예시한다.
도 4a 내지 도 4e는 0.25λ(여기서, λ는 탄성파의 파장임)의 두께(H1)를 갖는 리튬 탄탈레이트 압전층, 실리콘 기판인 고속층, 및 2.0um의 피치(L1) 및 0.08λ의 높이(h)를 갖는 IDT 전극을 갖는 탄성파 디바이스(10)의 시뮬레이션들의 그래프들이다. 리튬 탄탈레이트 층의 절단각은 이 탄성파 디바이스에서 스위핑되었다. 도 4a는 42° 및 120°의 절단각들, 및 리튬 탄탈레이트 층과 본딩된 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답들을 도시하는 그래프이다. 도 4b는 디바이스에 대한 k2이 약 20°의 절단각의 경우에 최대일 수 있음을 도시한다. 도 4c는 Qs 및 Qp 대 절단각을 예시한다. 도 4d는 FOM이 약 20° 내지 30°의 절단각의 경우에 최대값을 가질 수 있음을 예시한다. 도 4e는 Vs 대 절단각을 예시한다.
특정 경우들에서, 탄성파 디바이스(10)는 실리콘 기판과 본딩된 리튬 니오베이트 압전층을 포함한다. 도 5a 내지 도 7e는 이러한 탄성파 디바이스들과 연관된 시뮬레이션 결과들을 예시한다.
도 5a 내지 도 5e는 42°의 절단각을 갖는 리튬 니오베이트 압전층, 실리콘 기판인 고속층, 및 2.0um의 피치(L1) 및 160nm 또는 0.08λ의 두께(h)를 갖는 IDT 전극을 갖는 탄성파 디바이스(10)의 시뮬레이션들의 그래프들이다. 리튬 니오베이트 층의 두께(H1)는 이 탄성파 디바이스에서 스위핑되었다. 도 5a는 0.25λ 및 0.5λ(여기서, λ는 IDT 전극에 의해 발생되는 탄성파의 파장임)인 리튬 니오베이트 층의 두께(H1), 및 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답들을 도시하는 그래프이다. 도 5b는, 리튬 니오베이트 층의 두께가 약 0.25λ일 때, 디바이스에 대한 최대 k2이 달성될 수 있음을 도시한다. 도 5c는, 리튬 니오베이트 층의 두께(H1)가 더 낮을 때, Qs가 증가할 수 있음을 예시한다. 도 5d는 약 0.2λ 내지 0.4λ의 리튬 탄탈레이트 층의 두께(H1)의 범위의 경우에 성능 지수(FOM)가 상대적으로 높은 값을 갖는 것을 예시한다. 도 5e는 Vs 감도가 더 얇은 리튬 탄탈레이트 층에서 증가할 수 있음을 예시한다.
도 6a 내지 도 6e는 42°의 절단각 및 0.25λ(여기서, λ는 탄성파의 파장임)의 두께(H1)를 갖는 리튬 니오베이트 압전층, 실리콘 기판인 고속층, 및 2.0um의 피치(L1)를 갖는 IDT 전극을 갖는 탄성파 디바이스(10)의 시뮬레이션들의 그래프들이다. IDT 전극의 두께(h)는 이 탄성파 디바이스에서 스위핑되었다. 도 6a는 0.08λ 및 0.12λ인 IDT 전극의 두께(h), 및 리튬 니오베이트 층과 본딩된 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답들을 도시하는 그래프이다. 도 6b는 디바이스에 대한 k2이 더 두꺼운 IDT 전극들의 경우에 감소할 수 있음을 도시한다. 도 6c는 Qs 및 Qp가 더 큰 IDT 전극 두께(h)에서 증가할 수 있음을 예시한다. 도 6d는 FOM이 더 큰 IDT 전극 두께(h)에서 증가할 수 있음을 예시한다. 도 6e는 Vs 감도가 더 얇은 IDT 전극에서 증가할 수 있음을 예시한다. 도 6b 내지 도 6e는, IDT 전극이 0.02λ 내지 0.1λ의 범위의 두께를 가질 때, 탄성파 디바이스가 바람직한 특성들을 가질 수 있음을 도시한다.
도 7a 내지 도 7e는 0.25λ(여기서, λ는 탄성파의 파장임)의 두께(H1)를 갖는 리튬 니오베이트 압전층, 실리콘 기판인 고속층, 및 2.0um의 피치(L1) 및 0.08λ의 높이(h)를 갖는 IDT 전극을 갖는 탄성파 디바이스(10)의 시뮬레이션들의 그래프들이다. 리튬 니오베이트 층의 절단각은 이 탄성파 디바이스에서 스위핑되었다. 도 7a는 42° 및 128°의 절단각들, 및 리튬 니오베이트 층과 본딩된 실리콘 기판이 없는 대응하는 디바이스에 대한 주파수 응답들을 도시하는 그래프이다. 도 7b는 디바이스에 대한 k2이 약 20°의 절단각의 경우에 최대일 수 있음을 도시한다. 도 7c는 Qs 및 Qp 대 절단각을 예시한다. 도 7d는 FOM이 약 20° 내지 30°의 절단각의 경우에 최대값을 가질 수 있음을 예시한다. 도 7e는 Vs 대 절단각을 예시한다.
도 8a 내지 도 8f는 리튬 탄탈레이트(LT) 압전층을 갖는 탄성파 디바이스(10)와 리튬 니오베이트(LN) 압전층을 갖는 탄성파 디바이스(10)에 대한 시뮬레이션 결과들을 비교한다. 이들 도면들 및 일부 다른 도면들에서, "L"은 탄성파의 파장 λ를 나타낸다. 도 8a는 LN 압전층을 갖는 탄성파 디바이스가 다양한 압전층 두께들에 대해 LT 압전층을 갖는 탄성파 디바이스보다 높은 k2을 가질 수 있음을 도시한다. 도 8b는 LN 압전층을 갖는 탄성파 디바이스가 다양한 IDT 전극 두께들에 대해 LT 압전층을 갖는 탄성파 디바이스보다 높은 k2을 가질 수 있음을 도시한다. 도 8c는 LN 압전층을 갖는 탄성파 디바이스가 다양한 절단각들에 대해 LT 압전층을 갖는 탄성파 디바이스보다 높은 k2을 가질 수 있음을 도시한다. 도 8d는 LN 압전층을 갖는 탄성파 디바이스기 다양한 압전층 두께들에 대해 LT 압전층을 갖는 탄성파 디바이스보다 높은 FOM을 가질 수 있음을 도시한다. 도 8e는 LN 압전층을 갖는 탄성파 디바이스가 다양한 IDT 전극 두께들에 대해 LT 압전층을 갖는 탄성파 디바이스보다 높은 FOM을 가질 수 있음을 도시한다. 도 8f는 LN 압전층을 갖는 탄성파 디바이스가 다양한 절단각들에 대해 LT 압전층을 갖는 탄성파 디바이스보다 높은 FOM을 가질 수 있음을 도시한다.
도 9는 42°의 절단각을 갖는 LT 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)에 대한 위상 속도(Vp) 대 압전층 두께의 그래프이다. 본 명세서에서 사용됨에 있어서, 42LT는 42°의 절단각을 갖는 리튬 탄탈레이트를 지칭할 수 있다. 탄성파 디바이스의 위상 속도(Vp)는 다음 방정식들로 모델링될 수 있다.
SH 파가 LT/Si 계면에서 LT 층으로 다시 반사되어, 
일 때, LT 층의 표면에 집중될 수 있다. SH 파는, IDT 전극이 있는 42LT 층만을 갖는 탄성파 디바이스에 대한 (누설 SAW)의 경우, 벌크 모드와 커플링되어 기판에 누설될 수 있다.
도 10은 42°의 절단각을 갖는 LT 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)에 대한 k2 대 압전층 두께의 그래프이다. K2은 다음 방정식으로 모델링될 수 있다.
이 시뮬레이션에서, 약 0.25λ의 LT 층 두께에서 약 10%의 최대 k2이 달성된다. 램 모드들이 LT 층의 특정 두께에서 통과 대역 내에 존재할 수 있다.
도 11a는 42°의 절단각을 갖는 LT 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)에 대한 품질 인자 대 압전층 두께의 그래프이다. 42LN/Si 대신에 42LN만으로 구성되는 기판과 관련된 이러한 탄성파 디바이스에서는 Qp가 부스트된다. 도 11b는 42°의 절단각을 갖는 LT 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)의 표면 상에 파들이 트랩될 수 있음을 예시한다. 이것은 Qp의 증가에 대응할 수 있다. 대조적으로, 도 11c는 실리콘 기판을 포함하지 않는 유사한 탄성파 디바이스에 대해 탄성파들이 기판 내로 누설될 수 있음을 예시한다. 42LT 기판을 갖고 실리콘 기판이 없는 경우, 일부 경우들에서, Qs는 1846일 수 있고, Qp는 1406일 수 있다. 따라서, 도 11a는 LT 층과 본딩된 실리콘 기판이 탄성파 디바이스의 Qp가 상당히 증가되게 할 수 있음을 예시한다.
도 12a 내지 도 12d는 LT 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)에 대한 스퓨리어스 모드들을 LT 층의 다양한 두께들에 대해 예시한다. 도 12a는 0.05λ의 LT 두께에 대응하고, 도 12b는 0.75λ의 LT 두께에 대응하고, 도 12c는 0.25λ의 LT 두께에 대응하고, 도 12d는 1λ의 LT 두께에 대응한다.
42°의 절단각을 갖는 LT 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)에서, 주파수의 온도 계수(TCF)는 LT 층의 두께가 변함에 따라 크게 변하는 것으로 보이지 않는다. TCF는 실리콘 기판에 의해 크게 영향을 받는 것으로 보이지 않는다.
도 13a 내지 도 13c는 0.25λ의 두께를 갖는 LT 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)에 대한 알루미늄 IDT 전극의 두께의 영향을 LT 층의 다양한 두께들에 대해 예시한다. 도 13a는 Q에 대한 IDT 전극 두께의 영향을 예시한다. 도 13b는 Vp에 대한 IDT 전극 두께의 영향을 예시한다. 도 13c는 k2에 대한 IDT 전극 두께의 영향을 예시한다.
위에서 논의된 시뮬레이션들 중 몇몇은 2GHz 디바이스에 기초하지만, 상이한 주파수들을 갖는 탄성파들을 발생시키도록 구성되는 탄성파 디바이스들에 대한 Vp, k2 및 Q에 대해서도 유사한 결과들이 예상된다. 따라서, 결과들은 파장 λ의 측면에서 제시되었다. 예를 들어, 2um의 파장 및 약 2GHz의 주파수를 갖는 탄성파를 발생시키도록 구성되는 탄성파 디바이스는 4um의 파장 및 약 1GHz의 주파수를 갖는 탄성파를 발생시키도록 구성되는 대응하는 탄성파 디바이스와 유사한 특성들을 가질 수 있다.
도 14a는 0.5λ의 두께 및 5°의 절단각을 갖는 리튬 니오베이트(LN) 기판을 갖는 탄성파 디바이스에 대한 반-공진(fp) 시의 정규화된 평균 표면 변위를 예시한다. 이러한 디바이스는 도 14a에 도시된 바와 같이 LN 기판으로의 누설을 경험할 수 있다. 도 14b는 0.5λ의 두께 및 5°의 절단각을 갖는 리튬 니오베이트(LN) 기판, 및 고속층용 실리콘 기판을 갖는 탄성파 디바이스(10)에 대한 fp 시의 정규화된 평균 표면 변위를 예시한다. 이러한 디바이스는 도 14b에 도시된 바와 같이 LN 층의 표면에 트랩된 탄성파들을 가질 수 있다.
도 15a 내지 도 15d는 LN 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)의 시뮬레이션들에 대한 그래프들로서, LN 층의 두께와 다양한 파라미터들 사이의 관계들을 도시한다. 도 15a는 LN 층의 두께의 함수로서의 k2을 예시한다. 도 15b는 Qp 대 LN 층의 두께를 예시한다. 도 15b는 0.35λ 내지 0.8λ의 범위의 LN 두께들의 경우에 상대적으로 높은 Qp 값들을 예시한다. 전기 기계 커플링 계수(k2) 또한 0.35λ 내지 0.8λ의 범위의 LN 두께들의 경우에 상대적으로 높다. 도 15c는 Qs 대 LN 층의 두께를 예시한다. 도 15d는 v0 대 LN 층의 두께를 예시한다.
도 16a 내지 도 16k는 0.5λ의 두께를 갖는 LN 압전층, 및 LN의 다양한 절단각에 대한 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)에 대한 주파수에 대한 어드미턴스를 예시한다. 도 16a 내지 도 16e에 도시된 바와 같이, -30°, -20°, -10°, 0° 및 10°의 절단각들에 대해 레일리 스퓨리어스 응답들이 존재할 수 있다. 도 16h 내지 도 16k에 도시된 바와 같이, 40°, 50°, 60° 및 70°의 절단각들에 대해 S0 램 스퓨리어스 응답들이 존재할 수 있다. 도 16f 및 도 16g에 도시된 20°와 30°의 절단각들에 대한 주파수 응답들은 상당한 레일리 스퓨리어스 응답들 또는 S0 램 스퓨리어스 응답들을 포함하지 않는다. 따라서, 약 15° 내지 35°의 범위의 절단각이 유리할 수 있다.
도 17a는 고속층으로서 실리콘 기판을 갖는 탄성파 디바이스(10)의 시뮬레이션들에 대한 그래프로서, LN 또는 LT 압전층의 두께와 특정 절단각들에 대한 k2 사이의 관계들을 도시한다. 도 17a는 k2이 42°의 절단각을 갖는 LT 압전층 또는 128°의 절단각을 갖는 LN 압전층과 비교하여 5°의 절단각을 갖는 LN 압전층의 경우에 상당히 더 높을 수 있음을 도시한다.
도 17b는 고속층으로서 실리콘 기판을 갖는 탄성파 디바이스(10)의 시뮬레이션들에 대한 그래프로서, LN 또는 LT 압전층의 두께와 특정 절단각들에 대한 v0 사이의 관계들을 도시한다. 도 17b는 v0가 42°의 절단각을 갖는 LT 압전층 또는 128°의 절단각을 갖는 LN 압전층과 비교하여 5°의 절단각을 갖는 LN 압전층의 경우에 더 높을 수 있음을 도시한다.
도 18a 내지 도 18c는 128°의 절단각을 갖는 LN 압전층, 및 고속층으로서의 실리콘 기판을 갖는 탄성파 디바이스(10)의 시뮬레이션들에 대한 그래프들이다. 도 18a는 0.7λ의 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다. 도 18b는 1λ의 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다. 도 18c는 이론적으로 무한한 두께를 갖는 LN 층에 대한 주파수 응답을 예시한다.
도 19는 탄성파 디바이스(10)의 속도와 압전층의 두께 사이의 관계들을 예시한다.
도 20a 및 도 20b는 특정 압전층들에 대한 탄성파 디바이스(10)의 압전층의 두께의 함수로서의 Q의 시뮬레이션들에 대한 그래프들이며, 여기서는 실리콘 기판이 고속층이다. 도 20a는 특정 압전층들의 두께의 함수로서의 Qs의 그래프이다. 도 20b는 특정 압전층들의 두께의 함수로서의 Qp의 그래프이다. 도 20a 및 도 20b의 점들은 실리콘 기판을 포함하지 않는 것을 제외하고는 유사한 탄성파 디바이스들에 대한 Qs 및 Qp 값들을 각각 나타낸다.
도 21은 실시예에 따른 탄성파 디바이스(20)의 단면도이다. 예시된 바와 같이, 탄성파 디바이스(20)는 압전층(12), IDT 전극(14), 고속층(16) 및 온도 보상층(22)을 포함한다. 탄성파 디바이스(20)는, 압전층(12)과 고속층(16) 사이에 온도 보상층(22)이 배치되는 것을 제외하고는, 도 1의 탄성파 디바이스(10)와 유사하다. 예시된 바와 같이, 온도 보상층(22)은 압전층(12)과 물리적으로 접촉하는 제1 면, 및 고속층(16)과 물리적으로 접촉하는 제2 면을 갖는다. 온도 보상층(22)은 탄성파 디바이스(10)에 비해 탄성파 디바이스(20)의 TCF를 향상시킬 수 있다.
온도 보상층(22)은 탄성파 디바이스(20)의 TFC를 온도 보상층을 포함하지 않는 유사한 탄성파 디바이스의 TCF보다 0에 가깝게 할 수 있다. 온도 보상층(22)은 주파수의 양의 온도 계수를 가질 수 있다. 예를 들어, 온도 보상층(22)은 실리콘 다이옥사이드(SiO2) 층일 수 있다. 온도 보상층(22)은 대안적으로 텔루륨 다이옥사이드(TeO2) 층 또는 SiOF 층일 수 있다. 온도 보상층(22)은 SiO2, TeO2 및/또는 SiOF의 임의의 적절한 조합을 포함할 수 있다. 온도 보상층(22)은 IDT 전극(14)에 의해 발생되는 탄성파의 속도보다 낮은 벌크 속도를 가질 수 있다. 온도 보상층(22)은 유전체층일 수 있다. 온도 보상층(22)은 압전층(12)보다 낮은 음향 임피던스를 가질 수 있다. 온도 보상층(22)은 고속층(16)보다 낮은 음향 임피던스를 가질 수 있다. 예시된 온도 보상층(22)은 두께 H2를 갖는다.
도 21의 탄성파 디바이스(20)는 압전층 상의 IDT 전극으로 이루어지는 탄성파 디바이스보다 높은 품질 인자를 가질 수 있다. 예를 들어, 실리콘 상의 실리콘 다이옥사이드 상에 LT 또는 LN 압전층을 갖는 탄성파 디바이스(20)는 약 2000 내지 5000의 범위의 품질 인자를 가질 수 있다. 예로서, 탄성파 디바이스(20)는 약 3000의 품질 인자를 가질 수 있고, 압전층 상의 IDT 전극으로 이루어지는 대응하는 탄성파 디바이스는 약 1000의 품질 인자를 가질 수 있다. 품질 인자는 공정에 따라 달라질 수 있다.
도 22a 내지 도 28b는 42°의 절단각을 갖는 리튬 탄탈레이트 압전층(42LT), 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 갖는 탄성파 디바이스(20)의 시뮬레이션들의 그래프들이다.
도 22a는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 k2의 그래프이다. 이 그래프에서 약 12.5%의 최대 k2은 약 0.15λ의 42LT 두께 및 0.2λ의 실리콘 다이옥사이드 두께에 대응한다.
도 22b는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 vP-OPEN의 그래프이다. 도 22b는 Vp 분산이 약 0.05λ 내지 0.1λ의 실리콘 다이옥사이드 두께에 대해 거의 편평하다는 것을 나타낸다.
도 23a는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 42LT 두께들 사이의 관계를 예시한다. 이 그래프에서 약 1865의 최대 Qs는 약 0.7λ의 42LT 두께 및 약 0.5λ의 실리콘 다이옥사이드 두께에 대응한다. 도 23b는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 42LT 두께들 사이의 관계를 예시한다. 이 그래프에서 약 2015의 최대 Qp는 약 0.65λ의 42LT 두께 및 약 0.25λ의 실리콘 다이옥사이드 두께에 대응한다. 도 23a 및 도 23b의 점들은 실리콘 기판 및 실리콘 다이옥사이드 층이 없는 유사한 탄성파 디바이스가 각각 1846의 Qs 및 1406의 Qp를 갖는 것을 나타낸다. 따라서, 실리콘 기판 및 실리콘 다이옥사이드 층은 Qs 및 Qp를 향상시킬 수 있다. 이 그래프에 의해 지시되는 바와 같이, Qp는 실리콘 기판과 실리콘 다이옥사이드 층에 의해 Qs 이상으로 향상될 수 있다.
도 24a 및 도 24b는 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 24a는 0.25λ의 두께를 갖는 42LT에 대응한다. 도 24a에서는 약 0.7λ의 실리콘 다이옥사이드 두께에서 0의 평균 TCF가 발생한다. 도 24b는 0.5λ의 두께를 갖는 42LT에 대응한다. 도 24b에서는 약 0.9λ의 실리콘 다이옥사이드 두께에서 0의 평균 TCF가 발생한다.
도 25a 내지 도 25c는 다양한 42LT 및 실리콘 다이옥사이드 두께들에 대한 주파수 응답의 스퓨리어스 모드들을 예시한다. 도 25a는 0.15λ의 두께 및 0.2λ의 실리콘 다이옥사이드 두께를 갖는 42LT 층에 대한 상대적으로 깨끗한 주파수 응답을 도시한다. 도 25b는 42LT 층이 0.03λ 미만의 두께를 가질 때의 통과 대역에서의 레일리 파를 도시한다. 도 25c는 42LT 층이 0.8λ보다 큰 두께를 가질 때의 통과 대역에서의 판파를 도시한다. 통과 대역은 42LT 층이 약 0.03λ 내지 0.8λ의 범위의 두께를 가질 때 상대적으로 깨끗할 수 있다.
도 26a는 Vo에 대한 등고선도이다. 도 26b는 k2에 대한 등고선도이다. 도 26b는 약 0.15λ의 42LT 두께 및 약 0.2λ의 실리콘 다이옥사이드 두께의 경우에 약 12.5%의 최대 k2을 나타낸다.
도 27a는 Qs에 대한 등고선도이다. 도 27a는 약 0.7λ의 42LT 두께 및 약 0.5λ의 실리콘 다이옥사이드 두께의 경우에 약 1865의 최대 Qs를 나타낸다. 도 27b는 Qp에 대한 등고선도이다. 도 27b는 약 0.65λ의 42LT 두께 및 약 0.25λ의 실리콘 다이옥사이드 두께의 경우에 약 2015의 최대 Qp를 나타낸다.
도 28a는 Qavg에 대한 등고선도이다. Qavg는 Qp와 Qs의 평균이 될 수 있다. 도 28a는 약 0.65λ의 42LT 두께 및 약 0.3λ의 실리콘 다이옥사이드 두께의 경우에 약 1935의 최대 Qavg를 나타낸다. 도 28b는 FOM에 대한 등고선도이다. 도 28b는 약 0.175λ의 42LT 두께 및 약 0.2λ의 실리콘 다이옥사이드 두께의 경우에 약 225의 최대 FOM을 나타낸다.
도 21의 탄성파 디바이스(20)에서, Qp는 온도 보상층 및 고속층이 없는 유사한 탄성파 디바이스에 비해 부스트될 수 있다. 이는 탄성파 디바이스(20)의 압전층(12)의 표면에 한정되는 변위로 인한 것일 수 있다. 도 29a 내지 도 29d는 탄성파 디바이스(20)에서 42LT 및 5LN 압전층들에 대한 압전층의 표면에 한정되는 변위를 예시하지만, 변위는 고속층 및 온도 보상층이 없는 유사한 탄성파 디바이스들에서는 표면에 한정되지 않는다.
도 30a 내지 도 36b는 5°의 절단각을 갖는 리튬 니오베이트 압전층(5LN), 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 갖는 탄성파 디바이스(20)의 시뮬레이션들의 그래프들이다.
도 30a는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 k2의 그래프이다. 이 그래프에서 약 29.5%의 최대 k2은 약 0.5λ의 5LN 두께 및 0.05λ의 실리콘 다이옥사이드 두께에 대응한다.
도 30b는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 vP-OPEN의 그래프이다.
도 31a는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 5LN 두께들 사이의 관계를 예시한다. 이 그래프에서 약 1815의 최대 Qs는 약 0.7λ의 5LN 두께 및 약 0.9λ의 실리콘 다이옥사이드 두께에 대응한다. 도 31b는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 5LN 두께들 사이의 관계를 예시한다. 이 그래프에서 약 2460의 최대 Qp는 약 0.55λ의 5LN 두께 및 약 0.2λ의 실리콘 다이옥사이드 두께에 대응한다. 도 31a 및 도 31b의 점들은 실리콘 기판 및 실리콘 다이옥사이드 층이 없는 유사한 탄성파 디바이스가 각각 1798의 Qs 및 40.5의 Qp를 갖는 것을 나타낸다. 따라서, 실리콘 기판 및 실리콘 다이옥사이드 층은 5LN 압전층을 갖는 탄성파 디바이스(20)에서 Qp를 상당히 부스트시킬 수 있다.
도 32a 및 도 32b는 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 32a는 0.25λ의 두께를 갖는 5LN에 대응한다. 도 32b는 0.5λ의 두께를 갖는 5LN에 대응한다.
도 33a 내지 도 33c는 다양한 5LN 탄성파 디바이스들에 대한 주파수 응답들의 스퓨리어스 모드들을 예시한다. 도 33a 및 도 33b는 5LN/Si 탄성파 디바이스들에 관한 것이다. 도 33c는 5LN/SiO2/Si 탄성파 디바이스에 관한 것이다. 도 33a는 5LN 층이 0.3λ 미만의 두께를 가질 때의 통과 대역에서의 레일리파를 도시한다. 도 33b는 5LN 층이 0.9λ보다 큰 두께를 가질 때의 통과 대역에서의 플레이트 모드 응답을 도시한다. 도 33c는 0.5λ의 두께를 갖는 5LN 층 및 0.05λ의 두께를 갖는 실리콘 다이옥사이드 층에 대한 상대적으로 깨끗한 주파수 응답을 도시한다. 상대적으로 깨끗한 통과 대역은 약 0.3λ 내지 0.8λ의 범위의 두께를 갖는 5LN 층에 의해 달성될 수 있다.
도 34a는 Vo에 대한 등고선도이다. 도 34b는 k2에 대한 등고선도이다. 도 34b는 약 0.5λ의 5LN 두께 및 약 0.05λ의 실리콘 다이옥사이드 두께의 경우에 약 29.5%의 최대 k2을 나타낸다.
도 35a는 Qs에 대한 등고선도이다. 도 35a는 약 0.7λ의 5LN 두께 및 약 0.9λ의 실리콘 다이옥사이드 두께의 경우에 약 1815의 최대 Qs를 나타낸다. 도 35b는 Qp에 대한 등고선도이다. 도 35b는 약 0.55λ의 5LN 두께 및 약 0.2λ의 실리콘 다이옥사이드 두께의 경우에 약 2460의 최대 Qp를 나타낸다.
도 36a는 Qavg의 등고선도이다. 도 36a는 약 0.6λ의 5LN 두께 및 약 0.26λ의 실리콘 다이옥사이드 두께의 경우에 약 2130의 최대 Qavg를 나타낸다. 도 36b는 FOM에 대한 등고선도이다. 도 36b는 약 0.55λ의 5LN 두께 및 약 0.1λ의 실리콘 다이옥사이드 두께의 경우에 약 625의 최대 FOM을 나타낸다.
도 37a 및 도 37f는 탄성파 디바이스들에 대한 다양한 파라미터들을 다양한 포지션들에서 실리콘 다이옥사이드 층과 비교하는 그래프들이다. 이들 그래프들은 각각, (1) 실리콘 기판 위의 5LN 압전층 위의 알루미늄 IDT 전극, (2) 실리콘 기판 위의 실리콘 다이옥사이드 층 위의 5LN 압전층 위의 알루미늄 IDT 전극, (3) 실리콘 기판 위의 5LN 압전층 위의 알루미늄 IDT 전극 위의 실리콘 다이옥사이드 층, 및 (4) 실리콘 기판 위의 5LN 압전층 위의 실리콘 다이옥사이드 층 위의 알루미늄 IDT 전극을 갖는 탄성파 디바이스드들에 대응하는 곡선들을 포함한다. 이들 시뮬레이션들은 5LN 압전층의 두께를 스위핑하고, 0.1λ에 실리콘 다이옥사이드 층의 두께를 설정한다.
도 37a는 Vo의 그래프이다. 이 그래프는 저속 실리콘 다이옥사이드가 파 전파에 가장 덜 관여함을 나타낸다. 도 37b는 k2의 그래프이다. 도 37b는, IDT 전극과 5LN 층 사이에 실리콘 다이옥사이드 층이 배치될 때, k2이 특히 낮다는 것을 나타낸다. 도 37c는 Qp의 그래프이다. 도 37d는 Qp의 그래프이다. 도 37d는 Al/5LN/SiO2/Si 탄성파가 최상의 Qp를 갖는 것을 나타낸다. 이것은 실리콘 기판으로의 누설을 방지하기 위한 SiO2/Si 계면에서의 가장 큰 반사 때문일 수 있다. 도 37e는 Qavg의 그래프이다. 도 37f는 FOM의 그래프이다. 이들 그래프들은 SiO2/Al/5LN/Si가 약간 더 낮은 k2과 Q를 가지고 5LN/SiO2/Si의 대안으로서 사용될 수 있다는 것을 나타낸다.
도 38a는 0.5λ의 두께를 갖는 LN 압전층, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(20)에서 LN 층의 절단각의 함수로서의 k2의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 38a는 10°의 절단각 및 0의 실리콘 다이옥사이드 두께에서 약 30%의 최대 k2을 나타낸다.
도 38b는 0.5λ의 두께를 갖는 LN, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(20)에서 LN 층의 절단각의 함수로서의 vP-OPEN의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 38b는 35°의 절단각 및 0의 실리콘 다이옥사이드 두께에서 약 4420m/s의 최대 v0를 나타낸다.
도 38c는 0.5λ의 두께를 갖는 LN, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(20)에서 LN 층의 절단각의 함수로서의 Qs의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 38c는 55°의 절단각 및 0.3λ의 실리콘 다이옥사이드 두께에서 약 2135의 최대 Qs를 나타낸다.
도 38d는 0.5λ의 두께를 갖는 LN, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(20)에서 LN 층의 절단각의 함수로서의 Qp의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 38d는 25°의 절단각 및 0.25λ의 실리콘 다이옥사이드 두께에서 약 2560의 최대 Qp를 나타낸다.
도 39a 내지 도 39l은 0.5λ의 두께를 갖는 LN 압전층, 0.1λ의 두께를 갖는 실리콘 다이옥사이드 층인 온도 보상층, 및 실리콘 기판인 고속층을 갖는 탄성파 디바이스(20)에 대한 주파수에 대한 어드미턴스를 LN의 다양한 절단각들에 대해 예시한다.
도 40은 실시예에 따른 탄성파 디바이스(30)의 단면도이다. 예시된 바와 같이, 탄성파 디바이스(30)는 압전층(12), IDT 전극(14), 고속층(16) 및 온도 보상층(32)을 포함한다. 탄성파 디바이스(30)는, IDT 전극(14)이 압전층(12)과 온도 보상층(32) 사이에 있도록 온도 보상층(32)이 IDT 전극(14) 위에 포함되는 것을 제외하고는, 도 1의 탄성파 디바이스(10)와 유사하다. 예시된 바와 같이, 온도 보상층(32)은 압전층(12)에 대향하여 IDT 전극(14)을 덮는다. 온도 보상층(32)은 탄성파 디바이스(10)에 비해 탄성파 디바이스(30)의 TCF를 향상시킬 수 있다.
온도 보상층(32)은 탄성파 디바이스(30)의 TFC를 온도 보상층을 포함하지 않는 유사한 탄성파 디바이스의 TCF보다 0에 가깝게 할 수 있다. 온도 보상층(32)은 주파수의 양의 온도 계수를 가질 수 있다. 예를 들어, 온도 보상층(32)은 실리콘 다이옥사이드(SiO2) 층일 수 있다. 온도 보상층(32)은 대안적으로 텔루륨 다이옥사이드(TeO2) 층 또는 SiOF 층일 수 있다. 온도 보상층(32)은 SiO2, TeO2 및/또는 SiOF의 임의의 적절한 조합을 포함할 수 있다. 온도 보상층(32)은 IDT 전극(14)에 의해 발생되는 탄성파의 속도보다 낮은 벌크 속도를 가질 수 있다. 온도 보상층(32)은 유전체층일 수 있다. 온도 보상층(32)은 압전층(12)보다 낮은 음향 임피던스를 가질 수 있다. 온도 보상층(32)은 고속층(16)보다 낮은 음향 임피던스를 가질 수 있다. 예시된 온도 보상층(32)은 두께 H3를 갖는다.
도 41a 및 도 41b는 리튬 니오베이트 압전층, 고속층, 및 IDT 전극 위의 온도 보상층을 갖는 탄성파 디바이스(30)의 시뮬레이션들의 그래프들이다. 도 41a는 유전체층의 다양한 두께들에 대한 LN 두께의 함수로서의 k2의 그래프이다. 도 41b는 온도 보상층의 다양한 두께들에 대한 LN 두께의 함수로서의 속도의 온도 계수(TCV)의 그래프이다.
도 42a 내지 도 42d는 2.0um의 파장을 갖는 탄성파를 발생시키도록 구성되는 탄성파 디바이스(30)의 시뮬레이션들의 그래프들로서, 여기서 탄성파 디바이스(30)는 실리콘 기판인 고속층, 160nm(0.08λ)의 높이를 갖는 IDT 전극, IDT 전극 위의 0.4um(0.2λ)의 두께를 갖는 SiO2 온도 보상층, 및 0.5um(0.25λ)의 두께를 갖는 리튬 니오베이트 압전층을 포함한다. 도 42a 내지 도 42d는 리튬 니오베이트 압전층의 상이한 절단각들에 대응한다. 특히, 도 42a는 0°의 절단각에 대응하고, 도 42b는 10°의 절단각에 대응하고, 도 42c는 20°의 절단각에 대응하고, 도 42d는 30°의 절단각에 대응한다. 도 42c에 도시된 바와 같이, 레일리 스퍼는 20°의 절단각의 경우에 억제될 수 있다. 약 15° 내지 25°의 범위의 절단각은 실리콘 기판 상에 LN 압전층을 갖는 탄성파 디바이스(30)에서 바람직할 수 있다.
도 43a 내지 도 45b는 5°의 절단각을 갖는 리튬 니오베이트 압전층(5LN), 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 갖는 탄성파 디바이스(30)의 시뮬레이션들의 그래프들이다.
도 43a 및 도 43b는 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 43a는 0.25λ의 두께를 갖는 5LN 압전층에 대응한다. 도 43a에서는 약 0.3λ의 실리콘 다이옥사이드 두께에서 0의 평균 TCF가 나타난다. 도 43b는 0.5λ의 두께를 갖는 5LN 압전층에 대응한다. 도 43b에서는 약 0.3λ의 실리콘 다이옥사이드 두께에서 0의 평균 TCF가 나타난다. 이러한 시뮬레이션들은 이러한 디바이스들에서 약 0.3λ의 실리콘 다이옥사이드가 바람직한 TCF를 달성할 수 있음을 제시한다.
도 44a는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 k2의 그래프이다. 이 그래프는 5LN 층 상의 IDT 전극 위에 실리콘 다이옥사이드 층을 갖는 것이 k2을 감소시킬 수 있음을 제시한다. 도 44b는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 5LN 두께의 함수로서의 vP-OPEN의 그래프이다.
도 45a는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 5LN 두께 사이의 관계를 예시한다. 도 45b는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 5LN 두께들 사이의 관계를 예시한다. 도 45a 및 도 45b의 점들은 실리콘 기판 및 실리콘 다이옥사이드 층이 없는 유사한 탄성파 디바이스가 각각 1798의 Qs 및 40.5의 Qp를 갖는 것을 나타낸다. 따라서, 도 40의 탄성파 디바이스(30)의 실리콘 기판 및 실리콘 다이옥사이드는 5LN 압전층을 갖는 탄성파 디바이스(20)에서 Qp를 상당히 부스트시킬 수 있다. 도 45b를 도 31b와 비교하면, 5LN 층 상의 IDT 전극 위에 실리콘 다이옥사이드 층을 갖는 것이 5LN 층과 실리콘 기판 사이에 실리콘 다이옥사이드 층을 포함하는 만큼 Qp를 증가시키지 않을 수 있음을 나타낸다.
도 46a 내지 도 48b는 42°의 절단각을 갖는 리튬 탄탈레이트 압전층(42LN), 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 갖는 탄성파 디바이스(30)의 시뮬레이션들의 그래프들이다.
도 46a 및 도 46b는 (1) TCF와 실리콘 다이옥사이드 층의 두께, 및 (2) k2과 실리콘 다이옥사이드 층의 두께 사이의 관계들을 예시한다. 도 46a는 0.25λ의 두께를 갖는 42LT 압전층에 대응한다. 도 46a에서는 약 0.2λ의 실리콘 다이옥사이드 두께에서 0의 평균 TCF가 나타난다. 도 46b는 0.5λ의 두께를 갖는 42LT 압전층에 대응한다. 도 46b에서는 약 0.25λ의 실리콘 다이옥사이드 두께에서 0의 평균 TCF가 나타난다. 이러한 시뮬레이션들은 이러한 디바이스들에서 약 0.25λ 미만의 실리콘 다이옥사이드가 바람직한 TCF를 달성할 수 있음을 제시한다.
도 47a는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 k2의 그래프이다. 이 그래프는 42LT 층 상의 IDT 전극 위에 실리콘 다이옥사이드 층을 갖는 것이 k2을 감소시킬 수 있음을 제시한다. 도 47b는 실리콘 다이옥사이드 층의 다양한 두께들에 대한 42LT 두께의 함수로서의 vP-OPEN의 그래프이다.
도 48a는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qs와 42LT 두께 사이의 관계를 예시한다. 도 48b는 다양한 실리콘 다이옥사이드 층 두께들에 대한 Qp와 42LT 두께들 사이의 관계를 예시한다. 도 48b는 IDT 전극 및 실리콘 기판 위에 실리콘 다이옥사이드 층을 갖는 것이 실리콘 기판 및 실리콘 다이옥사이드 층이 없는 유사한 탄성파 디바이스에 비해 Qp를 증가시킬 수 있음을 나타낸다. 이 그래프는 또한 특정 경우들에서는 42LT 층의 두께를 약 0.8λ 미만으로 하는 것이 바람직할 수 있음을 예시한다.
도 49a는 0.5λ의 두께를 갖는 LN 압전층, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(30)에서 LN 층의 절단각의 함수로서의 k2의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 49a는 10°의 절단각 및 0의 실리콘 다이옥사이드 두께에서 약 30%의 최대 k2을 나타낸다.
도 49b는 0.5λ의 두께를 갖는 LN, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(30)에서 LN 층의 절단각의 함수로서의 vP-OPEN의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 49b는 40°의 절단각 및 0.2λ의 실리콘 다이옥사이드 두께에서 약 4580m/s의 최대 v0를 나타낸다.
도 49c는 0.5λ의 두께를 갖는 LN, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(30)에서 LN 층의 절단각의 함수로서의 Qs의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 49c는 60°의 절단각 및 0의 실리콘 다이옥사이드 두께에서 약 2100의 최대 Qs를 나타낸다.
도 49d는 0.5λ의 두께를 갖는 LN, 실리콘 기판인 고속층, 및 실리콘 다이옥사이드 층인 온도 보상층을 포함하는 탄성파 디바이스(30)에서 LN 층의 절단각의 함수로서의 Qp의 그래프이다. 이 그래프의 상이한 곡선들은 상이한 실리콘 다이옥사이드 층 두께들에 대응한다. 도 49d는 25°의 절단각 및 0의 실리콘 다이옥사이드 두께에서 약 2560의 최대 Qp를 나타낸다.
도 50a 내지 도 50l은 0.5λ의 두께를 갖는 LN 압전층, 0.1λ의 두께를 갖는 실리콘 다이옥사이드 층인 온도 보상층, 및 실리콘 기판인 고속층을 갖는 탄성파 디바이스(30)에 대한 주파수에 대한 어드미턴스를 LN의 다양한 절단각들에 대해 예시한다. 도 50f는 20°의 절단각에 대해 상당한 스퍼들 없이 상대적으로 깨끗한 주파수 응답을 도시한다. 이러한 그래프들은 이러한 디바이스들에서 약 15° 내지 25° 범위의 절단각이 상대적으로 깨끗한 주파수 응답을 달성할 수 있음을 나타낸다.
도 51은 도 40의 탄성파 디바이스(30)의 평면도이다. 도 51은 IDT 전극(14)이 제1 격자 반사기(34)와 제2 격자 반사기(36) 사이에 위치결정될 수 있는 것을 예시한다. IDT 전극(14), 제1 격자 반사기(34) 및 제2 격자 반사기(36)는 표면 탄성파 공진기로서 기능할 수 있다. 탄성파 디바이스들(10, 20 또는 40) 중 임의의 것이 유사하게 구현될 수 있다. 도 51은 본 명세서에서 논의된 온도 보상층들 중 임의의 것이 IDT 전극의 일부분의 상부 및/또는 하부에 포함될 수 있음을 예시한다.
도 52는 실시예에 따른 탄성파 디바이스(40)의 단면도이다. 예시된 바와 같이, 탄성파 디바이스(40)는 압전층(12), IDT 전극(14), 고속층(16), 제1 온도 보상층(22) 및 제2 온도 보상층(32)을 포함한다. 탄성파 디바이스(40)는, IDT 전극(14)이 압전층(12)과 온도 보상층(32) 사이에 있도록 탄성파 디바이스(40)가 제2 온도 보상층(32)을 IDT 전극(14) 위에 포함하는 것을 제외하고는, 도 21의 탄성파 디바이스(20)와 유사하다. 탄성파 디바이스(40)는 또한, 탄성파 디바이스(40)가 고속층(16)과 압전층(12) 사이에 배치된 제1 온도 보상층(22)을 포함하는 것을 제외하고는, 도 40의 탄성파 디바이스(30)와 유사하다. 탄성파 디바이스(40)는 도 40의 탄성파 디바이스(30)에 비해 압전층 두께에 대한 주파수 의존성에 대해 향상된 무감각성을 가질 수 있다.
LT/Si 및 LT/SiO2/Si 탄성파 디바이스들의 추가 시뮬레이션들은 이러한 디바이스들이 0° 내지 30°의 범위의 LT 절단각에 대해 바람직한 k2 값을 갖는다는 것을 나타낸다. 이러한 시뮬레이션들은 10° 내지 30°의 절단각을 가진 LT 층이 바람직할 수 있음을 나타낸다. 약 20°의 절단각에서 최대 k2 값이 관찰되었다. LT/Si 및 LT/SiO2/Si 탄성파 디바이스들의 다른 시뮬레이션들은 이러한 디바이스들이 30° 내지 40° 범위의 절단각을 갖는 LT 층을 갖는 이러한 디바이스들에 대해 바람직한 높은 속도(vO) 값들을 갖는다는 것을 나타낸다.
본 명세서에서 논의된 탄성파 디바이스들 중 임의의 것은 필터, 듀플렉서 또는 다른 멀티플렉서, 또는 주파수 멀티플렉싱 회로(예를 들어, 다이플렉서 또는 트리플렉서)에서 구현될 수 있다.
도 53a 내지 도 53d는 본 명세서에서 논의된 탄성파 디바이스들의 원리들 및 이점들로부터 이익을 얻을 수 있는 필터들의 예들이다. 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성파 디바이스를 포함함으로써, 이러한 필터들은 종래의 탄성파 디바이스들을 포함하는 필터들에 비해 더 높은 품질 인자와 같은 향상된 성능을 실현할 수 있다. 이들 필터들의 특징들의 임의의 적절한 조합은 서로와 함께 및/또는 본 명세서에서 논의된 임의의 다른 실시예들과 결합되어 구현될 수 있다.
도 53a는 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성파 디바이스를 포함하는 필터(60)의 개략도이다. 탄성파 디바이스를 포함하는 필터는 탄성 디바이스 필터로 지칭될 수 있다. 예시된 바와 같이, 필터(60)는 직렬 탄성파 디바이스들(61, 63 및 65), 및 션트 표면 탄성파 디바이스들(62 및 64)을 포함하는 래더 필터이다. 예시된 탄성파 디바이스들 각각은 공진기일 수 있다. 탄성파 디바이스들(61 내지 65)은 입력 포트(In)와 출력 포트(Out) 사이에 배치된다. 일부 경우들에서, 필터(60)는 입력 포트(In)가 송신 포트이고 출력 포트(Out)가 안테나 포트인 송신 필터일 수 있다. 일부 다른 경우들에 따르면, 필터(60)는 입력 포트(In)가 안테나 포트이고 출력 포트(Out)가 수신 포트인 수신 필터일 수 있다.
일련의 탄성파 디바이스들(61, 63 및 65) 중 하나 이상, 및/또는 션트 표면 탄성파 디바이스들(62 및 64) 중 하나 이상은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 탄성파 디바이스들(61 내지 65) 중 하나 이상은 표면 탄성파 디바이스들일 수 있다. 하나 이상의 표면 탄성파 디바이스들을 포함하는 필터는 표면 탄성파 필터로 지칭될 수 있다. 필터(60)는 예시적인 목적들을 위해 5개의 탄성파 디바이스 공진기를 도시하고 있지만, 필터가 특정 응용을 위해 임의의 적절한 수의 탄성 디바이스 공진기들을 포함할 수 있다. 예를 들어, 일부 응용들에서, 탄성파 디바이스 필터는 3개, 4개, 6개, 7개, 9개 또는 그 이상의 탄성파 디바이스를 포함할 수 있다.
도 53b는 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성파 디바이스를 포함하는 필터(60')의 개략도이다. 필터(60')의 공진기들 중 임의의 것은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 필터(60')는, 필터(60')가 상이한 수의 공진기를 포함하고 또한 루프 회로를 포함한다는 점을 제외하고는, 도 53a의 필터(60)와 유사하다. 예시된 바와 같이, 필터(60')는 추가적인 션트 표면 탄성파 디바이스(66), 및 추가적인 직렬 표면 탄성파 디바이스(67)를 포함한다. 필터(60')는 또한 루프 회로(68)를 포함한다. 루프 회로(68)는 도 53b의 래더 회로의 표면 탄성파 공진기들과 병렬로 접속된다. 루프 회로(68)는 표면 탄성파 공진기들의 래더 회로의 정지 대역 내의 특정 주파수 대역의 주파수를 갖는 신호가 루프 회로(68)를 통과할 수 있게 하는 통과 특성을 가질 수 있다. 루프 회로(68)는 입력 포트(In)에서의 입력 신호에 응답하여 루프 신호를 출력할 수 있다. 래더 회로 및 루프 회로를 통해 전파되는 신호들은 정지 대역 내의 특정 주파수 대역에서 서로 반대되는 위상 성분들을 포함할 수 있다.
도 53c는 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성파 디바이스를 포함하는 필터(60")의 개략도이다. 필터(60")의 공진기들 중 임의의 것은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 필터(60")는, 필터(60")가 특정 예의 루프 회로(68')를 포함한다는 점을 제외하고는, 도 53b의 필터(60')와 유사하다. 도 53c에 도시된 바와 같이, 루프 회로(68')는 제1 캐패시터(C1), IDT 전극들(69) 및 제2 캐패시터(C2)를 포함한다. 예시된 캐패시터들 및 IDT 전극들은 압전 기판 상에 배치될 수 있다. 압전 기판은 래더 회로의 공진기들이 배치되는 것과 동일한 압전 기판일 수 있다. 따라서, 이러한 압전 기판은 도 1, 도 21, 도 40 또는 도 52에 도시된 층 구조들에 대응할 수 있다.
IDT 전극들(69)은 트랜스버설 필터(transversal filter)로서 배치될 수 있다. 이 트랜스버설 필터의 설계에 의해 감쇠 대역의 통과 특성이 조정될 수 있고, 루프 회로(68')에 래더 회로의 것과 반대되는 위상 특성을 제공하도록 IDT 전극들 사이의 거리를 조정함으로써 위상 특성이 조정될 수 있다. IDT 전극들(69) 각각은, 각각이 서로 맞물리는 전극 핑거들을 포함하는 한 쌍의 빗형 전극들을 포함할 수 있다. 제1 및 제2 캐패시터(C1 및 C2)의 캐패시턴스들은 각각 IDT 전극들(69)의 캐패시턴스들보다 작을 수 있다. 제1 캐패시터(C1)의 캐패시턴스는 제2 캐패시터(C2)의 캐패시턴스보다 작을 수 있다. 감쇠 대역에서의 루프 회로(68')의 통과 특성의 감쇠량은 제1 및 제2 캐패시터(C1 및 C2)의 캐패시턴스들을 각각 조정함으로써 조정될 수 있다. 제1 및 제2 캐패시터(C1 및 C2)는 루프 회로(68')의 통과 특성의 감쇠량이 래더 회로의 통과 특성의 감쇠량과 유사하게 되도록 배치될 수 있다.
루프 회로(68')의 위상 특성이 래더 회로의 것과 반대인 경우, 래더 회로의 감쇠 대역에서의 진폭 특성은 실질적으로 상쇄될 수 있다. 이는 결과적으로 래더 회로의 감쇠 대역에서의 감쇠량을 증가시킬 수 있다. 또한, 제1 및 제2 캐패시터(C1 및 C2)의 정전 캐패시턴스들을 선택함으로써, 래더 회로로부터 루프 회로(68')로 흐르는 전류가 억제될 수 있어, IDT 전극(69)을 손상으로부터 보호하는 기능을 갖는다.
도 53d는 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성파 디바이스를 포함하는 필터(60''')의 개략도이다. 필터(60''')의 공진기들 중 임의의 것은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 필터(60''')는, 필터(60''')가 상이한 루프 회로를 포함한다는 점을 제외하고는, 도 53c의 필터(60")와 유사하다. 도 53d에 도시된 바와 같이, 루프 회로(68")는 루프 회로(68')에 비해 추가적인 캐패시터들 및 IDT 전극들을 포함한다. 특히, 제3 캐패시터(C3) 및 제4 캐패시터(C4)가 루프 회로(68")에 포함된다. 루프 회로(68")는 또한 도 53c의 IDT 전극들(69)보다 더 많은 IDT 전극들을 포함하는 IDT 전극들(69')을 포함한다.
도 54a 내지 도 54c는 본 명세서에서 논의된 탄성파 디바이스들의 원리들 및 이점들로부터 이익을 얻을 수 있는 듀플렉서들의 예들이다. 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성파 디바이스를 포함함으로써, 이러한 듀플렉서들은 다른 종래의 탄성파 디바이스들을 포함하는 듀플렉서들에 비해 더 높은 품질 인자와 같은 향상된 성능을 실현할 수 있다. 이들 듀플렉서들의 특징들의 임의의 적절한 조합은 서로 함께 및/또는 본 명세서에서 논의된 임의의 다른 실시예들과 결합되어 구현될 수 있다.
도 54a는 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성 디바이스를 포함하는 듀플렉서(70)의 개략도이다. 듀플렉서(70)는 송신 필터 및 수신 필터를 포함한다. 송신 필터 및 수신 필터는 모두 공통 포트(COM)에 커플링된다. 공통 포트(COM)는 안테나 포트일 수 있다. 임의의 적절한 수의 탄성파 디바이스들이 듀플렉서(70)의 송신 필터 및/또는 수신 필터에 포함될 수 있다.
송신 필터는 송신 포트(TX)와 공통 포트(COM) 사이에 커플링된다. 송신 필터는 공통 포트(COM)로 전파되는, 송신 포트(TX)에서 수신된 신호를 필터링하도록 구성된다. 송신 필터는 도 53a의 필터(60)의 임의의 적절한 특징들을 포함할 수 있다. 예시된 바와 같이, 송신 필터는 직렬 탄성파 디바이스들(61, 63 및 65) 및 션트 표면 탄성파 디바이스들(62 및 64)을 포함한다. 직렬 탄성파 디바이스들(61, 63 및 65) 중 하나 이상, 및/또는 션트 표면 탄성파 디바이스들(62 및 64) 중 하나 이상은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다.
수신 필터는 공통 포트(COM)와 수신 포트(RX) 사이에 커플링된다. 수신 필터는 수신 포트(RX)로 전파되는, 공통 포트(COM)에서 수신된 신호를 필터링하도록 구성된다. 수신 필터는 도 53a의 필터(60)의 임의의 적절한 특징들을 포함할 수 있다. 예시된 바와 같이, 수신 필터는 직렬 탄성파 디바이스들(71, 73 및 75) 및 션트 표면 탄성파 디바이스들(72 및 74)을 포함한다. 직렬 탄성파 디바이스들(71, 73 및 75) 중 하나 이상, 및/또는 션트 표면 탄성파 디바이스들(72 및 74) 중 하나 이상은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다.
도 54a는 듀플렉서(70)를 도시하지만, 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따른 하나 이상의 탄성파 디바이스가 임의의 적절한 멀티플렉서에서 구현될 수 있다. 멀티플렉서는 임의의 적절한 수의 음향파 필터들을 포함할 수 있다. 예를 들어, 멀티플렉서는 4개의 필터를 갖는 쿼드플렉서, 5개의 필터를 갖는 펜타플렉서, 6개의 필터를 갖는 헥사플렉서, 8개의 필터를 갖는 옥타플렉서 등일 수 있다. 일부 경우들에서, 멀티플렉서는 공통 노드에 접속된 2개 내지 16개이 탄성파 필터를 포함할 수 있다.
도 54b는 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성 디바이스를 포함하는 듀플렉서(70')의 개략도이다. 듀플렉서(70')는 안테나(101)에 접속되는 것으로 도시되어 있다. 듀플렉서(70')의 공진기들 중 임의의 것은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 듀플렉서(70')는, 듀플렉서(70')가 송신 필터에 상이한 수의 공진기들을 포함하고 상이한 수신 필터 구조들을 포함한다는 점을 제외하고는, 도 54a의 듀플렉서(70)와 유사하다. 예시된 바와 같이, 듀플렉서(70')의 송신 필터는 직렬 SAW 공진기들(61, 63, 65, 67 및 79) 및 션트 SAW 공진기들(62, 64, 66 및 78)을 포함한다. 듀플렉서(70')의 수신 필터는 이중 모드 SAW(double mode SAW)(DMS) 공진기들(111 및 112)을 포함한다. DMS 공진기들(111 및 112)은 수신 필터의 직렬 SAW 공진기(110)를 통해 안테나(101)에 커플링된다. DMS 공진기들(111 및/또는 112)은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따른 탄성파 디바이스를 포함할 수 있다.
도 54c는 본 명세서에서 논의된 원리들 및 이점들에 따른 탄성 디바이스를 포함하는 듀플렉서(70")의 개략도이다. 듀플렉서(70")는 안테나(101)에 접속되는 것으로 도시되어 있다. 듀플렉서(70")의 공진기들 중 임의의 것은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 듀플렉서(70")는, 듀플렉서(70")가 인덕터들(L1 및 L2), 캐패시터들(cap01, cap02, cap03, cap04 및 cap05) 및 IDT 전극들(113)을 추가로 포함한다는 것을 제외하고는, 도 54b의 듀플렉서(70')와 유사하다. 예시된 캐패시터들 및 IDT 전극들은 위에서 논의된 루프 회로들과 유사한 기능을 구현할 수 있다. 인덕터들(L1 및 L2)은 송신 필터의 션트 SAW 공진기들을 위한 접지에 대한 유도 경로를 제공한다.
패키징된 모듈은 본 명세서에서 논의된 탄성파 디바이스들 중 임의의 것을 포함할 수 있다. 이러한 패키징된 모듈들 중 일부는 라디오 주파수 스위치 및/또는 전력 증폭기를 포함할 수도 있다. 본 명세서에서 논의된 탄성파 디바이스들은 다양한 패키징된 모듈들로 구현될 수 있다. 본 명세서에서 설명된 탄성파 디바이스들의 임의의 적절한 원리들 및 이점들이 구현될 수 있는 일부 예시적인 패키징된 모듈들이 이제 논의될 것이다. 도 55, 도 56 및 도 57은 특정 실시예들에 따른 예시적인 패키징된 모듈들의 개략적인 블록도들이다. 이들 패키징된 모듈들 중 임의의 것을 참조하여 논의된 임의의 적절한 특징들은 서로 결합되어 구현될 수 있다.
도 55는 하나 이상의 실시예에 따라 필터(82), 전력 증폭기(83) 및 스위치(84)를 포함하는 모듈(80)의 개략적인 블록도이다. 모듈(80)은 예시된 엘리먼트들을 인클로징하는 패키지를 포함할 수 있다. 필터(82), 전력 증폭기(83) 및 스위치(84)는 공통의 패키징 기판 상에 배치될 수 있다. 패키징 기판은, 예를 들어, 라미네이트 기판일 수 있다. 필터(82)는 본 명세서에서 논의된 탄성파 디바이스들의 임의의 적절한 원리들 및 이점들에 따라 구현되는 임의의 적절한 수의 탄성파 디바이스들을 포함할 수 있다. 필터(82)는 듀플렉서 또는 다른 멀티플렉서에 포함될 수 있다. 스위치(84)는 라디오 주파수 스위치일 수 있다. 스위치(84)는 전력 증폭기(83)의 출력을 필터(82)에 선택적으로 전기적으로 커플링시킬 수 있다. 일부 경우들에서, 스위치(84)는 전력 증폭기의 출력을 모듈(80)의 복수의 필터들 중 선택된 필터에 제공할 수 있는 멀티-쓰로우 스위치일 수 있다.
도 56은 하나 이상의 실시예에 따라 필터(82), 전력 증폭기(83), 스위치(84) 및 제2 스위치(86)를 포함하는 모듈(85)의 개략적인 블록도이다. 모듈(85)은, 모듈(85)이 추가적인 스위치(86)를 포함한다는 점을 제외하고는, 도 55의 모듈(80)과 유사하다. 추가적인 스위치(86)는 선택적으로 필터(82)를 다른 RF 회로에 전기적으로 접속시킬 수 있다. 추가적인 스위치(86)는 선택적으로 필터(82)를 안테나 포트에 전기적으로 접속시킬 수 있는 안테나 스위치일 수 있다.
도 57은 하나 이상의 실시예에 따라 듀플렉서(82), 전력 증폭기(83), 및 제1 스위치(84), 제2 스위치(93) 및 저잡음 증폭기(94)를 포함하는 모듈(90)의 개략적인 블록도이다. 모듈(90)은, 모듈(90)이 필터 대신 듀플렉서가 예시되고 모듈(80)은 수신 회로를 포함한다는 점을 제외하고는, 도 55의 모듈(80)과 유사하다. 예시된 수신 회로는 스위치(93) 및 저잡음 증폭기(94)를 포함한다. 저잡음 증폭기(94)는 수신 필터에 의해 제공되는 라디오 주파수 신호를 증폭시킬 수 있다. 스위치(93)는 선택적으로 저잡음 증폭기(94)를 듀플렉서(92)의 수신 필터에 전기적으로 접속시킬 수 있다.
모바일폰과 같은 무선 통신 디바이스는 본 명세서에서 논의된 원리들 및 이점들 중 임의의 것에 따른 하나 이상의 탄성파 디바이스를 포함할 수 있다. 도 58은 하나 이상의 실시예에 따른 임의의 적절한 수의 탄성파 디바이스를 포함하는 무선 통신 디바이스(100)의 개략적인 블록도이다. 무선 통신 디바이스(100)는 임의의 적절한 무선 통신 디바이스일 수 있다. 예를 들어, 무선 통신 디바이스(100)는 스마트폰과 같은 모바일폰일 수 있다. 예시된 바와 같이, 무선 통신 디바이스(100)는 안테나(101), 필터들(103)을 포함하는 RF 프론트엔드(102), RF 송수신기(104), 프로세서(105) 및 메모리(106)를 포함한다. 안테나(101)는 RF 프론트엔드(102)에 의해 제공되는 RF 신호들을 송신할 수 있다. 안테나(101)는 수신된 RF 신호들을 프로세싱을 위해 RF 프론트엔드(102)에 제공할 수 있다.
RF 프론트엔드(102)는 하나 이상의 전력 증폭기, 하나 이상의 저잡음 증폭기, 하나 이상의 RF 스위치, 하나 이상의 수신 필터, 하나 이상의 송신 필터, 하나 이상의 듀플렉서 또는 그 임의의 적절한 조합을 포함할 수 있다. RF 프론트엔드(102)는 임의의 적절한 통신 표준들과 연관된 RF 신호들을 송신 및 수신할 수 있다. 본 명세서에서 논의된 탄성파 디바이스들 중 임의의 것은 RF 프론트엔드(102)의 하나 이상의 필터(103)에서 구현될 수 있다.
RF 송수신기(104)는 RF 신호를 증폭 및/또는 다른 프로세싱을 위해 RF 프론트엔드(102)에 제공할 수 있다. RF 송수신기(104)는 또한 RF 프론트엔드(102)의 저잡음 증폭기에 의해 제공되는 RF 신호를 프로세싱할 수 있다. RF 송수신기(104)는 프로세서(105)와 통신한다. 프로세서(105)는 기저 대역 프로세서일 수 있다. 프로세서(105)는 무선 통신 디바이스(100)에 대한 임의의 적절한 기저 대역 프로세싱 기능들을 제공할 수 있다. 메모리(106)는 프로세서(105)에 의해 액세스될 수 있다. 메모리(106)는 무선 통신 디바이스(100)에 대한 임의의 적절한 데이터를 저장할 수 있다.
본 명세서에서 논의된 원리들 및 이점들 중 임의의 것은 본 명세서에서 설명된 실시예들뿐만 아니라 다른 시스템들, 모듈들, 칩들, 탄성파 디바이스들, 필터들, 듀플렉서들, 멀티플렉서들, 무선 통신 디바이스들 및 방법들에도 적용될 수 있다. 위에서 설명된 다양한 실시예들의 엘리먼트들 및 동작들은 추가적인 실시예들을 제공하도록 결합될 수 있다. 위에서 설명된 실시예들 중 일부는 SAW 공진기와 같은 탄성파 디바이스들과 관련된 예를 제공하였다. 그러나, 실시예들의 원리들 및 이점들은 본 명세서의 교시들 중 임의의 것으로부터 이익을 얻을 수 있는 임의의 다른 시스템들, 장치들 또는 방법들과 관련하여 사용될 수 있다. 본 명세서에서 논의된 원리들 및 이점들 중 임의의 것은 약 450㎒ 내지 6㎓의 범위와 같이 약 30㎑ 내지 300㎓의 범위의 신호들을 프로세싱하도록 구성되는 라디오 주파수 회로들과 연관되어 구현될 수 있다. 예를 들어, 본 명세서에서 논의된 필터들 중 임의의 것은 약 450㎒ 내지 6㎓의 범위와 같이 약 30㎑ 내지 300㎓ 범위의 신호들을 필터링할 수 있다.
본 명세서에서 논의된 탄성파 디바이스들의 성능은 캐리어 집성 및/또는 다중-입력 및 다중-출력(multi-input and multi-output)(MIMO) 통신들을 지원하는 RF 시스템들에서 바람직할 수 있다. 다운링크 용량에 대한 사용자 요구는 멀티미디어 컨텐츠 스트리밍에 대해 만족스럽지 않을 수 있다. 용량을 증가시키기 위해, 다수의 안테나들을 사용하여 상이한 데이터-스트림들이 전송될 수 있고/있거나, 상이한 주파수 대역들 및/또는 상이한 주파수 서브 대역들로부터 이용 가능한 채널 대역폭을 조합함으로써 다운링크 캐리어 집성이 구현될 수 있다. 본 명세서에서 논의된 탄성파 디바이스들을 사용하면, 이러한 RF 시스템들은 강화된 성능을 가질 수 있다.
도 59는 하나 이상의 실시예에 따른 탄성파 디바이스를 갖는 필터를 포함하는 RF 시스템(120)의 개략도이다. RF 시스템(120)은 캐리어 집성 및 MIMO 기능을 지원한다. 예시된 바와 같이, RF 시스템(120)은 제1 안테나(139), 제2 안테나(141) 및 RF 프론트엔드를 포함한다. 예시된 RF 프론트엔드는 고대역 송신 및 수신 모듈(122), 중대역 송신 및 수신 모듈(132), 고대역 및 중대역 수신 모듈(140) 및 트리플렉서(138)를 포함한다. 도 59에 예시되지는 않았지만, RF 프론트엔드는 또한 저대역 송신 및 수신 모듈을 포함한다. 예시된 RF 시스템(120)은 저대역(LB), 중대역(MB) 및 고대역(HB) 신호들을 포함하는 다양한 주파수 대역들의 신호들을 송신 및 수신할 수 있다. 예를 들어, RF 시스템(4120)은 1GHz 이하의 주파수를 갖는 하나 이상의 LB 신호, 1GHz 내지 2.3GHz 사이의 주파수를 갖는 하나 이상의 MB 신호, 및 2.3 GHz보다 큰 주파수를 갖는 하나 이상의 HB 신호를 프로세싱할 수 있다. LB 주파수들의 예들은 대역 8, 대역 20 및 대역 26을 포함하지만, 이에 제한되지 않는다. MB 주파수들의 예들은 대역 1, 대역 3 및 대역 4를 포함하지만, 이에 제한되지 않는다. HB 주파수들의 예들은 대역 7, 대역 38 및 대역 41을 포함하지만, 이에 제한되지 않는다.
예시된 RF 시스템(120)에서, 고대역 송신 및 수신 모듈(122)은 트리플서(138)에 의해 제1 안테나(139)에 전기적으로 커플링된다. 제1 안테나(139)는 LB, MB 및 HB 신호들을 핸들링하도록 구현된다. 제1 안테나(139)는 캐리어 집성 신호들을 송신 및 수신할 수 있다. 예시된 고대역 송신 및 수신 모듈(122)은 전력 증폭기(123), 듀플렉서들(124A 및 124B), 저잡음 증폭기들(125A 및 125B) 및 안테나 스위치(126)를 포함한다. 이들 듀플렉서들의 필터들은 상이한 주파수 대역 내의 HB 신호들을 필터링하도록 구성될 수 있다. 이들 필터들은 예시된 바와 같이 대역 통과 필터들일 수 있다. 듀플렉서들(124A 및/또는 124B)의 임의의 공진기들은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 고대역 송신 및 수신 모듈(122)은 제1 안테나(139)에 의한 송신을 위해 HB 신호들을 발생시킬 수 있고, 제1 안테나(139)에 의해 수신된 HB 신호들을 프로세싱할 수 있다. 송신 및/또는 수신을 위한 임의의 적절한 수의 신호 경로들이 고대역 송신 및 수신 모듈(122)에서 구현될 수 있다.
예시된 바와 같이, 중대역 송신 및 수신 모듈(132)은 트리플렉서(138)에 의해 제1 안테나(139)에 전기적으로 커플링된다. 예시된 중대역 송신 및 수신 모듈(132)은 전력 증폭기(133), 듀플렉서들(134A 및 134B), 저잡음 증폭기들(135A 및 135B) 및 안테나 스위치(136)를 포함한다. 이들 듀플렉서들의 필터들은 상이한 주파수 대역 내의 MB 신호들을 필터링하도록 구성될 수 있다. 이들 필터들은 예시된 바와 같이 대역 통과 필터들일 수 있다. 듀플렉서들(134A 및/또는 134B)의 임의의 공진기들은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다. 중대역 송신 및 수신 모듈(132)은 제1 안테나(139)에 의한 송신을 위해 BB 신호들을 발생시킬 수 있고, 제1 안테나(139)에 의해 수신된 MB 신호들을 프로세싱할 수 있다. 송신 및/또는 수신을 위한 임의의 적절한 수의 신호 경로들이 중대역 송신 및 수신 모듈(132)에서 구현될 수 있다.
제2 안테나(141)는 HB 및 MB 신호들을 수신할 수 있다. 제2 안테나(141)는 다이버시티 안테나들일 수 있고, 제1 안테나(139)는 1차 안테나일 수 있다. 수신된 신호들은 중대역 및 고대역 MIMO 수신 모듈(140)에 의해 프로세싱될 수 있다. 예시된 중대역 및 고대역 MIMO 수신 모듈(140)은 안테나 스위치(142), 수신 필터들(143A, 143B, 143C 및 143D), 및 저잡음 증폭기들(144A, 144B, 144C 및 144D)을 포함한다. 이들 수신 필터들은 상이한 주파수 대역들 내의 HB 신호들 또는 MB 신호들을 필터링하도록 구성될 수 있다. 이들 수신 필터들은 예시된 바와 같이 대역 통과 필터들일 수 있다. 수신 필터들(143A 내지 143D)의 임의의 공진기들은 본 명세서에서 논의된 임의의 적절한 원리들 및 이점들에 따라 구현될 수 있다.
예시된 RF 시스템(120)은 HB 및 MB 모두에 대한 다운링크 MIMO를 지원할 수 있다. 도 120의 RF 시스템(120)은 HB 및 MB 신호들을 수신하기 위한 2개의 안테나를 포함하지만, RF 시스템(120)은 고차원의 MIMO를 제공하기 위해 추가적인 안테나들을 포함하도록 적응될 수 있다. 일례에서, MB 및 HB 신호들에 대해 4x4 RX MIMO를 지원하기 위해 추가적인 안테나들 및 모듈들이 구현될 수 있다.
본 개시내용의 양태들은 다양한 전자 디바이스들에서 구현될 수 있다. 전자 디바이스들의 예들은 소비자 전자 제품들, 반도체 다이 및/또는 패키징된 라디오 주파수 모듈들과 같은 소비자 전자 제품들의 부품, 전자 테스트 장비, 업링크 무선 통신 디바이스들, 개인 영역 네트워크 통신 디바이스들 등을 포함할 수 있지만, 이에 제한되지 않는다. 소비자 전자 제품들의 예들은 스마트폰과 같은 모바일폰, 스마트 시계 또는 귀걸이와 같은 웨어러블 컴퓨팅 디바이스, 전화, 텔레비전, 컴퓨터 모니터, 컴퓨터, 라우터, 모뎀, 핸드헬드 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 개인 휴대 정보 단말기(PDA), 전자레인지, 냉장고, 전장 시스템(automotive electronics system)과 같은 차량용 전자 시스템, 스테레오 시스템, DVD 플레이어, CD 플레이어, MP3 플레이어와 같은 디지털 음악 플레이어, 라디오, 캠코더, 디지털 카메라와 같은 카메라, 휴대용 메모리 칩, 세탁기, 건조기, 세탁/건조기, 주변 디바이스, 시계 등을 포함할 수 있지만, 이에 제한되지 않는다. 또한, 전자 디바이스들은 미완성 제품을 포함할 수 있다.
문맥이 달리 요구하지 않는 한, 상세한 설명 및 청구항에 걸쳐, "포함하다(comprise)", "포함하는(comprising)", "포함하다(include)", "포함하는(including)" 등의 단어들은 일반적으로 배타적이거나 포괄적인 의미의 반대로 포함적인 의미로 해석되며, 즉, "~를 포함하지만, 이에 제한되지 않는"의 의미이다. 본 명세서에서 일반적으로 사용되는 "커플링된"이란 단어는 서로 직접적으로 커플링될 수도 있고 또는 하나 이상의 중간 엘리먼트에 의해 커플링될 수도 있는 2개 이상의 엘리먼트를 지칭한다. 마찬가지로, 본 명세서에서 일반적으로 사용되는 "접속된"이라는 단어는 직접 접속될 수도 있고 또는 하나 이상의 중간 엘리먼트에 의해 접속될 수도 있는 2개 이상의 엘리먼트를 지칭한다. 또한, "본 명세서에서(herein)", "상기", "아래"의 단어들 및 유사한 의미의 단어들은, 본 출원에서 사용될 때, 전체로서 본 출원을 참조해야 하고, 본 출원의 임의의 특정 부분들을 참조하지 않는다. 맥락이 허용하는 경우, 단수 또는 복수를 사용하는 특정 실시예들의 상기 상세한 설명에서의 단어들은 각각 복수 또는 단수를 포함할 수도 있다. 2개 이상의 항목의 리스트를 참조할 때의 "또는"이라는 단어는 일반적으로 단어의 다음의 해석들 전부, 즉, 리스트의 항목들 중 임의의 것, 리스트의 항목들 전부, 및 리스트의 항목들 중 임의의 조합을 포함하는 것으로 의도된다.
또한, 달리 구체적으로 명시되거나 사용된 맥락 내에서 달리 이해되지 않는 한, 특히, "할 수 있다(can)," "할 수 있었다(could)," "할 수 있다(might)," "할 수 있다(may)," "예를 들어(e.g.)," "예를 들어(for example)," "~과 같은" 등의 본 명세서에서 사용된 조건 언어는 일반적으로 특정 실시예들은 특정 특징들, 엘리먼트들 및/또는 상태들을 포함하지만, 다른 실시예들은 이들을 포함하지 않는 것을 전달하도록 의도된다. 따라서, 이러한 조건 언어는 일반적으로 특징들, 엘리먼트들 및/또는 상태들이 하나 이상의 실시예에 요구되는 임의의 방식으로 되거나, 또는 하나 이상의 실시예가 반드시 이들 특징들, 엘리먼트들 및/또는 상태들이 임의의 특정 실시예에 포함되거나 그에서 수행되는지를 결정하기 위한 로직을 포함하는 것을 암시하도록 의도되지 않는다.
특정 실시예들이 설명되었지만, 이들 실시예들은 단지 예로서 제시되었으며, 본 개시내용의 범주를 제한하려는 것은 아니다. 사실, 본 명세서에 설명된 신규한 방법들, 디바이스들, 장치들 및 시스템들은 다양한 다른 형태들로 구체화될 수 있다. 또한, 본 명세서에 설명된 방법들, 장치들 및 시스템들의 형태에서의 다양한 생략들, 대체들 변화들이 본 개시내용의 사상을 벗어나지 않고도 이루어질 수 있다. 예를 들어, 본 명세서에 설명된 회로 블록들 및/또는 디바이스 구조들은 삭제, 이동, 추가, 하위분할, 결합 및/또는 수정될 수 있다. 이들 회로 블록들 및/또는 디바이스 구조들 각각은 다양한 상이한 방식들로 구현될 수 있다. 첨부된 청구 범위 및 그 균등물들은 본 개시내용의 범주 및 사상 내에 있는 임의의 이러한 형태들 또는 수정들을 포함하도록 의도된다.
Claims (40)
- 탄성파 디바이스로서,
-10° 내지 60°의 절단각 범위의 절단각을 갖는 압전층;
상기 압전층 상의 인터디지털 트랜스듀서 전극 - 상기 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성되고, 상기 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제1 두께 범위의 두께를 갖고, 상기 압전층은 λ 미만인 두께를 가짐 -; 및
상기 탄성파의 속도보다 높은 벌크 속도를 가지며, 반-공진(anti-resonance) 시에 상기 탄성파가 상기 압전층으로부터 누설되는 것을 억제하도록 구성되는 고속층
을 포함하는 탄성파 디바이스. - 제1항에 있어서, 상기 고속층과 상기 압전층 사이에 배치되는 온도 보상층을 추가로 포함하는 탄성파 디바이스.
- 제1항에 있어서, 상기 고속층은 실리콘층인 탄성파 디바이스.
- 제1항에 있어서, 상기 압전층은 리튬 니오베이트(lithium niobate) 층을 포함하는 탄성파 디바이스.
- 제1항에 있어서, 상기 압전층은 리튬 탄탈레이트(lithium tantalate) 층을 포함하는 탄성파 디바이스.
- 제1항에 있어서, 상기 인터디지털 트랜스듀서 전극의 두께는 0.05λ 내지 0.1λ인 탄성파 디바이스.
- 제1항에 있어서, 상기 절단각은 15° 내지 35°의 범위 내에 있는 탄성파 디바이스.
- 제1항에 있어서, 상기 압전층의 두께는 0.35λ 내지 0.8λ의 제2 두께 범위 내에 있는 탄성파 디바이스.
- 제1항에 있어서, 상기 인터디지털 트랜스듀서 전극은 알루미늄을 포함하는 탄성파 디바이스.
- 제1항에 있어서, 상기 고속층은 상기 압전층에 본딩되고, 상기 압전층과 물리적으로 접촉하는 탄성파 디바이스.
- 탄성파 디바이스로서,
-10° 내지 60°의 절단각 범위의 절단각을 갖는 리튬 니오베이트 층;
상기 리튬 니오베이트 층 상의 인터디지털 트랜스듀서 전극 - 상기 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성되고, 상기 리튬 니오베이트 층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 가짐 -;
상기 탄성파의 속도보다 높은 벌크 속도를 갖는 고속층 - 상기 고속층은 반-공진 시에 상기 탄성파가 상기 리튬 니오베이트 층으로부터 누설되는 것을 억제하도록 구성됨 -; 및
상기 고속층과 상기 리튬 니오베이트 층 사이에 배치되는 온도 보상층 - 상기 온도 보상층은 주파수의 양의 온도 계수를 갖고, 상기 탄성파 디바이스는 적어도 26%의 전기 기계 커플링 계수를 갖도록 배열됨 -
을 포함하는 탄성파 디바이스. - 제11항에 있어서, 상기 온도 보상층은 실리콘 다이옥사이드(silicon dioxide) 층인 탄성파 디바이스.
- 제11항에 있어서, 상기 온도 보상층은 0.5λ 미만의 두께를 갖는 탄성파 디바이스.
- 제11항에 있어서, 상기 절단각은 -10° 내지 30°의 범위 내에 있는 탄성파 디바이스.
- 탄성파 디바이스로서,
-10° 내지 50°의 절단각 범위의 절단각을 갖는 리튬 탄탈레이트 층;
상기 리튬 탄탈레이트 층 상의 인터디지털 트랜스듀서 전극 - 상기 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성되고, 상기 리튬 탄탈레이트 층은 λ 미만인 두께를 가짐 -;
상기 탄성파의 속도보다 높은 벌크 속도를 갖는 고속층 - 상기 고속층은 반-공진 시에 상기 탄성파가 상기 리튬 탄탈레이트 층으로부터 누설되는 것을 억제하도록 구성됨 -; 및
상기 고속층과 상기 리튬 탄탈레이트 층 사이에 배치되는 온도 보상층 - 상기 온도 보상층은 주파수의 양의 온도 계수를 가짐 -
을 포함하는 탄성파 디바이스. - 제15항에 있어서, 상기 온도 보상층은 실리콘 다이옥사이드 층인 탄성파 디바이스.
- 제15항에 있어서, 상기 온도 보상층은 0.5λ 미만의 두께를 갖는 탄성파 디바이스.
- 제15항에 있어서, 상기 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제2 두께 범위의 두께를 갖는 탄성파 디바이스.
- 제15항에 있어서, 상기 절단각은 -10° 내지 30°의 범위 내에 있는 탄성파 디바이스.
- 제15항에 있어서, 상기 리튬 탄탈레이트 층의 두께는 0.25λ 내지 0.8λ의 두께 범위 내에 있는 탄성파 디바이스.
- 탄성파 디바이스로서,
-10° 내지 60°의 절단각 범위의 절단각을 갖는 압전층;
상기 압전층 상의 인터디지털 트랜스듀서 전극 - 상기 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성되고, 상기 압전층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 가짐 -; 및
상기 압전층과 물리적으로 접촉하는 고속층 - 상기 고속층은 상기 탄성파의 속도보다 높은 벌크 속도를 가짐 -
을 포함하는 탄성파 디바이스. - 제21항에 있어서, 상기 압전층은 리튬 니오베이트 층을 포함하는 탄성파 디바이스.
- 제21항에 있어서, 상기 압전층은 리튬 탄탈레이트 층을 포함하는 탄성파 디바이스.
- 제21항에 있어서, 상기 고속층은 실리콘층인 탄성파 디바이스.
- 제21항에 있어서, 상기 절단각은 -10° 내지 30°의 범위 내에 있는 탄성파 디바이스.
- 제21항에 있어서, 상기 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제2 두께 범위의 두께를 갖는 탄성파 디바이스.
- 제21항에 있어서, 주파수의 양의 온도 계수를 갖는 온도 보상층을 추가로 포함하고, 상기 인터디지털 트랜스듀서 전극은 상기 온도 보상층과 상기 압전층 사이에 배치되는 탄성파 디바이스.
- 제27항에 있어서, 상기 온도 보상층은 0.5λ 미만의 두께를 갖는 탄성파 디바이스.
- 탄성파 디바이스로서,
-10° 내지 60°의 절단각 범위의 절단각을 갖는 리튬 니오베이트 층;
상기 리튬 니오베이트 층 상의 인터디지털 트랜스듀서 전극 - 상기 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성되고, 상기 리튬 니오베이트 층은 0.35λ 내지 0.8λ의 두께 범위의 두께를 가짐 -; 및
상기 리튬 니오베이트 층과 물리적으로 접촉하는 실리콘 기판
을 포함하는 탄성파 디바이스. - 제29항에 있어서, 상기 절단각은 15° 내지 35°의 범위 내에 있는 탄성파 디바이스.
- 제29항에 있어서, 상기 리튬 니오베이트 층의 두께는 0.4λ 내지 0.75λ의 범위 내에 있는 탄성파 디바이스.
- 제29항에 있어서, 상기 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 제2 두께 범위의 두께를 갖는 탄성파 디바이스.
- 제29항에 있어서, 주파수의 양의 온도 계수를 갖는 온도 보상층을 추가로 포함하고, 상기 인터디지털 트랜스듀서 전극은 상기 온도 보상층과 상기 압전층 사이에 배치되는 탄성파 디바이스.
- 탄성파 디바이스로서,
-10° 내지 60°의 절단각 범위의 절단각을 갖는 압전층;
상기 압전층 상의 인터디지털 트랜스듀서 전극 - 상기 인터디지털 트랜스듀서 전극은 λ의 파장을 갖는 탄성파를 발생시키도록 구성되고, 상기 압전층은 0.25λ 내지 0.8λ의 두께 범위의 두께를 가짐 -;
반-공진 시에 상기 탄성파가 상기 압전층으로부터 누설되는 것을 억제하도록 구성되는 실리콘층 - 상기 압전층은 상기 실리콘층과 상기 인터디지털 트랜스듀서 전극 사이에 배치됨 -; 및
주파수의 양의 온도 계수를 갖는 온도 보상층 - 상기 인터디지털 트랜스듀서 전극은 상기 온도 보상층과 상기 압전층 사이에 배치됨 -
을 포함하는 탄성파 디바이스. - 제34항에 있어서, 상기 온도 보상층은 0.5λ 미만의 두께를 갖는 탄성파 디바이스.
- 제34항에 있어서, 상기 온도 보상층은 실리콘 다이옥사이드를 포함하는 탄성파 디바이스.
- 제34항에 있어서, 상기 절단각은 15° 내지 35°인 탄성파 디바이스.
- 제34항에 있어서, 상기 인터디지털 트랜스듀서 전극은 0.02λ 내지 0.1λ의 두께를 갖는 탄성파 디바이스.
- 제34항에 있어서, 상기 압전층은 리튬 니오베이트 층인 탄성파 디바이스.
- 제34항에 있어서, 상기 실리콘층은 상기 압전층과 물리적으로 접촉하는 탄성파 디바이스.
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