KR20190053088A - 반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법 - Google Patents

반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법 Download PDF

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KR20190053088A
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Abstract

[과제] 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 억제하면서 다치 데이터를 저장 가능한 반도체 기억장치를 제공하는 것이다.
[해결수단] 일 실시상태에 따른 반도체 기억장치는, 제1 메모리 셀과 제2 메모리 셀을 구비하는 메모리 셀 쌍을 복수 가진다. 제1 메모리 셀은 적어도 하나의 문턱값 전압 Vth1을 설정 가능하게 구성되어 있으며, 제2 메모리 셀은 복수의 문턱값 전압 Vth2∼Vth4를 설정 가능하게 구성되어 있다. 메모리 셀 쌍에 저장되는 각각의 데이터는, 제2 메모리 셀의 각각의 문턱값 전압 Vth2∼Vth4와 제1 메모리 셀의 문턱값 전압 Vth1과의 각각의 차를 이용하여 정의된다.

Description

반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DEFINING DATA IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법에 관한 것으로서, 예를 들면 다치(多値) 데이터를 기억 가능한 반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법에 관한 것이다.
최근, 불휘발성의 반도체 기억장치로서 플래시 메모리가 많이 이용되고 있다. 또한, 플래시 메모리의 대용량화를 실현하기 위한 기술로서, 다치화(多値化) 기술이 이용되고 있다. 특허문헌 1에는, 1개의 메모리 셀에 복수의 문턱값 전압(threshold voltage)을 설정함으로써, 1개의 메모리 셀에 다치의 데이터를 저장하는 기술이 개시되어 있다.
[특허문헌 1] 일본 특개2001-101879호 공보
특허문헌 1에 개시되어 있는 기술에서는, 1개의 메모리 셀이 취할 수 있는 문턱값 전압의 범위를 복수의 영역으로 분할하여, 각각의 영역에 다른 데이터를 할당함으로써, 1개의 메모리 셀에 다치 데이터를 저장하고 있다.
여기서, 메모리 셀의 문턱값 전압은 전하의 경시적인 방전 등이 원인으로 초기값으로부터 변동한다. 이 때문에, 데이터의 일의성(uniqueness)을 보증하기 위해서는, 각각의 데이터가 할당되는 각각의 문턱값 전압의 범위를 넓게 하여, 각각의 문턱값 전압이 다른 데이터의 영역에 들어가지 않도록 할 필요가 있다.
그러나 각각의 데이터가 할당되는 각각의 문턱값 전압의 범위를 넓게 하면, 메모리 셀에 설정하는 문턱값 전압의 값이 높아진다고 하는 문제가 있다.
그 외의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.
일 실시형태에 따른 반도체 기억장치는, 제1 메모리 셀과 제2 메모리 셀을 구비하는 메모리 셀 쌍을 복수 가진다. 제1 메모리 셀은 적어도 1개의 문턱값 전압을 설정 가능하게 구성되어 있으며, 제2 메모리 셀은 복수의 문턱값 전압을 설정 가능하게 구성되어 있다. 메모리 셀 쌍에 저장되는 각각의 데이터는, 제2 메모리 셀의 각각의 문턱값 전압과 제1 메모리 셀의 문턱값 전압과의 각각의 차(差)를 이용하여 정의된다.
상기 일 실시형태에 따르면, 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 억제하면서 다치 데이터를 저장 가능한 반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법을 제공할 수 있다.
[도 1] 관련기술에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
[도 2] 관련기술에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
[도 3] 관련기술에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다.
[도 4] 실시형태 1에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
[도 5] 실시형태 1에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
[도 6] 실시형태 1에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다.
[도 7] 메모리 셀에 정의하는 데이터 수와 필요 전압 폭의 관계를 나타내는 시뮬레이션 결과이다.
[도 8] 실시형태 1에 따른 반도체 기억장치의 구성 예를 나타내는 블록도이다.
[도 9] 실시형태 1에 따른 반도체 기억장치가 구비하는 메모리 컨트롤러의 구성 예를 나타내는 블록도이다.
[도 10] 실시형태 1에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다.
[도 11] 실시형태 1에 따른 반도체 기억장치에 있어서의 데이터 기록 시퀀스(a sequence of data writing)를 나타내는 플로우차트이다.
[도 12] 실시형태 1에 따른 반도체 기억장치에 있어서의 데이터 판독 시퀀스(a sequence of data reading)를 나타내는 플로우차트이다.
[도 13] 실시형태 2에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다.
[도 14] 실시형태 3에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다.
[도 15] 실시형태 3에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다.
[도 16] 실시형태 3에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
[도 17] 실시형태 3에 따른 반도체 기억장치에 있어서의 리프레시 동작(a refreshing operation)을 설명하기 위한 도면이다.
[도 18] 실시형태 4에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
[도 19] 실시형태 4에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
[도 20] 실시형태 5에 따른 반도체 기억장치가 구비하는 메모리 컨트롤러의 구성 예를 나타내는 블록도이다.
[도 21] 실시형태 5에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다.
<관련기술의 설명>
먼저, 관련기술에 따른 반도체 기억장치에 관하여 설명한다.
관련기술에 따른 반도체 기억장치는, 예를 들면 플래시 메모리이다. 플래시 메모리는, 각각의 메모리 셀이 구비하는 플로팅 게이트(a floating gate)에 주입하는 전하의 양에 따라 문턱값 전압이 변화한다. 구체적으로는, 플로팅 게이트에 주입하는 전하의 양이 많을수록 문턱값 전압이 높아진다. 관련기술에 따른 반도체 기억장치에서는, 플로팅 게이트에 주입하는 전하의 양을 조정하여, 1개의 메모리 셀에 복수의 문턱값 전압을 설정함으로써, 1개의 메모리 셀에 다치의 데이터를 저장하고 있다.
도 1은, 관련기술에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다. 도 1에 나타내는 바와 같이, 관련기술에서는 1개의 메모리 셀이 취할 수 있는 문턱값 전압의 범위를 복수의 영역(111∼113)으로 분할하여, 각각의 영역(111∼113)에 다른 데이터 0∼데이터 2를 할당함으로써, 1개의 메모리 셀에 다치 데이터를 저장하고 있다. 도 1에서는, 문턱값 전압 Vth1에 대응하는 영역(111)에 데이터 0을 할당하고, 문턱값 전압 Vth2에 대응하는 영역(112)에 데이터 1을 할당하며, 문턱값 전압 Vth3에 대응하는 영역(113)에 데이터 2를 할당하고 있다.
여기서, 메모리 셀의 문턱값 전압은 전하의 경시(經時)적인 방전 등이 원인으로 초기값으로부터 변동한다. 다시 말해, 도 1에 나타내는 바와 같이, 각각의 문턱값 전압 Vth1∼Vth3은, 메모리 셀에의 기록 직후부터 시간의 경과와 함께 서서히 저하해 간다. 이 때문에, 데이터의 일의성을 보증하기 위해서는, 각각의 데이터 0∼2가 할당되는 각각의 문턱값 전압 Vth1∼Vth3의 범위를 넓게 하여(데이터 영역(111∼113)을 참조), 각각의 문턱값 전압 Vth1∼Vth3이 다른 데이터의 영역에 들어가지 않도록 할 필요가 있다. 다시 말해, 각각의 문턱값 전압 Vth1∼Vth3의 저하량을 고려하여, 각각의 문턱값 전압 Vth1∼Vth3이, 제품 수명까지의 동안에 다른 데이터 영역과 중복하지 않도록, 각각의 데이터 0∼2에 대응하는 데이터 영역(111∼113)을 할당하고 있다.
도 2는, 관련기술에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다. 도 1에서는 편의상, 각각의 문턱값 전압의 저하량을 동일하게 했지만, 실제로는, 도 2에 나타내는 바와 같이, 각각의 문턱값 전압의 저하량은, 문턱값 전압이 높을수록 급해진다. 다시 말해, 문턱값 전압이 높은 경우는 플로팅 게이트에의 전하 주입량이 많기 때문에, 시간의 경과와 함께 플로팅 게이트로부터 빠져나가는 전하의 양도 많아진다. 따라서, 문턱값 전압이 높을수록, 그 후의 방전량도 많아지고, 문턱값 전압의 저하량도 많아진다.
도 2에 나타내는 데이터 정의 예에서는, 각각의 문턱값 전압 Vth(본 명세서에서는, 문턱값 전압 Vth1, Vth2, …를 총칭하여 기재하는 경우, 「문턱값 전압 Vth」라고 기재한다)의 범위 상한값 및 범위 하한값을 정의하고 있다. 여기서, 범위 상한값은 메모리 셀에의 기록 직후(시간=0)에 있어서의 각각의 문턱값 전압의 값이며, 범위 하한값은 메모리 셀의 제품 수명시에 있어서의 각각의 문턱값 전압의 값이다.
구체적으로는, 도 2에 나타내는 데이터 정의 예에서는, 각각의 문턱값 전압 Vth의 범위 상한값 및 범위 하한값을, 문턱값 전압 Vth1의 초기(기록 직후)의 전압값 V0, 문턱값 전압 Vth1의 기록 직후부터 제품 수명까지의 변동 폭(리텐션(retention) 변동 폭) d1, 분해능 r, 및 차분 축소율 A를 이용하여 정의하고 있다. 여기서, 분해능 r은, 문턱값 전압 Vth_N(N은 자연수)의 범위 상한값과 문턱값 전압 Vth_N+1의 범위 하한값과의 차에 대응하고 있다. 또한, 분해능 r은 N의 값에 관계없이 일정하게 정의하고 있다.
차분 축소율 A는, 인접하는 2개의 문턱값 전압의 범위 하한값의 차분(差分)에 대한, 인접하는 2개의 문턱값 전압의 범위 상한값의 차분의 비율이다. 구체적으로는, 문턱값 전압 Vth_N(N은 자연수)의 범위 상한값과 문턱값 전압 Vth_N+1의 범위 상한값과의 차분을 a라고 하고, 문턱값 전압 Vth_N(N은 자연수)의 범위 하한값과 문턱값 전압 Vth_N+1의 범위 하한값과의 차분을 b라고 하면, 차분 축소율 A=a/b라고 정의할 수 있다. 또한, 차분 축소율 A는, N의 값에 관계없이 일정하게 정의하고 있다.
상술한 정의를 이용하면, 도 2, 도 3에 나타내는 바와 같이, 문턱값 전압 Vth1의 범위 하한값은 「V0-d1」, 범위 상한값은 「V0」, 이 범위에 있어서의 데이터는 「0」이라고 정의할 수 있다. 또한, 문턱값 전압 Vth2의 범위 하한값은 「V0+r」, 범위 상한값은 「V0+A*(d1+r)」, 이 범위에 있어서의 데이터는 「1」이라고 정의할 수 있다. 또한, 문턱값 전압 Vth3의 범위 하한값은 「V0+A*(d1+r)+r」, 범위 상한값은 「V0+A*(d1+r)+A2*(d1+r)」, 이 범위에 있어서의 데이터는 「2」라고 정의할 수 있다.
도 3에서는, 데이터 수가 3치(値)인 경우의 정의 예에 관하여 나타내고 있으며, 이 경우에 필요해지는 1 메모리 셀당의 전압 폭은, 문턱값 전압 Vth3의 범위 상한값에 대응하므로 「V0+A*(d1+r)+A2*(d1+r)」이 된다.
이 정의를 일반화하면, N치의 데이터를 정의하는 데에 필요한 1 메모리 셀당의 전압 폭 Va는, 다음의 식(1)로 나타낼 수 있다.
[식 1]
Figure pat00001
식(1)에서는, N치의 데이터를 정의하는 데에 필요한 1 메모리 셀당의 전압 폭 Va는, 문턱값 전압 Vth1의 변동 폭 d1(다시 말해, 리텐션 변동 폭)에 비례하고 있다. 이 때문에, N치의 데이터를 정의하는 데에 필요한 1 메모리 셀당의 전압 폭 Va가 높아지는 경향이 있다.
또한, 관련기술에 따른 반도체 기억장치에서는, 메모리 셀의 문턱값 전압의 경시적인 변동의 영향을 억제하기 위해서, 각각의 데이터가 할당되는 각각의 문턱값 전압의 범위(데이터 영역(111∼113) 참조)를 넓게 하여, 각각의 문턱값 전압이 다른 데이터의 범위에 들어가지 않도록 하고 있다. 이와 같이, 각각의 데이터가 할당되는 각각의 문턱값 전압의 범위를 넓게 하면, 메모리 셀에 설정하는 문턱값 전압의 값이 높아진다고 하는 문제가 있다.
이하에서 설명하는 실시형태에 따른 반도체 기억장치에서는, 관련기술에 있어서의 이러한 과제를 해결하기 위해서, 다음과 같이 하여 데이터를 정의하고 있다. 즉, 실시형태에 따른 반도체 기억장치는, 제1 메모리 셀과 제2 메모리 셀을 구비하는 메모리 셀 쌍을 구비하고 있으며, 제1 메모리 셀은 적어도 1개의 문턱값 전압을 설정 가능하게 구성되어 있고, 제2 메모리 셀은 복수의 문턱값을 설정 가능하게 구성되어 있다. 그리고 메모리 셀 쌍에 저장되는 각각의 데이터는, 제2 메모리 셀의 각각의 문턱값 전압과 제1 메모리 셀의 문턱값 전압과의 각각의 차를 이용하여 정의된다.
이하, 실시형태에 따른 반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법에 관하여 상세히 설명한다.
<실시형태 1>
도 4는, 실시형태 1에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다. 본 실시형태에 따른 반도체 기억장치는, 메모리 셀 A와 메모리 셀 B를 구비하는 메모리 셀 쌍을 하나의 메모리 유닛으로 하여, 이 하나의 메모리 유닛(메모리 셀 쌍)에 다치의 데이터를 저장하고 있다. 구체적으로는, 한쪽 메모리 셀 A에 기준 문턱값 전압 Vth1을 설정하고, 다른쪽 메모리 셀 B에 복수의 문턱값 전압 Vth2∼Vth4를 설정하고 있다. 각각의 데이터는, 메모리 셀 B의 각각의 문턱값 전압 Vth2∼Vth4와 메모리 셀 A의 문턱값 전압 Vth1과의 각각의 차 △Vth1∼△Vth3을 이용하여 정의된다.
도 4에 나타내는 바와 같이, 각각의 문턱값 전압 Vth1∼Vth4는, 문턱값 전압 Vth1, 문턱값 전압 Vth2, 문턱값 전압 Vth3, 문턱값 전압 Vth4의 순으로 높아지도록 설정되어 있다. 각각의 문턱값 전압 Vth1∼Vth4는 양의 값이다. 또한, 문턱값 전압 차 △Vth1, 문턱값 전압 차 △Vth2, 문턱값 전압 차 △Vth3의 순으로 전압 차가 커지도록 설정되어 있다.
도 4의 오른쪽 도면에 나타내는 바와 같이, 본 실시형태에 따른 반도체 기억장치에서는, 각각의 문턱값 전압 차 △Vth1∼△Vth3으로 정의되는 데이터 영역(51∼53)이, 제품 수명까지의 동안에 다른 데이터 영역과 중복하지 않도록, 각각의 데이터 0∼2를 할당하고 있다. 이때, 본 실시형태에 따른 반도체 기억장치에서는, 2개의 메모리 셀의 문턱값 전압의 차분을 이용하여 데이터를 정의하고 있으므로, 메모리 셀의 문턱값 전압의 변동 폭(리텐션 변동 폭)의 영향을 작게 할 수 있다. 다시 말해, 2개의 메모리 셀에 의한 문턱값 전압 차 △Vth1∼△Vth3의 변동 폭은, 메모리 셀의 리텐션 변동 폭보다 작으므로, 데이터 영역(51∼53)의 폭을 좁게 할 수 있다.
환언하면, 본 실시형태에 따른 반도체 기억장치에서는, 각각의 문턱값 전압 차 △Vth1∼△Vth3을 이용하여 데이터를 정의하고 있으므로, 메모리 셀 B에 설정하는 복수의 문턱값 전압 Vth2∼Vth4가, 제품 수명까지의 동안에 다른 문턱값 전압의 범위(다시 말해, 각각의 문턱값 전압의 기록시부터 제품 수명까지의 값)와 중복해도 문제 없다(도 4의 왼쪽 도면 참조). 이 때문에, 메모리 셀 B에 설정하는 복수의 문턱값 전압 Vth2∼Vth4의 간격을 좁게 할 수 있으므로, 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 억제할 수 있다.
또한, 본 실시형태에 따른 반도체 기억장치에서는, 메모리 셀 B에 설정하는 복수의 문턱값 전압 Vth2∼Vth4의 간격을 좁게 할 수 있으므로, 메모리 셀 쌍에 정의하는 데이터 수를 늘릴 수 있다.
도 5는, 본 실시형태에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다. 또한, 도 6은, 본 실시형태에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이며, 각각의 문턱값 전압 차 △Vth1∼△Vth3의 범위 상한값 및 범위 하한값을 정의하고 있다. 여기서, 범위 상한값은 메모리 셀에의 기록 직후에 있어서의 각각의 문턱값 전압 차 △Vth1∼△Vth3의 값이며, 범위 하한값은, 메모리 셀의 제품 수명시에 있어서의 각각의 문턱값 전압 차 △Vth1∼△Vth3의 값이다.
도 5, 도 6에 나타내는 데이터 정의 예에서는, 각각의 문턱값 전압 차 △Vth1∼△Vth3의 범위 상한값 및 범위 하한값을, 분해능 r, 및 차분 축소율 A를 이용하여 정의하고 있다. 여기서, 분해능 r은, 문턱값 전압 차 △Vth_N(N은 자연수)의 범위 상한값과 문턱값 전압 차 △Vth_N+1의 범위 하한값과의 차에 대응하고 있다(도 4의 오른쪽 도면 참조). 또한, 분해능 r은 N의 값에 관계없이 일정하게 정의하고 있다.
차분 축소율 A는, 인접하는 2개의 문턱값 전압의 범위 하한값의 차분에 대한, 인접하는 2개의 문턱값 전압의 범위 상한값의 차분의 비율이다. 구체적으로는, 문턱값 전압 Vth_N(N은 자연수)의 범위 상한값과 문턱값 전압 Vth_N+1의 범위 상한값과의 차분을 a라고 하고, 문턱값 전압 Vth_N(N은 자연수)의 범위 하한값과 문턱값 전압 Vth_N+1의 범위 하한값과의 차분을 b라고 하면, 차분 축소율 A=a/b로 정의할 수 있다(도 5 참조). 또한, 차분 축소율 A는, N의 값에 관계없이 일정하다고 정의하고 있다.
도 5, 도 6에 나타내는 바와 같이, 문턱값 전압 차 △Vth1(=Vth2-Vth1)의 범위 하한값은, 문턱값 전압 Vth2의 범위 하한값과 문턱값 전압 Vth1의 범위 하한값과의 차 r(다시 말해, 분해능 r에 대응)이 된다. 또한, 문턱값 전압 차 △Vth1의 범위 상한값은, 문턱값 전압 차 △Vth1의 범위 하한값 r에 차분 축소율 A를 곱셈한 값 「A*r」이 된다. 또한, 문턱값 전압 차 △Vth1의 이 범위에 있어서의 데이터를 「0」으로 정의한다.
문턱값 전압 차 △Vth2(=Vth3-Vth1)의 범위 하한값은, 문턱값 전압 차 △Vth1의 범위 상한값에 분해능 r을 더한 값이므로, 「A*r+r」이 된다. 또한, 문턱값 전압 차 △Vth2의 범위 상한값은, 문턱값 전압 차 △Vth2의 범위 하한값 A*r+r에 차분 축소율 A를 곱셈한 값 「A*(A*r+r)」이 된다. 또한, 문턱값 전압 차 △Vth2의 이 범위에 있어서의 데이터를 「1」로 정의한다.
문턱값 전압 차 △Vth3(=Vth4-Vth1)의 범위 하한값은, 문턱값 전압 차 △Vth2의 범위 상한값에 분해능 r을 더한 값이므로, 「A*(A*r+r)+r」이 된다. 또한, 문턱값 전압 차 △Vth3의 범위 상한값은, 문턱값 전압 차 △Vth3의 범위 하한값 A*(A*r+r)+r에 차분 축소율 A를 곱셈한 값 「A*[A*(A*r+r)+r]」이 된다. 또한, 문턱값 전압 차 △Vth3의 이 범위에 있어서의 데이터를 「2」라고 정의한다.
도 6에서는, 데이터 수가 3치인 경우의 정의 예에 관하여 나타내고 있지만, 이 정의를 일반화하면, N치의 데이터를 정의하는 데에 필요한 1 메모리 셀 쌍당의 전압 폭 Vb는, 다음의 식(2)로 나타낼 수 있다.
[식 2]
Figure pat00002
식(2)에 나타내는 바와 같이, 본 실시형태에 따른 반도체 기억장치에서는, N치의 데이터를 정의하는 데에 필요한 1 메모리 셀 쌍당의 전압 폭 Vb는, 메모리 셀의 문턱값 전압의 변동 폭(리텐션 변동 폭 : 식(1)의 d1 참조)과는 무관계가 된다. 따라서, 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 억제할 수 있다.
도 7은, 메모리 셀에 정의하는 데이터 수와 필요 전압 폭과의 관계를 나타내는 시뮬레이션 결과이다. 도 7에서는, 관련기술을 이용한 경우의 데이터 수와 필요 전압 폭 Va와의 관계, 및 본 실시형태를 이용한 경우의 데이터 수와 필요 전압 폭 Vb와의 관계를 나타내고 있다. 또한, 도 7에 나타내는 시뮬레이션 결과에서는, 일례로서 비교적 열화(劣化)가 큰 파라미터를 가정하고 있다. 구체적으로는, 전압값 V0=2.0V, 리텐션 변동 폭d1=1.0V, 분해능 r=0.1V, 차분 축소율 A=2.0으로 하고 있다.
도 7에 나타내는 바와 같이, 본 실시형태를 이용한 경우는, 관련기술을 이용한 경우와 비교해서 필요 전압 폭을 낮게 할 수 있다. 다시 말해, 관련기술을 이용한 경우는, 메모리 셀에 정의하는 데이터 수가 증가함에 따라, 필요 전압 폭 Va가 대폭으로 증가한다. 이에 대해, 본 실시형태를 이용한 경우는, 메모리 셀에 정의하는 데이터 수가 증가한 경우에도, 필요 전압 폭 Vb가 대폭으로는 증가하지 않고, 완만하게 증가한다.
이와 같이, 본 실시형태에 따른 반도체 기억장치에서는, 관련기술을 이용한 경우와 비교해서, 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 억제할 수 있다. 특히, 본 실시형태에 따른 반도체 기억장치에서는, 리텐션 변동 폭 d1이 분해능 r보다 충분히 큰 경우에, 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 현저히 억제할 수 있다.
또한, 본 실시형태에 따른 반도체 기억장치에서는, 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 억제할 수 있으므로, 1개의 메모리 셀 쌍에 정의할 수 있는 데이터 수를 증가시킬 수 있다. 다시 말해, 도 7에 나타낸 바와 같이, 본 실시형태를 이용한 경우는, 메모리 셀에 정의하는 데이터 수가 증가한 경우에도, 필요 전압 폭 Vb가 대폭으로는 증가하지 않고, 완만하게 증가하므로, 하나의 메모리 셀 쌍에 정의할 수 있는 데이터 수를 증가시킬 수 있다.
환언하면, 본 실시형태에 따른 반도체 기억장치에서는, 도 4의 오른쪽 도면에 나타내는 바와 같이, 2개의 메모리 셀에 의한 문턱값 전압 차 △Vth1∼△Vth3의 변동 폭은, 메모리 셀의 리텐션 변동 폭보다 작다. 따라서, 각각의 데이터 영역(51∼53)의 폭을 좁게 할 수 있으므로, 하나의 메모리 셀 쌍에 정의할 수 있는 데이터 수를 증가시킬 수 있다.
본 실시형태에 따른 반도체 기억장치에서는, 2개의 메모리 셀을 하나의 메모리 셀 쌍으로 하여 이용하고 있으므로, 하나의 메모리 셀 쌍에 4치 이상의 데이터를 저장하면, 1개의 메모리 셀에 2치의 데이터를 저장한 경우와 동등 이상의 데이터 밀도가 된다.
다음으로, 본 실시형태에 따른 반도체 기억장치의 구성 예에 관하여 설명한다. 도 8은, 본 실시형태에 따른 반도체 기억장치의 구성 예를 나타내는 블록도이다. 도 8에 나타내는 바와 같이, 본 실시형태에 따른 반도체 기억장치(1)는, 메모리 어레이(11), 문턱값 전압 검출부(12), 및 메모리 컨트롤러(13)를 구비한다. 메모리 어레이(11)는, 2n개의 메모리 셀 MC1∼MC2n(n은 자연수)을 구비한다. 또한, 메모리 셀 MC1 및 메모리 셀 MC2는 메모리 셀 쌍(14_1)을 구성하고, 메모리 셀 MC3 및 메모리 셀 MC4는 메모리 셀 쌍(14_2)을 구성하며, 메모리 셀 MC2n-1 및 메모리 셀 MC2n은 메모리 셀 쌍(14_n)을 구성하고 있다. 다시 말해, 메모리 어레이(11)는, n개의 메모리 셀 쌍(14_1∼14_n)을 구비한다.
각각의 메모리 셀 MC1∼MC2n은, 소정의 문턱값 전압을 설정 가능하게 구성되어 있다. 예를 들면, 각각의 메모리 셀 쌍(14_1∼14_n)의 한쪽 메모리 셀 MC1, MC3, …, MC2n-1은 적어도 하나의 문턱값 전압을 설정 가능하게 구성되어 있으며, 다른쪽 메모리 셀 MC2, MC4, …, MC2n은 복수의 문턱값 전압을 설정 가능하게 구성되어 있다.
본 실시형태에 따른 반도체 기억장치(1)는, 예를 들면 플래시 메모리이다. 플래시 메모리는, 각각의 메모리 셀 MC1∼MC2n이 구비하는 플로팅 게이트에 주입하는 전하의 양에 따라서 문턱값 전압이 변화한다. 구체적으로는, 플로팅 게이트에 주입하는 전하의 양이 많을수록 문턱값 전압이 높아진다. 본 실시형태에 따른 반도체 기억장치에서는, 플로팅 게이트에 주입하는 전하의 양을 조정함으로써, 각각의 메모리 셀 MC1∼MC2n의 문턱값 전압을 소정의 값으로 설정할 수 있다.
또한, 본 실시형태에 따른 반도체 기억장치(1)에서, 각각의 메모리 셀 MC1∼MC2n은 문턱값 전압을 소정의 값으로 설정할 수 있는 메모리 셀이라면 특별히 한정되는 일은 없다. 예를 들면, 본 실시형태는, MONOS(Metal Oxide Nitride Oxide Silicon)형의 플래시 메모리에도 적용할 수 있다. 또한, 본 실시형태는, 이것 이외의 방식의 플래시 메모리에 적용해도 된다.
또한, 도 8에서는 도면을 간략화하기 위하여 각각의 메모리 셀 MC1∼MC2n이 1열로 배치되어 있는 모양으로 도시했지만, 실제로는 각각의 메모리 셀은 매트릭스 모양으로 배치되어 있다.
문턱값 전압 검출부(12)는, 각각의 메모리 셀 MC1∼MC2n에 설정되어 있는 문턱값 전압 Vth_MC1∼Vth_MC2n을 검출한다. 예를 들면, 문턱값 전압 검출부(12)는 센스 앰프(a sense amplifier)이며, 각각의 메모리 셀 MC1∼MC2n에 대하여 판독 동작을 행했을 때에 흐르는 셀 전류를 검출함으로써, 각각의 메모리 셀 MC1∼MC2n에 설정되어 있는 문턱값 전압 Vth_MC1∼Vth_MC2n을 검출할 수 있다. 다시 말해, 메모리 셀 MC에 설정되어 있는 문턱값 전압 Vth가 높아질수록, 메모리 셀 MC에 흐르는 셀 전류가 흐르기 어려워진다. 따라서, 문턱값 전압 검출부(12)는, 이 셀 전류의 전류량을 검출함으로써, 메모리 셀 MC에 설정되어 있는 문턱값 전압 Vth를 검출할 수 있다. 문턱값 전압 검출부(12)에서 검출된 문턱값 전압 Vth_MC1∼Vth_MC2n에 관한 정보는, 메모리 컨트롤러(13)에 공급된다.
메모리 컨트롤러(13)는, 메모리 어레이(11)가 구비하는 각각의 메모리 셀 MC1∼MC2n으로부터의 데이터의 판독을 제어한다. 구체적으로는, 메모리 컨트롤러(13)는, 각각의 메모리 셀 쌍(14_1∼14_n)이 구비하는 한쪽 메모리 셀의 문턱값 전압과 다른쪽 메모리 셀의 문턱값 전압과의 차를 이용하여, 각각의 메모리 셀 쌍에 저장되어 있는 데이터를 판독한다. 또한, 메모리 컨트롤러(13)는, 메모리 어레이(11)가 구비하는 각각의 메모리 셀 MC1∼MC2n에의 데이터의 기록, 및 데이터의 소거를 제어한다.
도 9는, 본 실시형태에 따른 반도체 기억장치가 구비하는 메모리 컨트롤러의 구성 예를 나타내는 블록도이다. 도 9에 나타내는 바와 같이, 메모리 컨트롤러(13)는, 문턱값 전압 결정부(21), 메모리 셀 제어부(22), 전압 차 산출부(23), 및 데이터 변환부(24)를 구비한다.
문턱값 전압 결정부(21)는, 입력된 기록 데이터에 근거하여, 각각의 메모리 셀 MC1∼MC2n에 설정하는(기록하는) 문턱값 전압 Vth_MC1∼Vth_MC2n을 결정한다. 예를 들면, 문턱값 전압 결정부(21)는, 도 10에 나타내는 바와 같은 데이터와 문턱값 전압을 대응시킨 테이블을 구비하고 있으며, 입력된 기록 데이터 0∼2에 따라서 각 메모리 셀의 문턱값 전압을 결정한다. 예를 들면, 문턱값 전압 결정부(21)는, 메모리 셀 MC1, MC2로 이루어지는 메모리 셀 쌍에 "데이터 2"를 기록하는 경우, 메모리 셀 MC1에 설정하는 문턱값 전압을 "Vth1"로, 메모리 셀 MC2에 설정하는 문턱값 전압을 "Vth4"로 결정한다. 문턱값 전압 결정부(21)에서 결정된 문턱값 전압은, 메모리 셀 제어부(22)에 공급된다.
메모리 셀 제어부(22)는, 문턱값 전압 결정부(21)에서 결정된 문턱값 전압 Vth_MC1∼Vth_MC2n을, 각각의 메모리 셀 MC1∼MC2n에 설정한다(기록한다). 이때 기록되는 메모리 셀 MC1∼MC2n은, 로·디코더(a row decoder)(미도시) 및 컬럼·디코더(column decoder)(미도시)를 이용하여 선택된다.
전압 차 산출부(23)는, 각각의 메모리 셀 쌍(14_1∼14_n)을 구성하고 있는 각각의 2개의 메모리 셀의 문턱값 전압의 차를 산출한다. 예를 들면, 전압 차 산출부(23)는, 메모리 셀 쌍(14_1)을 구성하고 있는 메모리 셀 MC1의 문턱값 전압 Vth_MC1과 메모리 셀 MC2의 문턱값 전압 Vth_MC2와의 차를 산출한다. 산출된 문턱값 전압 차 △Vth는, 데이터 변환부(24)에 공급된다. 또한, 이때 산출되는 전압 차는, 전형적으로는 문턱값 전압 차의 절대값(△Vth>0)이다.
데이터 변환부(24)는, 전압 차 산출부(23)에서 산출된 문턱값 전압 차 △Vth를, 해당 문턱값 전압 차 △Vth에 대응하는 데이터로 변환한다. 예를 들면, 데이터 변환부(24)는, 도 10에 나타내는 바와 같은 문턱값 전압 차 △Vth1∼△Vth3과 데이터 0∼2를 대응시킨 테이블을 구비하고 있으며, 산출된 문턱값 전압 차 △Vth에 대응한 데이터를 판독 데이터로서 출력한다. 예를 들면, 데이터 변환부(24)는, 메모리 셀 MC1, MC2로 이루어지는 메모리 셀 쌍으로부터 판독된 문턱값 전압 차 △Vth가 "△Vth2"인 경우, "데이터 1"을 판독하여 데이터로서 출력한다.
또한, 각각의 문턱값 전압 차 △Vth1∼△Vth3은 각각 폭을 가진 값이며, 도 6에 나타낸 범위 하한값과 범위 상한값을 이용하여 정의할 수 있다.
다음으로, 본 실시형태에 따른 반도체 기억장치(1)의 데이터 기록 시퀀스, 및 데이터 판독 시퀀스에 관하여 설명한다.
먼저, 도 11을 이용하여 본 실시형태에 따른 반도체 기억장치(1)의 데이터 기록 시퀀스에 관하여 설명한다. 반도체 기억장치(1)는, 각각의 메모리 셀 MC1∼MC2n에 데이터를 기록할 때, 기록 데이터를 취득한다(스텝 S1). 구체적으로는, 도 9에 나타내는 메모리 컨트롤러(13)가 구비하는 문턱값 전압 결정부(21)에 기록 데이터가 공급된다.
그 후, 문턱값 전압 결정부(21)는, 입력된 기록 데이터에 근거하여, 각각의 메모리 셀 MC1∼MC2n에 설정하는 문턱값 전압 Vth_MC1∼Vth_MC2n을 결정한다(스텝 S2). 예를 들면, 문턱값 전압 결정부(21)는, 도 10에 나타내는 바와 같은 데이터와 문턱값 전압을 대응시킨 테이블을 구비하고 있으며, 입력된 기록 데이터 0∼1에 대응하여 각 메모리 셀의 문턱값 전압을 결정한다. 문턱값 전압 결정부(21)에서 결정된 문턱값 전압 Vth_MC1∼Vth_MC2n은, 메모리 셀 제어부(22)에 공급된다.
그 후, 메모리 셀 제어부(22)는, 문턱값 전압 결정부(21)에서 결정된 문턱값 전압 Vth_MC1∼Vth_MC2n을, 각각의 메모리 셀 MC1∼MC2n에 기록한다(스텝 S3).
다음으로, 도 12를 이용하여 본 실시형태에 따른 반도체 기억장치(1)의 데이터 판독 시퀀스에 관하여 설명한다. 반도체 기억장치(1)는, 각각의 메모리 셀 MC1∼MC2n으로부터 데이터를 판독할 때, 문턱값 전압 검출부(12)를 이용하여, 각각의 메모리 셀 MC1∼MC2n에 설정되어 있는 문턱값 전압 Vth_MC1∼Vth_MC2n을 검출한다(스텝 S11).
그 후, 전압 차 산출부(23)는, 문턱값 전압 검출부(12)로부터 공급된 각각의 메모리 셀 MC1∼MC2n의 문턱값 전압 Vth_MC1∼Vth_MC2n의 차 △Vth를 산출한다(스텝 S12). 산출된 문턱값 전압 차 △Vth는, 데이터 변환부(24)에 공급된다.
그 후, 데이터 변환부(24)는, 전압 차 산출부(23)에서 산출된 문턱값 전압 차 △Vth를, 해당 문턱값 전압 차 △Vth에 대응하는 데이터로 변환한다(스텝 S13). 예를 들면, 데이터 변환부(24)는, 도 10에 나타내는 바와 같은 문턱값 전압 차 △Vth1∼△Vth3과 데이터 0∼2를 대응시킨 테이블을 구비하고 있으며, 산출된 문턱값 전압 차 △Vth에 대응한 데이터로 변환한다.
그 후, 메모리 컨트롤러(13)는, 변환된 데이터를 판독 데이터로서 출력한다(스텝 S14).
또한, 도 8, 도 9에 나타낸 반도체 기억장치(1)의 구성은 일례이며, 본 실시형태에 따른 반도체 기억장치에서는 이것 이외의 구성을 구비하고 있어도 된다.
상술한 실시형태에 따르면, 메모리 셀에 설정하는 문턱값 전압이 높아지는 것을 억제하면서 다치 데이터를 저장 가능한 반도체 기억장치, 및 반도체 기억장치에 있어서의 데이터의 정의 방법을 제공할 수 있다.
<실시형태 2>
다음으로, 실시형태 2에 관하여 설명한다. 도 13은, 실시형태 2에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다. 실시형태 2에 따른 반도체 기억장치는, 실시형태 1에 따른 반도체 기억장치와 비교하여 데이터의 정의 방법이 다르다. 이것 이외는 실시형태 1에서 설명한 반도체 기억장치와 동일하므로, 중복된 설명은 생략한다.
도 13에 나타내는 바와 같이, 본 실시형태에 따른 반도체 기억장치에서는, 메모리 셀 쌍 중의 한쪽 메모리 셀 A의 문턱값 전압 Vth로서 기준 문턱값 전압 Vth1과 복수의 문턱값 전압 Vth2∼Vth4를 설정 가능하게 구성되어 있다. 또한, 다른쪽 메모리 셀 B의 문턱값 전압 Vth로서 기준 문턱값 전압 Vth1과 복수의 문턱값 전압 Vth2∼Vth4를 설정 가능하게 구성되어 있다.
그리고 본 실시형태에서는, 메모리 셀 A와 메모리 셀 B로 구성되는 메모리 셀 쌍에 저장되는 각각의 데이터는, 메모리 셀 B의 각각의 문턱값 전압 Vth2∼Vth4와 메모리 셀 A의 기준 문턱값 전압 Vth1과의 각각의 차, 및 메모리 셀 A의 각각의 문턱값 전압 Vth2∼Vth4와 메모리 셀 B의 기준 문턱값 전압 Vth1과의 각각의 차를 이용하여 정의된다.
구체적으로는, 도 13의 부호 31로 나타내는 바와 같이, 메모리 셀 B의 문턱값 전압 Vth2와 메모리 셀 A의 기준 문턱값 전압 Vth1과의 차를 이용하여 「데이터 0」을 정의하고, 메모리 셀 B의 문턱값 전압 Vth3과 메모리 셀 A의 기준 문턱값 전압 Vth1과의 차를 이용하여 「데이터 1」을 정의하며, 메모리 셀 B의 문턱값 전압 Vth4와 메모리 셀 A의 기준 문턱값 전압 Vth1과의 차를 이용하여 「데이터 2」를 정의하고 있다.
또한, 도 13의 부호 32로 나타내는 바와 같이, 메모리 셀 A의 문턱값 전압 Vth2와 메모리 셀 B의 기준 문턱값 전압 Vth1과의 차를 이용하여 「데이터 3」을 정의하고, 메모리 셀 A의 문턱값 전압 Vth3과 메모리 셀 B의 기준 문턱값 전압 Vth1과의 차를 이용하여 「데이터 4」를 정의하며, 메모리 셀 A의 문턱값 전압 Vth4와 메모리 셀 B의 기준 문턱값 전압 Vth1과의 차를 이용하여 「데이터 5」를 정의하고 있다.
또한, 본 실시형태에서, 메모리 셀 A의 각각의 문턱값 전압 Vth1∼Vth4는, 메모리 셀 B의 각각의 문턱값 전압 Vth1∼Vth4와 각각 대응하고 있으며, 정의 상은 각각 동일한 값이다. 그러나 실제는, 메모리 셀에 기록되는 문턱값 전압에는 차이가 있으므로, 메모리 셀 A의 각각의 문턱값 전압 Vth1∼Vth4와 메모리 셀 B의 각각의 문턱값 전압 Vth1∼Vth4와의 사이에는 약간의 차이가 생기는 경우가 있다. 예를 들면, 메모리 셀 A의 문턱값 전압 Vth1과 메모리 셀 B의 문턱값 전압 Vth1을 동일한 값으로 정의해도, 실제로 메모리 셀 A에 기록되는 문턱값 전압 Vth1과 메모리 셀 B에 기록되는 문턱값 전압 Vth1과의 사이에는 약간의 차이가 생긴다.
본 명세서에서는 편의상, 메모리 셀 A의 각각의 문턱값 전압 Vth1∼Vth4와 메모리 셀 B의 각각의 문턱값 전압 Vth1∼Vth4를 동일한 값으로 정의하고 있지만, 상술한 이유로부터, 실제로 메모리 셀 A에 기록되는 각각의 문턱값 전압 Vth1∼Vth4와 메모리 셀 B에 기록되는 각각의 문턱값 전압 Vth1∼Vth4와의 사이에는 약간의 차이(허용 범위 내의 차이)가 생긴다.
또한, 본 실시형태에서는, 데이터의 정의에 영향이 없는 범위라면, 메모리 셀 A의 각각의 문턱값 전압 Vth1∼Vth4와, 메모리 셀 B의 각각의 문턱값 전압 Vth1∼Vth4가 각각 다른 값이 되도록 정의해도 된다.
실시형태 1에 따른 반도체 기억장치에서는, 메모리 셀 쌍을 구성하는 2개의 메모리 셀 중 한쪽 메모리 셀에 기준 문턱값 전압 Vth1을 설정하고 있었지만, 본 실시형태에 따른 반도체 기억장치에서는, 메모리 셀 쌍을 구성하는 2개의 메모리 셀 A, B의 각각에 관하여 기준 문턱값 전압 Vth1을 설정하고 있다. 따라서, 메모리 셀 쌍에 저장되는 데이터량을 증가시킬 수 있다.
일반화하면, 하나의 메모리 셀에 설정할 수 있는 문턱값 전압 Vth의 수를 M(M은 2 이상의 정수(整數))이라고 하면, 하나의 메모리 셀 쌍에 정의할 수 있는 데이터의 수는, 「(M-1)×2」가 된다. 본 실시형태에 따른 반도체 기억장치에서는, 2개의 메모리 셀을 하나의 메모리 셀 쌍으로서 이용하고 있으므로, 하나의 메모리 셀 쌍에 대해 4치 이상의 데이터를 저장하면, 하나의 메모리 셀에 2치의 데이터를 저장한 경우와 동등 이상의 데이터 밀도가 된다. 따라서, 본 실시형태에서는, M의 값이 3 이상인 경우에, 하나의 메모리 셀에 2치의 데이터를 저장한 경우와 동등 이상의 데이터 밀도가 된다.
<실시형태 3>
다음으로, 실시형태 3에 관하여 설명한다. 도 14는, 실시형태 3에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다. 실시형태 3에 따른 반도체 기억장치는, 실시형태 1, 2에 따른 반도체 기억장치와 비교하여 데이터의 정의 방법이 다르다. 이것 이외는 실시형태 1, 2에서 설명한 반도체 기억장치와 마찬가지이므로, 중복된 설명은 생략한다.
도 14에 나타내는 바와 같이, 본 실시형태에 따른 반도체 기억장치에서는, 메모리 셀 쌍을 구성하는 2개의 메모리 셀 A, B가 각각, 복수의 문턱값 전압 Vth1∼Vth4를 설정 가능하게 구성되어 있다. 그리고 메모리 셀 쌍에 저장되는 데이터는, 메모리 셀 A의 복수의 문턱값 전압 Vth1∼Vth4와 메모리 셀 B의 복수의 문턱값 전압 Vth1∼Vth4를 이용하여 산출되는 각각의 문턱값 전압의 차를 이용하여 정의된다.
다시 말해, 실시형태 2에서는, 메모리 셀 A의 문턱값 전압 Vth1과 메모리 셀 B의 문턱값 전압 Vth1을 각각 기준 문턱값 전압으로서 이용하고 있었지만, 본 실시형태에서는 각각의 메모리 셀에 설정된 복수의 문턱값 전압 Vth1∼Vth4를 기준 문턱값 전압으로서 이용하고 있다. 환언하면, 본 실시형태에서는, 메모리 셀 A의 복수의 문턱값 전압 Vth1∼Vth4와 메모리 셀 B의 복수의 문턱값 전압 Vth1∼Vth4의 조합 패턴을 이용하여 데이터를 정의하고 있다.
구체적으로는, 도 14에 나타내는 바와 같이, 메모리 셀 B의 문턱값 전압 Vth2와 메모리 셀 A의 문턱값 전압 Vth1과의 차를 이용하여 「데이터 0」을 정의하고, 메모리 셀 B의 문턱값 전압 Vth3과 메모리 셀 A의 문턱값 전압 Vth1과의 차를 이용하여 「데이터 1」을 정의하며, 메모리 셀 B의 문턱값 전압 Vth4와 메모리 셀 A의 문턱값 전압 Vth1과의 차를 이용하여 「데이터 2」를 정의하고 있다. 또한, 메모리 셀 B의 문턱값 전압 Vth3과 메모리 셀 A의 문턱값 전압 Vth2와의 차를 이용하여 「데이터 3」을 정의하고, 메모리 셀 B의 문턱값 전압 Vth4와 메모리 셀 A의 문턱값 전압 Vth2와의 차를 이용하여 「데이터 4」를 정의하며, 메모리 셀 B의 문턱값 전압 Vth4와 메모리 셀 A의 문턱값 전압 Vth3과의 차를 이용하여 「데이터 5」를 정의하고 있다.
또한, 도 14에 나타내는 바와 같이, 메모리 셀 A의 문턱값 전압 Vth2와 메모리 셀 B의 문턱값 전압 Vth1과의 차를 이용하여 「데이터 6」을 정의하고, 메모리 셀 A의 문턱값 전압 Vth3과 메모리 셀 B의 문턱값 전압 Vth1과의 차를 이용하여 「데이터 7」을 정의하며, 메모리 셀 A의 문턱값 전압 Vth4와 메모리 셀 B의 문턱값 전압 Vth1과의 차를 이용하여 「데이터 8」을 정의하고 있다. 또한, 메모리 셀 A의 문턱값 전압 Vth3과 메모리 셀 B의 문턱값 전압 Vth2와의 차를 이용하여 「데이터 9」를 정의하고, 메모리 셀 A의 문턱값 전압 Vth4와 메모리 셀 B의 문턱값 전압 Vth2와의 차를 이용하여 「데이터 10」을 정의하며, 메모리 셀 A의 문턱값 전압 Vth4와 메모리 셀 B의 문턱값 전압 Vth3과의 차를 이용하여 「데이터 11」을 정의하고 있다.
도 15는, 본 실시형태에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 표이다. 도 15에 나타내는 표에서는, 메모리 셀 A의 문턱값 전압, 메모리 셀 B의 문턱값 전압, 메모리 셀 B의 문턱값 전압과 메모리 셀 A의 문턱값 전압과의 차의 범위 하한값과 범위 상한값, 및 데이터의 대응 관계를 나타내고 있다. 또한, 분해능 r, 및 차분 축소율 A에 관해서는 실시형태 1에서 설명한 경우와 마찬가지이다.
도 15에 나타내는 바와 같이, 「데이터 0」은 메모리 셀 B의 문턱값 전압 Vth2와 메모리 셀 A의 문턱값 전압 Vth1과의 차를 이용하여 정의되며, 이때의 범위 하한값은 「r」, 범위 상한값은 「A*r」이다. 「데이터 1」은 메모리 셀 B의 문턱값 전압 Vth3과 메모리 셀 A의 문턱값 전압 Vth1과의 차를 이용하여 정의되며, 이때의 범위 하한값은 「A*r+r」, 범위 상한값은 「A*(A*r+r)」이다. 「데이터 2」는 메모리 셀 B의 문턱값 전압 Vth4와 메모리 셀 A의 문턱값 전압 Vth1과의 차를 이용하여 정의되며, 이때의 범위 하한값은 「A*(A*r+r)+r」, 범위 상한값은 「A*[A*(A*r+r)+r]」이다.
또한, 「데이터 3」은 메모리 셀 B의 문턱값 전압 Vth3과 메모리 셀 A의 문턱값 전압 Vth2와의 차를 이용하여 정의되며, 이때의 범위 하한값은 「A*r」, 범위 상한값은 「A*r*r」이다. 「데이터 4」는 메모리 셀 B의 문턱값 전압 Vth4와 메모리 셀 A의 문턱값 전압 Vth2와의 차를 이용하여 정의되며, 이때의 범위 하한값은 「A*(A*r+r)」, 범위 상한값은 「A*A*(A*r+r)」이다. 「데이터 5」는 메모리 셀 B의 문턱값 전압 Vth4와 메모리 셀 A의 문턱값 전압 Vth3과의 차를 이용하여 정의되며, 이때의 범위 하한값은 「A*A*r」, 범위 상한값은 「A*A*A*r」이다.
또한, 도 15에서는, 데이터 0∼5의 정의 예에 있어서의 범위 하한값 및 범위 상한값을 일례로서 나타내고 있지만, 데이터 6∼11의 정의 예에 있어서의 범위 하한값 및 범위 상한값에 관해서도 마찬가지로 정의할 수 있다.
또한, 본 실시형태에서는, 도 14에 나타낸 「데이터 0」의 문턱값 전압 차의 절대값과 「데이터 6」의 문턱값 전압 차의 절대값이 동일한 값이 되지만, 이들 데이터는 각각의 메모리 셀 A, B의 문턱값 전압의 크기를 이용하여 구별할 수 있다. 다시 말해, 각각의 문턱값 전압은, Vth1＜Vth2＜Vth3＜Vth4의 관계를 가진다. 따라서, 메모리 셀 A의 문턱값 전압이 메모리 셀 B의 문턱값 전압보다 작은 경우, 다시 말해, 메모리 셀 A의 문턱값 전압이 Vth1, 메모리 셀 B의 문턱값 전압이 Vth2인 경우는, 「데이터 0」으로 판정할 수 있다. 반대로, 메모리 셀 A의 문턱값 전압이 메모리 셀 B의 문턱값 전압보다 큰 경우, 다시 말해, 메모리 셀 A의 문턱값 전압이 Vth2, 메모리 셀 B의 문턱값 전압이 Vth1인 경우는, 「데이터 6」으로 판정할 수 있다.
또한, 본 실시형태에서는, 「데이터 0」과 「데이터 6」은, 각각의 메모리 셀 A, B의 문턱값 전압 차의 양·음을 이용하여 구별해도 된다. 다시 말해, 「(메모리 셀 B의 문턱값 전압)-(메모리 셀 A의 문턱값 전압)」을 계산했을 때에, 양의 값을 나타내는 경우는 「데이터 0」으로 판정하고, 음의 값을 나타내는 경우는 「데이터 6」으로 판정해도 된다.
데이터 1과 데이터 7의 관계, 데이터 2와 데이터 8의 관계, 데이터 3과 데이터 9의 관계, 데이터 4와 데이터 10의 관계, 데이터 5와 데이터 11의 관계에 관해서도 마찬가지이다.
실시형태 2에서는, 메모리 셀 A의 문턱값 전압 Vth1과 메모리 셀 B의 문턱값 전압 Vth1을 각각 기준 문턱값 전압으로서 이용하고 있었지만, 본 실시형태에서는 각각의 메모리 셀에 설정된 복수의 문턱값 전압 Vth1∼Vth4를 각각 기준 문턱값 전압으로서 이용하고 있다. 환언하면, 본 실시형태에서는, 메모리 셀 A의 복수의 문턱값 전압 Vth1∼Vth4와 메모리 셀 B의 복수의 문턱값 전압 Vth1∼Vth4의 조합 패턴을 이용하여 데이터를 정의하고 있다. 따라서, 메모리 셀 쌍에 저장되는 데이터량을 실시형태 2의 경우보다 증가시킬 수 있다.
도 16은, 본 실시형태에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이며, 각각의 데이터 0∼5를 정의하고 있는 문턱값 전압 차의 범위를 나타내고 있다. 구체적으로는, 도 15의 표에 나타낸 각각의 데이터 0∼5에 대응하는 문턱값 전압 차의 범위(다시 말해, 범위 하한값에서부터 범위 상한값까지의 범위)를 도시하고 있다.
본 실시형태에서는, 데이터를 정의할 때에 각각의 데이터에 대응하는 문턱값 전압 차의 범위가 서로 겹치지 않도록 정의하는 것이 바람직하다. 그러나 각각의 메모리 셀에 정의되는 문턱값 전압 Vth에 따라서는, 각각의 데이터에 대응하는 문턱값 전압 차의 범위가 서로 겹치는 경우가 있다. 예를 들면, 도 16에 나타내는 데이터 정의 예에서는, 각각의 데이터를 정의하는 문턱값 전압 차의 범위의 일부가 서로 겹쳐져 있다. 일례를 들면, 데이터 1의 문턱값 전압 차의 범위와 데이터 3의 문턱값 전압 차의 범위가, 문턱값 전압 차 「A*r+r」에서부터 「A*r*r」의 범위로 중복되어 있다.
이러한 문턱값 전압 차의 범위의 중복은, 예를 들면 정기적으로 데이터를 리프레시(refresh) 함으로써 해소할 수 있다. 도 17은, 리프레시 동작을 설명하기 위한 도면이다. 도 17에 나타내는 바와 같이, 각각의 메모리 셀에 데이터를 기록한 후, 환언하면, 각각의 메모리 셀에 문턱값 전압을 설정한 후, 각각의 데이터를 정의하고 있는 문턱값 전압 차 △Vth의 값은 시간의 경과와 함께 저하해 간다(도 4의 오른쪽 도면 참조). 데이터를 기록한 직후는, 각각의 데이터를 정의하고 있는 문턱값 전압 차 △Vth는 다른 데이터 영역에 들어가 있지 않다. 그러나 시간의 경과와 함께 문턱값 전압 차 △Vth가 저하하면, 문턱값 전압 차 △Vth가 데이터 경계를 지나쳐서 다른 데이터 영역에 들어가 버린다(도 17의 파선을 참조).
도 17에 나타내는 리프레시 동작에서는, 문턱값 전압 차 △Vth가 데이터 경계를 지나치기 전에 리프레시 동작을 실시하여, 문턱값 전압 차 △Vth를 초기값으로 되돌리고 있다. 다시 말해, 도 17에 나타내는 리프레시 동작에서는, 메모리 셀 쌍에 기록되어 있는 데이터가 개변(改變)되기 전(즉, 문턱값 전압 차 △Vth가 데이터 경계를 지나치기 전)에 한 번 데이터를 판독하여 데이터를 확인하고, 그 후, 동일한 데이터를 다시 한 번 메모리 셀 쌍에 기록하고 있다.
상술한 리프레시 동작을 실시함으로써, 각각의 데이터를 정의하고 있는 문턱값 전압 차 △Vth가 서로 중복되는 것을 회피할 수 있다. 환언하면, 정기적으로 리프레시 동작을 실시하여 문턱값 전압 차 △Vth를 초기값으로 되돌림으로써, 각각의 데이터를 정의하고 있는 문턱값 전압 차 △Vth의 폭을 실질적으로 좁게 할 수 있다. 따라서, 각각의 데이터를 정의하고 있는 문턱값 전압 차 △Vth가 서로 중복되는 것을 회피할 수 있다.
구체 예를 들어 설명하면, 도 16의 데이터 1은, 데이터를 기록한 직후의 문턱값 전압 차가 「A*(A*r+r)」(범위 상한값)이지만, 이 문턱값 전압 차는 시간의 경과와 함께 저하해 간다. 본 실시형태에서는, 이 문턱값 전압 차가 데이터 3의 범위 상한값인 「A*A*r」에 도달하기 전에 리프레시 동작을 실시함으로써, 데이터 1의 문턱값 전압 차가 데이터 3의 문턱값 전압 차의 범위에 들어가는 것을 회피할 수 있다.
또한, 본 실시형태에 따른 반도체 기억장치에서는, 메모리 셀 쌍에 저장되는 데이터는 또한, 메모리 셀 A의 복수의 문턱값 전압 Vth1∼Vth4와 메모리 셀 B의 복수의 문턱값 전압 Vth1∼Vth4를 이용하여 산출되는 각각의 문턱값 전압의 합을 이용하여 정의해도 된다.
상술한 바와 같이, 본 실시형태에서는, 데이터를 정의할 때에 각각의 데이터에 대응하는 문턱값 전압 차의 범위가 서로 겹치지 않도록 정의하는 것이 바람직하다. 그러나 각각의 메모리 셀에 정의되는 문턱값 전압 Vth에 따라서는, 각각의 데이터에 대응하는 문턱값 전압 차의 범위가 서로 겹치는 경우가 있다(도 16 참조).
본 실시형태에서는, 각각의 메모리 셀의 문턱값 전압의 차에 더해, 각각의 메모리 셀의 문턱값 전압의 합을 이용하여 각각의 데이터를 정의함으로써, 이러한 문제를 해소할 수 있다.
즉, 각각의 데이터 1∼5를 정의하고 있는 문턱값 전압의 합의 범위는, 도 16에 나타낸 데이터 1∼5를 정의하고 있는 문턱값 전압 차의 범위와 비교하여, 데이터를 정의하고 있는 범위가 고전압 측으로 시프트(shift)한다. 따라서, 데이터를 정의하고 있는 문턱값 전압의 합을 구함으로써, 데이터를 정의하고 있는 문턱값 전압의 범위를 시프트시킬 수 있고, 각각의 데이터를 정의하고 있는 문턱값 전압의 차와 합의 범위를 서로 중복하지 않도록 할 수 있다.
이와 같이, 문턱값 전압의 차와 문턱값 전압의 합을 조합하여 데이터를 정의함으로써, 각각의 데이터를 정의하고 있는 문턱값 전압 차의 범위가 중복되는 경우라도, 각각의 데이터를 일의적으로 정의할 수 있다.
<실시형태 4>
다음으로, 실시형태 4에 관하여 설명한다. 도 18은, 실시형태 4에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다. 실시형태 4에 따른 반도체 기억장치는, 실시형태 1∼3에 따른 반도체 기억장치와 비교하여, 음의 문턱값 전압을 이용하여 데이터를 정의하고 있는 점이 다르다. 이것 이외는 실시형태 1∼3에서 설명한 반도체 기억장치와 마찬가지이므로, 중복된 설명은 생략한다.
본 실시형태에 따른 반도체 기억장치는, 메모리 셀 A와 메모리 셀 B를 구비하는 메모리 셀 쌍을 하나의 메모리 유닛으로 하여, 이 하나의 메모리 유닛(메모리 셀 쌍)에 다치의 데이터를 저장하고 있다. 구체적으로는, 도 18에 나타내는 바와 같이, 한쪽 메모리 셀 A에 기준 문턱값 전압 Vth1을 설정하고, 다른쪽 메모리 셀 B에 복수의 문턱값 전압 Vth2∼Vth4를 설정하고 있다. 각각의 데이터는, 메모리 셀 B의 각각의 문턱값 전압 Vth2∼Vth4와 메모리 셀 A의 문턱값 전압 Vth1과의 각각의 차 △Vth1∼△Vth3을 이용하여 정의된다.
도 18에 나타내는 바와 같이, 각각의 문턱값 전압 Vth1∼Vth4는, 문턱값 전압 Vth1, 문턱값 전압 Vth2, 문턱값 전압 Vth3, 문턱값 전압 Vth4의 순서로 낮아지도록 설정되어 있다. 각각의 문턱값 전압 Vth1∼Vth4는 음의 값이다. 따라서, 문턱값 전압 차 △Vth1은, △Vth1=Vth1-Vth2를 이용하여, 문턱값 전압 차 △Vth2는, △Vth2=Vth1-Vth3을 이용하여, 문턱값 전압 차 △Vth3은, △Vth3=Vth1-Vth4를 이용하여, 각각 구할 수 있다.
또한, 각각의 문턱값 전압 Vth1∼Vth4가 음의 값인 점 이외는, 실시형태 1(도 4∼도 6 참조)에서 설명한 경우와 마찬가지이므로, 중복된 설명은 생략한다.
도 19는, 본 실시형태에 따른 반도체 기억장치에 있어서의 데이터 정의 예를 나타내는 도면이다. 도 19에 나타내는 데이터 정의 예에서는, 메모리 셀 쌍을 구성하는 2개의 메모리 셀 A, B 중 한쪽 메모리 셀의 문턱값 전압을 양의 값으로 하고, 다른쪽 메모리 셀의 문턱값 전압을 음의 값으로 하고 있다.
예를 들면, 메모리 셀 A에 양의 문턱값 전압 Vth1을 설정하고, 메모리 셀 B에 음의 문턱값 전압 Vth1'∼Vth4'를 설정한 경우는, 다음과 같이 데이터를 정의할 수 있다. 즉, 메모리 셀 A의 문턱값 전압 Vth1을 기준 문턱값 전압으로 하여, 이 기준 문턱값 전압 Vth1과 메모리 셀 B의 복수의 문턱값 전압 Vth1'∼Vth4'의 각각과의 차를 이용함으로써 데이터를 정의할 수 있다. 도 19에 나타내는 예에서는, 문턱값 전압 차 △Vth1∼△Vth4를 이용하여 합계 4치의 데이터를 정의할 수 있다.
또한, 도 19에 나타내는 바와 같이, 메모리 셀 A에 양의 문턱값 전압 Vth1∼Vth4를 설정하고, 메모리 셀 B에 음의 문턱값 전압 Vth1'∼Vth4'를 설정한 경우는, 이들 문턱값 전압의 조합을 이용하여 데이터를 정의할 수 있다. 이 경우의 데이터의 정의 방법에 관해서는, 실시형태 3에서 설명한 경우(도 14 참조)와 마찬가지이므로 중복된 설명은 생략한다. 또한, 본 실시형태처럼, 한쪽 메모리 셀의 문턱값 전압을 양의 값으로 하고, 다른쪽 메모리 셀의 문턱값 전압을 음의 값으로 한 경우는, 문턱값 전압 Vth1과 문턱값 전압 Vth1'을 이용하여 데이터를 정의할 수 있으므로, 도 14의 표에 나타내는 「무효」인 부분에 데이터를 정의할 수 있다. 따라서, 도 19처럼, 메모리 셀 A에 양의 문턱값 전압 Vth1∼Vth4를 설정하고, 메모리 셀 B에 음의 문턱값 전압 Vth1'∼Vth4'를 설정한 경우는, 합계로 16치의 데이터를 정의할 수 있다.
<실시형태 5>
다음으로, 실시형태 5에 관하여 설명한다. 도 20은, 실시형태 5에 따른 반도체 기억장치가 구비하는 메모리 컨트롤러의 구성 예를 나타내는 블록도이다. 도 20에 나타내는 바와 같이, 본 실시형태에 따른 반도체 기억장치는, 메모리 컨트롤러(13a)가 타이머(28)를 구비하는 점이 실시형태 1∼4와 다르다. 이것 이외는 실시형태 1∼4에서 설명한 반도체 기억장치와 마찬가지이므로, 중복된 설명은 생략한다.
도 20에 나타내는 바와 같이, 본 실시형태에 따른 메모리 컨트롤러(13a)는 타이머(28)를 구비하고 있다. 타이머(28)는, 각각의 메모리 셀에 데이터를 기록한 시점에서부터의 경과 시간을 계측한다. 메모리 컨트롤러(13a)는, 데이터를 판독할 때, 문턱값 전압 검출부(12)(도 8 참조)에서 검출된 각각의 메모리 셀의 문턱값 전압의 차와, 타이머로 계측된 경과 시간을 이용하여, 메모리 셀 쌍에 저장되어 있는 데이터를 판독한다.
도 21에 나타내는 데이터 정의 예와 같이, 데이터를 기록한 후, 타이밍 t1에서 판독된 문턱값 전압 차 △Vth1의 값과, 타이밍 t2에서 판독된 문턱값 전압 차 △Vth2의 값이 동일한 전압값인 경우는, 문턱값 전압 차 △Vth1로 정의되는 데이터와 문턱값 전압 차 △Vth2로 정의되는 데이터를 구별할 수 없다.
본 실시형태에서는 이러한 문제를 해결하기 위하여, 메모리 컨트롤러(13a)에 타이머(28)를 설치하여, 각각의 메모리 셀에 데이터를 기록한 시점에서부터의 경과 시간 t1, t2를 계측하고 있다. 그리고 데이터를 판독할 때에, 문턱값 전압 차 △Vth1, △Vth2에 더해, 타이머(28)로 계측된 경과시간 t1, t2를 이용하고 있으므로, 문턱값 전압 차 △Vth1과 문턱값 전압 차 △Vth2가 동일한 값이라도, 문턱값 전압 차 △Vth1로 정의되는 데이터와 문턱값 전압 차 △Vth2로 정의되는 데이터를 구별할 수 있다.
또한, 타이머(28)를 설치한 경우는, 도 17에 나타낸 리프레시 동작(실시형태 3 참조)의 타이밍을 적절하게 판단할 수 있다.
또한, 타이머(28)는 메모리 셀 쌍마다 경과 시간을 계측하도록 구성해도 되고, 또한 소정 수의 메모리 셀 쌍마다 경과 시간을 계측하도록 구성해도 되며, 또한 메모리 셀 어레이 전체로 경과 시간을 계측하도록 구성해도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다는 것은 말할 필요도 없다.
1 반도체 기억장치
11 메모리 어레이
12 문턱값 전압 검출부
13, 13a 메모리 컨트롤러
14_1∼14_n 메모리 셀 쌍
21 문턱값 전압 결정부
22 메모리 셀 제어부
23 전압 차 산출부
24 데이터 변환부
28 타이머

Claims (12)

  1. 복수의 메모리 셀을 구비하는 반도체 기억장치로서,
    상기 복수의 메모리 셀은 제1 메모리 셀과 제2 메모리 셀을 구비하는 메모리 셀 쌍을 복수 가지며,
    상기 제1 메모리 셀은 적어도 하나의 문턱값 전압을 설정 가능하게 구성되어 있고,
    상기 제2 메모리 셀은 복수의 문턱값 전압을 설정 가능하게 구성되어 있으며,
    상기 메모리 셀 쌍에 저장되는 각각의 데이터는, 상기 제2 메모리 셀의 상기 각각의 문턱값 전압과 상기 제1 메모리 셀의 상기 문턱값 전압과의 각각의 차를 이용하여 정의되는,
    반도체 기억장치.
  2. 청구항 1에 있어서,
    상기 제1 메모리 셀은 제1 문턱값 전압을 설정 가능하게 구성되어 있고,
    상기 제2 메모리 셀은 상기 복수의 문턱값 전압으로서 제2 내지 제4 문턱값 전압을 설정 가능하게 구성되어 있으며,
    상기 메모리 셀 쌍에 저장되는 각각의 데이터는, 상기 제2 문턱값 전압과 상기 제1 문턱값 전압과의 차, 상기 제3 문턱값 전압과 상기 제1 문턱값 전압과의 차, 및 상기 제4 문턱값 전압과 상기 제1 문턱값 전압과의 차를 이용하여 정의되는,
    반도체 기억장치.
  3. 청구항 2에 있어서,
    상기 제1 내지 제4 문턱값 전압은, 상기 제1 문턱값 전압, 상기 제2 문턱값 전압, 상기 제3 문턱값 전압, 상기 제4 문턱값 전압의 순서로 높아지도록 설정되어 있고, 또한, 상기 제2 문턱값 전압과 상기 제1 문턱값 전압의 차, 상기 제3 문턱값 전압과 상기 제2 문턱값 전압의 차, 상기 제4 문턱값 전압과 상기 제3 문턱값 전압의 차의 순서로 전압 차가 커지도록 설정되는, 반도체 기억장치.
  4. 청구항 1에 있어서,
    상기 제1 메모리 셀은 기준 문턱값 전압과 복수의 문턱값 전압을 설정 가능하게 구성되어 있고,
    상기 제2 메모리 셀은 기준 문턱값 전압과 복수의 문턱값 전압을 설정 가능하게 구성되어 있으며,
    상기 메모리 셀 쌍에 저장되는 각각의 데이터는, 상기 제2 메모리 셀의 상기 각각의 문턱값 전압과 상기 제1 메모리 셀의 상기 기준 문턱값 전압과의 각각의 차, 및 상기 제1 메모리 셀의 상기 각각의 문턱값 전압과 상기 제2 메모리 셀의 상기 기준 문턱값 전압과의 각각의 차를 이용하여 정의되는,
    반도체 기억장치.
  5. 청구항 4에 있어서,
    상기 제1 메모리 셀은 상기 기준 문턱값 전압으로서 제1 문턱값 전압을, 상기 복수의 문턱값 전압으로서 제2 내지 제4 문턱값 전압을 설정 가능하게 구성되어 있고,
    상기 제2 메모리 셀은 상기 기준 문턱값 전압으로서 제5 문턱값 전압을, 상기 복수의 문턱값 전압으로서 제6 내지 제8 문턱값 전압을 설정 가능하게 구성되어 있으며,
    상기 메모리 셀 쌍에 저장되는 각각의 데이터는, 상기 제6 문턱값 전압과 상기 제1 문턱값 전압의 차, 상기 제7 문턱값 전압과 상기 제1 문턱값 전압의 차, 및 상기 제8 문턱값 전압과 상기 제1 문턱값 전압의 차, 및, 상기 제2 문턱값 전압과 상기 제5 문턱값 전압의 차, 상기 제3 문턱값 전압과 상기 제5 문턱값 전압의 차, 및 상기 제4 문턱값 전압과 상기 제5 문턱값 전압의 차를 이용하여 정의되는,
    반도체 기억장치.
  6. 청구항 1에 있어서,
    상기 제1 및 제2 메모리 셀은 각각, 복수의 문턱값 전압을 설정 가능하게 구성되어 있고,
    상기 메모리 셀 쌍에 저장되는 각각의 데이터는, 상기 제1 메모리 셀의 상기 복수의 문턱값 전압과 상기 제2 메모리 셀의 상기 복수의 문턱값 전압을 이용하여 산출되는 각각의 문턱값 전압의 차를 이용하여 정의되는,
    반도체 기억장치.
  7. 청구항 6에 있어서,
    상기 메모리 셀 쌍에 저장되는 각각의 데이터는 또한, 상기 제1 메모리 셀의 상기 복수의 문턱값 전압과 상기 제2 메모리 셀의 상기 복수의 문턱값 전압을 이용하여 산출된 각각의 문턱값 전압의 합을 이용하여 정의되는, 반도체 기억장치.
  8. 청구항 1에 있어서,
    상기 제1 및 제2 메모리 셀의 문턱값 전압이 모두 양의 값, 또는 모두 음의 값인, 반도체 기억장치.
  9. 청구항 1에 있어서,
    상기 제1 및 제2 메모리 셀 중 한쪽 문턱값 전압이 양의 값이고, 다른쪽 문턱값 전압이 음의 값인, 반도체 기억장치.
  10. 청구항 1에 있어서,
    상기 반도체 기억장치는 또한,
    상기 복수의 메모리 셀의 문턱값 전압을 검출하는 문턱값 전압 검출부와,
    상기 복수의 메모리 셀을 제어하는 메모리 컨트롤러를 구비하며,
    상기 메모리 컨트롤러는, 상기 문턱값 전압 검출부로 검출된 상기 제2 메모리 셀의 상기 각각의 문턱값 전압과 상기 제1 메모리 셀의 상기 문턱값 전압과의 각각의 차를 이용하여, 상기 메모리 셀 쌍에 저장되어 있는 데이터를 판독하는,
    반도체 기억장치.
  11. 청구항 10에 있어서,
    상기 반도체 기억장치는 또한, 상기 제1 및 제2 메모리 셀에 데이터가 기록된 시점으로부터의 경과 시간을 계측하는 타이머를 구비하며,
    상기 메모리 컨트롤러는, 상기 문턱값 전압 검출부로 검출된 상기 제2 메모리 셀의 상기 각각의 문턱값 전압과 상기 제1 메모리 셀의 상기 문턱값 전압과의 각각의 차, 및 상기 타이머로 계측된 상기 경과 시간을 이용하여, 상기 메모리 셀 쌍에 저장되어 있는 데이터를 판독하는,
    반도체 기억장치.
  12. 복수의 메모리 셀을 구비하는 반도체 기억장치에 있어서의 데이터의 정의 방법으로서,
    상기 복수의 메모리 셀은 제1 메모리 셀과 제2 메모리 셀을 구비하는 메모리 셀 쌍을 복수 가지며,
    상기 제1 메모리 셀은 적어도 하나의 문턱값 전압을 설정 가능하게 구성되어 있고,
    상기 제2 메모리 셀은 복수의 문턱값 전압을 설정 가능하게 구성되어 있으며,
    상기 메모리 셀 쌍에 저장되는 각각의 데이터는, 상기 제2 메모리 셀의 상기 각각의 문턱값 전압과 상기 제1 메모리 셀의 상기 문턱값 전압과의 각각의 차를 이용하여 정의되는,
    반도체 기억장치에 있어서의 데이터의 정의 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001101879A (ja) 1999-09-28 2001-04-13 Hitachi Ltd 半導体記憶装置
US20060239073A1 (en) * 2005-04-15 2006-10-26 Kabushiki Kaisha Toshiba Semiconductor memory device
US20070121376A1 (en) * 2005-11-21 2007-05-31 Kabushiki Kaisha Toshiba Semiconductor memory device and data write method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60041199D1 (de) * 2000-12-29 2009-02-05 St Microelectronics Srl Programmierverfahren für nichtflüchtigen Speicher
US20040066692A1 (en) * 2001-02-21 2004-04-08 Noriyuki Matsui Multi-valued nonvolatile semiconductor storage
JP2004103089A (ja) * 2002-09-06 2004-04-02 Sharp Corp 不揮発性半導体記憶装置およびその再書き込み方法
US6847550B2 (en) * 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
JP3878573B2 (ja) * 2003-04-16 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
JP2004355726A (ja) * 2003-05-29 2004-12-16 Nippon Telegr & Teleph Corp <Ntt> メモリ回路およびそのデータ読出方法
JP4253309B2 (ja) * 2005-03-18 2009-04-08 株式会社東芝 半導体記憶装置
JP2006127762A (ja) * 2006-02-06 2006-05-18 Toshiba Corp 記憶装置の制御方法
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
JP2012203957A (ja) * 2011-03-25 2012-10-22 Toshiba Corp メモリシステム
EP3035337B1 (en) * 2013-08-15 2018-11-21 Renesas Electronics Corporation Semiconductor device
US10073982B2 (en) * 2013-08-15 2018-09-11 Renesas Electronics Corporation Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001101879A (ja) 1999-09-28 2001-04-13 Hitachi Ltd 半導体記憶装置
US20060239073A1 (en) * 2005-04-15 2006-10-26 Kabushiki Kaisha Toshiba Semiconductor memory device
US20070121376A1 (en) * 2005-11-21 2007-05-31 Kabushiki Kaisha Toshiba Semiconductor memory device and data write method thereof

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