KR20190051852A - 기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체 - Google Patents

기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체 Download PDF

Info

Publication number
KR20190051852A
KR20190051852A KR1020180134830A KR20180134830A KR20190051852A KR 20190051852 A KR20190051852 A KR 20190051852A KR 1020180134830 A KR1020180134830 A KR 1020180134830A KR 20180134830 A KR20180134830 A KR 20180134830A KR 20190051852 A KR20190051852 A KR 20190051852A
Authority
KR
South Korea
Prior art keywords
liquid
solvent
substrate
isocyanate
film
Prior art date
Application number
KR1020180134830A
Other languages
English (en)
Other versions
KR102380981B1 (ko
Inventor
다츠야 야마구치
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190051852A publication Critical patent/KR20190051852A/ko
Application granted granted Critical
Publication of KR102380981B1 publication Critical patent/KR102380981B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05B—SPRAYING APPARATUS; ATOMISING APPARATUS; NOZZLES
    • B05B1/00—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means
    • B05B1/24—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means incorporating means for heating the liquid or other fluent material, e.g. electrically
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05B—SPRAYING APPARATUS; ATOMISING APPARATUS; NOZZLES
    • B05B1/00—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means
    • B05B1/30—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means designed to control volume of flow, e.g. with adjustable passages
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B08—CLEANING
    • B08B—CLEANING IN GENERAL; PREVENTION OF FOULING IN GENERAL
    • B08B7/00—Cleaning by methods not provided for in a single other subclass or a single group in this subclass
    • B08B7/0014—Cleaning by methods not provided for in a single other subclass or a single group in this subclass by incorporation in a layer which is removed with the contaminants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67051—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing using mainly spraying means, e.g. nozzles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

본 발명은, 비교적 용이하게 제거하는 것이 가능하고, 요소 결합을 갖는 중합체막을 형성하는 것이 가능한 기판 처리 장치 등을 제공한다. 기판 처리 장치(8)에 있어서, 적재대(81)에는 반도체 장치를 제조하기 위한 기판(W)이 적재되고, 제1 액체 공급부(87B)는 이소시아네이트와 용제를 포함하는 제1 원료 용액의 공급을 행하고, 제2 액체 공급부(87A)는 아민과 용제를 포함하는 제2 원료 용액의 공급을 행한다. 제1 원료 용액과 제2 원료 용액이 합류해서 혼합액이 얻어지는 액체 유로(861)의 말단부에 설치된 노즐부(86)로부터는, 기판(W)의 표면에 요소 결합을 갖는 중합체막을 형성하기 위해서 혼합액을 공급한다. 이 중합체막은 반도체 장치의 제조 공정에서 일시적으로 사용된 후, 해중합에 의해 제거된다.

Description

기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체{SUBSTRATE PROCESSING APPARATUS, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND STORAGE MEDIUM}
본 발명은 반도체 장치의 제조 공정에서 일시적으로 사용되는 막을 형성하는 기술에 관한 것이다.
반도체 장치의 제조 공정에서는, 희생막이라고 불리는 막을 사용하는 경우가 있다. 희생막은, 제조 공정에서 일시적으로 사용되지만, 도중에 제거되어, 제품인 반도체 장치에는 포함되지 않는 막이다. 희생막의 예로서는, 레지스트 마스크에 대응해서 당해 마스크의 하층측에 형성되는 중간 마스크, 듀얼 다마신에 있어서 트렌치와 비아 홀을 분리하기 위해서 사용되는 패턴 마스크(후술하는 하드 마스크) 등, 다양한 목적으로 이용되는 것이 알려져 있다.
또한, 반도체 장치의 제조 공정에서 일시적으로 사용되는 부재의 예로서, 예를 들어 다공질의 저유전율막에 대하여 플라스마 에칭 등을 이용한 가공을 행할 때, 저유전율막의 구멍부 내에 수지를 매립함으로써, 유전율 상승을 야기하는 손상을 억제하는 기술도 제안되어 있다(특허문헌 1).
한편, 사용 후의 희생막이나 저유전율막의 구멍부 내에 매립된 수지 등은, 제조 중의 반도체 장치로부터 제거할 필요가 있다. 이때 플라스마 등, 반도체 장치를 구성하는 재료에 손상을 끼칠 우려가 있는 방법을 사용하지 않고 제거하는 것이 가능한 희생막이나 구멍부에의 매립되는 물질을 선택하는 것이 바람직하다.
본원의 발명자는, 이와 같은 과제를 해결하기 위해서, 비교적 용이하게 제거하는 것이 가능한 희생막이나 저유전율막의 구멍부 내에 매립 가능한 재료의 선택이나, 당해 재료를 사용해서 제조 중의 반도체 장치의 표면에 막을 형성하는 기술의 개발을 행하고 있다.
여기서 특허문헌 2에는, 각각, 경화 지연제를 첨가한 이소시아네이트와 아민 화합물을 혼합하고 나서 천장이나 벽 등의 시공 대상에 분사함으로써, 폴리우레아 수지의 도장을 행하는 기술이 기재되어 있다. 그러나, 당해 특허문헌 2에 기재된 기술은, 반도체 장치의 제조와는 기술 분야가 크게 상이하여, 반도체 장치의 제조 공정에서 폴리우레아 수지를 사용하는 기술의 기재나 시사는 눈에 띄지 않는다.
미국 특허 제9,414,445호: 제4란 제34행 내지 41행, 제13란 제51행 내지 53행, 클레임 1 일본 특허 공개 제2016-163860호 공보: 청구항 1, 2, 단락 0047 내지 0049, 도 1
본 발명은 이러한 사정 하에 이루어진 것이며, 그 목적은, 비교적 용이하게 제거하는 것이 가능하고, 반도체 장치를 제조하기 위한 기판에 대하여, 요소 결합을 갖는 중합체막을 형성하는 것이 가능한 기판 처리 장치, 반도체 장치의 제조 방법, 및 이 방법을 기억한 기억 매체를 제공하는 데 있다.
본 발명의 기판 처리 장치는, 반도체 장치를 제조하기 위해서 기판의 처리를 행하는 기판 처리 장치에 있어서,
기판이 적재되는 적재대와,
상기 적재대 상의 기판에 요소 결합을 갖는 중합체막의 형성을 행하기 위한 제1 액체의 공급을 행하는 제1 액체 공급부와,
상기 제1 액체와 반응하는 제2 액체의 공급을 행하는 제2 액체 공급부와,
상기 제1 액체 공급부로부터 공급된 제1 액체와, 상기 제2 액체 공급부로부터 공급된 제2 액체가 합류해서 혼합액이 얻어지는 액체 유로의 말단부에 설치되어, 상기 적재대 상의 기판의 표면에 상기 중합체막을 형성하기 위해서, 당해 기판에 상기 혼합액을 공급하는 노즐부를 구비하고,
상기 중합체막은, 상기 반도체 장치의 제조 공정에서 일시적으로 사용된 후, 해중합에 의해 제거된다.
또한, 반도체 장치를 제조하기 위해서 기판의 처리를 행하는 기판 처리 방법은, 상기 기판에 요소 결합을 갖는 중합체막의 형성을 행하기 위한 제1 액체와, 상기 제1 액체와 반응하는 제2 액체를 액체 유로 내에서 혼합하여, 혼합액을 얻는 공정과, 상기 액체 유로의 말단부에 설치된 노즐부로부터 기판에 상기 혼합액을 공급하여, 당해 기판의 표면에 요소 결합을 갖는 중합체막을 형성하는 공정과, 상기 반도체 장치의 제조 공정에서 일시적으로 사용된 후의 상기 중합체막을, 해중합에 의해 제거하는 공정을 포함한다.
또한, 본 발명은, 반도체 장치를 제조하기 위해서 기판의 처리를 행하는 기판 처리 장치에 사용되는 컴퓨터 프로그램을 기억하는 기억 매체로서, 상기 컴퓨터 프로그램은, 상기 기판 처리 장치에서 상기 반도체 장치의 제조 방법을 실행시키기 위한 스텝군이 짜여져 있다.
본 발명에 따르면, 각각, 기판에 요소 결합을 갖는 중합체막의 형성을 행하기 위한 제1, 제2 액체를 액체 유로 내에서 혼합하고 나서 기판에 공급하므로, 이들 액체의 혼합비를 변화시켜, 요소 결합을 갖는 중합체가 형성될 때까지의 시간이나 중합체막의 막 두께를 조정하면서 기판의 표면에서 중합체막을 형성할 수 있다.
도 1은 요소 결합을 갖는 중합체로 이루어지는 희생막을 사용하는 반도체 장치의 제조 방법을 도시하는 설명도이다.
도 2는 저유전율막에 상기 요소 결합을 갖는 중합체를 일시적으로 매립하는 반도체 장치의 제조 방법을 도시하는 설명도이다.
도 3은 요소 결합을 갖는 중합체를 공중합 반응에 의해 생성하는 모습을 도시하는 설명도이다.
도 4는 요소 결합을 갖는 중합체가 올리고머로 되는 반응을 도시하는 설명도이다.
도 5는 2급 아민을 사용해서 요소 결합을 갖는 중합체를 생성하는 모습을 도시하는 설명도이다.
도 6은 일 실시형태에 따른 폴리요소막 형성 모듈의 종단 측면도이다.
도 7은 상기 폴리요소막 형성 모듈의 제1 작용도이다.
도 8은 상기 폴리요소막 형성 모듈의 제2 작용도이다.
도 9는 다른 실시 형태에 관한 폴리요소막 형성 모듈의 제1 작용도이다.
도 10은 다른 실시 형태에 관한 폴리요소막 형성 모듈의 제2 작용도이다.
도 11은 다른 실시 형태에 관한 폴리요소막 형성 모듈의 제3 작용도이다.
도 12는 노즐부의 변형예를 도시하는 설명도이다.
도 13은 이소시아네이트의 자기 중합에 의해 요소 결합을 갖는 중합체를 생성하는 반응을 도시하는 설명도이다.
도 14는 자기 중합을 이용한 폴리요소막 형성 모듈의 구성예이다.
도 15는 폴리요소막의 원료가 되는 혼합액을 제조하고 나서의 경과 시간의 영향을 나타내는 실험 결과이다.
도 16은 혼합액 내에 폴리요소가 생성하는 과정을 나타내는 실험 결과이다.
도 17은 형성 방법이 상이한 폴리요소막의 외관 사진이다.
본 발명의 실시 형태에 관한 기판 처리 장치인 폴리요소막 형성 모듈(8)의 구체적인 구성을 설명하기 전에, 종래 채용되지 않았던, 요소 결합을 갖는 중합체로 이루어지는 중합체막(이하, 「폴리요소막」이라고도 함)을 이용해서 반도체 장치를 제조하는 공정에 대해, 몇몇 예를 든다.
제1 예로서, 도 1은, 다공질의 저유전율막(20)을 에칭할 때의 희생막으로서 폴리요소막을 사용하는 예를 나타내고 있다.
도 1의 (a) 중에 나타내는 부호 11은, 예를 들어 하층측의 층간 절연막, 12는 층간 절연막(11)에 매립된 배선 재료, 13은 에칭 시의 스토퍼의 기능을 갖는 에칭 스토퍼막이다. 에칭 스토퍼막(13)은, 예를 들어 SiC(탄화규소)나 SiCN(탄화질화규소) 등에 의해 형성되어 있다.
에칭 스토퍼막(13) 상에는, 층간 절연막인 저유전율막(20)이 형성되어 있다. 저유전율막(20)으로서는, 이 예에서는 SiOC막이 사용되고, SiOC막은 예를 들어 DEMS(Diethoxymethylsilane)를 플라스마화해서 CVD(Chemical Vapor Deposition)법에 의해 성막된다. 따라서, 저유전율막(20)은 주성분으로서, 실리콘, 탄소 및 산소를 포함하고 있다. 또한 하층측의 층간 절연막(11)에 대해서도 예를 들어 SiOC막이 사용된다.
본 예에서는, 기판인 웨이퍼(W)의 표면에 형성된 제조 도중의 반도체 장치를 구성하는 저유전율막(20)에 대하여, 비아 홀(201)이나 트렌치(배선 매립용 홈)(202)를 형성하는 경우에 대해서 설명한다.
도 1의 (a)에는, 이미 설명한 저유전율막(20)의 표면에, 트렌치(202)에 대응할 부위가 개구되는 예를 들어 TiN(티타늄나이트라이드)막으로 이루어지는 에칭용 패턴 마스크인 하드 마스크(22)가 형성되어 있다.
이들 하드 마스크(22) 및 저유전율막(20)의 상면측에, 비아 홀을 에칭할 때의 희생막으로서 사용되는 폴리요소막(23)이 형성된다. 본 예의 폴리요소막(23)은, 후술하는 폴리요소막 형성 모듈(8)을 사용하여, 웨이퍼(W)의 표면에, 폴리요소의 원료(아민 및 이소시아네이트)를 포함하는 혼합액을 공급함으로써 형성된다.
또한 당해 폴리요소막(23)의 상면측에는, 비아 홀에 대응할 부위가 개구되도록 패터닝된 SiO2(산화실리콘)막으로 이루어지는 마스크막(24)이 형성되어 있다.
상술한 적층 구조가 형성된 웨이퍼(W)에 대하여, 마스크막(24)을 마스크로서 사용하여, 예를 들어 CH3F 가스의 플라스마에 의한 폴리요소막(23)의 에칭을 행한다. 이어서, 산소 가스 플라스마에 의해 마스크막(24)을 제거한 후, 폴리요소막(23)을 에칭 마스크로서 사용하여, 예를 들어 C6F6 가스의 플라스마 가스에 의한 저유전율막(20)의 에칭에 의해, 저유전율막(20)에 비아 홀(201)의 형성을 행한다(도 1의 (b)).
그 후, 비아 홀(201)의 저부의 에칭 스토퍼막(13)을 플라스마(SiC막의 경우에는 CF4 가스 플라스마)에 의해 에칭한다.
이상으로 설명한 각 처리에서, 이 단계까지 행하여지는 처리는, 폴리요소가 해중합하는 온도보다도 낮은 온도에서 실시되는 것이 필요하다.
이어서, 희생막으로서 사용한 폴리요소막(23)을 제거한다(도 1의 (c)). 후술하는 바와 같이, 폴리요소막(23)은 가열을 하면 아민에 해중합해서 증발시킬 수 있다.
이어서 비아 홀(201)을 형성한 프로세스와 마찬가지로 하여, 하드 마스크(22)를 사용해서 저유전율막(20)을 에칭함으로써, 비아 홀(201)을 둘러싸는 영역에 트렌치(202)를 형성할 수 있다(도 1의 (d)).
그 후, 황산, 과산화수소수 및 물을 혼합한 에칭액을 사용한 습식 에칭에 의해, 하드 마스크(22)를 제거하고, 이어서 비아 홀(201) 및 트렌치(202)에 구리를 매립하여, CMP(Chemical Mechanical Polishing)에 의해 여분의 구리를 제거함으로써 구리 배선을 형성할 수 있다.
이어서, 도 2를 참조하면서 제2 예에 대해서 설명한다. 제2 예는, 다공질의 저유전율막(20)에 형성되어 있는 다수의 구멍부(21) 내에 매립하는 물질로서 폴리요소를 사용한다. 도 2의 (a) 내지 (d)의 각 도면에서, 도 1의 (a) 내지 (d)를 사용해서 설명한 것과 공통의 구성 요소에는, 도 1에서 사용한 것과 공통의 부호를 붙이고 있다.
도 2의 (a)에는, 도 1의 (a)를 사용해서 설명한 예와 마찬가지로, 층간 절연막(11) 및 배선 재료(12)의 상면측에, 에칭 스토퍼막(13)을 개재해서 저유전율막(20)이 적층된 상태를 나타내고 있다. 당해 저유전율막(20) 내에는, 다수의 구멍부(21)가 형성되어 있는 모습을 매우 모식적으로 나타내고 있다.
당해 저유전율막(20)이 형성된 웨이퍼(W)에 대하여, 폴리요소의 원료(아민 및 이소시아네이트)를 포함하는 혼합액을 공급하면, 혼합액이 각 저유전율막(20) 내에 침투한 후, 경화해서 폴리요소가 매립된 상태로 된다(도 2의 (b)). 저유전율막(20) 내에 침투하지 않고, 저유전율막(20)의 표면에서 혼합액이 경화하여 형성된 폴리요소막(23)은, 가열에 의해 해중합시켜 제거해도 되고, 도 1을 사용해서 설명한 예와 마찬가지로 희생막으로서 사용해도 된다.
본 예에서는, 막 형상의 저유전율막(20)에 형성된 구멍부(21) 내에 폴리요소를 매립하는 처리에 대해서도, 폴리요소막을 형성하는 처리(요소 결합을 갖는 중합체막을 형성하는 처리)에 포함된다.
구멍부(21) 내에의 폴리요소의 매립을 마치면, 도 1의 (a), (b)를 사용해서 설명한 하드 마스크(22), 마스크막(24)을 이용해서(폴리요소막(23)을 희생막으로서 사용하는 경우에는, 당해 폴리요소막(23)도 이용해서), 저유전율막(20)의 에칭을 행하여, 비아 홀(201)과 트렌치(202)를 형성하고, 트렌치(202)의 저부에 노출되어 있는 에칭 스토퍼막(13)을 제거한다(도 2의 (c)).
이들 저유전율막(20)이나 그 상층측의 하드 마스크(22), 마스크막(24)을 에칭에 의해 제거할 때, 각종 플라스마나 에칭액과 저유전율막(20)이 접촉해도, 구멍부(21) 내에 매립된 폴리요소에 의해 저유전율막(20)을 보호할 수 있다.
이렇게 해서 저유전율막(20)에 비아 홀(201) 및 트렌치(202)를 형성하면, 웨이퍼(W)를 가열해서 저유전율막(20)의 구멍부(21)에 매립되어 있는 폴리요소를 해중합시켜 제거한다(도 2의 (d)).
폴리요소가 제거되어 다공질막으로 돌아간 저유전율막(20)에 대하여, 구리 배선을 형성하는 처리에 대해서는 도 1의 (d)를 사용해서 설명한 적층 구조의 예와 마찬가지이다.
이상, 폴리요소막을 새롭게 이용해서 반도체 장치를 제조하는 공정의 예에 대해서, 도 1, 2를 참조하면서 설명하였다.
이밖에, 폴리요소막은, 도 1의 (d)에 도시한 하드 마스크(22)의 제거 시에 비아 홀(201)이나 트렌치(202)에 매립해서 저유전율막(20)을 보호하기 위한 매립부를 형성할 목적이나, 핀형의 FET(Field Effect Transistor)에 이온 주입을 행할 때, 다른 영역을 보호하는 마스크를 형성할 목적 등으로 일시적으로 사용할 수도 있다.
이어서 도 3 내지 5를 참조하면서, 폴리요소막(23)을 형성하기 위한 폴리요소의 예에 대해서 설명해 둔다.
예를 들어 도 3에 도시한 바와 같이, 폴리요소는 이소시아네이트와 아민을 사용해서 공중합에 의해 생성할 수 있다. R, R'(치환기)는 예를 들어 알킬기(직쇄상 알킬기 또는 환상 알킬기) 또는 아릴기이며, n은 2 이상의 정수이다.
이소시아네이트로서는, 예를 들어 지환식 화합물, 지방족 화합물, 방향족 화합물 등을 사용할 수 있다. 지환식 화합물로서는, 예를 들어 1,3-비스(이소시아네이토메틸)시클로헥산(H6XDI)을, 지방족 화합물로서는, 예를 들어 헥사메틸렌디이소시아네이트를 각각 들 수 있다.
아민으로서는, 예를 들어 지환식 화합물 또는 지방족 화합물을 사용할 수 있고, 지환식 화합물로서는, 예를 들어 1,3-비스(아미노메틸)시클로헥산(H6XDA)을, 지방족 화합물로서는, 예를 들어 1,12-디아미노도데칸(DAD)을 각각 들 수 있다.
이어서, 이소시아네이트와 아민의 반응의 베리에이션에 대해서 설명해 둔다. 당해 반응에서는, 도 4의 (a) 내지 (d)에 도시하는 바와 같이, 원료 모노머로서 1관능성 분자를 사용해도 된다.
또한 도 5의 (a), (b)에 도시하는 바와 같이, 이소시아네이트와 2급 아민을 사용해도 되고, 이 경우에 생성되는 중합체에 포함되는 결합도 요소 결합으로, 폴리요소가 얻어진다.
상술한 폴리요소는, 가열함으로써 아민에 해중합해서 증발하여, 제조 중의 반도체 장치로부터 제거할 수 있다. 웨이퍼(W) 상에 이미 형성되어 있는 소자 부분, 특히 구리 배선에 악영향을 주지 않도록 하기 위해서는, 400℃ 미만, 예를 들어 390℃ 이하, 적합하게는 300 내지 350℃에서 가열하는 것이 바람직하다.
폴리요소의 해중합을 행하는 시간, 예를 들어 300℃ 내지 400℃에서 가열하는 시간은, 소자에 대한 열적 대미지를 억제한다는 관점에서, 예를 들어 5분 이하가 바람직하다. 따라서 가열 레시피의 바람직한 예로서는, 350℃, 5분 이하를 들 수 있다. 가열의 방법으로서는, 적외선 램프를 사용해도 되고, 히터를 내장한 적재대 상에 웨이퍼(W)를 얹어 가열하도록 해도 된다. 가열 분위기는 예를 들어 질소 가스 분위기 등의 불활성 가스 분위기로 된다.
이렇게 폴리요소는, 가열하는 것만으로 해중합하여, 증발시켜서 제거할 수 있으므로, 에칭 가스의 플라스마나 에칭액에 제조 중의 반도체 장치를 노출시킬 경우와 비교해서 용이하게 제거하는 것이 가능하여, 반도체 장치를 구성하는 재료에 손상을 끼칠 우려가 작다.
한편, 이소시아네이트와 아민은, 단시간에 반응하는 것으로 알려져 있어, 이소시아네이트나 아민을 포함하는 용액을 사용해서 폴리요소막(23)을 형성하는 경우에는, 어떠한 방법에 의해 웨이퍼(W)의 표면에 이들 용액을 공급하면 되는지가 문제가 된다.
웨이퍼(W)에 대하여 폴리요소의 원료를 공급하는 배관 내에서, 이소시아네이트와 아민을 그대로 혼합해버리면, 배관 내에서 폴리요소가 형성되어, 배관의 폐색을 일으킬 우려가 있다.
이 점에서, 웨이퍼(W)에 대하여, 이소시아네이트나 아민을 포함하는 용액을 교대로 공급하여, 웨이퍼(W)의 표면에서 이소시아네이트와 아민을 접촉시키는 방법을 생각할 수도 있다. 그러나 후술하는 비교예에 나타내는 바와 같이, 이 방법에서는, 폴리요소막(23)의 막 두께의 제어가 어렵고, 또한 웨이퍼(W)의 면내에서 균일한 막 두께의 폴리요소막(23)을 형성하는 것도 곤란한 것을 알았다.
그래서 본 예에서는, 이소시아네이트와 용제를 포함하는 용액(제1 액체)과, 아민과 용제를 포함하는 용액(제2 액체)을 노즐 배관(액체 유로)(861) 에서 혼합하고, 그 결과 얻어진 혼합액을 웨이퍼(W)에 공급한다. 이 방법에 의해, 노즐 배관(861)의 폐색의 발생을 억제하면서, 막 두께의 제어성이 좋고, 막 두께가 균일한 폴리요소막(23)을 형성할 수 있는 것을 알았다.
이하, 도 6을 참조하면서, 폴리요소막(23)의 형성을 행하는 기판 처리 장치인 폴리요소막 형성 모듈(8)의 구성예에 대해서 설명한다.
도 6에 도시하는, 부호 81은, 웨이퍼(W)를 흡착 보유 지지해서 회전 기구(80)에 의해 회전하는 적재대인 진공 척, 82는, 컵 모듈, 85는, 컵 모듈(82)의 본체를 이루고, 회전하는 웨이퍼(W)로부터 비산한 액체를 받아서, 저면측으로부터 외부로 배출하는 환상의 홈을 구비한 외부 컵, 83은, 하방으로 신장되는 외주벽 및 내주벽이, 외부 컵(85)의 홈측을 향해서 신장되도록 통 형상으로 형성된 가이드 부재이다. 또한, 동도면의 부호 84는, 전체 둘레에 걸쳐서 배기, 배액을 행할 수 있도록 외부 컵(85)과 상기 외주벽의 사이에 형성된 배출 공간이며, 배출 공간(84)의 하방측은 기액 분리를 행할 수 있는 구조로 되어 있다.
외부 컵(85)이나 가이드 부재(83)는, 본 예의 컵에 상당하고 있다.
또한 도 6에 도시하는 바와 같이, 적재대(81)에 보유 지지된 웨이퍼(W)의 회전 중심의 상방측에는, 웨이퍼(W)에 대하여 폴리요소막(23)의 원료인 이소시아네이트 및 아민을 포함하는 용액(후술하는 혼합액)을 공급하는 노즐부(86)가 배치된다. 예를 들어 노즐부(86)는, 도시하지 않은 구동 기구에 접속되어, 웨이퍼(W)의 중심의 상방 위치와 외부 컵(85)의 외측의 위치의 사이를 자유롭게 이동할 수 있다.
노즐부(86)는, 노즐 배관(861)의 말단부에 설치되어 있는 한편, 노즐 배관(861)의 상류측에는, 각각, 개폐 밸브(V1, V2), 및 유량 조절부(871, 872)를 거쳐서 아민 용액 공급부(제2 액체 공급부)(87A), 이소시아네이트 용액 공급부(제1 액체 공급부)(87B)가 접속되어 있다.
이소시아네이트 용액 공급부(87B)는, 폴리요소의 원료가 되는 이미 설명한 이소시아네이트와 용제를 포함하는 제1 액체인 이소시아네이트 용액을 저류한 저류 탱크나, 질소 가스 등의 불활성 가스에 의해, 저류 탱크 내의 이소시아네이트 용액을 압송하는 압송 기구 등을 포함하고 있다.
이소시아네이트를 용해하는 용제는, 아세톤이나 메틸에틸케톤 등, 케톤기를 포함하는 용제가 적합하지만, 그 밖에, 노르말헥산이나 시클로헥산 등의 탄화수소계 용제, 톨루엔 등의 방향족계 용제, 에탄올이나 프로판올 등의 알코올계 용제 등이어도 된다.
또한, 이소시아네이트 용액 중의 이소시아네이트 농도는, 1 내지 40wt％의 범위 내의 농도를 예시 할 수 있다.
한편, 아민 용액 공급부(87A)에 대해서도, 폴리요소의 원료가 되는 이미 설명한 아민과 용제를 포함하는 제2 액체인 아민 용액을 저류한 저류 탱크나, 질소 가스 등의 불활성 가스에 의해, 저류 탱크 내의 아민 용액을 압송하는 압송 기구 등을 포함하고 있다.
아민을 용해하는 용제나, 아민 용액 중의 아민 농도에 대해서는, 이소시아네이트 용액의 경우와 마찬가지이므로, 반복 설명을 생략한다.
여기서 후술하는 참고예에 실험 결과를 나타내는 바와 같이, 본 발명의 발명자는, 이소시아네이트를 용제와 혼합한 직후(제조 직후)의 이소시아네이트 용액과, 아민을 용제와 혼합한 직후(제조 직후)의 아민 용액을 혼합하면, 이소시아네이트나 아민이 용제에 의해 희석되어 있음에도 불구하고, 혼합 직후에 폴리요소가 생성해서 고화되어버리는 경우가 있는 것을 알아내었다.
이에 반해, 제조하고 나서 60분 이상 경과한 이소시아네이트 용액, 아민 용액에 대해서는, 혼합 직후의 폴리요소의 생성은 확인되지 않고, 천천히 시간을 두고 폴리요소가 생성되어, 백탁되는 현상이 나타났다.
그래서 본 예의 폴리요소막 형성 모듈(8)에서는, 이소시아네이트 용액 공급부(87B), 아민 용액 공급부(87A)에 각각 저류되어 있는 이소시아네이트 용액, 아민 용액은, 용제와 혼합하고 나서 60분 이상 경과한 것을 사용한다. 그리고, 이들 이소시아네이트 용액, 아민 용액을 노즐 배관(861)에 공급하여, 노즐 배관(861) 내에서 이들 용액의 혼합액을 얻는다. 그 결과, 노즐 배관(861)의 폐색이 발생해버릴 정도의 단시간에 폴리요소의 생성이 진행되는 것을 억제할 수 있다.
또한 본 예의 노즐 배관(861)에는, 이미 설명한 아민 용액 공급부(87A)나 이소시아네이트 용액 공급부(87B)의 접속 위치보다도 상류측의 위치에서, 개폐 밸브(V3) 및 유량 조절부(881)를 거쳐서, 웨이퍼(W)에 공급되는 혼합액의 농도 조절을 행하는 희석 용제의 공급을 행하기 위한 용제 공급부(88)가 접속되어 있다.
용제 공급부(88)에는, 혼합액 내의 이소시아네이트나 아민의 농도를 조절하기 위한 용제를 저류한 저류 탱크나, 저류 탱크 내의 용제의 송액을 행하는 펌프 등이 설치되어 있다.
노즐 배관(861) 내의 혼합액(이소시아네이트 용액과 아민 용액의 혼합액)과 서로 혼합되는 것이 가능하면, 용제 공급부(88)로부터 공급되는 희석 용제는, 이소시아네이트 용액이나 아민 용액 중의 용제와 동일해도 되고, 이들 용액 중의 용제와는 상이한 용제이어도 된다.
또한 본 예의 폴리요소막 형성 모듈(8)에 있어서, 상술한 용제 공급부(88)에는 이미 설명한 노즐 배관(861)측과는 상이한 세정 용제 배관(883)이 접속되어 있다. 세정 용제 배관(883)에는, 유량 조절부(882) 및 개폐 밸브(V4)를 거쳐서, 세정 용제 노즐(821, 822)이 접속되어 있다. 세정 용제 노즐(821, 822)은, 용제 공급부(88) 내의 용제를, 컵 모듈(82) 내에 부착된 혼합액을 세정 제거하기 위한 세정 용제로서 공급하는 역할을 한다.
도 6에 도시하는 바와 같이, 세정 용제 노즐(821)은, 적재대(81)에 보유 지지된 웨이퍼(W)의 외측에 위치하는 가이드 부재(83)의 상면을 향해서 세정 용액을 공급한다. 한편, 세정 용제 노즐(822)은, 외부 컵(85)의 내벽면을 향해서 세정 용액을 공급한다.
세정 용제 노즐(821, 822)은, 각각, 컵 모듈(82)의 둘레 방향을 따라, 서로 간격을 두고 복수개 설치되어 있다. 이 구성에 의해, 세정 용제 노즐(821, 822)로부터 공급되는 세정 용제는, 가이드 부재(83)의 상면 및 외부 컵(85)의 내벽면에 골고루 공급되어 이들 영역의 세정을 행할 수 있다.
이상으로 설명한 구성을 구비하는 폴리요소막 형성 모듈(8)에는 제어부(800)가 설치되어 있다. 이 제어부(800)는, 프로그램을 저장한 기억 매체 및 CPU로 이루어지는 컴퓨터로서 구성되어 있다. 프로그램에는 제어부(800)로부터 폴리요소막 형성 모듈(8)의 각 부에 제어 신호를 보내어, 웨이퍼(W)의 표면에 폴리요소막(23)을 형성하는 처리를 실행하기 위한 명령(스텝군)이 짜여져 있다.
보다 구체적으로는, 제어부(800)는, 웨이퍼(W)의 단위 시간당 회전수나, 노즐부(86)의 수평, 승강 이동, 노즐부(86)나 세정 용제 노즐(821, 822)에 대한 이소시아네이트 용액, 아민 용액, 용제(희석 용제, 세정 용제)의 공급·단절, 유량 조절 등의 각종 제어에 필요한 동작을 실행한다. 이 프로그램은, 예를 들어 하드 디스크, 콤팩트 디스크, 마그네트 옵티컬 디스크 또는 메모리 카드 등의 기억 매체에 저장된다.
특히 본 예의 제어부(800)는, 예를 들어 하기 표 1에 나타낸 바와 같이, 폴리요소막(23)의 막 두께와, 이소시아네이트 용액, 아민 용액, 및 희석 용제의 각 공급 유량과의 대응 관계를 기억 매체 내에 기억하고 있다. 후술하는 실시예에 실험 결과를 나타내는 바와 같이, 웨이퍼(W)에 부착되는 혼합액의 중량에 따라, 웨이퍼(W)의 표면에 형성되는 폴리요소막(23)의 막 두께를 변화시키는 것이 가능한 것을 알았다.
즉, 웨이퍼(W)의 회전수를 일정하게 유지한 상태에서는, 노즐부(86)로부터 웨이퍼(W)에 공급되는 혼합액(희석 용제로 희석되어 있는 경우를 포함함)의 유량이나, 혼합액 내의 이소시아네이트나 아민의 농도가 폴리요소막(23)의 막 두께를 결정하는 파라미터가 된다.
본 예의 폴리요소막 형성 모듈(8)에서는, 터치 패널 등의 인터페이스를 통해서, 오퍼레이터가 웨이퍼(W)에 형성해야 할 폴리요소막(23)의 목표 막 두께를 선택하면, 표 1의 대응 관계에 기초하여, 폴리요소막 형성 모듈(8)의 동작 조건이 설정된 레시피에 각 용액, 희석 용제의 유량이 판독되어, 이 레시피에 기초하여 유량 조절부(872, 871, 881)의 유량 설정이 행하여진다.
이 관점에서, 제어부(800)는, 본 예의 유량 설정부의 기능을 구비하고 있다.
(표 1)
Figure pat00001
이하, 도 7, 8을 참조하면서, 상술한 구성을 구비한 폴리요소막 형성 모듈(8)의 작용에 대해서 설명한다.
먼저, 폴리요소막 형성 모듈(8)이 배치된 하우징 내에, 외부의 웨이퍼 반송 기구를 사용해서 처리 대상의 웨이퍼(W)가 반입되어, 적재대(81)에 전달된다. 그 후, 웨이퍼(W)의 중심의 상방측에 노즐부(86)를 이동시킴과 함께, 웨이퍼(W)를 회전시킨다.
웨이퍼(W)가 미리 설정된 회전수에 도달하면, 미리 레시피에 판독된 유량으로 이소시아네이트 용액 공급부(87B), 아민 용액 공급부(87A)로부터 이소시아네이트 용액, 아민 용액을 공급한다. 그 결과, 이들 용액이 노즐 배관(861) 내에서 혼합되어 혼합액이 되고, 노즐부(86)를 통해서 웨이퍼(W)의 표면을 향해서 토출된다. 또한, 용제 공급부(88)로부터 희석 용제가 공급되는 설정이 이루어져 있는 경우에는, 추가로 희석 용제를 사용해서 농도 조절된 혼합액이 웨이퍼(W)를 향해서 토출된다(도 7).
이때, 이소시아네이트 용액 공급부(87B), 아민 용액 공급부(87A)로부터 공급되는 이소시아네이트 용액, 아민 용액은 각각, 제조를 행하고 나서 60분 이상 경과한 것을 사용하고 있는 것이 바람직하다. 이에 의해, 급속한 폴리요소의 형성을 억제하여, 노즐 배관(861)을 폐색시키지 않고 혼합액의 상태로 웨이퍼(W)의 표면에 폴리요소막(23)의 원료를 공급할 수 있다.
단, 이소시아네이트나 아민이 충분하게 희박하다는 등의 이유에 의해, 폴리요소의 형성이 느린 경우에는, 제조 후 60분 미만의 각 용액의 사용을 금지하는 것은 아니다.
노즐부(86)로부터 웨이퍼(W)의 중심부에 공급된 혼합액은, 웨이퍼(W)의 회전에 수반하는 원심력을 받아서 그 전체면에 전개된다. 웨이퍼(W)의 전체면을 덮는 혼합액 내에서는 이소시아네이트와 아민의 반응이 진행되어, 폴리요소막(23)이 형성되어 간다. 이때, 혼합액 내의 용제가 휘발해서 이소시아네이트 및 아민의 농도가 상승함으로써, 웨이퍼(W) 표면에서의 상기 반응의 속도를 향상시킬 수 있다. 소정 시간, 혼합액의 공급을 행하였으면, 혼합액의 공급을 정지한다.
또한 혼합액의 공급 정지 후에는, 웨이퍼(W)의 회전에 의해 혼합액의 전량이 웨이퍼(W)로부터 원심 탈액되어버리지 않도록, 웨이퍼(W)의 회전수를 저하시키거나, 웨이퍼(W)의 회전을 정지하거나 해도 된다.
한편, 회전하는 웨이퍼(W)에 공급된 혼합액의 일부는, 주위로 비산되어, 외측의 가이드 부재(83)의 표면이나 외부 컵(85)의 내벽면에 부착된다. 그래서, 도 8에 도시하는 바와 같이, 세정 용제 노즐(821, 822)로부터 이들 면에 세정 용제를 공급하고, 이들 면에서 막 형상으로 고화된 폴리요소가 되기 전의 혼합액을 세정 용제로 재용해하여, 외부로 배출한다(도 8).
이미 설명한 바와 같이 제조해서 60분 이상 경과한 이소시아네이트 용액, 아민 용액을 사용하면, 혼합 후, 용제가 휘발된 상태에서도 10분 정도에 걸쳐 천천히 폴리요소의 형성이 진행되어 나간다. 그래서, 본 예의 폴리요소막 형성 모듈(8)에서는, 노즐 배관(861) 내에서 이소시아네이트 용액과 아민 용액의 혼합액을 얻고 나서 10분이 경과하기 전에, 가이드 부재(83)나 외부 컵(85)에 부착된 혼합액을 충분한 양의 세정 용제를 사용해서 씻어낸다.
이 세정에 의해, 컵 모듈(82)을 구성하는 가이드 부재(83), 외부 컵(85)의 표면에서의 폴리요소의 부착을 억제하여, 컵 모듈(82) 내의 유로의 폐색의 발생을 억제할 수 있다. 또한, 충분량의 용제로 희석된 혼합액은, 폴리요소가 형성되어도 유동성을 유지할 수 있으므로, 배액 유로에 배출된 후, 배액 처리가 행하여지는 처리 조까지의 배액의 이송에 지장은 없다.
도 8에는, 폴리요소막(23)이 형성된 후(또는 폴리요소막(23)을 형성하고 있는 도중)의 웨이퍼(W)를, 회전을 정지한 적재대(81)에 보유 지지한 상태에서, 세정 용제 노즐(821, 822)로부터 세정 용액을 공급하고 있는 상태를 도시하고 있다.
이 예와는 달리, 적재대(81)의 회전을 정지하면, 웨이퍼(W)를 폴리요소막 형성 모듈(8)로부터 외부로 반출하여, 이미 설명한 10분이 경과하기 전에 세정 용제 노즐(821, 822)로부터 세정 용액을 공급해서 컵 모듈(82)의 세정을 행해도 된다.
혼합액의 공급에 사용한 노즐부(86)는, 예를 들어 대기 위치까지 이동시킨 후, 용제 공급부(88)로부터 노즐 배관(861)에 용제만을 흘려서 노즐 배관(861) 내에 잔존하는 혼합액의 배출, 세정을 행한다. 이 세정도, 노즐 배관(861) 내에서 혼합액을 얻고 나서 10분 이내에 행하는 것이 바람직하다.
이렇게 해서 폴리요소막(23)이 형성된 웨이퍼(W)에 대하여, 필요에 따라 가열 처리를 행하여 폴리요소막(23)의 막 두께 조정을 행한다(이미 설명한 도 2의 (b)의 설명 참조). 그 후, 폴리요소막(23)의 형성 후에 실시하는 각종 처리(플라스마나 에칭액을 사용한 에칭 처리, 이온 주입 처리 등)를 행한다.
폴리요소막(23)을 이용한 처리를 마친 웨이퍼(W)는, 도시하지 않은 열처리 장치 내에서, 이미 설명한 300℃ 내지 400℃의 범위 내의 온도에서 가열되어 폴리요소막(23)을 해중합시켜, 증발한 아민을 배기한다.
폴리요소막(23)의 해중합을 행하는 처리는, 가열부를 구비한 적재대 상에 웨이퍼(W)를 적재해서 가열을 행하는 매엽식 열처리 장치를 사용해도 된다. 또한, 다수매의 웨이퍼(W)를 보유 지지한 웨이퍼 보트를 석영관 내에 삽입하고, 석영관의 주위에 배치된 가열부를 사용해서 복사열에 의해 웨이퍼(W)를 가열하는, 공지된 종형 열처리 장치를 사용해도 된다.
본 실시 형태에 관한 폴리요소막 형성 모듈(8)에 의하면, 이하의 효과가 있다. 각각, 용제로 희석된 이소시아네이트 및 아민의 용액을 노즐 배관(861) 내에서 혼합하고 나서 웨이퍼(W)에 공급하므로, 폴리요소가 형성될 때까지의 시간을 조정하면서 웨이퍼(W)의 표면에서 폴리요소막(23)을 형성할 수 있다.
여기서, 도 9 내지 11에 도시하는 바와 같이, 폴리요소막 형성 모듈(8)에는 가열부를 설치해도 된다. 이들 도면에는, 가열부로서, 적재대(81)에 보유 지지된 웨이퍼(W)의 하방측에, 적외선을 조사해서 웨이퍼(W)의 가열을 행하는 가열용 LED(발광 다이오드)(89)를 설치한 예를 나타내고 있다.
가열부를 사용하는 경우에는, 웨이퍼(W)의 표면에 혼합액을 공급하고 나서, 폴리요소막(23)이 형성될 때까지의 시간을 단축할 수 있다.
그래서, 도 6 등을 사용해서 설명한 세정 용제 노즐(821, 822)의 설치를 생략할 수도 있다.
이 경우에는, 노즐부(86)로부터 회전하는 웨이퍼(W)에 혼합액을 공급하고(도 9), 이어서 혼합액의 공급을 정지하고 나서 가열용 LED(89)를 사용해서 웨이퍼(W)를 가열함으로써, 단시간에 폴리요소막(23)을 형성한다. 이때, 웨이퍼(W)의 회전수를 낮추거나, 회전을 정지하거나 해도 된다. 적외선의 지향성이 높은 가열용 LED(89)를 사용함으로써, 컵 모듈(82)측에 비산된 혼합액에 대해서는, 폴리요소의 형성의 진행이 느린 상태를 유지할 수 있다.
그 후, 폴리요소막(23)이 형성된 웨이퍼(W)를 회전시켜, 당해 웨이퍼(W)의 표면에, 노즐부(86)를 통해서 용제를 단독으로 공급한다(도 11 중의 세정 용제 250). 웨이퍼(W) 상의 폴리요소막(23)은 용제에 녹지 않으므로, 회전하는 웨이퍼(W)의 표면에 공급된 용제는, 그대로 주위로 비산된다. 한편, 이미 설명한 10분 이내의 시점이라면, 혼합액은 용제에 녹으므로, 회전하는 웨이퍼(W)로부터 비산된 용제를 사용해서 컵 모듈(82)에 부착된 혼합액을 세정하여 제거할 수 있다(도 11).
또한, 웨이퍼(W)에 혼합액(230)을 공급하는 노즐부(86)의 구성은, 도 6 등에 나타낸 예에 한정되는 것도 아니다.
예를 들어 도 12에 도시하는 바와 같이, 웨이퍼(W)의 직경과 동일 정도의 길이를 갖는 막대 형상의 스캔 노즐부(86a)의 저면에, 스캔 노즐부(86a)의 길이 방향을 따라서 신장되는 슬릿 형상의 토출구를 형성하거나, 작은 구멍으로 이루어지는 복수의 토출구를 스캔 노즐부(86a)의 길이 방향을 따라 배열하여 형성하거나 해도 된다.
그리고, 예를 들어 도 12에 도시하는 바와 같이, 적재대(81)에 보유 지지된 웨이퍼(W)의 일단측으로부터, 타단측을 향해서, 혼합액(230)을 토출하는 스캔 노즐부(86a)를 스캔시키도록 웨이퍼(W)에 대하여 상대적으로 이동시킴으로써, 웨이퍼(W)의 전체면에 혼합액(230)을 도포해도 된다.
또는, 웨이퍼(W)의 직경을 따라 상기 스캔 노즐부(86a)를 배치하고, 스캔 노즐부(86a)로부터 혼합액(230)을 토출시키면서, 중심축 주위로 웨이퍼(W)와 스캔 노즐부(86a)를 상대적으로 회전시켜 혼합액(230)의 도포를 행해도 된다(도시하지 않음).
이어서, 이미 설명한 공중합 이외의 반응을 이용해서 폴리요소막(23)을 형성하는 방법에 대해서 설명한다.
도 13은, 이소시아네이트의 자기 중합에 의해 폴리요소를 생성하는 반응을 도시하고 있다. 이소시아네이트에 수분을 첨가하면, 가수분해에 의해 아민이 생성하고, 이들 이소시아네이트와 아민의 반응에 의해 폴리요소를 얻을 수 있다.
도 14는, 상술한 자기 중합을 이용해서 웨이퍼(W)에 폴리요소막(23)을 형성하는 폴리요소막 형성 모듈(8a)의 구성예를 나타내고 있다. 도 14에서, 도 6, 9 등을 사용해서 설명한 폴리요소막 형성 모듈(8)과 공통의 구성에는, 이들 도면에서 사용한 것과 공통의 부호를 붙이고 있다.
본 예의 폴리요소막 형성 모듈(8a)에 있어서, 이소시아네이트 용액 공급부(제1 액체 공급부)(87B)로부터는, 이미 설명한 폴리요소막 형성 모듈(8)과 마찬가지로, 이소시아네이트와 용제를 포함하는 이소시아네이트 용액(제1 액체)이 공급된다. 예를 들어 이소시아네이트 농도는 1 내지 40wt％로 조정된다.
한편, 본 예의 폴리요소막 형성 모듈(8a)에는, 이미 설명한 아민 용액 공급부(87A) 대신에, 수분 공급부(제2 액체 공급부)(87C)가 설치되어 있다. 수분 공급부(87C)로부터는, 이소시아네이트에 대하여 자기 중합을 진행시키기 위한 수분을 포함한 액체(제2 액체)로서, 물과 아세톤을 혼합해서 얻어진 아세톤 수용액이 공급된다. 아세톤 수용액 중의 수분의 농도는, 0.1 내지 10wt％로 조정하는 경우를 예시할 수 있다. 이 수분 농도는, 이소시아네이트의 가수분해에 의한 아민의 생성과 함께, 자기 중합에 필요한 이소시아네이트가 잔존하도록 조정된다.
수분 공급부(87C)가 아세톤 수용액을 저류한 저류 탱크나, 질소 가스 등의 불활성 가스에 의해, 저류 탱크 내의 아민 용액을 압송하는 압송 기구 등을 구비하고 있는 점은, 이소시아네이트 용액 공급부(87B)와 마찬가지이다.
이소시아네이트 용액과 아민 용액의 혼합에 수반하는 공중합 반응과 비교하여, 이소시아네이트 용액과 수분(아세톤 수용액)의 혼합에 수반하는 자기 중합 반응은, 반응 속도가 늦다.
그래서 폴리요소막 형성 모듈(8a)에는, 자기 중합 반응의 진행을 촉진하는 것을 목적으로, 노즐 배관(861) 내를 흐르는 혼합액을 가열하는 배관 히터(891)나, 적재대(81)에 보유 지지된 웨이퍼(W)의 가열을 행하는 가열용 LED(89)가 설치되어 있다.
예를 들어 배관 히터(891)는, 저항 발열체를 포함하는 테이프-히터에 의해 구성되고, 이소시아네이트 용액과 수분의 혼합 위치보다도 하류측의 배관(861)의 외면에 감겨 있다. 배관 히터(891)는, 급전부(892)에 접속되어, 노즐 배관(861)에 설치된 도시하지 않은 온도 검출부에서 검출된 온도 데이터에 기초하여, 당해 검출 온도가 미리 설정된 목표 온도에 근접하도록 배관 히터(891)에 대한 공급 전력이 조절된다.
노즐 배관(861)의 목표 온도는, 내부를 흐르는 혼합액의 온도가 60 내지 100℃의 범위 내의 온도로 되도록 설정된다.
또한, 노즐부(86)측, 이소시아네이트 용액과 수분의 혼합 위치보다도 상류측의 노즐 배관(861)이나, 이소시아네이트 용액 공급부(87B), 수분 공급부(87C)에 저류되어 있는 각 액체의 가열을 행해도 된다. 또한, 혼합액을 원하는 온도로 가열하는 것이 가능하면, 노즐부(86)측만을 가열해도 된다.
또한 후술하는 참고예에 나타내는 바와 같이, 이미 설명한 60 내지 100℃ 정도로 가열된 온도 조건 하에서 이소시아네이트와 알코올을 혼합하면, 알코올이 폴리요소의 말단과 반응하여, 자기 중합이 정지해버릴 우려가 있다. 이 관점에서, 자기 중합에 사용하는 물과 혼합하는 용제, 이소시아네이트의 용제나 농도 조절용으로 용제 공급부(88)로부터 공급되는 희석 용제는, 아세톤이나 메틸에틸케톤 등의 케톤기를 포함하는 용제를 사용하는 것이 바람직하다.
이상으로 설명한 구성을 구비하는 폴리요소막 형성 모듈(8a)을 사용하여, 노즐 배관(861)에서 혼합하고, 당해 혼합액을 가열하고 나서 회전하는 웨이퍼(W)의 표면에 공급하면, 웨이퍼(W)의 표면에서 자기 중합이 진행된다. 또한, 가열용 LED(89)를 사용해서 웨이퍼(W)의 온도를 예를 들어 250℃로 가열함으로써 자기 중합의 진행을 촉진할 수도 있다.
그 결과, 웨이퍼(W)의 표면에 폴리요소막(23)이 형성된다. 자기 중합을 이용해서 폴리요소막(23)을 형성하는 경우에도, 웨이퍼(W)를 가열하는 기간 중, 웨이퍼(W)의 회전수를 낮추거나, 회전을 정지하거나 해도 된다.
[실시예]
(실험 1)
이소시아네이트 용액, 아민 용액을 제조한 후의 경과 시간과, 이들 용액의 혼합 후의 폴리요소의 생성의 관계에 대해서 확인하였다.
A. 실험 조건
(참고예 1-1) H6XDI와 아세톤을 혼합해서 농도 10wt％의 이소시아네이트 용액을 제조하였다. 또한, H6XDA와 아세톤을 혼합해서 농도 10wt％의 아민 용액을 제조하였다. 각각의 용액을 제조하고 나서 60분 경과 후에 이소시아네이트 용액과 아민 용액을 혼합하여, 혼합 직후의 혼합액의 모습을 관찰하였다.
(참고예 1-2) 이소시아네이트 용액 및 아민 용액을 조제한 직후에 이들 용액을 혼합한 점을 제외하고, 참고예 1-1과 마찬가지의 실험을 행하였다.
B. 실험 결과
참고예 1-1, 1-2에 따른 혼합액의 외관 사진을, 각각 도 15의 (a), (b)에 나타내었다.
도 15의 (a)에 나타내는 참고예 1-1의 결과에 의하면, 이소시아네이트 용액, 아민 용액을 제조해서 60분 경과한 후에 이들 용액을 혼합해서 얻어진 혼합액에 있어서는, 급속한 폴리요소의 형성은 관찰되지 않고, 액체의 상태를 유지할 수 있었다(도 15의 (b)).
한편, 참고예 1-2의 결과에 의하면, 이소시아네이트 용액, 아민 용액을 제조한 직후에 이들 용액을 혼합해서 얻어진 혼합액에서는, 혼합 직후부터 급속한 폴리요소의 형성이 관찰되고, 순간적으로 거의 고화된 상태가 되었다.
이들 참고예 1-1, 1-2의 실험 결과로부터, 이소시아네이트, 아민을 각각 용제와 혼합한 후의 경과 시간이 60분을 경과한 용액은, 혼합해도 즉시 폴리요소의 형성은 진행되지 않아, 폴리요소막 형성 모듈(8) 내에서 사용해도 노즐 배관(861)의 폐색을 일으킬 우려가 적은 것을 알았다.
(실험 2)
참고예 1-1에서 얻어진 혼합액에 대해서, 시간의 경과에 수반하는 폴리요소의 형성의 모습을 관찰하였다.
A. 실험 조건
(참고예 2-1, 2-2, 2-3) 혼합 후 10분, 20분, 30분의 각 혼합액에 대해서 외관 관찰을 행하였다.
B. 실험 결과
참고예 2-1 내지 2-3에 따른 혼합액의 외관 사진을, 각각 도 16의 (a) 내지 (c)에 나타내었다.
혼합 후 10분이 경과한 참고예 2-1에서는, 혼합액은 투명한 액체의 상태를 유지하고, 목시 가능한 폴리요소의 형성은 확인되지 않았다(도 16의 (a)). 이어서, 혼합 후 20분이 경과한 참고예 2-2에서는, 혼합액이 약간 탁해지기 시작해서, 목시 확인이 가능할 정도로 폴리요소의 형성이 진행되기 시작한 것을 확인할 수 있었다(도 16의 (b)). 또한 혼합 후 30분이 경과한 참고예 2-3에서는, 혼합액의 백탁이 상당히 진행되었지만, 여전히 혼합액은 액체의 상태를 유지하고 있었다(도 16의 (c)).
이상의 참고예 2-1 내지 2-3에 나타내는 결과를 근거로 하면, 제조를 행하고 나서 60분 이상이 경과한 이소시아네이트 용액, 아민 용액을 사용해서 혼합액을 얻는 경우, 이들 혼합액을 혼합하고 나서 10분 이내에 컵 모듈(82)에 부착된 혼합액의 세정을 행해서 폴리요소막 형성 모듈(8)로부터 배출하면, 컵 모듈(82) 내에서의 유로의 폐색의 발생을 억제하는 것이 가능하다고 할 수 있다.
(실험 3)
기판에 대한 폴리요소 원료의 도포 방법의 차이가 폴리요소막(23)의 막 두께 제어성 등에 미치는 영향을 조사하였다.
A. 실험 조건
(실시예 3-1) 참고예 1-1과 마찬가지로 제조한 농도 1.0wt％의 이소시아네이트 용액과, 농도 1.0wt％의 아민 용액을 혼합해서 얻어진 혼합액을 사용하여, 1500rpm으로 회전하는 실험용 실리콘 기판의 표면에 500㎛l의 혼합액을 도포해서 폴리요소막(23)을 형성하였다. 그 후, 폴리요소막(23)의 막 두께 및 실리콘 기판에 대한 폴리요소 부착량을 측정하였다.
(실시예 3-2) 이소시아네이트 용액 및 아민 용액의 농도를 2.0wt％로 한 점 이외는, 실시예 3-1과 마찬가지의 실험을 행하였다.
(실시예 3-3) 이소시아네이트 용액 및 아민 용액의 농도를 2.5wt％로 한 점 이외는, 실시예 3-1과 마찬가지의 실험을 행하였다.
(실시예 3-4) 이소시아네이트 용액 및 아민 용액의 농도를 5.0wt％로 한 점 이외는, 실시예 3-1과 마찬가지의 실험을 행하였다.
(실시예 3-5) 이소시아네이트 용액 및 아민 용액의 농도를 20wt％로 한 점 이외는, 실시예 3-1과 마찬가지의 실험을 행하였다.
(비교예 3-1) 참고예 1-1과 마찬가지로 제조한, 농도 0.1wt％의 이소시아네이트 용액과, 농도 0.1wt％의 아민 용액을 각각, 혼합하지 않고 단독의 상태로 유지하였다. 제조 후, 60분 경과하고 나서, 1500rpm으로 회전하는 실험용 실리콘 기판의 표면에 100㎛l의 이소시아네이트 용액을 공급해서 도포를 행한 후, 100㎛l의 아민 용액을 공급해서 도포를 행하였다. 이들, 이소시아네이트 용액과 아민 용액의 교대 도포를 합계 10회 반복함으로써, 폴리요소막(23)을 형성하였다. 그 후, 폴리요소막(23)의 막 두께 및 실리콘 기판에 대한 폴리요소 부착량을 측정하였다.
(비교예 3-2) 이소시아네이트 용액 및 아민 용액의 농도를 0.2wt％로 한 점 이외는, 비교예 3-1과 마찬가지의 실험을 행하였다.
(비교예 3-3) 이소시아네이트 용액 및 아민 용액의 농도를 0.5wt％로 한 점 이외는, 비교예 3-1과 마찬가지의 실험을 행하였다.
(비교예 3-4) 이소시아네이트 용액 및 아민 용액의 농도를 5.0wt％로 한 점 이외는, 비교예 3-1과 마찬가지의 실험을 행하였다.
B. 실험 결과
실시예 3-1 내지 3-5, 및 비교예 3-1 내지 3-4의 결과를 표 2에 나타내었다. 또한, 실시예 3-4 및 비교예 3-4에 따른 폴리요소막(23)의 외관 사진을 도 17의 (a), (b)에 나타내었다.
(표 2)
Figure pat00002
표 2에 나타내는 결과에 의하면, 혼합액의 도포(혼합 도포)를 행한 실시예 3-1 내지 3-4에서는, 이소시아네이트 용액 및 아민 용액의 농도를 고려했을 때, 폴리요소 원료의 정미 공급량은, 비교예에 따른 교대 도포의 경우보다도 많음에도 불구하고, 얇은 막 두께의 폴리요소막(23)을 형성할 수 있었다.
또한, 도 17의 (a)에 실시예 3-4에 따른 폴리요소막(23)의 외관 사진을 예시한 바와 같이, 실시예 3-1 내지 3-5에 따른 폴리요소막(23)은, 실리콘 기판의 면내에서 비교적 균일한 막 두께의 폴리요소막(23)을 형성할 수 있었다.
이에 반해, 교대 도포를 행한 비교예 3-1 내지 3-4에서는, 이소시아네이트 용액 및 아민 용액의 농도를 고려했을 때, 폴리요소 원료의 정미 공급량은 혼합 도포의 경우보다도 적음에도 불구하고, 얇은 막 두께의 폴리요소막(23)을 형성하는 것이 곤란하였다.
또한, 도 17의 (b)에 비교예 3-4에 따른 폴리요소막(23)의 외관 사진을 예시한 바와 같이, 비교예 3-1 내지 3-4에 따른 폴리요소막(23)은, 실리콘 기판의 면내에서 폴리요소막(23)의 막 두께에 불균일이 있어, 균일한 막 두께의 폴리요소막(23)을 형성하는 것이 곤란하였다.
이상으로 확인한 실시예 3-1 내지 3-5, 비교예 3-1 내지 3-4의 실험 결과를 근거로 하면, 막 두께의 제어성이나 면내 균일성이 양호한 혼합 도포가 반도체 장치의 제조 공정에 적용하는 폴리요소막(23)의 형성에 유효한 방법이라고 할 수 있다.
W : 웨이퍼 23 : 폴리요소막
230 : 혼합액 8 : 폴리요소막 형성 모듈
81 : 적재대 82 : 컵 모듈
세정 용제 노즐
86 : 노즐부 861 : 노즐 배관
87A : 아민 용액 공급부 87B : 이소시아네이트 용액 공급부
87C : 수분 공급부 88 : 용제 공급부
891 : 배관 히터

Claims (21)

  1. 반도체 장치를 제조하기 위해서 기판의 처리를 행하는 기판 처리 장치에 있어서,
    기판이 적재되는 적재대와,
    상기 적재대 상의 기판에 요소 결합을 갖는 중합체막의 형성을 행하기 위한 제1 액체의 공급을 행하는 제1 액체 공급부와,
    상기 제1 액체와 반응하는 제2 액체의 공급을 행하는 제2 액체 공급부와,
    상기 제1 액체 공급부로부터 공급된 제1 액체와, 상기 제2 액체 공급부로부터 공급된 제2 액체가 합류해서 혼합액이 얻어지는 액체 유로의 말단부에 설치되고, 상기 적재대 상의 기판의 표면에 상기 중합체막을 형성하기 위해서, 당해 기판에 상기 혼합액을 공급하는 노즐부를 포함하고,
    상기 중합체막은 상기 반도체 장치의 제조 공정에서 일시적으로 사용된 후, 해중합에 의해 제거되는 것인 기판 처리 장치.
  2. 제1항에 있어서,
    상기 제1 액체는, 이소시아네이트와 제1 용제를 포함하고, 상기 제2 액체는, 아민과 제2 용제를 포함하고, 상기 혼합액 내의 이소시아네이트와 아민의 공중합에 의해, 상기 중합체막이 형성되는 기판 처리 장치.
  3. 제1항에 있어서,
    상기 제1 액체는, 이소시아네이트와 제3 용제를 포함하고, 상기 제2 액체는, 물을 포함하고, 상기 혼합액 내의 물과 반응한 이소시아네이트의 자기 중합에 의해, 상기 중합체막이 형성되는 기판 처리 장치.
  4. 제1항에 있어서,
    상기 액체 유로에 대하여 상기 혼합액의 농도 조절용 희석 용제의 공급을 행하는 용제 공급부를 포함하는 기판 처리 장치.
  5. 제4항에 있어서,
    상기 액체 유로에 공급되는 제1, 제2 액체 및 희석 용제의 각각의 유량 조절을 행하는 유량 조절부와,
    상기 기판에 형성되는 중합체막의 막 두께와, 상기 제1, 제2 액체 및 희석 용제의 유량과의 대응 관계에 기초하여, 상기 유량 조절부에 의해 조절되는 유량을 설정하는 유량 설정부를 포함하는 기판 처리 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 적재대는, 기판을 수평하게 보유 지지한 상태에서 중심축 주위로 회전 자유롭게 구성되고, 당해 적재대의 주위에는, 회전하는 기판으로부터 비산된 상기 혼합액을 받아서, 외부로 배출하기 위한 컵이 설치되어 있는 기판 처리 장치.
  7. 제6항에 있어서,
    상기 컵에는, 상기 컵에 부착된 혼합액을 세정하는 세정 용제를 공급하기 위한 세정 용제 노즐이 설치되어 있는 기판 처리 장치.
  8. 제6항에 있어서,
    상기 중합체막이 형성된 후의 기판의 표면에, 상기 컵에 부착된 혼합액을 세정하는 세정 용제를 공급하기 위한 세정 용제 노즐을 포함하고,
    상기 세정 용제 노즐로부터, 회전하는 기판의 표면에 세정 용제를 공급하여, 상기 컵측을 향해서 세정 용제를 비산시킴으로써, 당해 컵에 부착된 혼합액의 세정을 행하는 기판 처리 장치.
  9. 제8항에 있어서,
    상기 중합체막의 형성을 촉진하기 위해서, 상기 적재대에 적재된 기판을 가열하는 가열부를 포함하는 기판 처리 장치.
  10. 제3항에 있어서,
    상기 중합체막의 형성을 촉진하기 위해서, 상기 혼합액이 흐르는 액체 유로 및 노즐부의 적어도 한쪽을 가열하는 혼합액 가열부를 포함하는 기판 처리 장치.
  11. 제2항에 있어서,
    상기 제1 액체 및 상기 제2 액체는, 상기 이소시아네이트와 상기 제1 용제와의 혼합 또는 상기 아민과 상기 제2 용제와의 혼합이 행하여진 후, 60분 이상 경과한 것인 기판 처리 장치.
  12. 제11항에 있어서,
    상기 제1 액체와 제2 액체의 혼합에 의해 액체 유로 내에서 혼합액이 얻어지고 나서, 상기 적재대 상의 기판에 공급된 혼합액이 외부로 배출될 때까지의 시간이 10분 이내인 기판 처리 장치.
  13. 반도체 장치를 제조하기 위해서 기판의 처리를 행하는 기판 처리 방법에 있어서,
    상기 기판에 요소 결합을 갖는 중합체막의 형성을 행하기 위한 제1 액체와, 상기 제1 액체와 반응하는 제2 액체를 액체 유로 내에서 혼합하여, 혼합액을 얻는 공정과,
    상기 액체 유로의 말단부에 설치된 노즐부로부터 기판에 상기 혼합액을 공급하여, 당해 기판의 표면에 상기 중합체막을 형성하는 공정과,
    상기 반도체 장치의 제조 공정에서 일시적으로 사용된 후의 상기 중합체막을, 해중합에 의해 제거하는 공정을 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 액체는, 이소시아네이트와 제1 용제를 포함하고, 상기 제2 액체는, 아민과 제2 용제를 포함하고, 상기 혼합액 내의 이소시아네이트와 아민의 공중합에 의해, 상기 중합체막이 형성되는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 액체는, 이소시아네이트와 제3 용제를 포함하고, 상기 제2 액체는, 물을 포함하고, 상기 혼합액 내의 물과 반응한 이소시아네이트의 자기 중합에 의해, 상기 중합체막이 형성되는 반도체 장치의 제조 방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 액체 유로에 대하여, 상기 혼합액의 농도 조절용 희석 용제의 공급을 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 기판에 형성되는 중합체막의 막 두께와, 상기 제1, 제2 액체 및 희석 용제의 유량과의 대응 관계에 기초하여, 상기 중합체막이 미리 설정된 막 두께가 되도록, 상기 액체 유로에 공급되는 제1, 제2 액체 및 희석 용제의 유량 조절을 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 중합체막의 형성을 촉진하기 위해서, 상기 혼합액이 흐르는 액체 유로 및 노즐부의 적어도 한쪽을 가열하는 공정을 포함하는 반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 제1 액체 및 상기 제2 액체는, 상기 이소시아네이트와 상기 제1 용제와의 혼합 또는 상기 아민과 상기 제2 용제와의 혼합이 행하여진 후, 60분 이상 경과한 것인 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 액체와 제2 액체의 혼합에 의해 액체 유로 내에서 혼합액이 얻어지고 나서, 상기 기판에 공급된 혼합액이 당해 기판을 수용하는 기판 처리 장치의 외부로 배출될 때까지의 시간이 10분 이내인 반도체 장치의 제조 방법.
  21. 반도체 장치를 제조하기 위해서 기판의 처리를 행하는 기판 처리 장치에 사용되는 컴퓨터 프로그램을 기억하는 컴퓨터 판독 가능한 기억 매체이며,
    상기 컴퓨터 프로그램은, 상기 기판 처리 장치에서 제13항에 기재된 반도체 장치의 제조 방법을 실행시키기 위한 스텝군이 짜여져 있는 기억 매체.
KR1020180134830A 2017-11-07 2018-11-06 기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체 KR102380981B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2017-214863 2017-11-07
JP2017214863A JP6972939B2 (ja) 2017-11-07 2017-11-07 基板処理装置、半導体装置の製造方法、及び記憶媒体

Publications (2)

Publication Number Publication Date
KR20190051852A true KR20190051852A (ko) 2019-05-15
KR102380981B1 KR102380981B1 (ko) 2022-04-01

Family

ID=66327583

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180134830A KR102380981B1 (ko) 2017-11-07 2018-11-06 기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체

Country Status (4)

Country Link
US (1) US10879060B2 (ko)
JP (1) JP6972939B2 (ko)
KR (1) KR102380981B1 (ko)
TW (1) TWI736806B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7089902B2 (ja) * 2018-02-28 2022-06-23 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置、基板処理装置における処理液排出方法、基板処理装置における処理液交換方法、基板処理装置における基板処理方法
JP7242392B2 (ja) * 2019-04-16 2023-03-20 東京エレクトロン株式会社 基板処理装置
CN114173938B (zh) * 2019-07-26 2023-05-30 富士胶片株式会社 喷雾装置及喷涂方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07209864A (ja) * 1994-01-20 1995-08-11 Ulvac Japan Ltd パターン形成方法およびパターン形成装置
JP2004231932A (ja) * 2002-12-02 2004-08-19 Nitto Denko Corp 接着剤組成物、接着フィルムおよびこれを用いた半導体装置
JP2006049630A (ja) * 2004-08-05 2006-02-16 Tokyo Electron Ltd 塗布成膜装置及び塗布成膜方法
KR20060072238A (ko) * 2004-12-22 2006-06-28 동부일렉트로닉스 주식회사 레지스트 코팅 장비 및 이를 세정하는 방법
JP2014056884A (ja) * 2012-09-11 2014-03-27 Konica Minolta Inc 電子デバイスおよびその製造方法
US20140322921A1 (en) * 2013-04-26 2014-10-30 Iftikhar Ahmad Method and apparatus for microwave treatment of dielectric films
JP2016163860A (ja) 2015-03-06 2016-09-08 櫻護謨株式会社 ポリウレア樹脂の施工法及びその樹脂の携帯型施工装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3957812B2 (ja) * 1997-04-03 2007-08-15 株式会社アルバック 低比誘電性高分子膜の形成方法
JP2005292528A (ja) * 2004-04-01 2005-10-20 Jsr Corp レジスト下層膜形成組成物、レジスト下層膜およびパターン形成方法
JP2010179506A (ja) * 2009-02-04 2010-08-19 Toppan Printing Co Ltd 積層フィルム
JP4862902B2 (ja) * 2009-03-04 2012-01-25 東京エレクトロン株式会社 液処理装置、液処理方法及び記憶媒体
JP6020271B2 (ja) * 2013-03-18 2016-11-02 東京エレクトロン株式会社 液処理装置
US10049921B2 (en) * 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07209864A (ja) * 1994-01-20 1995-08-11 Ulvac Japan Ltd パターン形成方法およびパターン形成装置
JP2004231932A (ja) * 2002-12-02 2004-08-19 Nitto Denko Corp 接着剤組成物、接着フィルムおよびこれを用いた半導体装置
JP2006049630A (ja) * 2004-08-05 2006-02-16 Tokyo Electron Ltd 塗布成膜装置及び塗布成膜方法
KR20060072238A (ko) * 2004-12-22 2006-06-28 동부일렉트로닉스 주식회사 레지스트 코팅 장비 및 이를 세정하는 방법
JP2014056884A (ja) * 2012-09-11 2014-03-27 Konica Minolta Inc 電子デバイスおよびその製造方法
US20140322921A1 (en) * 2013-04-26 2014-10-30 Iftikhar Ahmad Method and apparatus for microwave treatment of dielectric films
US9414445B2 (en) 2013-04-26 2016-08-09 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
JP2016163860A (ja) 2015-03-06 2016-09-08 櫻護謨株式会社 ポリウレア樹脂の施工法及びその樹脂の携帯型施工装置

Also Published As

Publication number Publication date
TW201933425A (zh) 2019-08-16
TWI736806B (zh) 2021-08-21
US10879060B2 (en) 2020-12-29
JP2019087643A (ja) 2019-06-06
KR102380981B1 (ko) 2022-04-01
US20190139756A1 (en) 2019-05-09
JP6972939B2 (ja) 2021-11-24

Similar Documents

Publication Publication Date Title
US10804144B2 (en) Deposition of aluminum oxide etch stop layers
KR102570744B1 (ko) 반도체 디바이스 제조시 고품질 실리콘 옥사이드 막들의 저온 형성
KR102268929B1 (ko) 반도체 장치의 제조 방법
KR20190051852A (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체
KR101928118B1 (ko) 단일 기판 처리를 위한 에칭 시스템 및 방법
US10256163B2 (en) Method of treating a microelectronic substrate using dilute TMAH
CN105489529B (zh) 用牺牲支撑材料无塌陷干燥高深宽比结构的系统和方法
US10297443B2 (en) Semiconductor device manufacturing method and semiconductor device manufacturing system
KR101799139B1 (ko) 마스크층의 에칭률 및 선택도를 높이기 위한 시스템 및 방법
WO2017172532A1 (en) Colloidal silica growth inhibitor and associated method and system
KR20180065925A (ko) 반도체 장치의 제조 방법
US9786496B2 (en) Method of densifying films in semiconductor device
CN112005343A (zh) 使用水解的选择性沉积
US20200234974A1 (en) Etching Method and Etching Apparatus
WO2017059261A1 (en) Method and apparatus for dynamic control of the temperature of a wet etch process
CN111613549A (zh) 基片处理装置及基片处理方法
JP2018107427A (ja) 半導体装置の製造方法、真空処理装置及び基板処理装置
CN113366612A (zh) 用于先进半导体应用的低应力膜
CN113302716A (zh) 针对3d nand集成具有改善的蚀刻选择性的氮化物膜
TW202410175A (zh) 針對高縱橫比蝕刻使用醛或異氰酸化學組成物的側壁鈍化
US12040180B2 (en) Nitride films with improved etch selectivity for 3D NAND integration
WO2021167809A1 (en) Core removal
TWI773910B (zh) 具有氣體分佈及個別泵送的批次固化腔室
CN115552569A (zh) 用于先进半导体应用的可膨胀掺杂氧化物膜

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant