KR20190045859A - 반도체 장치 및 cmos 트랜지스터 - Google Patents

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Abstract

본 발명은, 반도체 장치의 임계 전압(Vth)을 고정밀도로 제어함과 함께, 임계 전압(Vth)의 변동을 저감한다. 반도체 장치(10)는, 전극(11)과, 중간막(12)과, 절연막(13)과, 반도체(14)를 구비한다. 전극(11)은, 금속으로 구성된다. 절연막(13)은, 전극(11)과 반도체(14)의 사이에 설치되고, 절연성의 전이 금속 산화물로 구성된다. 중간막(12)은, 전극(11)과 절연막(13)의 사이에 설치된다. 또한, 중간막(12)의 전도대의 하단은, 전극(11)을 구성하는 금속의 페르미 레벨보다도 낮다.

Description

반도체 장치 및 CMOS 트랜지스터{SEMICONDUCTOR DEVICE AND CMOS TRANSISTOR}
본 발명의 다양한 측면 및 실시 형태는, 반도체 장치 및 CMOS 트랜지스터에 관한 것이다.
반도체 소자인 트랜지스터의 전형적인 게이트 전극 재료의 하나인 질화티타늄(TiN)의 일함수는, 결정면 방위에 대한 의존성을 가져, (110)면과 (111)면에는 0.2eV의 차가 있다. 미세한 반도체 회로에서 이용되는 3차원 트랜지스터의 FinFET의 실리콘(Si) 채널 상을 TiN 게이트 전극으로 피복한 경우, 금속 결정립별로 일함수가 상이함으로써 Si 채널 상의 전위의 국소적인 흔들림이 발생한다. 이것은, 반도체 소자간의 특성(예를 들어 임계 전압(Vth)의 값)에 변동이 발생하는 원인이 된다.
이것을 해결하기 위해서, 게이트 전극을 아몰퍼스 금속에 의해 형성하는 것이 검토되어 있다. 게이트 전극에 적용 가능한 아몰퍼스 금속의 대표적인 재료에는, 질화탄탈룸실리콘(TaSiN)이 알려져 있다. 아몰퍼스 금속을 게이트 전극에 이용함으로써 일함수의 결정면 방위에 기인한 임계 전압(Vth)의 변동이 저감된다.
T. Matsukawa, et al "Influence of work function variation in a metal gate on fluctuation of current-onset voltage for undoped-channel FinFETs" Extended Abstracts of the 2013 International Conference on Solid State Devices and Materials, Fukuoka, 2013, pp740-741
그런데, 트랜지스터의 임계 전압(Vth)은, 단채널 효과(SCE: Short Channel Effect), DIBL(Drain Induced Barrier Lowering), Body Effect 등의 복수의 요인의 영향을 받는다. 그러나, 게이트 전극에 사용되는 재료의 일함수는, 임계 전압(Vth)을 정하는 주된 요인이다. 예를 들어 도 1에 도시되는 바와 같이, 미세화되는 트랜지스터의 게이트 전극에 필요한 일함수의 값은, p형 트랜지스터에서는 4.9 내지 5.1eV, n형 트랜지스터에서는 4.3 내지 4.5eV라고 예측할 수 있다. 전극의 일함수의 변동은, 그대로 트랜지스터의 임계 전압(Vth)의 변동에 반영된다.
임계 전압(Vth)의 변동이 소자 특성에 미치는 영향은 커, 특성의 영향을 무시할 수 있는 변동의 정도는, 예를 들어 도 2에 도시된 바와 같이 10mV 정도이다. 트랜지스터의 제조 프로세스에서 임계 전압(Vth)은, 종래, 불순물 이온 주입에 의해 조정되어 왔다. 그러나, 최근의 트랜지스터의 미세화에 의해, 도핑된 불순물 농도의 통계적인 변동이 현재화하여, 그 자신이 임계 전압(Vth)의 변동의 원인으로 되어 왔다. 그 때문에, 트랜지스터의 채널이나 바디에 대한 불순물 도핑은 꺼려지는 경향이 있다. 이 때문에, 고출력, 저출력, 또는 입출력 등 각종 용도 용으로 설계된 임계 전압(Vth)으로 되는 트랜지스터를 만들어 넣기 위해서는, 게이트 전극에 있어서 서로 다른 일함수를 선택할 필요가 있다.
그러나, 특히 p형 트랜지스터에 필요한 높은 일함수의 금속 재료(예를 들어 Pt 등)는 일반적으로 가공성이 나쁘다는 문제가 있다. 또한, 예를 들어 도 3 및 도 4에 도시된 바와 같이, 복수의 금속을 융합시킴으로써 일함수의 값을 바꾸는 것도 가능하지만, 합금의 일함수의 값은 가성성이 없기 때문에, 복수의 금속의 융합에 의해 일함수의 값을 설계값대로의 값으로 하는 것은 곤란하다. 따라서, 반도체의 미세화의 진행에 따라, 회로 형성에 필요한 다양한 임계 전압(Vth)을 갖는 트랜지스터를 준비한다는 것은 곤란해지고 있다.
본 발명의 일 측면은, 반도체 장치이며, 전극과, 반도체와, 절연막과, 중간막을 구비한다. 전극은, 금속으로 구성된다. 절연막은, 전극과 반도체의 사이에 설치되고, 절연성의 전이 금속 산화물로 구성된다. 중간막은, 전극과 절연막의 사이에 설치된다. 또한, 중간막의 전도대의 하단은, 전극을 구성하는 금속의 페르미 레벨보다도 낮다.
본 발명의 다른 측면은, CMOS 트랜지스터이며, 게이트 스택 구조로서, 제2 전극, 제2 절연막 및 제2 반도체를 포함하는 n형 MOS 트랜지스터와, 게이트 스택 구조로서, 상기 반도체 장치를 포함하는 p형 MOS 트랜지스터를 포함한다.
본 발명의 다양한 측면 및 실시 형태에 따르면, 반도체 장치의 임계 전압(Vth)의 변동을 저감할 수 있음과 함께, 임계 전압(Vth)을 고정밀도로 제어할 수 있다.
도 1은 각 세대의 High Performance 로직 트랜지스터에 필요한 게이트 전극의 일함수 일례를 도시하는 도면이다.
도 2는 임계 전압(Vth)의 변동이 트랜지스터 특성에 미치는 영향의 일례를 도시하는 도면이다.
도 3은 각 금속 재료의 일함수를 설명하는 도면이다.
도 4는 2원 합금계에 의한 일함수의 값의 조정 결과의 일례를 도시하는 도면이다.
도 5는 양자 웰에 의한 의사적인 금속 전극 형성의 일례를 나타내는 개념도이다.
도 6은 MIM 구조 및 IMI 구조의 양자 웰의 일례를 나타내는 모식도이다.
도 7은 MIM 구조에서의 양자 웰 재료의 후보의 일례를 도시하는 도면이다.
도 8은 본 실시 형태에서의 반도체 장치의 일례를 도시하는 도면이다.
도 9는 반도체 장치의 다른 예를 나타내는 도면이다.
도 10은 절연체의 양자 웰 직경에 의한 일함수의 조정의 일례를 도시하는 도면이다.
도 11은 절연체의 양자 웰 직경와 페르미 레벨의 관계의 일례를 도시하는 도면이다.
도 12는 금속 전극의 재료와 양자 웰 직경에 의한 일함수의 변조의 일례를 도시하는 도면이다.
도 13은 전극으로서 TiN, 중간막으로서 V2O5, 절연막으로서 HfO2를 사용한 경우의 중간막의 막 두께에 대한 양자 웰 구조의 일함수의 변화의 일례를 도시하는 도면이다.
도 14는 전극으로서 TiN, 중간막으로서 V2O5, 절연막으로서 HfO2를 사용한 경우의 중간막의 막 두께에 대한 반도체 장치의 임계 전압(Vth)의 변화의 일례를 도시하는 도면이다.
도 15는 누설 전류의 실험 결과의 일례를 도시하는 도면이다.
예를 들어, 개시하는 반도체 장치는, 하나의 실시 형태에서, 제1 전극과, 제1 반도체와, 제1 절연막과, 중간막을 구비한다. 제1 전극은, 금속으로 구성된다. 제1 절연막은, 제1 전극과 제1 반도체의 사이에 설치되고, 절연성의 전이 금속 산화물로 구성된다. 중간막은, 제1 전극과 제1 절연막의 사이에 설치된다. 또한, 중간막의 전도대의 하단은, 제1 전극을 구성하는 금속의 페르미 레벨보다도 낮다.
또한, 개시하는 반도체 장치의 하나의 실시 형태에 있어서, 중간막의 두께는 1nm 이하이어도 된다.
또한, 개시하는 반도체 장치의 하나의 실시 형태에 있어서, 제1 절연막을 구성하는 전이 금속 산화물은, 산화하프늄(HfO2), 지르코니아(ZrO2), 산화알루미늄(Al2O3), 산화이트륨(Y2O3), 산화세슘(CeO2), 산화란탄(La2O3), 산화가돌리늄(Gd2O3), 오산화탄탈룸(Ta2O5) 및 오산화니오븀(Nb2O5)을 포함하는 산화물 그룹으로부터 선택된 산화물, 상기 산화물 그룹으로부터 선택된 복수의 산화물로 이루어지는 복합 산화물, Silicate(규산염), 또는 상기 산화물 그룹으로부터 선택된 복수의 산화물로 이루어지는 적층막이어도 된다. 또한, 중간막은, 오산화바나듐(V2O5) 또는 산화몰리브덴(MoO3) 중 적어도 어느 것을 포함해도 된다.
또한, 개시하는 CMOS 트랜지스터는, 하나의 실시 형태에 있어서, 게이트 스택 구조로서, 제2 전극, 제2 절연막 및 제2 반도체를 갖는 n형 MOS 트랜지스터와, 게이트 스택 구조로서, 상기한 반도체 장치를 포함하는 p형 MOS 트랜지스터를 구비해도 된다.
이하에, 개시하는 반도체 장치 및 CMOS 트랜지스터의 실시 형태에 대해서, 도면에 기초하여 상세하게 설명한다. 또한, 본 실시 형태에 의해, 개시되는 반도체 장치 및 CMOS 트랜지스터가 한정되는 것은 아니다.
[양자 웰 구조]
도 5는, 양자 웰에 의한 의사적인 금속 전극 형성의 일례를 나타내는 개념도이다. 양자 웰 구조 중에는, 양자 웰의 치수에 의존하는 양자화된 서브 밴드 구조가 형성된다. 또한, 양자 웰 구조의 페르미 에너지는, 전자 점유된 서브 밴드의 상단의 에너지에 의해 결정된다.
통상, 양자 웰은, 예를 들어 도 5에 도시되는 바와 같이, 웰부의 금속을 절연체로 둘러싼 IMI(Insulator Metal Insulator) 구조로서 형성된다. 그러나, 금속의 일함수보다도 큰 전자 친화력을 갖는 절연체라면, 예를 들어 도 6에 도시된 바와 같이, MIM(Metal Insulator Metal) 구조에 의해, 자발적으로 전자가 웰에 축적되는 의사 금속 구조를 형성할 수 있다. 도 6은, MIM 구조 및 IMI 구조의 양자 웰의 일례를 나타내는 모식도이다. 도 6의 (a)는 MIM 구조의 양자 웰의 일례를 나타내는 모식도이며, 도 6의 (b)는 IMI 구조의 양자 웰의 일례를 나타내는 모식도이다.
반도체 소자의 전극 재료로서 다용되는 금속 재료는, 예를 들어 4.5eV 전후의 일함수를 갖는 것이 많다. 그러나, MoO3 및 V2O5 등은, 예를 들어 도 7에 도시된 바와 같이, 6.5eV 전후의 매우 큰 전자 친화력을 나타내는 절연체이다. 도 7은, MIM 구조에서의 양자 웰 재료의 후보의 일례를 도시하는 도면이다.
MoO3 또는 V2O5의 박막과, TiN 등의 금속 전극을 조합함으로써, 인접하는 금속 전극이 전자 공급원으로 되어, 절연막의 양자 웰 중의 서브 밴드는 열평형 상태에서 자연스럽게 전자 점유된다. 그리고, MIM 구조의 양자 웰을 갖는 의사 금속 전극이 형성된다. 또한, 의사 금속 전극으로서 기능하는 양자 웰 구조는, 전자 공급원이 되는 금속 전극이 편측에만 있는 MII(Metal Insulator Insulator) 구조에 의해서도 실현할 수 있다. MII 구조의 의사 금속 전극은, MoO3이나 V2O5 등의 재료보다도 전자 친화력이 작은 절연 재료와 금속 전극에 MoO3, V2O5 등을 사이에 끼운 적층 구조로 함으로써 형성할 수 있다.
[반도체 장치(10)의 구조]
도 8은, 본 실시 형태에서의 반도체 장치(10)의 일례를 도시하는 도면이다. 도 8의 (a)는 본 실시 형태에서의 반도체 장치(10)의 구조의 일례를 나타낸다. 또한, 도 8의 (b)는 본 실시 형태에서의 반도체 장치(10)의 전극(11), 중간막(12) 및 절연막(13)에서의 일함수의 관계의 일례를 나타낸다. 본 실시 형태에서의 반도체 장치(10)는, 예를 들어 도 8에 도시된 바와 같이, 전극(11), 중간막(12), 절연막(13) 및 반도체(14)를 구비한다. 본 실시 형태에서의 반도체 장치(10)는, MIS(Metal Insulator Semiconductor) 구조이다.
전극(11)은, 예를 들어 TiN이나 질화탄탈룸(TaN) 등의 금속으로 구성된다. 반도체(14)는, 예를 들어 Si 등으로 구성된다. 절연막(13)은, 전극(11)과 반도체(14)의 사이에 설치되고, 절연성의 전이 금속 산화물로 구성된다. 중간막(12)은, 전극(11)과 절연막(13)의 사이에 설치된다. 또한, 예를 들어 도 8의 (b)에 도시된 바와 같이, 중간막(12)의 전도대의 하단은, 진공 전위(Vac)로부터 6.5eV의 위치에 있고, 전극(11)을 구성하는 금속(예를 들어 TiN이나 TaN)의 페르미 레벨(도 8의 (b)의 예에서는 진공 전위(Vac)로부터 4.5eV의 위치)보다도 낮다.
본 실시 형태에서, 절연막(13)은, HfO2, ZrO2, Al2O3, Y2O3, CeO2, La2O3, Gd2O3, Ta2O5 및 Nb2O5을 포함하는 산화물 그룹으로부터 선택된 산화물, 상기 산화물 그룹으로부터 선택된 복수의 산화물로 이루어지는 복합 산화물, Silicate, 또는 상기 산화물 그룹으로부터 선택된 복수의 산화물로 이루어지는 적층막이다. 또한, 중간막(12)은, V2O5 및 MoO3중 적어도 어느 것을 포함한다.
양자 웰 구조는, 도 8의 (a)에 도시된 박막의 적층 구조에 의한 것 이외에, 예를 들어 도 9에 도시된 바와 같이, 입상의 MoO3이나 V2O5 등의 중간막(12)이 전극(11)에 묻힌 2차원 양자 웰 구조이어도 된다. 도 9는, 반도체 장치의 다른 예를 나타내는 도면이다.
또한, 의사 금속 전극의 일함수는 중간막(12)에 인접하는 전극(11)의 일함수, 및 중간막(12)의 막 두께 또는 양자 웰의 직경에 의해 변조할 수 있다. 도 10은, 절연체의 양자 웰 직경에 의한 일함수의 조정의 일례를 도시하는 도면이다. 도 11은, 절연체의 양자 웰 직경와 페르미 레벨의 관계의 일례를 도시하는 도면이다.
예를 들어 도 10의 (a) 내지 (c)에 도시된 바와 같이, 절연체의 양자 웰을 소직경화하면, 서브 밴드의 에너지가 올라가고, 페르미 준위도 올라간다(일함수는 작아짐). 또한, 절연체의 양자 웰을 소직경화하는 과정에서, 의사 페르미 준위를 정하고 있는 상위의 서브 밴드는, 차례로 하위의 밴드로 천이해 나가, 최종적으로는 기저 상태까지 떨어진다. 즉, 양자 웰의 깊이는, 인접하는 금속 전극과 MoO3이나 V2O5 등의 절연체의 전자 친화력의 차에 의해 정해지고, 금속 전극의 양자 웰의 상단에 있는 서브 밴드까지가, 인접하는 금속 전극으로부터의 전자 주입에 의해 전자에 점유된다. 그리고, 그 에너지는, MoO3이나 V2O5 등의 절연체의 막 두께 또는 양자 웰 직경에 의해 바꿀 수 있다.
또한, 밴드의 천이에 수반하는 불연속인 페르미 에너지(Ef)의 변화에 기인하여, 양자 웰의 의사 페르미 준위는, 예를 들어 도 11에 도시되는 바와 같이, 양자 웰의 직경에 대하여 진동적으로 변화한다. 이것은, 막 두께 또는 양자 웰 직경에 의존해서 전자에 점유되는 서브 밴드 상태가 천이하기 때문이다. 서브 밴드 상태의 천이에 의해 일함수의 값도 불연속으로 변화한다.
양자 웰 구조에 의해 변조 가능한 일함수의 범위는, 조합하는 금속 전극의 재료와 양자 웰의 치수 및 밀도에 의존한다. 도 12는, 금속 전극의 재료와 양자 웰 직경에 의한 일함수의 변조의 일례를 도시하는 도면이다. 도 12의 (a)는 절연체(V2O5)의 양자 웰 직경이 4±0.2nm인 경우의 일함수의 변조를 나타내고 있고, 도 12의 (b)는 절연체(V2O5)의 양자 웰 직경이 2±0.2nm인 경우의 일함수의 변조를 나타내고 있고, 도 12의 (c)는 절연체(V2O5)의 양자 웰 직경이 1±0.2nm인 경우의 일함수의 변조를 나타내고 있다. 예를 들어 도 12로부터 명백해진 바와 같이, 일함수 값이 작은 n형 금속(예를 들어 이트륨(Y))과 조합함으로써 넓은 범위의 일함수를 얻을 수 있다.
또한, 예를 들어 도 13에 도시된 바와 같이, 중간막(12)의 막 두께에 의존해서 중간막(12)의 일함수는 진동적으로 변화한다. 도 13은, 전극(11)으로서 TiN, 중간막(12)으로서 V2O5, 절연막(13)으로서 HfO2를 사용한 경우의 중간막(12)의 막 두께에 대한 양자 웰 구조의 일함수의 변화의 일례를 도시하는 도면이다. 일함수의 변조 범위는, 양자 웰/quantum Dot(qDot)에 의한 메타 머티리얼 구조와 비교해서 좁다.
또한, 중간막(12)의 막 두께가 1nm 이하의 범위에서는, 서브 밴드 중의 전자가 모두 기저 상태로 떨어지기 때문에, 전극의 재료에 의한 차이는 없어, 중간막(12)의 막 두께만으로 일함수를 제어할 수 있다. 즉, 양자 웰의 치수를 1nm 이하로 형성함으로써, 양자 웰 중의 서브 밴드는, 기저 상태만으로 되기 때문에, 일함수의 변동의 원인이 되는 양자 웰의 치수의 변동에 의해 발생하는 서브 밴드 상태의 천이를 피할 수 있다.
또한, 예를 들어 도 13에 도시된 바와 같이, 중간막(12)의 막 두께가 1nm 이하의 범위에서는, 막 두께의 변화에 대하여, 일함수가 5 내지 6eV의 광범위하고 단조롭게 변화한다. 그 때문에, 중간막(12)의 막 두께가 1nm보다 두꺼운 범위에 비해, 중간막(12)의 막 두께의 제어에 의한 일함수의 제어 범위(다이내믹 레인지)를 크게 할 수 있다. 또한, 중간막(12)의 막 두께가 1nm 이하의 범위에서는, 막 두께의 변화에 대하여, 일함수의 진동적인 변화가 보이지 않는다. 따라서, 중간막(12)의 막 두께의 제어에 의해, 반도체 장치(10)의 일함수를 고정밀도로 제어하는 것이 가능하게 된다.
또한, 예를 들어 도 14에 도시되는 바와 같이, 중간막(12)의 막 두께를 1nm 이하로 함으로써, 반도체 장치(10)의 임계 전압(Vth)의 변동도 억제할 수 있다. 도 14는, 전극(11)으로서 TiN, 중간막(12)으로서 V2O5, 절연막(13)으로서 HfO2를 사용한 경우의, 중간막(12)의 막 두께에 대한 반도체 장치(10)의 임계 전압(Vth)의 변화의 일례를 도시하는 도면이다.
또한, 예를 들어 ALD(Atomic Layer Deposition)법에 의해, V2O5 등의 중간막(12)을 성막함으로써, 중간막(12)의 막 두께를 고정밀도로 제어할 수 있다. 이에 의해, 성막된 실제의 중간막(12)의 막 두께와, 중간막(12)의 막 두께의 설계 목표값의 차를 작게 할 수 있다.
이와 같이, 본 실시 형태에서는, V2O5 등의 중간막(12)의 막 두께만을 제어함으로써 반도체 장치(10)의 일함수를 제어할 수 있다. 그리고, ALD법 등에 의해 중간막(12)의 막 두께를 설계 목표값에 가까운 값으로 되도록 고정밀도로 제어할 수 있기 때문에, 일함수를 설계 목표값에 가까운 값으로 되도록 제어할 수 있다. 그 결과, 반도체 장치(10)의 임계 전압(Vth)을 설계 목표값에 가까운 값으로 되도록 제어할 수 있다.
여기서, MIS형 트랜지스터의 임계 전압(Vth)이 낮으면, 트랜지스터의 ON 전류가 증가하여, 트랜지스터의 동작 속도가 향상된다. 그러나, 한편, 트랜지스터가 OFF로 되었을 때의 소스/드레인간의 누설 전류가 증가한다.
또한, MIS형의 트랜지스터의 임계 전압(Vth)이 높으면, 트랜지스터가 OFF로 되었을 때의 소스/드레인간의 누설 전류가 감소하지만, 트랜지스터의 ON 전류도 감소하고, 트랜지스터의 동작 속도가 저하된다.
이와 같이, 트랜지스터의 용도는, 대표적으로는, 「고속·고소비 전력」과 「저속·저소비 전력」의 2 타입이 있다. 그 때문에, 트랜지스터의 용도에 따라, 임계 전압(Vth)을 최적화할 필요가 있다.
본 실시 형태에서는, 예를 들어 도 8에 도시된 게이트 스택 구조(전극(11), 중간막(12), 절연막(13) 및 반도체(14))를 채용하여, 중간막(12)의 막 두께를 조정함으로써, 반도체 장치(10)의 임계 전압(Vth)을 최적화할 수 있다.
[누설 전류]
이어서, 중간막(12)의 막 두께와 누설 전류에 대해서 실험을 행하였다. 도 15는, 누설 전류의 실험 결과의 일례를 도시하는 도면이다. 도 15에 도시된 실험에서는, 도 8에 도시된 반도체 장치(10)에 있어서, 반도체(14) 대신에, 전극(11)이 설치된 샘플을 사용하였다. 또한, 실험에서는, 전극(11)의 재료로서 TiN을 사용하고, 중간막(12)의 재료로서 V2O5 또는 WO3을 사용하고, 절연막(13)의 재료로서 ZrO2를 사용하였다. 또한, 실험에서는, 중간막(12)이 1 내지 1.5nm의 막 두께의 V2O5로 형성된 샘플 1과, 중간막(12)이 1nm 이하의 막 두께의 V2O5로 형성된 샘플 2와, 중간막(12)이 1 내지 1.5nm의 막 두께의 WO3으로 형성된 샘플 3과, 중간막(12)이 1nm 이하의 막 두께의 WO3으로 형성된 샘플 4와, 중간막(12)이 설치되어 있지 않은 샘플 5를 사용하였다. 어느 샘플에서든, 절연막(13)의 막 두께는 6nm이다.
예를 들어 도 15에 도시된 바와 같이, 샘플 2 및 4는, 다른 샘플보다도 누설 전류가 50％ 이상 낮다. 샘플 2 및 4는, 모두 1nm 이하의 막 두께의 중간막(12)을 갖는 샘플이다. 따라서, 중간막(12)의 막 두께를 1nm 이하로 함으로써, 반도체 장치(10)의 누설 전류를 저감할 수 있다.
여기서, 예를 들어 도 8의 (a)에 도시된 구조의 반도체 장치(10)에 있어서, 전극(11)과 절연막(13)의 사이에, 전도대의 하단이, 전극(11)을 구성하는 금속의 페르미 레벨보다 낮은 중간막(12)을 개재시킴으로써, 전극(11)과 절연막(13)의 사이에 양자 웰이 형성되고, 중간막(12)을 포함하는 전극(11)의 외관상의 일함수가 증가한다. 그리고, 일함수가 증가하면, 예를 들어 도 2에 도시된 바와 같이, OFF 시의 반도체 장치(10)의 누설 전류가 감소한다. 따라서, 중간막(12)의 막 두께를 1nm 이하로 함으로써, 반도체 장치(10)의 누설 전류가 저감된다.
또한, 도 8에 도시된 구조의 반도체 장치(10)에 있어서, 전극(11)이 TiN에 의해 형성되는 경우, TiN의 성막에는, TiCl4 가스 및 NH3 가스가 원료 가스로서 사용되는 경우가 많다. 예를 들어, 중간막(12)이 설치되어 있지 않을 경우, 전이 금속 산화물에 의해 형성된 절연막(13)은, 부식성 및 환원성의 분위기에 노출되게 된다. 그 때문에, 절연막(13)에 대미지가 발생하여, 절연 성능이 열화되는 경우가 있다. 이에 반해, 본 실시 형태에서는, 절연막(13) 상에 중간막(12)이 적층된 후에, 중간막(12) 상에 전극(11)이 적층된다. 절연막(13)은, 중간막(12)에 의해 부식성 및 환원성의 분위기로부터 보호된다. 이에 의해, 절연막(13)의 특성 열화를 억제할 수도 있다.
[기타]
예를 들어, 상기한 실시 형태에서의 반도체 장치(10)의 구조가, CMOS 트랜지스터에서의 p형 MOS 트랜지스터의 게이트 스택 구조에 적용되어도 된다. 구체적으로는, p형의 반도체에 의해 구성된 반도체(14)를 포함하는 반도체 장치(10)를 게이트 스택 구조로서 갖는 p형 MOS 트랜지스터와, 통상의 금속 전극, 절연막, 및 n형 반도체를 게이트 구조로서 갖는 n형 MOS 트랜지스터에 의해, CMOS 트랜지스터가 구성되어도 된다.
또한, 상기한 실시 형태에서는, MIS 구조의 반도체 장치(10)에 있어서, 전극(11)과 절연막(13)의 사이에 중간막(12)이 설치되었지만, 개시하는 기술은 이것에 한정되지 않는다. 예를 들어, 도 6의 (a)에 예시된 MIM 구조에 있어서, 금속 전극과 절연체의 사이에 중간막(12)이 설치되어도 된다.
10 : 반도체 장치 11 : 전극
12 : 중간막 13 : 절연막
14 : 반도체

Claims (4)

  1. 금속으로 이루어지는 제1 전극과,
    제1 반도체와,
    상기 제1 전극과 상기 제1 반도체의 사이에 설치되고, 절연성의 전이 금속 산화물로 이루어지는 제1 절연막과,
    상기 제1 전극과 상기 제1 절연막의 사이에 설치된 중간막
    을 포함하고,
    상기 중간막의 전도대의 하단은, 상기 제1 전극을 구성하는 금속의 페르미 레벨보다도 낮은 반도체 장치.
  2. 제1항에 있어서,
    상기 중간막의 두께는 1nm 이하인 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 절연막을 구성하는 전이 금속 산화물은,
    산화하프늄(HfO2), 지르코니아(ZrO2), 산화알루미늄(Al2O3), 산화이트륨(Y2O3), 산화세슘(CeO2), 산화란탄(La2O3), 산화가돌리늄(Gd203), 오산화탄탈룸(Ta2O5) 및 오산화니오븀(Nb2O5)으로 이루어지는 산화물 그룹으로부터 선택된 산화물, 상기 산화물 그룹으로부터 선택된 복수의 산화물로 이루어지는 복합 산화물, 규산염(Silicate), 또는 상기 산화물 그룹으로부터 선택된 복수의 산화물로 이루어지는 적층막이며,
    상기 중간막은,
    오산화바나듐(V2O5) 및 산화몰리브덴(MoO3) 중 적어도 어느 것을 포함하는 반도체 장치.
  4. 게이트 스택 구조로서, 제2 전극, 제2 절연막 및 제2 반도체를 포함하는 n형 MOS 트랜지스터와,
    게이트 스택 구조로서, 제1항 내지 제3항 중 어느 한 항에 기재된 반도체 장치를 포함하는 p형 MOS 트랜지스터
    를 포함하는 CMOS 트랜지스터.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056142A (ja) * 2002-07-18 2004-02-19 Samsung Electronics Co Ltd 原子層蒸着法を利用した物質形成方法及びこれを利用した半導体装置のキャパシタ形成方法
US20040129987A1 (en) * 2001-05-10 2004-07-08 Kiyoshi Uchiyama Ferroelectric composite material, method of making same and memory utilizing same
JP2009239080A (ja) * 2008-03-27 2009-10-15 Toshiba Corp 半導体装置、キャパシタ、および電界効果トランジスタ
JP2010114436A (ja) * 2008-10-14 2010-05-20 Imec デュアル仕事関数半導体デバイスの製造方法および製造されたデバイス
JP2010153586A (ja) * 2008-12-25 2010-07-08 Toshiba Corp 電界効果トランジスタおよびその製造方法
KR20110089872A (ko) * 2009-07-29 2011-08-09 캐논 아네르바 가부시키가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4792716B2 (ja) * 2004-07-06 2011-10-12 日本電気株式会社 半導体装置およびその製造方法
JP4764030B2 (ja) * 2005-03-03 2011-08-31 株式会社東芝 半導体装置及びその製造方法
US7241691B2 (en) * 2005-03-28 2007-07-10 Freescale Semiconductor, Inc. Conducting metal oxide with additive as p-MOS device electrode
JP5676111B2 (ja) * 2008-02-13 2015-02-25 日本電気株式会社 半導体装置及びその製造方法
JP5262233B2 (ja) * 2008-03-27 2013-08-14 日本電気株式会社 窒化ジルコニウム界面層を有するキャパシター構造
US9024299B2 (en) * 2008-10-14 2015-05-05 Imec Method for fabricating a dual work function semiconductor device and the device made thereof
JP2010212618A (ja) * 2009-03-12 2010-09-24 Toshiba Corp 半導体装置
JP2010278319A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
KR20230066115A (ko) * 2009-09-04 2023-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
JP4798282B2 (ja) * 2009-10-27 2011-10-19 大日本印刷株式会社 正孔注入輸送層を有するデバイス、及びその製造方法、並びに正孔注入輸送層形成用インク
KR101943051B1 (ko) * 2009-11-27 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
JP5814348B2 (ja) * 2010-05-05 2015-11-17 ナショナル ユニヴァーシティー オブ シンガポール グラフェンの正孔ドーピング
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US11329241B2 (en) * 2013-08-29 2022-05-10 The Regents Of The University Of Michigan Exciton-blocking treatments for buffer layers in organic photovoltaics
WO2015121771A1 (en) * 2014-02-14 2015-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6674901B2 (ja) * 2014-11-07 2020-04-01 株式会社半導体エネルギー研究所 撮像装置
JP2017054939A (ja) * 2015-09-10 2017-03-16 株式会社東芝 有機光電変換素子、及び固体撮像素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040129987A1 (en) * 2001-05-10 2004-07-08 Kiyoshi Uchiyama Ferroelectric composite material, method of making same and memory utilizing same
JP2004056142A (ja) * 2002-07-18 2004-02-19 Samsung Electronics Co Ltd 原子層蒸着法を利用した物質形成方法及びこれを利用した半導体装置のキャパシタ形成方法
JP2009239080A (ja) * 2008-03-27 2009-10-15 Toshiba Corp 半導体装置、キャパシタ、および電界効果トランジスタ
JP2010114436A (ja) * 2008-10-14 2010-05-20 Imec デュアル仕事関数半導体デバイスの製造方法および製造されたデバイス
JP2010153586A (ja) * 2008-12-25 2010-07-08 Toshiba Corp 電界効果トランジスタおよびその製造方法
KR20110089872A (ko) * 2009-07-29 2011-08-09 캐논 아네르바 가부시키가이샤 반도체 장치 및 그 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
T. Matsukawa, et al "Influence of work function variation in a metal gate on fluctuation of current-onset voltage for undoped-channel FinFETs" Extended Abstracts of the 2013 International Conference on Solid State Devices and Materials, Fukuoka, 2013, pp740-741

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