JP2010114436A - デュアル仕事関数半導体デバイスの製造方法および製造されたデバイス - Google Patents

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Abstract

【課題】デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】半導体基板１００上に、これと接触するゲート誘電体層１０４を形成する工程と、ゲート誘電体層の上に、これと接触する金属層１０５を形成する工程と、金属層の上に、これと接触するゲート充填材料の層１０６を形成する工程と、ゲート誘電体層、金属層、およびゲート充填層をパターニングして、第１ゲートスタックと第２ゲートスタックとを形成する工程と、半導体基板中に、ソースおよびドレイン領域１０９を形成する工程と、第１および第２ゲートスタックの少なくとも片側の第１および第２領域中に誘電体層を形成する工程と、その後に第２ゲートスタックのみからゲート充填材料を除去し、下層の金属層を露出させる工程と、露出した金属層を金属酸化物層１０５１に変える工程と、第２ゲートスタックを他のゲート充填材料１１５を用いて再形成する工程とを含む。
【選択図】図１１

Description

本発明は、半導体デバイスの製造方法に関する。特に、本発明は、デュアル仕事関数を有する金属ゲート電極を含むゲートスタックを含むＣＭＯＳデバイスの製造方法、およびそれにより製造されたＣＭＯＳデバイスに関する。
現在まで、半導体産業は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の幾何学的寸法を縮小することで牽引されてきた。ゲート誘電体として二酸化シリコン（ＳｉＯ２）を用い、ゲート電極としてポリシリコン（ｐｏｌｙ−Ｓｉ）を用いる従来のＭＯＳＦＥＴ技術では、１００ｎｍまたはそれ以下に縮小した場合、多くの問題が発生した。
ゲート誘電体の厚みを低減すると、ゲート誘電体のトンネリングが指数関数的に増加する。この問題を解決するための１つの方法は、ゲート誘電体として、いわゆるｈｉｇｈ−ｋ（高誘電率）誘電体を導入することである。ｈｉｇｈ−ｋ誘電体は、ＳｉＯ２の誘電高率より高い誘電率（ｋ）、即ちｋ＞３．９である誘電体である。ｈｉｇｈ−ｋ誘電体は、より薄いＳｉＯ２層で得られるのと同じ実効キャパシタンスを、（ＳｉＯ２に比較して）物理的に大きな厚みで得ることができる。より物理的に厚いｈｉｇｈ−ｋ材料は、ゲートリーク電流を低減する。
ｈｉｇｈ−ｋ材料の導入により、新しい問題が発生する。即ち、ｈｉｇｈ−ｋ材料とポリシリコンとの間の相互作用によるフェルミレベルのピンニング効果である。フェルミレベルのピンニングは、ＭＯＳＦＥＴデバイスの高い閾値電圧を発生させるポリシリコン／金属酸化物の界面の基本的特徴である。この問題の解決は、ゲート電極に金属を導入することである。
金属ゲートを導入することで、ＭＯＳＦＥＴの閾値電圧が、金属の仕事関数により制御されるようになる。金属のゲート電極では、ＮＭＯＳとＰＭＯＳに対して異なった実効仕事関数（effective work function）が必要となるため、実効仕事関数の調整は容易ではない。ｎＭＯＳＦＥＴのために働く（ポリシリコンを置き換える）（ｎ型）金属（即ち、好適には約３．９ｅＶと約４．５ｅＶの間の実効仕事関数）と、ｐＭＯＳＦＥＴのために働く（ポリシリコンを置き換える）（ｐ型）金属（即ち、好適には約４．７ｅＶと約５．３ｅＶの間の実効仕事関数）とが必要となる。ポリシリコンの仕事関数は、イオン注入により変更可能であるのに対して、金属の仕事関数は、簡単には変えることができない材料特性である。
ＮＭＯＳとＰＭＯＳの双方に対して良好な閾値電圧を達成するための、可能な解決方法は、異なった仕事関数を有する２つの金属材料を使用することであり、デュアル仕事関数ＣＭＯＳデバイスと呼ばれる。可能な集積スキームは、Z. Zhang らの論文、"Integration of dual metal gate CMOS with TaSiN (NMOS) and Ru (PMOS) gate electrodes on HfO2 gate dielectric" (VLSI Tech. Digest, pp. 50-51, 2005)に記載されている。この集積スキームでは、第１金属層がゲート誘電体の上に堆積される。ＮＭＯＳ側またはＰＭＯＳ側から第１金属層を部分的に除去した後、第１金属層とは異なった仕事関数を有する第２金属層が、露出したゲート誘電体層と残った第１金属層の上に形成される。残念ながら、これは、ゲート（ｈｉｇｈ−ｋ）誘電体層をエッチャントに晒す工程を含み、誘電体の薄層化と信頼性の問題を生じる。この集積戦略は、また、多くのパターニングプロセス、エッチングプロセス、およびゲートスタックの堆積プロセスを必要とする。
従来の、エッチングやストリップのようなゲートを最初に作製するプロセス工程（gate-first fabrication process steps）で問題が発生するため、金属ゲート電極と組み合わされたｈｉｇｈ−ｋゲート誘電体のような、新しいゲート材料の導入は簡単ではない。このように、相補型金属酸化物半導体（ＣＭＯＳ）デバイスでｈｉｇｈ−ｋゲート誘電体と金属ゲート電極を集積するために、新しい製造しやすい代替えを、プロセスフローに導入しなければならない。ＣＭＯＳデバイスで、金属ゲートとｈｉｇｈ−ｋ誘電体を集積するための先端技術で、幾つかの可能性が得られているが、ｈｉｇｈ−ｋ／金属半導体デバイスについては、単純化された集積スキームが必要である。
所定の発明の態様は、デュアル仕事関数半導体デバイスの製造方法、およびデュアル仕事関数半導体デバイスに関する。
一の発明の形態は、デュアル仕事関数半導体デバイスの製造方法に関する。この方法は、半導体基板１００を提供する工程と、半導体基板１００の上に、これと接触するゲート誘電体層１０４を形成する工程と、ゲート誘電体層１０４の上に、これと接触し、所定の厚さを有する金属層１０５を形成する工程と、金属層１０５の上に、これと接触するゲート充填材料の層１０６を形成する工程と、ゲート誘電体層１０４、金属層１０５、およびゲート充填層１０６をパターニングして、第１ゲートスタック１１１と第２ゲートスタック１１２とを形成する工程と、第２ゲートスタック１１２のみからゲート充填材料１０６を選択的に除去し、下層の金属層１０５を露出させる工程と、露出した金属層１０５を金属酸化物層１０５１に変える工程と、を含む。
アニール工程は、第１および第２ゲートスタックを形成する工程の後で、少なくとも露出した金属層１０５を金属酸化物層に変える工程の前に行われ、これにより、半導体基板１００の中に、第１ゲートスタック１１１と第２ゲートスタック１１２の双方に、活性化されたソースおよびドレイン領域１０９を形成する。好適には、このアニール工程は、ゲート充填材料１０６を選択的に除去する工程の前に行われる。
アニールして、これにより半導体基板１００の中で、第１ゲートスタック１１１と第２ゲートスタック１１２の双方に、ソースおよびドレイン領域１０９を形成する工程は、ゲート充填材料１０６の除去工程前に行われる。
本発明の具体例では、この方法は、更に、他のゲート充填材料１１５を用いて第２ゲートスタックを再形成する工程を含む。
ゲート充填材料１０６を選択的に除去する工程は、第１領域１０１および第２領域１０２に、少なくとも第１ゲートスタック１１１および第２ゲートスタック１１２と隣り合って誘電体層１１４を形成する工程を含む。
第１領域および第２領域に、少なくとも第１ゲートスタックおよび第２ゲートスタックと隣り合って誘電体層を形成する工程は、更に、第１ゲートスタックの上にも誘電体層を形成する工程を含む。
金属層の厚さおよび材料は、第１ゲートスタックのために選択された実効仕事関数を達成するように選択される。露出した金属層を金属酸化物層に変える工程の後において、金属酸化物とその厚さは、第２ゲートスタックのために選択された他の実効仕事関数を決定する。
第１ゲートスタックのために選択された実効仕事関数は、第２ゲートスタックのために選択された他の実効仕事関数より低い。第１ゲートスタックの実効仕事関数は、金属層１０５により決定され、第２ゲートスタックの実効仕事関数は、金属酸化物層１０５１により決定される。
金属層１０５の厚さは、０．５ナノメータと５ナノメータの範囲内である。
金属層は、好適には酸素欠乏金属を含む。金属層は、ＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、またはＷから選択される金属を含む。
第１の形態の具体例では、第１および第２ゲートスタックのパターニング前に、保護層が、ゲート充填層の上に、これと接触して形成されても良い。保護層は、ゲート誘電体層、金属層、およびゲート充填層をパターニングして第１ゲートスタックと第２ゲートスタックを形成する工程中に、パターニングされても良い。
第１の形態の具体例では、第２ゲートスタックからゲート充填材料を除去して、下層の金属層を露出させる工程は、保護層とゲート充填材料を第２ゲートスタックから除去する工程を含む。
第２ゲートスタックの露出した金属層の酸化の前後で、第１ゲートスタックのゲート誘電体層の実効酸化膜厚は変化しない。露出した金属層の酸化工程後の、第２ゲートスタックのゲート誘電体層の実効酸化膜厚は、変化しないままである。
第１の形態の所定の具体例では、他のゲート充填材料で第２ゲートスタックを再形成する工程は、露出した金属層を金属酸化物層に変える工程の後に行われる。他のゲート充填材料は、好適には金属を含む。金属は、ＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、およびＷを含む。
露出した金属層を金属酸化物層に変える工程は、金属層をアニールする工程を含む。アニール工程の温度は、好適には、２０℃から５００℃の範囲内であり、より好適には、２００℃から４００℃の範囲内である。アニール時間は、好適には１秒より長い時間であり、より好適には１０秒から１２００秒（２０分）の範囲内である。
露出した金属層を金属酸化物層に変える工程は、酸素を注入する工程を含んでも良い。
金属層は、完全に酸化されなければならない。金属層は、完全に金属酸化物層に変えられなければならない。
第１の形態の他の具体例では、他のゲート充填材料で第２ゲートスタックを再形成する工程は、露出した金属層を金属酸化物層に変える工程の前に行われる。他のゲート充填材料は、好適には酸素リッチ金属を含む。酸素リッチ金属は、ＲｕＯｘ、ＭｏＯｘ、またはＷＯｘから選択される。露出した金属層を金属酸化物層に変える工程は、他のゲート充填材料から露出した金蔵層の中に酸素を供給する工程を含む。酸素の供給工程は、好適には熱処理を含む。
ゲート充填材料は、好適には半導体を含む。半導体は、ＳｉまたはＳｉＧｅから選択されても良い。
本発明の具体例では、金属層は好適には、ＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、またはＷのいずれかを含み、金属酸化物層は、それぞれ、ＴｉＯｘＮｙ、ＴａＯｘＮｙ、ＴａＯｘＣｙ、ＴｉＯｘＣｙ、ＴｉＯｘ、ＭｏＯｘ、ＲｕＯｘ、またはＷＯｘを含み、ゲート充填材料はＳｉまたはＳｉＧｅを含む。他のゲート充填材料は、ＲｕＯｘまたはＷＯｘまたはＭｏＯｘのいずれかを含んでも良く、またはＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、およびＷのいずれかを含んでも良い。
第２の発明の形態は、半導体基板と、半導体基板の上に形成された第１ゲートスタックと第２ゲートスタックとを含むデュアル仕事関数半導体デバイスに関する。第１ゲートスタックは、半導体基板の上の、これと接触した第１ゲート誘電体層と、第１ゲート誘電体層の上の、これと接触した金属層と、金属層の上の、これと接触したゲート充填材料とを含む。第２ゲートスタックは、半導体基板の上の、これと接触した第２ゲート誘電体層であって、第１ゲート誘電体層と同じ材料からなる第２ゲート誘電体層と、第１ゲート誘電体層の上の、これと接触した金属酸化物層であって、金属を金属酸化物に変えることにより形成された金属酸化物を含み、この金属は第１ゲートスタック中の金属層の金属と同じである金属酸化物層と、金属酸化物層の上の、これと接触した他のゲート充填材料であって、第１ゲートスタックのゲート充填材料とは違う他の材料を含むゲート充填材料とを含む。
本発明の第２の形態にかかるデュアル仕事関数半導体デバイスの金属層は、好適には酸素欠乏金属を含み、更に好適にはＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、またはＷを含む。金属層を金属酸化物層に変えて形成された金属酸化物層は、それぞれＴｉＯｘＮｙ、ＴａＯｘＮｙ、ＴａＯｘＣｙ、ＴｉＯｘＣｙ、ＴｉＯｘ、ＭｏＯｘ、ＲｕＯｘ、またはＷＯｘを含む。
第１ゲートスタックのゲート充填材料は、半導体を含み、更に好適にはＳｉまたはＳｉＧｅを含む。
第２ゲートスタックの他のゲート充填材料は、ＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、およびＷを含んでも良い。
全ての図面および図は、本発明の幾つかの形態や具体例を示すことを意図する。記載された図面は、概略であり、限定するものではない。図面中、記載目的のために、幾つかの要素の大きさは拡大されて、寸法通りに記載されていない。
例示の具体例は、参照された図面の図中に示される。ここに示される具体例と図は、限定的よりむしろ例示的と考えられることを意図する。異なる図において、同じ参照符号は、同一または類似の要素を示す。
本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載されたデュアル仕事関数半導体デバイスを製造するための異なるプロセス工程の概略図である。 本発明の所定の具体例に記載された方法で作製されたデュアル仕事関数半導体デバイスのＰＭＯＳトランジスタの実験データ（Ｃ−Ｖカーブ）を示す。 本発明の所定の具体例に記載された方法で作製されたデュアル仕事関数半導体デバイスのＮＭＯＳトランジスタの実験データ（Ｃ−Ｖカーブ）を示す。 デュアル仕事関数半導体デバイスのＰＭＯＳトランジスタの実験データ（Ｃ−Ｖカーブ）を示す。
本発明の１またはそれ以上の具体例は、添付の図面を参照しながら詳細に記載されるが、本発明はこれに限定されるものではない。記載された図面は概略であり、限定的なものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。当業者は、本発明に含まれる範囲内で、本発明の多くの変形や修正が可能である。それゆえに、好適な具体例の記載は、本発明の範囲を限定するものと思うべきではない。
更に、説明や請求項中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、時間的な順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
また、説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。例えば、要素の「下に（underneath）」と「上に（above）」は、この要素の対向する側に配置されることを示す。
ここにおける説明中、多くの特定の細部について示される。しかしながら、本発明の具体例は、それらの特定の細部無しに実施することができる。この説明の理解を不明瞭にしないために、他の例では、公知の方法、構造、および技術は詳細には示されていない。
ここで、特定の化学名または化学式が与えられるが、材料は、化学名で示された化学量論的に正確な式の非化学量論的な変形を含んでも良い。式中の要素の下付き数字の欠落は、化学量論的に数字「１」を示す。本発明の目的では、正確な化学量論的数字のプラス／マイナス２０％の範囲内での変化は、化学名や化学式に含まれる。そのような変形値は、合計が自然数になる必要がなく、このずれは想定範囲内である。そのような変形は、プロセス条件の位置的な選択や制御により、または意図しないプロセスのばらつきにより、発生する。
「含む（comprising）」の用語は、それ以降に示される手段に限定されるものと解釈すべきでなく、他の要素や工程を排除するものではない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
本発明の多くの具体例は、閾値電圧（Ｖｔ）、実効仕事関数（ＷＦｅｆｆ）のような半導体デバイスのパラメータ、または仕事関数（ＷＦ）、フェルミレベル等のような利用される材料の物理的特徴について言及する。この文献を通して使用される定義を、以下に要約する。
ＭＯＳＦＥＴデバイスにおいて、ゲートは、チャネル伝導を起こさせるのに、閾値電圧（Ｖｔ）を必要とする。相補型ＭＯＳ（ＣＭＯＳ）プロセスは、ｎチャネルおよびｐチャネル（ＮＭＯＳおよびＰＭＯＳのそれぞれ）トランジスタの双方を形成する。閾値電圧Ｖｔの差、即ち、ＮＭＯＳとＰＭＯＳトランジスタの間の閾値電圧の差は、いわゆる実効仕事関数の差（ΔＷＦｅｆｆ）に影響される。実効仕事関数の差は、ＮＭＯＳトランジスタの実効仕事関数と、ＰＭＯＳトランジスタの実効仕事関数の間の差である。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれについて閾値電圧（Ｖｔ）値を設けるために、ＰＭＳおよびＮＭＯＳのゲート材料（ゲートスタック）のそれぞれの実効仕事関数と、対応するチャネル領域が、チャネル処理とゲート処理を通して、独立して設けられる。換言すれば、（ホスト誘電体と光学的に異なったキャップ層を含む）双方のゲート誘電体と、（少なくとも１つの金属層を含む）ゲート電極は、ゲートスタック（デバイス）の実効仕事関数（ＷＦｅｆｆ）を決定する。更に、（連続した異なる工程および／または熱処理が行われる）ゲート処理工程自体が、ゲートスタック（デバイス）の実効仕事関数（ＷＦｅｆｆ）に影響を与える。
ゲートスタック（デバイス）の実効仕事関数（ＷＦｅｆｆ）は、ゲート誘電体材料、ゲート電極材料の選択により、および行われるゲート処理工程により調整可能である。一方、（しばしば、金属ゲート電極、または金属層電極、または金属制御電極と呼ばれる）ゲート電極の仕事関数（ＷＦ）は、材料の内在する特性である。一般に、所定の材料の仕事関数は、電子が最小にフェルミレベルにあった場合に、電子を材料中から、材料原子の外の真空状態まで持ち出すのに必要なエネルギーとして、エレクトロンボルト（ｅＶ）で測定される。ゲート電極の仕事関数は、また、材料のアズデポ（as-deposited）の仕事関数または内在する仕事関数とも呼ばれる。
シリコン基板では、負チャネルＭＯＳＦＥＴ（またはＮＭＯＳ）デバイスのゲート電極は、略４．１ｅＶ（＋／−０．４ｅＶ）のｎ型仕事関数を有し、正チャネルＭＯＳＦＥＴ（またはＰＭＯＳ）デバイスのゲート電極は、略５．２ｅＶ（＋／−０．４ｅＶ）のｐ型仕事関数を有する。
予め決められた実効仕事関数は、所定の型の半導体に必要とされる調整された実効仕事関数を意味する。シリコン基板では、ＰＭＯＳトランジスタに対して、実効仕事関数は、約５．２ｅＶ（＋／−０．４ｅＶ）である予め決められた実効仕事関数に調整されるべきである。一方、ＮＭＯＳトランジスタに対して、実効仕事関数は、約４．１ｅＶ（＋／−０．４ｅＶ）である予め決められた実効仕事関数に調整されるべきである。
ｈｉｇｈ−ｋ誘電体は、ＳｉＯ２の誘電率より高い誘電率、即ちｋ＞３．９を有する誘電体である。ｈｉｇｈ−ｋ誘電体は、より薄いＳｉＯ２層で得られるのと同じ実効キャパシタンスを、（ＳｉＯ２に比べて）より物理的に大きな厚みで得られるようになる。
以下の所定の具体例は、シリコン（Ｓｉ）基板を参照しながら説明されるが、他の半導体基板にも同様に適用できることを理解すべきである。この具体例において、「基板（substrate）」は、シリコン、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含む。「基板（substrate）」は、半導体基板部分の他に、ＳｉＯ２やＳｉ３Ｎ４層のような絶縁層を含んでも良い。このように、基板の文言は、シリコンオンガラス基板、シリコンオンサファイア基板を含む。「基板」の文言は、このように、興味のある、層または領域の下にある層のための要素を一般的に規定するために使用される。また、「基板」は、例えばガラスまたは金属層のような、その上に層が形成された他のベースであっても良い。このように、基板はブランケットウエハのようなウエハでも良く、または例えば下層の上に成長されたエピタキシャル層のような他のベース材料に適用された層でも良い。
半導体デバイスは、少なくとも１つの半導体トランジスタを含む。ＭＯＳＦＥＴ半導体デバイスは、少なくとも１つの金属酸化物半導体電界効果トランジスタを含む。ＣＭＯＳ半導体デバイスは、少なくとも１つのＰＭＯＳトランジスタと、少なくとも１つのＮＭＯＳトランジスタとを含む。デュアル仕事関数半導体デバイスは、第１実効仕事関数を有する少なくとも１つの第１トランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する少なくとも１つの第２トランジスタとを含む。更に、デュアル仕事関数ＣＭＯＳデバイスは、第１実効仕事関数を有する少なくとも１つの第１ＮＭＯＳトランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する少なくとも１つの第２ＰＭＯＳトランジスタとを含む。
本発明の第１の形態は、デュアル仕事関数半導体デバイスを製造するための方法に関する。
本発明の多くの具体例は、デュアル仕事関数半導体デバイスを製造するための方法に関し、この方法は、
半導体基板の上に、これと接触するゲート誘電体層を形成する工程と、
ゲート誘電体層の上に、これと接触する金属層を形成し、金属層の上に、これと接触するゲート充填材料の層を形成し、ゲート誘電体層、金属層、およびゲート充填層をパターニングして、第１ゲートスタックと第２ゲートスタックとを形成する工程と、
半導体基板中に、第１ゲートスタックと第２ゲートスタックの双方のために、ソース領域とドレイン領域とを形成する工程と、
第１および第２ゲートスタックの少なくとも片側の第１および第２領域中に誘電体層を形成する工程と、
その後に第２ゲートスタックのみからゲート充填材料を除去し、下層の金属層を露出させる工程と、
露出した金属層を金属酸化物層に変える工程と、
第２ゲートスタックを他のゲート充填材料を用いて再形成する工程と、を含む。
本発明の第２の形態は、デュアル仕事関数半導体デバイスに関する。
本発明の多くの具体例は、半導体基板と、半導体基板の上に形成された第１ゲートスタックと第２ゲートスタックとを含むデュアル仕事関数半導体デバイスに関する。第１ゲートスタックは、半導体基板の上の、これと接触した第１ゲート誘電体層と、第１ゲート誘電体層の上の、これと接触した金属層と、金属層の上の、これと接触したゲート充填材料と、を含む。第２ゲートスタックは、半導体基板の上の、これと接触した第２ゲート誘電体層であって、第１ゲート誘電体層と同じ材料からなる第２ゲート誘電体層と、第１ゲート誘電体層の上の、これと接触した金属酸化物層であって、金属を金属酸化物に変えることにより形成され、この金属は第１ゲートスタック中の金属層の金属と同じである金属酸化物層と、金属酸化物層の上の、これと接触した他のゲート充填材料であって、第１ゲートスタックのゲート充填材料とは違う材料を含むゲート充填材料と、を含む。
図１〜図１１を参照しながら、本発明の第１の形態にかかるデュアル仕事関数半導体デバイスの製造方法の異なる具体例の異なるプロセス工程について、より詳細に述べる。
図１は、例えばシリコン基板のような半導体基板１００を示す。基板１００は、複数の明確な領域を含んでも良い。最も好ましくは、図１に示すように、２つの明確な領域、第１領域１０１と第２領域１０２が、基板１００に規定される。第１領域１０１はデバイスの第１活性領域とも呼ばれ、第２領域１０２はデバイスの第２活性領域とも呼ばれる。第１領域１０１と第２領域１０２は、好適には、絶縁領域１０３により電気的に互いに分離されている。第１領域１０１と第２領域１０２を互いに分離するための可能な方法は、その間にシャロウトレンチアイソレーション（ＳＴＩ）を用いることである。ＳＴＩは、深くて狭いトレンチであり、酸化物で埋められ、集積回路中で隣接するデバイスの間に半導体基板中にエッチングされ、その間の電気的な分離を行う。代わりに、シリコンの部分酸化（ＬＯＣＯＳ）が用いられても良い。
第１ゲートスタックが第１領域１０１中に形成され、この第１ゲートスタックは例えばＮＭＯＳトランジスタの一部である（そして、これにより、第１領域１０１は、ＮＭＯＳトランジスタを形成するためのＮＭＯＳ領域を表す）。第２ゲートスタックが第２領域１０２中に形成され、この第２ゲートスタックは例えばＰＭＯＳトランジスタの一部である（そして、これにより、第２領域１０２は、ＰＭＯＳトランジスタを形成するためのＰＭＯＳ領域を表す）。本発明はこれに限定されず、ＮＭＯＳとＰＭＯＳは交換可能であり、即ち、第１ＰＭＯＳトランジスタを第１（ＰＭＯＳ）領域に形成し、第２ＮＭＯＳトランジスタを第２（ＮＭＯＳ）領域に形成しても良いことを理解すべきである。
第１領域１０１と第２領域１０２を形成した後、スタック層１０７が半導体基板１００の上に形成される。
最初にゲート誘電体層１０４が基板の上に形成される（図２）。ゲート誘電体層１０４は、第１領域１０１と第２領域１０２の双方に形成される。ゲート誘電体層１０４は、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または酸窒化シリコン（ＳｉｘＯｙＮ１−ｘ−ｙ）のような絶縁材料または、より好適には、ＨｆＯｘ、ＬａＯｘ、ＴａＯｘ、ＡｌＯｘまたはこれらの組み合わせのようなｈｉｇｈ−ｋ誘電体材料（即ちｋ＞３．９）からなる層でも良い。ゲート誘電体層１０４は、熱酸化、原子層成長（ＡＬＤ）、または化学気相成長（ＣＶＤ）、または物理気相成長（ＰＶＤ）、または当業者に知られた他の適当な方法で形成されても良い。ゲート誘電体層１０４は、例えば、基板１００とｈｉｇｈ−ｋ材料との間の、（選択的な）界面誘電体層（例えばＳｉＯ２、図示せず）の上に形成されたｈｉｇｈ−ｋ材料（例えばＨｆＯ２）の上に形成された誘電体キャップ層のように、誘電体材料のスタックを含んでも良い。ゲート誘電体層１０４は、好適には、０．５ｎｍと４ｎｍの範囲内の厚さを有し、ＥＯＴ（透過酸化膜厚）は好適には２ｎｍより小さくなる。
ゲート誘電体層１０４を形成後、金属層１０５がゲート誘電体層１０４の上に、これと接触するように形成される（図２）。第１および第２ゲートスタックの実効仕事関数は、主に金属層１０５で決定される。第１および／または第２のゲートスタックの実効仕事関数を変調するために興味のある金属層１０５のパラメータは、少なくとも金属層１０５の金属、金属層１０５の厚みの選択である。
金属層１０５に対して興味のある材料は、例えばＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、およびＷのような酸素欠乏ミッドギャップ金属である。酸素欠乏とは、限定された量からゼロまでの酸素原子を含む金属のような、酸素の欠乏を意味する。好適には、金属は、２０パーセントのモル分率より少ない酸素濃度、好適には１０パーセントのモル分率より少ない酸素濃度を含む。
金属層１０５を形成した後、ゲート充填材料１０６が、金属層１０５の上に、これと接触して形成される（図２）。ゲート充填材料は、ゲート充填材料が主にゲートスタックを更に埋めるのに役立つことを意味する。ゲート充填材料は、ゲートスラックを所定の高さまで埋めるのに適したいずれの材料も含む。本発明の具体例にかかる更なる工程では、ゲート充填材料が除去されても良い。ゲート充填層は、更にゲートスタックを埋め込むため、ゲート充填層１０６の厚さは、一般には金属層１０５の厚さより大きい。ゲート充填層１０６の厚さは、好適には５０ｎｍから２００ｎｍの範囲内であり、より好適には５０ｎｍから１５０ｎｍの範囲内である。ゲート充填層１０６の厚さは、金属層１０５の厚さより少なくとも２５倍より大きい（例えば、４ｎｍの金属層に対して１００ｎｍのゲート充填層）。より好適には、ゲート充填層１０６の厚さは、金属層１０５の厚さの少なくとも５０倍より大きい（例えば、２ｎｍの金属層に対して１５０ｎｍのゲート充填層）。ゲート充填材料は、（必須ではないが）仕事関数変調材料を含んでも良い。ゲート充填層は、また、例えばＳｉまたはＳｉＧｅのような半導体材料でも良い。例えば、１００ｎｍのポリシリコン層が、２ｎｍのＴｉＮ層の上に形成されても良い。代わりに、ゲート充填材料は、Ｗのような金属でも良い。ゲート充填材料は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはＭＯＣＶＤのような当業者に公知のゲート堆積技術を用いて形成しても良い。
金属層１０５の例は、ＴｉＮ層である。ＴｉＮ層が、ゲート充填層１０６として形成されたＮ型Ｓｉで覆われた場合、ＴｉＮ層の厚さに依存して、実効仕事関数が、低い仕事関数またはミッドギャップ仕事関数に調整される。薄いＴｉＮ層、即ち０．５ｎｍと５ｎｍの間の厚さのＴｉＮ層では、実効仕事関数が、ＮＭＯＳトランジスタに適した実効仕事関数（即ち、略４．１ｅＶ（＋／−０．４ｅＶ））に調整できる。より厚いＴｉＮ層、即ち５ｎｍより厚いＴｉＮ層では、実効仕事関数が、ミッドギャップ仕事関数（即ち、略４．７ｅＶ（＋／−０．３ｅＶ））に調整できる。ＰＭＯＳトランジスタに必要とされる高い実効仕事関数（即ち、略５．２ｅＶ（＋／−０．４ｅＶ））を達成するための厚さを適用することができないため、ＴｉＮ層はＰＭＯＳトランジスタに適した材料層ではない。ＰＭＯＳトランジスタに同様の金属が用いられた場合、必要とされる高い実効仕事関数を達成するために追加のプロセス工程が必要となる。
ゲート充填層１０６の材料の選択に依存して、ゲートスタックの実効仕事関数は更に調整されて、より低いまたはより高い仕事関数値となる。
本発明の所定の具体例では、保護層１０８が、第２領域１０２中のゲート充填層１０６の上に、これと接触するように形成される（図３）。
ゲートスタックの形成のためにスタック層１０７を形成した後、第１ゲートスタック１１１と第２ゲートスタック１１２が形成される。当業者に知られた従来のリソグラフィックプロセスとエッチングプロセスにより、第１および第２のゲートスタックがパターニングされる（図４）。
第１ゲートスタック１１１と第２ゲートスタック１１２を形成する前に保護層１０８が、第２領域１０２のゲート充填層１０６の上に形成されても良い（図３）。保護層１０８は、例えばＳｉＮ層やハードマスクでも良い。この保護層１０８は、更なるプロセス工程中に、特に続くシリサイド化工程中に、第２ゲートスタック１１２を保護し、第２ゲートスタックのゲート充填材料はシリサイド化されない。この保護層は十分に厚く、即ち好適には２０ｎｍと３００ｎｍの間である。これは更なる工程中にも必要とされ、これについては後述する。
第１ゲートスタックと第２ゲートスタックは、当業者に知られた従来のリソグラフィックプロセスとエッチングプロセスを用いて保護層１０８、ゲート充填層１０６、金属層１０５、およびゲート誘電体層をパターニングして形成される。
第１ゲートスタック１１１と第２ゲートスタック１１２を形成する、スタック層１０７と保護層１０８のパターニング後に、スペーサ１１３が形成される。従来のドーパント注入工程に続いて、第１領域１０１と第２領域１０２のソース／ドレイン領域１０９（エクステンション領域／ジャンクション領域）の活性化工程と、追加のシリサイド化工程が行われシリサイド領域１１０を形成する（図５）。シリサイド化工程中、第１ゲートスタック１１１のゲート充填材料１０６の一部もシリサイド化される（これにより、第１ゲートシリサイド領域１１０１を形成する）。第２ゲートスタック１１２の上の保護層１０８により、第２ゲートスタックのゲート充填材料１０６は、シリサイド化工程中にシリサイド化されない。保護層１０８は、第２ゲートスタックのゲート充填材料１０６の上部を、シリサイド化された材料に変えられることから保護する。
スペーサ１１３は、好適には、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または酸窒化シリコン（ＳｉＯＮ）のような絶縁材料を含む。スペーサはＡＬＤまたはＣＶＤで堆積され、異方性エッチングまたは当業者に知られた他の好適な方法でパターニングされても良い。
ソース／ドレイン領域の活性化のために、アニールプロセスが必要である。このアニールプロセスは、高温プロセスを含む。これは、高熱量（high thermal budget）プロセスである。アニールプロセスの温度は、一般には５００℃より高く、好適には８００℃より高く、より好適には８００℃から１４００℃の範囲内である。スパイクアニールまたは高速熱アニール（ＲＴＡ）またはレーザーアニールが用いられても良い。
次の工程では、誘電体層１１４が第１領域１０１および第２領域１０２の少なくとも第１ゲートスタック１１１と第２ゲートスタック１１２と隣り合うように形成される（図６）。誘電体材料１１４は、このように第１ゲートスタック１１１と第２ゲートスタック１１２に隣接するように配置される。誘電体層は、第１ゲートスタック１１１と第２ゲートスタック１１２の側面に接触するように形成される。第１ゲートスタック１１１と第２ゲートスタック１１２は、すでにスペーサを含んでも良い。スペーサが得られた場合、誘電体層１１４は、これと接触して隣り合う。誘電体層１１４は、第１ゲートスタック１１１の上に存在しても良く、特に、第１ゲートスタック１１１のゲートシリサイド領域１１０１の上に存在しても良い。誘電体層１１４の形成は、例えばＣＶＤを用いた誘電体層１１４の堆積し、続いて誘電体層１１４を（例えばＣＭＰを用いた）研磨やエッチバックして、第２領域１０２に保護層１０８を露出させることで行われる。保護層１０８の高さが十分に厚いため、誘電体層１１４を（例えばＣＭＰを用いた）研磨やエッチバックするプロセスで、保護層１０８が最初に露出する。さもなければ、誘電体層１１４を形成する間、より特別には誘電体層１１４を研磨する間に、保護層１０８が露出し、一方、第１ゲートスタックのシリサイド領域１１０１が誘電体層１１４で覆われたままであるように、保護層１０８の厚さが選択される。誘電体層１１４は、下層のソース／ドレイン領域１０９とシリサイド領域１１０、１１０１およびスペーサ１１３を、続いて行われる第２ゲートスタック１１２のゲート充填材料１０６を除去するエッチングプロセス中に保護するために、他の保護層を形成する。誘電体層１１４は、例えばｌｏｗ−ｋ誘電体またはＳｉＯ２を含んでも良い。
誘電体層１１４は、ゲートシリサイド領域１１０１が露出するまで研磨される。しかしながら、次の酸化工程で、ゲートシリサイド領域１１０１は酸化に晒されてこれにより部分的に酸化されるため、これは好ましくない。都合良くは、ゲートシリサイド領域１１０１は、誘電体層１１４で覆われる。
次の工程で、第２領域１０２の第２ゲートスタック１１２の、保護層１０８とゲート充填層１０６が除去される（図７）。除去工程は、誘電体層１１４とスペーサ１１３に影響を与えない少なくとも１つのエッチング工程を用いて行われる。除去工程は、金属層１０５に対して選択的である。例えば保護層１０８としてＳｉＮが選択された場合、除去工程は、（例えばＳｉＯ２である誘電体層１１４に対して選択的に）例えばＨ３ＰＯ４系ウェットエッチングプロセスを用いて行われる。例えばゲート充填層１０６がＳｉを含み、金属層１０５がＴｉＮを含む場合、このＳｉゲート充填層は、ＮＨ４ＯＨ系エッチングプロセスで、下層のＴｉＮ層を攻撃することなしに除去できる。第２ゲートスタック１１２の保護層１０８とゲート充填層１０６を除去すると、金属層１０５が露出する。
保護層１０８とゲート充填層１０６を除去した後、露出した金属層１０５が金属酸化物層１０５１に変えられる（図８）。露出した金属層１０５を金属酸化物層１０５１に変える工程は、異なった技術を用いて行われる。変える工程は、部分的に行われ、即ち第２ゲートスタックの露出した金属層１０５のみに作用し、第１ゲートスタックには作用しない。金属層１０５を金属酸化物層１０５１に変える工程において、誘電体層１１４は、他の層や材料（ソース／ドレイン領域１０９とシリサイド領域１１０、１１０１、スペーサ１１３、第１ゲートスタック１１１）を、変化から保護する。
変化工程の後、第１スタックの金属層１０５は変化せず、第２スタックの金属層１０５は金属酸化物層１０５１に変化する。第１ゲートスタック、第１ゲートスタックの実効仕事関数、第１ゲートスタックのＥＯＴは、この変化プロセス工程によって影響されない。
本発明の所定の具体例では、変化工程は、酸化工程である。金属酸化物層１０５１は、このように酸化された金属層である。酸化工程はアニール工程を用いて、または酸素を金属層１０５に注入して行われる。アニール温度は、好適には２０℃と５００℃の間、より好適には２００℃と４００℃の間である。アニール時間は、好適には１秒より長く、より好適には１０秒と１２００秒の間である。酸素の注入は、好適には薄い酸化された金属層１０５１を通る酸素種の貫通を減らすために、プラズマ注入を用いて行われる。金属層１０５は完全に酸化されなければならず、言い換えれば、金属層１０５は完全に酸化された金属層１０５１に変えられなければならない。金属層１０５の厚さは、金属層１０５の表面が酸化されるだけでなく、金属層１０５のバルクも酸化されるように選択されるべきである。この方法では、第２ゲートスタックの実効仕事関数は効果的に変化させることができる。金属層１０５の材料は、酸化工程後に、第２ゲートスタックの実効仕事関数が第２ゲートスタックに適した実効仕事関数に調整されるように選択されなければならない。第２領域は、例えばＰＭＯＳ領域である。例として金属層１０５にＴｉＮを選択することにより、ＴｉＮ層を酸化してＴｉＮ層をＴｉＯｘＮｙ層に変化させることで、第２領域（ＰＭＯＳ）の実効仕事関数は、略５．２ｅＶ（＋／−０．４ｅｖ）の好ましい実効仕事関数に変調される。
次に、第２ゲートスタックが、他のゲート充填材料を用いて再形成される。他のゲート充填材料は、金属酸化物層１０５１の上に形成される。再形成は、第２ゲートスタックの最終高さが得られるまで、金属酸化物層の上に少なくとも他のゲート充填材料を形成することを意味する。誘電体層１１４を用いた場合、保護層１０８とゲート充填層１０６を除去して形成された第２ゲートスタック１１２の開口部は、他のゲート充填材料１１５により再度埋められ（図９）、これに続いてゲート充填材料１１５を（例えばＣＭＰを用いた）研磨やエッチバックし、誘電体層１１４とゲート酸化領域１１０１を露出させる。他のゲート充填材料は、例えばＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、およびＷのような金属である。
第１領域では、金属層１０５と第１充填材料１０６を含み、所定の実効仕事関数を有する第１トランジスタが形成され、第２領域では、酸化された金属層１０５１と第２充填材料１１５を含み、他の所定の実効仕事関数を有する第２トランジスタが形成される。同じ金属層から開始して、デュアル仕事関数半導体デバイスを作製できる。
他の具体例（図１０）では、保護層１０８とゲート充填材料１０６を除去した後であるが金属層１０５を金属酸化物１０５１に変える前に、他のゲート充填材料１１６を用いて第２ゲートスタック１１２が最初に再形成される。誘電体層１１４が用いられた場合、保護層１０８とゲート充填材料１０６を除去した後であるが金属層１０５を金属酸化物１０５１に変える前に、第２ゲートスタックが他のゲート充填材料１１６で再充填される。そのような場合、例えばＲｕＯｘ、ＭｏＯｘ、ＷＯｘのような酸素リッチの金属が、他のゲート充填材料１１６として使用される。次に、他のゲート充填材料１１６を提供した後、熱処理が行われて、酸素リッチのゲート充填材料１１６が下層の金属層１０５に酸素を供給し、金属層１０５を金属酸化物１０５１に変える（図１１）。熱処理の強さは、高温すぎて、酸素が誘電体層１０５を通過したり他の副次的な効果を発生したりしないようにすべきである。熱処理の温度は、好適には２００℃と６００℃の間であり、より好適には３００℃と４５０℃の間であり、好適な時間は１秒と６０分の間であり、より好適には１分と２０分の間である。この熱処理は、また例えば、誘電体層のパッシベーション中や、バックエンド相互接続のために必要な誘電体層の堆積中に行われるものと見なしてもよい。
第１領域では、金属層１０５と第１充填材料１０６を含み、所定の実効仕事関数を有する第１トランジスタが形成され、第２領域では、金属酸化物層１０５１と第２充填材料１１６を含み、他の所定の実効仕事関数を有する第２トランジスタが形成される。同じ金属層から介しして、デュアル仕事関数半導体デバイスが形成される。
（金属層の酸化による、または他のゲート充填材料で金属層に酸素を供給することによる）金属層を変える工程の後に、更なる高温熱処理が行われないため、集積フロー中の更なるプロセス工程中に、実効仕事関数は変化せず、ＥＯＴも増加しない。実効仕事関数は、好適には±０．２ｅＶの範囲内で変化し、より好適には±０．１ｅＶの範囲内で変化し、ＥＯＴの変化は、好適には±０．２ｎｍの範囲内であり、より好適には±０．１ｎｍの範囲内である。
双方のトランジスタに対して同じ金属層と同じゲート誘電体層から出発して、第１（ＮＭＯＳ）と第２（ＰＭＯＳ）トランジスタの間で大きな実効仕事関数の差が達成できることは、所定の具体例の長所である。本発明の具体例にかかるデュアル仕事関数ＣＭＯＳデバイスの集積スキームは、１つの金属１つの誘電体の集積スキームである。これは、集積フローの最初の工程（図１）で、双方のトランジスタが同じ金属と同じゲート誘電体材料を含むが、集積フローの最後において、即ち金属層を金属酸化物層に変える工程（図１１）の後において、異なる実効仕事関数を有することを意味する。実効仕事関数の差は、２つのトランジスタの１つに対して金属層を修正し、２つのトランジスタの他方の金属層に影響を与えないことで達成される。
双方のトランジスタに対して同じ金属層と同じゲート誘電体層から出発して、ゲート誘電体層の実効酸化膜厚（ＥＯＴ）に大きな影響を与えることなく、第１（ＮＭＯＳ）と第２（ＰＭＯＳ）トランジスタの間で大きな実効仕事関数の差が達成できることは、有利である。特に、低いＥＯＴに対して、これは非常に好ましく、例えば高度に小型化されたＣＭＯＳ、フィンフェット（finfet）技術、およびＳＯＩデバイスで使用される。また、低電力デバイスやＤＲＡＭデバイスについて、本発明の具体例にかかるデュアル仕事関数デバイスの製造方法は、非常に魅力的である。
ＮＭＯＳとＰＭＯＳトランジスタの間の実効仕事関数の差は、他の仕事関数変調元素を、当業者に知られた方法で第１および第２のゲートスタックに加えることにより大きくすることができる。例えば、ＡｌＯキャップ層は、ゲート誘電体層と酸化された金属層との間に使用して、ＰＭＯＳトランジスタの実効仕事関数を略５．０ｅＶの値まで更に増加させるために使用される。例えば、ＡｓのＩ／Ｉを加えることにより、ＮＭＯＳトランジスタの実効仕事関数を更に略４．１ｅＶの値まで低くすることができる。
集積フレンドリーなプロセスフローが、デュアル仕事関数半導体デバイスの製造に使用できることは、所定の具体例の長所である。
ゲート誘電体１１４が、常にその上の金属層により保護されて、どのエッチングプロセスにおいても露出しないことが、所定の具体例の長所である。これは、ゲート誘電体の特性を変化させず、高い信頼性を得るために特に重要である。
図１２において、具体例にかかるＰＭＯＳトランジスタの実験データが示されている。本発明の具体例にかかるＴｉＮ金属層を含むゲートスタックについて、Ｃ−Ｖカーブが示されている。最初に、誘電体層がＳｉ基板の上に形成され、特には１ｎｍのＳｉＯ２／２．５ｎｍのＨｆＯ２層が形成される。次に、金属層、特に２ｎｍＴｉＮ層が、ゲート誘電体層の上に形成される。次にポリシリコンのゲート充填材料が、ＴｉＮ層の上に形成された。接合の活性化アニールとシリサイド化の後、ポリシリコンゲート充填材料がアンモニアを用いて選択的に除去される。ＴｉＮ層はこのように除去工程の後に露出する。次にＯ２アニールが、３００℃で１分（ダイアモンド）から４分（ドット）まで行われた（このアニールを行わない参考（四角）も併せて示す）。ＴｉＮ層は、酸化工程の後にＴｉＯＮ層に変えられる。ゲートスタックがゲート充填材料で再充填され、この例では、５０ｎｍのＴｉＮキャップ層で再充填された。ゲート電極中で低い欠陥密度を達成するために、当業者に知られた４２０℃の形成ガスアニールが、誘電体をパッシベートするために２０分間行われた。このゲートスタックを用いて形成されたキャパシタデバイスについての電気測定から、即ちＣ−Ｖカーブから、ＰＭＯＳトランジスタの実効仕事関数が、Ｏ２アニール後に、４．６９ｅＶ（四角）から４．８ｅＶ（丸）まで増加していることがわかる。ゲート誘電体膜厚の大きな増加、特にＥＯＴ（等価酸化膜厚）の大きな増加は見られなかった。
図１４では、図１２のように、類似のＰＭＯＳトランジスタゲートスタックについての実験データ（Ｃ−Ｖカーブ）が示されている。しかしながら、図１４では、Ｏ２アニールが、接合活性化工程前に行われた。より正確には、最初にＳｉ基板の上に誘電体層が形成され、特に１ｎｍＳｉＯ２／２．５ｎｍＨｆＯ２層が形成される。次に、金属層、特に２ｎｍＴｉＮ層が、ゲート誘電体層の上に形成される。２ｎｍＴｉＮの堆積直後に、Ｏ２アニールが、３００℃で１分（ドット）から４分（長方形）まで行われた（このアニールを行わない参考（四角）も併せて示す）。次に、ポリシリコンゲート充填材料が、ＴｉＮ層の上にＣＶＤを用いて形成された。この後に、従来技術に従って、高温接合活性化アニールが行われる。ＥＯＴ（等価酸化膜厚）は、０．４８ｎｍまで増加する。ゲートスタックの実効仕事関数は、大きくは影響されない。しかしながら、このＥＯＴの増加は望まれるものではなく、金属ＴｉＮ層の酸化アニール後に行われる接合活性化アニールによる。
図１３では、本発明の具体例にかかるＮＭＯＳトランジスタについての実験データが示されている。本発明の具体例にかかるＴｉＮ金属層を含むゲートスタックについてのＣ−Ｖカーブが示される。最初に誘電体層がＳｉ基板の上に形成され、特に１ｎｍＳｉＯ２／２．５ｎｍＨｆＯ２層が形成される。次に、金属層、特に２ｎｍＴｉＮ層が、ゲート誘電体層の上に形成される。次に、ポリシリコン層が、ＴｉＮ層の上に形成される。このゲートスタックを用いて形成されたキャパシタデバイスについての電気測定から、即ちＣ−Ｖカーブから、ＮＭＯＳトランジスタの実効仕事関数が、略４．４ｅＶであることがわかり、これはＮＭＯＳトランジスタの望ましい実効仕事関数の略４．１ｅＶ（＋／−０．４ｅＶ）の範囲内である。
本発明の第２の形態では、デュアル仕事関数半導体デバイスが記載される。デュアル仕事関数半導体デバイスは、半導体基板と、半導体基板上の第１ゲートスタックおよび第２ゲートスタックとを含む。第１ゲートスタックは、半導体基板、半導体基板の上の、これと接触した第１ゲート誘電体層と、第１ゲート誘電体層の上の、これと接触した金属層と、金属層の上の、これと接触したゲート充填材料と、を含む。第２ゲートスタックは、半導体基板の上の、これと接触した第２ゲート誘電体層であって、第１ゲート誘電体層と同じ材料からなる第２ゲート誘電体層と、第１ゲート誘電体層の上の、これと接触した金属酸化物層と、金属酸化物層の上の、これと接触した他のゲート充填材料であって、第１ゲートスタックのゲート充填材料とは違う他の材料を含むゲート充填材料と、を含む。金属酸化物層は、金属を金属酸化物に変えることにより形成された金属酸化物を含み、この金属は、第１ゲートスタック中の金属層の金属と同じである。第１ゲートスタックの金属層は、例えばＭである。第２ゲートスタックの金属酸化物層は、これよりＭｘＯｙとなる。第１ゲートスタックのゲート充填材料は、好適にはＳｉまたはＳｉＧｅを含む。第１ゲートスタックの金属層は、好適にはミッドギャップの酸素欠乏金属を含み、例えばＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、またはＷである。金属酸化物層は、それぞれ、ＴｉＯｘＮｙ、ＴａＯｘＮｙ、ＴａＯｘＣｙ、ＴｉＯｘＣｙ、ＴｉＯｘ、ＭｏＯｘ、ＲｕＯｘ、またはＷＯｘである。第２ゲートスタックの他のゲート充填材料は、ＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、またはＷのような金属を含む。この金属は、例えばＲｕＯｘ、ＭｏＯｘ、ＷＯｘのような酸素リッチの金属でも良い。
前の説明は、本発明の所定の具体例を詳述する。しかしながら、テキスト中で先の記載がいかに詳しく述べられていようとも、本発明は、多くの方法により実施できることが認められるであろう。本発明の所定の特徴や形態を記載する場合、特定の技術用語の使用は、その技術用語が関連する本発明の特徴や形態の、特定の特徴を含むような限定をするものと、ここで再定義されるものではないことを注意すべきである。
上記詳細な記載は、多くの具体例に適用される本発明の新規な特徴について示し、記載し、指摘するが、示されたデバイスまたはプロセスの形態や細部において、多くの省略、代替え、および変形が、本発明の精神から離れることなく当業者が行えることが理解されるであろう。

Claims (15)

  1. 半導体基板１００を提供する工程と、
    半導体基板１００の上に、これと接触するゲート誘電体層１０４を形成する工程と、
    ゲート誘電体層１０４の上に、これと接触し、所定の厚さを有する金属層１０５を形成する工程と、
    金属層１０５の上に、これと接触するゲート充填材料の層１０６を形成する工程と、
    ゲート誘電体層１０４、金属層１０５、およびゲート充填層１０６をパターニングして、第１ゲートスタック１１１と第２ゲートスタック１１２とを形成する工程と、
    第２ゲートスタック１１２のみからゲート充填材料１０６を選択的に除去し、下層の金属層１０５を露出させる工程と、
    露出した金属層１０５を金属酸化物層１０５１に変える工程と、を含むデュアル仕事関数半導体デバイスの製造方法。
  2. 更に、第１および第２ゲートスタックを形成する工程の後で、ゲート充填材料１０６を選択的に除去する工程の前に、アニール工程を含み、これにより、半導体基板１００の中に、第１ゲートスタック１１１と第２ゲートスタック１１２の双方に活性化されたソースおよびドレイン領域１０９を形成する請求項１に記載のデュアル仕事関数半導体デバイスの製造方法。
  3. 更に、他のゲート充填材料１１５を用いて第２ゲートスタックを再形成する工程を含む請求項１または２のいずれかに記載のデュアル仕事関数半導体デバイスの製造方法。
  4. 金属層１０５の厚さは、露出した金属層１０５を変える工程の後に、第１ゲートスタックに対して選択されたある実効仕事関数を達成し、第２ゲートスタックに対して選択された他の実効仕事関数を達成するように選択された請求項１〜３のいずれかに記載のデュアル仕事関数半導体デバイスの製造方法。
  5. 金属層１０５の厚さは、０．５ナノメータと５ナノメータの範囲内である請求項１〜４のいずれかに記載のデュアル仕事関数半導体デバイスの製造方法。
  6. 金属層１０５は、酸素欠乏金属を含む請求項１〜５のいずれかに記載のデュアル仕事関数半導体デバイスの製造方法。
  7. 金属層１０５は、ＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、およびＷから選択される金属を含む請求項６に記載のデュアル仕事関数半導体デバイスの製造方法。
  8. 他のゲート充填材料で第２ゲートスタックを再形成する工程は、露出した金属層１０５を金属酸化物層１０５１に変える工程の後に行われる請求項３〜７のいずれかに記載のデュアル仕事関数半導体デバイスの製造方法。
  9. 露出した金属層１０５を金属酸化物層１０５１に変える工程は、金属層１０５をアニールする工程を含む請求項８に記載のデュアル仕事関数半導体デバイスの製造方法。
  10. 露出した金属層１０５を金属酸化物層１０５１に変える工程は、金属層１０５中に酸素を注入する工程を含む請求項８に記載のデュアル仕事関数半導体デバイスの製造方法。
  11. 他のゲート充填材料で第２ゲートスタックを再形成する工程は、露出した金属層１０５を金属酸化物層１０５１に変える工程の前に行われる請求項３〜７のいずれかに記載のデュアル仕事関数半導体デバイスの製造方法。
  12. 他のゲート充填材料は、酸素リッチ金属を含む請求項１１に記載のデュアル仕事関数半導体デバイスの製造方法。
  13. 露出した金属層１０５を金属酸化物層１０５１に変える工程は、他のゲート充填材料１１６から露出した金蔵層１０５の中に酸素を供給する工程を含む請求項１１または１２に記載のデュアル仕事関数半導体デバイスの製造方法。
  14. 半導体基板と、
    半導体基板の上に形成された第１ゲートスタックと第２ゲートスタックと、を含むデュアル仕事関数半導体デバイスであって、
    第１ゲートスタックは、
    半導体基板の上の、これと接触した第１ゲート誘電体層と、
    第１ゲート誘電体層の上の、これと接触した金属層と、
    金属層の上の、これと接触したゲート充填材料と、を含み、
    第２ゲートスタックは、
    半導体基板の上の、これと接触した第２ゲート誘電体層であって、第１ゲート誘電体層と同じ材料からなる第２ゲート誘電体層と、
    第１ゲート誘電体層の上の、これと接触した金属酸化物層であって、金属を金属酸化物に変えることにより形成された金属酸化物を含み、この金属は第１ゲートスタック中の金属層の金属と同じである金属酸化物層と、
    金属酸化物層の上の、これと接触した他のゲート充填材料であって、第１ゲートスタックのゲート充填材料とは違う他の材料を含むゲート充填材料と、を含むデュアル仕事関数半導体デバイス。
  15. 第１ゲートスタックのゲート充填材料は、ＳｉまたはＳｉＧｅを含み、第２ゲートスタックの他のゲート充填材料は、ＴｉＮ、ＴａＮ、ＴａＣ、ＴｉＣ、Ｔｉ、Ｍｏ、Ｒｕ、またはＷのいずれかの金属を含み、金属層は、ＴｉＮを含み、金属酸化物層は、ＴｉＯｘＮｙを含む、請求項１４に記載のデュアル仕事関数半導体デバイス。
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