KR20190025838A - 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 자동 이득 제어부를 갖는 집적 회로 수정 발진기 - Google Patents
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Abstract
수정 발진기는 발진 검출 및 진폭 제어 루프들을 갖는 디지털 자동 이득 제어부(AGC)에 결합된다. 발진 검출 루프는, 발진기 트랜지스터의 트랜스컨덕턴스(gm)를, 그로부터의 발진이 검출될 때까지 증가시킬 수 있다. 이어서, 진폭 제어 루프는 수정 발진기로부터의 발진들의 진폭들을 검출하고, 이러한 진폭들을 하이 및 로우 전압 기준치들과 비교하고, 디지털 신호들을 생성하여, 발진기 증폭기에 대한 임계 트랜스컨덕턴스(gm)를 찾아내고 이러한 gm을 제어하여 그로부터의 일정한 발진 파형 진폭을 유지하게 한다. 업/다운 카운터는 그에 대한 업데이트 클록 속도에 따라 서보 제어 루프 대역폭/업데이터 속도를 정의한다. 제어 루프 대역폭이, 수정 발진기의 발진 엔벨로프가 발진을 위해 증가하는 데에 필요한 시동 시간 미만일 때 루프 안정성이 달성된다. 발진기 고장 검출기가 또한 제공될 수 있다.
Description
관련 특허 출원
본 출원은, 공동 소유되며 2016년 6월 30일자로 출원된 미국 가특허 출원 제62/357,199호에 대한 우선권을 주장하며; 이것은 모든 목적을 위해 본 명세서에 참고로 포함된다.
기술분야
본 발명은 수정 발진기, 특히 발진 디바이스 및 발진기 고장 검출기에 대한 최적의 동작 트랜스컨덕턴스(operating transconductance)를 선택하기 위한 디지털 자동 이득 제어(automatic gain control, AGC) 서보 루프 회로를 갖는 수정 발진기에 관한 것이다.
전자 발진기는, 대체로, 주어진 주파수의 주기적인 시변 전기 신호를 생성하는 공진 회로 - 공진 회로의 주기의 역은 그의 주파수를 결정함 - 를 포함한다. 전기 신호는, 예를 들어, 신호 발진들의 수를 카운팅함으로써 시간의 경과를 추적하는 데에 이용될 수 있다. 보편적인 전자 발진기는 그의 공진 요소로서 수정(quartz crystal)을 채용하지만, 다른 유형의 압전 재료들(예컨대, 다결정 세라믹들)이 또한 사용될 수 있다.
전자 발진기들은 다수의 전자 디바이스들을 위한 클록 신호들을 생성하는 데에 사용되었다. 전자 발진기들은 무선 주파수(RF) 및 전자 디바이스들의 중요한 컴포넌트이다. 오늘날, 제품 설계 엔지니어들은 종종, 발진기 회로가 디바이스 상에 제공되기 때문에, 발진기들을 스스로 설계하지는 않는다. 그러나 대부분의 현재 전자 발진기들은, 전자 발진기들과 함께 사용되는 아날로그 AGC 루프 때문에 문제들을 갖는다. 예를 들어, 아날로그 AGC는, 초기 시드 전류가 인가될 때 발진기의 부적절한 시작 및/또는 AGC 루프에서의 불안정성을 야기할 수 있다.
전술된 문제들을 다루는 수정 발진기들의 gm을 제어하기 위해 AGC를 위한 시스템들 및 방법들을 갖는 것이 바람직할 것이다.
일 실시예에 따르면, 집적 회로의 수정 발진기를 동작시키기 위한 방법은, 수정 발진기에 결합된 디지털 자동 이득 제어(AGC) 회로를 갖는 수정 발진기의 동작을 모니터링하고 그의 발진 진폭을 제어하는 단계 - 디지털 AGC 회로는 발진 검출기를 포함하는 제1 루프 및 발진 진폭 검출기를 포함하는 제2 루프를 포함함 -; 수정 발진기의 이득을, 그로부터의 발진이 제1 루프에 의해 검출될 수 있을 때까지 증가시키는 단계, 및 제2 루프에 의해 하이(high) 기준 값과 로우(low) 기준 값 사이의 진폭에서 발진을 유지하는 단계를 포함할 수 있다.
본 방법의 추가 실시예에 따르면, 수정 발진기의 발진을 검출하는 단계는, 수정 발진기로부터 주파수 사이클들의 수를 카운팅하는 단계, 및 주파수 사이클들의 수가 소정 수의 카운트들에 도달할 때 발진 검출 래치를 설정하는 단계를 포함할 수 있다. 본 방법의 추가 실시예에 따르면, 본 방법은, 독립적인 업데이트 클록 펄스들을 생성하는 단계; 및 발진 검출 래치가 아직 설정되지 않은 경우 각각의 업데이트 클록 펄스에서 수정 발진기의 트랜스컨덕턴스 증폭기(transconductance amplifier)의 이득을 증가시키는 단계를 포함할 수 있다.
본 방법의 추가 실시예에 따르면, 하이 기준 값과 로우 기준 값 사이에서 발진 진폭을 유지하는 단계는, 발진 진폭 검출기로부터의 출력들을 하이 및 로우 기준 값들과 비교하는 단계; 발진 진폭 검출기로부터의 출력이 로우 기준 값 미만일 수 있는 경우 각각의 업데이트 클록 펄스에서 트랜스컨덕턴스 증폭기 이득을 증가시키는 단계, 및 발진 진폭 검출기로부터의 출력이 하이 기준 값 이상일 수 있는 경우 각각의 업데이트 클록 펄스에서 트랜스컨덕턴스 증폭기 이득을 감소시키는 단계를 포함할 수 있다.
본 방법의 추가 실시예에 따르면, 트랜스컨덕턴스 증폭기 이득은 그에 대한 전류를 증가시킴으로써 증가될 수 있다. 본 방법의 추가 실시예에 따르면, 본 방법은, 발진 검출기가 소정 기간 내에 수정 발진기로부터의 발진을 검출하지 못할 때 수정 발진기 고장 경보를 생성하는 단계를 포함할 수 있다. 본 방법의 추가 실시예에 따르면, 하이 기준 값은 수정 발진기의 트랜지스터의 DC 바이어스 포인트(bias point)보다 약 300 밀리볼트 높을 수 있고, 로우 기준 값은 트랜지스터의 DC 바이어스 포인트보다 약 100 밀리볼트 높을 수 있다. 본 방법의 추가 실시예에 따르면, 본 방법은, 복제 회로에 의해 트랜스컨덕턴스 증폭기의 전력, 전압 및 온도 특성들을 추적하는 하이 및 로우 기준 값들을 제공하는 단계를 포함할 수 있다. 본 방법의 추가 실시예에 따르면, 본 방법은, 발진기 고장을 검출하는 단계 및 그의 경보를 제공하는 단계를 포함할 수 있다.
다른 실시예에 따르면, 집적 회로는, 수정 발진기 회로; 및 수정 발진기 회로에 결합된 디지털 자동 이득 제어(AGC) 회로 - AGC 회로는 발진 검출기를 포함하는 제1 루프 및 발진 진폭 검출기를 포함하는 제2 루프를 포함함 - 를 포함할 수 있고, 제1 루프는 수정 발진기 회로의 이득을, 그로부터의 발진 진폭이 검출될 수 있을 때까지 증가시키도록 구성될 수 있고, 그 후에 제2 루프는 하이 진폭 값과 로우 진폭 값 사이에서 발진 진폭을 유지하도록 구성될 수 있다.
추가 실시예에 따르면, 수정 발진기 회로는, 외부 수정체(external crystal)에 결합되도록 구성된 트랜스컨덕턴스 증폭기; 및 트랜스컨덕턴스 증폭기의 트랜스컨덕턴스 이득을 제어하고 그에 결합된 프로그램가능 전류원을 포함할 수 있다. 추가 실시예에 따르면, 제1 루프는 수정 발진기 회로로부터의 발진의 검출 이전에 프로그램가능 전류원을 업데이트 간격들로 제어할 수 있고, 제2 루프는 수정 발진기 회로로부터의 발진의 검출 이후에 프로그램가능 전류원을 업데이트 간격들로 제어한다.
추가 실시예에 따르면, 제1 루프는, 발진 검출기, 발진 검출기에 결합되고, 발진이 검출될 수 있을 때 로직 상태를 변경하는 메모리 래치, 및 프로그램가능 전류원에 결합되고 그를 제어하는 업/다운 카운터를 포함할 수 있고, 제2 루프는, 트랜스컨덕턴스 증폭기에 결합된 입력 및 발진 진폭을 나타내는 출력을 갖는 발진 진폭 검출기; 업/다운 카운터; 및 발진 진폭 검출기와 업/다운 카운터 사이에 결합된 발진 진폭 제어기를 포함할 수 있고, 발진 진폭이 로우 진폭 값 미만일 수 있는 경우, 업/다운 카운터는 그 내부의 카운트 값들을 업데이트 간격들로 증분시키고, 발진 진폭이 하이 진폭 값 이상일 수 있는 경우, 업/다운 카운터는 그 내부의 카운트 값들을 업데이트 간격들로 감분시킨다.
추가 실시예에 따르면, 하이 진폭 값은 트랜스컨덕턴스 증폭기의 DC 바이어스 포인트보다 약 300 밀리볼트 높을 수 있고, 로우 진폭 값은 트랜스컨덕턴스 증폭기의 DC 바이어스 포인트보다 약 100 밀리볼트 높을 수 있다. 추가 실시예에 따르면, 복제 회로가, 트랜스컨덕턴스 증폭기의 전력, 전압 및 온도 특성들을 추적하는 하이 및 로우 진폭 값들을 제공하도록 구성될 수 있다. 추가 실시예에 따르면, 업/다운 카운터 및/또는 발진 검출 회로의 카운트 값은 프로그램가능할 수 있다. 추가 실시예에 따르면, 업/다운 카운터는 집적 회로에서의 전력-온-리셋(power-on-reset) 시에 리셋되도록 구성될 수 있다. 추가 실시예에 따르면, 타이머, 발진 검출 회로, 래치 및/또는 업/다운 카운터는 집적 회로에서의 리셋 조건 시에 리셋가능할 수 있다. 추가 실시예에 따르면, 발진기 고장 경보 회로가 제공될 수 있다. 추가 실시예에 따르면, 집적 회로는 마이크로컨트롤러일 수 있다.
첨부 도면과 관련하여 취해진 하기 설명을 참조함으로써 본 발명의 보다 완전한 이해가 획득될 수 있다.
도 1은 본 발명의 구체적인 예시적인 실시예들에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 자동 이득 제어부(AGC)를 갖는 집적 회로 수정 발진기의 개략 블록도를 예시한다.
도 1a는 본 발명의 구체적인 예시적인 실시예에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 자동 이득 제어부(AGC)를 갖는 집적 회로 수정 발진기의 더욱 상세한 개략 블록도를 예시한다.
도 2는 본 발명의 구체적인 예시적인 실시예에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 AGC를 갖는 집적 회로 수정 발진기의 더욱 상세한 개략도를 예시한다.
도 3은 본 발명의 구체적인 예시적인 실시예에 따른, 수정 구동기 회로의 복제 회로의 개략도를 예시한다.
도 4는 본 발명의 구체적인 예시적인 실시예에 따른, 디지털 AGC와 조합된 수정 발진기의 동작의 그래픽 표현을 예시한다.
본 발명이 다양한 변경 및 대안 형태들을 허용하지만, 그들의 구체적인 예시적인 실시예들이 도면에 도시되었고 본 명세서에 상세히 기술되어 있다. 그러나 구체적인 예시적인 실시예들의 본 명세서에서의 설명은 본 발명을 본 명세서에 개시된 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.
도 1은 본 발명의 구체적인 예시적인 실시예들에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 자동 이득 제어부(AGC)를 갖는 집적 회로 수정 발진기의 개략 블록도를 예시한다.
도 1a는 본 발명의 구체적인 예시적인 실시예에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 자동 이득 제어부(AGC)를 갖는 집적 회로 수정 발진기의 더욱 상세한 개략 블록도를 예시한다.
도 2는 본 발명의 구체적인 예시적인 실시예에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 AGC를 갖는 집적 회로 수정 발진기의 더욱 상세한 개략도를 예시한다.
도 3은 본 발명의 구체적인 예시적인 실시예에 따른, 수정 구동기 회로의 복제 회로의 개략도를 예시한다.
도 4는 본 발명의 구체적인 예시적인 실시예에 따른, 디지털 AGC와 조합된 수정 발진기의 동작의 그래픽 표현을 예시한다.
본 발명이 다양한 변경 및 대안 형태들을 허용하지만, 그들의 구체적인 예시적인 실시예들이 도면에 도시되었고 본 명세서에 상세히 기술되어 있다. 그러나 구체적인 예시적인 실시예들의 본 명세서에서의 설명은 본 발명을 본 명세서에 개시된 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.
다양한 실시예들에 따르면, 디지털 자동 이득 제어부(AGC)는 제1 및 제2 제어 루프들을 갖는다. 제1 루프는, 발진기 트랜지스터의 트랜스컨덕턴스(gm)를, 그로부터의 발진이 검출될 때까지 증가시킬 수 있다. 이어서, 제2 루프는 수정 발진기로부터의 발진들의 진폭들을 검출하고, 이러한 진폭들을 하이 및 로우 전압 기준치들과 비교하고, 디지털 신호들을 생성하여, 발진기 트랜지스터의 임계 트랜스컨덕턴스(gm)를 찾아내고 이러한 트랜지스터 트랜스컨덕턴스(gm)를 제어하여 그로부터의 일정한 발진 파형 진폭을 유지하게 한다. 업/다운 카운터는 그에 대한 클록 속도에 따라 서보 제어 루프 대역폭/업데이트-속도를 정의하고, 이러한 서보 루프는, 서보 루프 대역폭이 대략 수정 발진기의 Tau(τ)= 10*Lm/R_eff 미만인 한, 어떠한 안정성 문제도 갖지 않는다. 트랜스컨덕턴스는 바이폴라 트랜지스터 또는 전계 효과 트랜지스터(FET)의 성능의 표현이다. 일반적으로, 모든 다른 인자들이 일정하게 유지될 때, 디바이스에 대한 트랜스컨덕턴스 수치(figure)가 클수록, 그것이 전달할 수 있는 이득(증폭)이 더 커진다.
본 발명의 하나의 양상에 따르면, 집적 회로가 제공된다. 집적 회로는 외부 수정체에 결합된 발진기 회로를 포함한다. 집적 회로는 발진기 회로에 결합된 디지털 자동 이득 제어(AGC) 회로를 포함한다. 디지털 AGC 회로는 발진 검출기를 제공하는 제1 루프 기능부 및 발진 엔벨로프 검출기(oscillation envelope detector)를 제공하는 제2 루프 기능부를 포함한다.
본 발명의 또 하나의 양상에 따르면, 집적 회로 수정 발진기를 동작시키기 위한 방법이 제공된다. 본 방법은 하기의 단계들을 포함한다: 먼저, 디지털 이득 제어 회로 내의 카운터의 초기 출력이 제1 카운트 값으로 설정된다. 디지털 이득 제어부는, 소정 개수의 사이클들에 대해 언제 발진이 발생했는지를 결정하는 제1 루프(발진 검출 루프)에 접속된다. 디지털 이득 제어부는 미리설정된 발진 엔벨로프 확장 시간(예상된 개수의 발진 사이클들)을 기다린다. 디지털 이득 제어부는 예상된 개수의 발진 사이클들이 검출될 때까지 프로그램가능 업데이트 속도로 발진기 트랜지스터 트랜스컨덕턴스(gm)를 증가시킬 수 있다. 예상된 개수의 발진 사이클들을 검출할 시에, 디지털 이득 제어부는, 발진 진폭 검출 회로로부터의 DC 출력을 모니터링하는 2개의 비교기들에 결합된 하이 및 로우 기준 전압들에 의해 결정되는 엔벨로프 내에서 트랜스컨덕턴스 전류 값이 안정되도록, 제2 루프를 선택한다.
이제, 도면들을 참조하면, 예시적인 실시예들의 상세사항들이 개략적으로 예시되어 있다. 도면들 내의 동일한 요소들은 동일한 도면 부호들에 의해 표현될 것이고, 유사한 요소들은 상이한 소문자 접미사를 갖는 동일한 도면 부호들에 의해 표현될 것이다.
도 1은 본 발명의 구체적인 예시적인 실시예들에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 자동 이득 제어부(AGC)를 갖는 집적 회로 수정 발진기의 개략 블록도를 예시한다. 집적 회로(100)는 수정 발진기(110), 및 제1 루프(발진 검출 루프)(120) 및 제2 루프(발진 진폭 제어 루프)(130)를 포함하는 디지털 AGC를 포함할 수 있다. 발진 검출 루프(120)는, 수정 발진기(110)의 트랜스컨덕턴스를, 그로부터의 발진이 검출될 때까지 증가시킬 것이다. 발진 진폭 제어 루프(130)는 소정의 상한 및 하한 진폭 값들 내에서 수정 발진기(110)로부터의 발진 진폭을 유지할 것이다. 수정 발진기(110)는 외부 주파수 결정용 수정체(116)에 결합되도록 구성된다.
도 1a는 본 발명의 더욱 상세한 구체적인 예시적인 실시예에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 자동 이득 제어부(AGC)를 갖는 집적 회로 수정 발진기의 개략 블록도를 예시한다. 집적 회로(100a)는 수정 발진기(110), 발진 검출 루프(120a) 및 발진 진폭 제어 루프(130a)를 포함하는 디지털 AGC, 업데이트 타이머(152), 및 선택적으로, 발진기 고장 검출 및 경보 회로(154)를 포함할 수 있다.
수정 발진기(110)는, 트랜스컨덕턴스(gm)가 프로그램가능 전류원(112)으로부터의 전류에 의해 제어될 수 있는 트랜스컨덕턴스 증폭기(예컨대, 바이폴라 또는 FET 트랜지스터)(114)를 포함할 수 있다. 외부 수정체(116)가 집적 회로(100a)의 노드들(핀들)(OSCI, OSCO)을 통해 수정 발진기(110)에 결합될 수 있다.
발진 검출 루프(120a)는 발진 검출기(124), 1 비트 메모리 래치(122), 및 업/다운 카운터(126)를 포함할 수 있다. 집적 회로(100)의 전원 공급 및/또는 초기화 시에, 발진 검출기(124), 1 비트 메모리 래치(122), 및 업/다운 카운터(126)는 리셋될 수 있는데, 여기서 그 내부의 카운트 값들은 0으로 리셋되고, 메모리 래치(122)는 클리어되는데, 여기서 그의 Q-출력은 로직 로우에 있고 /Q-출력은 로직 하이에 있다. 업/다운 카운터(126)는 프로그램가능 전류원(112)에 결합되고 그를 제어하는데, 여기서 그의 카운트 값이 0일 때, 프로그램가능 전류원(112)으로부터의 출력 전류는 그의 최저 값에 있다. 프로그램가능 전류원(112)으로부터의 최저 값 전류는 초기에 트랜스컨덕턴스 증폭기(트랜지스터)(114)에 인가되며(트랜지스터 이득이 전류에 의해 제어됨), 이에 의해 그의 트랜스컨덕턴스(gm)는 최소치에 있다. 이러한 조건 하에서, 수정 발진기(110)는 발진하거나 발진하지 않을 수 있지만, 그것은 업데이트 타이머(152)가 수정 발진기(110)에 독립적이기 때문에 중요하지 않다. 업데이트 타이머(152)는 이하에서 더욱 완전하게 설명되는 바와 같이 발진 검출 루프(120)("제1 루프") 및 발진 진폭 제어 루프(130)("제2 루프") 둘 다에 대한 대역폭/업데이트 속도를 정의하는 데에 사용될 수 있다.
업/다운 카운터(126)에 의해 임의의 업데이트 클록이 수신되기 전에(그리고 그의 카운트 값이 0으로 설정됨), 최소 전류 값이 트랜스컨덕턴스 증폭기(114)에 결합된다. 따라서, 트랜스컨덕턴스 증폭기(114)는 최소 트랜스컨덕턴스에서 시작하고, 그의 트랜스컨덕턴스는 프로그램가능 전류원(112)으로부터의 전류가 업/다운 카운터(126)의 카운트 값으로부터의 제어에 의해 증가함에 따라 증가한다. 업/다운 카운터(126)가 업데이트 타이머(152)로부터 클록 펄스를 수신할 때마다, 프로그램가능 전류원(112)으로부터의 전류 값들의 선형 서모메트릭 패턴(thermometric pattern)(선형적으로 증가하는 전류)은, 발진기 회로(110)가 초기 최저 전류 트랜스컨덕턴스(gm) 값에서 발진하기 시작하지 않았다면 발진기 회로(110)가 발진하기 시작할 때까지 트랜스컨덕턴스(gm)를 상승시킨다.
초기에, 1 비트 메모리 래치(122)의 Q-출력은 로직 로우("0")("OSC_valid")에 있고 /Q-출력은 로직 하이("1")에 있는데, 이는 업/다운 카운터(126)가 업데이트 타이머(152)로부터 업데이트 클록 펄스를 수신할 때마다 업/다운 카운터(126)가 그의 카운트 값을 증분시키는 것을 강제한다. 업데이트 타이머(152)(독립적인 내부 발진기 및 카운터)로부터 출력되는 클록 속도는 설계/제조 동안 정의 및 고정될 수 있거나, 또는 그의 내부 카운터는 상이한 특성들 및/또는 주파수들을 갖는 수정체들과 함께 사용하기 위해 더 유연하도록 프로그램가능할 수 있다. 바람직하게는, 업데이트 타이머(152)의 출력 클록 주파수(제1 및 제2 루프들의 대역폭을 정의함)는, 수정 발진기의 발진 엔벨로프가 발진을 위해 증가하는 데에 필요한 시동 시간인 Tau(τ)= 10*Lm/R_eff 미만이도록 충분히 느릴 수 있다. 업데이트 타이머(152)의 출력 클록 주파수는 달성하기가 매우 쉽다. 따라서, 업데이트 타이머(152)로부터 출력되는 클록 속도는 발진 검출 루프(120) 및 발진 진폭 제어 루프(130a) 둘 다에 대한 대역폭/업데이트-속도들을 정의하고, 따라서 루프 안정성 문제가 없다.
일단 수정 발진기(110)의 출력이 발진 검출기(124)를 구동하기 시작하면, 1 비트 메모리 래치(122)의 출력 로직 상태가 변하기 전에 소정 개수의 발진 주파수 사이클들이 발생하여야 하고, 이에 의해 업/다운 카운터(126)의 제어를 발진 검출 루프(120a)로부터 발진 진폭 제어 루프(130a)로 전달해야 한다. 발진 검출기(124)에 대한 예시적인 구현예는, 1 비트 메모리 래치(122)의 클록 입력에 대해 카운트 오버플로우 신호를 출력하기 전에 수정 발진기(110)로부터의 수신된 발진 주파수 사이클들을 소정 횟수로 카운팅하는 카운터일 수 있다. 예를 들어, 카운트 횟수는 128일 수 있는데, 예컨대, 128개의 발진 주파수 사이클들을 수신한 후에 카운트 오버플로우가 발생한다.
발진 진폭 제어 루프(130a)는 업/다운 카운터(126), 발진 진폭 제어기(132) 및 발진 진폭 검출기(134)를 포함할 수 있다. 발진 진폭 제어 루프(130a)가 활성으로 될 때(일단 1 비트 메모리 래치(122)의 출력이 그의 초기 로직 상태로부터 변했다면), 업/다운 카운터(126)는 (수정 발진기(110)의 발진 진폭을 나타내는) 발진 진폭 검출기(134)의 출력에 따라 업데이트 타이머(152)로부터의 업데이트 클록 펄스를 수신할 때마다 그 내부의 카운트 값을 증분시키거나 감분시킬 수 있다. 이러한 카운트 값은 프로그램가능 전류원(112)을 제어하는 데에 사용될 수 있으며, 이는 이어서 트랜스컨덕턴스 증폭기(114)의 트랜스컨덕턴스(gm)(이득)를 제어한다.
발진 진폭 제어기(132)는, OSCI 노드에서의 발진 진폭(수정체(116) 상의 발진 전압)에 기초하여 업/다운 카운터(126)가 증분할지, 감분할지 또는 그의 현재 카운트 값을 유지할지 여부를 결정한다. 예를 들어, 발진 진폭 검출기(134)는 OSCI 노드 상의 AC 신호(발진)를 이러한 AC 발진 신호의 진폭을 나타내는 DC 전압으로 변환할 수 있지만, 이로 제한되지는 않는다. 이러한 DC 전압은 발진 진폭 제어기(132)에 결합될 수 있다.
발진 진폭이 로우 기준 전압(Vref_L) 이하일 때, 발진 진폭 제어기(132)는 업/다운 카운터(126)가 각각의 업데이트 클록 펄스에서 그의 카운트 값을 증분시킬 수 있게 할 것이다. 발진 진폭이 로우 기준 전압(Vref_L) 초과이고 하이 기준 전압(Vref_H) 미만일 때, 발진 진폭 제어기(132)는 업/다운 카운터(126)가 그의 카운트 값을 증분시키거나 감분시키는 것을 억제할 것이다. 그리고 발진 진폭이 하이 기준 전압(Vref_H) 이상일 때, 발진 진폭 제어기(132)는 업/다운 카운터(126)가 업데이트 클록 펄스 각각에서 그의 카운트 값을 감분시킬 수 있게 할 것이다.
발진기 고장 검출 및 경보(154)는 또한, 수정 발진기(110)가 소정 기간 내에 발진을 시작하지 못하는 것의 검출을 위해 그리고 그의 경보를 제공하기 위해 제공될 수 있다.
도 2를 참조하면, 본 발명의 구체적인 예시적인 실시예에 따른, 발진 검출 및 진폭 제어 루프들을 포함하는 디지털 AGC를 갖는 집적 회로 수정 발진기의 더욱 상세한 개략도가 도시되어 있다. 전반적으로 도면 부호 200에 의해 표현되는 집적 회로는 발진기 회로(210)를 포함할 수 있는데, 이는 외부 수정체(도시되지 않음) 및 디지털 AGC 회로(260)에 결합될 수 있다. 외부 수정체(도시되지 않음)는 발진기 회로(210)의 노드들(핀들)(OSCI, OSCO)을 통해 발진기 회로(210)에 결합될 수 있다. 디지털 AGC 회로(260)는 발진 검출기(224), D-래치(222), 업데이트 타이머(252), 업/다운 카운터(226), 멀티플렉서들(240, 242), 발진 엔벨로프 검출기(234), 히스테리시스를 갖는 전압 비교기들(262, 264), NOR 게이트(266) 및 AND 게이트(268)를 포함할 수 있다. 발진기 회로(210)는 피드백 저항기(216), 복수의 정전류원들(212)의 선택으로부터의 전류에 의해 트랜스컨덕턴스(gm)가 제어되는 트랜지스터(218)를 포함할 수 있고, 트랜지스터(218)의 출력(드레인)에 결합된 버퍼 증폭기(214)를 추가로 포함할 수 있다. 외부 수정체는 수정체 설계 주파수에서 트랜지스터(218)의 드레인과 게이트 사이에 낮은 임피던스 피드백 경로를 제공한다. 발진기 고장 타임아웃 경보 회로(254)가 또한, 발진기 회로가 소정 기간 내에 시작하지 못하는 것을 검출하기 위해 그리고 그의 경보를 제공하기 위해, 제공될 수 있다.
집적 회로(200)의 초기 전원 공급 시에, 전력-온-리셋(POR)이 생성될 수 있거나, 또는 임의의 시간에 디지털 AGC 회로(260)를 초기화하기 위해 리셋이 어서트될 수 있다. 디지털 AGC 회로(260)의 초기화는, 발진 검출기(224) 내의 카운터를 클리어하는 것(디지털 카운트 및 상태 값들을 0으로 설정하는 것), D-래치(222)의 Q-출력이 로직 로우로 설정되는 것(클리어되는 것), 및 업/다운 카운터(226)를 그의 최저 값, 예컨대, 0 값으로 리셋하는 것(클리어하는 것)을 포함할 수 있다. 카운터들 중 임의의 하나 이상이 0이 아닌 값("미리설정된 카운트")으로 미리로딩될 수 있지만, 본 명세서에서의 설명의 단순화를 위해 모든 카운터들/래치 값들이 0으로 클리어될(리셋될) 것이라는 점이 고려되고 본 발명의 범주 내에 있다.
디지털 AGC 회로(260)의 초기화 이후에, 복수의 정전류원들(212)로부터의 최저 전류 값이 트랜지스터(218)에 인가되어서, 그의 트랜스컨덕턴스(gm)가 최소치에 있도록 할 수 있다. 이러한 조건 하에서, 발진기 회로(210)는 발진하거나 발진하지 않을 수 있지만, 그것은 타이머(252)가 발진기 회로(210)에 독립적이기 때문에 중요하지 않다. 타이머(252)는, 카운터를 구동하는 매우 단순한 저항기-커패시터(RC) 자유 실행 발진기일 수 있다. 타이머(252) 내의 카운터는 설계적으로 고정될 수 있거나 또는 프로그램가능할 수 있고(도시되지 않음), 이하에서 더욱 완전하게 설명되는 바와 같이, 초기(제1) 루프 제어 대역폭/업데이트 속도를 정의하는 데에 사용될 수 있다. 초기에, D-래치(222)의 Q-출력은 로직 로우("0")("OSC_valid")에 있는데, 이는 멀티플렉서(240)의 출력을 로직 하이("1")로 강제하고 멀티플렉서(242)의 출력을 로직 로우("0")로 강제한다. 이러한 2개의 멀티플렉서 출력들은 업/다운 카운터(226)의 업 및 다운 제어부들에 적용되는데, 여기서 카운터(226)는 타이머(252)로부터 업데이트 클록 펄스를 수신할 때마다 그의 카운트 값을 증분시킬 것이다.
타이머(252)(독립적인 내부 발진기 및 카운터)로부터 출력되는 클록 속도는 설계/제조 동안 정의되어 고정될 수 있거나, 또는 내부 카운터는 상이한 특성들 및/또는 주파수들을 갖는 수정체들과 함께 사용하기 위해 더 유연하도록 프로그램가능할 수 있다. 바람직하게는, 타이머(252)의 출력 클록 주파수(초기 제1 서보 루프의 대역폭을 정의함)는, 수정 발진기의 발진 엔벨로프가 발진을 위해 증가하는 데에 필요한 시동 시간인 Tau(τ)= 10*Lm/R_eff 미만이도록 충분히 느릴 수 있다. 타이머(252)의 출력 클록 주파수는 달성하기가 매우 쉽다. 따라서, 타이머(252)로부터 출력되는 클록 속도는 디지털 AGC 루프들의 대역폭/업데이트-속도들을 정의하고, 따라서, 루프 안정성 문제가 없다.
업/다운 카운터(226)는 타이머(252)로부터 클록 펄스를 수신할 때마다 그 내부의 카운트 값을 증분시키거나 감분시킬 수 있다. 이러한 카운트 값은, 복수의 정전류원들(212) 중 어느 것들이 트랜지스터(218)에 (그의 트랜스컨덕턴스(gm)의 제어를 위해) 결합될지의 선택을 제어하는 데에 사용될 수 있다. 업/다운 카운터(226)에 의해 임의의 클록이 수신되기 전에(그리고 그의 카운트 값이 0으로 설정됨), 최소 전류 값이 트랜지스터(218)에 결합된다. 따라서, 트랜지스터(218)는 최소 트랜스컨덕턴스(gm) 값에서 시작하고, 업/다운 카운터(226)가 타이머(252)로부터 클록 펄스를 수신할 때마다, 정전류원들(212)의 선형 서모메트릭 패턴(선형적으로 증가하는 전류)이 인에이블되어, 이에 의해 트랜지스터(218)에 더 많은 전류를 제공하고, 그에 따라, 발진기 회로(210)가 초기 최저 전류 트랜스컨덕턴스(gm) 값에서 발진하기 시작하지 않았다면 발진기 회로(210)가 발진하기 시작할 때까지 그의 트랜스컨덕턴스(gm)를 상승시킬 수 있다.
일단 트랜지스터(218)가 발진하기 시작하면, 버퍼 증폭기(214)는 D-래치(222)의 클록 입력에 대한 오버플로우 카운트 출력이 있을 때까지 발진 검출기(224)(카운터)를 구동시키기 시작한다. 발진 검출기(224)에 대한 예시적인 구현예는, 카운트 오버플로우 클록을 출력하기 전에 소정 횟수로 발진기 회로(210)(버퍼 증폭기(214)의 출력)로부터의 수신된 발진 파형들(사이클들)을 카운팅하는 카운터일 수 있다. 예를 들어, 카운트 수는 128일 수 있는데, 예컨대, 128개의 발진 사이클들을 수신한 후에 카운트 오버플로우가 발생한다.
그로부터의 오버플로우 출력이 D-래치(222)를 클록킹할 때, 그의 Q-출력은 로직 로우("0")로부터 로직 하이("1")로 진행하고, 집적 회로 리셋 이벤트, 예컨대 POR에 의해 리셋될 때까지 그 로직 레벨에 남아 있을 것이다. OSC_valid는 D-래치(222)의 Q-출력의 로직 상태를 나타낸다. OSC_valid가 로직 로우("0")에 있을 때, 멀티플렉서(240)의 출력은 로직 하이("1")에 고정될 것이고 멀티플렉서(242)의 출력은 로직 로우("0")에 고정될 것이며, 이에 의해 업/다운 카운터(226)는 타이머(252)로부터 업데이트 클록 펄스를 수신할 때마다 그의 카운트 값을 항상 증분시킬 것이다. 그러나 일단 OSC_valid가 로직 하이("1")에 있으면, 멀티플렉서(240)의 출력은 NOR 게이트(266)로부터의 출력을 따를 것이고 멀티플렉서(242)의 출력은 AND 게이트(268)로부터의 출력을 따를 것이다.
발진 엔벨로프 검출기(234)는 OSCI 노드 상의 AC 신호(발진)를, 이러한 AC 발진 신호의 진폭을 나타내는 DC 전압으로 변환한다. 이러한 DC 전압은 전압 비교기들(262, 264)의 양의 입력들에 결합된다. Vref_H 전압은 전압 비교기(262)의 음의 입력에 결합되고, Vref_L 전압은 전압 비교기(264)의 음의 입력에 결합된다. Vref_H는 Vref_L보다 크다. 발진 엔벨로프 검출기(234)로부터의 DC 전압이 Vref_L 및 Vref_H 미만일 때, 전압 비교기들(262, 264)로부터의 출력들은 둘 다 로직 로우("0")에 있다. 발진 엔벨로프 검출기(234)로부터의 DC 전압이 Vref_H 미만이지만 Vref_L 이상일 때, 전압 비교기(262)로부터의 출력은 로직 로우("0")에 있고 전압 비교기(264)로부터의 출력은 로직 하이("1")에 있다. 발진 엔벨로프 검출기(234)로부터의 DC 전압이 Vref_L보다 크고 Vref_H 이상일 때, 전압 비교기들(262, 264)로부터의 출력들은 둘 다 로직 하이("1")에 있다. Vref_H는, 예를 들어, 수정 구동기 트랜지스터(218)의 DC 바이어스 포인트보다 약 300 밀리볼트 높을 수 있지만, 이로 제한되지는 않는다. Vref_L은, 예를 들어, 수정 구동기 트랜지스터(218)의 DC 바이어스 포인트보다 약 100 밀리볼트 높을 수 있지만, 이로 제한되지는 않는다.
전압 비교기들(262, 264)로부터의 출력들은 다음과 같이 NOR 게이트(266) 및 AND 게이트(268)(출력들)에서 논리적으로 조합된다:
비교기(262)
비교기(264)
NOR(266)
AND(268)
로우
로우
하이
로우
로우
하이
로우
로우
하이
하이
로우
하이
멀티플렉서들(240, 242)의 출력들은 NOR 게이트(266) 및 AND 게이트(268)의 출력들을 각각 따른다. 업/다운 카운터(226)의 업 입력이 로직 하이에 있고 다운 입력이 로직 로우에 있을 때, 업/다운 카운터(226)는 업데이트 타이머(252)로부터 업데이트 클록 펄스를 수신할 때마다 그의 카운트 값을 증분시킬 것이다. 업 입력 및 다운 입력이 둘 다 로직 로우에 있을 때, 업/다운 카운터(226)의 카운트 값은 업데이트 타이머(252)로부터의 업데이트 클록 펄스들에 상관없이 변하지 않을 것이다. 그리고 업 입력이 로직 로우에 있고 다운 입력이 로직 하이에 있을 때, 업/다운 카운터(226)는 업데이트 타이머(252)로부터 업데이트 클록 펄스를 수신할 때마다 그의 카운트 값을 감분시킬 것이다. 따라서, 트랜지스터(218)에 대한 전류(및 그의 gm)는, 각각, 발진 엔벨로프 검출기(234)로부터의 DC 전압이 Vref_H 및 Vref_L 전압 기준치들 둘 다보다 작거나, Vref_L 기준치 이상이고 Vref_H 기준치 미만이거나, 또는 Vref_H 전압 기준치 이상인지에 따라, 증가되거나, 동일하게 남아 있거나, 또는 감소될 수 있다. 업/다운 카운터(226)의 P<n> 출력들은 복수의 정전류원들(212) 중 어느 것들이 트랜지스터(218)에 결합될지를 제어할 수 있다.
발진기 고장 타임아웃 경보 회로(254)는 업데이트 타이머(252)로부터의 타임아웃 시간을 발진 검출기(224)로부터의 발진 검출과 비교할 수 있다. 업데이트 타이머(252)의 타임아웃이 발진 검출보다 작은 경우(또는 어떠한 발진 검출도 발생하지 않은 경우), 발진기 고장 타임아웃 경보 회로(254)는 발진기(210)가 시작하지 못했음을 나타내는 경보를 발행할 수 있다. 집적 회로(200)는, 예를 들어, 마이크로컨트롤러, 디지털 신호 프로세서(DSP), 마이크로컴퓨터, 프로그램가능 로직 어레이(PLA), 주문형 집적 회로(ASIC) 등일 수 있지만, 이로 제한되지는 않는다.
도 3을 참조하면, 수정 구동기 회로의 복제 회로의 개략도가 도시되어 있다.
도 3을 참조하면, 수정 구동기 회로의 복제 회로의 개략도가 도시되어 있다. 복제 회로(300)는 정전류원(312), 제1 저항기(314), 제2 저항기(316), 복제 조절가능 전류원(320), 및 발진기 트랜지스터(218)와 실질적으로 유사한 특성들을 가질 수 있는 트랜지스터(318)를 포함할 수 있다. 이러한 복제 회로는, 수정 발진기 트랜지스터(218)의 PVT(전력, 전압 및 온도) 특성들을 추적할 수 있는, Vref_H 및 Vref_L에 대한 적절한 전압들을 유리하게 제공할 수 있다. Vref_H는, 예를 들어, 수정 발진기 트랜지스터(218)의 DC 바이어스 포인트보다 약 300 밀리볼트 높을 수 있지만, 이로 제한되지는 않는다. Vref_L은, 예를 들어, 수정 발진기 트랜지스터(218)의 DC 바이어스 포인트보다 약 100 밀리볼트 높을 수 있지만, 이로 제한되지는 않는다. 또한, 기준 포인트들(Vref_H, Vref_L)은, 발진 트랜지스터(218)(복수의 정전류원들(212)로부터의 전류 값의 변화와 관련한 주 구동기 회로)의 바이어스 포인트 변화를 추적하기 위해 복수의 정전류원들(212)로부터의 전류 변화들에 따라, 위아래로 이동할 수 있다.
이제, 도 4를 참조하면, 본 발명의 교시 내용에 따른, 디지털 AGC 회로와 조합된 수정 발진기의 동작의 그래픽 표현이 도시되어 있다. 발진 검출기(124/224)에 의해 소정 개수의 사이클들(예컨대, 128개)이 카운팅된 후, OSC_valid 신호는 로직 로우로부터 로직 하이로 진행한다. 이러한 사이클 카운팅 동작은 OSC_valid 신호가 로직 로우에 있을 때 제1 디지털 제어 루프(발진 검출 루프)에 의해 수행될 수 있다. OSC_valid 신호가 로직 하이에 있을 때, 제1 디지털 제어 루프로부터 제2 디지털 제어 루프(발진 진폭 제어 루프)가 이어받는다. 제1 제어 루프에서, 발진의 진폭은 무시되고, 그의 사이클들의 개수만이, 발진 검출기(124/224)에 의해 그의 소정의 개수가 검출되어 카운팅될 때까지 카운팅된다. 그 사이클 카운트가 업데이트 타이머(152/252)로부터의 업데이트 클록 펄스의 시간에 의해 달성되지 못한 경우, 업/다운 카운터(122/252)의 카운트 값(초기에 0에서 시작함)은 예상된 개수의 발진 사이클들이 카운팅될 때까지 증분되는데, 예컨대, 트랜스컨덕턴스 증폭기(114)/트랜지스터(218)의 부적절한 gm, 예컨대, 그의 발진을 시작하기에는 너무 낮은 전류로 인해 발진이 아직 발생하지 않았다. 일단 그러한 예상된(expected) 개수의 발진 사이클들이 카운팅되면, 제2 제어 루프는 활성으로 되고, 트랜스컨덕턴스 증폭기(114)/트랜지스터(218) 내로의 전류는 Vref_H 및 Vref_L 내에서 발진 엔벨로프 검출기(134/234)로부터의 DC 진폭을 유지하는 제2 디지털 루프 회로에 의해 제어된다.
수정 발진기에 대한 상기 디지털 AGC 구현예와 아날로그 AGC 구현예 사이의 중요한 차이점들 중 하나는, 아날로그 AGC 루프들의 대부분이 정확하게 동작하기 위해 아날로그 루프에 대한 수정 발진기로부터의 초기 발진에 의존하는 반면 - 이는, 주어진 트랜스컨덕턴스(gm) 설정값이 발진의 초기 시동을 위해 충분히 높지 않더라도 발진을 발생시키게 하는 능력을 갖지 않음 -, 디지털 제어 AGC 회로는, 독립적으로 선택될 수 있는 완전히 결합해제된 루프 업데이트 속도(발진을 발생시키게 하는 적절한 gm 값을 찾아냄)를 갖는다는 것이다.
두 번째 차이점은, 디지털 AGC 회로의 대부분 디지털 특성으로 인해 디지털 AGC 회로가 2개의 임계치들을 갖는다는 것인데, 2개의 임계치들 내에서는 루프가 OSCI 신호 스윙을 유지하려고 한다(이는, 일단 그것이 안정되면 더 낮은 전력 소비를 보장하고, 순수 신호 품질, 즉, 더 적은 주파수의 지터를 향상시킨다).
세 번째 차이점은, 발진이 심지어 최고 트랜스컨덕턴스(gm) 값에서도 시작하지 않는 경우, 디지털 AGC 회로가 발진 고장 신호를 전송한다는 것이다. 많은 아날로그 AGC 루프들은, 발진 출력을 결정하기 위해 다수의 전이들(transitions)을 갖는 것에 의존하거나, 또는 루프에 히스테리시스가 형성되지 않기 때문에(no built-in hysteresis) 없어질 수 있는 소정 값의 신호 진폭을 갖는 것에 의존한다.
아날로그 AGC 접근법과 달리, 본 명세서에 개시된 디지털 AGC 아키텍처는, gm(도 1에 도시된 루프 업데이트 카운터(128)) 제어를 위해 사용될 수 있는 내부 발진기를 재사용함으로써 완전 동기식 디지털 프로그램가능 타이머에 내장될 수 있다. 또한, 디지털 AGC 회로(120)는 PVT(전력, 전압 및 온도) 임계 추적 회로(도 3에 도시됨)를 사용하여, 전압 비교기들(262, 264)에 의해 사용되는 기준 전압들(Vref_H, Vref_L)을 생성하여 적절한 수정 발진기 회로 동작을 보장할 수 있다.
다른 이점은, 더 낮은 프로세스 기하학적 형상 트랜지스터 특성들(lower process geometry transistor characteristics)이 점점 더 악화됨에 따라, 전체-디지털 AGC 회로를 갖는 것이 사용되는 트랜지스터들의 설계 사이클 시간 선택을 감소시킨다는 것이다.
제안된 집적 회로는, 그것이 안정성의 요건들을 충족시키고 수정체를 과구동(over-drive)하는 것을 회피하는 데에 필수적인 경우에, 자동차 안전 애플리케이션들을 위해 사용될 수 있다. 또한, 제안된 집적 회로는, 하기를 제한없이 포함하는 다수의 컴퓨팅 디바이스 분할부들 및/또는 플랫폼들에 걸쳐서 사용될 수 있다: 16-비트 및/또는 32-비트 마이크로컨트롤러; WPD(Windows Portable Device) 및/또는 웨어러블 스마트 게이트웨이와 같은 휴대용 디바이스 플랫폼; 기타 등등.
Claims (20)
- 집적 회로의 수정 발진기를 동작시키기 위한 방법으로서,
상기 수정 발진기에 결합된 디지털 자동 이득 제어(automatic gain control, AGC) 회로를 갖는 상기 수정 발진기의 동작을 모니터링하고 그의 발진 진폭을 제어하는 단계 - 상기 디지털 AGC 회로는 발진 검출기를 포함하는 제1 루프 및 발진 진폭 검출기를 포함하는 제2 루프를 포함함 -;
상기 수정 발진기의 이득을, 그로부터의 발진이 상기 제1 루프에 의해 검출될 때까지 증가시키는 단계, 및
상기 제2 루프에 의해 하이(high) 기준 값과 로우(low) 기준 값 사이의 진폭에서 상기 발진을 유지하는 단계를 포함하는, 방법. - 제1항 또는 제5항 내지 제9항 중 어느 한 항에 있어서,
상기 수정 발진기의 발진을 검출하는 단계는, 상기 수정 발진기로부터 주파수 사이클들의 수를 카운팅하는 단계, 및 상기 주파수 사이클들의 수가 소정 수의 카운트들에 도달할 때 발진 검출 래치를 설정하는 단계를 포함하는, 방법. - 제2항 또는 제4항에 있어서,
독립적인 업데이트 클록 펄스들을 생성하는 단계; 및
상기 발진 검출 래치가 아직 설정되지 않은 경우 각각의 업데이트 클록 펄스에서 상기 수정 발진기의 트랜스컨덕턴스 증폭기(transconductance amplifier)의 이득을 증가시키는 단계를 더 포함하는, 방법. - 제2항 또는 제3항에 있어서,
상기 하이 기준 값과 상기 로우 기준 값 사이에서 상기 발진 진폭을 유지하는 단계는,
상기 발진 진폭 검출기로부터의 출력들을 상기 하이 및 로우 기준 값들과 비교하는 단계;
상기 발진 진폭 검출기로부터의 상기 출력이 상기 로우 기준 값 미만인 경우, 각각의 업데이트 클록 펄스에서 상기 트랜스컨덕턴스 증폭기 이득을 증가시키는 단계, 및
상기 발진 진폭 검출기로부터의 상기 출력이 상기 하이 기준 값 이상인 경우, 각각의 업데이트 클록 펄스에서 상기 트랜스컨덕턴스 증폭기 이득을 감소시키는 단계를 포함하는, 방법. - 제2항 또는 제6항 내지 제9항 중 어느 한 항에 있어서,
상기 트랜스컨덕턴스 증폭기 이득은 그에 대한 전류를 증가시킴으로써 증가되는, 방법. - 제2항, 제5항, 또는 제7항 내지 제9항 중 어느 한 항에 있어서,
상기 발진 검출기가 소정 기간 내에 상기 수정 발진기로부터의 발진을 검출하지 못할 때, 수정 발진기 고장 경보를 생성하는 단계를 더 포함하는, 방법. - 제2항, 제5항 및 제6항, 또는 제8항 및 제9항 중 어느 한 항에 있어서,
상기 하이 기준 값은 상기 수정 발진기의 트랜지스터의 DC 바이어스 포인트(bias point)보다 약 300 밀리볼트 높고, 상기 로우 기준 값은 상기 트랜지스터의 상기 DC 바이어스 포인트보다 약 100 밀리볼트 높은, 방법. - 제2항, 제5항 내지 제7항, 또는 제9항 중 어느 한 항에 있어서,
복제 회로에 의해 상기 트랜스컨덕턴스 증폭기의 전력, 전압 및 온도 특성들을 추적하는 상기 하이 및 로우 기준 값들을 제공하는 단계를 더 포함하는, 방법. - 제2항 또는 제5항 내지 제8항 중 어느 한 항에 있어서,
발진기 고장을 검출하는 단계 및 그의 경보를 제공하는 단계를 더 포함하는, 방법. - 집적 회로로서,
수정 발진기 회로; 및
상기 수정 발진기 회로에 결합된 디지털 자동 이득 제어(AGC) 회로 - 상기 AGC 회로는 발진 검출기를 포함하는 제1 루프 및 발진 진폭 검출기를 포함하는 제2 루프를 포함함 -;를 포함하고,
상기 제1 루프는 상기 수정 발진기 회로의 이득을, 그로부터의 발진 진폭이 검출될 때까지 증가시키도록 구성되고, 그 후에 상기 제2 루프는 하이 진폭 값과 로우 진폭 값 사이에서 상기 발진 진폭을 유지하도록 구성되는, 집적 회로. - 제10항 또는 제13항 내지 제20항 중 어느 한 항에 있어서,
상기 수정 발진기 회로는,
외부 수정체(external crystal)에 결합되도록 구성된 트랜스컨덕턴스 증폭기; 및
상기 트랜스컨덕턴스 증폭기에 결합되어 그의 트랜스컨덕턴스 이득을 제어하는 프로그램가능 전류원을 포함하는, 집적 회로. - 제11항에 있어서,
상기 제1 루프는 상기 수정 발진기 회로로부터의 발진의 검출 이전에 상기 프로그램가능 전류원을 업데이트 간격들로 제어하고,
상기 제2 루프는 상기 수정 발진기 회로로부터의 상기 발진의 검출 이후에 상기 프로그램가능 전류원을 상기 업데이트 간격들로 제어하는, 집적 회로. - 제10항 내지 제12항 또는 제14항 내지 제20항 중 어느 한 항에 있어서,
상기 제1 루프는,
발진 검출기,
상기 발진 검출기에 결합되고, 상기 발진이 검출될 때 로직 상태를 변경하는 메모리 래치, 및
상기 프로그램가능 전류원에 결합되고 그를 제어하는 업/다운 카운터를 포함하고,
상기 제2 루프는,
상기 트랜스컨덕턴스 증폭기에 결합된 입력 및 상기 발진 진폭을 나타내는 출력을 갖는 발진 진폭 검출기,
상기 업/다운 카운터; 및
상기 발진 진폭 검출기와 상기 업/다운 카운터 사이에 결합된 발진 진폭 제어기를 포함하고,
상기 발진 진폭이 상기 로우 진폭 값 미만인 경우, 상기 업/다운 카운터는 그 내부의 카운트 값들을 상기 업데이트 간격들로 증분시키고,
상기 발진 진폭이 상기 하이 진폭 값 이상인 경우, 상기 업/다운 카운터는 그 내부의 상기 카운트 값들을 상기 업데이트 간격들로 감분시키는, 집적 회로. - 제10항 내지 제13항, 또는 제15항 내지 제20항 중 어느 한 항에 있어서,
상기 하이 진폭 값은 상기 트랜스컨덕턴스 증폭기의 DC 바이어스 포인트보다 약 300 밀리볼트 높고, 상기 로우 진폭 값은 상기 트랜스컨덕턴스 증폭기의 상기 DC 바이어스 포인트보다 약 100 밀리볼트 높은, 집적 회로. - 제10항 내지 제14항 또는 제16항 내지 제20항 중 어느 한 항에 있어서,
상기 트랜스컨덕턴스 증폭기의 전력, 전압 및 온도 특성들을 추적하는 상기 하이 및 로우 진폭 값들을 제공하도록 구성된 복제 회로를 더 포함하는, 집적 회로. - 제10항 내지 제15항 또는 제17항 내지 제20항 중 어느 한 항에 있어서,
상기 업/다운 카운터 및/또는 상기 발진 검출 회로의 상기 카운트 값은 프로그램가능한, 집적 회로. - 제10항 내지 제16항 또는 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 업/다운 카운터는 상기 집적 회로에서의 전력-온-리셋(power-on-reset) 시에 리셋되도록 구성되는, 집적 회로. - 제10항 내지 제17항 또는 제19항 및 제20항 중 어느 한 항에 있어서,
타이머, 발진 검출 회로, 래치 및/또는 업/다운 카운터는 상기 집적 회로에서의 리셋 조건 시에 리셋가능한, 집적 회로. - 제10항 내지 제19항 또는 제20항 중 어느 한 항에 있어서,
발진기 고장 경보 회로를 더 포함하는, 집적 회로. - 제10항 내지 제19항 중 어느 한 항에 있어서,
상기 집적 회로는 마이크로컨트롤러인, 집적 회로.
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