KR20190022389A - 피처리체를 처리하는 방법 - Google Patents

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KR20190022389A
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gas
hole
plasma
etching
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마사히로 다바타
도루 히사마츠
요시히데 기하라
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은 피처리체 상의 패턴 형성에 있어서, 고집적화에 따르는 미세화를 위해서, 최소 선폭의 변동을 고정밀도로 억제하는 방법을 제공하는 것을 목적으로 한다.
일 실시형태에 따른 방법은, 피처리체를 처리하는 방법으로서, 피처리체에는 복수의 홀이 피처리체의 표면에 형성되어 있다. 이 방법은, 홀의 내면에 대해 막을 성막(成膜)하는 제1 공정과, 막을 등방적으로 에칭하는 제2 공정을 포함하는 제1 시퀀스를 구비한다. 제1 공정은, 플라즈마 CVD법을 이용한 성막 처리를 포함하고, 막은, 실리콘을 함유한다.

Description

피처리체를 처리하는 방법{WORKPIECE PROCESSING METHOD}
본 발명의 실시형태는, 피처리체를 처리하는 방법에 관한 것이다.
전자 디바이스의 제조 프로세스에서는, 피처리층 상에 마스크를 형성하여 상기 마스크의 패턴을 상기 피처리층에 전사하기 위해서 에칭이 행해진다. 상기 에칭으로서는 플라즈마 에칭이 이용될 수 있다. 플라즈마 에칭에 이용되는 마스크는, 포토리소그래피 기술에 의해 형성된다. 따라서, 피처리층에 형성되는 패턴의 한계 치수는, 포토리소그래피 기술에 의해 형성되는 마스크의 해상도에 의존한다. 마스크의 패턴의 해상도에는 해상 한계가 있다. 전자 디바이스의 고집적화에 대한 요구가 높아지고 있어, 해상 한계보다 작은 치수의 패턴을 형성하는 것이 요구되고 있다. 이 때문에, 특허문헌 1 등과 같이, 패턴의 치수 형상을 조정하여, 상기 패턴의 개구의 폭을 축소하는 기술이 제안되어 있다.
[특허문헌 1] 미국 특허 출원 공개 제2016/0379824호 명세서
패턴 형성은, 예컨대 SiO2층 등의 피처리층에 대해 매우 상세한 홀을 형성함으로써 이룰 수 있다. 마스크의 패턴의 해상 한계보다 작은 치수를 갖는 패턴을 형성하는 경우, 패턴의 홀의 매우 상세한 최소 선폭(CD: Critical Dimension)의 제어가 요구된다. 패턴이 상세할수록, 최소 선폭의 변동의 영향이 크다. 특히 EUV 리소그래피(EUV: Extreme Ultra Violet)의 경우에는, 이니셜인 LCDU(local CD Uniformity)가 저하될 수 있다. 따라서, 예컨대 SiO2 등의 피처리층을 갖는 피처리체 상의 패턴 형성에 있어서, 고집적화에 따르는 미세화를 위해서, 최소 선폭의 변동을 고정밀도로 억제하는 방법의 실현이 요구되고 있다.
일 양태에 있어서는, 피처리체를 처리하는 방법이 제공된다. 피처리체에는 복수의 홀이 피처리체의 표면에 형성되어 있다. 이 방법은, 홀의 내면에 대해 막을 성막(成膜)하는 제1 공정과, 막을 등방적으로 에칭하는 제2 공정을 포함하는 제1 시퀀스를 구비하고, 제1 공정은, 플라즈마 CVD법을 이용한 성막 처리를 포함하며, 막은, 실리콘을 함유한다.
상기 방법에서는, 제1 공정은 플라즈마 CVD(plasma-enhanced Chemical Vapor Deposition)법을 이용한 성막 처리를 포함하기 때문에, 홀 폭이 비교적 좁은 홀에 대해서는 비교적 얇은 막 두께의 막이 형성되고, 홀 폭이 비교적 넓은 홀에 대해서는 비교적 두꺼운 막 두께의 막이 형성된다. 따라서, 복수의 홀에 있어서 홀 폭에 변동이 발생하고 있어도, 상기 변동은 제1 공정의 성막 처리에 의해 저감될 수 있다. 또한, 제2 공정에서는 제1 공정에 의해 형성된 막을 등방적으로 에칭하기 때문에, 제1 공정에 의해 형성된 막에 의해 홀 폭의 변동이 저감된 상태를 유지하면서 홀 폭의 조절이 가능해진다.
일 실시형태에서는, 제1 시퀀스는, 반복해서 실행된다.
이와 같이, 제1 시퀀스가 반복해서 실행되기 때문에, 비교적 얇은 막 두께의 막을 제1 공정에 있어서 형성하고 제1 시퀀스를 반복해서 실행함으로써 최종적으로 소망으로 하는 막 두께의 막을 형성할 수 있다. 이에 의해, 홀 폭이 비교적 좁은 홀에 있어서, 제1 공정에 의해 형성되는 막에 의해 홀의 개구가 폐색되는 사태가 충분히 회피될 수 있다.
일 실시형태에 있어서, 제2 공정은, 피처리체가 수용된 플라즈마 처리 장치의 처리 용기 내에 제1 가스의 플라즈마를 생성하고 제1 가스의 플라즈마에 포함되는 이온을 포함하는 혼합층을 홀의 내면의 원자층에 등방적으로 형성하는 제3 공정과, 제3 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제4 공정과, 제4 공정의 실행 후에, 처리 용기 내에 있어서 제2 가스의 플라즈마를 생성하고 제2 가스의 플라즈마에 포함되는 라디칼에 의해 혼합층을 제거하는 제5 공정과, 제5 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제6 공정을 포함하는 제2 시퀀스를 반복해서 실행하여, 막을 원자층마다 제거함으로써 막을 등방적으로 에칭하고, 제1 가스는, 질소를 포함하고, 제2 가스는, 불소를 포함하며, 제5 공정에 있어서 생성되는 제2 가스의 플라즈마는, 실리콘의 질화물을 포함하는 혼합층을 제거하는 라디칼을 포함한다. 이와 같이, ALE(Atomic Layer Etching)법과 동일한 방법에 의해, 제1 공정에 의해 형성된 막의 표면이 등방적으로 개질되고 막의 표면에 혼합층이 등방적으로 형성된 후에 상기 혼합층이 전부 제거되기 때문에, 제2 공정에 있어서 실행되는 에칭에 의해 제1 공정에 있어서 형성된 막이 등방적으로 균일하게 제거될 수 있다.
일 실시형태에 있어서, 제2 가스는, NF3 가스 및 O2 가스를 포함하는 혼합 가스, NF3 가스, O2 가스, H2 가스 및 Ar 가스를 포함하는 혼합 가스, CH3F 가스, O2 가스 및 Ar 가스를 포함하는 혼합 가스일 수 있다. 이와 같이, 불소를 함유하는 제2 가스가 실현될 수 있다.
일 실시형태에 있어서, 막은, 제1 막 및 제2 막을 구비하고, 제1 공정은, 홀의 내면에 제1 막을 성막하는 제7 공정과, 제1 막 상에 제2 막을 성막하는 제8 공정을 구비하며, 제2 공정에 있어서 실행되는 에칭에 대한 에칭 내성은, 제1 막 쪽이 제2 막보다 낮다.
비교적 홀 폭이 좁아 제1 공정에서 비교적 막 두께가 얇은 막이 형성된 홀(제1 홀이라고 함)에 있어서 제2 막이 제2 공정에서 제거되어도, 이 시점에 있어서, 비교적 홀 폭이 넓어 제1 공정에서 비교적 막 두께가 두꺼운 막이 형성된 홀(제2 홀이라고 함)에서는 제2 막의 일부가 잔존할 수 있다. 이러한 상태로부터, 제2 공정에 있어서의 에칭이 더욱 계속해서 행해지는 경우, 제1 막의 에칭 내성이 제2 막의 에칭 내성보다 낮기 때문에, 제1 홀 쪽이 제2 홀보다 빠르게 에칭이 진행된다. 따라서, 비교적 에칭 내성이 낮은 제1 막과 비교적 에칭 내성이 높은 제2 막을 이용함으로써, 제1 홀과 제2 홀 사이의 홀 폭의 변동이 보다 효과적으로 저감될 수 있다.
일 실시형태에 있어서, 제7 공정은, 피처리체가 수용된 플라즈마 처리 장치의 처리 용기 내에 제3 가스를 공급하는 제9 공정과, 제9 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제10 공정과, 제10 공정의 실행 후에, 처리 용기 내에서 제4 가스의 플라즈마를 생성하는 제11 공정과, 제11 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제12 공정을 포함하는 제3 시퀀스를 반복해서 실행함으로써 제1 막을 성막하고, 제8 공정은, 플라즈마 CVD를 이용하여 제2 막을 성막하며, 제3 가스는, 아미노실란계 가스를 포함하고, 제4 가스는, 산소 원자를 함유하는 가스를 포함하며, 제9 공정은, 제3 가스의 플라즈마를 생성하지 않는다. 이와 같이, ALD(Atomic Layer Deposition)법과 동일한 방법에 의해 제1 막이 형성되기 때문에, 막 두께가 비교적 얇은 제1 막이 제7 공정에 있어서 컨포멀하게 형성될 수 있다. 이 때문에, 제2 막이 플라즈마 CVD법에 의해 형성되어도, 제1 막과 제2 막을 구비하는 막의 막 두께 전체가 효과적으로 제어될 수 있다.
일 실시형태에 있어서, 제3 가스는, 모노아미노실란을 포함한다. 이와 같이, 모노아미노실란을 포함하는 제3 가스를 이용하여 실리콘의 반응 전구체의 형성을 행할 수 있다.
일 실시형태에 있어서, 제3 가스의 아미노실란계 가스는, 1개∼3개의 규소 원자를 갖는 아미노실란을 포함할 수 있다. 제3 가스의 아미노실란계 가스는, 1개∼3개의 아미노기를 갖는 아미노실란을 포함할 수 있다. 이와 같이 제3 가스의 아미노실란계 가스에는, 1개∼3개의 규소 원자를 포함하는 아미노실란을 이용할 수 있다. 또한, 제3 가스의 아미노실란계 가스에는, 1개∼3개의 아미노기를 포함하는 아미노실란을 이용할 수 있다.
이상 설명한 바와 같이, 피처리체 상의 패턴 형성에 있어서 고정밀도의 최소 선폭의 변동을 억제하는 방법이 제공된다.
도 1은 일 실시형태에 따른 방법의 한 부분을 도시한 흐름도이다.
도 2는 도 1에 도시된 방법의 적용 대상인 피처리체를 예시하는 단면도이다.
도 3은 도 1에 도시된 방법의 실행에 이용하는 것이 가능한 플라즈마 처리 장치의 일례를 도시한 도면이다.
도 4는 도 1에 도시된 공정에 있어서 막이 형성된 후의 피처리체의 상태를 도시한 단면도이다.
도 5는 도 1에 도시된 시퀀스를 반복해서 실행하는 경우에 있어서의 홀 폭의 변화의 모습을 모식적으로 도시한 도면이다.
도 6은 도 1에 도시된 공정에 있어서의 에칭의 등방성과 압력의 관계를 도시한 도면이다.
도 7은 도 1에 도시된 방법에 포함되는 에칭 공정의 다른 일례를 도시한 흐름도이다.
도 8은 도 7에 도시된 방법에 있어서의 표면 개질 후의 피처리체의 상태를 도시한 단면도이다.
도 9는 도 7에 도시된 시퀀스에 있어서의 표면 개질의 자기 제어성을 도시한 도면이다.
도 10은 (a)부, (b)부, (c)부를 구비하고, 도 7에 도시된 공정에 있어서의 에칭의 원리를 도시한 도면이다.
도 11은 도 7에 도시된 시퀀스의 실행 중에 있어서의 막에 대한 에칭량과 막에 형성되는 혼합층의 두께의 변화를 도시한 도면이다.
도 12는 도 1에 도시된 성막 공정에 있어서 2층의 막이 형성된 후의 피처리체의 상태를 도시한 단면도이다.
도 13은 도 1에 도시된 성막 공정에 있어서 2층의 막을 형성하는 경우의 일례를 도시한 흐름도이다.
도 14는 성막 시에 있어서의 산소의 첨가량과 막의 에칭 내성의 상관을 도시한 도면이다.
도 15는 도 1에 도시된 성막 공정이 2층의 막을 형성하는 경우이며 도 1에 도시된 시퀀스를 반복해서 실행하는 경우에 발생할 수 있는 홀 폭의 변화의 모습을 모식적으로 도시한 도면이다.
도 16은 도 13에 도시된 성막 공정의 다른 일례를 도시한 흐름도이다.
도 17은 (a)부, (b)부, (c)부를 구비하고, 도 16에 도시된 공정에 있어서의 막의 형성의 원리를 도시한 도면이다.
이하, 도면을 참조하여 여러 가지 실시형태에 대해 상세히 설명한다. 한편, 각 도면에 있어서 동일 또는 상당하는 부분에 대해서는 동일한 부호를 붙이기로 한다. 도 1은 일 실시형태에 따른 방법[이하, 방법(MT)이라고 함]의 한 부분을 도시한 흐름도이다. 도 1에 도시된 방법(MT)은, 피처리체[이하, 웨이퍼(W)라고 함]를 처리하는 방법의 일 실시형태이다. 도 2는 도 1에 도시된 방법(MT)의 적용 대상인 웨이퍼(W)를 예시하는 단면도이다.
도 2에 도시된 웨이퍼(W)는, 피처리층(EL)과, 피처리층(EL) 상[피처리층(EL)의 표면(EL1)]에 형성된 마스크(MK)와, 마스크(MK)에 형성된 홀[홀(hole)이란, 예컨대 홀(HL1), 홀(HL2) 등이며, 본 실시형태에 있어서는, 구멍, 구덩이, 움푹 패인 곳, 오목부 등 그 외 유사한 형상을 포함할 수 있다. 이하 동일함.]을 구비한다. 웨이퍼(W)에는 복수의 홀이 웨이퍼(W)의 표면에 형성되어 있다. 본 실시형태에서는, 홀은 마스크(MK)에 형성되어 있으나, 홀이 마스크(MK)에 형성되어 있는 구성에 한정되지 않는다.
피처리층(EL)은, 예컨대 Si 반사 방지막, 즉 SiARC(Anti Reflection Coating)막이다. 마스크(MK)의 재료는, 일 실시형태에 있어서 레지스트를 포함한다. 마스크(MK)에는, 개구를 제공하는 패턴의 홀[웨이퍼(W)의 표면에 형성된 홀과 동일한 의미]이 포토리소그래피에 의해 형성되어 있다. 마스크(MK)의 홀은, 대략 웨이퍼(W)의 표면 전체에 걸쳐 형성되어 있다. 도 2에 도시된 웨이퍼(W)의 홀(HL1), 홀(HL2)은, 서로 홀 폭이 상이하다. 홀(HL1)은 홀 폭(WW1a)을 갖고, 홀(HL2)은 홀 폭(WW1b)을 갖는다. 도 2에 도시된 홀(HL1), 홀(HL2)에 있어서, 홀 폭(WW1a)의 값은, 홀 폭(WW1b)의 값보다 작다.
방법(MT)(피처리체를 처리하는 방법)은, 플라즈마 처리 장치(10)에 의해 실행된다. 도 3은 도 1에 도시된 방법의 실행에 이용하는 것이 가능한 플라즈마 처리 장치의 일례를 도시한 도면이다. 도 3에는, 웨이퍼(W)를 처리하는 방법(MT)의 여러 가지 실시형태에서 이용 가능한 플라즈마 처리 장치(10)의 단면 구조가 개략적으로 도시되어 있다. 도 3에 도시된 플라즈마 처리 장치(10)는, ICP(Inductively Coupled Plasma)형의 플라즈마원을 구비한다. 플라즈마 처리 장치(10)는, 금속제(일 실시형태에 있어서 예컨대 알루미늄제)의 통 형상(일 실시형태에 있어서 예컨대 원통형)으로 형성된 처리 용기(192)를 구비한다. 처리 용기(192)는, 플라즈마 처리가 행해지는 처리 공간(Sp)을 구획한다. 처리 용기(192)의 형상은 원통형에 한정되는 것은 아니며, 일 실시형태에 있어서 예컨대 상자형 등의 각통(角筒)형이어도 좋다. 플라즈마 처리 장치(10)의 플라즈마원은, ICP형에 한하는 것은 아니며, 예컨대, ECR(Electron Cyclotron Resonance)형, CCP(Capacitively Coupled Plasma)형이나, 마이크로파를 이용한 것 등일 수 있다.
처리 용기(192)의 바닥부에는, 웨이퍼(W)를 배치하기 위한 배치대(PD)가 설치되어 있다. 배치대(PD)는, 정전 척(ESC), 하부 전극(LE)을 구비한다. 하부 전극(LE)은, 제1 플레이트(18a), 제2 플레이트(18b)를 구비한다. 처리 용기(192)는, 처리 공간(Sp)을 구획한다.
지지부(14)는, 처리 용기(192)의 내측에 있어서, 처리 용기(192)의 바닥부 상에 설치된다. 지지부(14)는, 일 실시형태에 있어서 예컨대 대략 원통형의 형상을 구비한다. 지지부(14)는, 일 실시형태에 있어서 예컨대 절연 재료로 구성된다. 지지부(14)를 구성하는 절연 재료는, 석영과 같이 산소를 포함할 수 있다. 지지부(14)는, 처리 용기(192) 내에 있어서, 처리 용기(192)의 바닥부로부터 연직 방향[처리 용기(192)의 천장측(구체적으로는 예컨대 판형 유전체(194)측)으로부터 정전 척(ESC) 상에 배치된 웨이퍼(W)의 표면으로 향하는 방향]으로 연장된다.
배치대(PD)는, 처리 용기(192) 내에 설치된다. 배치대(PD)는, 지지부(14)에 의해 지지된다. 배치대(PD)는, 배치대(PD)의 상면에 있어서, 웨이퍼(W)를 유지한다. 웨이퍼(W)는, 피처리체이다. 배치대(PD)는, 하부 전극(LE) 및 정전 척(ESC)을 구비한다.
하부 전극(LE)은, 제1 플레이트(18a) 및 제2 플레이트(18b)를 포함한다. 제1 플레이트(18a) 및 제2 플레이트(18b)는, 일 실시형태에 있어서 예컨대 알루미늄 등의 금속으로 구성된다. 제1 플레이트(18a) 및 제2 플레이트(18b)는, 일 실시형태에 있어서 예컨대 대략 원반형의 형상을 구비한다. 제2 플레이트(18b)는, 제1 플레이트(18a) 상에 설치된다. 제2 플레이트(18b)는, 제1 플레이트(18a)에 전기적으로 접속된다.
정전 척(ESC)은, 제2 플레이트(18b) 상에 설치된다. 정전 척(ESC)은, 한 쌍의 절연층 사이, 또는, 한 쌍의 절연 시트 사이에 있어서, 도전막의 전극이 배치된 구조를 구비한다. 직류 전원(22)은, 스위치(23)를 통해, 정전 척(ESC)의 전극에 전기적으로 접속된다. 정전 척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생하는 정전력에 의해, 웨이퍼(W)를 흡착한다. 이에 의해, 정전 척(ESC)은, 웨이퍼(W)를 유지할 수 있다.
포커스 링(FR)은, 웨이퍼(W)의 에지 및 정전 척(ESC)을 둘러싸도록, 제2 플레이트(18b)의 주연부(周緣部) 상에 배치된다. 포커스 링(FR)은, 에칭의 균일성을 향상시키기 위해서 설치된다. 포커스 링(FR)은, 에칭 대상인 막의 재료에 따라 적절히 선택되는 재료로 구성되어 있고, 일 실시형태에 있어서 예컨대, 석영으로 구성될 수 있다.
냉매 유로(24)는, 제2 플레이트(18b)의 내부에 설치된다. 냉매 유로(24)는, 온도 조절 기구를 구성한다. 냉매 유로(24)에는, 처리 용기(192)의 외부에 설치되는 칠러 유닛으로부터 배관(26a)을 통해 냉매가 공급된다. 냉매 유로(24)에 공급되는 냉매는, 배관(26b)을 통해 칠러 유닛으로 복귀된다. 이와 같이, 냉매 유로(24)에는, 냉매가 순환하도록, 공급된다. 이 냉매의 온도를 제어함으로써, 정전 척(ESC)에 의해 지지되는 웨이퍼(W)의 온도가 제어된다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 일 실시형태에 있어서 예컨대 He 가스를, 정전 척(ESC)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
플라즈마 처리 장치(10)에는, 웨이퍼(W)의 온도를 조절하는 온도 조절부(HT)가 설치되어 있다. 온도 조절부(HT)는, 정전 척(ESC)에 내장되어 있다. 온도 조절부(HT)에는, 히터 전원(HP)이 접속되어 있다. 히터 전원(HP)으로부터 온도 조절부(HT)에 전력이 공급됨으로써, 정전 척(ESC)의 온도가 조절되고, 정전 척(ESC) 상에 배치되는 웨이퍼(W)의 온도가 조절되도록 되어 있다. 한편, 온도 조절부(HT)는, 제2 플레이트(18b) 내에 매립되어 있을 수도 있다.
온도 조절부(HT)는, 열을 발하는 복수의 가열 소자와, 상기 복수의 가열 소자의 각각의 주위의 온도를 각각 검출하는 복수의 온도 센서를 구비한다.
판형 유전체(194)는, 배치대(PD)의 상방에 있어서, 배치대(PD)와 대향 배치된다. 하부 전극(LE)과 판형 유전체(194)는, 서로 대략 평행하게 설치된다. 판형 유전체(194)와 하부 전극(LE) 사이에는, 처리 공간(Sp)이 제공된다. 처리 공간(Sp)은, 플라즈마 처리를 웨이퍼(W)에 행하기 위한 공간 영역이다.
플라즈마 처리 장치(10)에서는, 처리 용기(192)의 내벽을 따라 디포지션 실드(46)가 착탈 가능하게 설치되어 있다. 디포지션 실드(46)는, 지지부(14)의 외주에도 설치되어 있다. 디포지션 실드(46)는, 처리 용기(192)에 에칭 부생물(디포지션)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 디포지션 실드는, Y2O3 외에, 일 실시형태에 있어서 예컨대, 석영과 같이 산소를 포함하는 재료로 구성될 수 있다.
배기 플레이트(48)는, 처리 용기(192)의 바닥부측이며, 또한, 지지부(14)와 처리 용기(192)의 측벽 사이에 설치되어 있다. 배기 플레이트(48)는, 예컨대, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 배기구(12e)는, 배기 플레이트(48)의 하방에 있어서, 처리 용기(192)에 형성되어 있다. 배기 장치(50)는, 배기관(52)을 통해 배기구(12e)에 접속된다. 배기 장치(50)는, 터보 분자 펌프 등의 진공 펌프를 구비하고 있고, 처리 용기(192) 내의 공간을 원하는 진공도까지 감압할 수 있다. 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 고주파 전력, 즉 고주파 바이어스 전력을 발생하는 전원이며, 400[㎑]∼40.68[㎒]의 범위 내의 주파수, 일례에 있어서는 13[㎒]의 고주파 바이어스 전력을 발생한다. 고주파 전원(64)은, 정합기(68)를 통해 하부 전극(LE)에 접속된다. 정합기(68)는, 고주파 전원(64)의 출력 임피던스와 부하측[하부 전극(LE)측]의 입력 임피던스를 정합시키기 위한 회로이다.
처리 용기(192)의 천장부에는, 일 실시형태에 있어서 예컨대 석영 유리나 세라믹 등으로 구성된 판형 유전체(194)가 배치대(PD)에 대향하도록 설치되어 있다. 구체적으로는, 판형 유전체(194)는, 일 실시형태에 있어서 예컨대 원판형으로 형성되고, 처리 용기(192)의 천장부에 형성된 개구를 막도록 기밀하게 부착되어 있다. 처리 공간(Sp)은, 플라즈마원에 의해 플라즈마가 생성되는 공간이다. 처리 공간(Sp)은, 웨이퍼(W)가 배치되는 공간이다.
처리 용기(192)에는, 복수의 가스종의 처리 가스[일 실시형태에 있어서 예컨대, 후술하는 처리 가스(G1)∼처리 가스(G8)]를 공급하는 가스 공급부(120)가 설치되어 있다. 가스 공급부(120)는, 전술한 처리 공간(Sp)에, 각종의 처리 가스를 공급한다. 처리 용기(192)의 측벽부에는 가스 도입구(121)가 형성되어 있고, 가스 도입구(121)에는 가스 공급 배관(123)을 통해 가스 공급원(122)이 접속되어 있다. 가스 공급 배관(123)의 도중에는 각종의 처리 가스의 유량을 제어하는 유량 제어기[예컨대, 매스 플로우 컨트롤러(124), 및 개폐 밸브(126)]가 개재되어 있다. 이러한 가스 공급부(120)에 의하면, 가스 공급원(122)으로부터 출력되는 각종의 처리 가스는, 매스 플로우 컨트롤러(124)에 의해 미리 설정된 유량으로 제어되어, 가스 도입구(121)로부터 처리 용기(192)의 처리 공간(Sp)에 공급된다.
한편, 도 3에서는 설명을 간단히 하기 위해서, 가스 공급부(120)를 1계통의 가스 라인을 이용하여 표현하고 있으나, 가스 공급부(120)는, 복수의 가스종을 공급하는 구성을 구비한다. 도 3에 도시된 가스 공급부(120)는, 일례로서, 처리 용기(192)의 측벽부로부터 가스를 공급하는 구성을 구비하고 있으나, 가스 공급부(120)는, 도 3에 도시된 구성에 한정되지 않는다. 예컨대, 가스 공급부(120)는, 처리 용기(192)의 천장부로부터 가스를 공급하는 구성을 구비할 수도 있다. 가스 공급부(120)가 이러한 구성을 구비하는 경우에는, 예컨대, 판형 유전체(194)의 예컨대 중앙부에 가스 도입구가 형성되고, 이 가스 도입구로부터 가스가 공급될 수 있다.
처리 용기(192)의 바닥부에는, 처리 용기(192) 내의 분위기를 배출하는 배기 장치(50)가 배기관(52)을 통해 접속되어 있다. 배기 장치(50)는, 예컨대 진공 펌프에 의해 구성되고, 처리 용기(192) 내의 압력을 미리 설정된 압력으로 할 수 있다.
처리 용기(192)의 측벽부에는 웨이퍼 반입 반출구(134)가 형성되어 있고, 웨이퍼 반입 반출구(134)에는 게이트 밸브(136)가 설치되어 있다. 예컨대 웨이퍼(W)가 반입될 때에는, 게이트 밸브(136)가 개방되고, 도시하지 않은 반송 아암 등의 반송 기구에 의해 웨이퍼(W)가 처리 용기(192) 내의 배치대(PD) 상에 배치된 후에, 게이트 밸브(136)가 폐쇄되고, 웨이퍼(W)의 처리가 개시된다.
처리 용기(192)의 천장부에는, 판형 유전체(194)의 상측면(외측면)에, 평면형의 고주파 안테나(140)와, 고주파 안테나(140)를 덮는 실드 부재(160)가 설치된다. 일 실시형태에 있어서의 고주파 안테나(140)는, 판형 유전체(194)의 중앙부에 배치되어 있는 내측 안테나 소자(142A)와, 내측 안테나 소자(142A)의 외주를 둘러싸도록 배치되어 있는 외측 안테나 소자(142B)를 구비한다. 내측 안테나 소자(142A), 외측 안테나 소자(142B)의 각각은, 일 실시형태에 있어서 예컨대, 구리, 알루미늄, 스테인리스 등의 도체이며, 스파이럴 코일형의 형상을 구비한다.
내측 안테나 소자(142A), 외측 안테나 소자(142B)는, 모두, 복수의 협지체(挾持體; 144)에 협지되어 일체로 되어 있다. 협지체(144)는, 일 실시형태에 있어서 예컨대, 막대형의 형상을 구비하고 있다. 협지체(144)는, 내측 안테나 소자(142A)의 중앙 부근으로부터 외측 안테나 소자(142B)의 외측으로 돌출되도록 방사선형으로 배치되어 있다.
실드 부재(160)는, 내측 실드벽(162A)과 외측 실드벽(162B)을 구비한다. 내측 실드벽(162A)은, 내측 안테나 소자(142A)를 둘러싸도록, 내측 안테나 소자(142A)와 외측 안테나 소자(142B) 사이에 설치되어 있다. 외측 실드벽(162B)은, 외측 안테나 소자(142B)를 둘러싸도록 설치되어 있고, 통형의 형상을 구비한다. 따라서, 판형 유전체(194)의 상측면은, 내측 실드벽(162A)의 내측의 중앙부(중앙 존)와, 내측 실드벽(162A)과 외측 실드벽(162B) 사이의 주연부(주연 존)로 나누어진다.
내측 안테나 소자(142A) 상에는, 내측 실드벽(162A)의 개구를 막도록 원판형의 내측 실드판(164A)이 설치되어 있다. 외측 안테나 소자(142B) 상에는, 내측 실드벽(162A)과 외측 실드벽(162B) 사이의 개구를 막도록 도넛판형의 외측 실드판(164B)이 설치되어 있다.
실드 부재(160)의 형상은, 원통형에 한정되는 것은 아니다. 실드 부재(160)의 형상은, 일 실시형태에 있어서 예컨대, 각통형 등의 다른 형상일 수 있고, 또는, 처리 용기(192)의 형상에 맞춰진 것일 수 있다. 여기서는, 처리 용기(192)가 일 실시형태에 있어서 예컨대 대략 원통형의 형상을 구비하기 때문에, 상기 원통 형상에 맞춰 실드 부재(160)도 대략 원통형의 형상을 구비한다. 처리 용기(192)가 대략 각통형의 형상을 구비하고 있는 경우에는, 실드 부재(160)도 대략 각통형의 형상을 구비한다.
내측 안테나 소자(142A), 외측 안테나 소자(142B)의 각각에는, 고주파 전원(150A), 고주파 전원(150B)의 각각이 따로따로 접속되어 있다. 이에 의해, 내측 안테나 소자(142A), 외측 안테나 소자(142B)의 각각에는, 동일한 주파수 또는 상이한 주파수의 고주파를 인가할 수 있다. 예컨대, 고주파 전원(150A)으로부터 일 실시형태에 있어서 예컨대 27[㎒] 등의 주파수의 고주파가 미리 설정된 파워[W]로 내측 안테나 소자(142A)에 공급되면, 처리 용기(192) 내에 형성된 유도 자계에 의해, 처리 용기(192) 내에 도입된 가스가 여기되어, 웨이퍼(W) 상의 중앙부에 도넛형의 플라즈마가 생성될 수 있다. 또한, 고주파 전원(150B)으로부터 일 실시형태에 있어서 예컨대 27[㎒] 등의 주파수의 고주파가 미리 설정된 파워[W]로 외측 안테나 소자(142B)에 공급되면, 처리 용기(192) 내에 형성된 유도 자계에 의해, 처리 용기(192) 내에 도입된 가스가 여기되어, 웨이퍼(W) 상의 주연부에 다른 도넛형의 플라즈마가 생성될 수 있다. 고주파 전원(150A), 고주파 전원(150B)의 각각으로부터 출력되는 고주파는, 전술한 주파수에 한정되는 것은 아니며, 여러 가지 주파수의 고주파가, 고주파 전원(150A), 고주파 전원(150B)의 각각으로부터 공급될 수 있다. 한편, 고주파 전원(150A), 고주파 전원(150B)의 각각으로부터 출력되는 고주파에 따라, 내측 안테나 소자(142A), 외측 안테나 소자(142B)의 전기적 길이를 조절할 필요가 있다. 내측 실드판(164A), 외측 실드판(164B)의 각각에서는, 액추에이터(168A), 액추에이터(168B)에 의해 따로따로 높이를 조절할 수 있다.
제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 후술하는 각부를 제어한다. 제어부(Cnt)는, 매스 플로우 컨트롤러(124), 개폐 밸브(126), 고주파 전원(150A), 고주파 전원(150B), 직류 전원(22), 스위치(23), 배기 장치(50), 고주파 전원(64), 정합기(68), 정전 척(ESC), 히터 전원(HP), 칠러 유닛 등에 접속되어 있다. 제어부(Cnt)는, 방법(MT)의 각 공정에 있어서 플라즈마 처리 장치(10)의 각부를 제어하기 위한 컴퓨터 프로그램(입력된 레시피에 기초하는 프로그램)에 따라 동작하여, 제어 신호를 송출한다. 제어부(Cnt)로부터의 제어 신호에 의해, 플라즈마 처리 장치(10)의 각부를 제어한다. 제어부(Cnt)는, 예컨대, 제어부(Cnt)로부터의 제어 신호에 의해, 가스 공급원(122)으로부터 공급되는 가스의 선택 및 유량, 배기 장치(50)의 배기, 고주파 전원(150A) 및 고주파 전원(150B)으로부터의 전력 공급, 고주파 전원(64)으로부터의 전력 공급, 히터 전원(HP)으로부터의 전력 공급, 칠러 유닛으로부터의 냉매 유량 및 냉매 온도 등을 제어하는 것이 가능하다. 한편, 본 명세서에 있어서 개시되는 방법(MT)의 각 공정은, 제어부(Cnt)에 의한 제어에 의해 플라즈마 처리 장치(10)의 각부를 동작시킴으로써 실행될 수 있다. 제어부(Cnt)의 기억부에는, 방법(MT)을 실행하기 위한 컴퓨터 프로그램, 및 방법(MT)의 실행에 이용되는 각종의 데이터가, 판독 가능하게 저장되어 있다.
도 1로 되돌아가서, 플라즈마 처리 장치(10)를 구비하는 처리 시스템(1)에 있어서 실시되는 형태를 예로 들어, 방법(MT)에 대해 상세히 설명한다. 방법(MT)은, 홀 폭의 변동을 조절하는 처리 방법(피처리체를 처리하는 방법)이다. 한편, 방법(MT)은, 플라즈마 처리 장치(10)와는 상이한 다른 플라즈마 처리 장치에 있어서 실행되는 것도 가능하다. 방법(MT)은, 도 1에 도시된 바와 같이, 시퀀스(SQ1), 공정(ST3)을 구비한다. 시퀀스(SQ1)는, 공정(ST1)(제1 공정), 공정(ST2)(제2 공정)을 구비한다. 먼저, 공정(ST1)의 실행 전에, 웨이퍼(W)가 플라즈마 처리 장치(10)의 처리 용기(192) 내에 반입되고, 또한, 플라즈마 처리 장치(10)의 처리 용기(192) 내에 반입된 웨이퍼(W)는, 정전 척(ESC) 상에 위치 맞춤되어 배치된다.
공정(ST1)은, 웨이퍼(W)의 표면의 홀의 내면에 대해 막을 성막한다. 공정(ST1)은, 플라즈마 CVD(plasma-enhanced Chemical Vapor Deposition)법을 이용한 성막 처리를 포함한다. 일 실시형태에 있어서 예컨대, 공정(ST1)에서는, 정전 척(ESC) 상에 웨이퍼(W)가 배치된 후, 웨이퍼(W)가 수용되어 있는 플라즈마 처리 장치(10)의 처리 용기(192) 내에 있어서 처리 가스(G1)의 플라즈마를 생성하고, 플라즈마 CVD법에 의해 웨이퍼(W)의 표면[마스크(MK)의 표면(MK1), 홀(홀(HL1), 홀(HL2)을 포함한다. 이하 동일함)의 내면(측면 및 바닥면)]에 대해 막(LA)을 형성하는 성막 처리를 포함한다. 공정(ST1)에 의해 형성되는 막(LA)은, 실리콘 산화물을 함유하고, 일 실시형태에 있어서 예컨대 SiO2를 포함할 수 있다.
공정(ST1)에 있어서, 웨이퍼(W)가 정전 척(ESC) 상에 배치되어 있는 상태에서, 처리 용기(192) 내에 처리 가스(G1)를 공급하여, 처리 가스(G1)의 플라즈마를 생성한다. 처리 가스(G1)는, 퇴적성이 우위(優位)인 가스종을 함유하며, 일 실시형태에 있어서 예컨대 실리콘을 함유한다. 처리 가스(G1)는, 일 실시형태에 있어서 예컨대, SiCl4, He의 혼합 가스[가스 유량은 일 실시형태에 있어서 예컨대 25[sccm](SiCl4), 100[sccm](He)], SiCl4, CH4, H2, Ar의 혼합 가스[가스 유량은 일 실시형태에 있어서 예컨대 20[sccm](SiCl4), 100[sccm](CH4), 100[sccm](H2), 800[sccm](Ar)] 등일 수 있다. 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 처리 가스(G1)를 처리 용기(192) 내에 공급한다. 고주파 전원(150A) 및 고주파 전원(150B)으로부터 고주파 전력(일 실시형태에 있어서 예컨대 60[㎒], 300∼1000[W])을 공급하고, 배기 장치(50)를 동작시킴으로써 처리 용기(192) 내의 처리 공간(Sp)의 압력을 미리 설정된 값(일 실시형태에 있어서 예컨대 50[mTorr])으로 설정한다. 공정(ST1)의 실행 시간은, 일 실시형태에 있어서 예컨대 60[s]이다. 처리 가스(G1)는, 퇴적성이 우위인 가스종을 함유하기 때문에, 공정(ST1)에 의해 형성되는 막(LA)의 막 두께는, 도 4에 도시된 바와 같이, 홀 폭이 비교적 좁은 홀(HL1)의 내면에 있어서는 비교적 얇고, 홀 폭이 비교적 넓은 홀(HL2)의 내면에 있어서는 비교적 두껍다. 도 4는 도 1에 도시된 공정에 있어서 막이 형성된 후의 웨이퍼(W)의 상태를 도시한 단면도이다. 홀(HL1)의 내면에 형성되는 막(LA)의 막 두께(WF1a)의 값은, 홀(HL2)의 내면에 형성되는 막(LA)의 막 두께(WF1b)의 값보다 작다.
공정(ST1)에 이어지는 공정(ST2)에 있어서, 막(LA)의 막 두께를 조절한다. 보다 구체적으로, 공정(ST2)에서는, 막(LA)을 등방적으로 에칭한다. 공정(ST2)에서는, 막(LA)이 등방적으로 에칭됨으로써, 막(LA)의 막 두께가 조절된다. 공정(ST2)에 있어서, 웨이퍼(W)가 정전 척(ESC) 상에 배치되어 있는 상태에서, 처리 용기(192) 내에 처리 가스(G2)를 공급하여, 처리 가스(G2)의 플라즈마를 생성한다. 처리 가스(G2)는, 불소를 포함하고, 일 실시형태에 있어서 예컨대, Cl2 가스(일 실시형태에 있어서 가스 유량은 예컨대 200[sccm]), C4F8, Ar의 혼합 가스(일 실시형태에 있어서 가스 유량은 예컨대 40[sccm](C4F8), 200[sccm](Ar)) 등일 수 있다. 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 처리 가스(G2)를 처리 용기(192) 내에 공급한다. 고주파 전원(150A) 및 고주파 전원(150B)으로부터 고주파 전력(일 실시형태에 있어서 예컨대 60[㎒], 500[W])을 공급하고, 배기 장치(50)를 동작시킴으로써 처리 용기(192) 내의 처리 공간(Sp)의 압력을 미리 설정된 값(일 실시형태에 있어서 예컨대 400[mTorr])으로 설정한다. 공정(ST2)의 실행 시간은, 일 실시형태에 있어서 예컨대 30[s]이다.
홀 폭이 비교적 좁은 홀(HL1)에 대해 공정(ST1)에 있어서 형성하는 막(LA)의 막 두께가 비교적 두꺼운 경우에는, 홀(HL1)의 개구가 막(LA)에 의해 폐색되는 경우가 있을 수 있다. 이러한 경우를 회피하기 위해서, 공정(ST1)에 있어서 형성하는 막(LA)의 막 두께를, 홀(HL1)의 개구가 폐색되지 않을 정도로 충분히 얇게 형성하여, 막(LA)의 막 두께가 원하는 값에 이를 때까지, 공정(ST1) 및 공정(ST2)의 시퀀스(SQ1)(제1 시퀀스)를 반복한다. 이와 같이, 공정(ST1)에 있어서 형성하는 막(LA)의 막 두께를 충분히 얇게 하면서 시퀀스(SQ1)를 반복함으로써, 홀의 개구를 폐색시키지 않고, 홀의 내면에 소망으로 하는 막 두께의 막(LA)을 형성하는 것이 가능해진다.
시퀀스(SQ1)에 있어서의 홀 폭의 변화를 도 5를 참조하여 설명한다. 도 5는 도 1에 도시된 시퀀스를 반복해서 실행하는 경우에 발생하는 홀 폭의 변화의 모습을 모식적으로 도시한 도면이다. 선(G1a)은, 홀(HL1)의 홀 폭의 변화를 나타내고 있고, 선(G2a)은, 홀(HL2)의 홀 폭의 변화를 나타내고 있다. 공정(ST1)에 있어서 막(LA)이 형성되는 경우, 홀 폭이 비교적 좁은 홀(HL1)에 있어서는 막(LA)의 막 두께는 비교적 얇고, 홀 폭이 비교적 넓은 홀(HL2)에 있어서는 막(LA)의 막 두께는 비교적 두껍기 때문에, 공정(ST1)의 종료 시에 있어서, 홀(HL2)에 있어서의 홀 폭과 홀(HL1)에 있어서의 홀 폭의 차[차(H2a)]는, 공정(ST1)의 개시 시에 있어서의 상기 차[차(H1a)]보다 작다. 공정(ST1)에 이어지는 공정(ST2)에서는 등방적인 에칭이 행해지기 때문에, 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차[차(H2a)]가 일정하게 유지되면서, 막(LA)이 에칭된다. 따라서, 공정(ST2)의 종료 시에 있어서의 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차는, 공정(ST2)의 개시 시와 마찬가지로 차(H2a)가 유지된다. 이와 같이, 시퀀스(SQ1)가 실행될 때마다, 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차가 단계적으로 축소되고, 시퀀스(SQ1)가 복수 회 실행됨으로써, 상기 차가, 소망으로 하는 범위 내에 수속되어, 웨이퍼(W)의 홀의 변동이 충분히 저감될 수 있다.
다음으로, 공정(ST2)의 에칭이 등방성을 갖기 위한 조건에 대해 설명한다. 도 6은 도 1에 도시된 공정(ST2)에 있어서의 에칭의 등방성과 압력의 관계를 도시한 도면이다. 도 6의 종축은 에칭량[㎚]을 나타내고 있고, 도 6의 횡축은 처리 공간(Sp)의 압력[mTorr]을 나타내고 있다. 도 6의 선(GRa)은 홀의 바닥면측(세로)의 에칭량의 변화를 나타내고 있고, 도 6의 선(GRb)은 홀의 측면측(가로)의 에칭량의 변화를 나타내고 있으며, 도 6의 선(GRc)은 홀의 바닥면측(세로)의 에칭량을 홀의 측면측(가로)의 에칭량으로 나눈 값(종횡비)의 변화를 나타내고 있다. 도 6에 도시된 바와 같이, 처리 공간(Sp)의 압력이 200[mTorr] 이상인 비교적 높은 압력(일 실시형태에 있어서 예컨대 400[mTorr] 정도)인 경우에, 공정(ST2)에 있어서, 충분히 등방적인 에칭이 실현될 수 있다.
<공정(ST2)의 변형예> 공정(ST2)의 등방적인 에칭은, 일 실시형태에 있어서 예컨대 도 7에 도시된 방법에 의해 실현될 수 있다. 도 7에 도시된 방법은, ALE(Atomic Layer Etching)법과 동일한 방법에 의해, 홀 폭의 대소, 및 홀의 소밀에 상관없이, 등방적으로 균일하게 막(LA)을 에칭하는 방법이다. 한편, 공정(ST2)의 등방적인 에칭은, 도 7에 도시된 방법에 한정되지 않는다. 도 7은 도 1에 도시된 방법에 포함되는 공정(ST2)의 다른 일례를 도시한 흐름도이다. 도 7에 도시된 공정(ST2)은, 시퀀스(SQ2)(제2 시퀀스), 공정(ST2e)을 구비한다. 시퀀스(SQ2)는, 공정(ST2a)(제3 공정), 공정(ST2b)(제4 공정), 공정(ST2c)(제5 공정), 공정(ST2d)(제6 공정)을 구비한다.
공정(ST2a)은, 웨이퍼(W)가 수용된 플라즈마 처리 장치(10)의 처리 용기(192) 내에 처리 가스(G3)(제1 가스)의 플라즈마를 생성하고, 처리 가스(G3)의 플라즈마에 포함되는 이온을 포함하는 혼합층(MX)을 홀의 내면의 원자층에 대해 등방적으로 균일하게 형성한다. 공정(ST2a)에서는, 막(LA)의 표면의 원자층에 대해, 처리 가스(G3)의 플라즈마에 포함되는 이온을 포함하는 혼합층(MX)을, 등방적으로 균일하게 형성할 수 있다. 공정(ST2a)에 있어서, 웨이퍼(W)가 정전 척(ESC) 상에 배치되어 있는 상태에서, 처리 용기(192) 내에 처리 가스(G3)를 공급하여, 처리 가스(G3)의 플라즈마를 생성한다. 처리 가스(G3)는, 질소를 포함하고, 일 실시형태에 있어서 예컨대, N2 가스(가스 유량은 일 실시형태에 있어서 예컨대 100[sccm])를 포함할 수 있다. 구체적으로는, 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 처리 가스(G3)를 처리 용기(192) 내에 공급한다. 그리고, 고주파 전원(150A) 및 고주파 전원(150B)으로부터 고주파 전력(일 실시형태에 있어서 예컨대 60[㎒], 600[W])을 공급하고, 배기 장치(50)를 동작시킴으로써 처리 용기(192) 내의 처리 공간(Sp)의 압력을 미리 설정된 값(일 실시형태에 있어서 예컨대 400[mTorr])으로 설정한다. 이와 같이 하여, 처리 가스(G3)의 플라즈마가 처리 용기(192) 내에 있어서 생성된다. 공정(ST2a)의 실행 시간은, 일 실시형태에 있어서 예컨대 400∼600[s]이다.
공정(ST2)[특히 공정(ST2a)]에 있어서의 처리 공간(Sp)의 압력의 설정값은, 도 6에 도시된 바와 같이, 비교적 높으며, 200[mTorr] 이상이고, 일 실시형태에 있어서 예컨대 400[mTorr]일 수 있다. 처리 공간(Sp)의 압력이, 이와 같이 비교적 높은 경우, 처리 가스(G3)의 플라즈마에 포함되는 질소 원자의 이온(이하, 질소 이온이라고 함)이 등방적으로 막(LA)의 표면에 접촉하여, 막(LA)의 표면이 질소 이온에 의해 등방적으로 균일하게 개질되고, 따라서, 도 8에 도시된 바와 같이, 균일한 (대략 동일한) 두께의 혼합층(MX)이 막(LA)의 표면에 똑같이 형성된다. 도 8은 도 7에 도시된 방법에 의한 표면 개질 후의 웨이퍼(W)의 상태를 도시한 단면도이다.
공정(ST2a)에서는, 이상과 같이 하여, 처리 가스(G3)의 플라즈마가 처리 용기(192) 내에 있어서 생성되고, 처리 가스(G3)의 플라즈마에 포함되는 질소 이온이, 고주파 바이어스 전력에 의한 연직 방향[처리 용기(192)의 천장측(구체적으로는 예컨대 판형 유전체(194)측)으로부터 정전 척(ESC) 상에 배치된 웨이퍼(W)의 표면으로 향하는 방향]으로의 인입에 의해, 막(LA)의 표면에 접촉하여, 막(LA)의 표면이 등방적으로 균일하게 개질된다. 이와 같이 공정(ST2a)에 있어서 막(LA)의 표면이, 웨이퍼(W)의 표면에 걸쳐 균일한 두께의 (대략 동일한 두께의) 혼합층(MX)이 된다. 처리 가스(G3)가 질소를 포함하고 막(LA)이 실리콘의 산화물(일 실시형태에 있어서 예컨대 SiO2)을 포함하기 때문에, 혼합층(MX)의 조성은, 일 실시형태에 있어서 예컨대 SiN/SiO2(SiON)일 수 있다.
공정(ST2a)에 있어서의 처리 시간은, ALE법의 자기 제어 영역에 이르는 시간 이상의 시간이다. 도 9는 도 7에 도시된 시퀀스(SQ2)[특히 공정(ST2a)]에 있어서의 표면 개질의 자기 제어성을 도시한 도면이다. 도 9의 횡축은 표면 개질[보다 구체적으로는 공정(ST2a)에서 행해지는 처리]의 처리 시간[s]을 나타내고, 도 9의 종축은 에칭량[㎚][공정(ST2a)에 의해 표면 개질된 개소의 두께]을 나타내고 있다. 도 9에 도시된 결과는, 처리 공간(Sp)의 압력을 400[mTorr]으로 하고, 고주파 전력의 값을 600[W]으로 하며, 고주파 바이어스 전력의 값을 50[W]으로 하여, 공정(ST2a)을 실행함으로써 얻어진 결과이다. 도 9에 도시된 바와 같이, 공정(ST2a)에 의해 행해지는 표면 개질은 자기 제어성을 수반한다. 즉, ALE법의 자기 제어 영역에 이르는 시간 이상의 시간을 들여 표면 개질을 행하면, 홀 폭의 대소, 및 홀의 소밀에 상관없이, 등방적으로, 균일하게 표면 개질이 이루어져, 등방적인, 균일한 혼합층(MX)이, 웨이퍼(W)의 표면[마스크(MK)의 표면(MK1) 및 웨이퍼(W)의 트렌치[홀(HL1), 홀(HL2)을 포함함]의 내면]에 있어서, 똑같이 형성될 수 있다.
도 10은 (a)부, (b)부, (c)부를 구비하고, 도 8에 도시된 공정에 있어서의 에칭의 원리를 도시한 도면이다. 도 10에 있어서, 백발(白拔)의 원(흰 동그라미)은, 막(LA)을 구성하는 원자(일 실시형태에 있어서 예컨대 SiO2를 구성하는 원자)를 나타내고 있고, 검게 칠한 원(검은 동그라미)은, 처리 가스(G3)의 플라즈마에 포함되는 질소 이온을 나타내고 있으며, 원으로 둘러싸인 「×」는, 후술하는 처리 가스(G4)의 플라즈마에 포함되는 라디칼을 나타내고 있다. 도 10의 (a)부에 도시된 바와 같이, 공정(ST2a)에 의해, 처리 가스(G3)의 플라즈마에 포함되는 질소 이온[검게 칠한 원(검은 동그라미)]이, 막(LA)의 표면의 원자층에 등방적으로 공급된다. 이와 같이, 공정(ST2a)에 의해, 막(LA)을 구성하는 원자와 처리 가스(G3)의 질소 원자를 포함하는 혼합층(MX)이, 막(LA)의 표면의 원자층에 형성된다.
이상과 같이, 처리 가스(G3)가 질소를 포함하기 때문에, 공정(ST2a)에 있어서, 막(LA)의 표면의 원자층(실리콘의 산화물의 원자층)에 질소 원자가 공급되어, 실리콘의 질화물을 함유하는 혼합층(MX)(일 실시형태에 있어서 예컨대 SiN/SiO2)이 막(LA)의 표면의 원자층에 형성될 수 있다.
공정(ST2a)에 이어지는 공정(ST2b)에서는, 처리 용기(192) 내의 처리 공간(Sp)을 퍼지한다. 구체적으로는, 공정(ST2a)에 있어서 공급된 처리 가스(G3)가 배기된다. 공정(ST2b)에서는, 퍼지 가스로서 희가스(일 실시형태에 있어서 예컨대 Ar 가스 등)와 같은 불활성 가스를 처리 용기(192)에 공급해도 좋다. 즉, 공정(ST2b)의 퍼지는, 불활성 가스를 처리 용기(192) 내에 흘리는 가스 퍼지, 또는 진공화에 의한 퍼지의 어느 것이어도 좋다.
공정(ST2b)에 이어지는 공정(ST2c)에서는, 처리 용기(192) 내에 있어서 처리 가스(G4)(제2 가스)의 플라즈마를 생성하고, 상기 플라즈마에 포함되는 라디칼을 이용한 케미컬 에칭에 의해, 혼합층(MX)의 전부를 제거한다. 이에 의해, 막(LA)은, 웨이퍼(W)의 표면에 걸쳐[특히 모든 홀의 내면에 형성된 막(LA)], 등방적으로, 균일하게, 에칭될 수 있다. 공정(ST2c)에서는, 공정(ST2a)에 있어서의 혼합층(MX)의 형성 후의 웨이퍼(W)가 정전 척(ESC) 상에 배치되어 있는 상태에 있어서, 처리 용기(192) 내에 처리 가스(G4)를 공급하여, 처리 가스(G4)의 플라즈마를 생성한다. 공정(ST2c)에 있어서 생성되는 처리 가스(G4)의 플라즈마는, 실리콘의 질화물을 포함하는 혼합층(MX)을 제거하는 라디칼을 포함한다. 처리 가스(G4)는, 불소를 포함하고, 일 실시형태에 있어서 예컨대, NF3 가스 및 O2 가스를 포함하는 혼합 가스일 수 있다. 한편, 처리 가스(G4)는, NF3 가스, O2 가스, H2 가스, 및 Ar 가스를 포함하는 혼합 가스, CH3F 가스, O2 가스, 및 Ar 가스를 포함하는 혼합 가스 등일 수 있다. 구체적으로는, 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 상기한 처리 가스(G4)를 처리 용기(192) 내에 공급하고, 고주파 전원(150A) 및 고주파 전원(150B)으로부터 고주파 전력(일 실시형태에 있어서 예컨대 60[㎒], 600[W])을 공급하며, 배기 장치(50)를 동작시킴으로써 처리 용기(192) 내의 처리 공간(Sp)의 압력을 미리 설정된 값(일 실시형태에 있어서 예컨대 400[mTorr])으로 설정한다. 이와 같이 하여, 처리 가스(G4)의 플라즈마가 처리 용기(192) 내에 있어서 생성된다. 공정(ST2c)의 실행 시간은, 일 실시형태에 있어서 예컨대 400∼600[s]이다.
도 10의 (b)부에 도시된 바와 같이, 공정(ST2c)에 있어서 생성된 처리 가스(G4)의 플라즈마 중의 라디칼[도 10의 (b)부에 있어서, 원으로 둘러싸인 「×」]은, 막(LA)의 표면의 혼합층(MX)에 접촉하고, 막(LA)의 표면에 형성된 혼합층(MX)에 처리 가스(G4)의 원자의 라디칼이 공급되어 혼합층(MX)이 케미컬 에칭에 의해 막(LA)으로부터 제거될 수 있다. 도 10의 (c)부에 도시된 바와 같이, 공정(ST2c)에 있어서, 막(LA)의 표면에 형성된 혼합층(MX)의 전부는, 처리 가스(G4)의 플라즈마에 포함되는 라디칼에 의해, 막(LA)의 표면으로부터 제거될 수 있다. 혼합층(MX)의 제거에 의해, 홀 폭은, 웨이퍼(W)의 표면에 걸쳐, 홀 폭의 대소, 홀의 소밀에 상관없이, 등방적으로, 균일하게 커진다.
공정(ST2c)에 이어지는 공정(ST2d)에서는, 처리 용기(192) 내의 처리 공간(Sp)을 퍼지한다. 구체적으로는, 공정(ST2c)에 있어서 공급된 처리 가스(G4)가 배기된다. 공정(ST2d)에서는, 퍼지 가스로서 희가스(일 실시형태에 있어서 예컨대 Ar 가스 등)와 같은 불활성 가스를 처리 용기(192)에 공급해도 좋다. 즉, 공정(ST2d)의 퍼지는, 불활성 가스를 처리 용기(192) 내에 흘리는 가스 퍼지, 또는 진공화에 의한 퍼지의 어느 것이어도 좋다.
시퀀스(SQ2)에 이어지는 공정(ST2e)에서는, 시퀀스(SQ2)의 실행을 종료할지의 여부를 판정한다. 구체적으로는, 공정(ST2e)에서는, 시퀀스(SQ2)의 실행 횟수가 미리 설정된 횟수에 도달했는지의 여부를 판정한다. 시퀀스(SQ2)의 실행 횟수의 결정은, 막(LA)에 대한 에칭량을 결정하는 것이다. 시퀀스(SQ2)는, 막(LA)에 대한 에칭량이 미리 설정된 값에 이를 때까지 막(LA)이 에칭되도록, 반복해서 실행될 수 있다. 시퀀스(SQ2)의 실행 횟수의 증가에 따라, 막(LA)에 대한 에칭량도 증가(거의 선형적으로 증가)한다. 따라서, 1회(단위 사이클)의 시퀀스(SQ2)의 실행에 의해 에칭되는 막(LA)의 두께[1회의 공정(ST2e)에서 형성되는 혼합층(MX)의 두께]와 시퀀스(SQ2)의 실행 횟수의 곱이 미리 설정된 값이 되도록, 시퀀스(SQ2)의 실행 횟수가 결정될 수 있다.
도 11을 참조하여, 시퀀스(SQ2)의 실행 중에 있어서 발생하는 막(LA)에 대한 에칭량의 변화와 막(LA)에 형성되는 혼합층(MX)의 두께의 변화에 대해 설명한다. 도 11의 선(GL1)은, 시퀀스(SQ2)의 실행 중에 있어서 발생하는 막(LA)에 대한 에칭량(임의 단위)의 변화를 나타내고 있고, 도 11의 선(GL2)은, 시퀀스(SQ2)의 실행 중에 있어서 발생하는 혼합층(MX)의 두께(임의 단위)의 변화를 나타내고 있다. 도 11의 횡축은, 시퀀스(SQ2)의 실행 중인 시간을 나타내고 있으나, 공정(ST2b)의 실행 시간 및 공정(ST2d)의 실행 시간은 도시 간략화를 위해서 생략되어 있다. 도 11에 도시된 바와 같이, 1회(단위 사이클)의 시퀀스(SQ2)의 실행에 있어서, 공정(ST2a)의 실행은, 선(GL2)으로 나타내는 바와 같이, 혼합층(MX)의 두께가 미리 설정된 값(TW)이 될 때까지 행해진다. 공정(ST2a)에 있어서 형성되는 혼합층(MX)의 두께의 값(TW)은, 고주파 전원(64)에 의해 인가되는 바이어스 전력의 값과, 처리 가스(G3)의 플라즈마에 포함되어 있는 질소 이온의 막(LA)에 대한 단위 시간당의 도즈(dose)량과, 공정(ST2c)의 실행 시간에 의해 결정될 수 있다.
도 11에 도시된 바와 같이, 1회(단위 사이클)의 시퀀스(SQ2)의 실행에 있어서, 공정(ST2c)의 실행은, 선(GL1) 및 선(GL2)으로 나타내는 바와 같이, 공정(ST2a)에서 형성된 혼합층(MX)이 전부 제거될 때까지 행해진다. 공정(ST2c)의 실행 중에 있어서 타이밍(TI)에 이를 때까지, 혼합층(MX)이 케미컬 에칭에 의해 전부 제거된다. 타이밍(TI)은, 공정(ST2c)에 있어서 행해지는 케미컬 에칭의 에칭률에 의해 결정될 수 있다. 타이밍(TI)은, 공정(ST2c)의 실행 중에 발생한다. 타이밍(TI)으로부터 공정(ST2c)의 종료까지의 사이에 있어서, 혼합층(MX)의 제거 후에 있어서의 실리콘의 산화물의 막(LA)은, 처리 가스(G4)의 플라즈마에 의해서는 에칭되지 않는다. 즉, 처리 가스(G4)의 플라즈마에 포함되는 라디칼을 이용한 경우, 막(LA)을 구성하는 실리콘의 산화물(예컨대 SiO2)에 대한 에칭의 에칭률은, 혼합층(MX)에 포함되는 실리콘의 질화물(예컨대 SiN)에 대한 에칭의 에칭률에 비교하여 매우 작다.
공정(ST2e)에 있어서 시퀀스(SQ2)의 실행 횟수가 미리 설정된 횟수에 도달하고 있지 않다고 판정되는 경우에는[공정(ST2e): NO], 시퀀스(SQ2)의 실행이 다시 반복된다. 한편, 공정(ST2e)에 있어서 시퀀스(SQ2)의 실행 횟수가 미리 설정된 횟수에 도달하고 있다고 판정되는 경우에는[공정(ST2e): YES], 공정(ST2)이 종료되고, 도 1에 도시된 공정(ST3)으로 이행한다.
이상과 같이, 시퀀스(SQ2) 및 공정(ST2e)의 일련의 등방적인 에칭 처리는, ALE법과 동일한 방법에 의해, 막(LA)의 표면을 원자층마다 제거할 수 있다. 따라서, 시퀀스(SQ2) 및 공정(ST2e)의 일련의 등방적인 에칭 처리는, 시퀀스(SQ2)를 반복해서 실행하여 막(LA)의 표면을 원자층마다 제거함으로써, 홀 폭의 대소, 및 홀의 소밀에 상관없이, 막(LA)을 등방적으로 정밀하게 에칭한다. 즉, 시퀀스(SQ2)가 미리 설정된 횟수만큼 반복됨으로써, 막(LA)은, 홀 폭의 대소, 및 홀의 소밀에 상관없이, 웨이퍼(W)의 표면에 걸쳐, 등방적인, 균일한 두께로 (대략 동일한 두께로), 등방적으로 정밀하게 에칭된다.
<공정(ST1)의 변형예> 다음으로, 공정(ST1)의 다른 실시예(변형예)에 대해 설명한다. 도 4에 도시된 막(LA)은, 1층이지만, 이것에 한하지 않고, 2층인 것도 가능하다. 도 12는 도 1에 도시된 성막 공정에 있어서 2층의 막이 형성된 후의 웨이퍼(W)의 상태를 도시한 단면도이다. 도 12에 도시된 막(LA)은, 2층의 막을 구비하고, 막(LA1)(제1 막), 막(LA2)(제2 막)을 구비한다. 막(LA1)은, 웨이퍼(W)의 표면[마스크(MK)의 표면(MK1)(홀의 내면을 포함함)]에 형성되고, 막(LA2)은, 막(LA1)의 표면에 형성되어 있다. 홀(HL1)에 있어서의 막(LA1)은 막 두께(WF2a)를 갖고, 홀(HL1)에 있어서의 막(LA2)은 막 두께(WF3a)를 갖는다. 홀(HL2)에 있어서의 막(LA1)은 막 두께(WF2b)를 갖고, 홀(HL2)에 있어서의 막(LA2)은 막 두께(WF3b)를 갖는다. 홀(HL1)의 홀 폭(WW1a)은 홀(HL2)의 홀 폭(WW1b)에 비교하여 좁기 때문에, 막 두께(WF2a)는 막 두께(WF2b)에 비교하여 얇고, 막 두께(WF3a)는 막 두께(WF3b)에 비교하여 얇다. 막(LA1)과 막(LA2)은, 실리콘 산화물을 함유하고, 일 실시형태에 있어서 예컨대 SiO2를 포함할 수 있다. 막(LA2)의 산소의 함유량은, 막(LA1)의 산소의 함유량보다 많다. 공정(ST2)에 있어서 실행되는 에칭에 대한 에칭 내성은, 막(LA1) 쪽이 막(LA2)보다 낮다. 환언하면, 공정(ST2)에 있어서 실행되는 에칭에 대한 막(LA1)의 에칭률의 값[㎚/min]은, 공정(ST2)에 있어서 실행되는 에칭에 대한 막(LA2)의 에칭률의 값[㎚/min]보다 크다.
본 변형예에 따른 공정(ST1)에 대해, 도 13을 참조하여 설명한다. 도 13에 도시된 공정(ST1)은, 공정(ST1a)(제7 공정), 공정(ST1b)(제8 공정)을 구비한다. 공정(ST1a)은, 홀의 내면에 막(LA1)을 성막한다. 공정(ST1b)은, 막(LA1) 상에 막(LA2)을 성막한다. 일 실시형태에 있어서 예컨대, 공정(ST1a)에서는, 공정(ST2)에 있어서 실행되는 에칭에 대한 에칭 내성이 비교적 낮은 막(LA1)이 플라즈마 CVD법에 의해 형성되고, 공정(ST1b)에서는, 공정(ST2)에 있어서 실행되는 에칭에 대한 에칭 내성이 비교적 높은 막(LA2)이 플라즈마 CVD법에 의해 형성된다. 즉, 공정(ST1a)은, 일 실시형태에 있어서 예컨대, 플라즈마 CVD법을 이용하여 막(LA1)을 성막하고, 공정(ST1b)은, 플라즈마 CVD법을 이용하여 막(LA2)을 성막한다.
실리콘 산화물의 막의 에칭 내성은, 성막 시에 첨가하는 O2 가스의 유량에 의해 변화할 수 있다. 도 14는 성막 시에 있어서의 산소의 첨가량과 막의 에칭 내성의 상관을 도시한 도면이다. 도 14에 나타내는 횡축은, 막의 형성 시에 첨가될 수 있는 O2 가스의 유량[sccm]을 나타내고 있고, 도 14에 나타내는 종축은, 막의 에칭 내성을 나타내는 에칭률[㎚/min]을 나타내고 있다. 도 14에 도시된 선(GE1)으로 나타내는 결과는, 성막 조건으로서, 10[mTorr]의 압력과, 고주파 전원(150A) 및 고주파 전원(150B)에 의한 60[㎒]·1000[W]의 고주파 전력과, SiCl4(25[sccm]), He(100[sccm]), O2(0∼100[sccm])의 혼합 가스와, 60[s]의 처리 시간을 이용하고, 에칭 조건으로서, 20[mTorr]의 압력과, 고주파 전원(150A) 및 고주파 전원(150B)에 의한 60[㎒]·500[W]의 고주파 전력과, 고주파 전원(64)에 의한 40[㎒]·50[W]의 고주파 전력과, Cl2 가스(200[sccm])와, 60[s]의 처리 시간을 이용하여 얻어졌다. 도 14에 도시된 선(GE2)으로 나타내는 결과는, 성막 조건으로서 선(GE1)으로 나타내는 결과를 얻은 경우와 동일한 성막 조건을 이용하고, 에칭 조건으로서, 20[mTorr]의 압력과, 고주파 전원(150A) 및 고주파 전원(150B)에 의한 60[㎒]·500[W]의 고주파 전력과, 고주파 전원(64)에 의한 40[㎒]·100[W]의 고주파 전력과, C4F8(40[sccm]), Ar(200[sccm])의 혼합 가스와, 60[s]의 처리 시간을 이용하여 얻어졌다. 도 14에 도시된 바와 같이, 산소의 첨가량(O2 가스의 유량)을 조절함으로써, 실리콘 산화물의 막의 에칭 내성을 변경하는 것이 가능해진다. 산소의 첨가량이 적을수록, 에칭률은 증가한다. 예컨대, 도 14에 도시된 경우, 산소의 첨가량을 조절함으로써, 에칭의 선택비는, 1∼17의 범위 내에 있어서 제어될 수 있다.
도 13으로 되돌아가서 설명한다. 공정(ST1a)에 있어서, 웨이퍼(W)가 정전 척(ESC) 상에 배치되어 있는 상태에서, 처리 용기(192) 내에 처리 가스(G5)를 공급하여, 처리 가스(G5)의 플라즈마를 생성한다. 처리 가스(G5)는, 퇴적성이 우위인 가스종을 함유하고, 일 실시형태에 있어서 예컨대 실리콘을 함유한다. 처리 가스(G5)는, 일 실시형태에 있어서 예컨대, SiCl4, He, O2의 혼합 가스(가스 유량은 일 실시형태에 있어서 예컨대 25[sccm](SiCl4), 100[sccm](He), 0∼5[sccm](O2)) 등일 수 있다. 처리 가스(G5)가 포함하는 O2 가스는, 0∼수[sccm](일 실시형태에 있어서 예컨대 0∼5[sccm]) 정도이며, 비교적 적다. 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 처리 가스(G5)를 처리 용기(192) 내에 공급한다. 고주파 전원(150A) 및 고주파 전원(150B)으로부터 고주파 전력(일 실시형태에 있어서 예컨대 60[㎒], 1000[W])을 공급하고, 배기 장치(50)를 동작시킴으로써 처리 용기(192) 내의 처리 공간(Sp)의 압력을 미리 설정된 값(일 실시형태에 있어서 예컨대 10[mTorr])으로 설정한다. 공정(ST1a)의 실행 시간은, 일 실시형태에 있어서 예컨대 60[s]이다. 처리 가스(G5)는, 퇴적성이 우위인 가스종을 함유하기 때문에, 공정(ST1a)에 의해 형성되는 막(LA1)의 막 두께는, 도 12에 도시된 바와 같이, 홀 폭이 비교적 좁은 홀(HL1)의 내면에 있어서는 비교적 얇고, 홀 폭이 비교적 넓은 홀(HL2)의 내면에 있어서는 비교적 두껍다. 즉, 홀(HL1)의 내면에 형성되는 막(LA1)의 막 두께(WF2a)의 값은, 홀(HL2)의 내면에 형성되는 막(LA1)의 막 두께(WF2b)의 값보다 작다.
공정(ST1a)에 이어지는 공정(ST1b)에 있어서, 웨이퍼(W)가 정전 척(ESC) 상에 배치되어 있는 상태에서, 처리 용기(192) 내에 처리 가스(G6)를 공급하여, 처리 가스(G6)의 플라즈마를 생성한다. 처리 가스(G6)는, 퇴적성이 우위인 가스종을 함유하고, 일 실시형태에 있어서 예컨대 실리콘을 함유한다. 처리 가스(G6)는, 일 실시형태에 있어서 예컨대, SiCl4, He, O2의 혼합 가스(가스 유량은 일 실시형태에 있어서 예컨대 25[sccm](SiCl4), 100[sccm](He), 100[sccm](O2)) 등일 수 있다. 처리 가스(G6)가 포함하는 O2 가스는, 일 실시형태에 있어서 예컨대 100[sccm] 정도이며, 비교적 많다. 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 처리 가스(G6)를 처리 용기(192) 내에 공급한다. 고주파 전원(150A) 및 고주파 전원(150B)으로부터 고주파 전력(일 실시형태에 있어서 예컨대 60[㎒], 1000[W])을 공급하고, 배기 장치(50)를 동작시킴으로써 처리 용기(192) 내의 처리 공간(Sp)의 압력을 미리 설정된 값(일 실시형태에 있어서 예컨대 10[mTorr])으로 설정한다. 공정(ST1b)의 실행 시간은, 일 실시형태에 있어서 예컨대 60[s]이다. 처리 가스(G6)는, 퇴적성이 우위인 가스종을 함유하기 때문에, 공정(ST1b)에 의해 형성되는 막(LA2)의 막 두께는, 도 12에 도시된 바와 같이, 홀 폭이 비교적 좁은 홀(HL1)의 내면에 있어서는 비교적 얇고, 홀 폭이 비교적 넓은 홀(HL2)의 내면에 있어서는 비교적 두껍다. 즉, 홀(HL1)의 내면에 형성되는 막(LA2)의 막 두께(WF3a)의 값은, 홀(HL2)의 내면에 형성되는 막(LA2)의 막 두께(WF3b)의 값보다 작다.
방법(MT)이 도 13에 도시된 공정(ST1)[2층의 막(막(LA1), 막(LA2))을 형성하는 공정]을 포함하는 경우에 발생할 수 있는 홀 폭의 변화를 도 15를 참조하여 설명한다. 도 15는 도 1에 도시된 성막 공정이 2층의 막을 형성하는 경우이며 도 1에 도시된 시퀀스를 반복해서 실행하는 경우에 발생할 수 있는 홀 폭의 변화의 모습을 모식적으로 도시한 도면이다. 선(G1b)은, 홀(HL1)의 홀 폭의 변화를 나타내고 있고, 선(G2b)은, 홀(HL2)의 홀 폭의 변화를 나타내고 있다.
공정(ST1)은, 구간(V11)에 의해 나타나는 공정과, 구간(V12)에 의해 나타나는 공정을 포함한다. 구간(V11)은 막(LA1)을 형성하는 공정(ST1a)을 나타내고, 구간(V12)은 막(LA2)을 형성하는 공정(ST1b)을 나타내고 있다. 구간(V11)에서는 에칭 내성이 비교적 낮은 막(LA1)이 형성되고, 구간(V11)에 이어지는 구간(V12)에서는 에칭 내성이 비교적 높은 막(LA2)이 형성된다. 공정(ST1)에 있어서 막(LA)이 형성되는 경우, 홀 폭이 비교적 좁은 홀(HL1)에 있어서는 막(LA)의 막 두께는 비교적 얇고, 홀 폭이 비교적 넓은 홀(HL2)에 있어서는 막(LA)의 막 두께는 비교적 두껍기 때문에, 공정(ST1)의 종료 시에 있어서, 홀(HL2)에 있어서의 홀 폭과 홀(HL1)에 있어서의 홀 폭의 차[차(H2b)]는, 공정(ST1)의 개시 시에 있어서의 상기 차[차(H1b)]보다 작다.
공정(ST1)에 이어지는 공정(ST2)에서는 등방적인 에칭이 행해진다. 공정(ST2)은, 구간(V21)에 의해 나타나는 공정과, 구간(V22)에 의해 나타나는 공정과, 구간(V23)에 의해 나타나는 공정을 포함한다. 구간(V21)은, 공정(ST2)의 개시로부터, 홀(HL1)에 있어서의 막(LA2)의 전부가 에칭에 의해 제거되기까지의 공정을 나타내고 있다. 구간(V21)에서는, 홀(HL1) 및 홀(HL2)의 어느 것에 있어서도, 에칭 내성이 비교적 높은 막(LA2)이 에칭된다. 홀(HL1)에 있어서의 막(LA2)의 막 두께(WF3a)는, 홀(HL2)에 있어서의 막(LA2)의 막 두께(WF3b)보다 얇기 때문에, 홀(HL1)에 있어서의 막(LA2) 쪽이 홀(HL2)에 있어서의 막(LA2)보다 먼저 에칭에 의해 제거된다. 구간(V21)의 종료 시점에 있어서는, 홀(HL1)에 있어서의 막(LA2)의 전부가 에칭에 의해 제거되어 있으나, 홀(HL2)에 있어서의 막(LA2)의 일부는 잔류하고 있다. 구간(V21)에서는, 홀(HL1) 및 홀(HL2)의 어느 것에 있어서도 막(LA2)에 대해 등방적인 에칭이 행해지기 때문에, 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차[차(H2b)]가 일정하게 유지되면서, 막(LA2)이 에칭된다. 따라서, 구간(V21)의 종료 시에 있어서의 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차는, 구간(V21)의 개시 시와 마찬가지로 차(H2b)가 유지된다.
구간(V21)에 이어지는 구간(V22)은, 홀(HL1)에 있어서의 막(LA2)의 전부가 에칭에 의해 제거되고 나서[구간(V21)의 종료 시점으로부터], 홀(HL2)에 있어서의 막(LA2)의 전부가 에칭에 의해 제거될 때까지[웨이퍼(W)의 표면으로부터 막(LA2)의 전부가 제거될 때까지]의 공정을 나타내고 있다. 구간(V22)에서는, 홀(HL2)에 있어서는 계속해서 에칭 내성이 비교적 높은 막(LA2)이 에칭되고, 홀(HL1)에 있어서는 에칭 내성이 비교적 낮은 막(LA1)이 에칭되기 때문에, 홀(HL1)에 있어서의 에칭이 홀(HL2)에 있어서의 에칭보다 빠르게 진행되게 된다. 구간(V22)의 종료 시점에 있어서, 홀(HL2)에 있어서의 막(LA2)의 전부는 에칭에 의해 제거되어 있다. 따라서, 구간(V22)에서는, 에칭의 진행과 함께 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차는 보다 작아지고, 구간(V22)의 종료 시에 있어서의 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차[차(H3b)]는, 구간(V22)의 개시 시에 있어서의 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차[차(H2b)]보다 작다.
구간(V22)에 이어지는 구간(V23)은, 홀(HL1) 및 홀(HL2)에 있어서 막(LA1)이 에칭되는 공정을 나타내고 있다. 구간(V22)에서는, 이와 같이 홀(HL1) 및 홀(HL2)의 어느 것에 있어서도 막(LA1)이 등방적으로 에칭되기 때문에, 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차[차(H3b)]가 일정하게 유지되면서, 막(LA1)이 에칭된다. 따라서, 구간(V23)의 종료 시에 있어서의 홀(HL2)의 홀 폭과 홀(HL1)의 홀 폭의 차는, 구간(V23)의 개시 시와 마찬가지로 차(H3b)가 유지된다.
도 13에 도시된 공정(ST1)을 이용한 시퀀스(SQ1)를 1회 실행하는 것에 의한 홀 폭의 변동의 개선에 대해 설명한다. 홀(HL1)에 있어서, 막(LA1)의 막 두께(WF2a)의 값을 K11로 하고, 막(LA2)의 막 두께(WF3a)의 값을 K12로 한다. 홀(HL2)에 있어서, 막(LA1)의 막 두께(WF2b)의 값을 K21로 하고, 막(LA2)의 막 두께(WF3b)의 값을 K22로 한다. 공정(ST2)의 에칭에 있어서, 막(LA1)의 에칭률의 값을 R1로 하고, 막(LA2)의 에칭률의 값을 R2로 한다. 도 15에 도시된 구간(V22)의 종료 시점[웨이퍼(W)의 표면으로부터 막(LA2)이 전부 제거된 시점]에 있어서, 홀(HL2)의 내면에 형성된 막(LA2)의 막 두께의 값과, 홀(HL1)의 내면에 형성된 막(LA2)의 막 두께의 값의 차는, K21-(K11-(R1/R2)×(K22-K12))가 된다. 따라서, LCDU(local CD Uniformity)의 개선량은, (K21-K11)+(R1/R2)×(K22-K12)가 된다. R1>R2이기 때문에, R1/R2>1이 되고, 따라서, 상기 개선량은, 홀(HL2)에 있어서의 막(LA1)의 막 두께(WF2b)와 홀(HL1)에 있어서의 막(LA1)의 막 두께(WF2a)의 차(K21-K11)와, 홀(HL2)에 있어서의 막(LA2)의 막 두께(WF3b)와 홀(HL1)에 있어서의 막(LA2)의 막 두께(WF3a)의 차(K22-K12)를 단순히 더한 값보다 큰 값이 되어, 홀 폭의 변동의 저감에 대한 효과적인 개선이 예상된다.
또한, 도 15에 도시된 차(H1b)의 값[막(LA)의 형성 전에 있어서의 홀(HL2)의 홀 폭(WW1b)의 값으로부터 막(LA)의 형성 전에 있어서의 홀(HL1)의 홀 폭(WW1a)의 값을 뺀 값]을 Δ라고 하면, 도 15에 도시된 차(H3b)의 값은, Δ-2×(K21-K11)-2×(R1/R2)×(K22-K12)가 된다. 따라서, 시퀀스(SQ1)의 실행 후에 있어서의 홀(HL1)과 홀(HL2) 사이의 홀 폭의 차는, 시퀀스(SQ1)의 실행 전에 있어서의 홀(HL1)과 홀(HL2) 사이의 홀 폭의 차(Δ)보다, 2×(K21-K11)+2×(R1/R2)×(K22-K12)의 차(Δ1)만큼 저감된다. Δ1은, R1=R2인 경우, 즉, 막(LA)이 1층만인 경우의 값, 2×(K21-K11)+2×(K22-K12)보다 크기 때문에, 본 변형예[막(LA)이 막(LA1), 막(LA2)의 2층을 구비하는 경우]에 따른 공정(ST1)을 이용하면, 시퀀스(SQ1)의 실행에 의한 홀 폭의 변동의 저감은, 보다 효과적으로 실현될 수 있다.
한편, 2층을 갖는 막(LA)을 형성하는 공정[공정(ST1)의 변형예]으로서, 도 12에 도시된 바와 같은 산소의 첨가량이 서로 상이한 2층[막(LA1), 막(LA2)]을 갖는 막(LA)을 형성하는 공정을 예시하였으나, 이것에 한하지 않고, 예컨대, 실리콘 함유막, 붕소 함유막, 금속막, 카본막 등 중 2개 이상의 막을 조합하여, 막(LA1), 막(LA2)을 갖는 막(LA)과 동일한 효과를 얻도록 할 수도 있다.
또한, 공정(ST1a)에서는, 막(LA1)의 형성에 플라즈마 CVD법을 이용하였으나, 이것에 한하지 않고, ALD(Atomic Layer Deposition)법과 동일한 방법에 의해 막(LA1)을 웨이퍼(W)의 표면(특히 홀의 내면)에 컨포멀하게 형성하는 것도 가능하다. 공정(ST1a)에 있어서 ALD법과 동일한 방법에 의해 막(LA1)을 형성하는 방법을, 도 16 및 도 17을 참조하여 설명한다. 도 16은 도 13에 도시된 성막 공정 중 공정(ST1a)의 다른 일례를 도시한 흐름도이다. 도 17은 (a)부, (b)부, (c)부를 구비하고, 도 16에 도시된 공정에 있어서의 막(LA1)의 형성의 원리를 도시한 도면이다.
공정(ST1a)은, 시퀀스(SQ3)(제3 시퀀스), 공정(ST1ae)을 구비한다. 시퀀스(SQ3) 및 공정(ST1ae)의 일련의 공정은, 처리 용기(192) 내에 반입된 웨이퍼(W)의 표면[마스크(MK)의 표면(MK1), 및 마스크(MK)의 홀의 내면]에 막[막(LA1)]을 형성한다. 시퀀스(SQ3)는, 공정(ST1aa)(제9 공정), 공정(ST1ab)(제10 공정), 공정(ST1ac)(제11 공정), 공정(ST1ad)(제12 공정)을 구비한다. 공정(ST1aa)에서는, 처리 용기(192) 내에 처리 가스(G7)(제3 가스)를 공급한다. 구체적으로는, 공정(ST1aa)에서는, 도 17의 (a)부에 도시된 바와 같이, 처리 용기(192) 내에, 실리콘을 함유하는 처리 가스(G7)를 도입한다.
처리 가스(G7)는, 유기 함유된 아미노실란계 가스를 포함한다. 처리 가스(G7)는, 아미노실란계 가스로서, 아미노기의 수가 비교적 적은 분자 구조의 것이 이용될 수 있고, 예컨대 모노아미노실란[H3-Si-R(R은 유기를 포함하고 있고 치환되어 있어도 좋은 아미노기)]이 이용될 수 있다. 또한, 처리 가스(G7)로서 이용되는 상기한 아미노실란계 가스는, 1개∼3개의 규소 원자를 가질 수 있는 아미노실란을 포함할 수 있고, 또는, 1개∼3개의 아미노기를 갖는 아미노실란을 포함할 수 있다. 1개∼3개의 규소 원자를 갖는 아미노실란은, 1개∼3개의 아미노기를 갖는 모노실란(모노아미노실란), 1개∼3개의 아미노기를 갖는 디실란, 또는, 1개∼3개의 아미노기를 갖는 트리실란일 수 있다. 또한, 상기한 아미노실란은, 치환되어 있어도 좋은 아미노기를 가질 수 있다. 또한, 상기한 아미노기는, 메틸기, 에틸기, 프로필기, 및 부틸기 중 어느 하나에 의해 치환될 수 있다. 또한, 상기한 메틸기, 에틸기, 프로필기, 또는, 부틸기는, 할로겐에 의해 치환될 수 있다. 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 유기 함유된 아미노실란계 가스의 처리 가스(G7)를 처리 용기(192) 내에 공급한다. 공정(ST1aa)에 있어서의 처리 시간은, ALD법의 자기 제어 영역에 이르는 시간 이상의 시간이다.
처리 가스(G7)의 분자는, 도 17의 (b)부에 도시된 바와 같이, 반응 전구체[층(Ly1)]로서 웨이퍼(W)의 표면[마스크(MK)의 표면(MK1), 및 마스크(MK)의 홀의 내면]에 부착된다. 공정(ST1aa)에서는, 처리 가스(G7)의 플라즈마를 생성하지 않는다. 처리 가스(G7)의 분자는, 화학 결합에 기초하는 화학 흡착에 의해 웨이퍼(W)의 표면에 부착되는 것이며, 플라즈마는 이용되지 않는다. 한편, 처리 가스(G7)로서는, 화학 결합에 의해 웨이퍼(W)의 표면에 부착 가능하고 또한 실리콘을 함유하는 것이면 이용될 수 있다.
한편, 예컨대 처리 가스(G7)에 모노아미노실란이 선택되는 경우, 모노아미노실란이 선택되는 이유로서는, 모노아미노실란이 비교적 높은 전기 음성도를 갖고 또한 극성을 갖는 분자 구조를 가짐으로써 화학 흡착이 비교적 용이하게 행해질 수 있다고 하는 것에 더욱 기인한다. 처리 가스(G7)의 분자가 웨이퍼(W)의 표면에 부착됨으로써 형성되는 반응 전구체의 층(Ly1)은, 상기 부착이 화학 흡착이기 때문에 단분자층(단층)에 가까운 상태가 된다. 모노아미노실란의 아미노기(R)가 작을수록, 웨이퍼(W)의 표면에 흡착되는 분자의 분자 구조도 작아지기 때문에, 분자의 크기에 기인하는 입체 장해가 저감되고, 따라서, 처리 가스(G7)의 분자가 웨이퍼(W)의 표면에 균일하게 흡착할 수 있어, 층(Ly1)은 웨이퍼(W)의 표면에 대해 균일한 막 두께로 형성될 수 있다.
이상과 같이, 처리 가스(G7)가 유기를 포함한 아미노실란계 가스를 포함하기 때문에, 공정(ST1aa)에 의해, 실리콘의 반응 전구체[층(Ly1)]가 웨이퍼(W)의 표면의 원자층을 따라 형성된다.
공정(ST1aa)에 이어지는 공정(ST1ab)은, 처리 용기(192) 내의 처리 공간(Sp)을 퍼지한다. 구체적으로는, 공정(ST1aa)에 있어서 공급된 처리 가스(G7)가 배기된다. 공정(ST1ab)에서는, 퍼지 가스로서 질소 가스 또는 희가스(예컨대 Ar 등)와 같은 불활성 가스를 처리 용기(192) 내에 공급해도 좋다. 즉, 공정(ST1ab)의 퍼지는, 불활성 가스를 처리 용기(192) 내에 흘리는 가스 퍼지, 또는 진공화에 의한 퍼지의 어느 것이어도 좋다. 공정(ST1ab)에서는, 웨이퍼(W)의 표면 상에 과잉으로 부착된 분자도 제거될 수 있다. 이상에 의해, 반응 전구체의 층(Ly1)은, 웨이퍼(W)의 표면에 형성된 매우 얇은 분자층이 된다.
공정(ST1ab)에 이어지는 공정(ST1ac)에서는, 도 17의 (b)부에 도시된 바와 같이, 처리 용기(192)의 처리 공간(Sp) 내에 처리 가스(G8)(제4 가스)의 플라즈마(P1)를 생성한다. 처리 가스(G8)는, 산소 원자를 함유하는 가스를 포함하고, 예컨대 산소 가스를 포함할 수 있다. 가스 공급원(122)의 복수의 가스 소스 중 선택한 가스 소스로부터 산소 원자를 함유하는 가스를 포함하는 처리 가스(G8)를 처리 용기(192) 내에 공급한다. 그리고, 고주파 전원(150A) 및 고주파 전원(150B)으로부터 고주파 전력을 공급한다. 배기 장치(50)를 동작시킴으로써 처리 용기(192) 내의 처리 공간(Sp)의 압력을 미리 설정된 압력으로 설정한다. 이와 같이 하여, 처리 가스(G8)의 플라즈마(P1)가 처리 공간(Sp) 내에 있어서 생성된다.
도 17의 (b)부에 도시된 바와 같이, 처리 가스(G8)의 플라즈마(P1)가 생성되면, 산소의 활성종, 예컨대, 산소 라디칼이 생성되고, 도 17의 (c)부에 도시된 바와 같이, 실리콘 산화막인 층(Ly2)[도 12에 도시된 막(LA1)에 포함되는 층]이 매우 얇은 분자층으로서 형성된다.
이상과 같이, 처리 가스(G8)가 산소 원자를 포함하기 때문에, 공정(ST1ac)에 있어서, 상기 산소 원자가 웨이퍼(W)의 표면에 형성되는 실리콘의 반응 전구체[층(Ly1)]와 결합함으로써, 웨이퍼(W)의 표면에 산화실리콘막의 층(Ly2)이 형성될 수 있다. 따라서, 시퀀스(SQ3)에 있어서는, ALD법과 동일한 방법에 의해, 실리콘 산화막의 층(Ly2)을 웨이퍼(W)의 표면에 형성할 수 있다.
공정(ST1ac)에 이어지는 공정(ST1ad)에서는, 처리 용기(192) 내의 처리 공간(Sp)을 퍼지한다. 구체적으로는, 공정(ST1ac)에 있어서 공급된 처리 가스(G8)가 배기된다. 공정(ST1ad)에서는, 퍼지 가스로서 질소 가스 또는 희가스(예컨대 Ar 등)와 같은 불활성 가스를 처리 용기(192) 내에 공급해도 좋다. 즉, 공정(ST1ad)의 퍼지는, 불활성 가스를 처리 용기(192) 내에 흘리는 가스 퍼지, 또는 진공화에 의한 퍼지의 어느 것이어도 좋다.
시퀀스(SQ3)에 이어지는 공정(ST1ae)에서는, 시퀀스(SQ3)의 반복 횟수가, 미리 설정된 횟수에 도달했는지의 여부를 판정하고, 상기 횟수에 도달하고 있지 않다고 판정한 경우[공정(ST1ae): NO], 시퀀스(SQ3)를 다시 실행하고, 상기 횟수에 도달했다고 판정한 경우[공정(ST1ae): YES], 공정(ST1b)으로 이행한다. 즉, 공정(ST1ae)에서는, 시퀀스(SQ3)의 반복 횟수가 미리 설정된 횟수에 도달할 때까지, 시퀀스(SQ3)의 실행을 반복해서 행하여, 웨이퍼(W)의 표면에 대해 막(LA1)을 형성한다. 공정(ST1ae)에 의해 제어되는 시퀀스(SQ3)의 반복 횟수는, 웨이퍼(W)의 표면에 형성된 복수의 홀 중 가장 홀 폭이 작은 홀이, 시퀀스(SQ3) 등에 의해 형성되는 막(LA1)[나아가서는 공정(ST1b)에 의해 형성되는 막(LA2)]에 의해 폐색되지 않고(적어도 홀의 개구가 폐색되지 않고), 미리 설정된 기준 폭보다 큰 홀 폭을 갖도록 설정된다.
이와 같이, 공정(ST1a)에 있어서 ALD법과 동일한 방법에 의해 막(LA1)을 컨포멀하게 형성하는 경우, 먼저 아미노실란계 가스를 이용하여, 웨이퍼(W)의 표면(특히 홀의 내면)에, 실리콘을 함유하는 반응 전구체[층(Ly1)]를 플라즈마를 이용하지 않고 형성하는 공정(ST1aa)과, 산소 원자를 포함하는 가스의 플라즈마를 이용하여, 상기 반응 전구체에 산소 원자를 결합시켜, 실리콘 산화물을 함유하는 박막[층(Ly2)]을 형성하는 공정(ST1ac)을 구비하는 시퀀스(SQ3)를 반복해서 실행함으로써, 웨이퍼(W)의 표면(특히 홀의 내면)에 막(LA1)을 컨포멀하게 형성한다.
이상 설명한 바와 같이, 일 실시형태에 따른 방법(MT)에서는, 공정(ST1)은 플라즈마 CVD법을 이용한 성막 처리를 포함하기 때문에, 홀 폭이 비교적 좁은 홀(HL1)에 대해서는 비교적 얇은 막 두께의 막(LA)이 형성되고, 홀 폭이 비교적 넓은 홀(HL2)에 대해서는 비교적 두꺼운 막 두께의 막(LA)이 형성된다. 따라서, 복수의 홀에 있어서 홀 폭에 변동이 발생하고 있어도, 상기 변동은 공정(ST1)의 성막 처리에 의해 저감될 수 있다. 또한, 공정(ST2)에서는 공정(ST1)에 의해 형성된 막(LA)을 등방적으로 에칭하기 때문에, 공정(ST1)에 의해 형성된 막(LA)에 의해 홀 폭의 변동이 저감된 상태를 유지하면서 홀 폭의 조절이 가능해진다.
또한, 시퀀스(SQ1)가 반복해서 실행되기 때문에, 비교적 얇은 막 두께의 막[막(LA)에 포함되는 막]을 공정(ST1)에 있어서 형성하고, 시퀀스(SQ1)를 반복해서 실행함으로써 최종적으로 소망으로 하는 막 두께의 막(LA)을 형성할 수 있다. 이에 의해, 홀 폭이 비교적 좁은 홀(HL1)에 있어서, 공정(ST1)에 의해 형성되는 막에 의해 홀(HL1)의 개구가 폐색되는 사태가 충분히 회피될 수 있다.
도 7에 도시된 공정(ST2)과 같이, ALE법과 동일한 방법에 의해, 공정(ST1)에 의해 형성된 막(LA)의 표면이 등방적으로 개질되어 막의 표면에 혼합층(MX)이 등방적으로 형성된 후에 혼합층(MX)이 전부 제거되기 때문에, 공정(ST2)에 있어서 실행되는 에칭에 의해 공정(ST1)에 있어서 형성된 막(LA)이 등방적으로 균일하게 제거될 수 있다.
또한, 비교적 홀 폭이 좁아 공정(ST1)에서 비교적 막 두께가 얇은 막이 형성된 홀(HL1)에 있어서 막(LA2)이 공정(ST2)에서 제거되어도, 이 시점에 있어서, 비교적 홀 폭이 넓어 공정(ST1)에서 비교적 막 두께가 두꺼운 막이 형성된 홀(HL2)에서는 막(LA2)의 일부가 잔존할 수 있다. 이러한 상태로부터, 공정(ST2)에 있어서의 에칭이 더욱 계속해서 행해지는 경우, 막(LA1)의 에칭 내성이 막(LA2)의 에칭 내성보다 낮기 때문에, 홀(HL1) 쪽이 홀(HL2)보다 빠르게 에칭이 진행된다. 따라서, 비교적 에칭 내성이 낮은 막(LA1)과 비교적 에칭 내성이 높은 막(LA2)을 이용함으로써, 홀(HL1)과 홀(HL2) 사이의 홀 폭의 변동이 보다 효과적으로 저감될 수 있다.
도 16에 도시된 공정(ST1a)과 같이, ALD법과 동일한 방법에 의해 막(LA1)이 형성되기 때문에, 막 두께가 비교적 얇은 막(LA1)이 공정(ST1a)에 있어서 컨포멀하게 형성될 수 있다. 이 때문에, 막(LA2)이 플라즈마 CVD법에 의해 형성되어도, 막(LA1)과 막(LA2)을 구비하는 막(LA)의 막 두께 전체가 효과적으로 제어될 수 있다.
이상의 실시형태에 있어서, 막(LA1), 막(LA2)이 실리콘 함유막인 것을 설명하였지만, 그에 한정되지 않는다. 막(LA1), 막(LA2)은 실리콘 함유막 이외의 막이며, 홀의 내면에 대해 플라즈마 CVD를 이용하여 성막가능하고, 등방적으로 에칭하는 것이 가능하며, 또한 공정(ST2)에서 실행되는 에칭에 대한 에칭 내성은 막(LA1)의 에칭 내성이 막(LA2)의 에칭 내성보다 낮은 것이 좋다. 예를 들어, 막(LA1), 막(LA2)은 각각 실리콘 함유막, 붕소 함유막, 금속막 및 카본 함유막 중 어느 하나인 것이 좋다.
이상, 적합한 실시형태에 있어서 본 발명의 원리를 도시하여 설명해 왔으나, 본 발명은 그러한 원리로부터 일탈하지 않고 배치 및 상세에 있어서 변경될 수 있는 것은, 당업자에 의해 인식된다. 본 발명은 본 실시형태에 개시된 특정한 구성에 한정되는 것이 아니다. 따라서, 특허청구의 범위 및 그 정신의 범위로부터 오는 모든 수정 및 변경에 권리를 청구한다.
10: 플라즈마 처리 장치 120: 가스 공급부
121: 가스 도입구 122: 가스 공급원
123: 가스 공급 배관 124: 매스 플로우 컨트롤러
126: 개폐 밸브 12e: 배기구
134: 웨이퍼 반입 반출구 136: 게이트 밸브
14: 지지부 140: 고주파 안테나
142A: 내측 안테나 소자 142B: 외측 안테나 소자
144: 협지체 150A: 고주파 전원
150B: 고주파 전원 160: 실드 부재
162A: 내측 실드벽 162B: 외측 실드벽
164A: 내측 실드판 164B: 외측 실드판
168A: 액추에이터 168B: 액추에이터
18a: 제1 플레이트 18b: 제2 플레이트
192: 처리 용기 194: 판형 유전체
22: 직류 전원 23: 스위치
24: 냉매 유로 26a: 배관
26b: 배관 28: 가스 공급 라인
46: 디포지션 실드 48: 배기 플레이트
50: 배기 장치 52: 배기관
64: 고주파 전원 68: 정합기
Cnt: 제어부 EL: 피처리층
EL1: 표면 ESC: 정전 척
FR: 포커스 링 HP: 히터 전원
HT: 온도 조절부 LA: 막
LA1: 막 LA2: 막
LE: 하부 전극 Ly1: 층
Ly2: 층 MK: 마스크
MK1: 표면 MT: 방법
MX: 혼합층 P1: 플라즈마
PD: 배치대 Sp: 처리 공간
HL1: 홀 HL2: 홀
W: 웨이퍼 WF1a: 막 두께
WF1b: 막 두께 WF2a: 막 두께
WF2b: 막 두께 WF3a: 막 두께
WF3b: 막 두께 WW1a: 홀 폭
WW1b: 홀 폭

Claims (13)

  1. 피처리체를 처리하는 방법으로서, 상기 피처리체에는 복수의 홀이 상기 피처리체의 표면에 형성되어 있고, 상기 방법은,
    상기 홀의 내면에 대해 막을 성막(成膜)하는 제1 공정과,
    상기 막을 등방적으로 에칭하는 제2 공정
    을 포함하는 제1 시퀀스를 포함하고,
    상기 제1 공정은, 플라즈마 CVD법을 이용한 성막 처리를 포함하며,
    상기 막은, 실리콘을 함유하는 것인 피처리체를 처리하는 방법.
  2. 제1항에 있어서, 상기 제1 시퀀스는, 반복해서 실행되는 것인 피처리체를 처리하는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2 공정은,
    상기 피처리체가 수용된 플라즈마 처리 장치의 처리 용기 내에 제1 가스의 플라즈마를 생성하고 상기 제1 가스의 플라즈마에 포함되는 이온을 포함하는 혼합층을 상기 홀의 상기 내면의 원자층에 등방적으로 형성하는 제3 공정과,
    상기 제3 공정의 실행 후에, 상기 처리 용기 내의 공간을 퍼지하는 제4 공정과,
    상기 제4 공정의 실행 후에, 상기 처리 용기 내에 있어서 제2 가스의 플라즈마를 생성하고, 상기 제2 가스의 플라즈마에 포함되는 라디칼에 의해 상기 혼합층을 제거하는 제5 공정과,
    상기 제5 공정의 실행 후에, 상기 처리 용기 내의 공간을 퍼지하는 제6 공정
    을 포함하는 제2 시퀀스를 반복해서 실행하여 상기 막을 원자층마다 제거함으로써 상기 막을 등방적으로 에칭하고,
    상기 제1 가스는, 질소를 포함하고,
    상기 제2 가스는, 불소를 포함하며,
    상기 제5 공정에 있어서 생성되는 상기 제2 가스의 플라즈마는, 실리콘의 질화물을 포함하는 상기 혼합층을 제거하는 상기 라디칼을 포함하는 것인 피처리체를 처리하는 방법.
  4. 제3항에 있어서, 상기 제2 가스는, NF3 가스 및 O2 가스를 포함하는 혼합 가스인 것인 피처리체를 처리하는 방법.
  5. 제3항에 있어서, 상기 제2 가스는, NF3 가스, O2 가스, H2 가스 및 Ar 가스를 포함하는 혼합 가스인 것인 피처리체를 처리하는 방법.
  6. 제3항에 있어서, 상기 제2 가스는, CH3F 가스, O2 가스 및 Ar 가스를 포함하는 혼합 가스인 것인 피처리체를 처리하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 막은, 제1 막 및 제2 막을 구비하고,
    상기 제1 공정은,
    상기 홀의 내면에 상기 제1 막을 성막하는 제7 공정과,
    상기 제1 막 상에 상기 제2 막을 성막하는 제8 공정
    을 포함하며,
    상기 제2 공정에 있어서 실행되는 에칭에 대한 에칭 내성은, 상기 제1 막 쪽이 상기 제2 막보다 낮은 것인 피처리체를 처리하는 방법.
  8. 제7항에 있어서, 상기 제7 공정은,
    상기 피처리체가 수용된 플라즈마 처리 장치의 처리 용기 내에 제3 가스를 공급하는 제9 공정과,
    상기 제9 공정의 실행 후에, 상기 처리 용기 내의 공간을 퍼지하는 제10 공정과,
    상기 제10 공정의 실행 후에, 상기 처리 용기 내에서 제4 가스의 플라즈마를 생성하는 제11 공정과,
    상기 제11 공정의 실행 후에, 상기 처리 용기 내의 공간을 퍼지하는 제12 공정
    을 포함하는 제3 시퀀스를 반복해서 실행함으로써 상기 제1 막을 성막하고,
    상기 제8 공정은, 플라즈마 CVD를 이용하여 상기 제2 막을 성막하며,
    상기 제3 가스는, 아미노실란계 가스를 포함하고,
    상기 제4 가스는, 산소 원자를 함유하는 가스를 포함하며,
    상기 제9 공정은, 상기 제3 가스의 플라즈마를 생성하지 않는 것인 피처리체를 처리하는 방법.
  9. 제8항에 있어서, 상기 제3 가스는, 모노아미노실란을 포함하는 것인 피처리체를 처리하는 방법.
  10. 제8항에 있어서, 상기 제3 가스의 아미노실란계 가스는, 1개∼3개의 규소 원자를 갖는 아미노실란을 포함하는 것인 피처리체를 처리하는 방법.
  11. 제8항 또는 제10항에 있어서, 상기 제3 가스의 아미노실란계 가스는, 1개∼3개의 아미노기를 갖는 아미노실란을 포함하는 것인 피처리체를 처리하는 방법.
  12. 피처리체를 처리하는 방법으로서, 상기 피처리체에는 복수의 홀이 상기 피처리체의 표면에 형성되어 있고, 상기 방법은,
    상기 홀의 내면에 대해 막을 플라즈마 CVD법을 이용하여 성막하는 제1 공정과,
    상기 막을 등방적으로 에칭하는 제2 공정
    을 포함하는 제1 시퀀스를 포함하고,
    상기 막은 제 1 막 및 상기 제 1 막 상의 제 2 막을 포함하며,
    상기 제 2 공정에서 실행되는 에칭에 대한 에칭 내성은 상기 제 1 막의 에칭 내성이 상기 제 2 막의 에칭 내성보다 낮은 것인 피처리체를 처리하는 방법.
  13. 제12항에 있어서, 상기 제 1 막 및 상기 제 2 막은 각각 실리콘 함유막, 붕소 함유막, 금속막, 및 카본 함유막 중 어느 하나인 것인 피처리체를 처리하는 방법.
KR1020180098612A 2017-08-25 2018-08-23 피처리체를 처리하는 방법 KR20190022389A (ko)

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