KR20180134178A

KR20180134178A - 외부 루프백 테스트를 수행하는 직렬 통신 인터페이스 회로 및 이를 포함하는 전자 장치

Info

Publication number: KR20180134178A
Application number: KR1020170071728A
Authority: KR
Inventors: 김성하; 전정훈
Original assignee: 삼성전자주식회사; 성균관대학교산학협력단
Priority date: 2017-06-08
Filing date: 2017-06-08
Publication date: 2018-12-18
Also published as: CN109032856A; CN109032856B; US10567124B2; US20180359060A1; KR102264159B1

Abstract

본 개시의 예시적 실시예에 따른 직렬 통신 인터페이스 회로는, 제1 병렬 데이터를 제1 직렬 데이터로 변환하고, 제1 직렬 데이터를 출력 포트를 통해서 송신하는 송신기, 입력 포트를 통해서 제2 직렬 데이터를 수신하고, 제2 직렬 데이터를 제2 병렬 데이터로 변환하는 수신기, 적어도 하나의 테스트 제어 신호를 생성하는 테스트 컨트롤러 및 테스트 모드에서, 출력 포트 및 입력 포트 사이에서 적어도 하나의 테스트 제어 신호에 기초하여 채널 모델을 포함하는 외부 루프백 경로를 형성하는 내장형 외부 루프백 회로를 포함할 수 있다.

Description

외부 루프백 테스트를 수행하는 직렬 통신 인터페이스 회로 및 이를 포함하는 전자 장치{SERIAL COMMUNICATION INTERFACE CIRCUIT PERFORMING EXTERNAL LOOPBACK TEST AND ELECTRICAL DEVICE INCLUDING THE SAME}

본 개시의 기술적 사상은 직렬 통신 인터페이스에 관한 것으로서, 자세하게는 직렬 통신 인터페이스 회로를 테스트하기 위한 장치 및 방법에 관한 것이다.

데이터 송수신 기능을 갖는 장치의 직렬 통신 인터페이스를 위한 회로의 테스트는, 아날로그 신호 경로를 거치지 않는 내부 루프백 테스트(Internal Loopback Test) 및 아날로그 신호 경로를 거치는 외부 루프백 테스트(External Loopback Test)를 포함할 수 있다. 직렬 통신 인터페이스의 통신 속도가 상승함에 따라, 직렬 통신 인터페이스의 테스트가 직렬 통신 인터페이스의 최고 통신 속도(Maximum Speed)까지 커버(Cover)하지 못할 수 있다.

본 개시의 기술적 사상은 직렬 통신 인터페이스에서, 고속 직렬 통신 인터페이스 회로를 향상된 커버리지(coverage)로 테스트하기 위한 장치 및 방법을 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 직렬 통신 인터페이스 회로는, 제1 병렬 데이터를 제1 직렬 데이터로 변환하고, 제1 직렬 데이터를 출력 포트를 통해서 송신하는 송신기, 입력 포트를 통해서 제2 직렬 데이터를 수신하고, 제2 직렬 데이터를 제2 병렬 데이터로 변환하는 수신기, 적어도 하나의 테스트 제어 신호를 생성하는 테스트 컨트롤러, 및 테스트 모드에서, 출력 포트 및 입력 포트 사이에서 적어도 하나의 테스트 제어 신호에 기초하여 채널 모델을 포함하는 외부 루프백 경로를 형성하는 내장형 외부 루프백 회로를 포함할 수 있다.

본 개시의 기술적 사상의 일측면에 따른 전자 장치는, 적어도 하나의 직렬 통신 인터페이스 회로 및 적어도 하나의 직렬 통신 인터페이스 회로의 직렬 통신 요건에 따라 적어도 하나의 직렬 통신 인터페이스 회로를 테스트하기 위해 적어도 하나의 직렬 통신 인터페이스 회로에 테스트 설정 신호를 제공하는 컨트롤러를 포함할 수 있고, 적어도 하나의 직렬 통신 인터페이스 회로는, 제1 직렬 데이터를 출력하는 출력 포트, 제2 직렬 데이터를 수신하는 입력 포트, 테스트 설정 신호에 응답하여 적어도 하나의 테스트 제어 신호를 생성하는 테스트 컨트롤러, 및 테스트 모드에서, 출력 포트 및 입력 포트 사이에서 적어도 하나의 테스트 제어 신호에 기초하여 채널 모델을 포함하는 외부 루프백 경로를 형성하는 내장형 외부 루프백 회로를 포함할 수 있다.

본 개시의 기술적 사상의 일측면에 따른 직렬 통신 인터페이스 회로는, 직렬 통신 인터페이스 회로의 테스트 모드에서 적어도 하나의 테스트 제어 신호를 출력하는 디지털 회로 영역 및 제1 직렬 데이터를 송신하는 출력 포트, 제2 직렬 데이터를 수신하는 입력 포트 및 출력 포트와 입력 포트 사이에 연결되는 내장형 외부 루프백 회로를 포함하는 아날로그 회로 영역을 포함할 수 있고, 내장형 외부 루프백 회로는 테스트 모드에서 제1 직렬 데이터를 수신하고, 적어도 하나의 테스트 제어 신호에 기초하여 제1 직렬 데이터의 신호를 감쇠한 신호를 제2 직렬 데이터로서 출력할 수 있다.

본 개시의 예시적 실시예에 따른 직렬 통신 인터페이스 회로 및 이를 포함하는 장치에 의하면, 앳 스피드(At-Speed)로 외부 루프백 테스트(External Loopback Test)가 수행될 수 있다.

또한, 본 개시의 예시적 실시예에 따른 직렬 통신 인터페이스 회로 및 이를 포함하는 장치에 의하면, 직렬 통신 인터페이스의 어플리케이션이 요구하는 요건에 따라 적응적으로 직렬 통신 인터페이스를 테스트할 수 있다.

또한, 본 개시의 예시적 실시예에 따른 직렬 통신 인터페이스 회로 및 이를 포함하는 장치에 의하면, 다양한 테스트 수준에 따라 직렬 통신 인터페이스가 테스트될 수 있고, 직렬 통신 인터페이스를 포함하는 장치의 활용도가 상승할 수 있다.

도 1은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로를 나타내고, 도 2는 비교예로서 직렬 통신 인터페이스 회로를 테스트 장치를 통해 외부 루프백 테스트하기 위한 블록도이다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 내장형 외부 루프백 회로의 예시적인 블록도를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따라 도 1의 직렬 통신 인터페이스 회로가 테스트 모드에서 외부 루프백 테스트를 수행하는 동작을 나타내는 순서도이다.
도 5는 본 개시의 다른 예시적 실시예에 따라 차동 출력 포트와 차동 입력
포트를 갖는 직렬 통신 인터페이스 회로를 나타낸다.
도 6은 본 개시의 예시적 실시예에 따라 도 5의 내장형 외부 루프백 회로의 예시적인 블록도를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따라 도 6의 내장형 외부 루프백 회로가 테스트 제어 신호에 의해 제어되는 구체적인 동작을 나타낸다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 송신기로부터 제1 차동 신호로 출력되는 제1 직렬 데이터가 도 7의 내장형 외부 루프백 회로를 거쳐 수신기에 제2 차동 신호로 입력되는 제2 직렬 데이터로 변환되는 과정을 나타낸다.
도 9a 및 9b는 본 개시의 예시적 실시예에 따라 도 6 및 도 7의 제1 격리 스위치와 제2 격리 스위치의 구조를 각각 나타낸다.
도 10a 내지 10b는 본 개시의 예시적 실시예에 따라 도 7의 채널 모델 회로의 예시적인 구조들을 나타낸다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따라 도 7의 채널 모델 회로의 예시적인 구조들을 나타낸다.
도 12는 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로를 나타낸다.
도 13은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로를 나타낸다.
도 14는 본 개시의 실시예에 따라 도 13의 아날로그 블록의 예시적인 블록도를 나타낸다.
도 15a 및 15b는 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로를 포함하는 전자 장치를 나타낸다.
도 16은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로를 포함하는 전자 장치를 나타낸다.
도 17은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로를 포함하는 시스템을 예시적으로 보여주는 블록도이다.

도 1은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스(Serial Communication Interface) 회로(10)를 나타내고, 도 2는 비교예로서 직렬 통신 인터페이스 회로(10’)를 테스트 장치(500)를 통해 외부 루프백 테스트(External Loopback Test)하기 위한 블록도이다. 직렬 통신 인터페이스는 데이터를 일련의 비트스트림으로 송수신하는 인터페이스로서, 고속으로 데이터를 송수신하는 고속 직렬 인터페이스(High Speed Serial Interface; HSSI)일 수 있고, 예를 들면, PCIe(PCI Express), SATA(Serial ATA), UFS(Universal Flash Storage) 등 일 수 있다.

도 1을 참조하면, 직렬 통신 인터페이스 회로(10)는 송신기(200), 수신기(400), 내장형 외부 루프백 회로(Embedded External Loopback Circuit; 600) 및 테스트 컨트롤러(800)를 포함할 수 있다. 직렬 통신 인터페이스 회로(10)는 디지털 블록(20)을 포함할 수 있으며, 디지털 블록(20)이 테스트 컨트롤러(800)를 포함할 수 있다. 디지털 블록(20)은 병렬 데이터 형식의 제1 병렬 데이터(P_DAT1)를 송신기(200)로 송신할 수 있고, 수신기(400)로부터 병렬 데이터 형식의 제2 병렬 데이터(P_DAT2)를 수신할 수 있다.

송신기(200)는 디지털 블록(20)으로부터 제1 병렬 데이터(P_DAT1)를 수신하여 직렬 데이터 형식의 제1 직렬 데이터(S_DAT1)로 변환할 수 있고, 제1 직렬 데이터(S_DAT1)를 출력 포트(TX_PORT)를 통해서 송신할 수 있다. 수신기(400)는 입력 포트(RX_PORT)를 통해서 직렬 데이터 형식의 제2 직렬 데이터(S_DAT2)를 수신할 수 있고, 제2 직렬 데이터(S_DAT2)를 제2 병렬 데이터(P_DAT2)로 변환할 수 있다.

직렬 통신 인터페이스 회로(10)는 노말 모드와 테스트 모드 등을 포함하는 다양한 모드들에서 동작할 수 있다. 노말 모드에서, 직렬 통신 인터페이스 회로(10)는 통상적인 직렬 통신 동작을 수행할 수 있으며, 노말 모드에서 제1 병렬 데이터(P_DAT1) 및 제1 직렬 데이터(S_DAT1)는 송신 노말 모드 데이터로 지칭될 수 있고, 제2 병렬 데이터(P_DAT2) 및 제2 직렬 데이터(S_DAT2)는 수신 노말 모드 데이터로 지칭될 수 있다. 테스트 모드는 직렬 통신 인터페이스 회로(10)를 테스트하기 위한 모드로서, 직렬 통신 인터페이스 회로(10)는 EDS(Electrical Die Sorting) 단계에서 테스트 모드로 설정될 수도 있고, 패키징이 완료된 이후에도 테스트 모드로 설정될 수 있다. 테스트 모드에서, 직렬 통신 인터페이스 회로(10)는 송신기(200)와 수신기(400)의 외부, 즉 아날로그 신호 경로를 포함하지 않는 내부 루프백 (Internal Loopback) 경로를 형성할 수도 있고, 송신기와 수신기의 외부, 즉 아날로그 신호 경로를 포함하는 외부 루프백(External Loopback) 경로를 형성할 수 있다.

도 2를 참조하면, 직렬 통신 인터페이스 회로(10’)의 출력 포트(TX_PORT’)를 통해 출력되는 신호는 직렬 통신 인터페이스 회로(10’)의 외부에 존재하는 테스트 장치(Test Device; 500)를 거쳐서 직렬 통신 인터페이스 회로(10’)의 입력 포트(RX_PORT’)로 입력될 수 있고, 이러한 경로를 통해 직렬 통신 인터페이스 회로(10’)에 대한 테스트가 수행될 수 있다.

도 2에 도시된 바와 같이, 직렬 통신 인터페이스 회로(10’)의 출력 포트(TX_PORT’)가 외부의 회로와 연결되는 핀 부분에는 핀 캐패시터(C_PIN)가 존재할 수 있다. 도 2에 도시되어 있지는 않지만, 직렬 통신 인터페이스 회로(10’)의 입력 포트(RX_PORT’)도 마찬가지로 외부의 회로와 연결되는 핀 부분에 핀 캐패시터가 존재할 수 있다. 이러한 핀 캐패시터(C_PIN)는 테스트 과정에서 전달되는 신호를 왜곡시킬 수 있고, 이로 인해 직렬 통신 인터페이스 회로(10’)에 대한 테스트를 앳 스피드(At-Speed)로 진행하는 것이 용이하지 아니할 수 있다. 결과적으로 테스트 커버리지가 낮은 문제가 발생할 수 있다.

도 1을 참조하면, 본 개시의 예시적 실시예에 따른 직렬 통신 인터페이스 회로(10)는 외부 루프백 경로를 형성하는 내장형 외부 루프백 회로(600)를 포함할 수 있다. 내장형 외부 루프백 회로(600)는 송신기(200)의 출력 포트(TX_PORT)와 수신기(400)의 입력 포트(RX_PORT) 사이에 존재하여 외부 루프백 경로를 형성할 수 있다. 내장형 외부 루프백 회로(600)는 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초하여 테스트 모드 또는 노말 모드로 설정될 수 있고, 테스트 모드에서 출력 포트(TX_PORT)와 입력 포트(RX_PORT) 사이에 전기적 신호의 경로를 형성할 수 있고, 노말 모드에서는 출력 포트(TX_PORT)와 입력 포트(RX_PORT) 사이에 전기적 신호의 경로를 차단할 수 있다. 또한 테스트 모드에서, 내장형 외부 루프백 회로(600)는 후술되는 바와 같이 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초하여 외부 루프백 경로에 다양한 채널 모델을 제공할 수 있다.

테스트 컨트롤러(800)는 테스트 모드에서 직렬 통신 인터페이스 회로(10)의 외부로부터 수신되는 테스트 설정 신호(TST_SETUP)에 응답하여 적어도 하나의 테스트 제어 신호(EL_CTRL)를 생성할 수 있고, 이를 내장형 외부 루프백 회로(600)에 전달할 수 있다. 테스트 설정 신호(TST_SETUP)는 직렬 통신 인터페이스 회로(10)에 요구되는 직렬 통신 요건(requirement)에 따라 적절한 테스트가 진행될 수 있도록 테스트 컨트롤러(800)를 제어할 수 있다. 테스트 컨트롤러(800)는 테스트 모드에서 테스트의 결과를 나타내는 최종 결과 신호(RESULT)를 직렬 통신 인터페이스 회로(10)의 외부로 출력할 수 있다.

상기 송신기(200), 수신기(400), 테스트 컨트롤러(800) 및 내장형 외부 루프백 회로(600)는 하나의 칩 상에 포함될 수 있다.

도 3은 본 개시의 예시적 실시예에 따라 도 1의 내장형 외부 루프백 회로(600)의 예시적인 블록도를 나타낸다. 도 1을 참조하여 전술된 바와 같이, 내장형 외부 루프백 회로(600)는 송신기의 출력 포트(TX_PORT)와 수신기의 입력 포트(RX_PORT) 사이에서, 송신기(200)의 제1 직렬 데이터(S_DAT1)를 입력 받아 제2 직렬 데이터(S_DAT2)를 출력할 수 있다.

도 3을 참조하면, 내장형 외부 루프백 회로(600)는 제1 격리 스위치 (620), 제2 격리 스위치 (640) 및 채널 모델 회로(660)를 포함할 수 있다. 내장형 외부 루프백 회로(600)에 입력되는 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초해 제1 격리 스위치(620), 제2 격리 스위치(640), 채널 모델 회로(660)가 제어될 수 있고, 이에 대한 자세한 내용은 도 7을 참조하여 후술될 것이다.

제1 격리 스위치(620)는 출력 포트(TX_PORT)에 연결될 수 있고 테스트 모드에서 턴-온 될 수 있다. 제2 격리 스위치(640)는 입력 포트(RX_PORT)에 연결될 수 있고 테스트 모드에서 턴-온 될 수 있다. 채널 모델 회로(660)는 테스트 모드에서 외부 루프백 경로의 채널 모델을 제공할 수 있다. 구체적으로는 채널 모델 회로(660)가 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초하여 복수의 채널 모델들 중 하나를 제공할 수 있는데, 이에 대한 자세한 내용은 도 10a 내지 도 11b를 참조하여 후술될 것이다.

도 4는 본 개시의 예시적 실시예에 따라 도 1의 직렬 통신 인터페이스 회로(10)가 테스트 모드에서 외부 루프백 테스트를 수행하는 동작을 나타내는 순서도이다. 도 4에 도시된 바와 같이, 외부 루프백 테스트를 수행하는 동작은, 제1 병렬 데이터(P_DAT1)를 생성하는 단계(S110), 예를 들어 디지털 블록(20)이 루프백 시험을 위한 제1 병렬 데이터(P_DAT1)를 생성하는 단계, 제1 병렬 데이터(P_DAT1)를 제1 직렬 데이터(S_DAT1)로 변환하는 단계(S120), 예를 들어 송신기(200)가 제1 병렬 데이터(P_DAT1)를 제1 직렬 데이터(S_DAT1)로 변환하는 단계, 내장형 외부 루프백 회로(600)를 셋업하는 단계(S130), 예를 들어 테스트 컨트롤러(800)가 테스트 제어 신호(EL_CTRL)를 기초로 내장형 외부 루프백 회로(600)를 셋업하는 단계, 제1 직렬 데이터(S_DAT1)가 제2 직렬 데이터(S_DAT2)로 변환되는 단계(S140), 예를 들어 내장형 외부 루프백 회로(600)를 거쳐 제1 직렬 데이터(S_DAT1)가 제2 직렬 데이터(S_DAT2)로 변환되는 단계, 제2 직렬 데이터(S_DAT2)를 제2 병렬 데이터(P_DAT2)로 변환하는 단계, 예를 들어 수신기(400)가 제1 직렬 데이터(S_DAT1)를 제2 병렬 데이터(P_DAT2)로 변환하는 단계, 및 제1 병렬 데이터(P_DAT1)와 제2 병렬 데이터(P_DAT2)를 비교하는 단계(S160), 예를 들어 디지털 블록(20)이 제1 병렬 데이터(P_DAT1)와 제2 병렬 데이터(P_DAT2)를 비교하는 단계를 포함할 수 있다.

도 4에 도시된 본 개시의 예시적 실시예에서, 내장형 외부 루프백 회로(600)를 셋업하는 단계(S130)는 경우에 따라 제1 병렬 데이터(P_DAT1)를 제1 직렬 데이터(S_DAT1)로 변환하는 단계(S120)보다 선행될 수도 있으며, 제1 병렬 데이터(P_DAT1)를 생성하는 단계(S110)보다도 선행될 수도 있다.

도 5는 본 개시의 다른 예시적 실시예에 따라 차동 출력 포트(TXP, TXN)와 차동 입력 포트(RXP, RXN)를 갖는 직렬 통신 인터페이스 회로(10)를 나타낸다.

직렬 통신 인터페이스 회로(10)는 도 1과 유사하게 송신기(200), 수신기(400), 내장형 외부 루프백 회로(600), 테스트 컨트롤러(800)를 포함할 수 있는 한편, 도 1과 상이하게 송신기(200)는 차동 신호를 출력할 수 있고, 수신기(400) 는 차동 신호를 수신할 수 있다. 즉, 송신기(200)가 송신하는 제1 직렬 데이터(S_DAT1)는 제1 차동 신호(DSIG1_P, DSIG1_N)로 송신되는 직렬 데이터일 수 있고, 수신기(400)가 수신하는 제2 직렬 데이터(S_DAT2)는 제2 차동 신호(DSIG2_P, DSIG2_N)로 수신되는 직렬 데이터일 수 있다. 이를 위해, 송신기(200)의 출력 포트(TX_PORT)는 차동 출력 포트(TXP, TXN)일 수 있고, 수신기(400)의 입력 포트(RX_PORT)는 차동 입력 포트(RXP, RXN)일 수 있다. 도 5에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.

송신기(200)의 차동 출력 포트(TXP, TXN)를 통해 출력되는 제1 차동 신호(DSIG1_P, DSIG1_N)는 서로 상보적인 신호일 수 있고, 수신기(400)의 차동 입력 포트(RXP, RXN)를 통해 입력되는 제2 차동 신호(DSIG2_P, DSIG2_N)는 서로 상보적인 신호일 수 있다.

도 6은 본 개시의 예시적 실시예에 따라 도 5의 내장형 외부 루프백 회로(600)의 예시적인 블록도를 나타낸다. 내장형 외부 루프백 회로(600)는 도 3과 유사하게 제1 격리 스위치(620), 제2 격리 스위치(640) 및 채널 모델 회로(660)를 포함할 수 있는 한편, 도 3과 상이하게 송신기(200)가 송신하는 제1 직렬 데이터(S_DAT1)는 제1 차동 신호(DSIG1_P, DSIG1_N)로 출력되는 직렬 데이터일 수 있고, 수신기(400)가 수신하는 제2 직렬 데이터(S_DAT2)는 제2 차동 신호(DSIG2_P, DSIG2_N)로 수신되는 직렬 데이터일 수 있다. 이를 위해, 송신기(200)의 출력 포트(TX_PORT)는 차동 출력 포트(TXP, TXN)일 수 있고, 수신기(400)의 입력 포트(RX_PORT)는 차동 입력 포트(RXP, RXN)일 수 있다. 도 6의 내장형 외부 루프백 회로(600)는 차동 신호의 양 신호라인들에 대칭적인 구조의 채널 모델을 포함하는 외부 루프백 경로를 형성할 수 있다.

도 7은 본 개시의 예시적 실시예에 따라 도 6의 내장형 외부 루프백 회로(600)가 테스트 제어 신호(EL_CTRL)에 의해 제어되는 구체적인 동작을 나타낸다. 도 3 및 도 6을 참조하여 전술된 바와 같이, 내장형 외부 루프백 회로(600)의 제1 격리 스위치(620), 제2 격리 스위치(640) 및 채널 모델 회로(660)는 내장형 외부 루프백 회로(600)에 입력되는 적어도 하나의 테스트 제어 신호(EL_CTRL)에 의해 제어될 수 있고, 테스트 제어 신호(EL_CTRL)는 도 7에 도시된 바와 같이 제1 스위치 토글 신호(SW_TOG1), 제2 스위치 토글 신호(SW_TOG2) 및 채널 모델 제어 신호(CM_CTRL)를 포함할 수 있다.

구체적으로, 제1 스위치 토글 신호(SW_TOG1)는 테스트 모드에서 제1 격리 스위치(620)를 턴-온 시켜 채널 모델 회로(660)를 차동 출력 포트(TXP, TXN)에 연결할 수 있고, 노말 모드에서는 제1 격리 스위치(620)를 턴-오프 시켜 채널 모델 회로(660)와 차동 출력 포트(TXP, TXN) 사이 연결을 해제할 수 있다.

마찬가지로, 제2 스위치 토글 신호(SW_TOG2)는 테스트 모드에서 제2 격리 스위치(640)를 턴-온 시켜 채널 모델 회로(660)를 차동 입력 포트(RXP, RXN)에 연결할 수 있고, 노말 모드에서는 제2 격리 스위치(640)를 턴-오프 시켜 채널 모델 회로(660)와 차동 입력 포트(RXP, RXN) 사이 연결을 해제할 수 있다.

도 3을 참조하여 전술된 바와 같이, 채널 모델 회로(660)는 테스트 모드에서 외부 루프백 경로의 채널 모델을 제공할 수 있고, 구체적으로는 채널 모델 회로(660)가 채널 모델 제어 신호(CM_CTRL)에 기초하여 복수의 채널 모델들 중 하나를 제공할 수 있는데, 이에 대한 자세한 내용은 도 10a 내지 도 11b를 참조하여 후술될 것이다.

도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 송신기(200)로부터 제1 차동 신호(DSIG1_P, DSIG1_N)로 출력되는 제1 직렬 데이터(S_DAT1)가 도 7의 내장형 외부 루프백 회로(600)를 거쳐 수신기(400)에 제2 차동 신호(DSIG2_P, DSIG2_N)로 입력되는 제2 직렬 데이터(S_DAT2)로 변환되는 과정을 나타낸다.

직렬 통신 인터페이스 회로(10)를 외부 루프백 경로를 통해 테스트 함에 있어서, 수신기(400)로 입력되는 제2 차동 신호(DSIG2_P, DSIG2_N)는 수신기(400)가 처리할 수 있는 워스트 컨디션(worst condition)을 갖는 신호일 필요가 있고, 이러한 워스트 컨디션을 워스트 아이-오프닝 조건(worst eye-opening condition)이라고 칭한다.

도 8a를 참조하면, 송신기(200)로부터 출력된 제1 차동 신호(DSIG1_P, DSIG1_N) 는 테스트 모드에서 직류 감쇠(DC loss) 방식에 따라 셋업된 내장형 외부 루프백 회로(600)를 거쳐 직류 레벨(DC level)이 감소된 제2 차동 신호(DSIG2_P, DSIG2_N) 로 변환될 수 있고, 이에 따라 워스트 아이-오프닝 조건(worst eye-opening condition)이 조성되어 신뢰성 높은 테스트가 진행될 수 있다. 도 8a와 같이 외부 루프백 테스트에 직류 감쇠 방식을 활용하기 위해, 내장형 외부 루프백 회로(600)의 채널 모델 회로(660)는 저항을 포함할 수 있고, 이는 전압 분배기(Voltage Divider) 원리에 따라 제1 차동 신호(DSIG1_P, DSIG1_N) 의 직류 레벨을 감소시킬 수 있다. 직류 감쇠 방식에 대한 구체적인 채널 모델 회로(660)의 구성에 대한 내용은 도 10a를 참조하여 후술될 것이다.

도 8b 를 참조하면, 송신기(200)로부터 출력된 제1 차동 신호(DSIG1_P, DSIG1_N) 는 테스트 모드에서 교류 감쇠(AC loss) 방식에 따라 셋업된 내장형 외부 루프백 회로(600)를 거쳐 신호가 왜곡된 제2 차동 신호(DSIG2_P, DSIG2_N) 로 변환될 수 있고, 이에 따라 워스트 아이-오프닝 조건(worst eye- opening condition)이 조성되어 신뢰성 높은 테스트가 진행될 수 있다. 도 8b와 같이 외부 루프백 테스트에 교류 감쇠 방식을 활용하기 위해, 내장형 외부 루프백 회로(600)의 채널 모델 회로(660)는 캐패시터를 포함할 수 있고, 이는 캐패시터의 특성에 따라 제1 차동 신호(DSIG1_P, DSIG1_N)를 왜곡시킬 수 있다. 교류 감쇠 방식에 대한 구체적인 채널 모델 회로(660)의 구성에 대한 자세한 내용은 도 10b를 참조하여 후술될 것이다.

도 8a 및 도8b가 개시하는 예시적 실시예들 뿐 아니라, 채널 모델 회로(660)는 도 8a가 개시하는 직류 감쇠 방식과 도 8b가 개시하는 교류 감쇠 방식을 조합하여 제1 차동 신호(DSIG1_P, DSIG1_N)의 직류 레벨을 감소시킴과 동시에 신호를 왜곡시킴으로써, 제2 차동 신호(DSIG2_P, DSIG2_N)의 워스트 아이-오프닝 조건 을 조성할 수 있다. 이와 같은 방식을 활용하기 위해, 내장형 외부 루프백 회로(600)의 채널 모델 회로(660)는 저항과 캐패시터를 포함할 수 있고, 구체적인 채널 모델 회로(660)의 구성에 대한 내용은 도 11a 내지 11b를 참조하여 후술될 것이다.

도 9a 및 9b는 본 개시의 예시적 실시예에 따라 도 6 및 도 7의 제1 격리 스위치(620)와 제2 격리 스위치(640)의 구조를 각각 나타낸다.

도 9a를 참조하면, 제1 격리 스위치(620)는 두 개의 신호라인 각각에 위치하는 두 개의 스위치(SW11, SW12)를 포함할 수 있고, 각각의 스위치는 제1 스위치 토글 신호(SW_TOG1)에 기초하여 채널 모델 회로(660)를 차동 출력 포트(TXP, TXN)와 연결시킬 것인지 말지를 결정할 수 있다. 구체적으로, 노말 모드에서 제1 스위치 토글 신호(SW_TOG1)는 스위치들(SW11, SW12)을 턴-오프 시켜 차동 출력 포트(TXP, TXN)와 채널 모델 회로(660) 사이를 개방시킬 수 있고, 테스트 모드에서 제1 스위치 토글 신호(SW_TOG1)는 스위치들(SW11, SW12)을 턴-온 시켜 차동 출력 포트(TXP, TXN)와 채널 모델 회로(660) 사이를 연결할 수 있다.

각각의 스위치들(SW11, SW12)은 N-type MOSFET(N-type Metal Oxide Semiconductor Field-Effect Transistor), P-type MOSFET(P-type Metal Oxide Semiconductor Field-Effect Transistor), NPN BJT(NPN Bipolar Junction Transistor), PNP BJT(PNP Bipolar Junction Transistor) 등 스위치 역할을 할 수 있는 트랜지스터 중 하나일 수 있다.

도 9b를 참조하면, 제2 격리 스위치(640)는 두 개의 신호라인 각각에 위치하는 두 개의 스위치(SW21, SW22)를 포함할 수 있고, 각각의 스위치는 제2 스위치 토글 신호(SW_TOG2)에 기초하여 채널 모델 회로(660)를 차동 입력 포트(RXP, RXN)와 연결시킬 것인지 말지를 결정할 수 있다. 구체적으로, 노말 모드에서 제2 스위치 토글 신호(SW_TOG2)는 스위치들(SW21, SW22)을 턴-오프 시켜 차동 입력 포트(RXP, RXN)와 채널 모델 회로(660) 사이를 개방시킬 수 있고, 테스트 모드에서 제2 스위치 토글 신호(SW_TOG2)는 스위치들(SW21, SW22)을 턴-온 시켜 차동 입력 포트(RXP, RXN)와 채널 모델 회로(660) 사이를 연결할 수 있다.

각각의 스위치들(SW21, SW22)은 N-type MOSFET(N-type Metal Oxide Semiconductor Field-Effect Transistor), P-type MOSFET(P-type Metal Oxide Semiconductor Field-Effect Transistor), NPN BJT(NPN Bipolar Junction Transistor), PNP BJT(PNP Bipolar Junction Transistor) 등 스위치 역할을 할 수 있는 트랜지스터 중 하나일 수 있다.

도 10a 내지 10b는 본 개시의 예시적 실시예에 따라 도 7의 채널 모델 회로(660)의 예시적인 구조들을 나타낸다. 도 3 및 도 7을 참조하여 전술된 바와 같이, 채널 모델 회로(660)는 테스트 모드에서 외부 루프백 경로의 채널 모델을 제공할 수 있고, 구체적으로는 채널 모델 회로(660)가 채널 모델 제어 신호(CM_CTRL)에 기초하여 복수의 채널 모델들 중 하나를 제공할 수 있다. 도 10a 내지 10b를 참조하면, 채널 모델 회로(660)는 복수의 수동 소자들을 포함할 수 있고, 복수의 수동 소자들의 일단에 각각 연결된 복수의 스위치들을 포함할 수 있으며, 복수의 수동 소자들은 저항 및/또는 캐패시터를 포함할 수 있다.

도 10a를 참조하면, 채널 모델 회로(660a)는 양 신호라인들의 외부 루프백 경로에 병렬 연결된 k개(단, k는 1 이상의 자연수)의 저항(R_1~R_k)을 포함할 수 있고, 각 저항(R_1~R_k)의 일단에 연결된 복수의 스위치들(SW_1~SW_k)을 포함할 수 있으며, 제1 및 제2 격리 스위치(620, 640)에 연결된 스위치(SW_0)를 포함할 수 있다. 각 저항(R_1~R_k)에 연결된 복수의 스위치들(SW_1~SW_k) 각각은 채널 모델 제어 신호(CM_CTRL)에 따라 자신에 연결된 저항(R_1~R_k)을 외부 루프백 경로에 포함시키거나 제외시킬 수 있다. 병렬 연결된 저항(R_1~R_k)의 값은 모두 같을 수도 있고, 일부만 같을 수도 있으며, 모두 다를 수도 있다.

채널 모델 제어 신호(CM_CTRL)는 제1 및 제2격리 스위치(620, 640)에 연결된 스위치(SW_0)를 턴-온 시킬지 턴-오프 시킬지 결정하는 채널 모델 스위치 제어 신호(CM_CTRL_0) 및 각각의 저항에 연결된 스위치(SW_1~SW_k)를 턴-온 시킬지 턴-오프 시킬지 결정하는 채널 모델 스위치 제어 신호(CM_CTRL_1~CM_CTRL_k)를 포함할 수 있다. 이와 같이 도 10a를 참조하면, 채널 모델 회로(660a)는 양 신호라인들에 대칭적인 구조의 채널 모델을 포함하는 외부 루프백 경로를 형성할 수 있다.

구체적인 채널 모델의 동작을 살피기 위해, 각각의 채널 모델 스위치 제어 신호(CM_CTRL_0~CM_CTRL_k)에 ‘1’ 신호가 입력되면 각 스위치는 턴-온 되고, ‘0’신호가 입력되면 각 스위치는 턴-오프 된다고 가정한다. 만약 각각의 채널 모델 스위치 제어 신호 (CM_CTRL_0, CM_CTRL_1, …, CM_CTRL_k)에 (1,0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640)는 실질적으로 도선으로 연결될 수 있다. 다른 예로서, 만약 k는 2 이상의 자연수이고 각각의 채널 모델 스위치 제어 신호(CM_CTRL_0,CM_CTRL_1,CM_CTRL_2, …,CM_CTRL_k)에 (0,1,0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640) 사이에는 R_1 저항 만이 연결될 수 있다. 또 다른 예로서, 만약 k는 3 이상의 자연수이고 각각의 채널 모델 스위치 제어 신호(CM_CTRL_0, CM_CTRL_1, CM_CTRL_2, CM_CTRL_3, …, CM_CTRL_k)에 (0,1,1,0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640) 사이에는 R_1 저항과 R_2 저항이 병렬 연결될 수 있다. 이와 같이, 각각의 채널 모델 스위치 제어 신호(CM_CTRL_0~CM_CTRL_k)의 조합을 통해 채널 모델 회로(660a)는 복수의 채널 모델들 중 하나를 제공할 수 있다.

도 10a와 도 7을 참조하면, 제1 차동 신호(DSIG1_P, DSIG1_N) 는 도 10a에 따른 채널 모델 회로(660a)를 거쳐 전압 분배기(Voltage Divider) 원리에 따라 직류 레벨이 감소된 제2 차동 신호(DSIG2_P, DSIG2_N)로 변환될 수 있고, 이에 따라 도 8a와 같은 직류 감쇠 방식에 따른 워스트 아이-오프닝 조건 이 조성될 수 있다.

도 10b를 참조하면, 채널 모델 회로(660b)는 양 신호라인들의 외부 루프백 경로와 접지 사이에 연결된 k개(단, k는 1 이상의 자연수)의 캐패시터(C_1~C_k)를 포함할 수 있고, 각 캐패시터(C_1~C_k)의 일단에 연결된 복수의 스위치들(SW_1~SW_k)을 포함할 수 있다. 각 캐패시터(C_1~C_k)에 연결된 복수의 스위치들(SW_1~SW_k) 각각은 채널 모델 제어 신호(CM_CTRL)에 따라 자신에 연결된 캐패시터(C_1~C_k)를 외부 루프백 경로에 포함시키거나 제외시킬 수 있다. 캐패시터(C_1~C_k)의 값은 모두 같을 수도 있고, 일부만 같을 수도 있으며, 모두 다를 수도 있다.

채널 모델 제어 신호(CM_CTRL)는 각각의 캐패시터에 연결된 스위치(SW_1~SW_k)를 턴-온 시킬지 턴-오프 시킬지 결정하는 채널 모델 스위치 제어 신호(CM_CTRL_1~CM_CTRL_k)를 포함할 수 있다. 이와 같이 도 10b를 참조하면, 채널 모델 회로(660b)는 양 신호라인들에 대칭적인 구조의 채널 모델을 포함하는 외부 루프백 경로를 형성할 수 있다.

구체적인 채널 모델의 동작을 살피기 위해, 각각의 채널 모델 스위치 제어 신호(CM_CTRL_1~CM_CTRL_k)에 ‘1’ 신호가 입력되면 각 스위치는 턴-온 되고, ‘0’ 신호가 입력되면 각 스위치는 턴-오프 된다고 가정한다. 만약 각각의 채널 모델 스위치 제어 신호(CM_CTRL_1, …, CM_CTRL_k)에 (0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640)는 실질적으로 도선으로 연결될 수 있다. 다른 예로서, 만약 k는 2 이상의 자연수이고 각각의 채널 모델 스위치 제어 신호(CM_CTRL_1, CM_CTRL_2, …, CM_CTRL_k)에 (1,0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640)를 연결하는 도선과 접지 사이에 C_1 캐패시터 만이 연결될 수 있다. 또 다른 예로서, 만약 k는 3 이상의 자연수이고 각각의 채널 모델 스위치 제어 신호(CM_CTRL_1, CM_CTRL_2, CM_CTRL_3, …, CM_CTRL_k)에 (1,1,0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640)를 연결하는 도선과 접지 사이에 C_1 캐패시터와 C_2 캐패시터가 병렬 연결될 수 있다. 이와 같이, 각각의 채널 모델 스위치 제어 신호(CM_CTRL_1~CM_CTRL_k)의 조합을 통해 채널 모델 회로(660b)는 복수의 채널 모델들 중 하나를 제공할 수 있다.

도 11a 및 도 11b는 본 개시의 예시적 실시예에 따라 도 7의 채널 모델 회로(660)의 예시적인 구조들을 나타낸다. 구체적으로, 도 11a는 채널 모델의 등가회로를 포함하는 채널 모델 회로(660c)를 나타내고, 도 11b는 도 11a의 채널 모델 회로(660c)를 수동 소자들과 스위치를 이용해 구체적으로 구현해낸 채널 모델 회로(660d)를 나타낸다.

도 11a를 참조하면, 채널 모델 회로(660c)는 양 신호라인의 외부 루프백 경로에 연결된 가변 저항(R_CM) 및 가변 저항(R_CM)의 일단과 접지 사이에 연결된 가변 캐패시터(C_CM)를 포함할 수 있다. 가변 저항(R_CM) 값과 가변 캐패시터(C_CM) 값은 채널 모델 제어 신호(CM_CTRL)에 기초하여 바뀔 수 있다.

도 11b를 참조하면, 채널 모델 회로(660d)는 양 신호라인의 외부 루프백 경로에 병렬 연결된 n개(단, n은 1 이상의 자연수)의 저항(R_1~R_n), 각 저항(R_1~R_n)의 일단에 연결된 복수의 스위치들(SW_R1~SW_Rn) ,및 제1 및 제2 격리 스위치(620, 640)에 연결된 스위치(SW_R0)를 포함할 수 있고, 양 신호라인의 외부 루프백 경로와 접지 사이에 연결된 m개(단, m은 1 이상의 자연수)의 캐패시터(C_1~C_m) 및 각 캐패시터(C_1~C_m)의 일단에 연결된 복수의 스위치들(SW_C1~SW_Cm)을 포함할 수 있다. 각 저항(R_1~R_n)에 연결된 복수의 스위치들(SW_R1~SW_Rn) 각각은 채널 모델 제어 신호(CM_CTRL)에 따라 자신에 연결된 저항(R_1~R_n)을 외부 루프백 경로에 포함시키거나 제외시킬 수 있고, 각 캐패시터(C_1~C_m)에 연결된 복수의 스위치들(SW_1~SW_m) 각각은 채널 모델 제어 신호(CM_CTRL)에 따라 자신에 연결된 캐패시터(C_1~C_m)를 외부 루프백 경로에 포함시키거나 제외시킬 수 있다. 저항(R_1~R_n)의 값은 모두 같을 수도 있고, 일부만 같을 수도 있으며, 모두 다를 수도 있다. 캐패시터(C_1~C_m)의 값은 모두 같을 수도 있고, 일부만 같을 수도 있으며, 모두가 다를 수도 있다.

채널 모델 제어 신호(CM_CTRL)는 제1 및 제2 격리 스위치(620, 640)에 연결된 스위치(SW_R0)를 턴-온 시킬지 턴-오프 시킬지 결정하는 채널 모델 저항 스위치 제어 신호(CM_CTRL_R0) 및 각각의 저항에 연결된 스위치(SW_R1~SW_Rn)를 턴-온 시킬지 턴-오프 시킬지 결정하는 채널 모델 저항 스위치 제어 신호(CM_CTRL_R1~CM_CTRL_Rn)를 포함할 수 있다. 또한, 채널 모델 제어 신호(CM_CTRL)는 각각의 캐패시터에 연결된 스위치(SW_C1~SW_Cm)를 턴-온 시킬지 턴-오프 시킬지 결정하는 채널 모델 캐패시터 스위치 제어 신호(CM_CTRL_C1~CM_CTRL_Cm)를 포함할 수 있다. 이와 같이 도 11b를 참조하면, 채널 모델 회로(660d)는 양 신호라인들에 대칭적인 구조의 채널 모델을 포함하는 외부 루프백 경로를 형성할 수 있다.

구체적인 채널 모델의 동작을 살피기 위해, 각각의 채널 모델 스위치 제어 신호(CM_CTRL_R0~CM_CTRL_Rn 및 CM_CTRL_C1~CM_CTRL_Cm)에 ‘1’ 신호가 입력되면 각 스위치는 턴-온 되고, ‘0’ 신호가 입력되면 각 스위치는 턴-오프 된다고 가정한다. 만약 각각의 채널 모델 저항 스위치 제어 신호(CM_CTRL_R0, CM_CTRL_R1, …, CM_CTRL_Rn)에 (1,0,…,0)의 신호가 입력되고, 각각의 채널 모델 캐패시터 스위치 제어 신호(CM_CTRL_C1, …, CM_CTRL_Cm)에 (0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640)는 실질적으로 도선으로 연결될 수 있다. 다른 예로서, 만약 n은 3 이상의 자연수이고 각각의 채널 모델 저항 스위치 제어 신호(CM_CTRL_R0, CM_CTRL_R1, CM_CTRL_R2, CM_CTRL_R3, …, CM_CTRL_Rn)에 (0,1,1,0,…,0)의 신호가 입력되고, 각각의 채널 모델 캐패시터 스위치 제어 신호(CM_CTRL_C1, …, CM_CTRL_Cm)에 (0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640) 사이에는 R_1 저항과 R_2 저항이 병렬 연결될 수 있다. 또 다른 예로서, 만약 각각의 채널 모델 저항 스위치 제어 신호(CM_CTRL_R0, CM_CTRL_R1, …, CM_CTRL_Rn)에 (1,0,…,0)의 신호가 입력되고, m이 3 이상의 자연수이고 각각의 채널 모델 캐패시터 스위치 제어 신호(CM_CTRL_C1, CM_CTRL_C2, CM_CTRL_C3, …, CM_CTRL_Cm)에 (1,1,0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640)를 연결하는 도선과 접지 사이에 C_1 캐패시터와 C_2 캐패시터가 병렬 연결될 수 있다. 또 다른 예로서, 만약 n은 2 이상의 자연수이고 각각의 채널 모델 저항 스위치 제어 신호 (CM_CTRL_R0, CM_CTRL_R1, CM_CTRL_R2, …, CM_CTRL_Rn)에 (0,1,0,…,0)의 신호가 입력되고, m은 2 이상의 자연수이고 각각의 채널 모델 캐패시터 스위치 제어 신호 (CM_CTRL_C1, CM_CTRL_C2, …, CM_CTRL_Cm)에 (1,0,…,0)의 신호가 입력된다면, 제1 격리 스위치(620)와 제2 격리 스위치(640) 사이에는 R_1 저항이 연결되고, R_1 저항의 일단과 접지 사이에 C_1 캐패시터가 연결될 수 있다. 이와 같이, 각각의 채널 모델 스위치 제어 신호(CM_CTRL_R0~CM_CTRL_Rn 및 CM_CTRL_C1~CM_CTRL_Cm)의 조합을 통해 채널 모델 회로(660d)는 복수의 채널 모델들 중 하나를 제공할 수 있다.

도 12는 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로(10)를 나타낸다.

직렬 통신 인터페이스 회로(10)는 도 5와 유사하게 송신기(200), 수신기(400), 내장형 외부 루프백 회로(600) 및 테스트 컨트롤러(800)를 포함할 수 있고, 패턴 생성기(700) 및 패턴 비교기(900)를 포함할 수 있다. 패턴 생성기(700)와 패턴 비교기(900)는 테스트 컨트롤러(800)와 함께 직렬 통신 인터페이스 회로(10) 내의 디지털 블록(20)에 포함될 수 있다. 도 12에 대한 설명 중 도 1 및 도 5에 대한 설명과 중복되는 내용은 생략될 것이다.

직렬 통신 인터페이스 회로(10)는 테스트 설정 신호(TST_SETUP)에 기초하여노말 모드 또는 테스트 모드로 설정될 수 있다. 직렬 통신 인터페이스 회로(10)의 테스트 모드는 EDS(Electrical Die Sorting) 단계에서 설정될 수도 있고, 패키징이 완료된 이후에도 설정될 수 있다. 이와 같이 직렬 통신 인터페이스 회로(10)가 다양한 모드에서 동작할 때, 디지털 블록(20)이 송신기(200)에 전송하는 제1 병렬 데이터(P_DAT1)를 모드 별로 다르게 하기 위해 디지털 블록(20)은 멀티플렉서(MUX; 720)를 추가로 포함할 수 있다. 멀티플렉서(720)는 노말 모드 데이터(NORM_DAT)와 테스트 모드 데이터(TST_DAT)를 입력으로 받을 수 있으며, 이들 중 하나는 모드 선택 신호(MOD_SEL)에 의해 선택되어 제1 병렬 데이터(P_DAT1)로 될 수 있다. 모드 선택 신호(MOD_SEL)는 테스트 컨트롤러(800)에 의해 생성될 수 있다. 구체적으로, 노말 모드에서는 모드 선택 신호(MOD_SEL)에 의해 노말 모드 데이터(NORM_DAT)가 제1 병렬 데이터(P_DAT1)로서 송신기(200)에 전달될 수 있고, 테스트 모드에서는 모드 선택 신호(MOD_SEL)에 의해 테스트 모드 데이터(TST_DAT)가 제1 병렬 데이터(P_DAT1)로서 송신기(200)에 전달될 수 있다.

패턴 생성기(700)는 테스트 컨트롤러(800)가 전송하는 패턴 생성 신호(PAT_GEN)에 응답하여 테스트 패턴을 결정할 수 있고, 이 테스트 패턴에 기초하여 테스트 모드에서 테스트 모드 데이터(TST_DAT)를 병렬 데이터 형식으로 생성할 수 있다. 생성된 테스트 모드 데이터(TST_DAT)는 패턴 비교기(900)에도 동일하게 전송될 수 있다.

테스트 모드에서, 생성된 테스트 모드 데이터(TST_DAT)는 제1 병렬 데이터(P_DAT1)로서 송신기(200)에 전달될 수 있고, 송신기(200)는 제1 병렬 데이터(P_DAT1)를 제1 직렬 데이터(S_DAT1)로 변환하여 제1 차동 신호(DSIG1_P, DSIG1_N)의 형태로 차동 출력 포트(TXP, TXN)를 통해 출력할 수 있다. 제1 차동 신호(DSIG1_P, DSIG1_N)는 내장형 외부 루프백 회로(600)를 거쳐 제2 차동 신호(DSIG2_P, DSIG2_N)로 변환될 수 있고, 제2 직렬 데이터(S_DAT2)는 제2 차동 신호(DSIG2_P, DSIG2_N)의 형태로 차동 입력 포트(RXP, RXN)를 통해 수신기(400)에 입력되어 제2 병렬 데이터(P_DAT2)로 변환될 수 있다.

패턴 비교기(900)는 테스트 모드에서 입력되는 제2 병렬 데이터(P_DAT2)를 테스트 모드 데이터(TST_DAT)와 비교함으로써 테스트 결과 신호(TST_RESULT)를 생성할 수 있다. 테스트 결과 신호(TST_RESULT)는 테스트 컨트롤러(800)로 전달될 수 있고, 테스트 컨트롤러(800)는 테스트 결과 신호(TST_RESULT)에 기초하여 최종 결과 신호(RESULT)를 직렬 통신 인터페이스 회로(10)의 외부로 출력할 수 있다.

도 13은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로(10)를 나타낸다.

직렬 통신 인터페이스 회로(10)는 도 12와 유사하게 송신기(200), 수신기(400), 내장형 외부 루프백 회로(600), 테스트 컨트롤러(800), 패턴 생성기(700) 및 패턴 비교기(900)를 포함할 수 있고, 송신기(200)가 시리얼라이저(Serializer; 220) 및 드라이버(240)를 포함할 수 있고, 수신기(400)가 디시리얼라이저(De-Serializer; 420) 및 수신 아날로그 프론트 엔드(RX AFE; 440)를 포함할 수 있다. 도 13에 대한 설명 중 도 12에 대한 설명과 중복되는 내용은 생략될 것이다.

시리얼라이저(220)는 송신기(200)로 전달되는 병렬 데이터 형식의 제1 병렬 데이터(P_DAT1)를 송신 직렬 데이터(S_DAT_T)로 변환하여 드라이버(240)에 전송할 수 있다. 드라이버(240)는 시리얼라이저(220)로부터 입력 받은 송신 직렬 데이터(S_DAT_T)에 기초하여 제1 직렬 데이터(S_DAT1)를 제1 차동 신호(DSIG1_P, DSIG1_N)의 형태로 생성할 수 있고, 제1 차동 신호(DSIG1_P, DSIG1_N)를 차동 출력 포트(TXP, TXN)를 통해 출력할 수 있다.

수신 아날로그 프론트 엔드(440)는 제1 차동 신호(DSIG1_P, DSIG1_N)가 내장형 외부 루프백 회로(600)를 거쳐 변환된 제2 차동 신호(DSIG2_P, DSIG2_N)를 차동 입력 포트(RXP, RXN)를 통해 입력 받을 수 있고, 제2 차동 신호(DSIG2_P, DSIG2_N)의 형태로 입력 받은 제2 직렬 데이터(S_DAT2)에 기초하여 수신 직렬 데이터(S_DAT_R)를 디시리얼라이저(420)로 전달할 수 있다. 디시리얼라이저(420)는 수신 아날로그 프론트 엔드(440)로부터 입력 받은 수신 직렬 데이터(S_DAT_R)를 병렬 데이터 형식의 제2 병렬 데이터(P_DAT2)로 변환할 수 있다.

또한 도 13을 참조하면, 직렬 통신 인터페이스 회로(10)는 디지털 블록(20) 및 아날로그 블록(30)을 포함할 수 있다. 디지털 블록(20)은 디지털 회로 영역으로 지칭될 수 있으며, 아날로그 블록(30)은 아날로그 회로 영역으로 지칭될 수 있다. 디지털 블록(20)은 테스트 컨트롤러(800), 패턴 생성기(700) 및 패턴 비교기(900)를 포함할 수 있으며, 아날로그 블록(30)은 송신기(200), 수신기(400) 및 내장형 외부 루프백 회로(600)를 포함할 수 있다.

도 14는 본 개시의 실시예에 따라 도 13의 아날로그 블록(30)의 예시적인 블록도를 나타낸다. 도 13을 참조하여 전술되었듯이, 아날로그 블록(30)은 송신기(200), 수신기(400) 및 내장형 외부 루프백 회로(600)를 포함할 수 있고, 송신기(200)는 시리얼라이저(220) 및 드라이버(240)를 포함할 수 있고, 수신기(400)는 디시리얼라이저(420) 및 수신 아날로그 프론트 엔드(440)를 포함할 수 있다.

도 14를 참조하면, 드라이버(240)는 송신기 버퍼(TX Buffer; 242)를 포함할 수 있다. 송신기 버퍼(242)는 시리얼라이저(220)에 의해 변환된 송신 직렬 데이터(S_DAT_T)를 입력 받을 수 있고, 송신 직렬 데이터(S_DAT_T)에 기초해 생성된 제1 직렬 데이터(S_DAT1)를 제1 차동 신호(DSIG1_P, DSIG1_N)의 형태로 차동 출력 포트(TXP, TXN)를 통해 출력할 수 있다.

수신 아날로그 프론트 엔드(440)는 수신기 버퍼(RX Buffer; 442) 및 멀티플렉서(MUX; 444)를 포함할 수 있다. 수신기 버퍼(442)는 제2 직렬 데이터(S_DAT2)를 제2 차동 신호(DSIG2_P, DSIG2_N)의 형태로 차동 입력 포트(RXP, RXN)를 통해 입력 받을 수 있고, 제2 직렬 데이터(S_DAT2)에 기초하여 수신 직렬 데이터(S_DAT_R)를 멀티플렉서(444)로 전달할 수 있다.

멀티플렉서(444)는 송신 직렬 데이터(S_DAT_T)와 수신 직렬 데이터(S_DAT_R)를 입력으로 받을 수 있으며, 이들 중 하나는 테스트 모드 선택 신호(TSTMOD_SEL)에 의해 선택되어 디시리얼라이저(420)로 입력될 수 있다.

노말 모드에서, 디시리얼라이저(420)가 외부 신호를 입력 받게 하기 위해, 멀티플렉서(444)는 테스트 모드 선택 신호(TSTMOD_SEL)에 기초하여 디시리얼라이저(420)에 수신 직렬 데이터(S_DAT_R)를 전달할 수 있다.

테스트 모드는 아날로그 신호 단계를 거치지 않고 내부 루프백(Internal Loopback) 경로를 통해 회로를 테스트하는 제1 테스트 모드와 아날로그 신호 단계를 거쳐 외부 루프백(External Loopback) 경로를 통해 회로를 테스트하는 제2 테스트 모드로 나뉠 수 있다. 제1 테스트 모드에서는, 디시리얼라이저(420)가 외부 경로를 거치지 않은 송신 직렬 데이터(S_DAT_T)를 입력 받게 하기 위해, 멀티플렉서(444)는 테스트 모드 선택 신호(TSTMOD_SEL)에 기초하여 디시리얼라이저(420)에 송신 직렬 데이터(S_DAT_T)를 전달할 수 있다. 한편 제2 테스트 모드에서는, 디시리얼라이저(420)가 외부 경로를 거친 수신 직렬 데이터(S_DAT_R)를 입력 받게 하기 위해, 멀티플렉서(444)는 테스트 모드 선택 신호(TSTMOD_SEL)에 기초하여 디시리얼라이저(420)에 수신 직렬 데이터(S_DAT_R)를 전달할 수 있다.

도 15a 및 15b는 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로(1200)를 포함하는 전자 장치(1000)를 나타낸다. 예를 들면, 전자 장치(1000)는 UFS(Universal Flash Storage), SSD (Solid State Drive)와 같은 데이터 저장 장치일 수도 있고, AP(Application Processor), CPU(Central Processing Unit)와 같은 반도체 장치일 수도 있다.

전자 장치(1000)는 적어도 하나의 직렬 통신 인터페이스 회로(1200) 및 컨트롤러(1400)를 포함할 수 있고, 적어도 하나의 직렬 통신 인터페이스 회로(1200)는 제1 직렬 데이터를 출력하는 출력 포트, 제2 직렬 데이터를 수신하는 입력 포트, 테스트 컨트롤러(1220) 및 내장형 외부 루프백 회로(1240)를 포함할 수 있다. 출력 포트는 차동 출력 포트(TXP, TXN)일 수 있고, 제1 직렬 데이터는 차동 출력 포트(TXP, TXN)를 통해 제1 차동 신호(DSIG1_P, DSIG1_N)의 형태로 출력되는 직렬 데이터일 수 있다. 입력 포트는 차동 입력 포트(RXP, RXN)일 수 있고, 제2 직렬 데이터는 차동 입력 포트(RXP, RXN)를 통해 제2 차동 신호(DSIG2_P, DSIG2_N)의 형태로 입력되는 직렬 데이터일 수 있다.

컨트롤러(1400)는 직렬 통신 인터페이스 회로(1200)의 직렬 통신 요건(requirement)에 따라 테스트하기 위해 직렬 통신 인터페이스 회로(1200)에 테스트 설정 신호(TST_SETUP)를 제공할 수 있고, 직렬 통신 인터페이스 회로(1200)는 테스트 모드에서 테스트의 결과를 나타내는 최종 결과 신호(RESULT)를 컨트롤러(1400)에 제공할 수 있다.

상기 직렬 통신 요건은 직렬 통신 인터페이스 회로(1200)에 요구되는 사양에 따라 결정되는 요건일 수도 있고, 직렬 통신 인터페이스 회로(1200)에 요구되는 등급에 따라 결정되는 요건일 수도 있고, 그 외의 요인에 의해 결정되는 요건일 수도 있다. 예를 들어, 직렬 통신 인터페이스 회로(1200)에 요구되는 사양은 차동 입력 포트(RXP, RXN)가 처리할 수 있는 제2 차동 신호(DSIG2_P, DSIG2_N)의 최저 진폭 값에 따라 결정되는 워스트 아이-오프닝 조건을 포함할 수 있다. 또한 예를 들어, 직렬 통신 인터페이스 회로(1200)에 요구되는 등급은 직렬 통신 인터페이스 회로(1200) 테스트 기준의 엄격한 정도에 따라 분류되는 등급을 포함할 수 있다.

직렬 통신 인터페이스 회로(1200)에 요구되는 등급에 대한 구체적인 예로서, 직렬 통신 인터페이스 회로(1200)에 요구되는 등급은 테스트 기준의 엄격한 정도에 따라 제1 등급, 제2 등급, 제3 등급으로 나뉠 수 있다. 예를 들어, 제1 등급의 직렬 통신 인터페이스 회로(1200)는 가장 엄격한 기준의 테스트를 통과한 직렬 통신 인터페이스 회로(1200)일 수 있고, 이를 테스트 할 때 내장형 외부 루프백 회로(1240)는 제2 차동 신호(DSIG2_P, DSIG2_N)가 워스트 아이-오프닝 조건에 해당하는 신호가 되도록 만드는 외부 루프백 경로(1260)를 형성할 수 있다. 반면에, 제3 등급의 직렬 통신 인터페이스 회로(1200)는 가장 완화된 기준의 테스트를 통과한 직렬 통신 인터페이스 회로(1200)일 수 있고, 이를 테스트 할 때 내장형 외부 루프백 회로(1240)는 제2 차동 신호(DSIG2_P, DSIG2_N)가 워스트 아이-오프닝 조건에 해당하는 신호보다 큰 진폭을 갖는 신호가 되도록 만드는 외부 루프백 경로(1260)를 형성할 수 있다.

직렬 통신 인터페이스 회로(1200)는 외부 루프백 경로(1260)를 형성하는 내장형 외부 루프백 회로(1240)를 포함할 수 있다. 내장형 외부 루프백 회로(1240)는 차동 출력 포트(TXP, TXN)와 차동 입력 포트(RXP, RXN) 사이에 존재할 수 있고, 테스트 모드에서 외부 루프백 경로(1260)를 형성할 수 있다. 내장형 외부 루프백 회로(1240)는 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초하여 테스트 모드에서 차동 출력 포트(TXP, TXN)와 차동 입력 포트(RXP, RXN) 사이에 전기적 신호의 경로를 형성할 수 있고, 노말 모드에서는 차동 출력 포트(TXP, TXN)와 차동 입력 포트(RXP, RXN) 사이에 전기적 신호의 경로를 차단할 수 있다. 또한 테스트 모드에서, 내장형 외부 루프백 회로(1240)는 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초하여 외부 루프백 경로(1260)에 다양한 채널 모델을 제공할 수 있다.

내장형 외부 루프백 회로(1240)는 제1 격리 스위치, 제2 격리 스위치 및 채널 모델 회로를 포함할 수 있으며, 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초해 제1 격리 스위치, 제2 격리 스위치, 채널 모델 회로가 제어될 수 있다.

내장형 외부 루프백 회로(1240)의 제1 격리 스위치는 차동 출력 포트(TXP, TXN)에 연결될 수 있고, 테스트 모드에서 턴-온 될 수 있다. 제2 격리 스위치는 차동 입력 포트(RXP, RXN)에 연결될 수 있고, 테스트 모드에서 턴-온 될 수 있다. 채널 모델 회로는 테스트 모드에서 외부 루프백 경로(1260)의 채널 모델을 제공할 수 있다. 구체적으로는 채널 모델 회로가 적어도 하나의 테스트 제어 신호(EL_CTRL)에 기초하여 복수의 채널 모델들 중 하나를 제공할 수 있다.

내장형 외부 루프백 회로(1240)의 채널 모델 회로는 복수의 수동 소자들을 포함할 수 있고, 복수의 수동 소자들의 일단에 각각 연결된 복수의 스위치들을 포함할 수 있다. 상기 복수의 스위치들 각각은 적어도 하나의 테스트 제어 신호(EL_CTRL)에 따라 자신에 연결된 수동 소자를 외부 루프백 경로(1260)에 포함시키거나 제외시킬 수 있다. 상기 복수의 수동 소자들은 저항을 포함할 수 있고, 캐패시터를 포함할 수 있다. 구체적으로는, 복수의 수동 소자들은 외부 루프백 경로(1260)에 병렬 연결된 하나 이상의 저항을 포함할 수도 있다. 또는, 복수의 수동 소자들은 외부 루프백 경로(1260)와 접지 사이에 연결된 하나 이상의 캐패시터를 포함할 수도 있다. 뿐만 아니라, 내장형 외부 루프백 회로(1240)는 도 10a 내지 10b 및 11a 내지 11b에 개시된 채널 모델 회로들 중 하나를 포함할 수도 있다.

도 15a를 참조하면, 직렬 통신 인터페이스 회로(1200)의 차동 출력 포트(TXP, TXN) 및 차동 입력 포트(RXP, RXN)는 전자 장치(1000) 내부에 존재할 수 있다. 또한 도 15b를 참조하면, 직렬 통신 인터페이스 회로(1200)의 차동 출력 포트(TXP, TXN) 및 차동 입력 포트(RXP, RXN)는 전자 장치(1000) 외부에 노출될 수 있다.

도 16은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로(1200)를 포함하는 전자 장치(1000)를 나타낸다. 전자 장치(1000)는 k개(단, k는 2 이상의 자연수)의 직렬 통신 인터페이스 회로(1200_1~1200_k)를 포함할 수 있고, 컨트롤러(1400)를 포함할 수 있다.

컨트롤러(1400)는 각각의 직렬 통신 인터페이스 회로(1200_1~1200_k)를 각각의 직렬 통신 요건(requirement)에 따라 테스트하기 위해 직렬 통신 인터페이스 회로(1200_1~1200_k)에 각각 테스트 설정 신호(TST_SETUP_1~TST_SETUP_k)를 제공할 수 있다. 상기 각각의 직렬 통신 요건은 각각의 직렬 통신 인터페이스 회로에 요구되는 사양에 따라 결정되는 요건일 수도 있고, 각각의 직렬 통신 인터페이스 회로에 요구되는 등급에 따라 결정되는 요건일 수도 있고, 그 외의 요인에 의해 결정되는 요건일 수도 있다. 각각의 직렬 통신 인터페이스 회로(1200_1~1200_k)는 테스트 모드에서 테스트의 결과를 나타내는 최종 결과 신호(RESULT_1~RESULT_k)를 컨트롤러(1400)에 제공할 수 있다.

각각의 직렬 통신 인터페이스 회로(1200_1~1200_k)는 외부 루프백 경로(1260_1~1260_k)를 형성하는 내장형 외부 루프백 회로를 포함할 수 있다. 내장형 외부 루프백 회로의 구성 및 동작에 관한 설명은 도 3, 도 7 및 도 9a 내지 11b를 참조해 설명된 바와 동일한 것으로 이해될 수 있을 것이다.

또한, 각각의 직렬 통신 인터페이스 회로(1200_1~1200_k)는 도 12를 참조해 설명된 바와 유사하게 송신기, 수신기, 패턴 생성기 및 패턴 비교기를 더 포함할 수 있다. 이에 대한 구체적인 설명은 도 12를 참조해 설명된 바와 동일한 것으로 이해될 수 있을 것이다.

도 17은 본 개시의 예시적 실시예에 따라 직렬 통신 인터페이스 회로(2462)를 포함하는 시스템(2000)을 예시적으로 보여주는 블록도이다.

도 17을 참조하면, 시스템(2000)은 호스트(2200)와 스토리지 장치(2400)를 포함할 수있다. 스토리지 장치(2400)는, 메모리 시스템 또는 스토리지 시스템으로 지칭될 수도 있고, 신호 커넥터(2001), 복수의 불휘발성 메모리들(2420_1~2420_n), 버퍼 메모리(2440) 및 컨트롤러(2460)를 포함할 수 있다. 예를 들어, 컨트롤러(2460)는 메모리 컨트롤러 또는 스토리지 컨트롤러로 지칭될 수 있다.

스토리지 장치(2400)는 신호 커넥터(2001)를 통해 호스트(2200)와 신호(SIG)를 주고 받을 수 있다. 호스트(2200) 및 스토리지 장치(2400)는 전기적 신호 및/또는 광신호를 통해서 통신할 수 있고, 비제한적인 예시로서, UFS(Universal Flash Storage), SATA(Serial Advanced Technology Attachment), SATAe(SATA express), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCIe(Peripheral Component Interconnect express), NVMe(Non-Volatile Memory Express), AHCI(Advanced Host Controller Interface) 또는 이들의 조합을 통해서 통신할 수 있다.

컨트롤러(2460)는 호스트(2200)로부터 수신된 신호(SIG)에 응답하여 복수의 불휘발성 메모리들(2420_1~2420_n)을 제어할 수 있다. 컨트롤러(2460)는 데이터 송수신을 위한 직렬 통신 인터페이스 회로(2462)를 포함할 수 있고, 직렬 통신 인터페이스 회로(2462)는 테스트 모드에서 외부 루프백 경로를 형성하는 내장형 외부 루프백 회로를 포함할 수 있다. 예를 들면, 직렬 통신 인터페이스 회로(2462)는, UFS, SATA, SATAe, SCSI, SAS, PCIe, NVMe, AHCI 등과 같은 통신 인터페이스를 제공하는 동시에, 그러한 통신 인터페이스에서 외부 루프백 경로를 형성하는 내장형 외부 루프백 회로를 포함할 수 있다. 버퍼 메모리(2440)는 스토리지 장치(2400)의 버퍼 메모리로 동작할 수 있다.

각각의 불휘발성 메모리들(2420_1~2420_n)은 메모리 셀 어레이를 포함할 수 있고, 메모리 셀 어레이는 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 페이지들로 나뉠 수 있으며, 페이지 각각은 불휘발성 메모리 셀들, 예컨대, 적어도 하나의 NAND 플래시 메모리 셀을 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

제1 병렬 데이터를 제1 직렬 데이터로 변환하고, 상기 제1 직렬 데이터를 출력 포트를 통해서 송신하는 송신기;
입력 포트를 통해서 제2 직렬 데이터를 수신하고, 상기 제2 직렬 데이터를 제2 병렬 데이터로 변환하는 수신기;
적어도 하나의 테스트 제어 신호를 생성하는 테스트 컨트롤러; 및
테스트 모드에서, 상기 출력 포트 및 상기 입력 포트 사이에서 상기 적어도 하나의 테스트 제어 신호에 기초하여 채널 모델을 포함하는 외부 루프백(loopback) 경로를 형성하는 내장형 외부 루프백 회로를 포함하는 직렬 통신 인터페이스 회로.
제1항에 있어서,
상기 내장형 외부 루프백 회로는,
상기 출력 포트에 연결되고, 상기 테스트 모드에서 턴-온 되는 제1 격리 스위치;
상기 입력 포트에 연결되고, 상기 테스트 모드에서 턴-온 되는 제2 격리 스위치; 및
상기 제1 및 제2 격리 스위치와 연결되고, 상기 채널 모델을 제공하는 채널 모델 회로를 포함하는 것을 특징으로 하는 직렬 통신 인터페이스 회로.
제2항에 있어서,
상기 채널 모델 회로는, 상기 적어도 하나의 테스트 제어 신호에 기초하여 복수의 채널 모델들 중 하나를 제공하는 것을 특징으로 하는 직렬 통신 인터페이스 회로.
제2항에 있어서,
상기 채널 모델 회로는,
복수의 수동 소자들; 및
상기 복수의 수동 소자들의 일단들에 각각 연결된 복수의 스위치들을 포함하고,
상기 복수의 스위치들 각각은, 상기 적어도 하나의 테스트 제어 신호에 따라 자신에 연결된 수동 소자를 상기 외부 루프백 경로에 포함시키거나 제외시키는 것을 특징으로 하는 직렬 통신 인터페이스 회로.
제4항에 있어서,
상기 복수의 수동 소자들은, 상기 외부 루프백 경로에 병렬 연결된 적어도 하나의 저항을 포함하는 것을 특징으로 하는 직렬 통신 인터페이스 회로.
제4항에 있어서,
상기 복수의 수동 소자들은, 상기 외부 루프백 경로 및 접지 사이에 연결된 적어도 하나의 캐패시터를 포함하는 것을 특징으로 하는 직렬 통신 인터페이스 회로.
제1항에 있어서,
상기 테스트 모드에서, 테스트 패턴에 기초해 상기 제1 병렬 데이터를 생성하여 상기 송신기에 제공하는 패턴 생성기; 및
상기 테스트 모드에서, 상기 테스트 패턴에 기초해 생성된 상기 제1 병렬 데이터 및 상기 제2 병렬 데이터를 비교함으로써 테스트 결과 신호를 생성하는 패턴 비교기를 더 포함하는 직렬 통신 인터페이스 회로.
제1항에 있어서,
상기 출력 포트는 차동 출력 포트이고,
상기 송신기는 상기 제1 직렬 데이터를 상기 차동 출력 포트를 통해서 차동 신호로 출력하는 드라이버를 포함하고,
상기 입력 포트는 차동 입력 포트이고,
상기 수신기는 상기 제2 직렬 데이터를 상기 차동 입력 포트를 통해서 차동 신호로 입력받는 수신 아날로그 프론트 엔드를 포함하고,
상기 내장형 외부 루프백 회로는, 차동 신호의 양 신호라인들에 대칭적인 구조의 채널 모델을 포함하는 외부 루프백 경로를 형성하는 것을 특징으로 하는 직렬 통신 인터페이스 회로.
적어도 하나의 직렬 통신 인터페이스 회로; 및
상기 적어도 하나의 직렬 통신 인터페이스 회로의 직렬 통신 요건(requirement)에 따라 상기 적어도 하나의 직렬 통신 인터페이스 회로를 테스트하기 위해 상기 적어도 하나의 직렬 통신 인터페이스 회로에 테스트 설정 신호를 제공하는 컨트롤러를 포함하고,
상기 적어도 하나의 직렬 통신 인터페이스 회로는,
제1 직렬 데이터를 출력하는 출력 포트;
제2 직렬 데이터를 수신하는 입력 포트;
상기 테스트 설정 신호에 응답하여 적어도 하나의 테스트 제어 신호를 생성하는 테스트 컨트롤러; 및
테스트 모드에서, 상기 출력 포트 및 상기 입력 포트 사이에서 상기 적어도 하나의 테스트 제어 신호에 기초하여 채널 모델을 포함하는 외부 루프백 경로를 형성하는 내장형 외부 루프백 회로를 포함하는 것을 특징으로 하는 전자 장치.
제9항에 있어서,
상기 내장형 외부 루프백 회로는,
상기 출력 포트에 연결되고, 상기 테스트 모드에서 턴-온 되는 제1 격리 스위치;
상기 입력 포트에 연결되고, 상기 테스트 모드에서 턴-온 되는 제2 격리 스위치; 및
상기 제1 및 제2 격리 스위치와 연결되고 상기 채널 모델을 제공하는 채널 모델 회로를 포함하는 것을 특징으로 하는 전자 장치.