KR20180118652A

KR20180118652A - 수신 신호 강도 표시를 위한 자동 이득 제어

Info

Publication number: KR20180118652A
Application number: KR1020187025164A
Authority: KR
Inventors: 워너 발라츠; 미카엘 자게빌; 토마스 잰츠; 마틴 피셔; 다니엘 모저; 잰 크노프
Original assignee: 아트멜 코포레이션
Priority date: 2016-03-04
Filing date: 2017-03-03
Publication date: 2018-10-31
Also published as: US10158336B2; WO2017152145A1; KR102390250B1; TW201806315A; JP7176952B2; JP2019513316A; EP3424144A1; CN108702138B; CN108702138A; US20180041179A1; US9729119B1; EP3424144B1

Abstract

일부 구현들에서, 자동 이득 제어(AGC) 회로는: 선행 분할기 회로 설정에 따라 입력 신호를 선행 분할하고 선행 분할된 신호를 출력하도록 동작가능한 선행 분할기 회로; 선행 분할된 신호를 선행 증폭하고 선행 증폭된 신호를 출력하도록 동작가능한 선행 증폭기; 후행 분할기 회로 설정에 따라 선행 증폭된 신호를 후행 분할하도록 동작가능한 후행 분할기 회로; 후행 분할된 신호로부터 디지털 데이터 스트림을 생성하도록 동작가능한 아날로그-디지털 변환기(ADC); 로직을 포함하고, 로직은 디지털 데이터 스트림을 샘플링하고; 샘플링된 데이터 스트림에 기초하여 선행 분할기 회로 설정 및 후행 분할기 회로 설정을 결정하고; 결정된 설정들에 기초하여 선행 분할기 회로 및 후행 분할기 회로를 설정하고; 선행 분할기 회로 설정 및 후행 분할기 회로 설정에 기초하여 수신 신호 강도 값을 생성하도록 동작가능하다.

Description

수신 신호 강도 표시를 위한 자동 이득 제어

본 개시내용의 요지는 일반적으로 자기장들의 수신 신호 강도를 결정하는 것에 관한 것이다.

강제된 전자기장 또는 순수 자기장의 수신 신호 강도 표시자(received signal strength indicator)(RSSI)는 차량에 위치된 송신기와 전자 열쇠(key fob)에 위치된 수신 시스템 사이의 거리를 결정하기 위해 차량 액세스 또는 패시브-엔트리-고(passive-entry-go)(PEG) 시스템들에 사용될 수 있다. RSSI는 안테나 또는 코일에 의해 전자기장 또는 순수 자기장으로부터 변형되는 연속 파형(continuous waveform)(CW) 신호의 전압을 측정하는 것에 의해 결정될 수 있다. CW 신호가 왜곡에 의해 손상되는 경우, CW 신호의 일정한 엔벨로프(envelope)가 변하기 시작하여, 부정확한 RSSI 정보 및 부정확한 거리 측정을 초래한다.

일부 구현들에서, 자동 이득 제어(automatic gain control)(AGC) 회로는: 선행 분할기(pre-divider) 회로 설정에 따라 입력 신호를 선행 분할(pre-divide)하고 선행 분할된 신호를 출력하도록 동작가능한 선행 분할기 회로; 선행 분할된 신호를 선행 증폭(pre-amplify)하고 선행 증폭된 신호를 출력하도록 동작가능한 선행 증폭기(pre-amplifier); 후행 분할기(post-divider) 회로 설정에 따라 선행 증폭된 신호를 후행 분할(post-divide)하도록 동작가능한 후행 분할기 회로; 후행 분할된 신호로부터 디지털 데이터 스트림을 생성하도록 동작가능한 아날로그-디지털 변환기(analog-to-digital converter)(ADC); 및 로직을 포함하고, 그 로직은: 디지털 데이터 스트림을 샘플링하고; 샘플링된 데이터 스트림에 기초하여 선행 분할기 회로 설정 및 후행 분할기 회로 설정을 결정하고; 결정된 설정들에 기초하여 선행 분할기 회로 및 후행 분할기 회로를 설정하고; 선행 분할기 회로 설정 및 후행 분할기 회로 설정에 기초하여 수신 신호 강도 값을 생성하도록 동작가능하다.

일부 구현들에서, 자동 이득 제어(AGC) 회로에 의해 수행되는 AGC의 방법은: 선행 분할기 회로에 의해, 선행 분할기 회로 설정에 따라 입력 신호를 선행 분할하고 선행 분할된 신호를 출력하는 단계; 선행 증폭기에 의해, 선행 분할된 신호를 선행 증폭하고 선행 증폭된 신호를 출력하는 단계; 후행 분할기 회로에 의해, 후행 분할기 회로 설정에 따라 선행 증폭된 신호를 후행 분할하는 단계; 아날로그-디지털 변환기(ADC)에 의해, 후행 분할된 신호로부터 디지털 데이터 스트림을 생성하는 단계; 디지털 데이터 스트림을 샘플링하는 단계; 샘플링된 디지털 데이터 스트림에 기초하여 선행 분할기 회로 설정 및 후행 분할기 회로 설정을 결정하는 단계; 결정된 설정들에 기초하여 선행 분할기 회로 및 후행 분할기 회로를 설정하는 단계; 및 선행 분할기 회로 설정 및 후행 분할기 회로 설정에 기초하여 수신 신호 강도 값을 생성하는 단계를 포함한다.

도 1은 실시예에 따른, RSSI에 대한 예시적인 AGC 회로의 블록도이다.
도 2는 실시예에 따른, 예시적인 선행 분할기 회로의 개략도이다.
도 3은 실시예에 따른, 예시적인 선행 증폭기 회로의 개략도이다.
도 4는 실시예에 따른, 예시적인 후행 분할기 회로의 개략도이다.
도 5는 실시예에 따른, 예시적인 후행 증폭기의 개략도이다.
도 6은 실시예에 따른, 예시적인 서브레인징(subranging) 아날로그-디지털 변환기(ADC)의 개략도이다.
도 7은 실시예에 따른, 자동 오프셋 보상 모드에서 동작하는 도 6의 서브레인징 ADC의 예시적인 파형들을 예시한다.
도 8 및 도 9는 실시예에 따른, 자동 오프셋 보상 프로세스 후의 도 6의 서브레인징 ADC의 예시적인 동작 모드를 예시한다.
도 10 및 도 11은 실시예에 따른, 예시적인 제로 비교기를 예시한다.
도 12 내지 도 20은 실시예에 따른, 예시적인 디지털 제어 회로를 예시한다.
도 21 내지 도 26은 실시예에 따른, AGC 회로 성능을 예시한다.
도 27은 실시예에 따른, AGC 회로에 의해 수행되는 예시적인 프로세스의 흐름도이다.

예시적인 시스템

도 1은 실시예에 따른, 수신된 RSSI에 대한 예시적인 디지털 AGC 회로(100)의 블록도이다. AGC 회로(100)는 CW 입력 신호들(AX_P, AX_N)의 엔벨로프의 고속 추적을 가능하게 한다. AGC 회로(100)는 단일 종단 구성 또는 대칭 구성으로 구현될 수 있다. 도시된 실시예에서, AGC 회로(100)는 대칭 구성으로 구현되고 AX_P, AX_N은 각각 포지티브(P) 및 네거티브(N) 대칭 CW 입력 신호들이다. 후속하는 도면들에서, 회로부의 P측만이 도시된다. 대칭 구성의 경우, N측은 접지 라인에서 포지티브측 회로부를 미러링하는 것에 의해 보완된다. AGC 회로(100)는 단일 RSSI AGC 채널 X를 위한 것이다. 실시예에서, CW 입력 신호들은, 예를 들어, 안테나 또는 코일일 수 있는 트랜스듀서(108)에 의해 전자기장 또는 순수 자기장으로부터 변형된다.

실시예에서, AGC 회로(100)는 선행 분할기 회로(101), 선행 증폭기(102), 후행 분할기 회로(103), 후행 증폭기(post-amplifier)(104), 제로 비교기(105), 서브레인징 ADC(106) 및 RSSI 채널 로직(107)을 포함한다. 이들 컴포넌트들 각각은 후속하는 설명에서 상세히 설명될 것이다.

AGC 회로(100)는, 다음의 것을 포함하지만 이들로 제한되지 않는, RSSI 값들을 생성하기 위한 다른 시스템들 및 방법들보다 수 개의 이점들을 제공한다: I) 분할기 및 증폭기는 선행 분할기, 선행 증폭기, 후행 분할기 및 후행 증폭기의 체인으로 파티셔닝되어 CNR 및 INL을 개선시켜서 그에 따라 측정 정확도를 개선시키는 것; ii) 선행 분할기 탭이 CW 입력 신호들이 정의된 레벨에 도달할 때까지 미변경된 채로 있어서 선행 분할기 감쇠로 인한 노이즈가 증가되지 않지만 CW 입력 신호들은 증가하는 것; iii) 저 CW 입력 신호들의 경우, 선행 분할기 회로가 후행 분할기 회로에 의한 추가의 전압 분할을 경험하기에 앞서 저 CW 입력 신호들이 증폭되도록 하는 바이패스 설정을 포함하는 것; iv) 선행 분할기 회로가 코일에서 직접 동작하고 그것이 기생 커패시턴스들에 의해 로딩되는 적은 수의 탭들로 동작하기 때문에 높은 임피던스를 갖는 것; v) 저 노이즈 및 고 선형성을 위해 회로 파라미터들을 조정하기 위한 보다 높은 자유도; vi) 비교기에 기초하는 피드백 대신에 피드백 경로에서의 서브레인징 ADC, 이는 동일한 측정 주기에서 보다 많은 측정 값들을 평균화하여 보다 양호한 정확도를 발생시키는 것을 가능하게 하도록 고속 엔벨로프 추적(고속 측정 업데이트 레이트)을 제공함; vii) 진폭 변조 신호의 캡처를 가능하게 하는 것; 그리고 viii) 정착 시간 지속기간(settling time duration)이 보다 짧고 보다 양호하게 정의되는 것.

예시적인 선행 분할기 회로

도 2는 실시예에 따른, 예시적인 선행 분할기 회로(101)의 개략도이다. 선행 분할기 회로(101)는 단일 종단 또는 대칭 구성의 저항성 분할기를 사용하여 강한 CW 입력 신호를 감쇠시킨다. 논의의 명확성을 위해, AX_P<pre_div_in_p>를 프로세싱하기 위한 포지티브측만이 도 2에 도시된다. 선행 분할기 회로(101)는, 스위치들에 의해 멀티플렉서(MUX)(203)의 출력에 선택적으로 커플링되는 4개의 탭 포인트들을 제공하기 위해 직렬로 커플링되는 다수의 저항성 요소들을 포함하는 저항성 분할기(200)를 포함한다. 다른 실시예들에서, 용량성 분할기 또는 저항성/용량성 래더 네트워크는 저주파수 CW 입력 신호들을 분할하는 데 사용될 수 있고, PI 또는 TEE 감쇠기는 고주파수 CW 입력 신호들을 분할하는 데 사용될 수 있다.

MUX(203)는 디코딩된 설정(pre_div)에 따라 하나의 탭 포인트를 활성화시키는 디코더(도시되지 않음) 및 일련의 스위치들을 포함한다. 실시예에서, pre_div는 도 1의 RSSI 채널 로직(107)에 의해 제공되는 제어 워드(pre_div<1:0>)이다. MUX(203)는 약한 CW 입력 신호들의 분할을 바이패스하기 위한 바이패스 스위치를 또한 포함한다. MUX(203)의 출력(pre_div_out_p)은 분할된 AX_P, 또는 선행 분할기 회로(101)가 바이패스 모드에서 구성되는 경우에는 미분할된 AX_P이다. 저항성 분할기(200)가 4개의 탭 포인트들을 포함하는 것으로 도시되어 있지만, 적절한 수의 저항성 요소들을 사용하고 이에 따라 pre_div를 사이징하는 것에 의해 임의의 원하는 수의 탭 포인트들이 저항성 분할기(200)에 사용될 수 있다. 일부 구현들에서, 감쇠의 레인지(range)는 식 [1]에 의해 제공된다:

예시적인 선행 증폭기

도 3은 실시예에 따른, 예시적인 선행 증폭기(102)의 개략도이다. 선행 증폭기(102)는 단일 종단 또는 대칭 구성으로 구현될 수 있는 저 노이즈, 고 선형성 이득 증폭기이다. 선행 증폭기(102)는 고정 이득을 갖는 하나 이상의 스테이지들을 포함할 수 있다. 선행 증폭기(102)의 입력 임피던스는 노이즈를 감소시키기 위해 안테나 임피던스에 정합될 수 있다. 실시예에서, 선행 증폭기(102)는 연산 증폭기(300) 및 그 연산 증폭기(300)의 출력들에 커플링되는 커패시터들(301a, 301b)을 포함하여 (예를 들어, 후행 분할기(103)에 의해) 선행 증폭기(102)가 저항성으로 로딩될 때 DC 디커플링(decoupling)을 제공할 수 있다. 고주파수 신호들의 경우, 선행 증폭기(300)는 주파수 변환 회로로 대체될 수 있다. 선행 증폭기 이득은 식 [2]에 의해 제공된다:

예시적인 후행 분할기 회로

도 4는 실시예에 따른, 예시적인 후행 분할기 회로(103)의 개략도이다. 후행 분할기 회로(103)는 단일 종단 또는 대칭 구성으로 구현될 수 있다. 도 400은 P측 회로부만을 도시한다. 후행 분할기 회로(103)는 저항성 분할기(400)를 사용하여 측정 목적들을 위해 선행 증폭기(300)의 출력을 감쇠시킨다. 저항성 분할기(400)는, 스위치들에 의해 멀티플렉서(MUX)(402)의 출력에 선택적으로 커플링되는 256개의 탭 포인트들을 제공하기 위해 직렬로 커플링되는 다수의 저항성 요소들을 포함한다. 후행 분할기(103) 내의 디코더(도시되지 않음)는 설정한 post_div에 따라 하나의 탭 포인트를 활성화시킨다. 실시예에서, post_div는 RSSI 채널 로직(107)에 의해 제공되는 제어 워드(post_div<7:0>)일 수 있다. 후행 분할기 회로(103)는 약한 CW 입력 신호들을 바이패스하기 위한 바이패스 스위치를 또한 포함한다. 다른 실시예들에서, 용량성 분할기, 저항성/용량성 래더 네트워크는 저주파수 CW 입력 신호들을 분할하는 데 사용될 수 있고, PI 또는 TEE 감쇠기는 고주파수 CW 입력 신호들을 분할하는 데 사용될 수 있다. 저항성 분할기(400)가 256개의 탭들을 포함하는 것으로 도시되어 있지만, 적절한 수의 저항성 요소들을 사용하고 이에 따라 선택 신호를 사이징하는 것에 의해 임의의 원하는 수의 탭들이 저항성 분할기(200)에 사용될 수 있다.

실시예에서, 후행 분할기 비율

는 후행 분할기 입력 전압(V _{post_div_in} )과 후행 분할기 출력 전압(V _{post_div_out_p} )의 비율의 대수(logarithm)를 취하는 것에 의해 결정될 수 있고, 여기서 후행 분할기 비율

는 다음의 것에 의해 제공된다:

여기서 베이스(base) B는 측정 분해능을 결정한다(예를 들어, B=1.02345). 다른 실시예에서, 다른 후행 분할기 비율이 사용되어 상이한 측정 분해능들을 달성할 수 있다(예를 들어, 세제곱근(cubic root)).

예시적인 후행 증폭기 회로

도 5는 실시예에 따른, 예시적인 후행 증폭기(104)의 개략도이다. 후행 증폭기(104)는 단일 종단 또는 대칭 구성으로 구현될 수 있는 저 노이즈, 고 선형성 이득 증폭기이다. 후행 증폭기(104)는 고정 이득을 갖는 하나 이상의 스테이지들을 포함할 수 있다. 후행 증폭기(104)의 입력 임피던스는 노이즈를 감소시키기 위해 후행 분할기 임피던스에 정합될 수 있다. 실시예에서, 후행 증폭기(104)는, 낮은 총 평균 제곱근(root-mean-square)(RMS) 노이즈를 달성하기 위해 대역폭을 제한하기 위한 대역 통과 필터(501)에 커플링되는 출력을 갖는 연산 증폭기(500)를 포함할 수 있다. 대역 통과 필터(501)는 AGC 루프의 고속 연산을 가능하게 하기 위해 낮은 그룹 딜레이를 나타내도록 구성될 수 있다. 대역 통과 필터(501)는 그 자신의 블록에 위치되거나 또는 저항성-용량성(RC) 로딩(저역 통과) 및 용량성 직렬 피드백(고역 통과)에 의해 이득 스테이지들로 분산될 수 있다. 후행 증폭기 이득은 식 [5]에 의해 제공된다:

예시적인 서브레인징 ADC 및 제로 비교기 회로

도 6은 실시예에 따른, 예시적인 서브레인징 아날로그-디지털 변환기(ADC)(106)의 개략도이다. 도시된 실시예에서, ADC(106)는 자동 오프셋 보상을 이용하는 5-비트 플래시 ADC이다. 다른 실시예에서, 연속 근사(successive approximation)(SAR) ADC가 사용될 수 있다. 도시된 실시예에서, ADC(106)는 유니폴라 구성으로 동작하여 컴포넌트들(예를 들어, 비교기들)의 수를 감소시키는 것에 의해 칩 사이즈를 감소시킨다. 다른 실시예에서, 바이폴라 구성이 사용될 수 있다. 도시된 실시예에서, ADC(106)는 앞선 후행 증폭기(104)에 DC 커플링된다. 다른 실시예에서, ADC(106) 및 후행 증폭기(104)는 DC 디커플링될 수 있다.

도 6을 참조하면, ADC(106)는 기준 전압 스테이지(601) 및 비교기 스테이지(602)를 포함한다. 기준 전압 스테이지(601)는 비교기 스테이지(602)에서의 비교기들(603_0 내지 603_n)(예를 들어, n=31)에 대한 기준 전압들(Vref_0 내지 Vref_n)을 생성한다. 도 6의 예시적인 실시예에서, n+1개의 비교기들이 있고 비교기(603_0) 및 비교기(603_n)만이 도시된다. 기준 전압 스테이지(601)는, DC 기준(dc_ref)에 커플링되는 비반전 입력, 및 저항(605)(RDC) 양단에서 발생하는 오프셋 전압(VDC)에 커플링되는 반전 입력을 갖는 연산 증폭기(604)를 포함한다. 연산 증폭기(604)의 전압 출력은 피드백 루프에서 제어되는 오프셋 전압 VDC를 생성하기 위한 저항기(605) 및 기준 전압들을 생성하기 위한 저항성 요소들(R0...Rn)(예를 들어, R0 내지 R31)을 포함하는 저항성 래더(606)에 작용하는 전압 제어된 전류 소스(610)를 스티어링한다.

비교기들(603_0 내지 603_n) 각각의 제1 입력은 대응하는 직렬 스위치들(607_0 내지 607_n)에 의해 ADC 입력(adc_in_n)에 커플링된다. 각각의 비교기(603_0 내지 603_n)의 제2 입력은 저항성 래더(606)의 탭 포인트에 커플링된다. 직렬 스위치들(607_0 내지 607_n)은 RSSI 채널 로직(107)에 의해 생성되는 오프셋 보상 인에이블 신호(offset_comp_enable)에 의해 제어된다. 병렬 스위치들(608_0 내지 608_n)은 비교기들(603_0 내지 603_n)의 입력들을 함께 커플링하여, 오프셋 전압들이 비교기들(603_0 내지 603_n)의 출력들에 나타나게 한다. 비교기들(603_0 내지 603_n)의 출력들은 보상된 RSSI 값들(comp_rssi_0 내지 comp_rssi_n)이고, 이 값들은 오프셋 보상 로직(609)에 입력된다.

실시예에서, 오프셋 보상 로직(609)은, 비교기들(603_0 내지 603_n)의 출력들로부터 수신되는 보상된 RSSI 값들(comp_rssi_0 내지 comp_rssi_n)에 기초하여 비교기들(603_0 내지 603_n)에 대한 오프셋 교정 신호들(offset_cal_0 내지 offset_cal_n)을 생성하기 위한 회로부를 포함한다. 예를 들어, 오프셋 보상 모드 동안, 직렬 스위치들(607_0 내지 607_n)은 개방되어 비교기들(603_0 내지 603_n)을 ADC 입력(adc_in_n)으로부터 연결해제하고 병렬 스위치들(608_0 내지 608_n)은 폐쇄되어 비교기들(603_0 내지 603_n)의 입력들을 함께 단락시킨다. 이는 전압 오프셋들이 비교기들(603_0 내지 603_n)의 출력들에 나타나게 한다. 전압 오프셋들에 기초하여 오프셋 교정 값들(offset_cal_0 내지 offset_cal_n)을 생성 및 제공하기 위한 회로부를 포함하는 오프셋 보상 로직(609)에 전압 오프셋들이 입력된다. 오프셋 교정 값들은 오프셋 전압들을 보상하는 데 사용된다. 오프셋 보상이 완료될 때, 오프셋 보상 로직(609)은, 도 1에 도시된 바와 같이, RSSI 채널 로직(107)에 전송되는 오프셋 보상 준비 신호(offset_comp_ready)를 생성한다. 오프셋 보상 로직(609)은 RSSI 채널 로직(107)에 의해 생성되는 오프셋 보상 클록(offset_comp_clk)에 커플링된다.

도 7은 실시예에 따른, 자동 오프셋 보상 모드에 관련된 예시적인 파형들을 예시한다. 임의의 측정이 시작될 수 있기 전에, 직렬 스위치들(607_0 내지 606_n)에 의해 adc_in_n으로부터 비교기들(603_0 내지 603_n)의 입력들을 디스에이블하고 각각의 비교기(603_0 내지 603_n)에 대해 양측 모두의 입력들을 신호 offset_comp_enable을 통해 병렬 스위치들(608_0 내지 608_n)에 의해 Vref_x에 연결하는 것에 의해 오프셋 보상이 수행된다. 비교기들(603_0 내지 603_n) 각각은 신호 offset_cal_x<n:0>을 통해 불균형을 강제시키는 것에 의해 특정 레인지(예를 들어, +/- 40mV) 내에서 그의 입력들 사이의 인위적 오프셋 전압을 프로그래밍하는 능력을 갖는다. 인위적 오프셋 전압의 스텝 폭(step width)은 이진(binary) 가중된다(예를 들어, 40, 20, 10, 5, 2.5 및 1.25 mV). 오프셋 보상 로직(609)은 신호 offset_comp_enable에 의해 활성화되는 연속 근사 프로시저를 사용하여 보상 프로세스 흐름을 제어한다. 각각의 비교기(603_0 내지 603_n)에 대해, 가장 큰 스텝이 신호 offset_comp_clk의 제1 하강 에지로 (예를 들어, offset_cal_x<5>를 통해) 활성화된다. 제2 하강 에지 offset_cal_x<5>는 비교기 출력이 논리적으로 하이(high)로 유지되는 경우 하이로 유지되고, 그렇지 않으면 그것은 논리적으로 로우(low)로 다시 설정되고 offset_comp_ready가 클리어될 때까지 offset_cal_x<5>의 상태가 래치된다. 이 오프셋 보상 프로시저는 순차적인 방식으로 다음의 보다 낮은 offset_cal_x 비트들에 대해 반복된다. 모든 offset_cal_x 비트들이 프로세싱되는 경우, 신호 플래그 offset_comp_ready가 설정된다.

도 8 및 도 9는 실시예에 따른, 오프셋 보상 프로세스 후의 도 6의 서브레인징 ADC(106)의 예시적인 동작 모드를 예시한다. 오프셋 보상 프로세스가 종료된 후의 동작 모드에서, 단락된 병렬 스위치들(608_0 내지 608_n)은 개방되고 직렬 스위치들(607_0 내지 607_n)은 폐쇄된다. 입력 신호 adc_in_n의 진폭에 의해 기준 전압들(Vref_0 내지 Vref_n)이 초과되는 모든 비교기들(603_0 내지 603_n)은 논리적 하이로 설정된다. 실시예에서, 비교기 출력 신호들 comp_rssi<n:0>은 adc_in_n의 순시 진폭 값(instantaneous amplitude value)(단지 양자화)에 관련된 서모미터 코드(thermometer code)들의 양자화된 데이터 스트림이다. 서모미터 코드들의 샘플링은 RSSI 채널 로직(107)에서 수행된다.

기준 전압 스테이지(601)는 피드백 루프에서 동작하는 연산 증폭기(604) 및 저항성 래더(606)에 피딩하는 전압 제어된 전류 소스(609)를 포함한다. 가장 낮은 저항기(R0) 양단의 Vdc가 감지되고, 신호 입력 dc_ref를 통해 후행 증폭기(104)에 의해 제공되는 Vdc_ref와 비교된다. 양측 모두의 전위들 사이의 전압 차이는 정착 시간 후에 동작 전류가 저항기(R_DC) 양단에 전압 강하를 발생시키는 방식으로 전류 소스(610)를 제어하는데, 이때 Vdc=Vdc_ref이다. 기준 전압들 Vref_x는 이 동작 전류 및 상이한 탭 포인트들에 대한 분할기 비율들에 기초한다. 분할기 비율들은 후행 분할기 비율들(예를 들어, 대수 타입)과 정합하도록 선택된다. 이 실시예에서, Vref_15에서 5-비트 서브레인징 ADC(106)를 사용하면, AGC 루프는 후행 분할기 정정이 발생하지 않는 그의 평형 상태에서 동작한다:

분할기 비율은 CW 입력 신호의 상대적 변화로부터 도출된다:

이때 베이스 B는 후행 분할기 회로(103)에 대해 선택된 값이다(예를 들어, 예를 들면 B=1.02345).

AGC 루프 평형 이후의 AC 전압들의 경우, Vac가 정확도의 이유로 평형에 가깝고 속도의 이유로 비선형적으로 스텝핑되는 경우, 후행 분할기 정정이 선형적으로 스텝핑된다. 도 8 및 도 9를 참조하면, 예시적인 후행 분할기 정정 워드들이 식 [8]에 의해 제공된다:

이때 x=15는 이 예에서 평형 상태이다.

후행 분할기 정정 워드(post_div_corr)는 서브레인징 ADC(106)로부터 전달된 신호 comp_rssi<31:0>(32개의 비교기들을 가정함)에 기초하여 RSSI 채널 로직(107)에서 계산되지만, AGC 회로(100)의 전체 기능성을 더 명확하게 하기 위해 여기에 도입되었다.

도 10은 실시예에 따른, 예시적인 제로 비교기(105)를 예시한다. 임의의 측정이 시작될 수 있기 전에 오프셋 보상된 제로 비교기(105)는 서브레인징 ADC 비교기들(603_0 내지 603_n)에 병렬이다(도시되지 않음). 동작 동안, 후행 증폭기(104)의 대칭 AC 출력 신호는, 도 1에 도시된 바와 같이, 제로 비교기(105)의 P 및 N 입력들에 연결된다. 출력 신호 comp_zero의 포지티브 에지는, 도 11에 도시된 바와 같이, 그의 입력에서의 대칭 AC 신호의 제로 페이즈(zero phase)를 나타낸다.

예시적인 RSSI 채널 로직 회로

도 1을 다시 참조하면, RSSI 채널 로직(107)은 AGC 회로(100) 내의 수 개의 기능들을 이행한다. RSSI 채널 로직(107)은 서브레인징 ADC(106)로부터 전달되는 양자화된 데이터 스트림 comp_rssi<n:0>을 샘플링하고 그 내부에서 피크 값을 발견하는 것에 의해 피크 검출을 수행한다. RSSI 채널 로직(107)은 검출된 피크 값에 따라 선행 분할기 회로(101) 및 후행 분할기 회로(103)의 설정들을 제어한다. RSSI 채널 로직(107)은 RSSI 결과 워드들 rssi<k:0>을 계산하고 RSSI 결과 워드들을 결과 레지스터들 또는 추가의 계산 유닛들(예를 들어, 평균화 유닛들)로 스트리밍한다. RSSI 채널 로직(107)은 마스터 클록 rssi_clk로부터 도출된 클록들(예를 들어, offset_comp_clk)을 제공한다. RSSI 채널 로직(107)은, 전체 측정 흐름을 제어하고 정정 프로시저를 제공하고 마스터 상태 머신으로의 통신을 핸들링하기 위한 상태 머신을 포함한다.

도 12 및 도 13은 실시예에 따른, 도 1의 RSSI 채널 로직(107)에 의해 수행되는 예시적인 피크 검출을 예시한다. RSSI 채널 로직(107)은 양자화된 데이터 스트림 comp_rssi를 샘플링하고 그 내부에서 피크 값을 발견한다. 피크 검출 프로시저를 더 명확하게 하기 위해, 도 12 및 도 13은 샘플링이 실제로 발생하는 ADC(106)의 출력에서의 comp_rssi 상의 양자화된 데이터 스트림 대신에 adc_in_n 상의 연속 사인파를 도시한다는 것에 유의한다. adc_in_n에서의 연속 사인파의 0°는 도 12 및 도 13에 comp_zero의 포지티브 에지에 의해 표시된다. adc_in_n에서의 사인파의 다른 페이즈들은 rssi_clk의 클록 에지들을 카운팅하는 것에 의해 결정될 수 있다. 예를 들어, 125kHz 사인파와 6MHz 클록에서 rssi_clk의 13번째 및 19번째 네거티브 에지는 시간 포인트들 90° 및 135°에 대응한다. 최대 홀드 모드(MHM)에서, 엔벨로프 또는 비-코히어런트(non-coherent) 검출이 수행된다. rssi_clk의 각각의 네거티브 에지에서 0°로부터 시작하여 135°까지 논리적 하이를 나타내는 comp_rssi의 최상위 비트들이 래치될 것이다. 취득된 마지막 샘플은 피크 값을 표시한다. 최대 샘플 모드(MSM)에서, 의사 코히어런트 검출(quasi coherent detection)이 수행된다. 90°에서 comp_rssi의 샘플이 취득될 것이고 논리적 하이인 최상위 비트가 피크 값을 표시한다. 양측 모두의 모드들은, 계산 딜레이 및 아날로그 정착(그룹 딜레이)이 < 270°(MSM)/225°(MHM)인 경우, 사인파의 한 주기 내에서 분할기 변경을 가능하게 한다.

검출된 피크 값들은 식 [8]에 따라 후행 분할기 정정 값들(post_div_corr)로 변환되고 샘플 측정 간에서 함께 가산되어 후행 분할기(103)를 조정하는 post_div 워드를 평가한다.

이때 i는 샘플 측정들의 수이고 초기 조건 post_div_corr₀=0이다.

도 14 내지 도 17은 실시예에 따른, 도 1의 RSSI 채널 로직에 의해 수행되는 분할기 제어의 예시적인 정적 동작을 예시한다. 평형 상태의 대수 AGC 루프를 이용하면, Vin 내지 Vac_eq의 전달 함수는 식 [1] 내지 식 [3] 및 식 [5]를 사용하여 선행 분할기(101)의 레인지 설정에 좌우되는 post_div 값에 대해 해결되고 재순서화될 수 있다:

이때

이고

이다.

감도가 가장 작은 검출가능 전압으로서 정의되면 식 [11]은 다음의 것을 제공한다:

선행 분할기 비율이 후행 분할기 값의 시프트로서 표현되면, 식 [12]는 다음의 것을 제공한다:

또는 하나의 레인지로부터 다음 레인지로의 상대적 시프트로서 표현되면 식 [13]은 다음의 것을 제공한다:

특정 V_in 값들에 대한 후행 분할기 곡선 오버랩으로 인해, 교정 프로시저는 도 15에 도시된 바와 같이 post_div 값들을 측정하면서 V_in을 일정하게 유지하고 레인지 설정을 레인지(range) 및 (레인지-1)(range-1)로 연속적으로 강제시키는 것에 의해 초기에는 알려지지 않은 선행 분할기 비율들을 발견하는 것이 가능하다:

물리적 선행 분할기 비율은 이 교정 프로시저에 의해 미변경된 채로 유지하더라도, 그것은 추가로 상세히 후술되는 바와 같이 post_div 및 교정된 pre_div 워드들로부터 올바른 RSSI 워드들을 계산하는 데 유용하다.

후행 분할기 곡선 오버랩으로 인해, (레인지-1)로부터 실제 레인지로 변경될 때 특정 유연성이 또한 있고 후행 분할기 곡선의 가장 정확한 부분 상에서 동작하는 데 사용될 수 있다. 작은 post_div 값들(<100)의 경우, 저항성 분할기에 의한 강한 노이즈 영향이 발생한다. 선행 분할기 스위칭으로 인한 왜곡을 방지하기 위해 단지 짧은 추적 주기(AGC의 초기 정착) 동안 그리고 Vin 변경들에 대한 상승 방향으로 레인지들이 변경될 수 있고, 이후에는 후행 분할기가 레인지 설정에 의해 정의된 곡선에 작용할 수 있다. 도 16에서, post_div 값이 레인지 1에서 평형을 달성하기 위해 207을 초과할 때, pre_div는 1 스텝만큼 변경되어 그에 의해 post_div를 89개의 스텝들만큼 감소시킨다. AGC가 정착된 후에, post_div는 캡처 페이즈 동안 임의의 Vin 변경들에 대해 상향으로 48개의 스텝들과 하향으로 118개의 스텝들의 헤드룸(headroom)을 제공하는 고정 곡선에 작용하고 있다. RSSI 값은 식 [15]에 따라 post_div, range 및 pre_div로부터 계산된다:

도 18 및 도 19는 실시예에 따른, 도 1의 RSSI 채널 로직(107)에 의해 수행되는 분할기 제어의 예시적인 동적 동작을 예시한다. AGC 원리는 버스트된 AC 입력 전압들의 엔벨로프를 측정하기 위해 전용된다. 프로그래밍가능 추적 시간(T_tracking) 동안 AGC 회로는 엔벨로프의 상승 에지를 따라가려고 시도하여 그에 의해 후행 분할기 값 및 레인지 설정을 이에 따라 입력 전압의 순시 피크 진폭으로 변경한다. 임의의 레인지 변경이 발생한 후에 프로그래밍가능 대기 시간(T_{range_delay})은 분할기 설정들을 미변경된 채로 유지하여 AGC 루프 내의 아날로그 회로부가 임의의 새로운 분할기 설정들이 수행될 수 있기 전에 정착된다. 버스트된 AC 입력 전압이 안정된 연속파 신호(CW)가 된 경우, 순간 RSSI 값들의 캡처링이 추가의 프로세싱(예를 들어, 평균화)을 위해 프로그래밍가능 길이(T_capture) 내에서 시작된다. 캡처 시간 동안 추적 페이즈의 마지막 레인지 설정은 일정하게 유지될 것이고 후행 분할기(103)만이 RSSI 값들을 리프레시하기 위해 작동하고 있다.

도 20은 실시예에 따른, 도 1의 RSSI 채널 로직(107)에 의해 구현되는 예시적인 상태 머신을 예시한다. 신호 agc_enable로 AGC 회로(100)가 시작될 것이다. 아날로그 부분(예를 들어, 증폭기, 필터 등)의 정착을 위한 대기 시간 T1 후에, 오프셋 보상이 신호 offset_comp_enable을 통해 시작될 수 있다. 오프셋 보상을 위해 rssi_clk로부터 도출되는 클록 offset_comp_clk이 시작될 것이다. 대기 시간 T2 내에서, 연속 근사 프로시저가 오프셋들을 보상하기 위해 실행되고 그의 종료는 플래그 offset_comp_ready에 의해 표시된다. 플래그 offset_com_ready가 설정되면 하나 이상의 측정들이 신호 measurement_enable에 의해 개시될 수 있다. AC 전압 버스트가 AGC 입력에서 액티브한 경우, AGC 회로(100)는 추적 페이즈 동안 그의 엔벨로프를 추적하고 캡처링 페이즈 동안 엔벨로프의 샘플들을 취득한다. 양측 모두의 분할기들이 추적 페이즈 동안 규제될 수 있지만, 후행 분할기(103)는 캡처 페이즈 동안 규제될 수 있다. 신호 comp_zero는 추적 및 캡처링 시간 동안 이용가능하다.

성능

도 21 및 도 22는 실시예에 따른, AGC 회로(100)의 아날로그 성능을 예시한다. 입력으로부터 후행 증폭기 출력까지의 아날로그 성능은 평형 상태의 폐쇄된 AGC 루프의 경우 정적 집적 비선형성(INL_static) 및 캐리어 대 노이즈 비율(carrier-to-noise ratio)(CNR)로서 결정된다. INL_static은 노이즈 영향들을 배제시키고 측정된 RSSI 곡선과 이상적인 계산된 RSSI 곡선 사이의 편차로서 정의된다:

ADC(106)의 입력에서의 CNR은 다음과 같이 정의된다:

효과적인 AC 전압으로 그리고 주파수 대역폭을 통해 후행 증폭기 출력에서 노이즈 전압 밀도가 집적된다.

INL_static에 대한 전형적인 곡선은 레인지 2까지는 <0.5 그리고 레인지 3에 대해서는 <1인 RSSI 스텝들에서의 선형성 에러를 나타낸다. CNR에 대한 전형적인 곡선은 >600μVpp인 입력 레벨들에 대해 ≥25dB인 값들을 나타낸다.

도 23 및 도 24는 실시예에 따른, AGC 회로(100)의 디지털 성능을 예시한다. 평형 상태의 폐쇄된 AGC 루프의 경우, RSSI 값들은 CNR이 서브레인징 ADC 입력에서 변화될 때 시뮬레이팅되고 아날로그 부분의 스펙트럼 노이즈 형상과 상이한 수들의 평균화를 이용하여 중간값(INL_statistic) 및 분산(σ)에 대해 평가된다. INL_statistic에 대한 전형적인 곡선들은 사용된 평균들의 수에 대한 의존성을 나타내지 않지만, 사용된 샘플링 방법에 따라 낮은 CNR 값들에서는 강력한 영향이 있다. MHM 모드는 비-코히어런트 검출을 위해 알려진 것과 유사한 15dB로부터 시작하여 CNR을 감소시키는 강력한 임계 효과를 나타낸다. 최대 샘플 모드(MSM)는 강력한 노이즈 변동들에 의해 구동될 때 대수 rssi 곡선의 비선형 압축으로 인해 발생하는 INL_statistic의 훨씬 더 약한 증가를 나타낸다. σ에 대한 전형적인 곡선들은 CNR이 증가하고 사용된 평균들의 수가 증가함에 따라 개선을 나타내지만, 사용된 샘플링 방법에 의한 영향이 거의 없다.

도 25 및 도 26은 실시예에 따른, AGC 회로(100)의 측정 정확도를 예시한다. 전체 정확도가 다음의 것에 의해 계산된다:

예를 들어, factor _confidence =2(상용 측정 시스템들에 대한 전형적인 값)이면, 모든 측정 결과들 중 95%가 도 25에 도시된 바와 같이 경계 내에 있다. 전형적인 곡선은 256개의 평균들에 대해 모든 레인지들에 대해서는 <2 RSSI 스텝들 그리고 200μVpp<Vin<1Vpp의 감소된 입력 레인지에 대해서는 <1 RSSI 스텝인 정확도를 나타낸다. 도 26에 도시된 바와 같이, 1 RSSI 스텝이 B-1=2.345%이면, 정확도가 대안적으로 %로 표현될 수 있다. 측정 정확도는 온도 또는 전압 공급 조건으로 인한 Vsens의 변화를 고려하지 않는데, 이는 다른 곳에서 논의된다.

예시적인 프로세스

도 27은 실시예에 따른, 도 1의 디지털 자동 이득 제어 회로(DAGC)에 의해 수행되는 예시적인 프로세스(2700)의 흐름도이다. 프로세스(2700)는 AGC 회로(100)에 의해 수행될 수 있다. 실시예에서, 프로세스(2700)는, 도 2를 참조하여 설명된 바와 같이, CW 입력 신호(들)를 선행 분할하는 것(2701)으로 시작된다. 프로세스(2700)는, 도 3을 참조하여 설명된 바와 같이, 신호(들)를 선행 증폭하는 것(2702)으로 계속된다. 프로세스(2700)는, 도 4를 참조하여 설명된 바와 같이, 신호(들)를 후행 분할하는 것(2703)으로 계속된다. 프로세스(2700)는, 도 5를 참조하여 설명된 바와 같이, 신호(들)를 후행 증폭(post-amplify)하는 것(2704)으로 계속된다. 프로세스(2700)는, 도 6을 참조하여 설명된 바와 같이, 신호(들)로부터 디지털 데이터 스트림(예를 들어, 양자화된 데이터 스트림)을 생성하는 것(2705)으로 계속된다. 프로세스(2700)는 디지털 데이터 스트림을 샘플링하고 샘플링된 디지털 데이터 스트림 및 분할기 설정들에 적어도 기초하여 선행 분할기 및 후행 분할기를 설정하는 것(2706)으로 계속된다. 프로세스(2700)는 분할기 설정 및 선행 분할기 정정에 기초하여 RSSI 값들을 생성하는 것(2707)으로 계속된다.

이 문서는 많은 특정 구현 세부사항들을 포함하지만, 이들은 청구될 수 있는 것의 범주에 대한 제한들로서 해석되어서는 안 되고, 오히려 특정 실시예들에 특정될 수 있는 특징들의 설명들로서 해석되어야 한다. 별개의 실시예들의 맥락에서 본 명세서에서 설명되는 특정 특징들은 또한 단일 실시예에서 조합하여 구현될 수 있다. 역으로, 단일 실시예의 맥락에서 설명되는 다양한 특징들은 또한 다수의 실시예들에서 별개로 또는 임의의 적합한 하위 조합으로 구현될 수 있다. 더욱이, 특징들은 특정 조합들로 작용하고 심지어 초기에는 그와 같이 청구되는 것으로서 상술될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징들은, 일부 경우들에서, 조합으로부터 삭제될 수 있고, 청구된 조합이 서브 조합 또는 서브 조합의 변형으로 유도될 수 있다.

Claims

자동 이득 제어(automatic gain control)(AGC) 회로로서,
선행 분할기(pre-divider) 회로 설정에 따라 입력 아날로그 신호를 선행 분할(pre-divide)하고 선행 분할된 아날로그 신호를 출력하도록 동작가능한 선행 분할기 회로;
상기 선행 분할된 아날로그 신호를 선행 증폭(pre-amplify)하고 선행 증폭된 아날로그 신호를 출력하도록 동작가능한 선행 증폭기(pre-amplifier);
후행 분할기(post-divider) 회로 설정에 따라 선행 증폭된 아날로그 신호를 후행 분할(post-divide)하고 후행 분할된 아날로그 신호를 출력하도록 동작가능한 후행 분할기 회로;
상기 후행 분할된 아날로그 신호를 디지털 데이터 스트림으로 변환하도록 동작가능한 아날로그-디지털 변환기(analog-to-digital converter)(ADC); 및
로직
을 포함하고,
상기 로직은:
상기 디지털 데이터 스트림을 샘플링하고;
상기 샘플링된 데이터 스트림에 기초하여 선행 분할기 회로 설정 및 후행 분할기 회로 설정을 결정하고;
상기 결정된 설정들에 기초하여 상기 선행 분할기 회로 및 상기 후행 분할기 회로를 설정하고;
상기 선행 분할기 회로 설정 및 상기 후행 분할기 회로 설정에 기초하여 수신 신호 강도 값을 생성하도록
동작가능한, AGC 회로.
제1항에 있어서,
상기 디지털 데이터 스트림은 상기 입력 아날로그 신호의 현재 주기 동안 상기 ADC 입력에서의 상기 입력 아날로그 신호의 순시 진폭(instantaneous amplitude)을 나타내는, AGC 회로.
제1항에 있어서,
상기 후행 분할기 회로는 상이한 분해능들을 갖도록 구성될 수 있는, AGC 회로.
제1항에 있어서,
상기 후행 분할기 회로와 상기 ADC 입력 사이의 후행 증폭기(post-amplifier)를 더 포함하고,
상기 후행 증폭기 회로는 상기 후행 분할된 아날로그 신호를 후행 증폭(post-amplify)하도록 동작가능한, AGC 회로.
제1항에 있어서,
상기 ADC의 입력과 안테나 입력 단자들 사이에 삽입된 대역통과 필터를 더 포함하는, AGC 회로.
제1항에 있어서,
상기 선행 분할기 회로가 상기 입력 아날로그 신호의 강도에 기초하여 상기 입력 아날로그 신호를 바이패스하도록 동작가능한 것과, 상기 후행 분할기 회로가 상기 선행 증폭된 아날로그 신호의 강도에 기초하여 상기 선행 증폭된 입력 아날로그 신호를 바이패스하도록 동작가능한 것 중 적어도 하나인, AGC 회로.
제1항에 있어서,
상기 선행 분할기 회로 및 상기 후행 분할기 회로 중 적어도 하나는 대수 분할기(logarithmic divider)들로서 구성되는, AGC 회로.
제1항에 있어서,
상기 ADC는 플래시 ADC인, AGC 회로.
제8항에 있어서,
상기 플래시 ADC는 오프셋 보상된 플래시 ADC인, AGC 회로.
제1항에 있어서,
상기 로직은:
상기 입력 아날로그 신호의 주기에 걸쳐 상기 디지털 데이터 스트림을 샘플링하고;
샘플로부터 피크 값을 검출하고;
상기 검출된 피크 값에 기초하여 상기 선행 분할기 및 후행 분할기 회로 설정들을 결정하도록
추가로 동작가능한, AGC 회로.
제1항에 있어서,
상기 로직은:
상기 입력 아날로그 신호의 제로 크로싱 후에 상기 디지털 데이터 스트림을 90도 샘플링하고;
상기 검출된 피크 값에 기초하여 상기 선행 분할기 및 후행 분할기 회로 설정들을 결정하도록
추가로 동작가능한, AGC 회로.
제1항에 있어서,
상기 선행 분할기 회로는 모든 선행 분할기 회로 설정들에 대해 실질적으로 일정한 입력 임피던스를 갖도록 구성되는, AGC 회로.
제1항에 있어서,
상기 로직은 상기 선행 분할기 회로 및 상기 후행 분할기 회로를 설정함에 있어서의 사용을 위해 상기 입력 아날로그 신호의 매 n주기(들)마다 상기 선행 분할기 회로에 그리고 상기 후행 분할기 회로에 피드백 값들을 전송하도록 추가로 구성되고, 상기 n은 1 이상인 양의 정수인, AGC 회로.
제13항에 있어서,
상기 피드백 값들은 평균화되어 데이터량을 감소시키는, AGC 회로.
제14항에 있어서,
상기 피드백 값들은 시간 주기 동안 발생된 다수의 피드백 값들 중 적어도 하나에 기초하여 평균화되는, AGC 회로.
제1항에 있어서,
상기 수신 신호 강도 값들은 상기 선행 분할기 회로 및 후행 분할기 회로의 값들과 조합하여 ADC 샘플들에 의해 결정되는, AGC 회로.
제1항에 있어서,
상기 AGC 회로는:
수신 신호 강도 값들의 완전한 레인지(range)에 걸쳐 정확도를 증가시키기 위해 개개의 선행 분할기 회로 감쇠들에 대한 교정 데이터를 저장하도록 추가로 구성되는, AGC 회로.
제1항에 있어서,
상기 로직은:
상기 선행 분할기를 레인지 설정으로 강제시키고;
상기 AGC 회로가 제1 교정 측정에서 정착된 후에 상기 AGC 회로 입력에서 일정하고 연속적인 파 신호로부터 유래되는 하나 이상의 평균화된 후행 분할기 값들을 측정하고;
상기 선행 분할기를 다음 레인지 설정으로 강제시키고 상기 AGC 회로가 정착된 후에 그리고 상기 신호의 진폭을 제2 교정 측정을 위한 앞선 측정에 관련된 레벨로 유지하는 것에 의해 상기 AGC 회로 입력에서 일정하고 연속적인 파 신호로부터 유래되는 하나 이상의 평균화된 후행 분할기 값들을 측정하고;
상기 제1 및 제2 교정 측정들로부터 도출된 후행 분할기 값들의 차이를 교정 값으로서 저장하고;
상기 교정 측정을 반복하고 다른 레인지들에 대한 스텝들을 저장하고;
현재 측정된 후행 분할기 값으로부터 그리고 현재 레인지 설정 이하인 레인지들의 저장된 선행 분할기 교정 값들의 합계로부터 각각의 수신 신호 강도 값을 계산하도록
추가로 구성되는, AGC 회로.
자동 이득 제어(AGC) 회로에 의해 수행되는 AGC의 방법으로서,
선행 분할기 회로에 의해, 선행 분할기 회로 설정에 따라 입력 아날로그 신호를 선행 분할하고 선행 분할된 아날로그 신호를 출력하는 단계;
선행 증폭기에 의해, 상기 선행 분할된 아날로그 신호를 선행 증폭하고 선행 증폭된 아날로그 신호를 출력하는 단계;
후행 분할기 회로에 의해, 후행 분할기 회로 설정에 따라 상기 선행 증폭된 아날로그 신호를 후행 분할하는 단계;
아날로그-디지털 변환기(ADC)에 의해, 상기 후행 분할된 아날로그 신호로부터 디지털 데이터 스트림을 생성하는 단계;
상기 디지털 데이터 스트림을 샘플링하는 단계;
상기 샘플링된 디지털 데이터 스트림에 기초하여 선행 분할기 회로 설정 및 후행 분할기 회로 설정을 결정하는 단계;
상기 결정된 설정들에 기초하여 상기 선행 분할기 회로 및 상기 후행 분할기 회로를 설정하는 단계; 및
상기 선행 분할기 회로 설정 및 상기 후행 분할기 회로 설정에 기초하여 수신 신호 강도 값을 생성하는 단계
를 포함하는, AGC의 방법.
제19항에 있어서,
상기 디지털 데이터 스트림은 매 신호 주기마다의 상기 ADC에서의 상기 입력 아날로그 신호의 순시 진폭 값들을 나타내는, AGC의 방법.
제19항에 있어서,
상기 선행 분할기 회로에 의해, 상기 입력 아날로그 신호의 강도에 기초하여 상기 입력 아날로그 신호를 바이패스하는 단계; 또는
상기 후행 분할기 회로에 의해, 상기 선행 증폭된 아날로그 신호의 강도에 기초하여 상기 선행 증폭된 입력 아날로그 신호를 바이패스하는 단계
를 더 포함하는, AGC의 방법.
제19항에 있어서,
상기 입력 아날로그 신호의 주기에 걸쳐 상기 디지털 데이터 스트림을 샘플링하는 단계;
샘플로부터 피크 값을 검출하는 단계; 및
상기 검출된 피크 값에 기초하여 상기 선행 분할기 및 후행 분할기 회로 설정들을 결정하는 단계
를 더 포함하는, AGC의 방법.
제19항에 있어서,
상기 입력 아날로그 신호의 제로 크로싱 후에 상기 디지털 데이터 스트림을 90도 샘플링하는 단계; 및
상기 검출된 피크 값에 기초하여 상기 선행 분할기 및 후행 분할기 회로 설정들을 결정하는 단계
를 더 포함하는, AGC의 방법.
제19항에 있어서,
상기 선행 분할기 회로 및 상기 후행 분할기 회로를 설정함에 있어서의 사용을 위해 상기 입력 아날로그 신호의 매 n주기(들)마다 상기 선행 분할기 회로에 그리고 상기 후행 분할기 회로에 피드백 값들을 전송하는 단계를 더 포함하고,
상기 n은 1 이상인 양의 정수인, AGC의 방법.
제19항에 있어서,
수신 신호 강도 값들의 완전한 레인지에 걸쳐 정확도를 증가시키기 위해 개개의 선행 분할기 회로 감쇠들에 대한 교정 데이터를 저장하는 단계를 더 포함하는, AGC의 방법.
제19항에 있어서,
상기 선행 분할기를 레인지 설정으로 강제시키는 단계;
상기 AGC 회로가 제1 교정 측정에서 정착된 후에 상기 입력 아날로그 신호로부터 유래되는 하나 이상의 평균화된 후행 분할기 값들을 측정하는 단계;
상기 선행 분할기를 다음 레인지 설정으로 강제시키고 상기 AGC 회로가 정착된 후에 그리고 상기 입력 아날로그 신호의 진폭을 제2 교정 측정을 위한 앞선 측정에 관련된 레벨로 유지하는 것에 의해 상기 입력 아날로그 신호로부터 유래되는 하나 이상의 평균화된 후행 분할기 값들을 측정하는 단계;
상기 제1 및 제2 교정 측정들로부터 도출된 후행 분할기 값들의 차이를 교정 값으로서 저장하는 단계;
상기 교정 측정을 반복하고 다른 레인지들에 대한 스텝들을 저장하는 단계; 및
현재 측정된 후행 분할기 값으로부터 그리고 현재 레인지 설정 이하인 레인지들의 저장된 선행 분할기 교정 값들의 합계로부터 각각의 수신 신호 강도 값을 계산하는 단계
를 더 포함하는, AGC의 방법.