KR20180115289A

KR20180115289A - 광자 집적 회로에서의 레이저 정렬을 위한 기술

Info

Publication number: KR20180115289A
Application number: KR1020187026725A
Authority: KR
Inventors: 로 헤멘웨이; 크리스티안 스타가레스쿠; 다니엘 미에로비치; 말콤 알. 그린; 울프갱 파즈; 지치 마; 리차드 로버트 그지보프스키; 나단 비켈
Original assignee: 매컴 테크놀로지 솔루션스 홀딩스, 인크.
Priority date: 2016-02-19
Filing date: 2017-02-17
Publication date: 2018-10-22
Also published as: IL261072B; EP3691060B1; CN111509555A; EP3691060A1; US20180342851A1; US20230261432A1; JP2019509635A; EP3403303B1; IL261072A; US11658459B2; CN109075525A; EP3447556A2; JP2022189842A; CA3014585A1; JP7155007B2; CA3014585C; EP3403303A1; WO2017143264A1; EP3403303A4; US20170244216A1

Abstract

광자 집적 회로(PIC)에서의 반도체 레이저의 효율적인 정렬을 위한 기술이 개시된다. 일부 실시예들에서, 광자 집적 회로(PIC)는 레이저 정합 표면을 포함하는 반도체 레이저, 및 기판 정합 표면을 포함하는 기판을 포함할 수 있다. 레이저 정합 표면의 형상 및 기판 정합 표면의 형상은 반도체 레이저를 기판과 3차원으로 정렬하도록 구성될 수 있다.

Description

광자 집적 회로에서의 레이저 정렬을 위한 기술

관련 출원

본 특허 출원은 2016년 2월 19일자로 출원된 미국 특허 가출원 제62/297,735호에 대한 우선권을 주장하며, 그것의 전체 내용은 참조에 의해 여기에 포함된다.

기술 분야

본 개시내용은 일반적으로 반도체 레이저들에 관한 것이고, 더 구체적으로는, 광자 집적 회로(PIC: photonic integrated circuit) 기판에 반도체 레이저들을 정렬하기 위한 기술들에 관한 것이다.

실리콘 광자 칩은 기능하기 위해 전류 및 광이 인가될 것을 필요로 한다. 전류는 다른 유형들의 실리콘 칩에서 사용되는 것과 유사한 방식으로 제공된다. 그러나, 지금까지는 PIC를 형성하도록 PIC 기판들에 광 입력을 제공하기 위해, 다양한 접근법들이 사용되어 왔다. 광학 결합(optical coupling)을 위해 사용되는 주된 접근법은 능동 정렬에 기초한다. 능동 정렬을 이용하면, 광은 레이저에 전력을 공급함으로써 발생될 수 있고, 그러한 레이저로부터의 에너지는 전형적으로 다운스트림에서 검출된다. 광학 결합을 최고로 하기 위해, 레이저, 광섬유, 렌즈, 또는 다른 중간 개체들은 기하형상을 고정하기 전에 검출기에 대해 정밀하게 이동된다. 이 접근법은 조립 프로세스에서 초기에 레이저에 대한 전기적 접촉을 필요로 하며, 이는 제조성을 복잡하게 할 수 있다. 이하는 PIC 기판들에 대한 광 결합(light coupling)의 3가지 예이다.

제1 예는 PIC 기판에 광을 가져다 주는 광섬유를 사용한다. 이 예는 PIC 기판에 대한 광섬유의 능동 정렬을 사용하며, 이는 시간 소모적이고 비용이 많이 들 수 있고, 연약한 조립체를 생성할 수 있다. 광섬유를 사용하는 것은 또한 광섬유를 위해서뿐만 아니라, 광섬유의 다른 단부에 접속될 수 있는 패키징된 반도체 레이저를 위해서도 다량의 공간을 소비한다.

제2 예는 미국 특허 제8,168,939호에 개시된 바와 같이, 렌즈 및 다른 광학 요소들과 함께, 외부적으로 패키징된 반도체 레이저 다이오드(externally packaged semiconductor laser diode)를 사용한다. 이 예가 제1 예와 비교하여 사용되는 공간의 양을 감소시키긴 하지만, 이는 여전히 지나치게 많은 공간을 소비하는 것은 물론, 광학 요소들에 연관된 비용, 및 필요한 조립 및 패키징을 추가한다. 이 예는 또한 전형적으로 정렬 동안 레이저의 활성화를 요구한다.

제3 예는 실리콘 광자 칩과 함께 직접, 클리빙된(cleaved) 또는 에칭된 패싯 반도체 레이저를 사용한다. 이 예는 전체적인 크기를 최소화하지만, 실리콘 광자 칩에 대한 반도체 레이저의 능동 또는 수동 정렬을 요구하며, 이는 시간 소모적이고 비용을 추가한다.

상술한 단점들을 해결하기 위하여, 수동 정렬을 이용하여 비용을 감소시키고 조립을 가속화하는 것에 대해 약간의 노력을 들여왔다. 수동 정렬에서는, 부품들 상의 광학 기점들(optical fiducials)은 전형적으로 현미경 이미징 시스템으로 관찰되고, 다음으로 부품들은 광학 결합 성능을 측정하지 않고서 단순하게 정합되어(mated) 고정된다. 수동 정렬은 간단하고 신속할 수 있지만, 필요한 정밀도를 달성하기 위해 요구되는 비용 및 시간에 의해 심각하게 제한된다. 15 미크론 미만의 결과적인 정렬 정밀도는 엄청나게 높은 비용을 필요로 한다.

PIC 기판들에 대한 광의 전류 전달에 연관된 상술한 도전과제들 및 단점들은 데이터 센터 접속성(data center connectivity)과 같은 응용들에서 유익한 방식으로 PIC들을 사용하는 능력을 방해한다.

일부 실시예들에서, 광자 집적 회로(PIC: photonic integrated circuit)는 정방향 가이드 표면을 포함하는 반도체 레이저, 및 정합 표면(mated surface)을 포함하는 PIC 기판을 포함하고, 여기서 반도체 레이저는 PIC 기판 내에 반도체 레이저를 배치하고 정방향 가이드 표면을 정합 표면에 정합시킴으로써 PIC 기판 내에 정렬된다. 가이드 표면들은 삼각형들 또는 클리핑된 삼각형들과 같은 상이한 형상들을 가질 수 있다. 정합 표면은 가이드 표면의 형상과 일치할 수 있고, 또는 가이드 표면으로부터의 릴리프(relief)를 포함할 수 있다. 정합 표면은 만곡된 에지를 포함할 수 있다. 반도체 레이저 및 PIC 기판은 정렬을 돕기 위해 기판 내에 에칭된 룰러들(rulers)을 포함할 수 있다. 정렬은 외부의 미는 힘을 통해 능동적이거나, 솔더 또는 수지를 이용한 표면 장력을 통해 수동적일 수 있다. 레이저는 패싯(facet)을 더 포함할 수 있고, PIC 기판은 도파관을 포함할 수 있다. 패싯 및 도파관(waveguide)은 레이저 내로의 후방 반사를 방지하도록 각질(angled) 수 있다. 각도는 수직 치수 및 수평 치수 중 어느 하나 또는 둘 다에서 제어될 수 있다.

일부 실시예들에서, 광자 집적 회로(PIC)는 레이저 정합 표면(laser mating surface)을 포함하는 반도체 레이저; 및 기판 정합 표면(substrate mating surface)을 포함하는 기판을 포함할 수 있고, 여기서 레이저 정합 표면의 형상 및 기판 정합 표면의 형상은 반도체 레이저를 기판과 3차원으로 정렬하도록 구성된다.

일부 실시예들에서, 레이저 정합 표면의 형상 및 기판 정합 표면의 형상은 반도체 레이저에 외력이 가해질 때 반도체 레이저를 기판과 정렬하도록 구성될 수 있다. 일부 실시예들에서, 외력은 반도체 레이저로부터 기판을 향하는 방향으로 가해질 수 있다

일부 실시예들에서, 레이저 정합 표면의 에지는 반도체 레이저가 기판과 정렬될 때 기판 정합 표면에 접촉하도록 구성될 수 있다.

일부 실시예들에서, 반도체 레이저가 기판과 정렬될 때, 기판의 후방 벽(rear wall)은 반도체 레이저의 후방부와 접촉하도록 구성될 수 있고, 기판의 측벽은 반도체 레이저의 측부 표면과 접촉하도록 구성될 수 있다.

일부 실시예들에서, 반도체 레이저의 측부 표면의 일부분은 반도체 레이저가 기판과 정렬될 때 기판의 갭 부분 위에 위치되도록 구성될 수 있다.

일부 실시예들에서, 레이저 정합 표면의 형상은 삼각형 또는 사다리꼴일 수 있다. 일부 실시예들에서, 기판 정합 표면의 형상은 삼각형, 사다리꼴, 정사각형 또는 직사각형일 수 있다.

일부 실시예들에서, 레이저 정합 표면의 제1 에지는 기판 정합 표면과 접촉할 수 있고, 레이저 정합 표면의 제2 에지는 기판 정합 표면과 접촉하지 않을 수 있다.

일부 실시예들에서, 기판 정합 표면은 만곡된 에지를 포함할 수 있다. 일부 실시예들에서, 만곡된 에지는 반도체 레이저와 기판의 정렬 동안 반도체 레이저에 가해지는 외력을 분산시키도록 구성될 수 있다.

일부 실시예들에서, 기판은 도파관를 포함할 수 있고, 반도체 레이저는 레이저 패싯을 포함할 수 있으며, 도파관은 레이저 패싯을 빠져나가는 레이저 빔을 수신하도록 구성될 수 있다.

일부 실시예들에서, 레이저 패싯은 각질 수 있고, 도파관의 선단 에지(leading edge)는 각질 수 있으며, 레이저 패싯의 각도 및 도파관의 선단 에지의 각도는 도파관으로부터의 레이저 빔의 레이저 패싯 내로의 후방 반사를 감소시키도록 구성될 수 있다. 추가로, 일부 실시예들에서, 레이저 패싯 및 도파관의 선단 에지는 동일한 방향으로 각질 수 있고, 레이저 패싯은 수직 방향 또는 수평 방향으로 각질 수 있다.

일부 실시예들에서, 반도체 레이저는 기판과 전기적 접속을 형성하도록 구성된 접촉 표면을 포함할 수 있고, 기판은 반도체 레이저를 수용하도록 구성된 랜딩 영역(landing area)을 더 포함할 수 있다. 일부 실시예들에서, 랜딩 영역은 기판 정합 표면; 및 반도체 레이저의 접촉 표면에 전기적으로 접속하도록 구성된 접촉 패드를 포함할 수 있다.

일부 실시예들에서, 반도체 레이저의 접촉 표면과 접촉 패드 사이에 솔더가 위치될 수 있다.

일부 실시예들에서, 랜딩 영역은 접촉 패드 상에 위치되는 솔더 층; 및 접촉 패드 상에 위치되는 솔더 층으로부터의 솔더를 수용하도록 구성될 수 있는 런오프 영역(run-off area)을 더 포함할 수 있다. 일부 실시예들에서, 런오프 영역은 솔더 층으로부터의 솔더를 접촉 패드로부터 떼어냄으로써 솔더를 수용하도록 구성될 수 있고, 런오프 영역은 접촉 패드에 대하여 수직 방향으로 각질 수 있다.

일부 실시예들에서, 광자 집적 회로(PIC)를 제조하는 방법은 기판 상에 반도체 레이저를 배열하는 단계 - 반도체 레이저는 레이저 정합 표면을 포함하고, 기판은 기판 정합 표면을 포함함 - ; 및 레이저 정합 표면의 형상 및 기판 정합 표면의 형상을 이용하여 반도체 레이저를 기판에 3차원으로 정렬시키는 단계를 포함할 수 있다.

일부 실시예들에서, 방법은 반도체 레이저로부터 기판을 향하는 방향으로 반도체 레이저에 외력을 인가하는 단계, 및 기판 정합 표면의 만곡된 에지를 이용하여 외력을 분산시키는 단계를 포함할 수 있다.

일부 실시예들에서, 방법은 반도체 레이저를 기판 상에 배열하기 전에, 반도체 레이저의 접촉 표면 상에 솔더를 퇴적하는 단계를 포함할 수 있고, 반도체 레이저를 기판 상에 배열하는 단계는, 반도체 레이저의 접촉 표면을 기판의 접촉 패드에 부착하는 단계를 포함할 수 있다. 일부 실시예들에서, 솔더는 접촉 표면과 접촉 패드 사이에 위치될 수 있다. 일부 실시예들에서, 솔더의 표면 장력은 레이저 정합 표면을 끌어당겨 기판 정합 표면과 부착시킬 수 있다.

일부 실시예들에서, 광자 집적 회로(PIC) 기판은 반도체 디바이스 정합 표면과 접촉하도록 구성될 수 있는 기판 정합 표면을 포함할 수 있다. 일부 실시예들에서, 기판 정합 표면의 형상은 반도체 디바이스 정합 표면의 형상에 대응할 수 있고, 기판 정합 표면의 형상은 반도체 디바이스를 PIC 기판과 정렬하도록 구성될 수 있다. 일부 실시예들에서, PIC 기판은 리세스된 랜딩 영역을 포함할 수 있고, 여기서 리세스된 랜딩 영역은 반도체 디바이스와 전기적 접속을 형성하도록 구성된 접촉 패드를 포함할 수 있다. 일부 실시예들에서, PIC 기판은 반도체 디바이스에 의해 생성된 광학 신호를 수신하도록 구성된 도파관을 포함할 수 있고, 여기서 도파관은 각진 전방 에지를 포함한다. 일부 실시예들에서, 각진 전방 에지는 수직 방향 또는 수평 방향으로 각질 수 있다. 일부 실시예들에서, 기판 정합 표면의 형상은 삼각형, 사다리꼴, 정사각형 또는 직사각형일 수 있다. 일부 실시예들에서, 기판 정합 표면의 형상은 반도체 디바이스의 제1 에지와 접촉하고 기판 정합 표면과 반도체 디바이스의 제2 에지 사이의 공간을 보존하도록 구성될 수 있다. 일부 실시예들에서, 기판 정합 표면은 기판 정합 표면 쪽으로 지향되는 외력을 분산시키도록 구성된 만곡된 에지를 포함할 수 있다.

일부 실시예들에서, 반도체 레이저는 상부 클래딩 층과 하부 클래딩 층 사이에 개재된 활성 영역을 포함할 수 있다. 일부 실시예들에서, 반도체 레이저는 반도체 레이저를 기판 정합 표면과 3차원으로 정렬하도록 구성될 수 있는, 에칭을 통해 형성된 레이저 정합 표면을 포함할 수 있다. 일부 실시예들에서, 레이저 정합 표면의 형상은 기판 정합 표면의 형상에 대응할 수 있다. 일부 실시예들에서, 레이저는 기판과 전기적 접속을 형성하도록 구성될 수 있는 접촉 표면; 및 반도체 레이저에 의해 생성된 레이저 빔을 출사하도록 구성될 수 있는 에칭된 레이저 패싯을 포함할 수 있다. 일부 실시예들에서, 레이저 패싯은 각질 수 있다. 일부 실시예들에서, 레이저 정합 표면의 형상은 삼각형 또는 사다리꼴일 수 있다. 레이저 패싯은 수직 방향 또는 수평 방향으로 각질 수 있다. 일부 실시예들에서, 레이저 정합 표면의 제1 에지는 반도체 레이저가 기판과 정렬될 때 기판 정합 표면과 접촉하도록 구성될 수 있다. 일부 실시예들에서, 반도체 레이저의 후방부는 반도체 레이저가 기판과 정렬될 때 기판의 후방 벽과 접촉하도록 구성될 수 있다. 일부 실시예들에서, 반도체 레이저의 측부 표면은 반도체 레이저가 기판과 정렬될 때 기판의 측벽과 접촉하도록 구성될 수 있다. 일부 실시예들에서, 반도체 레이저의 측부 표면의 일부분은 반도체 레이저가 기판과 정렬될 때 기판의 갭 부분 위에 위치되도록 구성될 수 있다. 일부 실시예들에서, 레이저 정합 표면의 제2 에지는 기판 정합 표면과 접촉하지 않도록 구성될 수 있다.

일부 실시예들에서, 반도체 레이저는 상부 클래딩 층 위의 반도체 접촉 층, 및 금속 접촉 층을 포함할 수 있다. 일부 실시예들에서, 금속 접촉 층의 표면은 접촉 표면일 수 있다.

일부 실시예들에서, 상부 클래딩 층은 반도체 접촉 층 및 금속 접촉 층으로 인한 광학 손실을 0.3/cm 미만으로 유지하도록 구성될 수 있다.

일부 실시예들에서, 금속 접촉 층은 동일한 표면 상에 2개의 전극을 포함할 수 있다. 일부 실시예들에서, 2개의 전극 중의 제1 전극은 레이저의 p 접촉부에 대응하고, 2개의 전극 중의 제2 전극은 레이저의 n 접촉부에 대응할 수 있다.

본 개시내용은 이하에서 첨부된 도면에 도시된 바와 같은 구체적인 실시예들을 참조하여 보다 상세하게 설명될 것이다. 본 개시내용이 이하에서 구체적인 실시예들을 참조하여 설명되지만, 본 개시내용은 이에 제한되지 않는다는 것을 이해해야 한다. 본 명세서의 교시에 접근할 수 있는 본 기술분야의 통상의 기술자는, 본 명세서에 설명된 본 개시내용의 범위 내에 있으며 본 개시내용이 상당한 유용성을 가질 수 있는 추가적인 구현들, 변형들, 및 실시예들은 물론, 다른 사용 분야들을 인식할 수 있을 것이다.

이하에서는, 본 개시내용의 더 완전한 이해를 용이하게 하기 위해, 유사한 구성요소들이 유사한 참조번호들로 참조되는 첨부 도면들이 참조된다. 이러한 도면들은 본 개시내용을 제한하는 것으로 해석되어서는 안 되며, 단지 예시적인 것으로 의도된다.
도 1은 본 개시내용의 실시예에 따른 반도체 레이저의 뷰를 도시한다.
도 2는 본 개시내용의 실시예에 따른 PIC의 뷰를 도시한다.
도 3은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 뷰를 도시한다.
도 4는 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 다른 뷰를 도시한다.
도 5는 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 대안적인 배치를 도시한다.
도 6은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 대안적인 배치의 추가의 뷰를 도시한다.
도 7은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 하향도(top-down view)를 도시한다.
도 8은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 9는 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 10은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 11은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 12는 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 13은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 14는 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 15는 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 16은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 17은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도를 도시한다.
도 18은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 하향도를 도시한다.
도 19는 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 하향도를 도시한다.
도 20은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 하향도를 도시한다.
도 21은 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 하향도를 도시한다.
도 22는 본 개시내용의 실시예에 따른 PIC 배열의 제조 방법을 도시한다.
도 23은 본 개시내용의 실시예에 따라 기판 상에 디바이스를 정렬하는 예시적인 체결 방법을 도시한다.
도 24는 본 개시내용의 실시예에 따른 기판과 디바이스의 예시적인 정렬의 도면을 도시한다.
도 25a는 본 개시내용의 실시예에 따른 기판과 디바이스의 추가의 예시적인 정렬의 도면을 도시한다.
도 25b는 본 개시내용의 실시예에 따른 기판과 디바이스의 다른 예시적인 정렬의 도면을 도시한다.
도 26은 예시적인 계산된 광학 손실을, 1310nm를 방출하도록 구성된 예시적인 레이저 에피택셜 구조물에 대한 상부 클래딩 두께의 함수로서 도시한다.
도 27은 정렬 공차의 예시적인 유한 차분 시간 영역(FDTD) 그래프를 도시한다

이하의 설명에서는, 개시된 발명의 주제의 철저한 이해를 제공하기 위해, 개시된 발명의 주제의 시스템들 및 방법들, 및 그러한 시스템들 및 방법들이 동작할 수 있는 환경 등에 관한 다수의 구체적인 세부사항들이 제시된다. 그러나, 본 기술분야의 통상의 기술자는 개시된 발명의 주제가 그러한 구체적인 세부사항들 없이도 실시될 수 있으며, 개시된 발명의 주제를 복잡하게 하는 것을 피하기 위해, 본 기술분야에 잘 알려져 있는 특정한 특징들은 상세하게 설명되지 않는다는 것을 알 것이다. 추가로, 이하에 제공된 예들은 예시적인 것이라는 점이 이해될 것이고, 개시된 발명의 주제의 범위 내에 있는 다른 시스템들 및 방법들이 존재한다는 것이 예상된다.

본 개시내용의 실시예들은 레이저 통합형 PIC 디바이스(laser-integrated PIC device) 내의 반도체 레이저에 대한 개선된 정렬 기술들에 관한 것이다. 반도체 레이저들은 전기적으로 자극되는 p-n 접합들의 사용을 통해 형성된 컴팩트 레이저들(compact lasers)이다. 반도체 레이저들은 레이저의 크기를 마이크로미터 스케일로 축소하면서도 레이저를 동작시키는 데에 요구되는 전력을 감소시킴으로써 종래의 레이저 기술들에 비해 상당한 개선을 제공한다. 이러한 개선들은 다수의 레이저가 단일 패키지에 배치되는 것을 허용한다. 다수의 종래의 레이저들과는 달리, 반도체 레이저들은 레이저 광을 활용하기 위해 일반적으로 특정한 안내된 출사 경로로 지향되어야 하는데, 왜냐하면 손에 의해 지향되기에는 디바이스가 지나치게 작기 때문이다. 이동가능한 레이저 마운트들 또는 능동 렌즈 요소들을 사용하는 자동화된 기술들은 일반적으로 레이저가 레이저 광을 방출하도록 전기적으로 활성화될 것을 요구하고, 즉 "능동적으로 정렬되고(actively aligned)", PIC에 대한 광의 결합은 이동가능한 요소들이 제자리로 위치되는 동안 실시간으로 측정된다. 이것은 정렬 기능에 상당한 부담, 시간 및 비용을 추가하는데, 왜냐하면 구성요소들이 전기적으로 활성화되어야 하고, 필요한 정밀도를 제공하기 위해 매우 정확한 피드백 제어 시스템들이 이용되어야 하기 때문이다. PIC에 대한 레이저(들)의 1회 이상의 정밀한 정렬을 통해 하나 이상의 레이저를 PIC와 조립하는 것은 레이저 통합형 PIC의 기초를 형성한다. [여기서, 레이저는 엄격하게 제어되는 조립 모션들 및 기판과의 정밀한 정렬을 필요로 하는 몇몇 디바이스 유형들 중 임의의 것을 나타낸다는 것을 이해해야 한다. 그러한 정렬들 전부가 광학적일 필요는 없다. 그러한 디바이스들은 레이저들, 검출기들, 및 광학 디바이스들, 예컨대 필터들, 변조기들, 증폭기들, 및 이미저들(imagers) 및 하이 컨택트 카운트 메모리 칩들(high-contact count memory chips)과 같은 순수하게 전기적으로 접속된 디바이스들과 같은 기타 회로들일 수 있다.]

PIC 내의 종래의 반도체 레이저들에 대해, 레이저는 레이저로부터 도파관으로의 최적의 결합을 위해 기판과 매우 정밀하게 정렬되어야 한다. 예를 들어, 1 내지 3 미크론 정도의 모드 필드 직경(mode field diameter)을 갖는 레이저에 대하여, 요구되는 결과를 달성하기 위해, 정렬 정확도는 0.05 내지 0.5 미크론(50 내지 500nm) 이내이어야 한다. 이러한 정확도를 달성하는 것은 매우 고가이며, 낮은 생산 속도들 및 높은 오류율들 때문에 상당한 투자를 필요로 한다.

본 개시내용의 실시예들은 상당히 더 큰 정확도로 반도체 레이저를 기판의 도파관과 정렬하기 위한 디바이스들 및 방법들을 제공한다. 구체적으로, 본 개시내용의 실시예들은 레이저의 구조물들이 PIC 기판 내의 일치하는 구조물들을 향해 부드럽게 밀어지거나 당겨질 수 있도록 성형되는 물리적 구조물들을 레이저 및 반도체 기판 둘 다의 내부에 제공한다. 이러한 일치하는 물리적 구조물들은 단순한 열적 및 기계적 프로세스들을 통한 저비용의 정렬을 가능하게 한다. 디바이스는 자가 정렬(self-alignment)과 함께 능동 조립을 통해 정렬될 수 있고, 자가 정렬과 함께 수동 조립을 통해 정렬될 수 있다.

아래에 더 상세하게 설명되는 바와 같이, 본 개시내용의 실시예들은 PIC 상의 레이저의 미세한 포지셔닝을 허용하기 위해, 리소그래피적으로 정의된 슬라이딩 및 정지 표면들뿐만 아니라, 정밀 기준 정합 표면들을 제공한다. 이러한 레이저들은 이들 접근법들을 이용하여 높은 수율로 3개의 직선 차원들 각각에서 100nm 이내의 공차(tolerance)로 정렬될 수 있다.

도 1을 참조하면, 실시예에 따른 반도체 레이저의 3차원 오프셋 뷰가 도시되어 있다. 도 1에서, 레이저(100)는 제조 프로세스 동안 특정 컬러(즉, 파장)의 레이저 빔을 생성하도록 적응된 반도체 레이저 디바이스이다. 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108), 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114), 레이저 패싯(116), 및 레이저 룰러(118)를 포함한다.

이하에서 도 3에 더 상세히 설명되는 바와 같이, 전기도금된 금 표면(102)은 PIC의 기판과 전기적 접속을 형성하기 위해 사용되는 금의 층일 수 있다. 이 표면이 전기도금되지만, 전기도금이 아닌 다른 퇴적 기술(예컨대, 증발 및 리프트오프)이 사용될 수 있다는 점에 유의해야 한다. 추가로, 다수의 상이한 두께들이 사용될 수 있고, 일 실시예에서, 전기도금된 금 표면(102)의 두께는 약 5 미크론일 수 있다.

전도체 층(104)은 전기도금된 금 표면(102)으로부터 하부 정합 표면 영역(106)으로의 전자들의 전도를 보조하는 것을 돕고, 레이저 또는 PIC 기판에 대한 상부 전도체 층들의 부착을 향상시키기 위해 사용되는 다수의 금속의 스택일 수 있다. 전도체 층(104)은, 예를 들어, 백금, 금, 백금 및 티타늄의 스택을 포함할 수 있다. 일 실시예에서, 이 층의 총 두께는 1.05 미크론일 수 있다.

하부 정합 표면 영역(106) 및 상부 영역(108)은 레이저(100)의 활성 영역을 집합적으로 포함할 수 있다. 하부 정합 표면 영역(106)은 디바이스에 의해 생성될 실제 레이저를 포함할 수 있다. 도시된 바와 같이, 하부 정합 표면은 정합 표면들(112, 114)을 포함할 수 있다. 정합 표면들(112 및 114)은 PIC의 에지와 레이저(100)의 정면 사이의 접촉 지점을 제공할 수 있는 물리적 피쳐들이다. 도 3에 보여지는 바와 같이, 정합 표면들(112 및 114)은 반도체 기판에 대한 레이저(100)의 안전하고 매우 정밀한 정렬을 제공하기 위해 PIC 내의 일치하는 표면들과 접촉할 수 있다. 또한, 도 19 내지 도 21에 도시되는 바와 같이, 정합 표면들(112 및 114)은 도 1에 도시된 것들과는 다른 다양한 형상들을 포함할 수 있다

상부 영역(108)은 PIC 기판(200)의 기판과 직접 접촉하지 않을 레이저(100)의 활성 영역의 부분이다. 상부 영역(108)은 반도체 디바이스 내의 레이저의 생성에 적합한 임의의 크기일 수 있다. 디바이스가 도 4에 도시된 바와 같이 조립된 후, 레이저의 동작을 제어할 스위칭 메커니즘에 대한 전기적 접속을 형성하기 위해, 상부 영역(108)이 외부 와이어에 접속될 수 있다.

측부 표면들(110)은 PIC의 최상부면과 레이저(100) 사이의 접촉 지점을 제공하도록 특수화된 레이저의 영역들이다. 측부 표면들(110)은 레이저가 PIC 내에 배치될 때 레이저의 중량의 벌크를 유지할 것이고, 또한 측부 표면들은 레이저가 PIC 내에 정렬되도록 배치될 때, 레이저(100)가 제자리로 부드럽게 슬라이딩되는 것을 허용할 것이다. 하부 정합 표면들(106), 상부 영역(108) 및 측부 표면들(110)이 개별적으로 설명되지만, 이들 영역은 실질적으로 동일한 재료로 형성되며 위에서 언급된 것을 제외하고는 그것들 사이에 잘 정의된 경계들을 포함하지 않는다는 점에 유의해야 한다.

레이저 룰러(118)는 측부 표면들(110) 중 한 측부 표면 상의 패턴이다. 레이저 룰러(118)는 레이저 패싯으로부터 레이저 디바이스(100)의 단부까지의 거리를 보여주기 위해, 측부 표면들(110)을 형성하는 재료 내로 에칭된다. 이하에 더 상세하게 설명되는 바와 같이, 이러한 거리는 레이저의 정렬을 위한 디바이스의 정밀한 특성들을 결정하는 데 도움을 주기 위해 사용될 수 있다.

레이저(100)의 활성 영역을 형성하는 재료는 임의의 수의 리소그래피 기술을 이용하여 형성될 수 있다. 그러나, 레이저 필라멘트의 수직 위치는 디바이스의 적절한 기능을 보장하기 위해 매우 중요하므로, 이러한 높이를 제어하기 위해 다수의 추가 기술이 사용될 수 있다. 따라서, 레이저 및 PIC 기판 측부 표면들 둘 다에서의 기준 표면들의 높이들 및 연관된 오프셋들은 다양한 정밀 박막 퇴적 및 제거(절삭) 프로세스들을 통해 정확하게 제어될 수 있다.

예를 들어, 재료들의 얇은 층들이 하부 기준 기판 상에 구축되는 수 개의 퇴적 프로세스가 이용될 수 있다. 일부 실시예들에서, 예를 들어, InP, InGaAs, InGasAsP, 및 다른 반도체 또는 유전체 재료들의 에피택셜 박막 성장, 및 플라즈마 보조 퇴적(plasma assisted deposition), 원자층 퇴적(atomic layer deposition) 등과 같은 박막 퇴적이 이용된다. 이제, 이들은 100nm로부터 단일 원자 층까지의 범위의 정밀도 레벨들을 달성할 수 있다.

다른 실시예들에서, 재료들의 개별 층들이 정밀한 방식으로 제거되어, 정밀하게 알려진 높이들을 갖는 표면을 남기는 수 개의 절삭 프로세스들(subtractive processes) 중 하나가 이용될 수 있다. 예를 들어, 일부 실시예들에서, 에천트가 예를 들어 리소그래피적으로 패터닝된 영역에서는 요구되는 재료를 제거하지만 특정 표면 또는 재료 경계에 도달한 때 에칭을 중단하는 선택적 습식 및 건식 에칭이 이용된다. 추가의 예들은 완충된 HF(BHF: buffered HF) 용액을 이용한 실리콘 이산화물 층의 제거를 포함하며, BHF 용액은 모노리식 실리콘 표면에 영향을 주지 않기 때문에, 이것은 에칭 정지 층의 역할을 하는 하부 실리콘 표면을 노출시킨다. 또 다른 예는 예를 들어 실리콘 기판의 바디 내의 특정 결정학적 평면까지 하향 에칭하여 그러한 평면을 노출시키기 위해 KOH를 사용하는 것과 같은 이방성 습식 에칭을 포함한다. 또 다른 예는 HCl 용액을 이용하여 InP 층을 통해 하향 에칭하는 것이고, 이것은 다음으로 에칭된 컴포넌트의 바디 내의 InGaAsP 층에서 정지한다. 예를 들어, 본 개시내용에서 설명된 에칭은 레이저(100)의 정합 표면들을 에칭하기 위해 사용될 수 있다.

마지막으로, 에칭 시간, 기판 온도, 또는 실시간 인시튜 측정(real time in situ measurement)에 의해 결정되는 양만큼 표면 내로 에칭하기 위해, 기체상 SF6 건식 에칭과 같은 비-선택적 에천트가 사용될 수 있다. 이러한 절삭 프로세스들은 위에서 논의된 적층 프로세스들(additive processes)에 필적하는 정밀도를 가질 수 있다. 수직 및 횡방향 기준 위치 제어 둘 다에 대해 적층 및 절삭 프로세스 둘 다가 사용된다. 이러한 프로세스들은 수직 및 횡방향 차원 둘 다에서 요구되는 결과적인 표면 피쳐들을 제공할 필요성에 따른 조합으로 혼합되고 매칭될 수 있다.

도 2를 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 PIC의 3차원 오프셋 뷰가 도시되어 있다. 도 2에서, PIC 기판(200)은 반도체 기판 내에서의 레이저 빔의 생성을 위해 레이저(100)를 하우징하도록 적응된 조립체이다. PIC 기판(200)은 도파관(202), 리세스된 랜딩 영역(204), 전방 측벽들(206 및 208), 후방 측벽들(210 및 212), 갭들(214), 레이저 접촉 전도체 패드(laser contacting conductive pad)(216), 와이어 접촉 전도성 접속부들(218), 와이어 접촉 전도체 패드(220)를 포함한다. PIC 기판(200)은 도 8에 도시된 레이저 접촉 전도체 패드(216) 상에 배열된 솔더(222)를 더 포함할 수 있다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다. 추가로, 도파관(202)은 PIC 룰러(228)를 포함한다.

도파관(202)은 입사 레이저의 빔을 기판을 통해 안내하도록 적응된 구조물이다. 도파관(202)은 반도체 기판의 최상부에 형성된 구성요소이다. 도파관(202)은 예를 들어 하부 산화물 층, 얇은 전도체 층, 및 상부 산화물 층을 포함하는 퇴적된 재료들의 샌드위치일 수 있다. 얇은 전도체 층은 반도체 기판을 통한 레이저 빔의 투과를 허용하도록 적응된 층일 수 있다. 하나의 예시적인 구현예에서, 얇은 전도체 층은 실리콘일 수 있다. 일 실시예에서, 하부 산화물 층은 2 마이크로미터일 수 있고, 얇은 전도체 층은 220nm일 수 있고, 상부 산화물 층은 2.1 마이크로미터일 수 있다.

일반적으로, PIC 기판(200)의 나머지 구조물들은 달리 언급되지 않는 한, 도 2에 도시된 구조물들을 반도체 기판 내로 에칭함으로써 형성된다. 리세스된 랜딩 영역(204)은 에칭에 의해 형성된 PIC 기판(200)의 기판 내의 오목부이다. 리세스된 랜딩 영역(204)은 도 3에 도시된 바와 같이 레이저(100)가 배치될 영역이다. 리세스된 랜딩 영역(204)은 전기도금된 금 표면(102)과 솔더(222) 사이의 견고한 접촉을 허용하는 일정한 깊이(constant depth)일 수 있다. 일 실시예에서, 리세스된 랜딩 영역은 기판의 나머지보다 대략 10 마이크로미터 아래에 있을 수 있다. 리세스된 랜딩 영역(204) 및 PIC 기판(200)의 나머지 비-에칭된 영역들의 형상은 아래에 더 완전하게 설명되는 바와 같이, PIC 기판(200) 내에 배치될 때의 레이저(100)의 단순한 정렬을 허용하도록 주의깊게 선택된다.

전방 측벽들(206 및 208)은 에칭되지 않은 PIC 디바이스(200)의 상부 표면들을 포함한다. 전방 측벽들(206 및 208)은 레이저 디바이스가 기판 내에 배치될 때 디바이스의 중량을 지지하기 위해, 레이저 디바이스(100)의 측부 표면들(110)과의 직접적인 접촉을 허용하도록 적응된다. 도 4에 도시된 바와 같이, 전방 측벽들(206 및 208)은 레이저(100)의 측부 표면들(110)의 전방 단부와 정렬될 것이다. 마찬가지로, PIC 기판(200)의 후방 측벽들(210 및 212)은 레이저의 중량의 나머지를 유지하기 위해 레이저(100)의 측부 표면들(110)의 후방부와 접촉하도록 적응된다.

갭들(214)은 에칭으로 제거되고 전방 측벽들(206 및 208)과 대응 후방 측벽들(210 및 212) 사이의 공간을 점유하는 PIC 기판(200)의 영역들이다. 갭들(214)은 구체적으로 반도체 기판 내로의 레이저(100)의 정밀하지 않은 초기 배치를 위한 여유공간(room)을 허용하도록 성형된다. 갭들(214)은 리플로우 솔더에 대한 런오프 영역을 제공할 수 있다. 예를 들어, 갭들(214)은 레이저 접촉 전도체 패드(216), 와이어 접촉 전도체 접속부들(218), 및 와이어 접촉 전도체 패드(220) 중 하나 이상에 위치된 리플로우 솔더로부터 과잉 솔더를 떼어내도록 구성될 수 있다. 갭들(214)은 떼어내진 솔더를 수용할 수 있다. 도 2에 도시된 바와 같이, 갭들(214)은 레이저 접촉 전도체 패드(216), 와이어 접촉 전도체 접속부들(218), 및 와이어 접촉 전도체 패드(220) 중 하나 이상에 대해 수평 방향으로 각질 수 있고, 여기서 후방 측벽들(210 및 212) 및 전방 측벽들(206 및 208)은 각도들을 정의할 수 있다. 갭들(214)은 또한 레이저 접촉 전도체 패드(216), 와이어 접촉 전도체 접속부들(218), 및 와이어 접촉 전도체 패드(220) 중 하나 이상에 대해 수직 방향으로 각질 수 있다. 갭들(214)은 그것이 수용하는 과잉 솔더가 후방 측벽들(210 및 212) 및 전방 측벽들(206 및 208)에 도달하지 않도록 치수가 정해질 수 있다.

갭들(214)은 또한 솔더를 위한 저장 영역(reservoir area)을 제공할 수 있다. 예를 들어, 솔더는 갭들(214) 중 하나 이상에 배치될 수 있고, 레이저 접촉 전도체 패드(216), 와이어 접촉 전도체 접속부들(218) 및 와이어 접촉 전도체 패드(220) 중 하나 이상에 윅 처리될(wicked) 수 있다. 따라서, 윅 처리된 솔더는 레이저(100)에 대한 기판(200)의 부착을 돕기 위해 사용될 수 있다.

본 개시내용의 실시예들은 PIC 기판 내에서의 레이저(100)의 정렬을 보조하도록 특별히 적응되는 리세스된 랜딩 영역(204)을 위한 구체적인 형상을 유리하게 생성한다. 구체적으로, 이 영역의 형상은 아래에 도 3 내지 도 6에서 더 완전하게 설명되는 바와 같이, 능동 또는 수동 정렬 기술을 통한 레이저(100)의 정렬을 허용한다. 레이저 랜딩 영역(204)은 레이저(100)의 정합 표면들(112 및 114)에 대응하도록 성형된 정합 표면들(224 및 226)을 포함한다. 도 1 및 도 2에서, 정합 표면들은 삼각형으로 도시되어 있다. 그러나, 도 19 내지 도 21에 보여진 바와 같이, 이러한 형상이 필수적인 것은 아니며, 다수의 다른 형상이 정합 표면들로서 사용하기 위해 고려된다. 예를 들어, 정합 표면들 사이에 큰 접촉 면적을 제공하기 위해, 정합 표면은 삼각형의 절단된 버전에 대응하는 사다리꼴일 수 있다.

레이저 접촉 전도체 패드(216)는 전도체 구성요소가 내부에 배치된, 리세스된 레이저 랜딩 영역(204) 내의 영역이다. 일 실시예에서, 레이저 접촉 전도체 패드(216)의 전도체 구성요소는 티타늄, 백금 및 금을 포함하는 재료들의 샌드위치일 수 있다. 일 실시예에서, 이 패드는 대략 .75 마이크로미터의 높이를 가질 수 있다. 레이저 접촉 전도체 패드(216)는 PIC 기판(200)과 레이저(100) 사이에 전기적 접속을 형성하기 위해 이용될 솔더(222)를 유지하도록 적응된다. 솔더(222)는 이러한 전기적 접속을 생성하도록 적응된 임의의 솔더링 재료일 수 있다. 일 실시예에서, 솔더(222)는 높이가 대략 5 마이크로미터인 금-주석 혼합물일 수 있다. 일 실시예에서, 솔더(222)는 PIC 기판(200) 대신에 레이저(100) 상에 퇴적될 수 있다.

전도체 접속부들(218)은 레이저 접촉 전도체 패드(216)를 와이어 접촉 전도체 패드(220)에 접속하는, PIC 기판(200)을 통해 이어지는 2개의 라인이다. 와이어 접촉 전도체 패드(220)는 PIC 조립체를 전기적으로 제어하기 위한 외부 와이어의 부착을 허용하는, PIC 기판(200)의 배면의 대형의 노출된 영역이다.

PIC 룰러(228)는 도파관(202)의 면 중 하나 상의 패턴이다. PIC 룰러(228)는 도파관(202)의 전방 에지로부터 PIC 기판(200)의 단부까지의 거리를 보여주기 위해, 도파관(202)의 재료 내로 에칭된다. 레이저 룰러(118)와 관련하여, 이 거리는 레이저의 정렬을 위한 디바이스의 정밀한 특성을 결정하는 데 도움을 주기 위해 사용될 수 있다. 예를 들어, 레이저 정면으로부터 레이저(100)의 단부까지의 거리는 레이저 룰러(118)를 통해 정밀하게 결정될 수 있다. 추가로, 도파관(202)의 전방 에지와 PIC 기판(200)의 에지 사이의 거리가 결정될 수 있다. 도 3 내지 도 6에 설명되는 바와 같이 레이저(100)가 PIC 기판(200) 내에 배치될 때, 룰러들(118 및 228)로부터의 이러한 측정치들의 조합은 레이저 패싯(116)과 도파관(202)의 전방 에지 사이의 정밀한 거리를 결정하기 위해 사용될 수 있다. 제2 룰러는 레이저(100)와 PIC 기판(200) 사이의 상대 경사각(relative tilt angle)을 결정하기 위해, 예를 들어 도파관(202) 주위에 대칭인 위치에 추가될 수 있다.

도 3을 참조하면, 본 개시내용의 실시예에 따른 PIC 조립체의 3차원 오프셋 뷰가 도시된다. 도 3에서, PIC(300)는 반도체 레이저(100)와 PIC 기판(200)의 조합이다. 도 3의 구성을 달성하기 위해, 도 1의 레이저는 거꾸로 뒤집어지고, 그에 의해, 전기도금된 금 표면(102)은 도시된 바와 같이 PIC 기판(200)의 기판의 최상부 쪽으로 아래를 향하게 된다.

도 3은 레이저(100)가 미리 정렬된 구성으로 PIC 기판(200) 내에 초기에 배치될 때의 디바이스의 구성을 도시한다. 도시된 바와 같이 디바이스가 미리 정렬될 때, 레이저(100)는 레이저가 도파관(202)과 완전하게 정렬되면서 그 뒤에 소정의 거리를 갖도록 배치된다는 것을 이해해야 한다. 이러한 완벽한 정렬은 이상적인 예이고, 레이저(100)는 배치 시에 일반적으로 미리 정렬된 구성으로 되어 있지 않을 수 있다는 점이 이해되어야 한다.

도 3에서, 레이저(100)는 초기에, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)에 접촉하는 것으로부터 먼 거리에 있도록 배치된다. 레이저(100)는 레이저에 손상을 주지 않고 레이저(100)를 운반할 수 있는 임의의 디바이스에 의해 배치될 수 있다. 일부 실시예들에서, 레이저(100)는 흡입 컵 조립체(suction cup assembly)를 통해 배치된다. 이 단계에서, 측부 표면들(110)은 도시된 바와 같이, 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이다. 이러한 구성에서, 전기도금된 금 표면(102)의 적어도 일부분은 솔더(222)와 접촉할 것이다. 그러나, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방으로부터 실질적으로 약간의 거리를 둘 것이다.

도 4를 참조하면, 본 개시내용의 실시예에 따른 PIC 조립체의 3차원 오프셋 뷰가 도시된다. 도 4에서, PIC(300)는 반도체 레이저(100) 및 PIC 기판(200)을 포함한다. 도 4는 레이저(100)가 생성된 레이저 광을 PIC 기판(200)의 도파관(202) 내로 투과시키기 위해 정렬되도록 하는, PIC(300)의 조립의 완료를 도시한다. 도 4의 구성을 달성하기 위해, 도 3에 도시된 레이저(100)는 능동적으로 또는 수동적으로 정방향으로 밀어질 수 있다. 레이저(100)가 능동적으로 정렬될 때, 레이저 디바이스(100)는 디바이스의 위치의 정정을 위한 기준점을 생성하도록 턴 온되어야 한다. 그 후, 외력이 레이저(100)에 인가되어, 디바이스가 도파관(202)을 향해 이동하게 한다. 일부 실시예들에서, 레이저는 레이저(100)의 상부 영역(108)에 부착된 흡입 컵을 통해 정방향으로 밀어질 수 있다.

다른 실시예들에서, 레이저(100)는 또한 수동적으로 정렬될 수 있다. 이러한 실시예들에서, 레이저는 정렬 시에 턴 온되지 않고; 오히려 정렬 프로세스는 오정렬들을 정정하고 레이저를 PIC(300)와의 적절한 위치로 이동시키기 위해, 레이저(100) 및 PIC 기판(200) 내의 기준 표면들의 형상을 이용한다. 이러한 실시예에서, 레이저는 외력에 의해 능동적으로 밀어질 수 있다. 대안적인 실시예에서, 레이저(100)는 인가된 임의의 외력 없이 자가 정렬될 수 있다. 레이저(100)가 PIC 기판(200)의 표면 상의 액체와의 직접 접촉을 통한 표면 장력의 작용을 통해 정방향으로 당겨질 때 강제된 정렬(alignment forced)이 제공된다. 일부 실시예들에서, 이 액체는 용융되도록 가열된 솔더(222)일 수 있다. 이러한 실시예들에서, 솔더(222)는 전기도금된 금 표면(102) 및 전도체 접속부들(218)에 유체 결합될 수 있다. 이러한 실시예들에서, 용융된 솔더의 표면 장력은 약한 힘이 레이저(100)에 가해지게 할 수 있고, 그에 의해 레이저가 정합 표면들(224 및 226)을 향해 부드럽게 정방향으로 당겨지도록 한다. 또 다른 실시예에서, 레이저는 능동 및 수동 정렬의 조합을 통해 정방향으로 밀어질 수 있다. 솔더(222)의 표면 장력이 이러한 표면 장력을 제공하는 것으로 설명되지만, 에폭시 또는 수지와 같은 다른 재료들도 물론 사용될 수 있다.

레이저가 정방향으로 밀어질 때, 정합 표면들(112 및 114)은 PIC 기판(200)의 정합 표면들(224 및 226)과 견고하게 접촉하고 있을 것이다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이지만; 이 일부분은 도 3에서 갭들 위에 있던 일부분과 상이할 것이다. 이러한 구성에서, 전기도금된 금 표면(102)은 초기에 솔더(222)와 유체 접촉할 것이고, 결국에는 고체의 냉각된 솔더(222)에 결합될 것이다. 추가로, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방 에지와 실질적으로 정렬될 것이다. 이 단계에서, 레이저의 정렬은 완료되고, 레이저(100)는 PIC 기판(200)에서 매우 정확한 측정치들로 정렬될 것이다.

도 5를 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저(100) 및 PIC 기판(200)의 PIC(300) 내로의 대안적인 배열의 3차원 오프셋 뷰가 도시되어 있다. 도 5는 도 3에서와 같은 PIC 기판(200) 내로의 레이저(100)의 배치를 도시하지만; 도 3에서와 달리, 레이저(100)는 초기 배치 시에 레이저 패싯(116)이 도파관(202)과 정렬되지 않도록 하나 이상의 치수에서 오정렬된다. 위에서 나타낸 바와 같이, 레이저 패싯(116)과 도파관(202)이 정렬되도록 레이저(100)를 PIC 기판(200) 내에 배치하는 것에 실질적인 어려움이 있다. 구체적으로, 레이저(100)가 배치될 때, 레이저는 3개의 공간 차원(예를 들어, 수평, 수직, 및 전방-후방) 중 임의의 것에서 오정렬될 수 있다. 따라서, 레이저(100)의 잠재적인 오정렬을 정정하는 방법이 바람직하다. 도 5는 레이저(100)의 하나의 잠재적인 오정렬을 도시하지만; 레이저(100)는 임의의 공간 차원에서 다양한 정도들로 오정렬될 수 있다는 것을 이해해야 한다.

도 6을 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC 조립체의 대안적인 배열의 3차원 오프셋 뷰가 도시되어 있다. 도 6에서, PIC 조립체(500)는 반도체 레이저(100) 및 PIC 기판(200)을 포함한다. 도 6은 PIC 기판(200) 내로의 레이저(100)의 정렬을 도시한다. 도 6에서, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)에 견고하게 접촉하도록, 도 5의 레이저(100)는 위에서 설명된 바와 같은 능동적 또는 수동적 프로세스를 통해 정방향으로 밀어진다. 도 3에서와 달리, 도 5의 레이저(100)는 초기에 반도체 기판 및 도파관(202)과 오정렬되었다. 레이저의 활성화를 필요로 하는 레이저의 정렬을 이용하는 것은 어려우면서도 비용이 많이 들기 때문에, 위에서 설명된 수동적 프로세스만을 이용하여 오정렬을 정정하는 것이 바람직하다.

도 6은 레이저(100)가 정방향으로 밀어지거나 당겨질 때, 정합 표면들(112 및 114) 및 정합 표면들(224 및 226)의 형상이 레이저(100)와 PIC 기판(200)의 자연적인 정렬을 유도하게 하는, 본 개시내용의 혁신적인 설계의 작용을 도시한다. 구체적으로, 레이저(100)에 대해 밀거나 당기는 힘이 가해질 때, 이러한 정합 표면들의 형상은 레이저가 도파관(202)과 정렬되도록 이동하게 한다. 이러한 방식으로, 이러한 일치하는 표면들의 형상은 레이저(100)가 제자리로 이동하게 하고, 레이저 패싯(116)을 매우 정밀한 방식으로 도파관(202)과 정렬되게 할 것이다. 따라서, 도 3 및 도 5에서 레이저(100)가 매우 다른 초기 위치에 배치되고, 유일한 외부적인 정렬 힘이 레이저(100)의 배면으로부터 PIC 기판(200)의 전방을 향해 한 차원으로 인가되는 것에도 불구하고, 도 6의 조립체는 도 4의 조립체와 일치한다. 유리하게는, 이러한 설계는 레이저(100)가 임의의 개수의 가능한 초기 위치들로부터 매우 높은 정도의 정확도로 PIC 기판(200)과 자가 정렬하는 것을 허용한다.

도 4에 도시된 바와 같이, 일단 레이저(100)가 레이저의 최종 위치에 정렬되고 나면, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이지만; 이 일부분은 도 5의 갭들 위에 있던 일부분과 상이할 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이고, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방 에지와 실질적으로 정렬될 것이다. 도 1 내지 도 6은 일치하는 뾰족한 정합 표면들(112, 114, 224, 및 226)을 통한 레이저(100)와 PIC 기판(200)의 정렬을 도시하고 있지만, 이러한 형상은 필수적이지 않으며, 대안적인 형상들이 도시되거나 바람직할 수 있다는 점에 유의해야 한다. 대안적인 정합 표면들의 일부 예들은 도 19 내지 도 21에 도시되어 있다.

도 7을 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 하향도가 도시되어 있다. 도 7에서, 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108) 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114) 및 레이저 패싯(116)을 포함한다. 추가로, PIC 기판(200)은 도파관(202), 레이저 랜딩 영역(204), 측벽들(206 및 208), 및 전도체 패드(210)를 포함한다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다. 도 7은 도 8 내지 도 17에 도시된 바와 같이, 단면들 A-A', B-B', C-C' 및 D-D'가 취해질 평면들을 더 도시한다.

도 8을 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저(100) 및 PIC 기판(200)의 단면도가 도시되어 있다. 구체적으로, 도 8은 레이저(100)의 활성 영역의 중심을 통해 취해진, 도 7에 도시된 A-A' 단면을 도시한다. 도 8은 레이저(100)를 PIC 기판(200) 내로 배치하기 전의 이 단면을 구체적으로 도시한다. 도 8에서, 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108) 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114) 및 레이저 패싯(116)을 포함한다. 추가로, PIC 기판(200)은 도파관(202), 레이저 랜딩 영역(204), 측벽들(206 및 208), 및 전도체 패드(210)를 포함한다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다. PIC 기판(200)은 또한 솔더(222)을 포함하고, 솔더는 위에서 설명된 바와 같이 전기도금된 금 표면(102)에 본딩하기 위한 액체를 형성하도록 가열될 수 있다.

도 9를 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 또 다른 단면도가 도시되어 있다. 구체적으로, 도 9는 레이저(100)의 활성 영역의 중심을 통해 취해진, 도 7에 도시된 A-A' 단면을 도시한다. 도 9는 도 8의 레이저(100)가 PIC 기판(200) 내로 배치되어 정렬된 후의 이러한 단면을 구체적으로 도시한다. 도 9의 배열은 조립체(300)가 도 4에 도시된 구성에 있을 때 취해진 단면에 대응한다. 도 9에서, 도 8의 레이저(100)는 레이저 패싯(116)과 도파관(202)의 정렬을 생성하도록 정방향으로 밀어지거나 당겨지고, 그에 의해 정합 표면들(112 및 114)은 PIC 기판(200)의 정합 표면들(224 및 226)과 견고하게 접촉한다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이지만; 이러한 일부분은 도 8에서 갭들 위에 있던 일부분과 상이할 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이고, 이는 레이저(100)를 표면 장력을 통해 PIC 기판(200)의 전방을 향해 당길 수 있다. 추가로, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방 에지와 실질적으로 정렬될 것이다.

도 10을 참조하면, 본 개시내용의 대안적인 실시예에 따른 반도체 레이저(100) 및 PIC 기판(200)의 단면도가 도시되어 있다. 구체적으로, 도 10은 레이저(100)의 활성 영역의 중심을 통해 취해진, 도 7에 도시된 A-A' 단면을 도시한다. 도 10은 레이저(100)를 PIC 기판(200) 내로 배치하기 전의 이 단면을 구체적으로 도시한다. 도 10에서, 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108) 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114), 및 레이저 패싯(116)을 포함한다. 추가로, PIC 기판(200)은 도파관(202), 레이저 랜딩 영역(204), 측벽들(206 및 208) 및 전도체 패드(210)를 포함한다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다. PIC 기판(200)은 또한 위에서 설명된 바와 같이, 전기도금된 금 표면(102)에 본딩하기 위한 액체를 형성하도록 가열될 수 있는 솔더(222)를 포함한다.

도 10은 도 8에 도시된 바와 같은 PIC 기판(200) 내로의 레이저(100)의 배치를 중요한 차이점과 함께 도시한다. 도 10에서, 레이저(100)의 패싯(116)은 직선이 아니고, 오히려 도시된 바와 같이 수직 방향으로 각진다. 이러한 각도는 패싯의 에지를 고도의 정밀도로 에칭함으로써 제조 프로세스 동안 정밀하게 제어된다. 레이저 패싯(116)의 전방에 이러한 각도를 제공하는 것은, 도시된 바와 같이 레이저 빔이 패싯을 빠져나가고 위로 각지게 할 것이다. 따라서, 도 10에서,도파관(202)이 레이저 광을 수신하고 재지향시켜서 레이저 광이 도파관(202)을 따라 계속하여 직선이도록 하기 위해, 도파관(202)의 선단 에지는 또한 수직 방향으로 각진다. 일부 실시예들에서, 도파관(202)의 선단 에지의 각도는 패싯(116)의 각도보다 대략 3배 더 가파를 수 있다.

도 11을 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도가 도시되어 있다. 구체적으로, 도 11은 레이저(100)의 활성 영역의 중심을 통해 취해진, 도 7에 도시된 A-A' 단면을 도시한다. 도 11은 도 10의 레이저(100)가 PIC 기판(200) 내로 배치되어 정렬된 후의 이 단면을 구체적으로 도시한다. 도 11은 도시된 바와 같이 각진 패싯(116) 및 도파관(202)의 각진 선단 에지가 제공된, 도 9의 대안적인 실시예이다. 이러한 도면에서, 레이저 광은 각진 패싯(116)을 떠난 후에 위로 휘어지고, 레이저의 소스 위로 약간의 수직 오프셋을 갖고서 도파관(202)의 각진 선단 에지에 도달한다. 레이저(100)의 이러한 배열은 도파관(202)으로부터 레이저 패싯(116) 내로의 레이저의 바람직하지 않은 후방 반사를 방지한다.

도 12를 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도가 도시되어 있다. 구체적으로, 도 12는 도 7에 도시된 B-B' 단면을 도시한다. 도 12는 레이저가 도 2에 도시된 구성에 있을 때의 이 단면을 구체적으로 도시한다. 도 12에서, 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108), 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114), 및 레이저 패싯(116)을 포함한다. 추가로, PIC 기판(200)은 도파관(202), 레이저 랜딩 영역(204), 측벽들(206 및 208) 및 전도체 패드(210)를 포함한다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다.

도 12는 미리 정렬된 구성에서의 PIC 기판(200) 내로의 레이저(100)의 배치를 도시한다. 도 12에서, 레이저(100)는 초기에, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)에 접촉하는 것으로부터 멀리 떨여져 있도록 배치된다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이다. 그러나, 전기도금된 금 표면의 선단 에지는 솔더(222)의 정방향으로부터 실질적으로 거리를 둘 것이다.

도 13을 참조하면, 본 개시내용의 실시예에 따른 PIC 및 반도체 레이저의 단면도가 도시되어 있다. 구체적으로, 도 13은 도 7에 도시된 B-B' 단면을 도시한다. 도 13은 레이저가 도 4에 도시된 구성에 있을 때의 이 단면을 구체적으로 도시한다. 도 13에서, PIC 조립체(300)는 반도체 레이저(100) 및 PIC 기판(200)을 포함한다. 도 13은 PIC 기판(200) 내로의 레이저(100)의 정렬을 도시한다. 도 13에서, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)과 견고하게 접촉해 있도록, 도 12의 레이저(100)는 정방향으로 밀어진다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이지만; 이러한 일부분은 도 12에서 갭들 위에 있던 일부분과 상이할 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이고, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방 에지와 실질적으로 정렬될 것이다. 도 14를 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도가 도시되어 있다. 구체적으로, 도 14는 도 7에 도시된 C-C' 단면을 도시한다. 도 14는 레이저가 도 2에 도시된 구성에 있을 때의 이 단면을 구체적으로 도시한다. 도 14에서, 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108) 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114) 및 레이저 패싯(116)을 포함한다. 추가로, PIC 기판(200)은 도파관(202), 레이저 랜딩 영역(204), 측벽들(206 및 208) 및 전도체 패드(210)를 포함한다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다.

도 14는 미리 정렬된 구성에서의 PIC 기판(200) 내로의 레이저(100)의 배치를 도시한다. 도 14에서, 레이저(100)는 초기에, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)에 접촉하는 것으로부터 먼 거리에 있도록 배치된다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이다. 그러나, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방으로부터 실질적으로 이격되어 있을 것이다.

도 15를 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도가 도시되어 있다. 구체적으로, 도 15는 도 7에 도시된 C-C' 단면을 도시한다. 도 15는 레이저가 도 4에 도시된 구성에 있을 때의 이 단면을 구체적으로 도시한다. 도 15에서, PIC 조립체(300)는 반도체 레이저(100) 및 PIC 기판(200)을 포함한다. 도 15는 PIC 기판(200) 내로의 레이저(100)의 정렬을 도시한다. 도 15에서, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)과 견고하게 접촉하고 있도록, 도 14의 레이저(100)는 정방향으로 밀어진다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이지만; 이러한 일부분은 도 14의 갭들 위에 있던 일부분과 상이할 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이고, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방 에지와 실질적으로 정렬될 것이다. 도 16을 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도가 도시되어 있다. 구체적으로, 도 16은 도 7에 도시된 D-D' 단면을 도시한다. 도 16은 레이저가 도 2에 도시된 구성에 있을 때의 이 단면을 구체적으로 도시한다. 도 16에서, 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108), 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114) 및 레이저 패싯(116)을 포함한다. 추가로, PIC 기판(200)은 도파관(202), 레이저 랜딩 영역(204), 측벽들(206 및 208) 및 전도체 패드(210)를 포함한다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다.

도 16은 미리 정렬된 구성에서의 PIC 기판(200) 내로의 레이저(100)의 배치를 도시한다. 도 16에서, 레이저(100)는 초기에, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)에 접촉하는 것으로부터 먼 거리에 있도록 배치된다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이다. 그러나, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방으로부터 실질적으로 거리를 둘 것이다.

도 17을 참조하면, 본 개시내용의 실시예에 따른 반도체 레이저 및 PIC의 단면도가 도시되어 있다. 구체적으로, 도 17은 도 7에 도시된 D-D' 단면을 도시한다. 도 17은 레이저가 도 4에 도시된 구성에 있을 때의 이 단면도를 구체적으로 도시한다. 도 17에서, PIC 조립체(300)는 반도체 레이저(100) 및 PIC 기판(200)을 포함한다. 도 15는 PIC 기판(200) 내로의 레이저(100)의 정렬을 도시한다. 도 15에서, 정합 표면들(112 및 114)이 PIC 기판(200)의 정합 표면들(224 및 226)과 견고하게 접촉하고 있도록, 도 14의 레이저(100)가 정방향으로 밀어진다. 이 단계에서, 측부 표면들(110)은 전방 측벽들(206 및 208)은 물론, 후방 측벽들(210 및 212)과 직접 접촉해야 한다. 측부 표면들(110) 각각의 일부분은 갭들(214) 위에 있을 것이지만; 이러한 일부분은 도 14에서 갭들 위에 있던 일부분과 상이할 것이다. 이러한 구성에서, 전기도금된 금 표면은 솔더(222)와 접촉할 것이고, 전기도금된 금 표면의 선단 에지는 솔더(222)의 전방 에지와 실질적으로 정렬될 것이다. 도 18을 참조하면, 본 개시내용의 대안적인 실시예에 따른 반도체 레이저 및 PIC의 하향도가 도시된다. 도 18에서, 레이저(100)는 전기도금된 금 표면(102), 전도체 층(104), 하부 정합 표면 영역(106), 상부 영역(108) 및 측부 표면들(110)을 포함한다. 하부 정합 표면 영역(106)은 정합 표면들(112 및 114) 및 레이저 패싯(116)을 포함한다. 추가로, PIC 기판(200)은 도파관(202), 레이저 랜딩 영역(204), 측벽들(206 및 208), 및 전도체 패드(210)를 포함한다. 레이저 랜딩 영역(204)은 정합 표면들(224 및 226)을 포함한다.

도 18은 도 3에 도시된 레이저(100) 및 PIC 기판(200)의 구성의 하향도를, 레이저 패싯(116) 및 도파관(202)에 대한 변형과 함께 제시한다. 도 3 및 도 9에서, 레이저 패싯(116)은 디바이스의 수평 및 수직 축을 따라 직선이도록 에칭된다. 그러나, 도 11에 도시된 바와 같이, 레이저 패싯(116)은 수직 방향으로 각지도록 에칭될 수 있다. 종래의 반도체 레이저들에서, 레이저 패싯(116)은 에지를 생성하기 위해 레이저를 형성하는 재료를 클리빙함으로써 형성되지만, 이는 매우 정밀하지 않은 프로세스이다. 이러한 클리빙 프로세스는 레이저의 패싯을 따라 정밀하지 않은 수직 각도를 형성할 수 있지만, 도 11의 구성에 도시된 바와 같이 각도가 제어될 수 없다.

구체적으로, 본 개시내용의 레이저에서, 레이저 패싯(116)은 클리빙에 의해 형성되지 않고, 오히려 레이저 디바이스로부터 에칭된다. 에칭 프로세스는 패싯(116)의 에지를 형성하는 데에 있어서 고도의 정확도를 허용한다. 이러한 에칭은 패싯(116)의 선단 에지의 형상을 수직 방향에서뿐만 아니라 수평 방향에서도 정밀하게 제어할 수 있게 한다. 따라서, 도 18에서, 도시된 레이저 패싯(116)은 수평축을 따라 직선으로 에칭되는 것이 아니라, 오히려 도시된 바와 같이 수평축에 대하여 정밀하게 제어된 각도로 에칭된다. 레이저 패싯은 직선이 아니기 때문에, 레이저 광(1802)에 의해 도시된 바와 같이, 레이저 광은 각져서 패싯을 빠져나올 것이다. 이러한 레이저 광은 패싯(116)으로부터 수평 오프셋 거리(1802)에서 도파관에 들어갈 것이다. 또한, 도파관(202)의 전방 표면은 도시된 바와 같이 각지게 생성될 것이다. 바람직하게는, 이러한 각도는 (재료들의 굴절률에 의해 결정되는) 레이저 패싯의 각도의 대략 3배이지만, 다수의 다른 각도 비율이 사용될 수 있다. 추가로, 도파관 전방 표면은 레이저 패싯과 동일한 방향으로 각진 것이 바람직하다. 각진 패싯을 발생시키고, 패싯으로부터 오프셋을 두고서 도파관을 배치함으로써, 레이저 내로의 레이저 광의 바람직하지 않은 후방 반사가 방지될 수 있다.

도 19는 도 3 에 도시된 레이저(100) 및 PIC 기판(200)의 구성의 하향도를, 레이저(100)의 정합 표면들(112 및 114)에 대한 변형과 함께 제시한다. 작은 패터닝 상세들을 해상(resolve)하기 위한 제조 머신의 능력에 관한 기술적 문제에 기인하여, 도 1에 도시된 정합 표면들(112 및 114)의 예리한 코너들의 제조는 어렵다. 도 1에 도시된 예리한 코너들에 대한 대안으로서, 도 19는 도시된 구성을 형성하기 위해 정합 표면들(112 및 114)이 클리핑된 레이저 디바이스를 제시한다. 이러한 방식으로, 정합 표면들(112 및 114)은 그들의 단부에서 예리한 지점을 형성하지 않고, 오히려 정합 표면의 선단 에지를 따라 평평한 표면을 포함한다. 이러한 구성에서, 정합 표면들(112 및 114)의 전방 에지가 정합 표면들(224 및 226)에 접촉하지 않도록, 약간의 릴리프가 제공된다. 오히려, 이러한 실시예에서, 정합 표면들(112 및 114)은 패턴의 에지의 정면보다 소정 거리 뒤에서 정합 표면들(224 및 226)과 접촉하여, 도시된 바와 같이 홀들(1902 및 1904)을 형성할 것이다. 이러한 혁신적인 설계는 레이저(100) 및 PIC 기판(200)에서 패터닝 결함이 존재하더라도 레이저 디바이스의 극히 정확한 자가 정렬을 허용하는, 직접 접촉으로부터 릴리프를 유리하게 제공한다.

도 20은 도 3에 도시된 레이저(100) 및 PIC 기판(200)의 구성의 하향도를, 정합 표면들(224 및 226)에 대한 변형과 함께 제시한다. 작은 패터닝 상세들을 해상하기 위한 제조 머신의 능력에 관한 기술적 문제에 기인하여, 도 2에 도시된 정합 표면들(224 및 226)의 예리한 코너들의 제조는 어렵다. 도 2에 도시된 예리한 코너들에 대한 대안으로서, 도 20은 정합 표면들(224 및 226)이 도시된 바와 같은 정사각형 형상의 구성을 형성하도록 설계된 레이저 디바이스를 제시한다. 이러한 방식으로, 정합 표면들(224 및 226)은 그들의 단부에서 예리한 지점을 형성하지 않고, 오히려 박스 형상의 구조를 포함한다. 이러한 구성에서, 정합 표면들(112 및 114)의 전방 에지가 정합 표면들(224 및 226)과 직접 접촉하지 않도록, 약간의 릴리프가 제공된다. 오히려, 이러한 실시예에서, 정합 표면들(112 및 114)은 정합 표면들(224 및 226)의 패턴의 에지의 정면보다 소정 거리 뒤에서 정합 표면들(224 및 226)과 접촉하여, 도시된 바와 같이 홀들(2002 및 2004)을 형성할 것이다. 도 19의 구성과 마찬가지로, 이러한 구성은 레이저(100) 및 PIC 기판(200)에서 패터닝 결함들이 존재하더라도 레이저 디바이스의 극히 정확한 자가 정렬을 허용하는, 직접 접촉으로부터의 릴리프를 유리하게 제공하는 혁신적인 설계를 제공한다.

도 21은 도 3에 도시된 레이저(100) 및 PIC 기판(200)의 구성의 하향도를, 도 20의 변형과는 다른 정합 표면들(224 및 226)에 대한 변형과 함께 제시한다. 도 21에서, 정합 표면들(224 및 226)의 에지들(2102 및 2014)은 도시된 바와 같이 곡선을 형성한다. 이러한 에지들의 곡률은, 레이저가 벽을 따라 슬라이딩하여 정렬될 때, 레이저(100)의 하부 정합 표면(106)의 상이한 부분이 도중에 측벽과 접촉하는 고유한 구성을 제공한다. 이러한 방식으로, 레이저 디바이스(100)에 가해지는 힘을 분산시킴으로써, 정렬 동안 레이저 디바이스에 대한 손상이 최소화될 수 있다. 도 19 및 도 20의 구성들과 같이, 이러한 구성도 레이저(100)와 PIC 기판(200)에서 패터닝 결함이 존재하더라도 레이저 디바이스의 극히 정확한 자가 정렬을 허용하는, 직접 접촉으로부터의 릴리프를 유리하게 제공한다.

상호 접촉하도록 정합될 부품들의 표면들은 정렬 동안 예리한 지점에서의 접촉을 제거하도록 성형될 수 있다. 예로서, 예를 들어 기판(200)과 같은 기판이 평평한 기판 정합 표면을 갖는다고 고려한다. 예를 들어 레이저(100)와 같은 부품은 평평한 기판 정합 표면과 정합하는 레이저 정합 표면을 가질 수 있다. 따라서, 레이저 정합 표면은 기판 정합 표면과의 예리한 점 접촉(들)을 제거하도록 성형될 수 있다. 예를 들어 레이저 정합 표면은 부드러운 슬라이딩 표면을 갖도록 성형될 수 있고, 이에 의해 레이저 정합 표면과 기판 정합 표면은 접촉해 있는 동안 서로 접하게(tangential) 된다. 기판 정합 표면은 또한 예리한 점 접촉(들)을 제거하도록 성형될 수 있고, 레이저 정합 표면과 기판 정합 표면은 접촉해 있는 동안 서로 접하도록, 부드러운 슬라이딩 표면을 갖도록 유사하게 성형될 수 있다

또한, 슬라이딩 동작 동안 이들 표면의 침식 또는 피팅(pitting)을 최소화하기 위해, 레이저 및/또는 기판 정합 표면들은, 접선 접촉의 위치가 정합 표면들 중 하나 또는 둘 다를 따라 연속적 또는 비인접 방식으로 이동하여, 접촉 위치가 정렬 동안 전방 정합 영역으로 부드럽게 이동할 수 있도록 성형될 수 있다. 정렬 동안, 접촉의 위치는 정렬이 진행함에 따라 전방 최종 체결 위치에 더 가깝게 이동할 수 있다. 이러한 위치의 이동은 정렬 동안 마찰을 통해 생성된 침식 또는 부스러기가 진행 중인 정렬을 방해하지 않고 접촉 영역의 후방에 대한 개방 영역에 남아 있는 것을 제공하는 데에 도움이 될 수 있다.

예를 들어 기판(200)과 같은 기판의 정합 표면들, 및/또는 예를 들어 레이저(100)와 같은 부품은 정렬 프로세스 동안 정렬 오차가 감소되도록 성형될 수 있다. 정합 표면들은 정렬 오차 공차가 감소되도록 만곡된 및/또는 직선인 표면들을 테이퍼링함으로써 성형될 수 있다. 정합 표면들의 성형은 리소그래피 또는 다른 성형 프로세스들에 의해 제공될 수 있다. 정렬 오차 공차는 이러한 성형에 의해 필요한 값들로 감소될 수 있다. 예를 들어, 완벽하지 않게 정렬된 부품이 최초로 기판과 접촉하게 될 때, 최대 포지셔닝 오차는 10 내지 25 미크론 정도로 클 수 있다. 그러나, 정렬은 진행하고, 부품은 부품 및/또는 기판 상에 위치되는 하나 이상의 테이퍼링된 정합 표면에 의해 제공되는 테이퍼 레이트에 따라 횡방향으로 및/또는 길이방향으로 이동될 수 있다. 부품(및 관련 접촉부들)을 최종 정합 위치까지 부드럽게 이동시키는 동안 내내, 종방향 거리가 감소됨에 따라, 이러한 이동은 횡방향 포지셔닝 오차를 감소시킬 수 있다. 예를 들어, 부품이 그것의 최종 정합 위치에 더 가깝게 이동됨에 따라, 포지셔닝 오차는 10 미크론 미만, 2 미크론 미만, 및 최종적으로 1 미크론 미만으로 감소될 수 있다.

도 22는 PIC(300)와 같은 PIC 배열을 제조하는 방법(2200)을 도시한다. 단계(2202)에서, 디바이스는 기판 상에 배열된다. 디바이스는 반도체 레이저(100), 또는 예를 들어 다른 종류의 레이저, 필터, 변조기, 증폭기, 이미저 또는 메모리 칩과 같은 다른 디바이스일 수 있다. 기판은 PIC 기판(200)일 수 있다. 도 3에 관련하여 위에서 논의된 것과 마찬가지로, 디바이스는 흡입 컵 어셈블리와 같이 디바이스를 손상시키지 않고서 배치할 수 있는 배치 조립체에 의해 기판 상에 배치될 수 있다. 단계(2204)에서, 디바이스를 기판 상에서 이동시키기 위해 힘이 사용될 수 있다. 힘은 위에서 설명된 바와 같은 외력, 또는 위에서 설명된 바와 같은 수동적 힘일 수 있다. 단계(2206)에서, 디바이스는 외력 또는 수동적 힘의 결과로서 기판과 정렬될 수 있다. 위에서 설명된 바와 같이 정렬이 수행될 수 있다.

도 23은 기판 상에 디바이스를 정렬하는 예시적인 체결 방법(2300)을 도시한다. 방법(2300)은 위에서 미리 논의된 정렬 절차들 중 임의의 것에 의해 이용될 수 있다. 디바이스가 기판 상에 배치된 후, 방법(2300)이 시작될 수 있다. 단계(2302)에서, 디바이스는 초기에 이동된다. 초기 이동은 체결 방법(2300)에서의 다른 이동들에 비해 더 높은 속도로 이루어질 수 있고, 기판 상에서 디바이스를 초기에 정렬하기 위해 제공된다. 단계(2304)에서, 디바이스의 중간 이동이 수행된다. 이러한 이동은 단계(2302)의 이동에 비해 더 미세한 이동이고, 디바이스의 정합 표면들을 기판의 표면들과 주의깊게 정렬시킨다. 단계(2306)에서, 최종 디바이스 이동이 수행된다. 최종 디바이스 이동은 단계들(2302 및 2304)에서의 이동들에 비해 디바이스의 가장 정밀한 이동이고, 디바이스의 전방 패싯을 기판과 횡방향으로 및 수직으로 체결시키고 디바이스의 피쳐들이 기판에 정확하게 끼워질 것을 보장하기 위해 이용된다. 단계들(2302, 2304 및 2306)의 이동들은 외력 또는 수동적 힘에 의해 야기될 수 있다.

도 24는 디바이스(2401)와 기판(2407)의 예시적인 정렬을 도시하는 도면(2400)이다. 디바이스(2401)는 레이저(100) 또는 앞에서 논의된 다른 디바이스들 중 임의의 것일 수 있다. 기판(2407)은 기판(200), 또는 본 개시내용에서 논의된 디바이스들 중 하나 이상을 수용하는 임의의 다른 기판일 수 있다. 도 24a의 예에서, 디바이스(2401)는 정합 표면들(2402, 2404, 및 2406)을 갖는다. 정합 표면들은 도 24a에서 최소한의 거칠기를 갖거나 거칠기를 갖지 않는 것으로 도시되어 있지만, 대안적으로는 거친 표면을 가질 수 있다. 기판(2407)은 기판 정합 표면들(2408, 2410, 및 2412)을 갖는다. 도 24a에 도시된 바와 같은 기판 정합 표면들은 톱니형 선들(jagged lines)에 의해 나타난 것과 같은 거친 표면들을 갖지만, 대안적으로는 최소한의 거칠기를 갖거나 거칠기를 갖지 않을 수 있다. 도 24a에 나타낸 바와 같이, X 방향은 도면의 사시도에 대해 수평이다. Z 방향은 도면의 사시도에 대해 수직이며, Y 방향은 도면의 사시도에 대해 페이지의 밖으로부터 오는 것이다.

디바이스(2401)를 기판(2407)과 정렬하기 위해, 디바이스 및 기판 정합 표면들의 평균 거칠기는 물론, 정합 표면들의 서로에 대한 각도들은 정합된 조립체의 위치 정확도(또는 오차)를 결정한다. 각도 베타(β)는 표면(2408)과 같은 기판(2407)의 법선 표면에 대한, 표면(2412)과 같은 기판(2407)의 정합 표면의 각도이다. 각도(β)를 선택하는 것은 정렬 디바이스(2401)와 기판(2407)의 각도 오차 공차에 대한 영향들을 갖는다.

예를 들어, β는 45도일 수 있다. 45도의 β는, 디바이스(2401)와 기판(2407)의 성공적인 정렬을 위해, Z 방향의 허용가능한 오차가 X 방향의 허용가능한 오차와 동일하다는 것을 나타낸다. 따라서, 이러한 경우에서, 디바이스(2401)와 기판(2407)의 정렬은 X 및 Z 방향에서 동일한 오차 공차를 갖는다.

다른 예에서, β는 45도 초과일 수 있다. 이 예에서, 디바이스(2401)와 기판(2407)의 성공적인 정렬을 위해, X 방향의 허용가능한 오차는 Z 방향의 허용가능한 오차보다 작아야 한다. 따라서, 이 예에서, Z 방향의 오차 공차는 X 방향의 오차 공차에 비해 더 높다.

또 다른 예에서, β는 45도 미만일 수 있다. 이 예에서, 디바이스(2401)와 기판(2407)의 성공적인 정렬을 위해, Z 방향의 허용가능한 오차는 X 방향의 허용가능한 오차보다 작아야 한다. 따라서, 이 예에서, X 방향의 오차 공차는 Z 방향의 오차 공차에 비해 더 높다.

일부 실시예들에서, 허용가능한 오차 공차는 X 및 Z 방향의 비율들에 대응할 수 있다. 일례에서, Z:X의 방향 비율에 대해 M:1의 허용가능한 오차 비율이 제공될 수 있고, 따라서 β는 M의 아크탄젠트와 동일할 수 있다. 따라서, 이 예에서, Z 방향의 각도 오차 공차는 X 방향의 각도 오차 허용 오차의 2배일 수 있고, M은 2와 동일할 수 있다. 이러한 경우에, β의 최적 각도는 2의 아크탄젠트와 동일하다.

도 25a는 디바이스와 기판의 추가의 예시적인 정렬을 도시하는 도면(2500)이다. 디바이스(2502)는 기판(2504)과 정렬되어야 한다. 디바이스(2502)는 레이저(100), 또는 앞에서 논의된 다른 디바이스들 중 임의의 것일 수 있다. 기판(2504)은 기판(200), 또는 본 개시내용에서 논의된 디바이스들 중 하나 이상을 수용하는 임의의 다른 기판일 수 있다.

디바이스(2502)는 파라미터 A, D, G 및 각도 파이(φ)를 포함하여, 그것의 설계에서 설명되어야 하는 몇몇 파라미터들을 갖는다. 파라미터 A는 도 25a에 나타난 스텝 발원 평면(step origination plane)(i)으로부터 측정된 디바이스(2502)의 스텝 높이(step height)이다. 파라미터 D는 스텝 발원 평면(i)으로부터 패싯 평면(ii)까지 측정된 높이이다. 패싯 평면(ii)은 레이저 패싯(116)과 같은 디바이스(2502)의 패싯의 위치를 나타낸다. 파라미터 G는 레이저 패싯(116)과 같은 레이저 패싯의 활성 영역의 중심에서의 디바이스(2502)와 기판(2504) 사이의 갭이다. 레이저의 활성 영역은 아래에 설명된다. 각도 파이(φ)는 디바이스(2502)의 스텝과 접촉하는 기판(2504)의 표면의 수직 각도이다.

스텝 높이 A를 증가시킴으로써, G가 또한 증가한다. 그러나, G를 증가시키는 것은 디바이스(2502)가 기판(2504)에 부착될 때 성능을 감소시킬 수 있는데, 왜냐하면 디바이스(2502)와 기판(2504) 사이의 지나치게 큰 갭은 후방 반사를 도입할 수 있고, 간섭의 가능성을 증가시킬 수 있고, 다른 오류가 있는 성분들을 도입할 수 있기 때문이다. 그러나, 이 문제를 완화하기 위해 파라미터 D가 증가될 수 있다. 파라미터 D를 증가시킴으로써, 패싯에서의 활성 영역의 중심은 디바이스(2502) 내의 평면 (i)으로부터 더 멀리, 그리고 기판(2504)에 더 가깝게 위치되어, G를 최소화한다. 그러나, 스텝 높이 A가 지나치게 크면 디바이스(2502)에 스택업 오차가 도입될 수 있고 정렬 문제가 발생할 수 있으므로, 증가된 D가 스텝 높이 A를 지나치게 크게 하지 않을 것을 보장하기 위해, 주의를 기울여야 한다.

G는 또한 높이 스텝 A를 최소화하고 각도 파이(φ)를 증가시킴으로써 최소화 될 수 있다. 이러한 조절들을 행하면, 패싯의 활성 영역의 중심이 기판(2504)에 더 가까워지고 G가 최소화되며, 따라서 기판(2504)에 대한 디바이스(2502)의 광학적 결합을 향상시킬 수 있다. 그러나, 스텝 높이 A를 지나치게 작게 하면, 참조번호(2502)의 스텝과 기판(2504) 사이의 접촉이 없기 때문에 디바이스(2502)가 기판(2504)을 건너뛰게 하는 것과 같은 제조 문제들을 야기할 수 있다. 따라서, 파라미터들 A, D, G 및 φ는 주의깊게 선택되어야 한다.

도 25b는 디바이스(2502) 및 기판(2504)에 대해 스텝 높이 A가 증가되는, 위에서 논의된 예의 도면(2506)을 도시한다. 도 25b에 도시된 바와 같이, A를 증가 시키는 것은 결국 G를 증가시키고, 이러한 G의 증가는 후방 반사를 도입할 수 있고, 간섭의 가능성을 증가시킬 수 있으며, 다른 오류가 있는 성분들을 도입할 수 있다.

위에서 논의된 바와 같이, 높이 A를 최소화하면, 기판(2504)에 대한 디바이스(2502)의 광학적 결합을 개선할 수 있다. 그러나, 높이 A는 또한 디바이스(2502)에 대한 클래딩 두께를 제공하고, 이 높이가 지나치게 얇아지면, 디바이스(2502)의 광학적 성능이 어려움을 겪을 수 있다. 예를 들어, 디바이스(2502)는 InP 기반 반도체 레이저일 수 있다. 이러한 반도체 레이저들은 실리콘 광자 회로들에 레이저 광을 제공하기 위해 사용될 수 있고, 실리콘에 투명한 범위 내의 광을 방출할 수 있다. 그러므로, 실리콘은 실리콘 광자 회로들에서의 도파관 형성의 일부로서 높은 굴절률 재료로서 사용될 수 있다.

도 1에 도시된 유형의 레이저일 수 있는 InP 기반 레이저들은 InP로 이루어진 클래딩들과 함께 InGaAsP 또는 InGaAlAs 활성 영역들로부터 제조될 수 있고, 고농도로 p 도핑된 InGaAs로 이루어진 반도체 접촉 층을 가질 수 있으며, 이것들 모두는 n형 InP 기판 상에 에피택셜 퇴적된다. 고농도로 p 도핑된 InGaAs에 대한 금속화는 예를 들어 Ti, Pt 및 Au일 수 있다. 금속화는 기판과의 전기적 접속을 형성하는 접촉 표면인 금속 접촉 층을 형성할 수 있다. 금속 접촉 층은 적어도 하나의 전극을 포함할 수 있다. 예를 들어, 금속 접촉 층은 2개의 전극을 포함할 수 있다. 2개의 전극은 동일한 표면 상에 위치될 수 있다. 아래에 논의되는 바와 같이, 전극들 중 하나는 레이저의 p 접촉부에 대응할 수 있고, 전극들 중 다른 하나는 레이저의 n 접촉부에 대응할 수 있다. 반도체 접촉 층은 상부 클래딩 층 위에 위치될 수 있다. 이러한 층들은 전자 빔 증발에 의해 퇴적될 수 있다. Au는 또한 전기도금을 이용하여 퇴적될 수 있다. 이러한 금속들은 물론 InGaAs 층은 레이저가 동작하는 파장들에서 손실을 가질 수 있고, 그러한 것으로서, 상부 클래딩 층(예를 들어, 높이 A 및 A-D에 포함됨)은 이러한 층들에 기인하는 레이저 모드에 대한 광 손실을 피하기 위해 충분히 두껍게 만들어질 수 있다. 상부 클래딩 층의 두께는 흡수에 의해 야기되는 광학 손실을 약 0.3/cm 이하로 유지하도록 구성될 수 있다. 약 0.3/cm 이하의 광학 손실을 유지하는 것은, 레이저 효율이 해로운 영향을 받지 않는 것을 보장하는 데 도움을 준다. 이러한 광학 손실은 반도체 접촉 층 및/또는 금속 접촉 층으로 인한 흡수에 의해 야기될 수 있다.

일례에서, 레이저 에피택셜 구조는 1310nm를 방출하도록 구성될 수 있다. 예를 들어, MOCVD(Metalorganic Chemical Vapor deposition) 또는 MBE(Molecular Beam Epitaxy)와 같은 퇴적 기술을 이용하여, 다음의 층들: n형 InP 하부 클래딩층(하부 클래딩은 기판 내로 연장될 수 있음); 도핑되지 않은 활성 영역; p 도핑된 InP 상부 클래딩 층; 및 고농도로 p 도핑된 InGaAs 접촉 층이 n형 InP 기판 상에 에피택셜 퇴적될 수 있다. 활성 영역은 AlGaInAs 그레이드 층들(graded layers) 사이에 개재된 InAlGaA계 압축 변형된 양자 우물들(InAlGaAs-based compressively strained quantum wells) 및 InAlGaAs계 인장 변형된 장벽들(InAlGaAs-based tensile strained barriers)로 형성될 수 있다. 활성 영역은 상부 클래딩 층과 하부 클래딩 층 사이에 개재될 수 있다. 구조물은 또한 리지 레이저(ridge laser)의 제조를 돕기 위해 습식 에칭 정지 층을 가질 수 있다. 구조물은 또한 분산 피드백(DFB: distributed feedback) 레이저의 형성을 허용하기 위해, 홀로그래픽 리소그래피 또는 e-빔 리소그래피로 패터닝된 격자 층(grating layer)을 포함할 수 있다. 도 26은 그래프(2600)에서 1310nm를 방출하도록 구성된 예시적인 레이저 에피택셜 구조물에 대한 상부 클래딩 두께의 함수로서, 예시적인 계산된 광학 손실을 도시한다. 광학 손실은 고농도로 p 도핑된 InGaAs 및 금속 층들에 기인한 것일 수 있다. 이 예에서, 예시적인 레이저는 광학 손실이 0.3㎝^-1 이하일 때 효율적으로 동작한다. 도 26에 도시된 바와 같이, 클래딩 두께가 증가함에 따라 광학 손실이 감소하고, 이 예에 대해, 레이저를 효율적으로 유지하기 위해서는 적어도 1.5㎛의 상부 클래딩 층 두께를 갖는 것이 바람직하다.

레이저에 대한 n 접촉부는 InP 기판의 배면 상에 또는 반도체의 최상부면 상에 있을 수 있다. 반도체 레이저(100)의 최상부면의 최상부 상에 n 및 p 접촉부들 또는 전극들을 배치하면, 부착 프로세스 동안 레이저 칩과 PIC 기판 사이에서 두 가지 전기적 접촉 모두가 이루어질 수 있게 된다.

도 27은 PIC 기판(200)의 인터페이스에 대한 레이저(100)의 최소 결합 손실을 달성하기 위해 요구되는 정렬 공차의 유한 차분 시간 영역(FDTD: Finite Difference Time Domain) 그래프(2700)를 도시한다. 그래프는 예상되는 결합 손실들을 PIC 기판(200)의 인터페이스에 대한 레이저(100)의 수평 및 수직 오프셋의 함수로서 보여준다. 정렬의 수평 및 수직 오프셋은 나노미터(nm)로 도시되어 있다. 결합 손실은 데시벨(dB)로 도시된다. 그래프에 의해 도시된 바와 같이, 수평 오프셋이 최대 50nm이고, 수직 오프셋이 최대 60nm일 때, dB 단위의 결합 손실이 최소화된다. 수직 및 수평 방향 둘 다에서 오프셋이 증가하므로, 결합 손실이 증가한다.

요약하면, 본 개시내용은 가능하게 하는 구조물들과 함께 새로운 수동 조립의 형태로 비용 효과적인 정밀 조립의 새로운 패러다임을 소개한다. 이러한 기술들은 자가 정렬 및 정밀 자가 조립을 가능하게 한다. "자가 정렬된" 부품들로, 정밀 표면들 및 피쳐들의 조합이 함께 정합될 부품들에서 이용되고, 추가의 단순한 1차원의 제한된 움직임 제어를 이용한 기계적 안내 기능은 6개의 배향도(six degrees of orientation)로 정렬된 3개의 차원에서, 정합된 부품들을 함께 정밀하게 잠금하기 위해 이용된다. 이러한 기술들은 단순한 "있는 그대로의(as-is)" 수동 조립 기술들에 필적할 수 있는 속도들로, 현재의 방법들보다 더 양호한 위치 공차들을 달성한다. 정밀 자가 조립을 이용하여, 위에서 설명된 것과 동일한 혁신적인 정밀 표면들 및 기하학적 피쳐들은, 부품들이 열 사이클링(thermal cycling), 차동 팽창(differential expansion), 진동, 진공 및 기타 물리적 효과들에 의한 것과 같은 외부의 기계적 보조 없이 최종 위치로 함께 저절로 이동한다는 추가의 특징과 함께 이용될 수 있다. 이러한 기술들은 매우 낮은 비용 지점들에서 매우 높은 조립 정밀도를 달성함으로써 산업상 혁신을 일으킬 수 있는 잠재성을 갖는다.

본 개시내용은 본 명세서에 설명된 특정 실시예들에 의해 범위가 제한되지 않는다. 실제로, 본 기술분야의 통상의 기술자들은 상술한 설명 및 첨부 도면들로부터, 본 명세서에 설명된 것들에 더하여, 본 개시내용의 다른 다양한 실시예들 및 그에 대한 변형들을 분명히 알 것이다. 따라서, 그러한 다른 실시예들 및 변형들은 본 개시내용의 범위 내에 있는 것으로 의도된다. 또한, 본 개시내용은 본 명세서에서 적어도 하나의 특정한 목적을 위한 적어도 하나의 특정 환경에서의 적어도 하나의 특정 구현의 맥락에서 설명되었지만, 본 기술분야의 통상의 기술자들은 그 유용성이 제한되지 않으며, 본 개시내용이 임의의 수의 목적을 위해 임의의 수의 환경에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 이에 따라, 아래에 제시되는 청구항들은 본 명세서에 설명된 바와 같은 본 개시내용의 전체 범위 및 사상의 관점에서 이해되어야 한다.

Claims

광자 집적 회로(PIC: photonic integrated circuit)로서,
레이저 정합 표면(laser mating surface)을 포함하는 반도체 레이저; 및
기판 정합 표면(substrate mating surface)을 포함하는 기판
을 포함하고, 상기 레이저 정합 표면의 형상 및 상기 기판 정합 표면의 형상은 상기 반도체 레이저를 상기 기판과 3차원으로 정렬하도록 구성되는, 광자 집적 회로.
제1항에 있어서, 상기 레이저 정합 표면의 형상 및 상기 기판 정합 표면의 형상은 상기 반도체 레이저에 외력이 가해질 때 상기 반도체 레이저를 상기 기판과 정렬하도록 구성되는, 광자 집적 회로.
제2항에 있어서, 상기 레이저 정합 표면의 에지는 상기 반도체 레이저가 상기 기판과 정렬될 때 상기 기판 정합 표면에 접촉하도록 구성되는, 광자 집적 회로.
제3항에 있어서, 상기 반도체 레이저가 상기 기판과 정렬될 때 상기 기판의 후방 벽(rear wall)은 상기 반도체 레이저의 후방부와 접촉하도록 구성되고, 상기 기판의 측벽은 상기 반도체 레이저의 측부 표면과 접촉하도록 구성되는, 광자 집적 회로.
제4항에 있어서, 상기 반도체 레이저의 상기 측부 표면의 일부분은 상기 반도체 레이저가 상기 기판과 정렬될 때 상기 기판의 갭 부분 위에 위치되도록 구성되는, 광자 집적 회로.
제2항에 있어서, 상기 외력은 상기 반도체 레이저로부터 상기 기판을 향하는 방향으로 가해지는, 광자 집적 회로.
제1항에 있어서, 상기 레이저 정합 표면의 형상은 삼각형 또는 사다리꼴인, 광자 집적 회로.
제1항에 있어서, 상기 기판 정합 표면의 형상은 삼각형, 사다리꼴, 정사각형 또는 직사각형인, 광자 집적 회로.
제1항에 있어서, 상기 레이저 정합 표면의 제1 에지는 상기 기판 정합 표면과 접촉하고, 상기 레이저 정합 표면의 제2 에지는 상기 기판 정합 표면과 접촉하지 않는, 광자 집적 회로.
제1항에 있어서, 상기 기판 정합 표면은 만곡된 에지를 포함하고, 상기 만곡된 에지는 상기 반도체 레이저와 상기 기판의 정렬 동안 상기 반도체 레이저에 가해지는 외력을 분산시키도록 구성되는, 광자 집적 회로.
제1항에 있어서, 상기 기판은 도파관(waveguide)을 포함하고, 상기 반도체 레이저는 레이저 패싯(laser facet)을 포함하며, 상기 도파관은 상기 레이저 패싯을 빠져나가는 레이저 빔을 수신하도록 구성되는, 광자 집적 회로.
제11항에 있어서, 상기 레이저 패싯은 각지고(angled), 상기 도파관의 선단 에지(leading edge)는 각지며, 상기 레이저 패싯의 각도 및 상기 도파관의 상기 선단 에지의 각도는 상기 도파관으로부터의 레이저 빔의 상기 레이저 패싯 내로의 후방 반사를 감소시키도록 구성되는, 광자 집적 회로.
제12항에 있어서, 상기 레이저 패싯 및 상기 도파관의 상기 선단 에지는 동일한 방향으로 각지는, 광자 집적 회로.
제12항에 있어서, 상기 레이저 패싯은 수직 방향 또는 수평 방향으로 각지는, 광자 집적 회로.
제1항에 있어서, 상기 반도체 레이저는 상기 기판과 전기적 접속을 형성하도록 구성된 접촉 표면을 포함하고,
상기 기판은 반도체 레이저를 수용하도록 구성된 랜딩 영역(landing area)을 더 포함하고, 상기 랜딩 영역은:
상기 기판 정합 표면; 및
상기 반도체 레이저의 상기 접촉 표면에 전기적으로 접속하도록 구성된 접촉 패드
를 포함하는, 광자 집적 회로.
제15항에 있어서, 상기 반도체 레이저의 상기 접촉 표면과 상기 접촉 패드 사이에 솔더(solder)가 위치되는, 광자 집적 회로.
제15항에 있어서, 상기 랜딩 영역은:
상기 접촉 패드 상에 위치되는 솔더 층; 및
상기 접촉 패드 상에 위치되는 상기 솔더 층으로부터의 솔더를 수용하도록 구성된 런오프 영역(run-off area)
을 더 포함하는, 광자 집적 회로.
제17항에 있어서, 상기 런오프 영역은 상기 솔더 층으로부터의 솔더를 상기 접촉 패드로부터 떼어냄으로써 상기 솔더를 수용하도록 구성되는, 광자 집적 회로.
제18항에 있어서, 상기 런오프 영역은 상기 접촉 패드에 대하여 수직 방향으로 각지는, 광자 집적 회로.
광자 집적 회로(PIC)를 제조하는 방법으로서,
기판 상에 반도체 레이저를 배열하는 단계 - 상기 반도체 레이저는 레이저 정합 표면을 포함하고, 상기 기판은 기판 정합 표면을 포함함 - ; 및
상기 레이저 정합 표면의 형상 및 상기 기판 정합 표면의 형상을 이용하여 상기 반도체 레이저를 상기 기판과 3차원으로 정렬하는 단계
를 포함하는 방법.
제20항에 있어서,
상기 반도체 레이저로부터 상기 기판을 향하는 방향으로 상기 반도체 레이저에 외력을 인가하는 단계
를 더 포함하는 방법.
제20항에 있어서, 상기 기판 정합 표면의 만곡된 에지를 이용하여 상기 외력을 분산시키는 단계를 더 포함하는 방법.
제20항에 있어서, 상기 반도체 레이저를 상기 기판 상에 배열하기 전에, 상기 반도체 레이저의 접촉 표면 상에 솔더를 퇴적하는 단계를 더 포함하고, 상기 기판 상에 반도체 레이저를 배열하는 단계는, 상기 반도체 레이저의 상기 접촉 표면을 상기 기판의 접촉 패드에 부착하는 단계를 포함하고, 상기 솔더는 상기 접촉 표면과 상기 접촉 패드 사이에 위치되는, 방법.
제23항에 있어서, 상기 솔더의 표면 장력은 상기 레이저 정합 표면을 끌어당겨 상기 기판 정합 표면과 부착시키는, 방법.
광자 집적 회로(PIC) 기판으로서,
반도체 디바이스 정합 표면과 접촉하도록 구성된 기판 정합 표면 - 상기 기판 정합 표면의 형상은 상기 반도체 디바이스 정합 표면의 형상에 대응하고, 상기 기판 정합 표면의 형상은 상기 반도체 디바이스를 상기 PIC 기판과 정렬하도록 구성됨 - ;
리세스된 랜딩 영역 - 상기 리세스된 랜딩 영역은 반도체 디바이스와 전기적 접속을 형성하도록 구성된 접촉 패드를 포함함 - ; 및
반도체 디바이스에 의해 생성된 광학 신호를 수신하도록 구성된 도파관 - 상기 도파관은 각진 전방 에지를 포함함 -
을 포함하는 광자 집적 회로 기판.
제25항에 있어서, 상기 각진 전방 에지는 수직 방향 또는 수평 방향으로 각진, 광자 집적 회로 기판.
제25항에 있어서, 상기 기판 정합 표면의 형상은 삼각형, 사다리꼴, 정사각형 또는 직사각형인, 광자 집적 회로 기판.
제25항에 있어서, 상기 기판 정합 표면의 형상은 반도체 디바이스의 제1 에지와 접촉하고 상기 기판 정합 표면과 상기 반도체 디바이스의 제2 에지 사이의 공간을 보존하도록 구성되는, 광자 집적 회로 기판.
제25항에 있어서, 상기 기판 정합 표면은 상기 기판 정합 표면 쪽으로 지향되는 외력을 분산시키도록 구성된 만곡된 에지를 포함하는, 광자 집적 회로 기판.
반도체 레이저로서,
상부 클래딩 층과 하부 클래딩 층 사이에 개재된 활성 영역;
상기 반도체 레이저를 기판 정합 표면과 3차원으로 정렬하도록 구성된, 에칭을 통해 형성된 레이저 정합 표면 - 상기 레이저 정합 표면의 형상은 상기 기판 정합 표면의 형상에 대응함 - ;
상기 기판과 전기적 접속을 형성하도록 구성된 접촉 표면; 및
상기 반도체 레이저에 의해 생성된 레이저 빔을 출사하도록 구성된 에칭된 레이저 패싯
을 포함하는 반도체 레이저.
제30항에 있어서, 상기 레이저 정합 표면의 형상은 삼각형 또는 사다리꼴인, 반도체 레이저.
제30항에 있어서, 상기 레이저 패싯은 수직 방향 또는 수평 방향으로 각진, 반도체 레이저.
제30항에 있어서, 상기 레이저 정합 표면의 제1 에지는 상기 반도체 레이저가 상기 기판과 정렬될 때 기판 정합 표면과 접촉하도록 구성되는, 반도체 레이저.
제33항에 있어서, 상기 반도체 레이저의 후방부는 상기 반도체 레이저가 상기 기판과 정렬될 때 상기 기판의 후방 벽과 접촉하도록 구성되는, 반도체 레이저.
제34항에 있어서, 상기 반도체 레이저의 측부 표면은 상기 반도체 레이저가 상기 기판과 정렬될 때 상기 기판의 측벽과 접촉하도록 구성되는, 반도체 레이저.
제35항에 있어서, 상기 반도체 레이저의 측부 표면의 일부분은 상기 반도체 레이저가 상기 기판과 정렬될 때 상기 기판의 갭 부분 위에 위치되도록 구성되는, 반도체 레이저.
제36항에 있어서, 상기 레이저 정합 표면의 제2 에지는 상기 기판 정합 표면과 접촉하지 않도록 구성되는, 반도체 레이저.
제30항에 있어서, 상기 상부 클래딩 층 위의 반도체 접촉 층, 및 금속 접촉 층을 더 포함하고, 상기 금속 접촉 층의 표면은 접촉 표면인, 반도체 레이저.
제38항에 있어서, 상기 상부 클래딩 층은 상기 반도체 접촉 층 및 상기 금속 접촉 층으로 인한 광학 손실을 0.3/cm 미만으로 유지하도록 구성되는, 반도체 레이저.
제30항에 있어서, 상기 금속 접촉 층은 동일한 표면 상에 2개의 전극을 포함하는, 반도체 레이저.
제30항에 있어서, 상기 2개의 전극 중의 제1 전극은 상기 레이저의 p 접촉부에 대응하고, 상기 2개의 전극 중의 제2 전극은 상기 레이저의 n 접촉부에 대응하는, 반도체 레이저.