KR20180112869A - 튜닝가능한 선택도를 갖는 등방성 실리콘 및 실리콘-게르마늄 에칭 - Google Patents

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Abstract

튜닝가능한 선택도를 갖는 등방성 실리콘 및 실리콘-게르마늄 에칭이 설명된다. 방법은 실리콘의 층 및 실리콘-게르마늄의 층을 갖는 기판을 수용하는 단계 ― 실리콘 층 및 실리콘-게르마늄 층의 측벽 표면들은 커버되지 않음 ― ; 기판들을 에칭하도록 구성되는 프로세싱 챔버 내에 기판을 위치시키는 단계; 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계에 의해, 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 수정하는 단계를 포함한다. 방법은, 불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 제1 기판 온도보다 높은 제2 기판 온도에서 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스를 실행하는 단계; 및 실리콘-게르마늄 산화물 재료에 대한 실리콘 산화물 재료의 승화 레이트 및 에칭 선택도를 튜닝하기 위해 제2 기판 온도를 제어하는 단계를 더 포함한다.

Description

튜닝가능한 선택도를 갖는 등방성 실리콘 및 실리콘-게르마늄 에칭
관련 출원
이 출원은 2016년 3월 2일자로 출원된 미국 가출원 번호 제62/302,584호에 관한 것으로서 그에 대한 우선권을 주장하며, 이 가출원의 전체 내용은 인용에 의해 본 명세서에 통합된다. 이 출원은 2016년 3월 2일자로 출원된 미국 가출원 번호 제62/302,587호에 관한 것으로서 그에 대한 우선권을 주장하며, 이 가출원의 전체 내용은 인용에 의해 본 명세서에 통합된다.
기술분야
본 발명은 일반적으로 반도체 디바이스에서 피처들의 제조에 관한 것으로, 더욱 구체적으로는 튜닝가능한 선택도를 갖는 등방성 실리콘 및 실리콘-게르마늄 에칭을 제공하기 위한 방법에 관한 것이다.
반도체 디바이스들의 제조는 반도체 기판(웨이퍼) 또는 다른 기판 상에 피처들을 형성하는 다단계 프로세스이다. 단계들은 재료 성장, 패터닝, 도핑, 성막, 에칭, 금속화, 평탄화 등을 포함할 수 있다. 기판 상에 형성된 피처들은 다양한 트랜지스터들을 포함할 수 있다. 트랜지스터들은 평면형 또는 비평면형일 수 있으며, 또한 단일 게이트들 또는 다중 게이트들을 가질 수도 있다.
다양한 에칭 프로세스들은, 또 다른 재료가 기판 상에 대체로 남아있는 동안 하나의 재료가 제거되도록, 하나의 재료가 다른 재료에 대해 에칭될 수 있게 함으로써 이익을 얻는다. 예를 들어, 포토레지스트는 이것이 건식 플라즈마 에칭 프로세스들에 의해 에칭되는 것에 저항하기 때문에 부분적으로 그 이름을 갖는다. 포토레지스트 재료는 통상적으로 하나 이상의 아래 놓인 재료들로 패턴을 에칭 전사하기 위해 에칭 마스크로서 기능하는 릴리프 패턴들로 형성된다.
본 명세서에 설명된 방법들은 SiGe, Ge 및 다양한 에칭 요건들을 충족시키기 위해 주기적으로 반복될 수 있는 2 단계 프로세스를 포함하는 SiGe, Ge 및 다른 막들에 대한 높은 선택도를 갖는 건식 등방성 Si 에칭을 제공한다. 이러한 에칭 방법들은 적어도 4 : 1, 예를 들어 10 : 1 이상의 에칭 선택 비를 제공할 수 있다. 다른 실시예들에 따르면, 다결정 또는 비정질 Si 및 SiGe 또는 Ge 또는 다른 막들의 등방성 비-선택적 에칭을 위한 방법들이 제공된다. 이러한 에칭 방법들은 주어진 재료 쌍에 대해 약 1 : 1의 에칭 선택 비를 제공할 수 있다.
본 명세서에 설명된 바와 같은 상이한 단계들의 논의 순서는 명료성을 위해 제시되었다. 일반적으로 이러한 단계들은 적절한 순서로 수행될 수 있다. 또한, 본 명세서의 상이한 피처들, 기법들, 구성들 등 각각은 본 개시물의 상이한 곳들에서 논의될 수 있지만, 각각의 개념들이 서로 독립적으로 또는 서로 조합되어 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 다른 방식들로 구체화되고 보여질 수 있다.
이 요약 섹션은 본 개시물 또는 청구된 발명의 모든 실시예들 및/또는 점진적으로 신규한 양상을 특정하지는 않는다. 대신, 이 요약은 종래 기법들에 비해 상이한 실시예들 및 대응하는 신규 포인트들에 대한 예비 논의만을 제공한다. 발명 및 실시예들의 추가 세부사항들 및/또는 가능한 관점들에 대해, 독자는 이하에 추가로 논의되는 바와 같은 본 개시물의 상세한 설명 부분 및 대응하는 도면로 눈을 돌릴 수 있다.
일 실시예에 따라, 방법은 실리콘의 층 및 실리콘-게르마늄의 층을 갖는 기판을 수용하는 단계 ― 실리콘 층 및 실리콘-게르마늄 층의 측벽 표면들은 커버되지 않음 ― ; 기판들을 에칭하도록 구성되는 프로세싱 챔버 내에 기판을 위치시키는 단계; 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계에 의해, 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 수정하는 단계를 포함한다. 방법은, 불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 제1 기판 온도보다 높은 제2 기판 온도에서 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스를 실행하는 단계; 및 실리콘 산화물 재료가 a) 실리콘-게르마늄 산화물 재료의 승화 레이트보다 적어도 4배 더 큰 레이트로, 또는 실리콘-게르마늄 산화물 재료의 승화 레이트와 대략 동일한 레이트로 승화하도록, 제2 기판 온도를 제어하는 단계를 더 포함한다. 방법은, 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 수정하는 단계와 기체 화학적 산화물 제거 프로세스를 실행하는 단계 사이에서 순환하는 단계를 더 포함할 수 있다.
다른 실시예에 따라, 방법은 제1 재료 층 및 제2 재료 층을 갖는 기판을 수용하는 단계 ― 제1 재료 층은 실리콘, 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물로 구성되는 그룹으로부터 선택되고, 제2 재료 층은 실리콘-게르마늄, SiGeAs, GeAs, InGaAs, TiOx, HfO, ZrO, 및 ZrN으로 구성되는 그룹으로부터 선택되고, 제1 재료 층 및 제2 재료 층의 측벽 표면들은 커버되지 않음 ― ; 기판들을 에칭하도록 구성되는 프로세싱 챔버 내에 기판을 위치시키는 단계; 제1 재료 층 및 제2 재료 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계에 의해, 제1 재료 층 및 제2 재료 층의 커버되지 않은 표면들을 수정하는 단계를 포함한다. 방법은, 불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 제1 기판 온도보다 높은 제2 기판 온도에서 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스를 실행하는 단계; 및 제1 재료 층의 승화가 a) 제2 재료 층의 승화 레이트보다 적어도 4배 더 큰 레이트로, 또는 제2 재료 층의 승화 레이트와 대략 동일한 레이트로 발생하도록, 제2 기판 온도를 제어하는 단계를 더 포함한다. 방법은, 제1 재료 층 및 제2 재료 층의 커버되지 않은 표면들을 수정하는 단계와 기체 화학적 산화물 제거 프로세스를 실행하는 단계 사이에서 순환하는 단계를 더 포함할 수 있다.
첨부 도면들에서:
도 1a 내지 도 1e는 개략적인 단면도들을 통해 발명의 실시예에 따른 기판을 프로세싱하기 위한 방법을 도시한다.
도 2a 및 도 2b는 개략적인 단면도들을 통해 발명의 실시예에 따른 기판을 프로세싱하기 위한 방법을 도시한다.
도 3a 및 도 3b는 개략적인 단면도들을 통해 발명의 실시예에 따른 기판을 프로세싱하기 위한 방법을 도시한다.
반도체 제조에 사용되는 다양한 상이한 재료들은 다양한 정도의 에칭 저항성을 갖는다. 다양한 제조 단계들을 위해 둘 이상의 재료들 간에 고도의 에칭 선택도를 갖는 것이 바람직할 수 있다. 불행하게도, 종래에 사용된 많은 재료들은 비교적 유사한 에칭 저항성을 가지며, 이는 실질적으로 다른 재료를 에칭하지 않으면 서 하나의 재료를 에칭하는 것을 어렵게 한다. 주어진 에칭 화학제를 갖는 주어진 재료 쌍이 단지 약 2 : 1의 에칭 레이트 비를 갖는다면, 제거를 목표로 하는 주어진 재료는 제거될 수 있지만, 남아있는 재료는 그 높이, 폭 등의 절반을 잃을 수 있으며, 이는 소자 고장 또는 제조 공정에서 사용하도록 허용될 수 없는 에칭 프로세스를 초래할 수 있다. 다른 제조 방식들에서는 2 개의 화학적으로 상이한 재료들 간에 균일한 에칭 레이트를 갖는 것이 바람직하다. 그러나, 주어진 재료 쌍은 바람직하지 않은 에칭 레이트 비를 가질 수 있다.
실리콘-게르마늄(다양한 Si : Ge 조성을 갖는 실리콘 및 게르마늄의 합금인 SiGe, 즉 SixGe1-x)과 함께 비정질 실리콘(a-Si), 다결정 실리콘(poly-Si), 및 단결정 SI가 상이한 애플리케이션들을 위해 반도체 산업에서 널리 사용된다. 10nm 이하 기술 노드들의 경우, 소스-드레인 재료로서의 SiGe는 트랜지스터들을 위한 전기적 성능을 향상시킬 잠재력을 보여주었다. 3 차원(3D) Si 및 SiGe 기반 전계 효과 트랜지스터(FET, field effect transistor)들의 설계 및 제조를 위한 복잡한 프로세스 흐름들은 다양한 제조 스테이지들에서 종종 까다로운 요건들을 갖는다. 하나의 도전 과제는 Si에 대한 비교적 높은 선택도를 갖는 측방 SiGe 에칭을 가능하게 할 뿐만 아니라, SiGe에 대한 비교적 높은 선택도를 갖는 측방 Si 에칭을 가능하게 하는 것이다. 또 다른 도전 과제는 5 : 1 보다 큰 종횡비를 포함하는, 상대적으로 높은 종횡비를 에칭할 수 있어야 한다는 것이다. 또 다른 도전 과제는 몇몇 통합 방식들에 대해 몇몇 하드마스크 손실이 허용가능할지라도 실리콘 질화물(SiN) 및 실리콘 이산화물(SiO2)과 같은 하드마스크 재료들에 대한 높은 선택도를 갖는 것이다. 또 다른 도전 과제는 실리콘, 실리콘-게르마늄, 또는 게르마늄을 동일한 레이트로 에칭하는 컨포멀한 트림(trim) 또는 에칭 단계를 실행하는 것이다. 그러한 설계 요건은 스무스한 에칭 프로파일을 생성하는 것에 기반할 수 있다.
반도체 나노와이어들 및 3D 아키텍쳐와 같은 특정 디바이스들의 제조는 때로는 주어진 화학적으로 상이한 재료의 쌍의 컨포멀한 에칭, 수축, 또는 트리밍을 필요로 한다. 그러한 컨포멀한 에칭은 2 개 이상의 층들의 측방 에칭을 필요로 할 수 있다. 측방 에칭이 필요하면, 수직 이방성 에칭 기법들은 성공적으로 구현될 수 없다. 등방성 에칭 요건으로 인해, 플라즈마-기반 에칭은 방향성 면에서 제한을 받고, 종종 다양한 막들에 대한 선택도를 가지고 있다. 게다가, 플라즈마-기반 에칭은 손상을 유도하는 경향이 있다. 그러한 손상은 프로세스 윈도우를 제한시킨다. 뿐만 아니라, 디바이스 레벨(예를 들어, FET 모듈)에서의 그러한 손상은 트랜지스터의 전기적 성능을 손상시키는 경향이 있고, 심지어는 고장에 기여한다. 플라즈마-기반 에칭의 대안은 습식 에칭이다. 대개의 습식 에칭 화학 반응은 실리콘을 에칭하는데 사용될 수 있는 플루오르화 수소산(HF)과 질산(HNO3)의 혼합물을 사용하는 것을 포함한다. 그러한 습식 에칭에는 문제점이 있다. 습식 에칭 화학제의 소수성은 긴밀한 피치를 갖는 그리고/또는 높은 종횡비를 갖는 완전 에칭 피처들을 방지할 수 있다. 습식 에칭 화학제들의 사용은 또한 도펀트들(예컨대, 붕소 및 인 도펀트들)과 상호작용할 때 패턴 붕괴를 초래하거나 에칭 스탑/결함들을 생성할 수 있다.
또 다른 옵션은 가스 기반 화학적 에칭이다. 가스 기반 화학적 에칭은 등방성 플라즈마 기반 에칭으로 인한 부수적인 손상 없이 완전히 등방성일 수 있다. 하나의 옵션은 화학적 산화물 제거(COR, chemical oxide removal) 프로세스이다. 화학적 산화물 제거는 다양한 비율로 불소계 가스들(예를 들어, HF, F2) 및 질소계 가스들(예를 들어, NH3, NF3)의 혼합물을 사용한다. 이들 가스들을 사용하는 화학 반응은 15 mTorr 정도 또는 그보다 높은 압력 및 25 ℃ 보다 높은 온도에서 실행되어 고체 암모늄 헥사플루오로실리케이트를 형성하고, 뒤이어 100 ℃ 보다 높은 온도에서 증발시킬 수 있다. 실리콘 산화물 또는 실리콘 질화물 하드 마스크 제거량은 시간, 압력, 또는 온도에 기반하여 달라질 수 있다. 그러나, 그러한 가스 기반 화학적 에칭은 진보된 재료 조합들에 대해 통상적으로 원하는 에칭 선택도들을 제공하지 않는다. 예를 들어, NH3/F2 기반 기상 에칭은 Si 및 SiGe 재료들의 조합으로 실행될 때, Si : SiGe 선택도에 대해 1.2 : 1의 에칭비를 초래한다. 많은 디바이스 설계 사양들은 10 : 1보다 큰 Si : SiGe 선택도를 필요로 한다.
몇몇 실시예들에 따르면, 적어도 4 : 1, 예를 들어 10 : 1 또는 그 이상의 Si : SiGe 선택도를 제공할 수 있는 가스 기반 에칭을 위한 방법들이 제공된다. 따라서, 디바이스들의 손상 없는 측면 에칭이 실행될 수 있다.
다른 실시예들에 따르면, Si, SiGe, 및 Ge의 조합들을 대략 동일한 에칭 레이트로 에칭할 수 있는 가스 기반 에칭을 위한 방법들이 제공된다. 따라서, 스무스한 프로파일을 제공하면서 디바이스들의 손상 없는 측방 에칭이 실행될 수 있다.
하나의 예시적인 실시예는 기판을 프로세싱하기 위한 방법이다. Si의 층 및 SiGe의 층을 가지며 Si 및 SiGe의 측벽 표면들이 노출되지 않는 기판이 수용된다. 이것은 측방으로 에칭되는 Si 및 SiGe의 교번하는 층들을 포함할 수 있다. 기판은 마스킹 재료의 층을 포함할 수 있다. 기판은 에칭 챔버와 같은 기판들을 에칭하도록 구성된 프로세싱 챔버 내에 위치된다.
다음으로, 기판 상의 표면들은 수정된다. Si 및 SiGe의 커버되지 않은 표면들은 Si 및 SiGe의 커버되지 않은 표면들을 라디칼 종에 노출시킴으로써 수정된다. 예를 들어, Si 및 SiGe 구조물들은 산소(O), 수소(H), 또는 O와 H의 라디칼 종으로 처리될 수 있다. 이 프로세스에서, 노출된 Si 및 SiGe 표면은 화학적으로 및/또는 물리적으로 수정된다. 수정된 표면의 조성은 산화된 형태의 Si 및 Ge, 또는 Si 및 SiGe의 주입된 막, 또는 이들의 조합을 포함할 수 있다. 희가스들(예를 들어, 아르곤(Ar), 헬륨(He) 등), 할로겐화물(예를 들어, 불소(F), 염소(Cl) 등)에 기반한 몇몇 다른 라디칼 종들도 또한 수정을 위해 사용될 수 있다. 이 표면 수정은 수정되는 막들의 레이트 또는 깊이를 제어하기 위한 에칭 요건들 및 유입되는 구조물들의 종횡비에 기반할 수 있다. 그러한 제어들은 프로세스의 가스 압력, 기판 온도, 또는 챔버 온도, 가스 유동, 및 노출 시간을 변화시킴으로써 달성될 수 있다.
실시예에 따르면, 그 후, 기판 상에 불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 제1 기판 온도보다 높은 제2 기판 온도에서 기판으로부터 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스가 실행된다. 일 실시예에 따르면, 방법은 실리콘 산화물 에칭 부산물 재료가 실리콘-게르마늄 산화물 에칭 부산물 재료의 승화 레이트보다 적어도 4 : 1로 더 큰 레이트로 승화하도록, 제2 기판 온도를 제어하는 단계를 포함한다. 다른 실시예에 따르면, 방법은 실리콘 산화물 재료가 실리콘-게르마늄 산화물 재료의 승화 레이트와 대략 동일한 레이트로 승화하도록, 제2 기판 온도를 제어하는 단계를 포함한다. 따라서, 수정된 표면은 한 수정된 막의 다른 수정된 막에 대한 선택도를 튜닝하는 능력을 갖는 에칭 기법들을 사용하여 등방성으로 에칭된다. 이러한 선택도는 선택된 화학물의 함수로서 또는 에칭 레시피 파라미터들의 튜닝에 의해 초래될 수 있다.
산화 및 화학적 산화물 제거에 의한 표면 수정 단계들은 동일한 레이트로 둘 이상의 재료들을 제거하여 에칭을 비-선택적으로 만들기 위해 함께 이용될 수 있다. 기법의 이 측면은 특정 화학제들로 에칭하기가 어렵거나 또는 내재적인 높은 선택도를 갖는 재료들에 대해 특히 유리하며 선택도를 감소시키는 것이 요구된다. 주어진 재료들의 세트에 따라, 이온들 및 프로세스 조건들의 선택은 에칭 균일성을 가능하게 할 수 있다. 통상적으로 HF/NH3 기반 COR 에칭 화학제는 Si 및 SiGe를 매우 낮은 레이트로 에칭한다. 그러나, 본 명세서의 기법들로, 에칭 화학제들은 Si와 SiGe 사이에서 비-선택적이도록 튜닝될 수 있다. 이는 Si 및 SiGe 종을 산화시킬 수 있는 라디칼 산소를 통한 표면/막 수정에 의해 가능해진다. 이러한 변형된 막들은 그 후 F 및 N계 화학제를 이용한 화학적 산화물 제거에 의해 에칭될 수 있다.
그러한 고도로 선택적인 등방성 에칭을 달성하기 위해, 화학적 산화물 제거의 수정이 사용될 수 있다. 이 기상 에칭은 불소-함유 및/또는 수소-함유 가스(예를 들어, HF, F2)와 반응하여 플루오르화된 부산물을 형성하는 Si 및 Si-Ge의 표면 상에 질소-함유 가스(예를 들어, NH3, NF3 등)의 흡착에 의해 달성된다. 일 예에서, 질소-함유 가스 및 불소-함유 가스는 프로세싱 챔버로부터 원격으로 실행되는 플라즈마 프로세싱을 통해 발생될 수 있다. 수정된 막의 조성은 플루오르화된 부산물의 조성을 결정하는데 사용될 수 있다. 예로서, Si 타입 수정된 막의 경우, 반응 부산물은[(Si)lOmFnHp]일 수 있는 반면, SiGe 타입 수정된 막의 경우, 부산물은 [(Si)l(Ge)qOmFnHp]의 형태일 수 있다. 부산물은 그 후 감압(50mT 미만)에서 보다 높은 온도에서 승화된다. 부산물의 조성은 적절한 승화 온도를 확인하는데 사용될 수 있다. 예를 들어, GeF4는 1000 ℃에서 승화하고, 게르마늄 산화물은 고진공 하에서 550 ℃ 초과으로 승화하지만, (NH4)2SiF6는 감압 하에서 100 ℃에서 승화한다. 본 명세서에서 산화 온도 범위는 25 ℃ 내지 90 ℃일 수 있다. 승화 단계에서, 승화 온도들은 100 ℃ 내지 225 ℃일 수 있다. 승화 온도를 조심스럽게 튜닝함으로써, [(Si)lOmFnHp]는 [(Si)l(Ge)qOmFnHp] 위에서 승화될 수 있다. 정확한 승화 온도들은 압력 및 주위 가스들 뿐만 아니라 주어진 재료의 정확한 조성(예를 들어, 타입, 도핑량 등)에 좌우될 수 있음을 유의해야 한다. 선택적 승화의 이 프로세스는 추가적 산화를 겪도록 아래 놓인 막을 재생시키거나 노출시킨다. 승화되지 않은 막은 후속 에칭들 및 수정들에 대한 보호 층을 제공한다. 수정된 막들 간의 부가적인 에칭 선택도는 (A) 재료들의 표면 상의 에칭 가스들의 흡착을 수정하는 것, 및 (B) 에칭 가스들의 이용가능성 또는 농도를 변경하는 것에 의해, 상이한 재료들의 에칭/반응 레이트를 튜닝함으로써 달성될 수 있다.
화학적 산화물 제거 동안, SiO와 같은 하드마스크 재료들 또한 에칭될 수 있다. 주어진 제조 프로세스에 따라, 이것은 특히 주어진 하드마스크가 아래 놓인 재료와 동일한 레이트에 거의 가깝게 에칭되는 경우 허용가능하다. 몇몇 제조 프로세스들은 후속 프로세싱을 위해 새로운 하드마스크가 적용되도록 요구할 수 있다.
도 1a 내지 도 1e는 개략적인 단면도들을 통해 발명의 실시예에 따른 기판을 프로세싱하기 위한 방법을 도시한다. 도면들은 본 명세서에서 에칭 프로세스의 예시적인 진행을 예시한다. Si 층들은 SiGe 층들이 실질적으로 에칭되지 않은 채로 남아있는 동안 측방으로 에칭될 수 있음을 주목한다. 상기 설명된 바와 같이, 산화 온도들은는 약 25 ℃ 내지 90 ℃의 범위일 수 있다. 대안적인 실시예에서, 산화는 플라즈마를 생성하기 위해 표면파 마이크로파 에너지를 사용하는 플라즈마 챔버에서 실행될 수 있다. 이러한 플라즈마 프로세싱 챔버들에서, 산화는 실온 내지 최대 약 450 ℃에서 실행될 수 있다. 본 명세서의 프로세스들을 실행하기 위한 주어진 시스템은 화학적 산화물 제거를 위해 구성된 하나의 모듈, 및 플라즈마 발생을 위해 표면파 마이크로파 에너지를 사용하는 산화를 위한 제2 모듈을 갖는 툴 또는 공통 플랫폼을 포함할 수 있다. 임의의 기하학적 구조들이 본 명세서에 설명된 방법에 따라 프로세싱될 수 있기 때문에, 도면들의 구조의 삼각 프로파일은 단지 예시적인 것이다. 또한, 확인된 막들은 예시적이다. SiGeAs, GeAs, TiN, TiO, HfO, HfN, ZrO 및 ZrN과 같은 많은 다른 막들이 SiGe 대신에 사용될 수 있다. 마찬가지로, Si 대신에 SiO, SiN 및 SiON과 같은 다른 막들이 사용될 수 있다.
도 1a는 베이스 층(100) 및 Si 및 Ge의 측벽 표면들이 커버되지 않은, 수직으로 교번하는 Si의 층들(102, 104 및 106) 및 SiGe의 층들(101, 103, 105) 의 구조물을 포함하는 기판을 개략적으로 도시한다. 마스킹 재료(107)(예를 들어, SiN)가 또한 도시된다. 기판의 프로세싱은 Si 및 SiGe의 커버되지 않은 표면들을 라디칼 종에 노출시킴으로써 Si 및 SiGe의 커버되지 않은 표면들을 수정하는 것을 포함한다. 몇몇 실시예들에 따라, 수정은 산소(O), 수소(H), 또는 O와 H의 조합의 라디칼 종을 사용할 수 있다. 수정을 위해 사용되는 다른 라디칼 종은 희가스 할로겐화물들, 또는 이들의 조합에 기반할 수 있다. 도 1b는 Si의 수정된 표면들(102A, 104A 및 106A) 및 SiGe의 수정된 표면들(101A, 103A 및 105A)을 개략적으로 도시한다.
실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 방법은, 기상 기반 에칭 챔버 내의 파라미터 값을 변경함으로써 Si 및 SiGe의 커버되지 않은 표면들의 수정의 레이트 및 깊이를 제어하는 단계를 포함할 수 있으며, 파라미터 값은 기판 온도, 챔버 압력, 가스 유량, 및 노출 시간으로 구성되는 그룹으로부터 선택된다.
따라서, 기판의 추가적 프로세싱은, 불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 제1 기판 온도보다 높은 제2 기판 온도에서 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스의 실행을 포함한다. 방법은 실리콘 산화물 재료가 실리콘-게르마늄 산화물 재료의 승화 레이트의 적어도 4배 더 큰 레이트로 승화하도록, 제2 기판 온도를 제어하는 단계를 포함한다. 결과적인 기판이 도 1c에 개략적으로 도시되어 있으며, Si의 층들(102, 104 및 106)은 실리콘 산화물 재료의 승화에 의해 등방성으로 그리고 측방으로 에칭되었지만, SiGe의 층들(101, 103, 105)은 크게 에칭되지 않았다.
방법은, Si 및 SiGe의 커버되지 않은 표면들을 수정하는 단계와 기체 화학적 산화물 제거 프로세스를 실행하는 단계 사이에서 순환하는 단계를 더 포함할 수 있다. 도 1d는 SiGe의 층들(101, 103, 105)을 부분적으로 방출하기 위한 순환 이후의 기판을 개략적으로 도시하고, 도 1e는 SiGe의 층 (101, 103, 105)을 완전히 방출하기 위한 순환 이후의 기판을 개략적으로 도시한다. 기판의 추가적인 프로세싱은 SiGe의 층들(101, 103, 105)을 포함하는 나노와이어들을 형성할 수 있다.
하나의 프로세스 예에서, Si 및 SiGe의 노출된 측벽 표면들을 갖는 Si 및 SiGe의 수직으로 교번하는 층들의 구조물을 포함하는 기판이 프로세싱되었다. 프로세싱은 H2 가스 및 O2 가스의 플라즈마 여기에 의해 형성된 O 및 H 라디칼 종으로의 노출에 의해 Si 및 SiGe의 커버되지 않은 표면들을 수정하는 단계를 포함하였다. 그 후, F2와 NH3의 혼합물을 사용하여 화학적 산화물 제거 프로세스가 수행되었다. Si 및 SiGe의 커버되지 않은 표면들을 수정하는 단계와 가스 화학적 산화물 제거 프로세스를 실행하는 단계 사이의 순환은 총 4 회 수행되었다. 4번의 사이클에 대해 약 18 : 1의 Si : SiGe 에칭 선택도가 단면 주사 전자 현미경(SEM, scanning electron microscopy)을 사용하여 측정되었다. 이는 사이클 당 약 4.5 : 1의 Si : SiGe 에칭 선택도에 대응한다. 비교를 위해, 화학적 산화물 제거 프로세스에 의해서만 프로세싱된 기판들은 약 1.2 : 1의 Si : SiGe 에칭 선택도를 보였다.
일 실시예에 따르면, 막 거칠기는 O2 플라즈마 소스(예를 들어, 마이크로파 플라즈마) 또는 열 O2 소스(예를 들어, 퍼니스)로부터 O 라디칼 종으로 기판을 처리하고, 그 후 화학적 산화물 제거 프로세스를 수행함으로써 감소될 수 있다.
일 실시예에 따르면, Si 및 SiGe의 층들은 주어진 구조물을 균일하게 수축시키거나 또는 주어진 구조물을 균일하게 트리밍하여 스무스한 프로파일을 형성하도록 동일한 레이트로 측방으로 에칭될 수 있다. 그러한 고도로 균일한 등방성 에칭을 달성하기 위해, 화학적 산화물 제거의 수정이 사용될 수 있다. 이 기상 에칭은 불소-함유 및/또는 수소-함유 가스(예를 들어, HF, F2)와 반응하여 플루오르화된 부산물을 형성하는 Si 및 SiGe의 표면 상에 N 함유 가스(예를 들어, NH3, NF3)의 흡착에 의해 달성된다. 수정된 막들의 조성은 플루오르화된 부산물의 조성을 결정하는데 사용될 수 있다. 승화 온도를 튜닝함으로써, 산화된 실리콘으로부터의 에칭 부산물은 산화된 실리콘-게르마늄의 승화 레이트와 동일한 승화 레이트로 승화될 수 있다. 수정된 막들 간의 부가적인 에칭 균일성은, 재료들의 표면 상의 에칭 가스들의 흡착을 수정하는 것, 및 에칭 가스들의 이용가능성 또는 농도를 변경하는 것에 의해, 상이한 재료들의 에칭/반응 레이트를 튜닝함으로써 달성될 수 있다.
도 2a 및 도 2b는 개략적인 단면도들을 통해 발명의 실시예에 따른 기판을 프로세싱하기 위한 방법을 도시한다. 도 1b는 도 2a로 재현되었으며, Si의 수정된 표면들(102A, 104A 및 106A) 및 SiGe의 수정된 표면들(101A, 103A 및 105A)을 개략적으로 도시한다. 따라서, 도 2a의 기판의 추가적 프로세싱은, 불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 제1 기판 온도보다 높은 제2 기판 온도에서 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스의 실행을 포함한다. 방법은 실리콘 산화물 재료가 실리콘-게르마늄 산화물 재료의 승화 레이트와 대략 동일한 레이트로 승화하도록, 제2 기판 온도를 제어하는 단계를 포함한다. 결과적인 기판은 도 2b에 개략적으로 도시되며, Si의 층들(102, 104 및 106) 및 SiGe의 층들(101, 103, 105)은 실리콘 산화물 재료 및 실리콘-게르마늄 산화물 재료의 승화에 의해 등방성 및 측방으로 에칭되었다.
도 3a 및 도 3b는 개략적인 단면도들을 통해 발명의 실시예에 따른 기판을 프로세싱하기 위한 방법을 도시한다. 도 3a는 도 2a와 유사하지만, Si 및 SiGe의 커버되지 않은 표면들의 더 큰 수정 깊이 및 Si의 수정된 표면들(102B, 104B 및 106B) 및 SiGe의 수정된 표면들(101B, 103B 및 105B)의 형성을 나타낸다. 따라서, 도 3a의 기판의 추가적 프로세싱은, 불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 제1 기판 온도보다 높은 제2 기판 온도에서 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스의 실행을 포함한다. 방법은 실리콘 산화물 재료가 실리콘-게르마늄 산화물 재료의 승화 레이트와 대략 동일한 레이트로 승화하도록, 제2 기판 온도를 제어하는 단계를 포함한다. 결과적인 기판은 도 3b에 개략적으로 도시되며, Si의 층들(102, 104 및 106) 및 SiGe의 층들(101, 103, 105)은 실리콘 산화물 재료 및 실리콘-게르마늄 산화물 재료의 승화에 의해 등방성 및 측방으로 에칭되었다.
하나의 프로세스 예에서, Si 및 SiGe의 노출된 측벽 표면들을 갖는 Si 및 SiGe의 수직으로 교번하는 층들의 구조물을 포함하는 기판이 프로세싱되었다. 프로세싱은 O2 가스의 플라즈마 여기에 의해 형성된 O 라디칼 종으로의 노출에 의해 Si 및 SiGe의 커버되지 않은 표면들을 수정하는 단계를 포함하였다. 그 후, F2와 NH3의 혼합물을 사용하여 화학적 산화물 제거 프로세스가 수행되었다. Si 및 SiGe의 커버되지 않은 표면들을 수정하는 단계와 가스 화학적 산화물 제거 프로세스를 실행하는 단계 사이의 순환은 4 회 수행되었다. 4번의 사이클에 대해 약 1 : 1의 Si : SiGe 에칭 선택도가 단면 SEM을 사용하여 측정되었다.
전술한 설명에서, 프로세싱 시스템의 특정 기하구조 및 여기에 사용되는 다양한 컴포넌트들 및 프로세스들에 대한 설명과 같은 특정 세부사항들이 진술되었다. 그러나, 본 명세서의 기법들은 이러한 특정 세부사항들로부터 벗어나는 다른 실시예들에서 실시될 수 있고, 그러한 세부사항들은 설명을 위한 것이며 제한적인 것은 아니라는 것을 이해해야 한다. 본 명세서에 개시된 실시예들은 첨부 도면들을 참조하여 설명되었다. 유사하게, 설명을 목적으로, 철저한 이해를 돕기 위해 특정 개수, 재료 및 구성들이 제시되었다. 그럼에도 불구하고, 이러한 특정 세부사항들 없이도 실시예들이 실시될 수 있다. 실질적으로 동일한 기능 구조를 갖는 컴포넌트들은 동일한 참조 부호에 의해 표시되고, 따라서 임의의 중복 설명들은 생략될 수 있다.
다양한 기법들이 다양한 실시예들을 이해하는데 도움이 되는 다수의 이산 동작들로서 설명되었다. 설명의 순서는 이러한 동작들이 반드시 순서에 따른다는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작들은 표시 순서대로 수행될 필요가 없다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가 동작들이 수행될 수 있고 그리고/또는 설명된 동작들은 추가 실시예들에서 생략될 수 있다.
본 명세서에서 사용되는 "기판" 또는 "타겟 기판"은 일반적으로 발명에 따라 프로세싱되는 대상물을 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 웨이퍼, 레티클, 또는 박막과 같은 베이스 기판 구조물 상의 또는 위에 놓인 층과 같은, 베이스 기판 구조물일 수 있다. 따라서, 기판은 패터닝되거나 패터닝되지 않은 임의의 특정 베이스 구조물, 아래 놓인 층 또는 위에 놓인 층으로 제한되지 않으나, 그보다는 그러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물들의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 타입의 기판들을 참조할 수 있지만, 이는 단지 예시를 위한 것이다.
본 기술분야의 당업자들은 또한 발명의 동일한 목적을 여전히 달성하면서 상기 설명된 기법들의 동작들에 많은 변형을 가할 수 있다는 것을 이해할 것이다. 이러한 변형들은 본 개시물의 범위에 포함되는 것으로 의도된다. 이와 같이, 발명의 실시예들에 대한 전술한 설명은 제한하는 것으로 의도된 것이 아니다. 오히려, 발명의 실시예들에 대한 임의의 제한은 다음의 청구 범위에 제시된다.

Claims (20)

  1. 기판을 프로세싱하기 위한 방법에 있어서,
    실리콘 층 및 실리콘-게르마늄 층을 갖는 기판을 수용하는 단계 ― 상기 실리콘 층 및 실리콘-게르마늄 층의 측벽 표면들은 커버되지 않음 ― ;
    기판들을 에칭하도록 구성되는 프로세싱 챔버 내에 상기 기판을 위치시키는 단계;
    상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계에 의해, 상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 수정하는 단계;
    불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이어서 상기 제1 기판 온도보다 높은 제2 기판 온도에서 상기 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스를 실행하는 단계; 및
    실리콘 산화물 재료가 a) 실리콘-게르마늄 산화물 재료의 승화 레이트보다 적어도 4배 더 큰 레이트로, 또는 b) 실리콘-게르마늄 산화물 재료의 승화 레이트와 대략 동일한 레이트로 승화하도록, 상기 제2 기판 온도를 제어하는 단계
    를 포함하는, 기판을 프로세싱하기 위한 방법.
  2. 제1항에 있어서,
    상기 라디칼 종은 산소(O), 수소(H), 희 가스, 할로겐화물, 또는 이들의 조합을 포함하는 것인, 기판을 프로세싱하기 위한 방법.
  3. 제1항에 있어서,
    상기 기판은 마스킹 재료의 층을 더 포함하는 것인, 기판을 프로세싱하기 위한 방법.
  4. 제1항에 있어서,
    상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 수정하는 단계와 상기 기체 화학적 산화물 제거 프로세스를 실행하는 단계 사이에서 순환하는 단계를 더 포함하는, 기판을 프로세싱하기 위한 방법.
  5. 제4항에 있어서,
    상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 수정하는 단계와 상기 기체 화학적 산화물 제거 프로세스를 실행하는 단계 사이에서 순환하는 단계는, 10:1보다 큰 Si:SiGe 에칭 선택도를 제공하는 것인, 기판을 프로세싱하기 위한 방법.
  6. 제1항에 있어서,
    상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계는, 기상 기반 에칭 챔버(gas-phase based etch chamber) 내의 파라미터 값을 변경함으로써 상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들의 수정 레이트를 제어하는 단계를 포함하며, 상기 파라미터 값은 기판 온도, 챔버 압력, 가스 유량, 및 노출 시간으로 구성되는 그룹으로부터 선택되는 것인, 기판을 프로세싱하기 위한 방법.
  7. 제1항에 있어서,
    상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계는, 기상 기반 에칭 챔버 내의 파라미터 값을 변경함으로써 상기 실리콘 층 및 실리콘-게르마늄 층의 커버되지 않은 표면들의 수정 깊이를 제어하는 단계를 포함하며, 상기 파라미터 값은 기판 온도, 챔버 압력, 가스 유량, 및 노출 시간으로 구성되는 그룹으로부터 선택되는 것인, 기판을 프로세싱하기 위한 방법.
  8. 제1항에 있어서,
    상기 제1 기판 온도는 25 ℃ 내지 90 ℃의 범위를 가지며, 상기 제2 기판 온도는 100 ℃ 내지 225 ℃의 범위를 가지는 것인, 기판을 프로세싱하기 위한 방법.
  9. 제1항에 있어서,
    상기 기판을 수용하는 단계는, 수직으로 교번하는 실리콘 층 및 실리콘-게르마늄 층의 복수의 구조물들을 가지며, 상기 실리콘 층 및 실리콘-게르마늄 층의 측벽 표면들은 커버되지 않는 것인, 기판을 프로세싱하기 위한 방법.
  10. 제1항에 있어서,
    상기 질소-함유 가스 및 상기 불소-함유 가스는 상기 프로세싱 챔버로부터 원격으로 실행되는 플라즈마 프로세싱을 통해 발생되는 것인, 기판을 프로세싱하기 위한 방법.
  11. 기판을 프로세싱하기 위한 방법에 있어서,
    제1 재료 층 및 제2 재료 층을 갖는 기판을 수용하는 단계 ― 상기 제1 재료 층은 실리콘, 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물로 구성되는 그룹으로부터 선택되고, 상기 제2 재료 층은 실리콘-게르마늄, SiGeAs, GeAs, InGaAs, TiOx, HfO, ZrO, 및 ZrN으로 구성되는 그룹으로부터 선택되고, 상기 제1 재료 층 및 상기 제2 재료 층의 측벽 표면들은 커버되지 않음 ― ;
    기판들을 에칭하도록 구성되는 프로세싱 챔버 내에 기판을 위치시키는 단계;
    상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계에 의해, 상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들을 수정하는 단계;
    불소 부산물을 형성하기 위해 제1 기판 온도에서 질소-함유 가스 및 불소-함유 가스의 혼합물을 유동시키는 단계, 및 이에 이어서 상기 제1 기판 온도보다 높은 제2 기판 온도에서 상기 불소 부산물을 제거하기 위해 승화 프로세스를 실행하는 단계를 포함하는 기체 화학적 산화물 제거 프로세스를 실행하는 단계; 및
    상기 제1 재료 층의 승화가 a) 상기 제2 재료 층의 승화 레이트보다 적어도 4배 더 큰 레이트로, 또는 b) 상기 제2 재료 층의 승화 레이트와 대략 동일한 레이트로 발생하도록, 상기 제2 기판 온도를 제어하는 단계
    를 포함하는, 기판을 프로세싱하기 위한 방법.
  12. 제11항에 있어서,
    상기 라디칼 종은 산소(O), 수소(H), 희 가스, 할로겐화물, 또는 이들의 조합을 포함하는 것인, 기판을 프로세싱하기 위한 방법.
  13. 제11항에 있어서,
    상기 기판은 마스킹 재료의 층을 더 포함하는 것인, 기판을 프로세싱하기 위한 방법.
  14. 제11항에 있어서,
    상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들을 수정하는 단계와 상기 기체 화학적 산화물 제거 프로세스를 실행하는 단계 사이에서 순환하는 단계를 더 포함하는, 기판을 프로세싱하기 위한 방법.
  15. 제14항에 있어서,
    상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들을 수정하는 단계와 상기 기체 화학적 산화물 제거 프로세스를 실행하는 단계 사이에서 순환하는 단계는, 10:1보다 큰 제1 재료:제2 재료 에칭 선택도를 제공하는 것인, 기판을 프로세싱하기 위한 방법.
  16. 제11항에 있어서,
    상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계는, 기상 기반 에칭 챔버 내의 파라미터 값을 변경함으로써 상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들의 수정 레이트를 제어하는 단계를 포함하며, 상기 파라미터 값은 기판 온도, 챔버 압력, 가스 유량, 및 노출 시간으로 구성되는 그룹으로부터 선택되는 것인, 기판을 프로세싱하기 위한 방법.
  17. 제11항에 있어서,
    상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들을 라디칼 종에 노출시키는 단계는, 기상 기반 에칭 챔버 내의 파라미터 값을 변경함으로써 상기 제1 재료 층 및 상기 제2 재료 층의 커버되지 않은 표면들의 수정 깊이를 제어하는 단계를 포함하며, 상기 파라미터 값은 기판 온도, 챔버 압력, 가스 유량, 및 노출 시간으로 구성되는 그룹으로부터 선택되는 것인, 기판을 프로세싱하기 위한 방법.
  18. 제11항에 있어서,
    상기 제1 기판 온도는 25 ℃ 내지 90 ℃이며, 상기 제2 기판 온도는 100 ℃ 내지 225 ℃인 것인, 기판을 프로세싱하기 위한 방법.
  19. 제11항에 있어서,
    상기 기판을 수용하는 단계는, 수직으로 교번하는 상기 제1 재료 층 및 상기 제2 재료 층의 복수의 구조물들을 가지며, 상기 제1 재료 층 및 상기 제2 재료 층의 측벽 표면들은 커버되지 않는 것인, 기판을 프로세싱하기 위한 방법.
  20. 제11항에 있어서,
    상기 질소-함유 가스 및 상기 불소-함유 가스는 상기 프로세싱 챔버로부터 원격으로 실행되는 플라즈마 프로세싱을 통해 발생되는 것인, 기판을 프로세싱하기 위한 방법.
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