KR20180109759A - 전기적 과부하 및 정전 방전 보호용 방법 및 디바이스 - Google Patents

전기적 과부하 및 정전 방전 보호용 방법 및 디바이스 Download PDF

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Abstract

반도체 디바이스는 신호 소스와 부하 사이에서 전송선을 따라 직렬로 전기적으로 연결된 직렬 보호 회로에 의해 전기적 과부하(EOS) 및 정전 방전(ESD) 이벤트로부터 보호된다. 직렬 보호 회로는 신호 소스와 부하 사이에 직렬로 전기적으로 결합된 제 1 전계 효과 트랜지스터(FET)를 포함한다. 병렬 보호 회로는 전송선과 접지 노드 사이에 전기적으로 결합된다. 병렬 보호 회로에는 과도 전압 억제(TVS) 다이오드가 포함될 수 있다.

Description

전기적 과부하 및 정전 방전 보호용 방법 및 디바이스 {METHOD and device FOR Electrical overStress and Electrostatic discharge protection}
국내 우선권 주장
본 출원은 2017년 3월 28일자로 출원된 미국특허가출원 제62/477,959호에 기초한 우선권을 주장하며, 그 내용 전체는 본 발명에 참고자료로 포함된다.
발명의 분야
본 발명은 일반적으로 반도체 디바이스에 관한 것이고, 특히, 전기적 과부하(EOS) 및 정전 방전(ESD) 이벤트로부터 디바이스를 보호하기 위한 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스는 현대의 전자 제품에 흔히 존재한다. 반도체 디바이스는 전기 부품의 수 및 밀도가 다양하다. 개별 반도체 디바이스는 일반적으로 발광 다이오드(LED), 소형 신호 트랜지스터, 저항기, 커패시터, 인덕터 또는 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 일 유형의 전기 부품을 포함한다. 집적 반도체 디바이스는 일반적으로 수백 내지 수백만 개의 전기 부품을 포함한다. 집적 반도체 디바이스의 예에는 마이크로컨트롤러, 마이크로프로세서, CCD(charge-coupled device), 태양 전지 및 디지털 마이크로 미러 디바이스(DMD)가 포함된다.
반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 디바이스 제어, 태양 광 전기 변환, 텔레비전 디스플레이를 위한 시각적 투사 생성과 같이, 광범위한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품 분야에서 볼 수 있다. 반도체 디바이스는 군사용 응용예, 항공, 자동차, 산업용 제어기 및 사무 장비에도 사용된다.
ESD(electrostatic discharge)로부터 반도체 디바이스를 보호하기 위해 과도 전압 억제(TVS) 다이오드가 일반적으로 사용된다. TVS 다이오드는 부하와 병렬로 연결하여 과도 전압 스파이크를 부하에서 멀리, 일반적으로 접지로 분로할 수 있다. 데이터 라인(14a) 및 접지 라인(14b)은 인쇄 회로 보드(PCB) 상에서 USB 포트(12)로부터 마이크로프로세서(CPU)(12), USB 제어기, 또는 다른 반도체 디바이스(016)로 이어진다. 데이터 라인(14a)은 CPU(16)와, USB 포트(12)에 연결된 외부 디바이스 사이에서 고속 데이터 전송을 허용한다. 접지 라인(14b)은 USB 포트(12)로부터 CPU(16)로 이어져서 외부 디바이스 및 이동 디바이스(10)는 동일한 접지 전위에서 동작하게 된다.
TVS 다이오드(20)는 데이터 라인(14a ) 상의 전기적 과부하(EOS) 및 ESD 이벤트로부터 CPU(16)를 보호하기 위해 데이터 라인(14a)으로부터 접지 라인(14b)까지 연결된다. TVS 다이오드(20)는 데이터 라인(14a)에 대한 정상 전압 레벨에서 대략 개방 회로이다. 그러나, TVS 다이오드(20)를 통한 전류의 저항은 데이터 라인(14a)의 전압 전위가 TVS 다이오드의 항복 전압 이상으로 증가할 때 실질적으로 감소된다. 데이터 라인(14a) 상의 ESD 또는 EOS 이벤트로부터의 과도한 전류는 TVS 다이오드(20)를 통해 접지 라인(14b)으로 흘러, 데이터 라인(14a)에서의 전압 전위를 CPU(16)의 상호 접속 단자에 대한 안전한 레벨로 유지하는 것을 돕는다.
ESD 및 EOS 억제를 위한 TVS 다이오드의 한가지 문제점은 TVS 다이오드가 TVS 다이오드의 전류 처리 능력에 비례하는 접합 커패시턴스를 갖는다는 것이다. 고속 데이터 라인을 보호하기 위해 사용될 때 일반적으로 신호 무결성에 대한 접합 커패시턴스의 악영향을 줄이기 위해 낮은 커패시턴스가 필요하다. TVS 디바이스의 겉보기 커패시턴스를 감소시키는 하나의 방법은 스티어링 다이오드(steering diodes)들을 브리지 구조로 통합하는 것이다. 스티어링 다이오드를 포함하는 TVS 디바이스는 커패시턴스가 감소되어 TVS 디바이스가 고주파 데이터 라인에 더 잘 적합하게 되지만 TVS 디바이스는 전류 처리 능력이 낮기 때문에 EOS 보호에 사용하기에 제한적이다. 접지에 대한 낮은 커패시턴스 및 높은 전류 서지 기능은 함께 달성하기가 어렵다.
도 1은 병렬 보호 회로로서 TVS 다이오드를 사용하는 것을 도시한다.
도 2a-2c는 TVS 다이오드와 조합하여 사용되는 직렬 보호 회로를 도시한다.
도 3은 전압 차단 회로로서 직렬 보호 회로의 구현예를 도시한다.
도 4a 및 도 4b는 양방향 전압 차단 회로로서 직렬 보호 회로를 도시한다.
도 5는 전류 차단 회로로서의 직렬 보호 회로의 구현예를 도시한다.
도 6a 및 도 6b는 고속 데이터 라인을 보호하기 위해 조합으로 사용되는 직렬 보호 회로 및 TVS 다이오드를 도시한다.
도 7a 및 도 7b는 모놀리식 패키지 내의 직렬 보호 회로 및 TVS 다이오드를 도시한다.
본 발명은 도면을 참조하여 이하의 설명에서 하나 이상의 실시예로 설명되며, 동일한 도면 부호는 동일하거나 유사한 요소를 나타낸다. 본 발명이 본 발명의 목적을 달성하기 위한 최선의 형태에 관하여 기술되었지만, 당 업자는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 변형 및 등가물을 포함하는 것으로 이해될 것이다. 다음의 개시 및 도면에 의해 뒷받침되는 첨부된 청구 범위 및 청구 범위의 균등물에 의해 정의된다.
본 발명은 이동 디바이스 상의 USB 포트에 관하여 기술되었지만, 전술한 전기적 과부하(EOS) 및 정전 방전(ESD) 보호 방법 및 디바이스는 임의의 적합한 데이터 라인, 예를 들어, 이더넷, HDMI, DVI, SATA, 등과 함께 사용가능하다. 설명된 EOS 및 ESD 보호 기능은 전원선, 아날로그 오디오 선, 무선 주파수(RF) 회선 및 전기 신호를 전송하는 다른 모든 도체에도 사용할 수 있다. 이 디바이스는 그림과 같은 휴대폰, USB 또는 기타 데이터 포트가 있는 기타 디바이스, 개인용 컴퓨터에 삽입하기 위한 확장 카드, 전용 미디어 플레이어 또는 기타 전자 디바이스일 수 있다.
도 2a-2c는 병렬 보호 회로로서 사용되는 TVS 다이오드(20)와 함께 직렬 보호 회로(30)를 이용하는 것을 도시한다. 상호 접속 단자(12a 및 12b)는 각각 데이터 라인(14a) 및 접지 라인(14b)에 연결된 USB 포트(12)의 물리적 도전체를 나타낸다. 상호 접속 단자(16a, 16b)는 USB 포트(12)에 대향하는 데이터 라인(14a) 및 접지 라인(14b)에 접속된 CPU(16)의 물리적인 도전 체, 예를 들어 핀 또는 리드를 나타낸다. 직렬 보호 회로(30)는 전송선이라고도 불리는 데이터 라인(14a) 상의 신호가 상호 접속 단자(12a, 16a) 사이에서 직렬로 직렬 보호 회로를 통해 흐르기 때문에 "직렬"로 지칭된다. TVS 다이오드(20)는 병렬 보호 회로가 CPU(16) 또는 보호되는 다른 부하와 병렬로 데이터 라인(14a)과 접지 라인(14b) 사이에 결합되기 때문에 "병렬" 보호 회로로 지칭된다. 다른 실시예에서, TVS 다이오드 이외의 병렬 보호 회로가 사용된다.
직렬 보호 회로(30)는 스위치와 유사하게 동작한다. 도 2a는 직렬 보호 회로(30)의 스위치가 닫힌 상태를 도시하고, 도 2b는 스위치 개방을 도시한다. 이동 디바이스(10)의 정상 동작 동안, 직렬 보호 회로(30)는 도 2a의 닫힌 스위치처럼, 데이터 라인(14a) 상의 신호가 상호 접속 단자(16a)로 흐르게 하고 CPU(16)에 의해 수신되도록 한다. TVS 다이오드(20)는 실질적으로 개방 회로이고, 접지선(14b)에 비교적 낮은 커패시턴스를 제공하여 신호 무결성 보존을 돕는다.
ESD 이벤트 동안, TVS 다이오드(20)는 ESD 전류를 접지 라인(14b)으로 분로시키도록 충분히 감소된 전기 저항을 가져서, 상호 접속 단자(16a)에서의 전압 전위를 CPU(16)에 대한 안전한 레벨로 클램핑한다. TVS 다이오드(20)는 스냅-백(snap-back)없는 실리콘 아발란체 pn-접합 다이오드, 또는 얕은 또는 깊은 스냅-백 특성을 갖는 디바이스일 수 있다. TVS 다이오드(20)는 접합 커패시턴스를 더 감소시키기 위해 스티어링 다이오드를 포함할 수도 있고 포함하지 않을 수도 있다.
ESD 이벤트는 상대적으로 신속하게 발생하고 비교적 짧은 기간, 예를 들어 수 나노초 동안 지속된다. 많은 실시예에서, 직렬 보호 회로(30)는 부하의 충분한 보호를 보장할 만큼 충분히 빠르지 않으므로, 직렬 보호 회로와 함께 TVS 다이오드(20)의 사용은 직렬 보호 회로(30)가 불충분할 때 ESD 이벤트로부터 보호하는 것을 돕는다.
EOS 이벤트 동안, 직렬 보호 회로(30)는 활성화되어 도 2b에 도시된 바와 같이 개방 스위치에 가까운, 높은 임피던스 상태로 들어간다. 상호 접속 단자(16a)에 연결된 부하, 예를 들어, CPU(16)는 상호 접속 단자(12a)에서 EOS 소스로부터 효과적으로 전기적으로 차단된다. EOS 이벤트는 일반적으로 ESD 이벤트보다 긴 지속 기간을 가지며(예를 들어, 수 마이크로 초), TVS 다이오드(20)는 연장된 기간 동안 과도한 EOS 전류를 처리하기 위한 정격을 갖지 못할 수 있다. 따라서, 직렬 보호 회로(30)는 EOS 이벤트 동안 TVS 다이오드(20)에 대한 손상을 방지하는 것을 돕는다. 직렬 보호 회로(30)는 최대 예상 개방 회로 EOS 전압을 견디도록 설계된다. 직렬 보호 회로(30)로부터의 보조 보호는 직렬 보호 회로(30)가 없는 경우보다 낮은 전력 처리 능력, 따라서 접지에 대한 더 낮은 크기 및 더 낮은 커패시턴스를 갖는 TVS 다이오드(20)가 사용될 수 있게 한다. 직렬 보호 회로(30)는 EOS 이벤트 중 데이터 라인(14a) 상의 저항을 증가시킴으로써, 병렬 보호 회로(20)에 의해 흡수된 최대 전력을 감소시킨다.
도 2c는 접지 라인(14b)보다는 접지 노드(34)에 연결된 병렬 보호 회로(20)를 갖는 실시예를 도시한다. 일부 실시예에서, 신호 소스로부터 신호 목적지로 이어지는 특정 접지 트레이스가 반드시 존재할 필요는 없다. 병렬 보호 회로(20)는 ESD 이벤트들로부터의 과도한 에너지를 임의의 적절한 접지 노드로 덜어내도록 구성될 수 있다. 접지 노드(34)는 모바일 디바이스(10)의 PCB 내의 접지면 또는 모바일 디바이스(10) 또는 USB 포트(12)에 연결된 디바이스의 임의의 다른 접지 기준 회로 노드 일 수 있다.
도 3은 전계 효과 트랜지스터(FET)로 전압 차단을 이용하는 직렬 보호 회로(30)의 일 구현예를 도시한다. 직렬 보호 회로(30)는 N-채널 공핍 모드 MOSFET(NMOS)(40) 및 P-채널 공핍 모드 MOSFET(PMOS)(42)로 형성된다. NMOS(40)는 데이터 라인(14a)의 일 단부에서 상호 접속 단자(12a)에 연결되는 드레인 단자와, 데이터 라인의 다른 단부에서 상호 접속 단자(16a)에 연결되는 게이트 단자를 포함한다. PMOS(42)는 반대의 접속을 포함하여, 게이트 단자가 USB 포트(12)에서 상호 접속 단자(12a)에 연결되고, 드레인 단자는 상호 접속 단자(16a)에 연결된다. NMOS(40)의 소스 단자는 PMOS(42)의 소스 단자에 연결된다. TVS 다이오드(20)는 병렬 보호 회로로서 상호 접속 단자(16a)와 접지선(14b) 사이에 연결되어있다.
EOS 이벤트 중에 상호 접속 단자(12a)로부터 상호 연결 단자(16a)에서의 부하로의 전류가 증가함에 따라, PMOS(42) 양단의 전압 전위 강하가 증가하여, NMOS의 게이트 단자에서의 전압을 감소시킴으로써 NMOS(40)를 턴-오프(turn off)시킨다. NMOS(40)를 턴-오프하면 NMOS를 통해 저항이 증가하고, PMOS(42)의 드레인에서 소스로 전압 전위가 증가하고, PMOS를 회생적으로 턴-오프한다.
엄격한 금속 산화물 반도체 FET 이외의 다른 유형의 FET가 다른 실시예에서 사용된다. 하부 FET 물질은 실리콘(Si), 질화 갈륨(GaN), 또는 다른 반도체 물질 일 수 있다. GaN 구현은 커패시턴스 감소, 응답 시간 감소, 드레인-소스 전압 증가 및 다이 면적 당 낮은 온-저항의 이점을 갖는다.
도 4a는 양방향 보호 기능을 갖는 전압 차단 직렬 보호 회로(30)를 도시한다. NMOS(50)는 상호 접속 단자(12a)에 연결된 드레인 단자를 포함한다. NMOS(50)의 소스 단자는 JFET(52)의 제 1 전도 단자 및 NMOS(54)의 게이트 단자에 연결된다. NMOS(50)의 게이트 단자는 JFET(52)의 제 2 전도 단자 및 NMOS(54)의 소스 단자에 연결된다. NMOS(54)의 드레인 단자는 상호 접속 단자(16a)에 연결된다. 스티어링 다이오드(60) 및 저항기(62)는 상호 접속 단자(12a)와 JFET(52)의 게이트 단자 사이에 직렬로 결합된다. 스티어링 다이오드(66) 및 저항기(68)는 상호 접속 단자(16a)와 JFET(52)의 게이트 단자 사이에 직렬로 결합된다. JFET(52)는 접합-게이트 전계 효과 트랜지스터 또는 이와 유사한 디바이스일 수 있다. TVS 다이오드(20)는 병렬 보호 회로로서 상호 접속 단자(16a)와 접지 라인(14b) 사이에 결합된 상태로 유지된다.
도 4a의 직렬 보호 회로(30)는 EOS 이벤트가 양전위 또는 음전위인지 여부에 관계없이 상호 접속 단자(12a)에서의 EOS 이벤트가 상호 접속 단자(16a)에 도달하는 것을 실질적으로 차단한다. 도 4a의 직렬 보호 회로(30)는 또한 상호 접속 단자(16a)에서의 EOS 이벤트가 상호 접속 단자(12a)에 도달하는 것을 실질적으로 차단한다. 상호 접속 단자(12a) 또는 상호 접속 단자(16a) 중 하나에서의 전압이 다른 하나에서의 전압보다 훨씬 높아지면, JFET(52)를 통한 전기 저항은 게이트 전압의 증가에 의해 증가된다. 결과적인 JFET(52) 양단의 전압 강하는 NMOS들(50 및 54)을 턴-오프시킨다.
스티어링 다이오드(60 및 66)는 상호 접속 단자(12a) 및 상호 접속 단자(16a) 모두가, 직렬 회로 보호 회로(30)를 우회하는 단락 회로를 생성하지 않고, JFET(52)의 게이트에 결합되도록 한다. 상호 접속 단자(16a)가 보다 높은 전압 전위를 가질 때, 다이오드(60)는 보다 높은 전위를 JFET(52)의 게이트로 전파할 수 있지만, 다이오드(66)는 높은 전압 전위가 상호 접속 단자(16a)로 전파되는 것을 차단한다. 상호 접속 단자(12a)가 보다 낮은 전위를 가질 때, 다이오드(66)는 상호 연결 단자(16a)로부터 JFET(52)의 게이트로 전류가 흐를 수 있게 하며, 반면, 다이오드(60)는 전류가 상호 연결 단자(12a)에 도달하는 것을 차단한다. 스티어링 다이오드(60 및 66) 및 저항기(62 및 68)는 또한 FET 응답 시간을 제어하는 것을 돕는다.
도 4b는 도 4a의 양방향 전압 차단 회로를 도시하되, JFET(52)가 한 쌍의 MOSFET(56-58)로 대체되어 있다. NMOS(50) 및 PMOS(56)는 도 3의 NMOS(40) 및 PMOS(42)와 유사하게, 상호 접속 단자(12a)에서의 EOS 이벤트가 상호 접속 단자(16a)에 도달하는 것을 차단하도록 한 쌍으로 동작한다. PMOS(58) 및 NMOS(54)는 상호 접속 단자(16a)에서의 EOS 이벤트가 상호 접속 단자(12a)에 도달하는 것을 차단하도록 한 쌍으로 작동하며, 상호접속 단자(12a)에서의 음전압 EOS 이벤트가 역시 도 3의 NMOS(40) 및 PMOS(42)와 유사하게, 상호접속 단자(16A)에 도달하는 것을 차단하도록 한 쌍으로 작동한다. PMOS(58) 및 NMOS(54)는 NMOS(50) 및 PMOS(56)에 대해 미러링된 구조다. 다이오드(60), 저항(62), 다이오드(66) 및 저항기(68)는 직렬 보호 회로(30)의 두 단부가 공통 FET의 게이트에 연결되지 않기 때문에 선택적이다. 그러나, 저항기 및 다이오드(60-68)는 여전히 응답 시간을 구성하는데 도움을 주며, 또한 도 3의 실시예에 추가될 수 있다.
도 5는 전류 차단을 이용하는 직렬 보호 회로(30)의 실시예를 도시한다. 2-단자 직렬 보호 회로(30)는 상호 접속 단자(12a)와 상호 접속 단자(16a) 사이에 직렬로 결합된 JFET(70) 및 저항기(72)로 나타낸다. JFET(70)의 게이트 단자는 JFET로부터 저항기(72)의 대향 측부 상의 상호 접속 단자(16a)에 연결된다. JFET(70)는 접합 게이트 전계 효과 트랜지스터 또는 유사한 디바이스이다. JFET(70)는 양 단부에서 오옴 접속을 갖는 P 형 또는 N 형 실리콘 중 하나의 채널을 형성하는 반도체 재료를 포함한다. JFET(70)는 Si, GaN 또는 다른 적절한 반도체 재료를 포함할 수 있다. TVS 다이오드(20)는 병렬 보호 회로로서 상호 접속 단자(16a)와 접지 라인(14b) 사이에 결합된 상태로 유지된다.
n- 채널 JFET(70)의 경우, P-형 물질은 N 형 채널과 함께 확산되어 역 바이어스된 pn 접합을 형성한다. 역 바이어스된 pn 접합은 채널 근처의 공핍 영역을 초래한다. EOS 이벤트 동안, 직렬 보호 회로(30)를 통한 증가된 전류는 저항기(72) 양단에 걸친 전압 전위 구배를 증가시킨다. JFET(70)의 감소된 게이트 전압은 공핍 영역의 유효 폭을 증가시키고, 따라서 JFET의 채널을 통한 저항을 증가시킨다. 채널이 "핀치 오프"(pinch off)되면, 직렬 보호 회로(30)는 전압이 증가함에 따라 전류를 대략 일정하게 유지한다. 저항기(72)의 저항 값은 JFET(70)의 분로 시작에 요구되는 직렬 보호 회로(30)를 통한 전류 양을 구성하도록 변경될 수 있다. EOS 이벤트 동안, TVS 다이오드(20)는 잔여 전류를 직렬 보호 회로(30)를 통해 흐르게 하고, ESD 이벤트로부터 부하 보호를 계속한다. EOS 이벤트의 서지가 가라앉으면, 직렬 보호 회로(30)는 정상 동작 상태로 복귀한다.
도 6a는 직렬 보호 회로(30) 및 병렬 보호 회로(20)를 장착하도록 구성된 전도성 트레이스(14)를 갖는 이동 디바이스(10)를 도시한다. 직렬 보호 회로(30)를 장착하기 위한 접촉 패드(80a 및 80b)가 제공되고, 병렬 보호 회로(20)를 장착하기 위한 접촉 패드(82a, 82b)가 제공된다. 데이터 라인(14a)은 접촉 패드(80a 및 80b) 사이에서 파괴되어, 데이터 라인을 따르는 모든 전류가 직렬 보호 회로(30)를 통해 이어진다.
도 6b는 이동 디바이스(10)의 PCB 상에 장착된 직렬 보호 회로(30) 및 병렬 보호 회로(20)를 도시한다. 보호 회로들(20, 30) 각각은 작은 2-단자 반도체 패키지들이다. 보호 회로의 바닥상의 솔더 범프 또는 다른 상호 연결 구조는 도전성 트레이스(14)에 패키지를 기계적으로 부착하고 전기적으로 연결하기 위해 접촉 패드(80 및 82) 상으로 리플로우된다. 임의의 적합한 상호 접속 방법을 갖는 임의의 적합한 패키지 유형이 직렬 보호 회로(30) 및 병렬 보호 회로(20)용으로 사용될 수 있다. 직렬 보호 회로(30)는 긴 지속 기간을 갖는 EOS 이벤트 동안 USB 포트(12)와 CPU(16) 사이에 개방 회로를 생성한다. 직렬 보호 회로(30)의 개방 회로는 CPU(16) 및 병렬 보호 회로(20) 모두를 보호한다. 보다 빠른 ESD 이벤트 동안, 직렬 보호 회로(30)가 반응하기 전에 병렬 보호 회로(20)가 전도성이 되어 과량의 전하를 접지로 덜어내게 된다(dumping).
도 7a는 직렬 보호 회로(30) 및 병렬 보호 회로(20)를 모두 포함하는 모놀리식 패키지의 장착을 위해 구성된 전도성 트레이스(14)를 갖는 이동 디바이스(10)를 도시한다. 패키지는 접촉 패드(88a-88c) 상에 장착된다. 패키지의 내부에서, 직렬 보호 회로(30)는 접촉 패드(88a)와 접촉 패드(88b) 사이에서 전류를 라우팅하고, 병렬 보호 회로(20)는 접촉 패드(88b)와(88c) 사이에 연결된다. 도 7b는 접촉 패드(88a-88c) 상에 장착된 모놀리식 패키지(90)를 도시한다. 모놀리식 패키지(90)는 하나의 다이 상에 형성된 병렬 보호 회로(20) 및 직렬 보호 회로(30) 모두를 갖는 단일 다이를 포함할 수 있고, 또는, 다수의 다이가 다중 칩 모듈에서 결합될 수 있다.
모놀리식 구현예에서, 반응 시간 및 전류 처리 능력과 같은 디바이스 특성은 병렬 보호 회로(20)와 직렬 보호 회로(30) 사이에서 매칭될 수 있다. 병렬 보호 회로(20) 및 직렬 보호 회로(30)의 특성 매칭은 정격 EOS 및 ESD 조건 내에서 작동할 때 어떤 요소도 손상되지 않음을 보장하는 것을 돕는다. 즉, 모놀리식 패키지(90)는 병렬 보호 회로(20)가 병렬 보호 회로가 흡수할 수 있는 최대 에너지 량에 도달하기 전에 직렬 보호 회로(30)가 개방 회로가 됨을 실질적으로 보장하도록 구성될 수 있다. 모놀리식 구현예는 또한 상호 연결 인덕턴스를 감소시켜 상대적으로 빠른 상승 시간을 갖는 ESD 이벤트 중 클램핑 전압을 감소시킨다. 낮은 클램핑 전압은 ESD 이벤트 중에 흡수되는 에너지의 양을 줄인다.
본 발명의 하나 이상의 실시예가 상세히 설명되었지만, 당 업자는 이하의 청구 범위에 설명된 바와 같은 본 발명의 범위를 벗어나지 않고 이들 실시예에 대한 수정 및 적응이 이루어질 수 있음을 알 것이다.

Claims (15)

  1. 신호 소스와,
    부하와,
    신호 소스와 부하 사이에 결합된 전송선과,
    상기 신호 소스와 부하 사이에서 상기 전송선을 따라 직렬로 전기적으로 연결되는 직렬 보호 회로 - 상기 직렬 보호 회로는 상기 신호 소스와 부하 사이에 직렬로 전기적으로 연결되는 제 1 전계 효과 트랜지스터(FET)를 포함함 - 와,
    상기 전송선과 접지 노드 사이에 전기적으로 연결되는 병렬 보호 회로를 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서, 상기 직렬 보호 회로는 상기 신호 소스와 상기 부하 사이에서 상기 제 1 FET와 직렬로 연결된 제 2 FET 및 제 3 FET를 더 포함하는, 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 직렬 보호 회로는 상기 신호 소스와 부하 사이에서 상기 제 1 FET, 제 2 FET 및 제 3 FET와 직렬로 연결된 제 4 FET를 더 포함하는 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 FET의 게이트 단자는 상기 전송선의 신호 소스 단부 또는 상기 전송선의 부하 단부에 접속되는, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 직렬 보호 회로는 상기 신호 소스와 상기 제 1 FET의 게이트 단자 사이에 직렬로 연결된 다이오드 및 저항기를 더 포함하는, 반도체 디바이스.
  6. 신호 소스와,
    부하와,
    상기 신호 소스와 상기 부하 사이에 직렬로 전기적으로 연결되는 직렬 보호 회로와,
    상기 부하와 접지 노드 사이에 전기적으로 연결되는 병렬 보호 회로를 포함하는
    반도체 디바이스.
  7. 제 6 항에 있어서, 상기 직렬 보호 회로는 제 1 전계 효과 트랜지스터(FET)를 포함하고, 상기 병렬 보호 회로는 과도 전압 억제(TVS) 다이오드를 포함하는, 반도체 디바이스.
  8. 제 7 항에 있어서, 상기 직렬 보호 회로는 상기 신호 소스와 부하 사이에서 상기 제 1 FET와 직렬로 전기적으로 연결된 제 2 FET를 더 포함하는, 반도체 디바이스.
  9. 제 8 항에 있어서, 상기 제 1 FET의 게이트 단자는 상기 신호 소스에 연결되고, 상기 제 2 FET의 게이트 단자는 상기 부하에 연결되는, 반도체 디바이스.
  10. 제 6 항에 있어서, 상기 직렬 보호 회로는 상기 신호 소스와 상기 부하 사이에 직렬로 결합된 전계 효과 트랜지스터(FET) 및 저항기를 포함하는, 반도체 디바이스.
  11. 반도체 디바이스의 신호 소스와 신호 목적지 사이에 직렬로 전기적으로 결합된 직렬 보호 회로를 제공하는 단계와,
    상기 직렬 보호 회로에 전기적으로 결합된 병렬 보호 회로를 제공하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서, 상기 직렬 보호 회로를 제공하는 단계는 제 1 전계 효과 트랜지스터(FET)를 제공하는 단계를 포함하고, 상기 병렬 보호 회로를 제공하는 단계는 과도 전압 억제(TVS) 다이오드를 제공하는 단계를 포함하는, 방법.
  13. 제 12 항에 있어서, 상기 직렬 보호 회로를 제공하는 단계는 상기 신호 소스와 신호 목적지 사이에 직렬로 전기적으로 결합된 제 2 FET를 제공하는 단계를 더 포함하는, 방법.
  14. 제 13 항에 있어서, 상기 제 1 FET의 소스 단자를 상기 제 2 FET의 소스 단자에 연결하는 단계를 더 포함하는 방법.
  15. 제 14 항에 있어서, 상기 제 1 FET의 게이트 단자를 상기 신호 소스에 연결하고 상기 제 2 FET의 게이트 단자를 상기 신호 목적지에 연결하는 단계를 더 포함하는 방법.
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