CN116404005A - 用于电过应力和静电放电保护的方法和器件 - Google Patents

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Abstract

本发明涉及用于电过应力和静电放电保护的方法和器件。由沿信号源与负载之间的传输线串联电耦合的串联保护电路保护半导体器件免于电过应力(EOS)和静电放电(ESD)事件。串联保护电路包括串联电耦合在信号源与负载之间的第一场效应晶体管(FET)。并联保护电路电耦合在传输线与接地节点之间。并联保护电路可以包括瞬态电压抑制(TVS)二极管。

Description

用于电过应力和静电放电保护的方法和器件
本申请为分案申请，其母案的发明名称为“用于电过应力和静电放电保护的方法和器件”，申请日为2018年3月28日，申请号为201810263749.3。
要求国内优先权
本申请要求2017年3月28日提交的美国临时申请No.62/477,959的权益，该申请通过引用并入本文。
技术领域
本发明总体上涉及半导体器件，并且更具体地涉及保护器件免于电过应力(EOS)和静电放电(ESD)事件的半导体器件和方法。
背景技术
半导体器件常见于现代电子产品中。半导体器件在电气组件的数目和密度方面不同。分立半导体器件一般包含一种类型的电气组件，例如发光二极管(LED)、小型信号晶体管、电阻器、电容器、电感器或功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件典型地包含数百至数百万个电气组件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池和数字微镜器件(DMD)。
半导体器件执行许多种功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将阳光变换成电以及针对电视显示器创建视觉投影。半导体器件见于娱乐、通信、功率转换、网络、计算机和消费者产品的领域中。半导体器件还见于军事应用、航空、汽车、工业控制器和办公室装备中。
瞬态电压抑制(TVS)二极管常用于保护半导体器件免于静电放电(ESD)。TVS二极管可以与负载并联耦合，以将瞬态电压尖峰分流远离负载，典型地，分流至地。图1图示了关于具有通用串行总线(USB)端口12的移动器件10的一个示例。数据线14a和地线14b在印刷电路板(PCB)上从USB端口12路由到微处理器(CPU)、USB控制器或其他半导体器件16。数据线14a允许CPU 16与连接到USB端口12的外部器件之间的高速数据传送。地线14b从USB端口12路由到CPU 16，使得外部器件和移动器件10在相同接地电压电位上操作。
TVS二极管20从数据线14a耦合到地线14b，以保护CPU 16免于数据线14a上的电过应力(EOS)和ESD事件。TVS二极管20在针对数据线14a的正常电压电平处近似为开路。然而，当数据线14a的电压电位增加超过TVS二极管的击穿电压时，经过TVS二极管20的电流的电阻基本上减小。来自数据线14a上的ESD或EOS事件的过度电流流经TVS二极管20到地线14b，这有助于将数据线14a处的电压电位保持在针对CPU 16的互连端子的安全电平内。
针对ESD和EOS抑制关于TVS二极管的一个问题是：TVS二极管具有与TVS二极管的电流处置能力成比例的结电容。当用于保护高速数据线时，一般期望低电容以减小结电容对信号完整性的不利影响。一种减小TVS器件的表观电容的方法是在桥配置中集成控向二极管。包括控向二极管的TVS器件具有减小的电容，从而允许TVS器件更好地适于高频数据线，但是那么，由于较低电流处置能力，TVS器件对于EOS保护而言作用受限。低对地电容和高电流浪涌能力依然难以一起实现。
附图说明
图1图示了使用TVS二极管作为并联保护电路；
图2a-2c图示了与TVS二极管组合使用的串联保护电路；
图3图示了串联保护电路作为电压闭锁电路的实现；
图4a和4b图示了作为双向电压闭锁电路的串联保护电路；
图5图示了串联保护电路作为电流闭锁电路的实现；
图6a和6b图示了组合使用以保护高速数据线的串联保护电路和TVS二极管；以及
图7a和7b图示了单片封装中的串联保护电路和TVS二极管。
具体实施方式
在以下描述中的一个或多个实施例中参照附图来描述本发明，在附图中，相似的附图标记表示相同或类似的元件。尽管就用于实现本发明的目的的最佳模式而言描述了本发明，但本领域技术人员将领会，该描述意图覆盖可包括在由以下公开内容和附图支持的所附权利要求和权利要求的等同物所限定的本发明的精神和范围内的可替换方案、修改和等同物。
尽管就移动器件上的USB端口而言描述了本发明，但所描述的电过应力(EOS)和静电放电(ESD)保护方法和器件可与任何合适数据线(例如以太网、HDMI、DVI、SATA等)一起使用。所描述的EOS和ESD保护还可与电力线、模拟音频线、射频(RF)线以及传输电信号的任何其他导体一起使用。该器件可以是如所图示的蜂窝电话、具有USB或其他数据端口的任何其他器件、用于插入到个人计算机中的扩充卡、专用媒体播放器、或者任何其他电子器件。
图2a-2c图示了与TVS二极管20组合利用串联保护电路30，TVS二极管20被用作并联保护电路。互连端子12a和12b表示USB端口12的分别连接到数据线14a和地线14b的物理导体。互连端子16a和16b表示CPU 16的与USB端口12相对地连接到数据线14a和地线14b的物理导体(例如，引脚或引线)。串联保护电路30被称作“串联的”，这是因为也被称作传输线的数据线14a上的信号串联地在互连端子12a和16a之间流经串联保护电路。TVS二极管20被称作“并联”保护电路，这是因为并联保护电路与CPU 16或正在保护的另一负载并联地耦合在数据线14a与地线14b之间。在其他实施例中，使用除TVS二极管外的并联保护电路。
串联保护电路30与开关类似地操作。图2a图示了闭合的串联保护电路30的开关，而图2b图示了打开的开关。在移动器件10的正常操作期间，串联保护电路30像图2a的闭合开关，从而允许数据线14a上的信号流动到互连端子16a且由CPU 16接收。TVS二极管20是基本上开路，且提供相对低的对地线14b的电容，从而有助于保持信号完整性。
在ESD事件期间，TVS二极管20具有显著减小的电阻，以将ESD电流分流到地线14b，从而将互连端子16a处的电压电位钳位到针对CPU 16的安全电平。TVS二极管20可以是不具有急速反向(snap-back)的硅雪崩pn结二极管或者具有浅或深急速反向特性的器件。TVS二极管20可以包括或可以不包括控向二极管以进一步减小结电容。
ESD事件相对快速地发生且持续达相对短的时段，例如，仅几纳秒。在许多实施例中，串联保护电路30不足够快以保证负载的充分保护，因此，与串联保护电路组合使用TVS二极管20有助于在串联保护电路30不足时保护免于ESD事件。
在EOS事件期间，串联保护电路30激活且进入高阻抗状态，从而近似如图2b中所示的打开的开关。连接到互连端子16a的负载(例如，CPU 16)与互连端子12a处的EOS源有效地电隔离。EOS事件一般具有比ESD事件长的持续时间，例如若干微秒，并且TVS二极管20可以不是额定的以处置针对扩展时段的过度EOS电流。因此，串联保护电路30有助于在EOS事件期间避免对TVS二极管20的损坏。串联保护电路30被设计成承受最大预期开路EOS电压。来自串联保护电路30的补充保护允许使用具有与在没有串联保护电路30的情况下相比更低的功率处置能力且因而更小的大小和更低的对地电容的TVS二极管20。串联保护电路30通过在EOS事件期间增大数据线14a上的电阻来减小由并联保护电路20吸收的最大功率。
图2c图示了具有耦合到接地节点34而不是地线14b的并联保护电路20的实施例。在一些实施例中，不必然存在从信号源路由到信号目的地的具体接地迹线。并联保护电路20可以被配置成将来自ESD事件的过度能量倾倒到任何合适接地节点。接地节点34可以是移动器件10的PCB内的地平面或者移动器件10或耦合到USB端口12的器件的任何其他接地参考电路节点。
图3图示了利用电压闭锁的具有场效应晶体管(FET)的串联保护电路30的一个实现。串联保护电路30由N沟道耗尽模式MOSFET(NMOS)40和P沟道耗尽模式MOSFET(PMOS)42形成。NMOS 40包括：漏极端子，在数据线14a的一端处耦合到互连端子12a；以及栅极端子，在数据线的另一端处耦合到互连端子16a。PMOS 42包括相对的连接件，其具有耦合到USB端口12处的互连端子12a的栅极端子和耦合到互连端子16a的漏极端子。NMOS 40的源极端子耦合到PMOS 42的源极端子。TVS二极管20依然作为并联保护电路耦合在互连端子16a与地线14b之间。
随着从互连端子12a到互连端子16a处的负载的电流在EOS事件期间增大，跨PMOS42的电压电位降增大，这通过降低NMOS的栅极端子处的电压来关断NMOS 40。关断NMOS 40增大了经过NMOS的电阻，从而提高了PMOS 42的从漏极到源极的电压电位，且以再生方式关断PMOS。
在其他实施例中使用除严格金属氧化物半导体FET外的其他类型的FET。下层FET材料可以是硅(Si)、氮化镓(GaN)或其他半导体材料。GaN实现具有更低电容、减少的响应时间、提高的漏极到源极电压和降低的每管芯面积接通电阻的优势。
图4a图示了具有双向保护的电压闭锁串联保护电路30。NMOS 50包括耦合到互连端子12a的漏极端子。NMOS 50的源极端子耦合到JFET 52的第一传导端子和NMOS 54的栅极端子。NMOS 50的栅极端子耦合到JFET 52的第二传导端子和NMOS 54的源极端子。NMOS 54的漏极端子耦合到互连端子16a。控向二极管60和电阻器62串联耦合在互连端子12a与JFET52的栅极端子之间。控向二极管66和电阻器68串联耦合在互连端子16a与JFET 52的栅极端子之间。JFET 52是结栅场效应晶体管或类似器件。TVS二极管20依然作为并联保护电路耦合在互连端子16a与地线14b之间。
图4a中的串联保护电路30基本上阻止互连端子12a处的EOS事件达到互连端子16a，不论EOS事件是正电压电位还是负电压电位。图4a中的串联保护电路30还基本上阻止互连端子16a处的EOS事件达到互连端子12a。如果互连端子12a或互连端子16a中的一个处的电压变为比另一个显著更高，则通过栅电压的提高来增大经过JFET 52的电阻。因而增大的跨JFET 52的电压降关断NMOS 50和54。
控向二极管60和66允许互连端子12a和互连端子16a二者在不创建回避串联保护电路30的短路的情况下耦合到JFET 52的栅极。当互连端子16a具有较高的电压电位时，二极管60允许较高的电压电位传播到JFET 52的栅极，但二极管66阻止较高的电压电位传播到互连端子16a。当互连端子12a具有较低的电压电位时，二极管66允许电流从互连端子16a流动到JFET 52的栅极，而二极管60阻止电流达到互连端子12a。控向二极管60和66以及电阻器62和68还有助于控制FET响应时间。
图4b图示了来自图4a的双向电压闭锁电路，其中JFET 52被一对MOSFET 56-58替换。NMOS 50和PMOS 56作为一对进行操作以阻止互连端子12a处的EOS事件达到互连端子16a，类似于图3中的NMOS 40和PMOS 42。PMOS 58和NMOS 54作为一对进行操作以阻止互连端子16a处的EOS事件达到互连端子12a，或阻止互连端子12a处的负电压EOS事件达到互连端子16a，同样类似于来自图3的NMOS 40和PMOS 42。PMOS 58和NMOS 54处于相对于NMOS 50和PMOS 56的镜像配置中。二极管60、电阻器62、二极管66和电阻器68是可选的，这是因为串联保护电路30的两端不耦合到公共FET的栅极。然而，电阻器和二极管60-68仍有助于配置响应时间，且也可以被添加到图3中的实施例。
图5图示了利用电流闭锁的串联保护电路30的实施例。两端子串联保护电路30由串联耦合在互连端子12a与互连端子16a之间的JFET 70和电阻器72表示。JFET 70的栅极端子在电阻器72的相对于JFET的相反侧上耦合到互连端子16a。JFET 70是结栅场效应晶体管或类似器件。JFET 70包括以P型或N型硅形成在全部两端处具有欧姆连接的沟道的半导体材料。JFET 70可以包括Si、GaN或另一适当半导体材料。TVS二极管20依然作为并联保护电路耦合在互连端子16a与地线14b之间。
对于n沟道JFET 70，在N型沟道旁边扩散(diffuse)P型材料，从而形成反向偏置的pn结。反向偏置的pn结导致沟道附近的耗尽区。在EOS事件期间，经过串联保护电路30的增大的电流增大了跨电阻器72的电压电位梯度。JFET 70的降低的栅电压增大了耗尽区的有效宽度，从而增大了经过JFET的沟道的电阻。一旦沟道被“夹断”，串联保护电路30就随着电压提高而将电流保持为近似恒定。电阻器72的电阻值可以被修改以配置开始关断JFET 70所需的经过串联保护电路30的电流的量。在EOS事件期间，TVS二极管20传导允许经过串联保护电路30的残余电流并继续保护负载免于ESD事件。一旦EOS事件的浪涌消退，串联保护电路30就返回到正常操作状态。
图6a图示了具有被配置用于安装串联保护电路30和并联保护电路20的导电迹线14的移动器件10。接触焊盘80a和80b被提供以用于安装串联保护电路30，并且接触焊盘82a和82b被提供以用于安装并联保护电路20。在接触焊盘80a和80b之间断开数据线14a，使得沿数据线的所有电流路由通过串联保护电路30。
图6b图示了被安装到移动器件10的PCB上的串联保护电路30和并联保护电路20。保护电路20和30中的每一个是小型两端子半导体封装。保护电路的底部上的焊料凸块或其他互连结构回流到接触焊盘80和82上，以将封装机械附着和电连接到导电迹线14。具有任何合适互连方法的任何合适封装类型可以用于串联保护电路30和并联保护电路20。串联保护电路30在具有长持续时间的EOS事件期间在USB端口12与CPU 16之间创建开路。串联保护电路30的开路保护CPU 16和并联保护电路20二者。在更快的ESD事件期间，并联保护电路20变为导电的，以在串联保护电路30有时间反应之前将过度电荷倾倒到地。
图7a图示了具有被配置用于安装包括串联保护电路30和并联保护电路20二者的单片封装的导电迹线14的移动器件10。该封装被安装到接触焊盘88a-88c上。在该封装内部，串联保护电路30在接触焊盘88a与接触焊盘88b之间路由电流，而并联保护电路20耦合在接触焊盘88b和88c之间。图7b图示了被安装到接触焊盘88a-88c上的单片封装90。单片封装90可以包括单个管芯，其中并联保护电路20和串联保护电路30二者被形成在该一个管芯上，或者，可以在多芯片模块中组合多个管芯。
在单片实现中，可以在并联保护电路20与串联保护电路30之间匹配诸如反应时间和电流处置能力之类的器件特性。匹配并联保护电路20和串联保护电路30的特性有助于确保当在额定EOS和ESD条件内操作时两个元件中的任一个元件都未损坏。也就是说，单片封装90可以被配置成基本上确保在并联保护电路20达到并联保护电路可吸收的能量的最大量之前串联保护电路30变为开路。单片实现还允许互连电感减小，这在具有相对快的上升时间的ESD事件期间降低钳位电压。较低的钳位电压减少了在ESD事件期间吸收的能量的量。
尽管已经详细说明了本发明的一个或多个实施例，但本领域技术人员将领会，在不脱离如所附权利要求中阐述的本发明的范围的情况下，可以作出对那些实施例的修改和适配。

Claims (15)

1.一种半导体器件，包括：
结型场效应晶体管(JFET)；以及
电阻器，包括所述电阻器的第一端子和所述电阻器的第二端子，所述第一端子耦合到所述JFET的传导端子，所述第二端子耦合到所述JFET的栅极端子。
2.如权利要求1所述的半导体器件，其中所述JFET的传导端子直接电耦合到所述电阻器的第一端子，并且所述JFET的栅极端子直接电耦合到所述电阻器的第二端子。
3.如权利要求1所述的半导体器件，其中所述JFET和电阻器串联耦合在源极与负载之间。
4.如权利要求1所述的半导体器件，进一步包括耦合到所述JFET的并联保护电路。
5.如权利要求4所述的半导体器件，其中所述JFET和并联保护电路处于单个半导体封装内。
6.如权利要求4所述的半导体器件，其中所述并联保护电路包括瞬态电压抑制(TVS)二极管。
7.如权利要求4所述的半导体器件，其中所述JFET的栅极端子直接耦合到所述并联保护电路。
8.一种半导体器件，包括：
传输线；
结型场效应晶体管(JFET)，与所述传输线串联耦合，其中所述JFET的栅极端子电耦合到所述传输线；
电阻器，与所述传输线串联耦合在所述JFET与所述JFET的栅极端子之间；以及
并联保护电路，电耦合在所述传输线与接地节点之间。
9.一种制作半导体器件的方法，包括：
提供传输线；
将结型场效应晶体管(JFET)与所述传输线串联耦合；
将所述JFET的栅极端子耦合到所述传输线；以及
将电阻器与所述传输线串联耦合在所述JFET与所述JFET的栅极端子之间。
10.如权利要求9所述的方法，其中所述JFET的传导端子直接电耦合到所述电阻器的第一端子，并且所述JFET的栅极端子直接电耦合到所述电阻器的第二端子。
11.如权利要求9所述的方法，进一步包括：将所述JFET和电阻器串联耦合在源极与负载之间。
12.如权利要求9所述的方法，进一步包括：将并联保护电路耦合到所述JFET。
13.如权利要求12所述的方法，进一步包括：在单个半导体封装内设置所述JFET和并联保护电路。
14.如权利要求12所述的方法，其中所述并联保护电路包括瞬态电压抑制(TVS)二极管。
15.如权利要求12所述的方法，其中所述JFET的栅极端子直接耦合到所述并联保护电路。
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