KR20180100706A - 보호 층 툴을 갖는 통합형 리튬 증착 - Google Patents

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KR20180100706A
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lithium
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reel
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수브라마니야 피. 헐레
디터 하아스
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

일 구현에서, 에너지 저장 디바이스들에서 리튬 금속을 증착하고 프로세싱하기 위한 통합형 프로세싱 툴이 제공된다. 통합형 프로세싱 툴은 웹 툴일 수 있다. 통합형 프로세싱 툴은, 후속하는 챔버들을 통해 연속 재료 시트를 운송하기 위한 릴-투-릴 시스템을 포함할 수 있으며, 그 후속하는 챔버들은 연속 재료 시트 상에 리튬 금속의 박막을 증착하기 위한 챔버, 및 리튬 금속의 박막의 표면 상에 보호 막을 증착하기 위한 챔버이다. 리튬 금속의 박막을 증착하기 위한 챔버는 PVD 시스템, 이를테면 전자-빔 증발기, 박막 전사 시스템, 또는 슬롯-다이 증착 시스템을 포함할 수 있다. 리튬 금속 막 상에 보호 막을 증착하기 위한 챔버는 인터리프 막을 증착하기 위한 챔버, 또는 리튬 금속 막 상에 리튬-이온 전도성 폴리머를 증착하기 위한 챔버를 포함할 수 있다.

Description

보호 층 툴을 갖는 통합형 리튬 증착
[0001] 본원에서 설명되는 구현들은 일반적으로, 리튬 금속 증착 및 프로세싱에 관한 것이다. 더 구체적으로는, 본원에서 설명되는 구현들은 에너지 저장 디바이스들에서 리튬 금속을 증착하고 프로세싱하기 위한 방법들 및 시스템들에 관한 것이다.
[0002] 충전식 전기 화학 저장 시대 시스템은 현재 일상 생활의 많은 분야에서 중요 해지고 있다. 리튬 이온(Li-ion) 배터리와 같은 고용량 전기 화학 에너지 저장 장치는 휴대용 전자 장치, 의료, 운송, 계통 연계 된 대형 에너지 저장 장치, 재생 가능 에너지 저장 장치 및 무정전 전원 장치, 및 전원 공급 장치(UPS)를 포함한 점점 더 많은 응용 분야에서 사용되고 있다. 통상적인 납/황산 배터리는 커패시턴스가 부족하고 종종 이러한 성장하는 애플리케이션에 대해 부적절하게 사이클 가능하다. 그러나 리튬 이온 배터리는 최고의 기회인 것으로 생각된다.
[0003] 일반적으로, 리튬 배터리는 안전상의 이유로 금속 리튬을 포함하지 않고 양극으로 흑연 물질을 사용한다. 그러나, 충전 상태에서 한계 조성 LiC6까지 충전 될 수있는 흑연의 사용은 금속 리튬의 사용과 비교하여 훨씬 낮은 커패시턴스를 초래한다. 현재, 업계는 흑연 계 애노드에서 실리콘 혼합 흑연으로 이동하여 에너지 셀 밀도를 높이고 있다. 그러나, 실리콘 혼합 된 흑연 양극은 첫 번째 사이클 용량 손실을 겪는다. 따라서, 실리콘 혼합 흑연 애노드의 제 1 사이클 용량 손실을 보충하기위한 리튬 금속 증착이 필요하다. 그러나 리튬 금속은 여러 가지 장치 통합 문제에 직면 해 있다.
[0004] 리튬은 알칼리 금속이다. 첫 번째 주요 그룹의 중질 원소 동족체와 마찬가지로, 리튬은 다양한 물질과의 강한 반응성을 특징으로 한다. 리튬은 수소, 프로톤 수소를 함유 한 물, 알콜 및 기타 물질과 격렬하게 반응하여 종종 점화된다. 리튬은 공기 중 불안정하며 산소, 질소 및 이산화탄소와 반응한다. 리튬은 일반적으로 불활성 가스 분위기(아르곤과 같은 희귀 가스)에서 처리되며, 리튬의 강한 반응성은 다른 처리 작업도 불활성 가스 분위기에서 수행해야 한다. 결과적으로, 리튬은 가공, 보관 및 운송과 관련하여 몇 가지 문제를 제기한다.
[0005] 리튬 금속에 대한 보호 처리가 개발되었다. 리튬 금속의 보호 표면 처리의 하나의 방법은 리튬 금속을 왁스 층, 예를 들어 폴리에틸렌 왁스로 코팅하는 것을 포함한다. 그러나, 리튬 금속층의 후속 공정을 방해하는 다량의 코팅제가 도포되어야 한다.
[0006] 보호 표면 처리의 또 다른 방법은 연속 탄산염 코팅, 폴리머 코팅, 예를 들어 폴리 우레탄, PTFE, PVC, 폴리스티렌 및 기타로 안정화 된 리튬 금속 분말("SLMP")을 생산하는 것을 제안한다. 그러나, 이러한 중합체 코팅은 전극 물질을 예비 적층 할 때 문제를 일으킬 수 있다.
[0007] 따라서, 에너지 저장 시스템에서 리튬 금속의 증착 및 처리를위한 방법 및 시스템이 필요하다.
[0008] 본원에서 설명되는 구현들은 일반적으로, 리튬 금속 증착 및 프로세싱에 관한 것이다. 더 구체적으로는, 본원에서 설명되는 구현들은 에너지 저장 디바이스들에서 리튬 금속을 증착하고 프로세싱하기 위한 방법들 및 시스템들에 관한 것이다. 일 구현에서, 음의 전극이 제공된다. 음의 전극은 리튬 금속의 박막으로 코팅된다. 리튬 금속의 박막은 배터리의 제1 사이클 동안의 리튬 금속의 비가역적 손실을 보상할 정도로 충분한 두께로 이루어질 수 있으며, 이는 일부 구현들에서, 두께가 약 1 미크론 내지 약 20 미크론인 리튬 금속 막일 수 있다. 리튬 금속 막은 리튬 금속 애노드로서 사용될 수 있다. 추가로, 리튬 금속 막은 주변 산화제들로부터 리튬 금속을 보호하기 위한 보호 막으로 코팅될 수 있다. 일 구현에서, 보호 막은 최종 배터리 셀 내에 통합되는 이온-전도성 폴리머 재료를 포함한다. 다른 구현에서, 보호 막은 주변 산화제들로부터 리튬 금속 막을 보호하는 인터리프 막을 포함한다. 인터리프 막은 전형적으로, 부가적인 프로세싱 전에 제거된다. 일부 구현들에서, 인터리프 막은 세퍼레이터로서 기능할 수 있다.
[0009] 다른 구현에서, 리튬 배터리가 제공된다. 리튬 배터리는 양의 전극, 리튬 금속의 박막으로 코팅된 음의 전극을 포함한다. 리튬 금속의 박막은 배터리의 제1 사이클 동안의 리튬 금속의 비가역적 손실을 보상할 정도로 충분한 두께로 이루어질 수 있으며, 이는 일부 구현들에서, 두께가 약 1 미크론 내지 약 20 미크론인 리튬 금속 막일 수 있다. 추가로, 리튬 금속 막은 주변 산화제들로부터 리튬 금속 막을 보호하기 위한 이온-전도성 폴리머로 코팅될 수 있다.
[0010] 또 다른 구현에서, 리튬 코팅된 음의 전극들을 형성하기 위한 통합형 프로세싱 툴이 제공된다. 통합형 프로세싱 툴은 웹 툴, PVD, 슬롯-다이, 그라비어, 열 스프레잉, 적층 및 스크린-프린팅과 같은 진공 및 비-진공 증착 기법들을 커버하는 롤-투-롤일 수 있다. 통합형 프로세싱 툴은, 후속하는 챔버들을 통해 연속 재료 시트를 운송하기 위한 릴-투-릴 시스템을 포함할 수 있으며, 그 후속하는 챔버들은 연속 재료 시트 상에 리튬 금속의 박막을 증착하기 위한 챔버, 및 리튬 금속의 박막의 표면 상에 보호 막을 증착하기 위한 챔버이다. 일부 구현들에서, 리튬 금속의 박막을 증착하기 위한 챔버는 PVD 시스템, 이를테면 전자-빔 증발기, 박막 전사 시스템(대면적 패턴 프린팅 시스템들, 이를테면 그라비어 프린팅 시스템들을 포함함), 리튬 막 전사 시스템(예컨대, 리튬과 음의 전극 사이에 선택적인 이형 층을 두면서 임의 전극 상에 리튬을 적층함), 또는 슬롯-다이 증착 시스템을 포함할 수 있다. 일부 구현들에서, 리튬 금속 막 상에 보호 막을 증착하기 위한 챔버는 인터리프 막을 증착하기 위한 챔버, 또는 리튬 금속 막 상에 리튬-이온 전도성 폴리머를 증착하기 위한 챔버를 포함할 수 있다. 통합형 프로세싱 툴은 부가적인 프로세싱 전에 인터리프 막을 제거하기 위한 챔버를 더 포함할 수 있다. 일부 구현들에서, 통합형 프로세싱 툴은 연속 재료 시트 상에 음의 전극 재료를 형성하기 위한 챔버를 더 포함한다. 일부 구현들에서, 연속 재료 시트는 가요성 전도성 기판이다.
[0011] 또 다른 구현에서, 음의 전극을 형성하는 방법이 제공된다. 방법은, 음의 전극 상에 리튬 금속 막을 형성하는 단계, 리튬 금속 막 상에 인터페이스 막을 형성하는 단계, 및 인터페이스 막 상에 보호 막을 형성하는 단계를 포함하며, 여기서, 인터페이스 막은 이형 막, 금속 플루오르화물 막, 또는 금속 산화물 막이다.
[0012] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 구현들의 보다 구체적인 설명이 구현들을 참조로 하여 이루어질 수 있는데, 이러한 구현들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 구현들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 구현들을 허용할 수 있기 때문이다.
[0013] 도 1a는 본원에서 설명되는 구현들에 따라 형성된 전극 구조의 일 구현의 단면도를 예시한다.
[0014] 도 1b는 본원에서 설명되는 구현들에 따라 형성된 양면 음의 전극 구조의 단면도를 예시한다.
[0015] 도 2는 본원에서 설명되는 구현들에 따른 통합형 프로세싱 툴의 개략도를 예시한다.
[0016] 도 3은 본원에서 설명되는 구현들에 따른, 전극 구조를 형성하기 위한 방법의 일 구현을 요약하는 프로세스 흐름도를 예시한다.
[0017] 도 4a는 본원에서 설명되는 구현들에 따른 다른 통합형 프로세싱 툴의 개략도를 예시한다.
[0018] 도 4b는 본원에서 설명되는 구현들에 따른 다른 통합형 프로세싱 툴의 개략도를 예시한다.
[0019] 도 5은 본원에서 설명되는 구현들에 따른, 전극 구조를 형성하기 위한 방법의 일 구현을 요약하는 프로세스 흐름도를 예시한다.
[0020] 도 6은 본원에서 설명되는 구현들에 따른 다른 통합형 프로세싱 툴의 개략도를 예시한다.
[0021] 도 7은 본원에서 설명되는 구현들에 따른 또 다른 통합형 프로세싱 툴의 개략도를 예시한다.
[0022] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 구현의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 구현들에 유익하게 포함될 수 있다는 것이 고려된다.
[0023] 다음의 개시내용은 음의 전극들, 전술된 음의 전극들을 포함하는 고 성능 전기화학 셀들 및 배터리들, 및 이를 제작하기 위한 방법들을 설명한다. 본 개시내용의 다양한 구현들의 철저한 이해를 제공하기 위해, 특정한 세부사항들이 다음의 설명 및 도 1 내지 도 7에서 제시된다. 전기화학 셀들 및 배터리들과 종종 연관되는 잘-알려져 있는 구조들 및 시스템들을 설명하는 다른 세부사항들은 다양한 구현들의 설명을 불필요하게 모호하게 하는 것을 피하기 위해 다음의 설명에서 제시되지 않는다.
[0024] 도면들에 도시된 세부사항들, 치수들, 각도들, 및 다른 특징들 중 다수는 단지 특정한 구현들의 예시일 뿐이다. 따라서, 본 개시내용의 사상 또는 범위로부터 벗어나지 않으면서, 다른 구현들이 다른 세부사항들, 컴포넌트들, 치수들, 각도들, 및 특징들을 가질 수 있다. 부가하여, 본 개시내용의 추가적인 구현들은 아래에서 설명되는 세부사항들 중 몇몇 없이도 실시될 수 있다.
[0025] 본원에서 설명되는 구현들은 릴-투-릴 코팅 시스템, 이를테면, TopMetTM, SmartWebTM, TopBeamTM을 참조하여 아래에서 설명될 것이며, 이들 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 고 레이트 증발 프로세스들을 수행할 수 있는 다른 툴들이 또한, 본원에서 설명되는 구현들로부터 이익을 얻도록 적응될 수 있다. 부가하여, 본원에서 설명되는 고 레이트 증발 프로세스들을 가능하게 하는 임의의 시스템이 이점을 위해 사용될 수 있다. 여기에 기술 된 장치 설명은 예시적인 것이고 본 명세서에 설명 된 실시 예의 범위를 제한하는 것으로서 해석되거나 해석되어서는 안된다. 또한, 릴-투-릴 공정으로 설명되었지만, 본 명세서에서 설명 된 실시 예는 개별 기판에 대해 수행 될 수도 있음을 이해해야한다.
[0026] 에너지 저장 장치, 예를 들어 배터리는 일반적으로 양극, 다공성 분리기로 분리 된 음극 및 전해질로 구성되며 이온 전도성 매트릭스로 사용된다. 흑연 양극은 최신 기술이지만 업계는 흑연 기반 양극에서 실리콘 혼합 흑연 양극으로 이동하여 전지 에너지 밀도를 높인다.
그러나 실리콘 혼합 흑연 양극은 종종 첫 번째 사이클에서 발생하는 비가역 용량 손실로 고통을 겪는다. 따라서, 이러한 제1 사이클 용량 손실을 보충하기 위한 방법들이 필요하다.
[0027] 리튬 금속의 증착은 실리콘 블렌딩 된 흑연 양극의 이러한 첫 번째 사이클 용량 손실을 보충하기위한 하나의 방법이다. 리튬 금속 증착 (예를 들어, 열 증발, 적층, 인쇄 등)을위한 수많은 방법이 있지만, 특히 대량 생산 환경에서, 장치 적층 전에 스풀 상에 증착 된 리튬 금속의 취급이 필요하다. 일 실시예에서, 리튬 금속 필름 상에 인터리프를 형성하기 위한 방법 및 시스템이 제공된다. 다른 구현에서, 리튬 폴리머 증착을 위한 방법들 및 시스템들이 제공된다. 또 다른 구현 예에서, 리튬 금속 증착 및 이온 전도성 폴리머 증착을 위한 통합 툴이 제공된다.
[0028] 본 명세서에서 설명 된 실시 예를 사용하면, 일측 또는 양면의 증착 된 리튬 금속이 릴의 하류에서 감기 및 풀기 동안 보호 될 수 있다. 리튬 이온 전도성 고분자, 이온 전도성 세라믹 또는 이온 전도성 유리의 박막 증착은 여러 가지면에서 도움이 된다. 첫째, 리튬 금속을 함유 한 전극 릴은 리튬 금속이 인접한 전극에 접촉하지 않고 감거나 풀 수 있다. 둘째, 안정된 고체 전해질 계면 (SEI)이 리튬 금속의 우수한 전지 성능 및 높은 전기 화학적 이용을 위해 확립되었다. 또한, 보호 필름의 사용은 제조 시스템의 복잡성을 줄이고 현재 제조 시스템과 호환된다.
[0029] 도 1a는 본 개시내용의 구현들에 따라 형성된 리튬 금속 막을 갖는 예시적인 리튬-이온 에너지 저장 디바이스(100)를 예시한다. 리튬-이온 에너지 저장 디바이스(100)는 양의 전류 콜렉터(110), 양의 전극(120), 세퍼레이터(130), 음의 전극(140), 리튬 금속 막(145), 선택적인 보호 막(170)이 상부에 형성된 선택적인 인터페이스 막(147), 및 음의 전류 콜렉터(150)를 갖는다. 도 1에서, 전류 콜렉터들이 스택을 넘어서 연장되는 것으로 도시되지만, 전류 콜렉터들이 반드시 스택을 넘어서 연장될 필요는 없으며, 스택을 넘어서 연장되는 부분들은 탭들로서 사용될 수 있다는 것을 유의한다.
[0030] 양의 전극(120) 및 음의 전극(140) 각각 상의 전류 콜렉터들(110, 150)은 동일한 또는 상이한 전자 전도체들일 수 있다. 전류 콜렉터들(110, 150)을 구성할 수 있는 금속들의 예들은 알루미늄(Al), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 주석(Sn), 실리콘(Si), 망간(Mn), 마그네슘(Mg), 이들의 합금들, 및 이들의 조합들을 포함한다. 일 구현에서, 전류 콜렉터들(110, 150) 중 적어도 하나는 천공된다. 게다가, 전류 콜렉터들은 임의의 폼 팩터(예컨대, 금속성 포일, 시트, 또는 플레이트), 형상, 및 마이크로/매크로 구조로 이루어질 수 있다. 일반적으로, 프리즘형 셀(prismatic cell)들에서, 탭들은 전류 콜렉터와 동일한 재료로 형성되고, 스택의 제작 동안에 형성될 수 있거나 또는 추후에 부가될 수 있다. 전류 콜렉터들(110 및 150) 이외의 모든 컴포넌트들은 리튬-이온 전해질들을 함유한다.
[0031] 음의 전극(140) 또는 애노드는 양의 전극(120)과 양립가능한 임의의 재료일 수 있다. 음의 전극(140)은 372 mAh/g과 동일한 또는 그 초과, 바람직하게는 ≥ 700 mAh/g, 그리고 가장 바람직하게는 ≥ 1000 mAh/g의 에너지 용량을 가질 수 있다. 음의 전극(140)은 그래파이트, 실리콘-함유 그래파이트, 리튬 금속, 리튬 금속 포일 또는 리튬 합금 포일(예컨대, 리튬 알루미늄 합금들), 또는 리튬 금속 및/또는 리튬 합금과 재료들, 이를테면 탄소(에컨대, 코크스(coke), 그래파이트), 니켈, 구리, 주석, 인듐, 실리콘의 혼합물, 이들의 산화물들, 또는 이들의 조합들로 구성될 수 있다. 전형적으로, 음의 전극(140)은 리튬을 함유하는 층간 화합물들 또는 리튬을 함유하는 삽입 화합물들을 포함한다. 음의 전극(140)이 리튬 금속을 포함하는 일부 구현들에서, 리튬 금속은 본원에서 설명되는 방법들을 사용하여 증착될 수 있다.
[0032] 일부 구현들에서, 리튬 금속 막(145)은 음의 전극(140) 상에 형성된다. 리튬 금속 막(145)은 본원에서 설명되는 구현들에 따라 형성될 수 있다. 일부 구현들에서, 음의 전극(140)은 리튬 금속 막(145)이 상부에 형성된 실리콘 그래파이트 애노드이다. 리튬 금속 막(145)은 음의 전극(140)의 제1 사이클 용량 손실로부터 손실된 리튬을 보충한다. 리튬 금속 막은 얇은 리튬 금속 막일 수 있다(예컨대, 20 미크론 또는 그 미만, 약 1 미크론 내지 약 20 미크론, 약 2 미크론 내지 약 10 미크론). 리튬 금속 막(145)이 음의 전극으로서 기능하는 일부 구현들에서, 리튬 금속 막(145)은 음의 전극(140)을 대체한다. 리튬 금속 막(145)이 음의 전극으로서 기능하는 일부 구현들에서, 리튬 금속 막(145)은 전류 콜렉터(150) 상에 형성된다.
[0033] 일부 구현들에서, 보호 막(170)이 리튬 금속 막(145) 상에 형성된다. 보호 막(170)은 이온-전도 폴리머일 수 있다. 보호 막(170)은 다공성일 수 있다. 일부 구현들에서, 보호 막(170)은 나노-세공들을 갖는다. 일 구현에서, 보호 막(170)은 약 10 나노미터 미만(예컨대, 약 1 나노미터 내지 약 10 나노미터; 약 3 나노미터 내지 약 5 나노미터)의 평균 세공 사이즈 또는 직경을 갖도록 사이즈가 설정된 복수의 나노-세공들을 갖는다. 다른 구현에서, 보호 막(170)은 약 5 나노미터 미만의 평균 세공 사이즈 또는 직경을 갖도록 사이즈가 설정된 복수의 나노-세공들을 갖는다. 일 구현에서, 보호 막(170)은 약 1 나노미터 내지 약 20 나노미터(예컨대, 약 2 나노미터 내지 약 15 나노미터; 또는 약 5 나노미터 내지 약 10 나노미터)의 범위의 직경을 갖는 복수의 나노-세공들을 갖는다.
[0034] 보호 막(170)은 1 나노미터 내지 2,000 나노미터의 범위 내의(예컨대, 10 나노미터 내지 600 나노미터의 범위 내의, 50 나노미터 내지 200 나노미터의 범위 내의; 100 나노미터 내지 150 나노미터의 범위 내의) 두께를 갖는 코팅 또는 불연속 층일 수 있다. 보호 막(170)은 5 미크론 내지 50 미크론의 범위 내의(예컨대, 6 미크론 내지 25 미크론의 범위 내의) 두께를 갖는 불연속 멤브레인일 수 있다. 보호 막(170)이 인터리프 막인 일부 구현들에서, 보호 막(170)은 세퍼레이터로서 기능하고, 세퍼레이터(130)를 대신한다.
[0035] 보호 막(170)을 형성하기 위해 사용될 수 있는 폴리머들의 예들은 폴리비닐리덴 이플루오르화물(PVDF), 폴리에틸렌 산화물(PEO), 폴리-아크릴로니트릴(PAN), 카르복시메틸 셀룰로스(CMC), 스티렌 부타디엔 고무(SBR), 이온성 액체들, 및 이들의 조합들을 포함한다(그러나 이에 제한되지는 않음). 이론에 의해 구속되지 않지만, 보호 막(170)이 디바이스 제작 동안에 Li-전도 전해질을 흡수하여 겔을 형성할 수 있고, 이는 양호한 고체 전해질 인터페이스(SEI)를 형성하는 데 유익하고, 또한 저항을 낮추는 것을 돕는 것으로 생각된다. 보호 막(170)은 딥-코팅, 슬롯-다이 코팅, 그라비어 코팅(gravure coating), 또는 프린팅에 의해 형성될 수 있다. 보호 막(170)은 또한, 메타코트(Metacoat) 장비를 사용하여 증착될 수 있다.
[0036] 보호 막(170)은 리튬-이온 전도성 재료일 수 있다. 리튬-이온 전도성 재료는 리튬-이온 전도성 세라믹 또는 리튬-이온 전도성 유리일 수 있다. Li-이온 전도성 재료는, 예컨대, LiPON, Li7La3Zr2O12의 결정질 또는 비정질 상들의 도핑된 변종들, 도핑된 안티-페로브스카이트 조성들, Li2S-P2S5, Li10GeP2S12, 및 Li3PS4, 인산 리튬 유리들, (1-x)LiI?(x)Li4SnS4, xLiI?(1-x)Li4SnS4, 혼합된 황화물과 산화물 전해질들(결정질 LLZO, 비정질 (1-x)LiI?(x)Li4SnS4 혼합물, 및 비정질 xLiI?(1-x)Li4SnS4) 중 하나 또는 그 초과로 구성될 수 있다. 일 구현에서, x는 0 내지 1(예컨대, 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, and 0.9)이다. Li-이온 전도성 재료는, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 스프레이, 닥터 블레이드(doctor blade), 프린팅, 또는 다수의 코팅 방법들 중 임의의 방법을 사용하여, 리튬 금속 막 상에 직접적으로 증착될 수있다. 일부 구현들을 위한 적합한 방법은 PVD이다. 일부 구현들에서, 보호 막(170)은 이온 전도성일 필요가 없지만, 전해질(액체, 겔, 고체, 조합 등)로 충전되면, 다공성 기판과 전해질의 조합은 이온 전도성이다.
[0037] 일 구현에서, 보호 막은 리튬-이온 전도성 재료이고, 그리고 리튬-이온 전도성 재료는, LiPON, 가넷-타입 Li7La3Zr2O12의 결정질 또는 비정질 상들, LISICON(예컨대, Li2+2xZn1-xGeO4(여기서 0 < x < 1)), NASICON(예컨대 Na1+xZr2SixP3-xO12(여기서 0 < x < 3)), 수소화 붕소 리튬(LiBH4), 도핑된 안티-페로브스카이트 조성들, 리튬 함유 황화물들(예컨대, Li2S, Li2S-P2S5, Li10GeP2S12, 및 Li3PS4), 및 리튬 아기로다이트들(예컨대, LiPS5X(여기서 x는 Cl, Br, 또는 I임))로 구성된 그룹으로부터 선택된다.
[0038] 보호 막(170)은 인터리프 막일 수 있다. 인터리프 막은, 열가소성 플라스틱, 이를테면, 폴리에틸렌, 폴리프로필렌, 폴리(에틸렌 테레프탈레이트), 폴리(부틸렌 테레프탈레이트), 폴리에스테르, 폴리아미드, 폴리아라미드, 폴리아크릴레이트, 폴리카보네이트, 폴리(에스테르 카보네이트), 폴리벤즈이미다졸, 폴리이미드, 폴리에테르 이미드, 폴리아미드 이미드 등을 포함할 수 있다. 일부 구현들에서, 인터리프 막은, 폴리에틸렌, 폴리프로필렌, 폴리(에틸렌 테레프탈레이트), 폴리(부틸렌 테레프탈레이트), 폴리에스테르, 폴리아미드, 폴리아라미드, 폴리아크릴레이트, 폴리카보네이트, 폴리(에스테르 카보네이트), 폴리벤즈이미다졸, 폴리이미드, 폴리에테르 이미드, 폴리아미드 이미드, 및 이들의 조합들로 구성된 그룹으로부터 선택된다.
[0039] 일부 구현들에서, 인터페이스 막(147)이 보호 막(170)과 리튬 금속 막(145) 사이에 형성된다. 일부 구현들에서, 인터페이스 막(147)은 약 0.1 미크론 내지 약 5.0 미크론의(예컨대, 약 1 미크론 내지 약 4 미크론의 범위 내의; 또는 약 2 미크론 내지 약 3 미크론의 범위 내의) 두께를 갖는다. 인터페이스 막(147)은 전형적으로, 이온 전도성이 되기에 충분히 얇은 두께를 갖는다.
[0040] 보호 막(170)이 인터리프 막인 일부 구현들에서, 인터페이스 막(147)은 이형제를 포함한다. 이형제는 리튬 금속 막(145)으로부터의 보호 막(170)의 제거를 개선한다. 이형제는, 실리콘-함유 화합물, 폴리올레핀, 폴리플루오로카본, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리우레탄, 폴리스티렌, 폴리카프로락톤, 및 이들의 혼합물들 및 공중합체들일 수 있다. 이형제를 포함하는 인터페이스 막(147)은 롤 코팅, 스프레이 코팅, 그라비어 코팅, 슬롯-다이 코팅, 또는 다른 유사한 수단에 의해 형성될 수 있다. 일부 구현들에서, 인터페이스 막(147)은, 폴리올레핀, 폴리플루오로카본, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리우레탄, 폴리스티렌, 폴리카프로락톤, 및 이들의 혼합물들 및 공중합체들로 구성된 그룹으로부터 선택된다. 일부 구현들에서, 이형제를 함유하는 인터페이스 막(147)은 리튬-이온 에너지 저장 디바이스(100)의 형성 전에 보호 막(170) 상에 형성된다.
[0041] 보호 막(170)이 리튬-이온 전도성 막인 일부 구현들에서, 인터페이스 막(147)은 보호 막(170)에 대한 리튬 금속 막(145)의 안정성을 개선한다. 일부 구현들에서, 인터페이스 막(147)은 금속 산화물 막이다. 금속 산화물 막은 Al2O3, LiAlO2, LiAl5O8, ZrO2, Li2ZrO3, Li2O, Li2S, 및 이들의 혼합물들일 수 있다. 일부 구현들에서, 인터페이스 막(147)은 리튬 함유 금속 플루오르화물 막(예컨대, LiF)이다. 일부 구현들에서, 인터페이스 막은, LiF, Al2O3, LiAlO2, LiAl5O8, ZrO2, Li2ZrO3, Li2O, 및 이들의 혼합물들로 구성된 그룹으로부터 선택된다. 금속 산화물 막 또는 리튬 플루오르화물 막을 포함하는 인터페이스 막(147)은 증발, 롤 코팅, 스프레이 코팅, 그라비어 코팅, 슬롯-다이 코팅, 또는 다른 유사한 수단에 의해 형성될 수 있다. 일부 구현들에서, 금속 산화물 막을 함유하는 인터페이스 막(147)은 리튬-이온 에너지 저장 디바이스(100)의 형성 전에 보호 막(170) 상에 형성된다.
[0042] 양의 전극(120) 또는 캐소드는 애노드와 양립가능한 임의의 재료일 수 있고, 층간 화합물, 삽입 화합물, 또는 전기화학적 활성 폴리머를 포함할 수 있다. 적합한 층간 재료들은, 예컨대, 리튬-함유 금속 산화물들, MoS2, FeS2, MnO2, TiS2, NbSe3, LiCoO2, LiNiO2, LiMnO2, LiMn2O4, V6O13, 및 V2O5를 포함한다. 적합한 폴리머들은, 예컨대, 폴리아세틸렌, 폴리피롤, 폴리아닐린, 및 폴리티오펜을 포함한다. 양의 전극(120) 또는 캐소드는 층상 산화물, 이를테면, 리튬 코발트 산화물, 올리빈, 이를테면 리튬 철 포스페이트, 또는 스피넬, 이를테면 리튬 망간 산화물로 제조될 수 있다. 예시적인 리튬-함유 산화물들은 층상, 이를테면, 리튬 코발트 산화물(LiCoO2), 또는 혼합된 금속 산화물들, 이를테면, LiNixCo1-2xMnO2, LiNiMnCoO2 (“NMC”), LiNi0.5Mn1.5O4, Li(Ni0.8Co0.15Al0.05)O2, LiMn2O4, 및 도핑된 리튬 풍부 층상 재료들(여기서 x는 제로 또는 비-제로 수임)일 수 있다. 예시적인 포스페이트들은, 철 올리빈(LiFePO4) 및 그 변종들(이를테면 LiFe(1-x)MgxPO4), LiMoPO4, LiCoPO4, LiNiPO4, Li3V2(PO4)3, LiVOPO4, LiMP2O7, 또는 LiFe1.5P2O7(여기서 x는 제로 또는 비-제로 수임)일 수 있다. 예시적인 플루오로포스페이트들은 LiVPO4F, LiAlPO4F, Li5V(PO4)2F2, Li5Cr(PO4)2F2, Li2CoPO4F, 또는 Li2NiPO4F일 수 있다. 예시적인 실리케이트들은 Li2FeSiO4, Li2MnSiO4, 또는 Li2VOSiO4일 수 있다. 예시적인 비-리튬 화합물은 Na5V2(PO4)2F3이다.
[0043] 본 개시내용에 따른 리튬-이온 셀의 일부 구현들에서, 리튬은 양의 전극에서의 리튬 망간 산화물(LiMnO4) 또는 리튬 코발트 산화물(LiCoO2), 및 음의 전극에서의 탄소 그래파이트(LiC6)의 결정 구조들의 원자 층들에 함유되고, 예컨대, 그러나, 일부 구현들에서, 음의 전극은 또한, 리튬 흡수 재료들, 이를테면 실리콘, 주석 등을 포함할 수 있다. 평면 구조로서 도시되어 있지만, 셀은 또한, 층들의 스택을 릴링함으로써 원통으로 형성될 수 있고; 게다가, 다른 셀 구성들(예컨대, 프리즘형 셀들, 버튼 셀들)이 형성될 수 있다.
[0044] 셀 컴포넌트들(120, 130, 140, 147, 145, 및 170)에 주입된(infused) 전해질들은 액체/겔 또는 고체 폴리머로 구성될 수 있고, 서로 상이할 수 있다. 일부 구현들에서, 전해질은 주로, 염 및 매체를 포함한다(예컨대, 액체 전해질에서, 매체는 용제라고 지칭될 수 있고; 겔 전해질에서, 매체는 폴리머 매트릭스일 수 있음). 염은 리튬 염일 수 있다. 리튬 염은, 예컨대, LiPF6, LiAsF6, LiCF3SO3, LiN(CF3SO3)3, LiBF6, and LiClO4, BETTE 전해질(MN, 미니애폴리스의 3M Corp.로부터 상업적으로 입수가능함), 및 이들의 조합들을 포함할 수 있다. 용제들은, 예컨대, 에틸렌 카보네이트(EC), 프로필렌 카보네이트(PC), EC/PC, 2-MeTHF(2-메틸테트라히드로푸란)/EC/PC, EC/DMC(디메틸카보네이트), EC/DME(디멜틸 에탄), EC/DEC(디에틸 카보네이트), EC/EMC(에틸 메틸 카보네이트), EC/EMC/DMC/DEC, EC/EMC/DMC/DEC/PE, PC/DME, 및 DME/PC를 포함할 수 있다. 폴리머 매트릭스들은, 예컨대, PVDF(폴리비닐리덴 플루오르화물), PVDF:THF(PVDF:테트라히드로푸란), PVDF:CTFE (PVDF: 크롤로트리플루오로에틸렌) PAN (폴리아크릴로니트릴), 및 PEO(폴리에틸렌 산화물)를 포함할 수 있다.
[0045] 도 1b는 리튬-이온 에너지 저장 디바이스를 형성하기 위해 양의 전극과 결합될 수 있는 음의 전극 셀(160)의 예를 예시한다. 본 개시애용의 구현들에 따르면, 음의 전극 셀(160)은 보호 막(170a, 170b)이 상부에 형성된 리튬 금속 막(145a, 145b)을 갖는다. 일부 구현들에서, 리튬 금속 막(145a, 145b)과 보호 막(170a, 170b) 사이에 인터페이스 막(147a, 147b)이 형성된다. 리튬 금속 막(145a, 145b)은 얇은 리튬 금속 막일 수 있다(예컨대, 20 미크론 또는 그 미만, 약 1 미크론 내지 약 20 미크론, 약 2 미크론 내지 약 10 미크론). 보호 막(170a, 170b)은 본원에서 설명되는 바와 같은 이온-전도성 폴리머 막 또는 인터리프 막일 수 있다. 인터페이스 막(147a, 147b)은 본원에서 이전에 설명된 바와 같은 이형제 또는 금속 산화물들을 함유할 수 있다. 보호 막(170a, 170b)이 인터리프 막인 일부 구현들에서, 인터리프 막은 전형적으로, 리튬-이온 저장 디바이스를 형성하기 위해 음의 전극 셀(160)과 양의 전극 셀을 결합하기 전에 제거된다. 보호 막(170a, 170b)이 이온-전도성 폴리머 막인 일부 구현들에서, 이온-전도성 폴리머 막은 최종 배터리 구조 내에 통합된다.
[0046] 음의 전극 셀(160)은 음의 전류 콜렉터(150), 음의 전류 콜렉터(150) 상에 형성된 음의 전극(140a, 140b), 음의 전극(140a, 140b) 상에 형성된 리튬 금속 막(145a, 145b), 및 리튬 금속 막(145a, 145b) 상에 형성된 보호 막(170a, 170b)을 갖는다. 음의 전극 셀(160)이 양면 셀로서 도시되어 있지만, 본원에서 설명되는 구현들이 또한 단면 셀들에 적용된다는 것이 이해되어야 한다.
[0047] 음의 전극 셀은 본원에서 설명되는 바와 같은 본 개시내용의 툴들을 사용하여 제작될 수 있다. 일부 구현들에 따르면, 리튬 코팅된 음의 전극들을 형성하기 위한 웹 툴은, 후속하는 챔버들을 통해 기판 또는 전류 콜렉터를 운송하기 위한 릴-투-릴 시스템을 포함할 수 있으며, 그 후속하는 챔버들은 음의 전극 상에 리튬의 박막을 증착하기 위한 챔버, 및 리튬의 박막 상에 보호 막을 증착하기 위한 챔버이다. 리튬의 박막을 증착하기 위한 챔버는 증발 시스템, 이를테면 전자-빔 증발기, 열 증발기, 또는 박막 전사 시스템(대면적 패턴 프린팅 시스템들, 이를테면 그라비어 프린팅 시스템들을 포함함)을 포함할 수 있다.
[0048] 일부 구현들에서, 툴은, 리튬의 박막 및 보호 막을 증착하기 전에, 연속 재료 시트의 표면 개질을 위한 챔버, 이를테면 플라즈마 처리 챔버를 더 포함할 수 있다. 추가로, 일부 구현들에서, 툴은 액체 전해질에서 용해가능한 결합제 또는 리튬-이온 전도성 유전체 재료를 증착하기 위한 챔버를 더 포함할 수 있다.
[0049] 일부 구현들에 따르면, 도 1b의 음의 전극 셀(160)은 다음의 프로세스들 및 장비를 활용하여 제작될 수 있다. 본 개시내용에 따른, 음의 전극 셀(160)을 제작하기 위한 웹 툴의 여러 구성들이 도 2, 도 4a, 도 4b, 도 6, 및 도 7에 개략적으로 도시된다. 이들 도면들이 개략적인 표현들이라는 것이 유의되어야 하고, 제작의 상이한 프로세스들을 제어하기 위해 필요에 따라 웹 시스템 및 챔버들의 구성이 변화될 수 있다는 것이 이해된다.
[0050] 도 2는 본원에서 설명되는 구현들에 따른 통합형 프로세싱 툴(200)의 개략도를 예시한다. 특정한 구현들에서, 통합형 프로세싱 툴(200)은 일렬로 배열된 복수의 프로세싱 모듈들 또는 챔버들(220 및 230)을 포함하며, 이들 각각은 연속 재료 시트(210)에 대해 하나의 프로세싱 동작을 수행하도록 구성된다. 일 구현에서, 프로세싱 챔버들(220 및 230)은 독립형 모듈식 프로세싱 챔버들이며, 여기서, 각각의 모듈식 프로세싱 챔버는 다른 모듈식 프로세싱 챔버들로부터 구조적으로 분리된다. 따라서, 독립형 모듈식 프로세싱 챔버들 각각은 서로 영향을 미치지 않으면서 독립적으로, 배열, 재배열, 교체, 또는 유지될 수 있다. 특정한 구현들에서, 프로세싱 챔버들(220 및 230)은 연속 재료 시트(210)의 양 면들을 프로세싱하도록 구성된다. 통합형 프로세싱 툴(200)이 재료(210)의 수직으로 배향된 연속 시트를 프로세싱하도록 구성되지만, 통합형 프로세싱 툴(200)은 상이한 배향들로 위치된 기판들, 이를테면 재료(210)의 수평으로 배향된 연속 시트를 프로세싱하도록 구성될 수 있다. 특정한 구현들에서, 연속 재료 시트(210)는 가요성 전도성 기판이다.
[0051] 특정한 구현들에서, 통합형 프로세싱 툴(200)은 이송 메커니즘(205)을 포함한다. 이송 메커니즘(205)은 프로세싱 챔버들(220 및 230)의 프로세싱 구역을 통해 연속 재료 시트(210)를 이동시킬 수 있는 임의의 이송 메커니즘을 포함할 수 있다. 이송 메커니즘(205)은 공통 운송 아키텍처를 포함할 수 있다. 공통 운송 아키텍처는 릴-투-릴 시스템을 포함할 수 있으며, 릴-투-릴 시스템은 시스템을 위한 테이크-업 릴(214) 및 피드 릴(212)을 갖는다. 테이크-업 릴(214) 및 피드 릴(212)은 개별적으로 가열될 수 있다. 테이크-업 릴(214) 및 피드 릴(212)은 각각의 릴 내에 위치된 내부 열 소스 또는 외부 열 소스를 사용하여 개별적으로 가열될 수 있다. 공통 운송 아키텍처는 테이크-업 릴(214)과 피드 릴(212) 사이에 위치된 하나 또는 그 초과의 중간 이송 릴들(213a와 213b, 216a와 216b, 218a와 218b)을 더 포함할 수 있다. 통합형 프로세싱 툴(200)이 단일 프로세싱 구역을 갖는 것으로 도시되어 있지만, 특정한 구현들에서, 각각의 프로세스 단계에 대해, 별개의 또는 이산적인 프로세싱 구역들, 모듈들, 또는 챔버들을 갖는 것이 유리할 수 있다. 이산적인 프로세싱 구역들, 모듈들, 또는 챔버들을 갖는 구현들의 경우에, 공통 운송 아키텍처는 릴-투-릴 시스템일 수 있으며, 그 릴-투-릴 시스템에서, 각각의 챔버 또는 프로세싱 구역은 개별적인 테이크-업 릴 및 피드 릴, 및 테이크-업 릴과 피드 릴 사이에 위치된 하나 또는 그 초과의 선택적인 중간 이송 릴들을 갖는다. 공통 운송 아키텍처는 트랙 시스템을 포함할 수 있다. 트랙 시스템은 프로세싱 구역들 또는 이산적인 프로세싱 구역들을 통해 연장된다. 트랙 시스템은 웹 기판 또는 이산 기판들을 운송하도록 구성된다.
[0052] 통합형 프로세싱 툴(200)은 상이한 프로세싱 챔버들을 통해 연속 재료 시트(210)를 이동시키기 위해 피드 릴(212) 및 테이크-업 릴(214)을 포함할 수 있으며, 그 상이한 프로세싱 챔버들은, 리튬 금속 막의 증착을 위한 제1 프로세싱 챔버(220), 및 주변 산화제들로부터 리튬 금속 막을 보호하기 위해 리튬 금속 막 위에 보호 코팅을 형성하기 위한 제2 프로세싱 챔버(230)이다. 일부 구현들에서, 완성된 음의 전극이, 도면들에 도시된 바와 같이, 테이크-업 릴(214) 상에 수집되는 것이 아니라, 배터리 셀들을 형성하기 위해 세퍼레이터 및 양의 전극들 등과 통합되도록 직접적으로 이동될 수 있다.
[0053] 제1 프로세싱 챔버(220)는 연속 재료 시트(210) 상에 리튬 금속의 박막을 증착하도록 구성된다. 리튬 금속의 박막들을 증착하기 위한 임의의 적합한 리튬 증착 프로세스가 리튬 금속의 박막을 증착하기 위해 사용될 수 있다. 리튬 금속의 박막의 증착은 PVD 프로세스들, 이를테면 증발, 슬롯-다이 프로세스, 전사 프로세스, 적층 프로세스, 또는 3차원 리튬 프린팅 프로세스에 의해 이루어질 수 있다. 리튬 금속의 박막을 증착하기 위한 챔버는 PVD 시스템, 이를테면 전자-빔 증발기, 박막 전사 시스템(대면적 패턴 프린팅 시스템들, 이를테면 그라비어 프린팅 시스템들을 포함함), 적층 시스템, 또는 슬롯-다이 증착 시스템을 포함할 수 있다.
[0054] 일 구현에서, 제1 프로세싱 챔버(220)는 증발 챔버이다. 증발 챔버는, 예컨대 진공 환경에서, 열 증발기 또는 전자 빔 증발기(저온)일 수 있고 도가니에 배치될 수 있는 증발 소스(244a, 244b)(일괄적으로는 244)를 포함하는 것으로 도시된 프로세싱 구역(242)을 갖는다.
[0055] 제2 프로세싱 챔버(230)는 리튬 금속 막 상에 보호 막을 형성하도록 구성된다. 보호 막은 본원에서 설명되는 바와 같은 이온 전도성 재료일 수 있다. 보호 막은 딥-코팅, 슬롯-다이 코팅, 그라비어 코팅, 적층, 또는 프린팅에 의해 형성될 수 있다.
[0056] 일 구현에서, 제2 프로세싱 챔버(230)는 3차원 프린팅 챔버이다. 프린팅 챔버는 폴리머 잉크를 프린팅하기 위한 프린팅 소스(254a, 254b)(일괄적으로는 254)를 포함하는 것으로 도시된 프로세싱 구역(252)을 갖는다.
[0057] 일 구현에서, 프로세싱 구역(242) 및 프로세싱 구역(252)은 프로세싱 동안에 대기압 미만의 압력으로 유지되고, 그리고/또는 진공 하에서 유지된다. 프로세싱 구역(242)의 진공 레벨은 프로세싱 구역(252)의 진공 레벨과 매칭하기 위해 조정될 수 있다. 일 구현에서, 프로세싱 구역(242) 및 프로세싱 구역(252)은 프로세싱 동안에 대기압으로 유지된다. 일 구현에서, 프로세싱 구역(242) 및 프로세싱 구역(252)은 프로세싱 동안에 비활성 가스 분위기 하에서 유지된다. 일 구현에서, 비활성 가스 분위기는 아르곤 가스 분위기이다. 일 구현에서, 비활성 가스 분위기는 질소 가스(N2) 분위기이다.
[0058] 도 3은 본원에서 설명되는 구현들에 따른, 전극 구조를 형성하기 위한 방법(300)의 일 구현을 요약하는 프로세스 흐름도를 예시한다. 동작(310)에서, 기판이 제공된다. 기판은 연속 재료 시트(210)일 수 있다. 기판은 기판 상에 형성된 음의 전극 재료를 가질 수 있다. 음의 전극 재료는 음의 전극(140)일 수 있다. 동작(320)에서, 리튬 금속 막이 형성된다. 리튬 금속 막은 리튬 금속 막(145)일 수 있다. 음의 전극 재료가 존재하는 경우에, 리튬 금속 막은 음의 전극 상에 형성된다. 음의 전극(140)이 존재하지 않는 경우에, 리튬 금속 막은 기판 바로 위에 형성될 수 있다. 리튬 금속 막은 제1 프로세싱 챔버(220)에서 형성될 수 있다. 선택적으로, 동작(325)에서, 인터페이스 막(147)이 리튬 금속 막(145) 상에 형성된다. 동작(330)에서, 보호 막이 리튬 금속 막(145) 또는 인터페이스 막(147) 상에 형성된다. 보호 막은 보호 막(170)일 수 있다. 보호 막은 이온 전도성 폴리머일 수 있다. 보호 막은 제2 프로세싱 챔버(230)에서 형성될 수 있다. 동작(340)에서, 리튬 금속 막 및 보호 막을 갖는 기판이 선택적으로, 저장될 수 있거나, 다른 툴로 이송될 수 있거나, 또는 둘 모두 행해질 수 있다. 동작(350)에서, 리튬 금속 막 및 보호 막이 상부에 형성된 기판은 부가적인 프로세싱을 받는다.
[0059] 도 4a는 본원에서 설명되는 구현들에 따른 다른 통합형 프로세싱 툴(400)의 개략도를 예시한다. 통합형 프로세싱 툴(400)은, 통합형 프로세싱 툴(400)이 리튬 금속 막 상에 인터리프 막(430)을 증착하도록 구성된다는 것을 제외하고, 통합형 프로세싱 툴(200)과 유사하다. 특정한 구현들에서, 통합형 프로세싱 툴(400)은 연속 재료 시트(210)에 대해 프로세싱 동작들을 수행하도록 구성된 제1 프로세싱 챔버(420)를 포함한다. 제1 프로세싱 챔버(420)는 연속 재료 시트(210) 상에 리튬 금속의 박막을 증착하도록 구성된다. 제1 프로세싱 챔버(420)는 추가로, 주변 산화제들로부터 리튬 금속 막을 보호하기 위해 리튬 금속 막 상에 인터리프 막(430a, 430b)(일괄적으로는 430)을 증착하도록 구성된다. 제1 프로세싱 챔버(420)가 리튬 금속 막 증착 장치 및 인터리프 막 증착 장치 둘 모두를 포함하고 있지만, 리튬 금속 막 및 인터리프 막이 별개의 독립형 모듈식 프로세싱 챔버들에서 증착될 수 있다는 것이 이해되어야 한다.
[0060] 특정한 구현들에서, 제1 프로세싱 챔버(420)는 연속 재료 시트(210)의 양 면들을 프로세싱하도록 구성된다. 통합형 프로세싱 툴(400)이 재료(210)의 수직으로 배향된 연속 시트를 프로세싱하도록 구성되지만, 통합형 프로세싱 툴(400)은 상이한 배향들로 위치된 기판들, 이를테면 재료(210)의 수평으로 배향된 연속 시트를 프로세싱하도록 구성될 수 있다. 특정한 구현들에서, 재료(210)의 연속 시트는 가요성 전도성 기판이다.
[0061] 특정한 구현들에서, 통합형 프로세싱 툴(400)은 이송 메커니즘(205)을 포함한다. 이송 메커니즘(205)은 제1 프로세싱 챔버(420)의 프로세싱 구역을 통해 재료(210)의 연속 시트를 이동시킬 수 있는 임의의 이송 메커니즘을 포함할 수 있다. 이송 메커니즘(205)은 공통 운송 아키텍처를 포함할 수 있다. 공통 운송 아키텍처는 릴-투-릴 시스템을 포함할 수 있으며, 릴-투-릴 시스템은 시스템을 위한 테이크-업 릴(214) 및 피드 릴(212)을 갖는다. 테이크-업 릴(214) 및 피드 릴(212)은 개별적으로 가열될 수 있다. 테이크-업 릴(214) 및 피드 릴(212)은 각각의 릴 내에 위치된 내부 열 소스 또는 외부 열 소스를 사용하여 개별적으로 가열될 수 있다. 이송 메커니즘(205)은 테이크-업 릴(214)과 피드 릴(212) 사이에 위치된 하나 또는 그 초과의 중간 이송 릴들(413a와 413b, 416a와 416b, 418a와 418b)을 더 포함할 수 있다. 일부 구현들에서, 중간 이송 릴들(418a, 418b)은 리튬 금속 막 상에 인터리프 막을 압착한다. 일부 구현들에서, 중간 이송 릴들(418a, 418b)은 리튬 금속 막 상에 인터리프 막을 적층한다. 일부 구현들에서, 중간 이송 릴들(418a, 418b)은 가열된다.
[0062] 통합형 프로세싱 툴(400)이 단일 프로세싱 구역을 갖는 것으로 도시되어 있지만, 특정한 구현들에서, 각각의 프로세스 동작에 대해, 분리된 또는 이산적인 프로세싱 구역들, 모듈들, 또는 챔버들을 갖는 것이 유리할 수 있다. 이산적인 프로세싱 구역들, 모듈들, 또는 챔버들을 갖는 구현들의 경우에, 공통 운송 아키텍처는 릴-투-릴 시스템일 수 있으며, 그 릴-투-릴 시스템에서, 각각의 챔버 또는 프로세싱 구역은 개별적인 테이크-업 릴 및 피드 릴, 및 테이크-업 릴과 피드 릴 사이에 위치된 하나 또는 그 초과의 선택적인 중간 이송 릴들을 갖는다. 공통 운송 아키텍처는 트랙 시스템을 포함할 수 있다. 트랙 시스템은 프로세싱 구역들 또는 이산적인 프로세싱 구역들을 통해 연장된다. 트랙 시스템은 웹 기판 또는 이산 기판들을 운송하도록 구성된다.
[0063] 제1 프로세싱 챔버(420)는 연속 재료 시트(210) 상에 리튬 금속의 박막을 증착하도록 구성된다. 리튬 금속의 박막들을 증착하기 위한 임의의 적합한 리튬 증착 프로세스가 리튬 금속의 박막을 증착하기 위해 사용될 수 있다. 리튬 금속의 박막의 증착은 PVD 프로세스들, 이를테면 증발, 슬롯-다이 프로세스, 전사 프로세스, 또는 3차원 리튬 프린팅 프로세스에 의해 이루어질 수 있다. 리튬 금속의 박막을 증착하기 위한 챔버는 PVD 시스템, 이를테면 전자-빔 증발기, 박막 전사 시스템(대면적 패턴 프린팅 시스템들, 이를테면 그라비어 프린팅 시스템들을 포함함), 또는 슬롯-다이 증착 시스템을 포함할 수 있다.
[0064] 일 구현에서, 제1 프로세싱 챔버(420)는 증발 챔버이다. 증발 챔버는, 예컨대 진공 환경에서, 열 증발기 또는 전자 빔 증발기(저온)일 수 있고 도가니에 배치될 수 있는 증발 소스(444a, 444b)(일괄적으로는 444)를 포함하는 것으로 도시된 프로세싱 구역(442)을 갖는다.
[0065] 제1 프로세싱 챔버(420)는 추가로, 리튬 금속 막 상에 인터리프 막(430)을 증착하도록 구성된다.
[0066] 일 구현에서, 프로세싱 구역(442)은 프로세싱 동안에 대기압 미만의 압력으로 유지되고, 그리고/또는 진공 하에서 유지된다. 일 구현에서, 프로세싱 구역(442)은 프로세싱 동안에 비활성 가스 분위기 하에서 유지된다. 일 구현에서, 비활성 가스 분위기는 아르곤 가스 분위기이다. 일 구현에서, 비활성 가스 분위기는 질소 가스(N2) 분위기이다.
[0067] 도 4b는 본원에서 설명되는 구현들에 따른 다른 통합형 프로세싱 툴(450)의 개략도를 예시한다. 특정한 구현들에서, 통합형 프로세싱 툴(450)은 일렬로 배열된 복수의 프로세싱 모듈들 또는 프로세싱 챔버들(460 및 470)을 포함하며, 이들 각각은 재료(210)의 연속 시트에 대해 하나의 프로세싱 동작을 수행하도록 구성된다. 일 구현에서, 프로세싱 챔버들(460 및 470)은 독립형 모듈식 프로세싱 챔버들이며, 여기서, 각각의 모듈식 프로세싱 챔버는 다른 모듈식 프로세싱 챔버들로부터 구조적으로 분리된다. 따라서, 독립형 모듈식 프로세싱 챔버들 각각은 서로 영향을 미치지 않으면서 독립적으로, 배열, 재배열, 교체, 또는 유지될 수 있다. 특정한 구현들에서, 프로세싱 챔버들(460 및 470)은 재료(210)의 연속 시트의 양 면들을 프로세싱하도록 구성된다. 통합형 프로세싱 툴(450)이 재료(210)의 수직으로 배향된 연속 시트를 프로세싱하도록 구성되지만, 통합형 프로세싱 툴(450)은 상이한 배향들로 위치된 기판들, 이를테면 재료(210)의 수평으로 배향된 연속 시트를 프로세싱하도록 구성될 수 있다. 특정한 구현들에서, 재료(210)의 연속 시트는 가요성 전도성 기판이다.
[0068] 특정한 구현들에서, 통합형 프로세싱 툴(450)은 이송 메커니즘(205)을 포함한다. 이송 메커니즘(205)은 프로세싱 챔버들(460 및 470)의 프로세싱 구역을 통해 재료(210)의 연속 시트를 이동시킬 수 있는 임의의 이송 메커니즘을 포함할 수 있다. 이송 메커니즘(205)은 공통 운송 아키텍처를 포함할 수 있다. 공통 운송 아키텍처는 릴-투-릴 시스템을 포함할 수 있으며, 릴-투-릴 시스템은 시스템을 위한 테이크-업 릴(214) 및 피드 릴(212)을 갖는다. 테이크-업 릴(214) 및 피드 릴(212)은 개별적으로 가열될 수 있다. 테이크-업 릴(214) 및 피드 릴(212)은 각각의 릴 내에 위치된 내부 열 소스 또는 외부 열 소스를 사용하여 개별적으로 가열될 수 있다. 공통 운송 아키텍처는 테이크-업 릴(214)과 피드 릴(212) 사이에 위치된 하나 또는 그 초과의 중간 이송 릴들(473a와 473b, 476a와 476b, 478a와 478b)을 더 포함할 수 있다.
[0069] 통합형 프로세싱 툴(200)이 2개의 별개의 프로세싱 구역들을 갖는 것으로 도시되어 있지만, 특정한 구현들에서, 공통 프로세싱 구역을 갖는 것이 유리할 수 있다. 이산적인 프로세싱 구역들, 모듈들, 또는 챔버들을 갖는 구현들의 경우에, 공통 운송 아키텍처는 릴-투-릴 시스템일 수 있으며, 그 릴-투-릴 시스템에서, 각각의 챔버 또는 프로세싱 구역은 개별적인 테이크-업 릴 및 피드 릴, 및 테이크-업 릴과 피드 릴 사이에 위치된 하나 또는 그 초과의 선택적인 중간 이송 릴들을 갖는다. 공통 운송 아키텍처는 트랙 시스템을 포함할 수 있다. 트랙 시스템은 프로세싱 구역들 또는 이산적인 프로세싱 구역들을 통해 연장된다. 트랙 시스템은 웹 기판 또는 이산 기판들을 운송하도록 구성된다.
[0070] 통합형 프로세싱 툴(200)은 상이한 프로세싱 챔버들을 통해 연속 재료 시트(210)를 이동시키기 위해 피드 릴(212) 및 테이크-업 릴(214)을 포함할 수 있으며, 그 상이한 프로세싱 챔버들은, 음의 전극으로부터 인터리프 막을 제거하기 위한 제1 프로세싱 챔버(460), 및 음의 전극의 부가적인 프로세싱을 위한 제2 프로세싱 챔버(470)이다. 일 구현에서, 중간 이송 릴들(473a 및 473b)은 연속 재료 시트(210)로부터 인터리프 막을 제거하도록 구성된다. 일부 구현들에서, 완성된 음의 전극이, 도면들에 도시된 바와 같이, 테이크-업 릴(214) 상에 수집되는 것이 아니라, 배터리 셀들을 형성하기 위해 세퍼레이터 및 양의 전극들 등과 통합되도록 직접적으로 이동될 수 있다.
[0071] 제1 프로세싱 챔버(460)는 연속 재료 시트(210)로부터 인터리프 막(430)을 제거하도록 구성된다. 제1 프로세싱 챔버는 프로세싱 구역(462), 및 부가적인 프로세싱 전에 인터리프 막을 제거하기 위한 중간 이송 릴들(473a, 473b)의 적어도 하나의 세트를 포함한다.
[0072] 제2 프로세싱 챔버(470)는 연속 재료 시트(210)의 부가적인 프로세싱을 위해 구성된다. 제2 프로세싱 챔버는 프로세싱 구역(472)을 포함한다.
[0073] 일 구현에서, 프로세싱 구역(462) 및 프로세싱 구역(472)은 프로세싱 동안에 대기압 미만의 압력으로 유지되고, 그리고/또는 진공 하에서 유지된다. 프로세싱 구역(462)의 진공 레벨은 프로세싱 구역(472)의 진공 레벨과 매칭하기 위해 조정될 수 있다. 일 구현에서, 프로세싱 구역(462) 및 프로세싱 구역(472)은 프로세싱 동안에 대기압으로 유지된다. 일 구현에서, 프로세싱 구역(462) 및 프로세싱 구역(472)은 프로세싱 동안에 비활성 가스 분위기 하에서 유지된다. 일 구현에서, 비활성 가스 분위기는 아르곤 가스 분위기이다. 일 구현에서, 비활성 가스 분위기는 질소 가스(N2) 분위기이다. 일 구현에서, 프로세싱 구역(462)과 프로세싱 구역(472) 중 적어도 하나는 프로세싱 동안에 대기압 미만의 압력으로 그리고/또는 진공 하에서 유지되는 한편, 다른 프로세싱 구역은 대기압으로 또는 비활성 가스 분위기 하에서 유지된다.
[0074] 도 5은 본원에서 설명되는 구현들에 따른, 전극 구조를 형성하기 위한 방법(500)의 일 구현을 요약하는 프로세스 흐름도를 예시한다. 동작(510)에서, 기판이 제공된다. 기판은 연속 재료 시트(210)일 수 있다. 기판은 기판 상에 형성된 음의 전극 재료를 가질 수 있다. 음의 전극 재료는 음의 전극(140)일 수 있다. 동작(520)에서, 리튬 금속 막이 형성된다. 음의 전극 재료가 존재하는 경우에, 리튬 금속 막은 음의 전극 재료 상에 형성된다. 음의 전극 재료가 존재하지 않는 경우에, 리튬 금속 막은 기판 바로 위에 형성될 수 있다. 리튬 금속 막은 제1 프로세싱 챔버(420)에서 형성될 수 있다. 리튬 금속 막은 리튬 금속 막(145)일 수 있다. 음의 전극 재료가 존재하는 경우에, 리튬 금속 막은 음의 전극 상에 형성된다. 동작(530)에서, 인터리프 막이 리튬 금속 막 상에 형성된다. 인터리프 막은 제1 프로세싱 챔버(420)에서 리튬 금속 막 상에 형성될 수 있다. 일부 구현들에서, 인터리프 막은 별개의 프로세싱 챔버에서 리튬 금속 막 상에 형성될 수 있다. 동작(540)에서, 리튬 금속 막 및 인터리프 막을 갖는 기판이 선택적으로, 저장될 수 있거나, 다른 툴로 이송될 수 있거나, 또는 둘 모두 행해질 수 있다. 동작(550)에서, 인터리프 막이 제거된다. 동작(560)에서, 리튬 금속 막을 갖는 기판은 부가적인 프로세싱을 받는다.
[0075] 도 6은 본원에서 설명되는 구현들에 따른 다른 통합형 프로세싱 툴(600)의 개략도를 예시한다. 통합형 프로세싱 툴(600)은, 예컨대, 리튬-이온 에너지 저장 디바이스(100) 또는 음의 전극 셀(160)을 형성하기 위해 사용될 수 있다. 통합형 프로세싱 툴(600)은, 통합형 프로세싱 툴(600)이 적층 프로세스를 통해 리튬 금속 막을 증착하도록 구성된다는 것을 제외하고, 통합형 프로세싱 툴(200)과 유사하다. 통합형 프로세싱 툴(200)의 제1 프로세싱 챔버(220)는 적층-프로세싱 챔버(620)로 교체된다. 적층-프로세싱 챔버(620)는 인터리프 막 상에 형성되는 리튬 금속의 박막을 증착하도록 구성된다. 일 구현에서, 본원에서 설명되는 바와 같이, 인터페이스 막(예컨대, 이형 막)이 리튬 금속 막과 인터리프 막 사이에 형성된다. 부가하여, 연속 재료 시트(210) 상으로의 리튬 금속 막의 적층 후에, 적층-프로세싱 챔버(620)는 적층된 금속 막으로부터 인터리프 막을 제거하도록 구성된다. 이형 막이 존재하는 경우에, 이형 막은 전형적으로, 리튬 금속 막으로부터의 인터리프 막의 제거를 보조하고, 인터리프 막과 함께 제거될 수 있다. 음의 전극이 패터닝되는 경우에, 패터닝된 전극의 적층체를 수용하기 위해, 연속 적층 층은 세그먼팅식 반-연속적 방식으로 이동하고 있다.
[0076] 특정한 구현들에서, 적층-프로세싱 챔버(620)는 연속 재료 시트(210)의 양 면들을 프로세싱하도록 구성된다. 통합형 프로세싱 툴(600)이 재료(210)의 수직으로 배향된 연속 시트를 프로세싱하도록 구성되지만, 통합형 프로세싱 툴(600)은 상이한 배향들로 위치된 기판들, 이를테면 재료(210)의 수평으로 배향된 연속 시트를 프로세싱하도록 구성될 수 있다. 특정한 구현들에서, 재료(210)의 연속 시트는 가요성 전도성 기판이다.
[0077] 특정한 구현들에서, 통합형 프로세싱 툴(600)은 이송 메커니즘(205)을 포함한다. 이송 메커니즘(205)은 적층-프로세싱 챔버(620)의 프로세싱 구역을 통해 재료(210)의 연속 시트를 이동시킬 수 있는 임의의 이송 메커니즘을 포함할 수 있다. 이송 메커니즘(205)은 공통 운송 아키텍처를 포함할 수 있다. 공통 운송 아키텍처는 릴-투-릴 시스템을 포함할 수 있으며, 릴-투-릴 시스템은 시스템을 위한 테이크-업 릴(214) 및 피드 릴(212)을 갖는다. 테이크-업 릴(214) 및 피드 릴(212)은 개별적으로 가열될 수 있다. 테이크-업 릴(214) 및 피드 릴(212)은 각각의 릴 내에 위치된 내부 열 소스 또는 외부 열 소스를 사용하여 개별적으로 가열될 수 있다. 이송 메커니즘(205)은 테이크-업 릴(214)과 피드 릴(212) 사이에 위치된 하나 또는 그 초과의 중간 이송 릴들(613a와 613b, 616a와 616b, 618a와 618b)을 더 포함할 수 있다.
[0078] 통합형 프로세싱 툴(600)이 별개의 프로세싱 구역들을 갖는 것으로 도시되어 있지만, 특정한 구현들에서, 공통 프로세싱 구역을 갖는 것이 유리할 수 있다. 이산적인 프로세싱 구역들, 모듈들, 또는 챔버들을 갖는 구현들의 경우에, 공통 운송 아키텍처는 릴-투-릴 시스템일 수 있으며, 그 릴-투-릴 시스템에서, 각각의 챔버 또는 프로세싱 구역은 개별적인 테이크-업 릴 및 피드 릴, 및 테이크-업 릴과 피드 릴 사이에 위치된 하나 또는 그 초과의 선택적인 중간 이송 릴들을 갖는다. 공통 운송 아키텍처는 트랙 시스템을 포함할 수 있다. 트랙 시스템은 프로세싱 구역들 또는 이산적인 프로세싱 구역들을 통해 연장된다. 트랙 시스템은 웹 기판 또는 이산 기판들을 운송하도록 구성된다.
[0079] 적층-프로세싱 챔버(620)는 적층 프로세스를 통해 연속 재료 시트(210) 상에 리튬 금속의 박막을 증착하도록 구성된다. 적층-프로세싱 챔버(620)는 연속 재료 시트(210)에 리튬 금속 막/인터리프 막(632a, 632b)을 공급하기 위한 리튬 금속 막/인터리프 막 공급 롤(630a, 630b)을 포함한다. 적층-프로세싱 챔버(620)는 제거된 인터리프 막(634a, 634b)을 수집하기 위한 인터리프 테이크-업 릴(640a, 640b)을 더 포함한다. 일부 구현들에서, 적층-프로세싱 챔버(620)는 연속 재료 시트(210)에 리튬 금속 막을 적층하기 위해 리튬 금속 막/인터리프 막(632a, 632b)에 압력을 가하기 위한 선택적인 압착 롤러(650a, 650b)를 더 포함한다. 일부 구현들에서, 리튬 금속 막/인터리프 막(632a, 632b)은 본원에서 설명되는 바와 같이 리튬 금속 막/인터리프 막(632a, 632b) 사이에 형성된 이형 막을 더 포함한다. 일부 구현들에서, 압착 롤러(650a, 650b)는 가열된다. 압착 롤러(650a, 650b)가 존재하지 않는 일부 구현들에서, 중간 이송 릴들(616a, 616b)이 연속 재료 시트(210) 상에 리튬 금속 막/인터리프 막(632a, 632b)을 압착한다. 일부 구현들에서, 중간 이송 릴들(616a, 616b)이 연속 재료 시트(210) 상에 리튬 금속 막/인터리프 막(632a, 632b)을 적층한다. 일부 구현들에서, 중간 이송 릴들(616a, 616b)은 가열된다.
[0080] 일 구현에서, 적층-프로세싱 챔버(620)는 프로세싱 구역(642)을 갖는다. 일부 구현들에서, 프로세싱 구역(642)은 프로세싱 동안에 대기압 미만의 압력으로 유지되고, 그리고/또는 진공 하에서 유지된다. 일 구현에서, 프로세싱 구역(642)은 프로세싱 동안에 비활성 가스 분위기 하에서 유지된다. 일 구현에서, 비활성 가스 분위기는 아르곤 가스 분위기이다. 일 구현에서, 비활성 가스 분위기는 질소 가스(N2) 분위기이다.
[0081] 동작 시에, 연속 재료 시트(210)가 피드 릴(212)과 테이크-업 릴(214) 사이에서 이동함에 따라, 리튬 금속 막/인터리프 막 공급 롤(630a, 630b)은 연속 재료 시트(210) 상에 리튬 금속 막/인터리프 막(632a, 632b)을 공급한다. 리튬 금속 막/인터리프 막 공급 롤(630a, 630b)은 리튬 금속 막/인터리프 막(632a, 632b) 및 이형 막(존재하는 경우)을 공급하고, 그에 따라, 리튬 금속 막이 연속 재료 시트(210)와 접촉하게 된다. 이어서, 리튬 금속 막은 연속 재료 시트(210)에 리튬 금속 막을 적층하기 위해 압착 롤러(650a, 650b)에 의해 압착된다. 적층 후에, 인터리프 막(634a, 634b)은, 이송 릴(616a, 616b)에 의해, 적층된 리튬 금속 막의 표면으로부터 제거된다. 제거된 인터리프 막(634a, 634b)은 인터리프 테이크-업 릴(640a, 640b)에 의해 수집된다.
[0082] 연속 재료 시트(210)로의 리튬 금속 막의 적층 후에, 연속 재료 시트는 선택적인 부가적인 프로세싱을 위해 제2 프로세싱 챔버(230) 내로 이동한다.
[0083] 도 7은 본원에서 설명되는 구현들에 따른 또 다른 통합형 프로세싱 툴(700)의 개략도를 예시한다. 통합형 프로세싱 툴(700)은, 예컨대, 리튬-이온 에너지 저장 디바이스(100) 또는 음의 전극 셀(160)을 형성하기 위해 사용될 수 있다. 통합형 프로세싱 툴(700)은, 통합형 프로세싱 툴(700)이 폐쇄-루프 적층 프로세스를 통해 리튬 금속 막을 증착하도록 구성된다는 것을 제외하고, 통합형 프로세싱 툴(600)과 유사하다. 통합형 프로세싱 툴(600)의 적층-프로세싱 챔버(620)는 폐쇄-루프 적층-프로세싱 챔버(720)로 교체된다. 폐쇄-루프 적층-프로세싱 챔버(720)는, 인터리프 막(734a, 734b)의 연속 루프 상에 리튬 금속의 박막을 형성하고, 이어서, 결합된 리튬 금속 막/인터리프 막(732a, 732b)을 형성하도록 구성된다. 인터리프 막의 연속 루프는 또한, 그 위에 형성된 이형 막을 포함할 수 있다. 부가하여, 연속 재료 시트(210) 상으로의 리튬 금속 막의 적층 후에, 폐쇄-루프 적층-프로세싱 챔버(720)는 적층된 금속 막으로부터 인터리프 막(734a, 734b)을 제거하도록 구성된다.
[0084] 특정한 구현들에서, 폐쇄-루프 적층-프로세싱 챔버(720)는 연속 재료 시트(210)의 양 면들을 프로세싱하도록 구성된다. 통합형 프로세싱 툴(700)이 재료(210)의 수직으로 배향된 연속 시트를 프로세싱하도록 구성되지만, 통합형 프로세싱 툴(700)은 상이한 배향들로 위치된 기판들, 이를테면 재료(210)의 수평으로 배향된 연속 시트를 프로세싱하도록 구성될 수 있다. 특정한 구현들에서, 재료(210)의 연속 시트는 가요성 전도성 기판이다.
[0085] 특정한 구현들에서, 통합형 프로세싱 툴(700)은 이송 메커니즘(205)을 포함한다. 이송 메커니즘(205)은 폐쇄-루프 적층-프로세싱 챔버(720)의 프로세싱 구역을 통해 재료(210)의 연속 시트를 이동시킬 수 있는 임의의 이송 메커니즘을 포함할 수 있다. 이송 메커니즘(205)은 공통 운송 아키텍처를 포함할 수 있다. 공통 운송 아키텍처는 릴-투-릴 시스템을 포함할 수 있으며, 릴-투-릴 시스템은 시스템을 위한 테이크-업 릴(214) 및 피드 릴(212)을 갖는다. 테이크-업 릴(214) 및 피드 릴(212)은 개별적으로 가열될 수 있다. 테이크-업 릴(214) 및 피드 릴(212)은 각각의 릴 내에 위치된 내부 열 소스 또는 외부 열 소스를 사용하여 개별적으로 가열될 수 있다. 이송 메커니즘(205)은 테이크-업 릴(214)과 피드 릴(212) 사이에 위치된 하나 또는 그 초과의 중간 이송 릴들(713a와 713b, 714a와 714b, 715a와 715b, 716a와 716b, 718a와 718b)을 더 포함할 수 있다. 이송 릴들(713a와 713b, 714a와 714b, 715a와 715b, 716a와 716b)은 인터리프 막(734a, 734b)이 따라 이동하는 폐쇄-루프를 형성한다.
[0086] 폐쇄-루프 적층-프로세싱 챔버(720)는 연속 재료 시트(210)에 리튬 금속 막을 적층하기 위해 리튬 금속 막/인터리프 막(732a, 732b)에 압력을 가하기 위한 선택적인 압착 롤러(750a, 750b)를 더 포함한다. 일부 구현들에서, 압착 롤러(750a, 750b)는 가열된다. 압착 롤러(750a, 750b)가 존재하지 않는 일부 구현들에서, 중간 이송 릴들(716a, 716b)이 연속 재료 시트(210) 상에 리튬 금속 막/인터리프 막(732a, 732b)을 압착한다. 일부 구현들에서, 중간 이송 릴들(716a, 716b)이 연속 재료 시트(210) 상에 리튬 금속 막/인터리프 막(732a, 732b)을 적층한다. 일부 구현들에서, 중간 이송 릴들(716a, 716b)은 가열된다.
[0087] 일 구현에서, 폐쇄-루프 적층-프로세싱 챔버(720)는 프로세싱 구역(742)을 정의한다. 일부 구현들에서, 프로세싱 구역(742)은 프로세싱 동안에 대기압 미만의 압력으로 유지되고, 그리고/또는 진공 하에서 유지된다. 일 구현에서, 프로세싱 구역(742)은 프로세싱 동안에 비활성 가스 분위기 하에서 유지된다. 일 구현에서, 비활성 가스 분위기는 아르곤 가스 분위기이다. 일 구현에서, 비활성 가스 분위기는 질소 가스(N2) 분위기이다.
[0088] 폐쇄-루프 적층-프로세싱 챔버(720)는 추가로, 연속 재료 시트(210) 상에 리튬 금속의 박막을 증착하도록 구성된다. 리튬 금속의 박막들을 증착하기 위한 임의의 적합한 리튬 증착 프로세스가 리튬 금속의 박막을 증착하기 위해 사용될 수 있다. 리튬 금속의 박막의 증착은 PVD 프로세스들, 이를테면 증발, 슬롯-다이 프로세스, 전사 프로세스, 적층 프로세스, 또는 3차원 리튬 프린팅 프로세스에 의해 이루어질 수 있다. 리튬 금속의 박막을 증착하기 위한 챔버는 PVD 시스템, 이를테면 전자-빔 증발기, 박막 전사 시스템(대면적 패턴 프린팅 시스템들, 이를테면 그라비어 프린팅 시스템들을 포함함), 적층 시스템, 또는 슬롯-다이 증착 시스템을 포함할 수 있다.
[0089] 일 구현에서, 폐쇄-루프 적층-프로세싱 챔버(720)는, 예컨대 진공 환경에서, 열 증발기 또는 전자 빔 증발기(저온)일 수 있고 도가니에 배치될 수 있는 증발 소스(744a, 744b)(일괄적으로는 744)를 포함한다. 증발 소스(744)는 리튬 금속 막/인터리프 막(732a, 732b)을 형성하기 위해 인터리프 막(734a, 734b) 상에 리튬 금속 막을 증착한다.
[0090] 동작 시에, 인터리프 막(734a, 734b)이 이송 릴들(713a와 713b, 714a와 714b, 715a와 715b, 716a와 716b)에 의해 형성된 폐쇄-루프를 따라 이동함에 따라, 리튬 금속 막/인터리프 막(732a, 732b)을 형성하기 위해, 리튬 금속 막이 인터리프 막(734a, 734b) 상에 증착된다. 연속 재료 시트(210)가 피드 릴(212)과 테이크-업 릴(214) 사이에서 이동함에 따라, 리튬 금속 막/인터리프 막(732a, 732b)은 연속 재료 시트(210)와 접촉한다. 이어서, 리튬 금속 막은 연속 재료 시트(210)에 리튬 금속 막을 적층하기 위해 압착 롤러(750a, 750b)에 의해 압착된다. 적층 후에, 인터리프 막(734a, 734b)은 적층된 리튬 금속 막의 표면으로부터 릴리즈되고, 폐쇄-루프를 따라 계속 이동한다. 인터리프 막(734a, 734b)은 폐쇄-루프를 따라 계속 이동하고, 여기서, 부가적인 리튬 금속 막이 인터리프 막(734a, 734b) 상에 형성된다.
[0091] 연속 재료 시트(210)로의 리튬 금속 막의 적층 후에, 연속 재료 시트는 부가적인 프로세싱을 위해 제2 프로세싱 챔버(230) 내로 이동한다.
[0092] 부가적인 챔버들이 통합형 프로세싱 툴(200), 통합형 프로세싱 툴(400), 통합형 프로세싱 툴(600), 또는 통합형 프로세싱 툴(700)에 포함될 수 있다. 일부 구현들에서, 부가적인 챔버들은 세퍼레이터, 전해질 가용성 결합제의 증착을 제공할 수 있거나, 또는 일부 구현들에서, 부가적인 챔버들은 양의 전극의 형성을 제공할 수 있다. 일부 구현들에서, 부가적인 챔버들은 음의 전극의 커팅을 제공한다. 인터리프는 음의 전극의 커팅 후에 제거될 수 있다.
[0093] 본 개시내용의 구현들이 그래파이트 음의 전극들을 갖는 리튬-이온 배터리들을 참조하여 구체적으로 설명되었지만, 본 개시내용의 교시 및 원리들은 다른 리튬-계 배터리들, 이를테면, Li-폴리머, Li-S, Li-FeS2, Li 금속 계 배터리들 등에 적용가능할 수 있다. Li 금속-계 배터리들, 이를테면 Li-S 및 Li- FeS2의 경우에, 더 두꺼운 Li 금속 전극이 요구될 수 있고, Li 금속의 두께는 양의 전극 부하에 따라 좌우된다. 일부 구현들에서, Li 금속 전극은 Li-S의 경우에 두께가 2 미크론 내지 30 미크론일 수 있고, Li-FeS2의 경우에 대략 190 미크론 내지 200 미크론일 수 있고, 그리고 양립가능한 기판, 이를테면 Cu 또는 스테인리스 강 금속 포일의 면들 중 하나 또는 둘 모두 상에 증착될 수 있으며 - 본원에서 설명되는 방법들 및 툴들이 그러한 Li 금속 전극들을 제작하기 위해 사용될 수 있다.
[0094] 요약하면, 본 개시내용의 이익들 중 일부는 현재 이용가능한 프로세싱 시스템들로의 리튬 금속 증착의 효율적인 통합을 포함한다. 현재, 리튬 금속 증착은 건조실 또는 아르곤 가스 분위기에서 수행된다. 리튬 금속의 휘발성으로 인해, 후속 프로세싱 단계들이 또한, 아르곤 가스 분위기에서 수행되어야만 한다. 아르곤 가스 분위기에서의 후속 프로세싱 단계들은 수행은 현재의 제조 툴들의 개장(retrofitting)을 요구할 것이다. 후속 프로세싱 전에 보호 막으로 리튬 금속을 코팅하는 것이 진공 하에서 또는 대기압에서 후속 프로세싱이 수행될 수 있게 한다는 것이 본 발명자들에 의해 발견되었다. 보호 막은 비활성 가스 분위기에서 부가적인 프로세싱 동작들을 수행할 필요성을 제거하여, 툴들의 복잡성을 감소시킨다. 보호 막은 또한, 리튬 금속 막이 상부에 형성된 음의 전극의 운송, 저장, 또는 둘 모두를 가능하게 한다. 부가하여, 보호 막이 이온-전도성 막인 구현들에서, 이온-전도성 막이 최종 배터리 구조 내에 통합될 수 있고, 그에 따라, 배터리 형성 프로세스의 복잡성이 감소될 수 있다. 이는 툴의 복잡성을 감소시키고, 후속하여, 소유 비용을 감소시킨다.
[0095] 본 개시내용의 엘리먼트들, 또는 이들의 예시적인 양상들 또는 구현(들)을 도입하는 경우에, “a,” “an,” “the”, 및 “said”와 같은 관사들은 하나 또는 그 초과의 엘리먼트들이 존재한다는 것을 의미하도록 의도된다.
[0096] “포함하는”, “구비하는”, 및 “갖는”이라는 용어들은 포괄적인 것으로 의도되고, 그리고 열거된 엘리먼트들 이외의 부가적인 엘리먼트들이 존재할 수 있다는 것을 의미하도록 의도된다.
[0097] 전술한 바가 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 구현들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 음의 전극으로서,
    실리콘 그래파이트 애노드;
    상기 실리콘 그래파이트 애노드 상에 형성된 리튬 금속의 막; 및
    상기 리튬 금속의 막 상에 형성된 보호 막
    을 포함하며,
    상기 보호 막은 리튬-이온 전도성 재료 또는 인터리프(interleaf) 막인,
    음의 전극.
  2. 제1 항에 있어서,
    상기 리튬 금속의 막과 상기 보호 막 사이에 형성된 인터페이스 막을 더 포함하며,
    상기 인터페이스 막은 약 0.1 미크론 내지 약 5 미크론의 두께를 갖는,
    음의 전극.
  3. 제2 항에 있어서,
    상기 인터페이스 막은, LiF, Al2O3, LiAlO2, LiAl5O8, ZrO2, Li2ZrO3, Li2O, Li2S, 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는,
    음의 전극.
  4. 제2항에 있어서,
    상기 인터페이스 막은, 폴리올레핀, 폴리플루오로카본, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리우레탄, 폴리스티렌, 폴리카프로락톤, 및 이들의 혼합물들 및 공중합체들로 구성된 그룹으로부터 선택되는,
    음의 전극.
  5. 제1 항에 있어서,
    상기 리튬 금속의 막은 약 1 미크론 내지 약 20 미크론만큼 두꺼운 두께를 갖는,
    음의 전극.
  6. 제1 항에 있어서,
    상기 보호 막은 상기 리튬-이온 전도성 재료이며,
    상기 리튬-이온 전도성 재료는, LiPON, 가넷-타입 Li7La3Zr2O12의 결정질 또는 비정질 상들, Li2+2xZn1-xGeO4(여기서 0 < x < 1), Na1+xZr2SixP3-xO12(여기서 0 < x < 3), 수소화 붕소 리튬(LiBH4), 도핑된 안티-페로브스카이트(anti-perovskite) 조성들, 및 LiPS5X(여기서 x는 Cl, Br, 또는 I임)로 구성된 그룹으로부터 선택되는,
    음의 전극.
  7. 제1 항에 있어서,
    상기 인터리프 막은, 폴리에틸렌, 폴리프로필렌, 폴리(에틸렌 테레프탈레이트), 폴리(부틸렌 테레프탈레이트), 폴리에스테르, 폴리아미드, 폴리아라미드, 폴리아크릴레이트, 폴리카보네이트, 폴리(에스테르 카보네이트), 폴리벤즈이미다졸, 폴리이미드, 폴리에테르 이미드, 폴리아미드 이미드, 및 이들의 조합들로 구성된 그룹으로부터 선택되는,
    음의 전극.
  8. 제7 항에 있어서,
    상기 인터리프 막은 폴리 프로필렌인,
    음의 전극.
  9. 제1 항에 기재된 음의 전극을 포함하는, 리튬-이온 배터리.
  10. 음의 전극을 형성하는 방법으로서,
    음의 전극 상에 리튬 금속 막을 형성하는 단계;
    상기 리튬 금속 막 상에 인터페이스 막을 형성하는 단계; 및
    상기 인터페이스 막 상에 보호 막을 형성하는 단계
    를 포함하며,
    상기 인터페이스 막은 이형(release) 막, 금속 플루오르화물 막, 또는 금속 산화물 막인,
    음의 전극을 형성하는 방법.
  11. 제10 항에 있어서,
    상기 인터페이스 막은 상기 이형 막이며, 상기 이형 막은, 폴리올레핀, 폴리플루오로카본, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리우레탄, 폴리스티렌, 폴리카프로락톤, 및 이들의 혼합물들 및 공중합체들로 구성된 그룹으로부터 선택되는,
    음의 전극을 형성하는 방법.
  12. 제10 항에 있어서,
    상기 인터페이스 막은, LiF, Al2O3, LiAlO2, LiAl5O8, ZrO2, Li2ZrO3, Li2O, 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는,
    음의 전극을 형성하는 방법.
  13. 제10 항에 있어서,
    상기 리튬 금속 막으로부터 상기 인터페이스 막 및 상기 보호 막을 제거하는 단계를 더 포함하는,
    음의 전극을 형성하는 방법.
  14. 제10 항에 있어서,
    상기 리튬 금속 막은 상기 음의 전극 상에 적층되는,
    음의 전극을 형성하는 방법.
  15. 리튬 코팅된 음의 전극들을 형성하기 위한 통합형 프로세싱 툴로서,
    후속하는 프로세싱 챔버들을 통해 연속 재료 시트를 운송하기 위한 릴-투-릴 시스템;
    상기 연속 재료 시트 상에 리튬 금속의 박막을 증착하기 위한 챔버; 및
    상기 리튬 금속의 박막의 표면 상에 보호 막을 증착하기 위한 챔버
    를 포함하며,
    상기 리튬 금속의 박막을 증착하기 위한 챔버는, 물리 기상 증착(PVD) 시스템, 박막 전사 시스템, 적층 시스템, 및 슬롯-다이 증착 시스템으로 구성된 그룹으로부터 선택되고, 그리고
    상기 리튬 금속 막 상에 보호 막을 증착하기 위한 챔버는, 인터리프 막을 증착하기 위한 챔버 및 상기 리튬 금속 막 상에 리튬-이온 전도성 폴리머를 증착하기 위한 챔버로 구성된 그룹으로부터 선택되는,
    통합형 프로세싱 툴.
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