KR20180088279A - 메모리 액세스 시스템, 그 제어방법, 컴퓨터 판독가능한 기억매체, 및 화상 형성장치 - Google Patents

메모리 액세스 시스템, 그 제어방법, 컴퓨터 판독가능한 기억매체, 및 화상 형성장치 Download PDF

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Abstract

본 메모리 액세스 시스템은, 메모리와 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하고, 사용 메모리 대역이 제1 임계값 이상인지 아닌지 판단한다. 본 메모리 액세스 시스템은, 상기 판단 결과에 근거하여, 복수의 마스터 중 우선도가 낮은 마스터에 의한 메모리에 대한 액세스를 더 제한한다.

Description

메모리 액세스 시스템, 그 제어방법, 컴퓨터 판독가능한 기억매체, 및 화상 형성장치{MEMORY ACCESS SYSTEM, METHOD FOR CONTROLLING THE SAME, COMPUTER-READABLE STORAGE MEDIUM, AND IMAGE FORMING APPARATUS}
본 발명은 메모리 액세스 시스템, 그 제어방법, 컴퓨터 판독가능한 기억매체, 및 화상 형성장치에 관한 것이다.
메모리 액세스 시스템을 구비하는 기존의 화상 형성장치는, 스캐너 기능, 프린터 기능, 카피 기능, 네트워크 기능, 및 FAX 송수신 등의 다양한 기능을 겸비한 디지털 복합기를 포함한다. 디지털 복합기에 있어서의 기능 동작은, 통상, 콘트롤러로 불리는 화상 입출력 제어부에 의해 제어되고 있다.
이러한 콘트롤러에서는, 코스트 저감을 위해 CPU 및 상기 기능을 실현하는 복수의 기능 처리부가 1개의 칩 내에 집약되어 있다. CPU의 워크 메모리 및 상기 기능을 실현하는 화상 데이터 전송을 행하기 위한 메인 메모리도 더 집약되어 있어, 메인 메모리에 대한 데이터 액세스 량을 증가시킨다. 메인 메모리에 대한 데이터 액세스 량을 증대시키는 요인에는, 스캔 성능 및 프린트 성능의 고속화도 들 수 있다. 특히, 스캔과 프린트 등의 처리는, 한번 동작을 개시하면, 적어도 처리중인 페이지의 입출력이 완료할 때까지는 동작을 정지할 수 없는 리얼타임성을 요구한다. 즉, 콘트롤러는, 리얼타임 처리를 필요로 하는 화상처리에 대한 메인 메모리에 대한 액세스를 위해 항상 일정한 전송 대역을 보증하면서, 비리얼타임 처리 기능도 가능한 한 많이 평행하게 동작시키는 것이 바람직하다. 바꿔 말하면, 리얼타임 처리가 필수적인 화상처리에 대해 메인 메모리에 대한 액세스를 위한 전송 대역을 보증할 수 없게 되는 상황이 발생하지 않도록 콘트롤러가 제어를 행할 필요가 있다. 따라서, 모든 기능을 동작시켜도 메모리 전송 성능을 충분히 보증할 수 있는 고주파수/다 비트폭을 갖는 메모리를 사용하여 충분한 메모리 전송 성능을 확보할 필요가 있다.
그러나, 고주파수의 메모리를 사용하는 것은 메모리의 코스트 및 소비 전력의 증가에 이어지고, 다 비트폭을 갖는 메모리를 사용하는 것은 칩의 핀 수 증가에 의한 칩 단가의 코스트 증대에 이어진다. 이것을 해결하기 위해, 메모리가 고주파수화 및 다 비트를 갖는 것을 억제하면서, 리얼타임 처리 기능의 메인 메모리에 대한 전송 대역을 확보하기 위해, 메인 메모리와 리얼타임 처리 기능부나 비리얼타임 처리 기능부 사이의 전송 대역을 모니터하여, 메모리 액세스를 제어하는 발명이 있다.
예를 들면, 일본국 특개 2014-160341호 공보에는, 미리 설정된 전송 대역을 거의 초과하는 경우, 비리얼타임 처리 기능부로부터의 액세스를 접수하지 않도록 제어하는 기술이 제안되어 있다. 이에 따르면, 리얼타임 처리부가 모두 동작하여 메인 메모리의 사용 메모리 대역이 증대하는 상태에 있어서, 비리얼타임 처리부의 전송을 접수하지 않도록 제어함으로써 대역을 억제하고, 리얼타임 처리의 전송 대역을 보증하는 것이 가능해 진다.
또한, 일본국 특개 2009-75942호 공보에는, 리얼타임 처리 기능부 및 비리얼타임 처리 기능부로부터의 데이터 전송 단위를 짧게 하고, 전송 대역에 따라 각각의 처리 기능부로부터의 액세스에 대하여, 짧게 한 데이터 전송 단위마다 버스 사용권을 해방하는 기술이 제안되어 있다. 이에 따르면, 리얼타임 처리부 및 비리얼타임 처리부의 전송 동작이 동시에 발생할 경우에도, 리얼타임 처리의 전송 대역을 보증하는 것이 가능해 진다.
그렇지만, 상기 관련기술에는 이하에 기재된 과제가 있다. 예를 들면, 상기 관련기술에서는, 메인 메모리가 집중적으로 액세스되고 있지 않는 상태에서도 비리얼타임 처리부의 전송 대역이 어떤 임계값을 넘으면 전송 대역이 억제되어 버린다. 또한, 메인 메모리가 집중적으로 액세스되지 않는 상태에서도 짧은 데이터 전송 단위에서의 버스 사용권의 해방되어 버린다. 이들 경우에는, 메인 메모리의 메모리 전송 성능을 완전히 사용할 수 없을 가능성이 높다.
SDRAM 등으로 대표되는 메모리는, 1개의 어드레스를 지정하는 것만으로 다음의 어드레스의 데이터를 연속해서 전송하는 버스트 전송에 의해 메모리에 대한 고속 데이터 전송을 실현하고 있어, 버스트 길이를 길게 함으로써 메모리 전송 성능을 향상하는 것이 가능해 진다. 그러나, 메인 메모리에 액세스하는 모든 처리부의 버스트 길이를 길게 해버리면, 메인 메모리에 전송하는 데이터량과 각 처리부가 메모리 버스를 점유하는 기간이 증가한다.
본 발명의 일면은, 메모리에 의해 사용되고 있는 사용 메모리 대역을 감시하여, 메모리의 전송 성능을 활용하면서, 리얼타임 처리부의 필요 대역을 확보하도록 제어하는 메카니즘의 실현을 가능하게 한다.
본 발명의 일면은, 메모리와, 상기 메모리에 액세스하는 복수의 마스터와, 상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하고, 감시된 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하는 프로세서와, 상기 프로세서에 의해 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단되면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 콘트롤러를 구비한 메모리 액세스 시스템을 제공한다.
본 발명의 또 다른 일면은, 메모리와, 상기 메모리에 액세스하는 복수의 마스터와, 상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하는 프로세서와, 상기 프로세서에 의해 감시된 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하여, 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단하면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 콘트롤러를 구비한 메모리 액세스 시스템을 제공한다.
본 발명의 또 다른 일면은, 메모리와, 상기 메모리에 액세스하는 복수의 마스터를 구비한 메모리 액세스 시스템의 제어방법으로서, 상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하는 단계와, 상기 감시 단계에서 감시되고 있는 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하는 단계와, 상기 판단 단계에서 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단되면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 액세스 제어를 실행하는 단계를 포함하는 메모리 액세스 시스템의 제어방법을 제공한다.
본 발명의 또 다른 일면은, 메모리와, 상기 메모리에 액세스하는 복수의 마스터를 구비한 메모리 액세스 시스템의 제어방법에 있어서의 각 단계를 컴퓨터에 실행시키기 위한 컴퓨터 프로그램을 기억하는 컴퓨터 판독가능한 기억매체로서, 상기 제어방법은, 상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하는 단계와, 상기 감시 단계에서 감시되고 있는 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하는 단계와, 상기 판단 단계에서 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단되면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 액세스 제어를 실행하는 단계를 실행하는 컴퓨터 판독가능한 기억매체를 제공한다.
본 발명의 또 다른 일면은, 상기한 메모리 액세스 시스템과, 화상처리를 실행하는 화상 처리부와, 원고로부터 화상을 판독하는 스캐너와, 기록매체에 화상을 형성하는 프린터를 구비한 화상 형성장치를 제공한다.
본 발명의 또 다른 특징은 첨부도면을 참조하여 주어지는 이하의 실시형태의 상세한 설명으로부터 명백해질 것이다.
도 1은, 일 실시형태에 따른 화상 형성장치의 블록도이다.
도 2는, 일 실시형태에 따른 콘트롤러부의 블록도이다.
도 3a 내지 도 3e는, 일 실시형태에 따른 콘트롤러부의 화상 패스(path) 제어를 도시한 도면이다.
도 4a 내지 도 4c는, 일 실시형태에 따른 대역 예를 도시한 표이다.
도 5는, 일 실시형태에 따른 대역 모니터의 블록도이다.
도 6은, 일 실시형태에 따른 DMAC의 블록도이다.
도 7은, 일 실시형태에 따른 대역 제어용 제어 흐름도이다.
도 8은, 일 실시형태에 따른 DMAC의 블록도이다.
도 9는, 일 실시형태에 따른 DMAC의 블록도이다.
도 10은, 일 실시형태에 따른 대역 제어용 제어 흐름도이다.
도 11aa 및 도 11ab는, 일 실시형태에 따른 RAM 제어에 관한 타이밍 차트이다.
도 11ba 및 도 11bb은, 일 실시형태에 따른 RAM 제어에 관한 타이밍 차트이다.
이하, 첨부도면을 참조하여 본 발명의 실시형태를 더욱 상세히 설명한다. 이때, 본 실시형태에서 설명하는 구성요소들의 상대적인 배치, 수식 및 수치는 달리 구체적으로 언급하지 않는 한 본 발명의 보호범위를 제한하는 것이 아니라는 점에 주목하기 바란다.
<제1 실시형태>
<화상 형성장치의 구성>
이하에서는, 본 발명의 제1 실시형태에 대해 설명한다. 우선, 도 1을 참조하여, 본 실시형태에 따른 화상 형성장치(100)의 구성 예에 대해 설명한다. 이때, 본실시형태에서는, 메모리 액세스 시스템의 일례로서 화상 형성장치를 예로 들어 설명을 행한다. 이때, 본 발명을 화상 형성장치에 한정하는 의도는 없다. 즉, 본 발명은, 이하에서 설명하는 특징적인 메모리 액세스 시스템을 갖는 장치이면 적용가능하다.
화상 형성장치(100)는, 스캐너부(110), 콘트롤러부(120), 조작부(130), 및 프린터부(140)를 구비한다. 스캐너부(110)는, 원고 화상을 광학적으로 읽어내고, 화상 데이터로 변환한다. 또한, 스캐너부(110)는, 원고를 판독하기 위한 기능을 갖는 원고 판독부(112)와, 원고 용지를 반송하기 위한 기능을 갖는 원고 급지부(111)를 구비한다. 프린터부(140)는, 기록지를 반송하고, 기록지 위에 화상 데이터를 가시 화상으로서 인자해서, 인자된 화상을 장치 외부로 배출한다. 프린터부(140)는, 복수 종류의 기록지 카세트를 갖는 급지부(142)와, 화상 데이터를 기록지에 전사 및 정착시키는 기능을 갖는 전사 정착부(141)와, 인자된 기록지를 소트 및 스테이플한 후 기기 밖으로 출력하는 기능을 갖는 배지부(143)를 구비한다.
콘트롤러부(120)는, 스캐너부(110) 및 프린터부(140)와 전기적으로 접속되고, LAN, ISDN, 인터넷/인트라넷 등의 네트워크(150)와 더 접속되어 있다. 콘트롤러부(120)는, 스캐너부(110)를 제어하여, 원고의 화상 데이터를 판독하고, 프린터부(140)를 제어해서 화상 데이터를 기록 용지에 출력하는 카피 기능을 제공한다.
또한, 콘트롤러부(120)는, 스캐너부(110)로부터 읽어낸 화상 데이터를, 코드 데이터로 변환하고, 네트워크(150)를 거쳐 호스트 컴퓨터(미도시)에 송신하는 스캐너 기능을 제공한다. 더구나, 콘트롤러부(120)는, 호스트 컴퓨터로부터 네트워크(150)를 거쳐 수신한 코드 데이터를 화상 데이터로 변환하고, 프린터부(140)에 출력하는 프린터 기능을 제공한다. 또한, 콘트롤러부(120)는, ISDN으로부터 데이터를 수신해서 프린트하는 FAX 수신 기능과 ISDN에 스캔한 데이터를 송신하는 FAX 송신 기능을 제공한다. 이들 스캔, 프린트 및 FAX 송수신 처리를 잡으로 칭하고, 화상 형성장치(100)는 이들 잡을 조작자로부터의 지시에 따라서 제어/처리하는 것이다. 조작부(130)는, 콘트롤러부(120)에 접속되고, 액정 터치패널로 구성되고, 화상 형성장치(100)를 조작하기 위한 유저 인터페이스를 제공한다.
<콘트롤러부의 구성>
다음에, 도 2를 참조하여, 본 실시형태에 따른 콘트롤러부(120)의 구성 예에 대해 설명한다. 콘트롤러부(120)의 내부 블록의 각각에 대해 상세하게 설명한다.
콘트롤러부(120)는, CPU(200), ROMC(210), ROM(211), 네트워크 IF(NW_IF)220, 인터커넥트 230, 231, DMAC 240 내지 246, 스캔 처리부(250), 회전 처리부(251), 변배 처리부(252), RIP 처리부(253), 압축 처리부(254), 신장 처리부(255), 프린트 처리부(256), MEMC(260), RAM(270), 및 대역 모니터(280)를 구비한다. CPU(Central Processing Unit)(200)은, 시스템 전체를 제어하는 프로세서다.
CPU(200)은, RAM(270)에 전개된 OS나 제어 프로그램에 따라 프린트 처리와 스캔 처리의 잡에 관한 처리를 총괄적으로 제어한다. R0MC(210)은, 시스템의 부트 프로그램을 격납하고 있는 ROM(211)에 액세스하기 위한 제어 모듈(ROM 콘트롤러)이다. 화상 형성장치(100)의 전원이 ON되었을 때에, CPU(200)은 ROM 콘트롤러(210)를 거쳐 ROM(211)에 액세스하고, 시스템을 부트한다. RAM(270)은 CPU(200)이 동작하기 위한 시스템 워크 메모리이며, 화상 데이터를 일시 기억하기 위한 화상 메모리이기도 한다. 본 실시형태에서는, 일례로서 RAM(270)은 SDRAM으로 구성된다.
MEMC(260)은, 시스템의 제어 프로그램과 화상 데이터가 격납되는 RAM(270)에 액세스하기 위한 제어 모듈(메모리 콘트롤러)이다. MEMC(260)은, RAM(270)의 설정이나 제어를 행하기 위한 레지스터를 구비하고 있고, 이 레지스터는 CPU(200)로부터 액세스가능하다. MEMC(260)의 상세한 구성에 대해서는 후술한다.
네트워크 IF(220)은, 네트워크(150)에 접속하고, 외부의 호스트 컴퓨터와 화상 데이터 등의 정보의 입출력을 행하는 처리부다. 인터커넥트 230 및 231은, CPU(200)와 각 처리부와 MEMC(260)을 접속한다.
DMAC 240 내지 246은, 메모리 액세스 제어부로서 기능하고, MEMC(260)를 거쳐 RAM(270)에 액세스하는 메모리 액세스 마스터로서의 역할을 하는 DMA(Direct Memory Access) 콘트롤러다. DMAC 240 내지 246은 후술하는 각 처리부 250 내지 256과 RAM(270) 사이의 데이터 전송을 행한다. DMAC 240 내지 246은 CPU(200)에 의해 제어되고, 특정한 메모리 어드레스에 대한 판독/기록 동작과, DMA 전송을 행하는 타이밍을 제어하는 기능을 가진다. 본 실시형태에 있어서 상세한 것은 후술하지만, DMAC 240 내지 246은, CPU(200)로부터의 설정에 의해, 메모리에 대해 화상 전송 요구를 발행하지 않도록 제어하는 기능을 가진다.
CPU(200)는, 이하에서 설명하는 스캔 처리부(250), 회전 처리부(251), 변배 처리부(252), RIP 처리부(253), 압축 처리부(254), 신장 처리부(255), 및 프린트 처리부(256)를 더 총괄적으로 제어한다. 각 처리부를 설명함에 있어서, 화상 데이터는 압축되지 않은 화상을 나타내고, 압축 화상 데이터는 어떠한 압축 방식에 의해 압축된 화상을 나타낸다.
스캔 처리부(250)는, CPU(200)에 의해 설정된 설정에 따라, 스캐너부(110)로부터 입력되는 화상 데이터에 대하여, 셰이딩 보정처리, MTF 보정처리, 입력 감마 보정이나 필터 처리 등의 화상처리를 행하고, DMAC 240에 화상 데이터를 출력한다. 회전 처리부(251)는, CPU(200)에 의해 설정된 설정에 따라, DMAC 241로부터 입력되는 화상 데이터에 대하여 90°, 180°, 또는 270°의 회전 처리를 행하고, DMAC 241에 화상 데이터를 출력한다. 변배 처리부(252)는, CPU(200)에 의해 설정된 설정에 따라, DMAC 242로부터 입력되는 화상 데이터를 1/2배 또는 1/4배 등 임의의 배율로 변배하고, DMAC 242에 화상 데이터를 출력한다. RIP 처리부(253)은, CPU(200)에 의해 설정된 설정에 따라, DMAC 243으로부터 입력되는 PDL 화상에 대하여 렌더링 처리를 행하고, DMAC 243에 화상 데이터를 출력한다.
압축 처리부(254)는, CPU(200)에 의해 설정된 설정에 따라, DMAC 244로부터 입력되는 화상 데이터에 대하여 JPEG 또는 JBIG 등의 화상 압축처리를 행하고, DMAC 244에 압축 화상 데이터를 출력한다. 신장 처리부(255)는, CPU(200)에 의해 설정된 설정에 따라, DMAC 245로부터 입력되는 JPEG 또는 JBIG 압축 화상 데이터에 대하여 신장 처리를 행하고, DMAC 245에 신장후의 화상 데이터를 출력한다. 프린트 처리부(256)는, CPU(200)에 의해 설정된 설정에 따라, DMAC 246으로부터 입력되는 화상 데이터에 대하여, 색공간 변환 처리, 필터 처리, 또는 하프톤 처리 등의 화상처리를 행하고, 프린터부(140)에 화상 데이터를 출력한다.
여기까지 설명한 MEMC와, DMAC들 및 인터 커넥트들 사이의 버스 290 내지 298은, 표준 버스인 AXI_BUS 등으로 접속된다.
다음에, MEMC(260)의 내부 구성에 대해 설명한다. 버퍼 261 내지 264는, 각 DMAC 및 인터커넥트로부터의 송신 데이터 및 수신 데이터를 일시적으로 버퍼링한다. 각 버퍼 261 내지 264는, 버스 290 내지 293에 의해 한번에 버스트 전송가능한 버퍼 사이즈를 적어도 가진다. 또한, 각 버퍼 261 내지 264는, 버스 290 내지 293의 동작 주파수와 버스 컨버터의 동작 주파수가 다른 경우에는 비동기 버퍼로서의 역할도 한다. 버스 컨버터(265)는, 각 버퍼 261 내지 264의 액세스 권한을 라운드 로빈 방식으로 조정하는 조정 기능을 갖고, RAM(270)에 액세스하기 위한 프로토콜로의 변환을 행한다.
대역 모니터(280)는 버스 290 내지 293의 전송 데이터량을 모니터하고, 전송 데이터의 합계 대역을 산출한다. 합계 대역은, RAM(270)에 대한 사용 메모리 대역을 나타낸다. 산출한 사용 메모리 대역은 CPU(200)로부터 판독 가능하다. 대역의 임계값을 CPU(200)로부터 설정 가능하고, 사용 메모리 대역이 설정된 임계값 이상인지 아닌지, 또는 합계 대역이 설정된 임계값 이하인지 아닌지를 검지하는 것도 가능하다. 상세에 대해서는, 도 5의 대역 모니터(280)의 상세 블럭도를 참조해서 후술한다.
<화상 패스 및 액세스 제어>
다음에, 도 3a 및 도 3b를 참조하여, 본 실시형태에 있어서의 화상 패스와, 본 실시형태를 적용했을 경우에 어떻게 화상 데이터 전송이 억제되는지에 대해 설명한다. 여기에서, 화상 패스는, 콘트롤러부(120) 내부의 화상 데이터의 흐름을 나타낸다. 이때, 화상 데이터의 송수신과 전송에 관한 주체는, 도 3a 내지 도 3e에 나타내는 화살표를 통과하는 각 블록이 된다.
우선, 도 3a 내지 도 3e를 설명함에 있어서 전제에 대해 설명한다. 각 화상처리부들 사이에서 화상을 전송하는 경우에는, 예외없이 RAM(270)를 거쳐 화상 데이터의 전송이 행해진다. 각 도면에 나타내는 굵은 화살표는, 리얼타임 처리가 필수적인 화상 패스(이하에서는, 리얼타임 화상 패스로 칭한다)를 나타내고, 가는 화살표는 비리얼타임 처리가 필수적인 화상 패스(이하에서는 비리얼타임 화상 패스로 칭한다)를 나타낸다. 본 실시형태에 있어서의 리얼타임 화상 패스는, 스캐너부(110)로부터 RAM(270)에 화상 데이터의 입력이 개시되어 RAM(270)에 화상 데이터를 전송하는 패스와, RAM(270)에 격납된 화상 데이터를 프린터부(140)에 전송하는 패스를 포함한다.
스캐너부(110)는 원고 화상을 판독하여, 일단 판독을 개시하면 도중에 판독을 정지할 수 없다. 따라서, 스캐너부(110)로부터 콘트롤러부(120)에 화상 데이터의 입력이 개시되면, 콘트롤러부(120)는 어떤 일정량의 화상 데이터를 RAM(270)에 멈추지 않고 계속해서 전송할 필요가 있다. 한편, 프린터부(140)는 일단 프린트를 개시하면 도중에 정지할 수 없다. 따라서, 콘트롤러부(120)가 화상 데이터를 프린터부(140)에 출력 개시하면, 콘트롤러부(120)로부터 일정량의 화상 데이터를 항상 RAM(270)에 판독하여 프린터부(140)에 출력할 필요가 있다. 이렇게, 어떤 일정 시간에서 결정된 화상 데이터 전송을 반드시 계속해서 행할 필요가 있는 패스가 리얼타임 화상 패스로서의 역할을 한다.
도 3a 매지 도 3e를 참조하여, 본 실시형태 있어서의 화상 패스의 예와, 본 실시형태에 있어서의 RAM(270) 대한 데이터 전송 액세스 경합시의 화상 전송 제어에 대해 설명한다. 더욱 구체적으로는, 데이터 전송 액세스 경합시에 메모리 액세스가 혼잡하여, RAM(270)의 사용 메모리 대역이 RAM(270)의 실질적인 전송 대역을 거의 초과하는 경우에 화상 데이터 전송의 억제방법에 대해 설명한다.
도 3a는, SEND 잡을 실행할 경우의 화상 패스의 예이며, 이들 패스는 실선의 화살표로 표시된다. SEND 잡은, 스캐너부(110)로부터 읽어낸 화상 데이터를 압축하고, 네트워크(150) 상에 접속되는 PC나 서버(미도시)에 전송하는 잡이다. T1에서, 스캐너부(110)로부터 읽어낸 화상 데이터가 RAM(270)에 스풀된다. 이어서, T2에서, T1에서 스풀한 화상 데이터가 RAM(270)로부터 압축 처리부(254)에 전송되어 JPEG 등의 화상압축이 행해지고, T3에서 압축한 압축 화상 데이터가 압축 처리부(254)로부터 RAM(270)에 스풀된다. 그후, T4에서, T3에서 스풀한 압축 화상 데이터가 RAM(270)으로부터 네트워크 IF(220)를 거쳐 네트워크 상에 전송된다.
도 3b는, PDL_PRINT 잡을 실행할 경우의 화상 패스의 예이며, 화상 패스는 파선의 화살표로 표시된다. PDL_PRINT 잡은, 네트워크(150) 상에 접속되는 PC(미도시)으로부터, 프린트 처리를 행하기 위한 인쇄 데이터를 수신하고, 데이터를 프린터부(140)에 출력하여 인쇄하는 잡이다. T10에서, 네트워크로부터 PDL 데이터가 네트워크 IF(220)를 거쳐 수신되어, RAM(270)에 스풀 된다. 이어서, T11에서, T10에서 스풀된 PDL 데이터가 RAM(270)로부터 RIP 처리부(253)에 전송되어 렌더링 처리가 행해지고, T12에서 화상 데이터가 RIP 처리부(253)로부터 RAM(270)에 스풀된다.
다음에, T13에서, T12에서 스풀된 화상 데이터가 RAM(270)로부터 압축 처리부(254)에 전송되어 JBIG 등의 화상압축이 행해지고, T14에서 압축 화상 데이터가 압축 처리부(254)로부터 RAM(270)에 스풀된다. 이어서, T15에서, T14에서 스풀된 압축 화상 데이터가 RAM(270)으로부터 신장 처리부(255)에 전송되어 화상 신장이 행해지고, T16서 신장한 화상 데이터가 신장 처리부(255)로부터 RAM(270)에 스풀된다. T17에서, T16에서 스풀된 화상 데이터가 RAM(270)로부터 판독되어 프린터부(140)에 출력된다.
도 3c는, 상기한 도 3a와 도 3b에 나타내는 SEND 잡과 PDL_PRINT 잡이 동시에 실행되었을 경우의 화상 패스의 예다. 화상 패스는 도 3a 및 도 3b를 참조하여 설명하였기 때문에 설명을 생략한다. 이와 같이 SEND 잡과 PDL_PRINT 잡이 경합했을 경우에는, 당연히 동작하는 화상 패스도 증가하여, RAM(270)에의 데이터 전송량이 증대, 즉 사용 메모리 대역이 증대한다.
RAM(270)의 사용 메모리 대역이 증대하여 RAM(270)의 가능한 전송 대역을 상회하면, 리얼타임 화상 패스의 스캔 화상 패스(T1)와 프린트 화상 패스(T17)가 필요한 전송 대역을 만족시킬 수 없게 된다. 이러한 상황에서는, 콘트롤러부(120)가 시스템으로서는 파탄해 버린다. 따라서, 이러한 상황을 회피하기 위해서, 본실시형태에서는, 도 3d에 나타낸 것과 같이, RAM(270)에 있어서의 사용 메모리 대역이RAM(270)의 가능한 전송 대역을 거의 상회하는 경우에는, 비리얼타임 화상 패스의 데이터 전송을 일시 정지하도록 제어를 행한다. 구체적으로는, CPU(200)가 대역 모니터(280)를 사용하여 DMAC 241 내지 245를 제어함으로써 이것이 실현한다. 이렇게 제어함으로써, 콘트롤러부(120)가 시스템으로서 파탄하지 않도록 보증한다.
도 3e에 나타낸 것과 같이, RAM(270)의 가능한 전송 대역이 어느 정도 높을 경우에는, 비리얼타임 화상 패스의 일부만 RAM(270)에 의해 액세스되도록 CPU(200)에 의해 제어하는 것도 가능하다. 본실시형태에서는, 리얼타임 화상 패스의 필요 전송 대역은 보증하면서, SEND 잡을 가능한 한 우선해서 처리할 경우를 상정한 동작이다. 그렇지만, 본 발명은 이것에 한정되지 않고, 장치의 사양, 설정 등에 따라 다른 처리를 우선해서 처리하도록 제어해도 된다.
<전송 대역>
다음에, 도 4a 내지 도 4c를 참조하여, 도 3a 내지 도 3e를 참조하여 설명한 RAM(270)의 가능한 전송 대역, 및, 스캔 화상 패스(T1)와 프린트 화상 패스(T17)의 필요 대역의 상세에 대해 설명한다.
도 4a는 RAM(270)의 가능한 전송 대역(메모리 대역)을 나타낸다. 산출 방법은 이하와 같이 주어진다:
메모리 대역[MB/s]=메모리 동작 주파수[MHz]*메모리 버스 폭[bit]*메모리 효율[%]/8 …(1)
여기에서, 메모리 동작 주파수는 RAM(270)의 동작 주파수이고, 메모리 버스 폭은 MEMC(260)과 RAM(270) 사이의 데이터 전송신호의 버스 폭의 비트 수이고, 메모리 효율은 실제의 MEMC(260)과 RAM(270) 사이의 전송 효율이다. 전송 효율은, RAM(270)에 대한 액세스 패턴에 의해 변화한다.
도 4b는 스캔 화상 패스(도 3a의 T1)의 필요 대역을 나타낸다. 산출 방법은 이하와 같이 주어진다:
스캔 화상 패스 필요 대역=(페이지당의 화소수*컴포넌트당의 비트 폭* 컴포넌트 수)*(ipm/60)*(1/1-화상 전송 이외의 비율)/8 …(2)
여기에서, 페이지당의 화소수는, 스캔 대상이 되는 원고의 페이지당의 화소수다. 예를 들면, 600[dpi]의 A4 사이즈의 화소수는 약 35[Mpixel]이 된다. 컴포넌트(component) 대해서는 예를 들어 설명한다. 예를 들면, 스캔 처리부(250)에 의해 RAM(270)에 전송하는 화상 데이터가 RGB 화상이고 색상당의 계조가 256이면, 컴포넌트당의 비트 폭은 8비트 폭이며, 컴포넌트 수는 3색이 존재하기 때문에 3이 된다. 이와 달리, 스캔 처리부(250)가 출력하는 화상 데이터의 계조가 1,024이면, 컴포넌트당의 비트 폭은 10bit가 된다. 더구나, RGB의 화상 데이터 이외에 문자/사진 등의 화상 식별 정보를 출력하는 경우에는, RGB*화상 식별 정보에서 컴포넌트 수는 4가 된다. ipm은 스캐너부(110)의 판독 성능을 나타내고, 분당 몇매의 원고를 스캐너부(110)가 스캔해서 판독할 수 있는지를 나타낸다. 화상 전송 이외의 비율은, 스캐너부(110)로부터 화상이 입력될 경우의 실제로 화상이 전송되고 있는 시간 이외의 시간의 비율을 나타낸다.
도 4c는 프린트 화상 패스(도 3b의 T17)의 필요 대역을 나타낸다. 산출 방법은 이하와 같이 주어진다:
프린트 화상 패스 필요 대역=(페이지당의 화소수*컴포넌트당의 비트 폭* 컴포넌트 수)*(ppm/60)*(1/1-화상 전송 이외의 비율)/8 …(3)
식(2)와의 산출 방법의 차이는 ipm과 ppm 뿐이며, ppm은 분당 프린트 가능한 시트(기록매체)의 수를 나타낸다. 그 밖의 변수는 식 (2)와 같기 때문에, 설명을 생략한다.
이렇게, RAM(270)은, 화상 형성장치(100)의 스캔 판독 속도 및 프린트 출력 속도를 적어도 보증하고, CPU 등이 최저한 동작가능한 메모리 대역을 갖는 메모리를 선택할 필요가 있다.
구체적으로 도 4a 내지 도 4c의 예를 사용하여, 스캔 성능이 도 4b의 스캔 대역 예 2를 사용하고 프린트 성능이 도 4c의 프린트 대역 예 4를 사용하는 것으로 가정하여 설명한다. 이 경우, 스캔 처리의 필요 대역인 233[MB/s]와 프린트 처리의 필요 대역인 933[MB/s]를 합쳐서 얻어진 1166[MB/s]가 메모리 대역으로서 최저한 필요하게 된다. 더욱 상세하게는, CPU(200) 등이 적어도 동작할 수 있는 대역을 최저한 보증할 필요가 있기 때문에, 메모리 대역으로서 1166+α[MB/s]가 필요하게 된다. α는 CPU(200)이 사용하는 메모리 대역이다.
따라서, 콘트롤러부(120)가 스캔 처리와 프린트 처리를 동시에 동작 가능하한 경우에는, 도 4a에 나타내는 메모리 대역 예 1의 메모리 동작 주파수가 1066[MHz]인 메모리가 1066[MB/s] 만 출력하므로, 선택할 수 없다. 따라서, 본 실시형태에 있어서는, 적어도 도 4a의 메모리 대역 예 2의 메모리 동작 주파수가 1866[MHz]이고 1866[MB/s]의 성능을 갖는 메모리를 선택할 필요가 있다. 여분의 대역을 비리얼타임 화상 패스에 할당 가능하여, 보다 동작 주파수가 빠른 메모리를 선택하면, 비리얼타임 화상 패스도 동작시킬 수 있을 가능성이 높아진다.
이하에서는, 도 3d에 나타내는 동작을 실현하기 위한 구성 및 플로우에 대해 상세하게 설명한다.
<대역 모니터의 구성>
다음에, 도 5를 참조하여, 본 실시형태에 따른 대역 모니터(280)의 구성 예에 대해 설명한다. 내부 블록 각각에 대해 상세하게 설명한다. 대역 모니터(280)는, 대역 계산부(300), 대역 임계값 설정부 310 및 311, 및 대역 임계값 검지부 320 및 321을 구비한다.
대역 계산부(300)는, RAM(270)의 사용 메모리 대역을 측정하기 위해서 사용되는 것이다. 구체적으로는, 대역 계산부(300)는, 버스 290, 291, 292, 293의 데이터 전송을 모니터하고, RAM(270)의 현재의 사용 메모리 대역을 산출한다. 대역 계산부(300)가 산출하는 사용 메모리 대역은 CPU(200)로부터 판독 가능하다. 또한, 대역 계산부(300)는, 산출한 사용 메모리 대역을 신호선을 거쳐 대역 임계값 검지부 320 및 321에 출력한다. 이때, 도 5에서는, 버스 290 내지 293을 개념적으로 화살표로 나타내고 있다. 이것은 대역 모니터(280)가 버스 290 내지 293을 모니터하여, 정보를 취득하고 있는 것을 나타낸다.
또한, 도 5에서는, 대역 계산부(300)로부터 각 DMAC에 산출한 사용 메모리 대역을 출력하고 있다. 이것은, 후술하는 제2 실시형태에 있어서의 구성이기 때문에, 여기에서는 설명은 생략한다.
대역 임계값 설정부 310 및 311은, CPU(200)에 의해 대역의 임계값을 설정하는 것이 가능하다. 대역 임계값 설정부 310 및 311에서 설정된 임계값은, 대역 계산부(300)에 의해 계측된 RAM(270)의 현재의 사용 메모리 대역과의 비교에 사용된다.
대역 임계값 검지부 320 및 321은 대역 임계값 설정부 310 및 311에서 설정된 임계값과, 대역 계산부(300)가 산출하는 현재의 사용 메모리 대역을 비교하여, 비교 결과를 CPU(200)에 통지한다. 통지 조건은 CPU(200)로부터 설정가능하고, 대역 계산부(300)가 산출한 사용 메모리 대역이 대역 임계값 설정부 310 및 311에서 설정된 임계값을 초과하고 있을 경우와, 사용 메모리 대역이 대역 임계값 설정부 310 및 311에서 설정된 임계값을 하회할 경우 중 한개로 조건 설정이 가능하다. 이 대역 모니터(280)에 의해, CPU(200)은 RAM(270)의 현재의 사용 메모리 대역을 알 수 있다. 이때, 본실시형태에서는, 대역 임계값 설정부 및 대역 임계값 검지부는 2개만 설치하고 있다. 그러나, 복수의 조건을 만들고 싶은 경우에는, 3개 이상의 대역 임계값 설정부 및 3개 이상의 대역 임계값 검지부를 설치하는 구성을 채용해도 된다.
<DMAC의 구성 예>
다음에, 도 6을 참조하여, 본 실시형태에 따른 DMAC 241 내지 245의 구성 예에 대해 설명한다. 내부 블록 각각에 대해 상세하게 설명한다. DMAC 241 내지 245 은 모두 CPU(200)에 의해 제어된다. DMAC 241 내지 245는, 각각 송신 버퍼(400), WRITE_DMAC(410), 수신 버퍼(420), READ_DMAC(430), 및 전송 허가 설정부(450)를 구비한다.
송신 버퍼(400)와 WRITE_DMAC(410)는, 각 화상처리부로부터 RAM(270)에 데이터를 전송(RAM(270)에 기록)할 경우에 사용된다. 수신 버퍼(420)와 READ_DMAC(430)는, RAM(270)으로부터 각 화상처리부에 데이터를 전송(RAM(270)으로부터 판독)할 경우에 사용된다.
송신 버퍼(400)는, 각 화상처리부로부터 입력되는 데이터를 일시적으로 유지하는 버퍼다. WRITE_DMAC(410)은 RAM(270)에 데이터를 기록하기 위한 데이터 전송을 행하는 콘트롤러다. WRITE_DMAC(410)은, 버스트 전송을 포함하여, 한번에 전송할 데이터가 송신 버퍼(400)에 격납되어 있는지 확인하여, 데이터가 격납되어 있으면 화상 데이터를 버스 294 내지 298에 전송한다.
수신 버퍼(420)는, READ_DMAC(430)로부터 입력되는 데이터를 일시적으로 유지하는 버퍼다. 수신 버퍼(420)에 데이터가 유지되면, 각 화상처리부에 데이터의 전송을 행한다. READ_DMAC(430)은, 수신 버퍼(420)에, 버스트 전송 데이터를 포함하여 한번에 수신할 데이터를 격납하기 위한 빈 공간이 있는지를 확인하고, 빈 공간이 있을 경우에 판독 요구를 버스 294 내지 298에 출력하여, 화상 데이터를 수신한다.
송 허가 설정부(450)는, WRITE_DMAC(410) 및 READ)_DMAC(430)의 데이터 전송을 행할 수 있는 상태를 설정하거나, 데이터 전송을 정지시키는 제어를 행하기 위한 설정부이고, CPU(200)에 의해 설정된다. WRITE_DMAC(410) 및 READ_DMAC(430)은, 전송 허가 설정부(450)가 출력하는 Enable 신호가 허가인 경우에는 데이터 전송 리퀘스트를 할 수 있다. 한편, Enable 신호가 정지인 경우에는, WRITE_DMAC(410) 및 READ_DMAC(430)은 데이터 전송 리퀘스트를 할 수 없다. 예를 들면, 버스 294 내지 298은 본 실시형태에 있어서는 AXI_BUS이므로, 라이트 어드레스 채널 및 리드 어드레스 채널로부터 VALID 신호를 어서트하지 않도록 제어된다.
<처리 플로우>
다음에, 도 7을 참조하여, 본 실시형태에 있어서의 메모리의 사용 메모리 대역에 따른 대역 억제 방법을 제어하는 처리 시퀀스에 대해 설명한다. 이하에서 설명하는 처리는, 예를 들면, CPU(200)이 ROM(211)에 격납되어 있는 제어 프로그램을 RAM(270)에 판독해서 실행함으로써 실현된다.
스텝 S101에서, CPU(200)은, 대역 모니터(280)에서 감시하고 있는 사용 메모리 대역이 임계값 이상으로 되어 있지 않은지를 판단한다. 사용 메모리 대역이 임계값 이상으로 되어 있지 않는 경우에는, 스텝 S101의 판단을 반복하여 행한다. 사용 메모리 대역이 임계값 이상이 된 경우에는, 스텝 S102로 처리를 진행한다. 사용 메모리 대역이 임계값 이상이 되는지의 판단 방법은, 대역 모니터(280) 내의 대역 임계값 검지부 320으로부터의 통지로 검지할 수 있다. 이 임계값은, 도 4a에 나타낸 메모리 대역이며, 대역 임계값 설정부 310 및 311에 미리 설정되어 있는 것이다.
스텝 S102에서, CPU(200)은, 사용 메모리 대역이 임계값 이상으로 되었기 때문에, 낮은 우선도의 처리용인 비리얼타임 화상 패스에서 사용되는 DMAC 241 내지 245의 전송 허가 설정부(450)에 대해 정지 설정을 행한다. 해당 정지 설정에 의해, DMAC 241 내지 245는 데이터 전송 리퀘스트를 하지 않도록 동작하고, RAM(270)의 사용 메모리 대역이 줄어들어, 도 4a에서 설명한 메모리 대역을 넘지 않도록 제어하는 것이 가능해 진다.
스텝 S103에서, CPU(200)은, 대역 모니터(280)에서 감시하고 있는 사용 메모리 대역이 임계값 이하로 되어 있는지를 판단한다. 임계값 이하로 되어 있지 않는 경우에는, 스텝 S103의 판단을 반복하여 행한다. 사용 메모리 대역이 임계값 이하로 된 경우에는 스텝 S104로 처리를 진행한다. 사용 메모리 대역이 임계값 이하가 되는지 아닌지의 판단 방법은, 대역 모니터(280) 내부의 대역 임계값 검지부 321로부터의 통지에 의해 검지한다.
스텝 S104에서, CPU(200)은, 사용 메모리 대역이 임계값 이하로 되었기 때문에, 비리얼타임 화상 패스에서 사용되는 DMAC 241 내지 245의 전송 허가 설정부(450)에 대해 허가 설정을 행한다. 해당 허가 설정에 의해, DMAC 241 내지 245는 데이터 전송 리퀘스트를 할 수 있다. 즉, 여기에서는, 스텝 S102에서 행한 메모리에 대한 액세스 제한을 해제하고 있다.
예를 들면, 대역 임계값 설정부 311에 설정하는 값을 도 4a에 기재된 메모리 대역보다 약간 작은 값을 설정한다. 이 경우, 스텝 S102에서 DMAC 241 내지 245의 데이터 전송이 정지된 직후 스텝 S103에서 사용 메모리 대역이 임계값 이하가 되고, 스텝 S104에서 DMAC 241 내지 245가 데이터 전송을 재개하는 처리를 반복한다. 이와 달리, 대역 임계값 설정부 311에 설정하는 값을 도 4a에 기재된 메모리 대역보다 훨씬 작은 값으로 설정한다. 이 경우, 대역 임계값 설정부 311에 설정하는 값을 도 4a에 기재된 메모리 대역보다 약간 작은 값으로 설정한 경우와 마찬가지로, 번번하게 전송 허가 설정부(450)의 설정을 행하는 동작을 행할 필요가 없다.
본 실시형태는 단지 2개의 임계값으로 실현하고 있다. 그러나, 도 5를 참조하여 설명한 것과 같이, 대역 임계값 설정부 310 및 대역 임계값 검지부 320을 복수 설치하는 것도 가능하다. 복수의 임계값을 준비해 둠으로써, 각각의 임계값에 따라 각 DMAC(241 내지 245)을 정지/재개하도록 CPU(200)이 제어함으로써, 도 3)에 기재된 동작을 실현하는 것이 가능해 진다. 이 변형예는, 후술하는 제2 및 제3 실시형태에도 적용가능하다.
더욱 구체적으로 예를 들어 설명한다. 예를 들면, 3개의 대역 임계값 설정부 310을 설치하고, 각각 1866[MB/s]를 초과한 값, 1500[MB/s]를 하회한 값, 1200[MB/s]를 하회한 값의 3개의 임계값을 설정한다. 각 DMAC 241 내지 245가 스텝 S101에서 검출하는 임계값은 1866[MB/s]로 공통이다. 한편, 스텝 S103에서 검출하는 임계값으로서, DMAC 244에 대해서는 1500[MB/s]를 사용하고, DMAC 241, 242, 243, 245에 대해서는 1200[MB/s]를 사용한다.
이 경우, 도 3c의 상태가 설정되면, 우선 1866[MB/s]를 초과하므로, 도 3d의 상태가 설정되어, DMAC 241 내지 245가 모두 일시적으로 정지한다. 이 상태가 설정되면, 사용 메모리 대역이 곧 적어지고, 그후, 1500[MB/s]를 하회한다. 이 상태가 설정되면, DMAC 244 만 동작 가능해 진다. 이 상태에서 값이 1200[MB/s]를 하회하면, 다른 DMAC 241 내지 243과 245도 동작을 개시한다. 값이 1200[MB/s]를 하회하지 않는 경우에는, 도 3e의 상태가 유지되는 상황이 얻어진다.
이때, 변형예로서, 각 DMAC 처리를 정지 또는 재개하는 메모리의 사용 메모리 대역을 검지하기 위한 대역 임계값 설정부 310 및 대역 임계값 검지부 320을 구비하고, 각 DMAC마다 제어할 수 있는 설정값을 설정해도 된다. 이에 따라, 각 DMAC 241 내지 245에 우선도가 부여되는 것처럼 동작시키는 것이 가능하다. 이 변형예는, 후술하는 제2 및 제3 실시형태에도 적용가능하다.
이상에서 설명한 바와 같이, 본 실시형태에 따른 메모리 액세스 시스템은, 메모리와 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하고, 해당 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 CPU에 의해 판단한다. 또한, 이 메모리 액세스 시스템은, 상기한 CPU의 판단에 근거하여, 복수의 마스터 중 우선도가 낮은 마스터에 의한 메모리에 대한 액세스를 제한한다. 이렇게, 본실시형태에서는, RAM(270)에 의해 사용된 메모리 대역을 모니터하고, RAM(270)의 가능한 메모리 대역을 거의 넘을 때에만 비리얼타임 처리부로부터의 RAM(270)에의 메모리 액세스 요구를 발행하지 않도록 제어를 행한다. 본 실시형태에 따르면, RAM(270)의 사용가능한 대역을 최대한 사용하면서, 즉, 비리얼타임 처리부도 가능한 많이 사용가능한 상황을 확보하면서, 리얼타임 처리부의 전송 대역을 보증하는 것이 가능해 진다.
<제2 실시형태>
이하에서는, 본 발명의 제2 실시형태에 대해 설명한다. 상기 제1 실시형태는, RAM(270)의 사용 메모리 대역이 메모리 대역에 거의 도달하는 경우에, CPU(200)는 대역 모니터(280)에 의한 감시 결과를 통지받고, DMAC 241 내지 245를 제어함으로써, 리얼타임 화상 패스의 대역 보증을 행하였다. 상기 제1실시형태에서는, CPU(200)는, 메모리 대역이 임계값에 도달한 후 제어를 행하여, 최종적으로 DMAC 241 내지 245의 전송 허가 설정부(450)의 정지 설정을 행할 때까지 약간 시간이 걸린다. 그 약간의 시간 동안에, 메모리 대역의 임계값을 상회해 버릴 수도 있다. 따라서, 대역 임계값 설정부 310에 설정하는 임계값은 약간의 마진을 갖게 해서 설정할 필요가 있다.
한편, 본실시형태는, 상기 제1 실시형태와 다른 점으로서, DMAC 241 내지 245의 전송 허가 설정부(450)가 CPU(200)에 의해 설정되는 것이 아니고, DMAC 241 내지 245 내부의 하드웨어로 제어를 행한다. 하드웨어로 제어를 행함으로써, 즉시 전송 허가 설정부(450)의 정지 설정을 행할 수 있어, 메모리 대역의 상한까지 메모리 전송 대역을 사용하는 것이 가능해 진다. 그 때문에, 도 5에 나타낸 것과 같이, 본실시형태에서는, 대역 계산부(300)가 산출한 사용 메모리 대역이 각 DMAC 241 내지 245에 통지된다. DMAC 241 내지 245는, 통지된 사용 메모리 대역에 근거하여 각 마스터의 RAM(270)에 대한 액세스를 제어한다.
<DMAC의 구성>
도 8을 참조하여, 본 실시형태에 따른 DMAC 241 내지 245의 구성 예에 대해 설명한다. 내부 블록 각각에 대해 상세하게 설명한다. DMAC 241 내지 245는 모두 CPU(200)에 의해 제어된다. DMAC 241 내지 245는, 상기 제1 실시형태에서 설명한 도 6의 구성과 마찬가지로, 각각 송신 버퍼(400), WRITE_DMAC(410), 수신 버퍼(420), READ_DMAC(430), 및 전송 허가 설정부(450)를 구비한다. 본 실시형태에 따른 DMAC 241 내지 245는, 전송 허가 판정부(560), 및 임계값 설정부(561)를 더 구비한다.
송신 버퍼(400), WRITE_DMAC(410), 수신 버퍼(420), READ_DMAC(430)는 도 6을 참조하여 설명한 구성과 같기 때문에 설명을 생략한다. 이하에서는, 도 6에 나타낸 상기 제1실시형태와의 차분에 대해 주로 설명한다.
MEMC(260)과 각 DMAC 241 내지 245 사이에는, 대역 모니터(280)의 대역 계산부(300)가 사용 메모리 대역을 산출하기 위한 신호선이 접속된다. 임계값 설정부(561)는, CPU(200)에 의해 설정하는 것이 가능하고, 대역 계산부(300)가 산출하는 사용 메모리 대역과 비교하기 위한 임계값을 설정한다. 전송 허가 판정부(560)는, 임계값 설정부(561)의 값과 대역 계산부(300)가 산출하는 사용 메모리 대역을 비교하여, 사용 메모리 대역이 임계값 설정부(561)에 설정된 임계값 이상인 경우에는, 정지 설정을 행하는 것으로 판정한다. 한편, 사용 메모리 대역이 임계값 설정부(561)에 설정된 임계값 미만인 경우에는, 전송 허가 판정부(560)는 허가 설정을 행하는 것으로 판정한다. 해당 판정 결과는 전송 허가 설정부(450)에 통지된다.
전송 허가 설정부(450)는, 상기 제1실시형태와 같은 구성이지만, CPU(200)에 의해 제어되는 것이 아니고, 전송 허가 판정부(560)에 의한 판정 결과에 따라 제어되는 점만 다르다.
본실시형태에서는, 임계값 설정부(561)에는 어떤 임계값을 설정하고, 전송 허가 판정부(560)는 사용 메모리 대역이 그 임계값 이상인지 미만인지에 따라 전송 허가 설정부의 정지/허가 설정을 행하고 있다. 그렇지만, 상기 제1 실시형태와 마찬가지로, 사용 메모리 대역이 어떤 임계값을 넘었을 경우에 전송 정지 설정을 행하고, 사용 메모리 대역이 어떤 임계값을 하회한 경우에 전송 허가 설정을 행하는 구성을 채용해도 된다.
여기에서, 본 실시형태의 구성을 채용할 경우에 있어서, 도 3c 내지 도 3e에 나타내는 동작을 행하게 하기 위한 설정 예에 대해 설명한다. 예를 들면, 도 7의 흐름도의 설명과 같은 동작을 행하기 위한 설명을 행한다.
각 DMAC 241 내지 245의 임계값 설정부(561)에서 정지 설정을 행하는 임계값을 1866[MB/s]로 설정한다. DMAC 244 의 허가 설정 임계값에는 1500[MB/s]를 설정하고, DMAC 241, 242, 243, 245의 허가 설정 임계값에는 1200[MB/s]를 설정해 둔다. 이렇게 설정해 둠으로써, 도 3c 내지 도 3e에 나타내는 동작을 상기 제1 실시형태와 같이 행하는 것이 가능해 진다.
당연히 다른 설정값을 사용해도 된다. 예를 들면, DMAC 241, 242, 243, 245의 임계값 설정부(561)에서 정지 설정을 행하는 임계값을 1500[MB/s]로 설정하면, DMAC 240 및 DMAC 246이 동작하는 전송 대역이 보증되는 것은 물론이다. 더구나, 비리얼타임 화상 패스이지만, 우선적으로 처리하고 싶은 DMAC 244기 동작하는 비율을 증가시키는 것도 가능하다.
이상에서 설명한 바와 같이, 본 실시형태에 따른 메모리 액세스 시스템은, 메모리와 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하고, 해당 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 DMAC에 의해 판단한다. DMAC은, 해당 판단 결과에 근거하여, 복수의 마스터 중 우선도가 낮은 마스터에 의한 메모리에 대한 액세스를 제한한다. 이렇게, 본실시형태에서는, DMAC 241 내지 245의 전송 허가 설정부(450)를 DMAC 241 내지 245 내부의 하드웨어로서의 역할을 하는 전송 허가 판정부(560)가 행한다. 이에 따라, CPU(200)가 전송 허가 설정부(450)보다도 곧바로 전송 허가 설정부(450)의 정지 설정을 행하는 것이 가능해 진다. 따라서, 상기 제1 실시형태보다도, 더 많은 메모리 대역의 상한까지 메모리 전송 대역을 사용하는 것이 가능해진다.
<제3 실시형태>
이하에서는, 본 발명의 제3 실시형태에 대해 설명한다. 본 실시형태에서는, 도 3d에 나타낸 것과 같이, RAM(270)의 사용 메모리 대역이 RAM(270)의 가능한 전송 대역(메모리 대역)을 거의 상회하는 경우에는, 비리얼타임 화상 패스의 데이터 전송에 대한 사용 메모리 대역을 줄이기 위해 버스트 길이를 짧게 하도록 제어가 행해진다. 더욱 구체적으로는, CPU(200)이 대역 모니터(280)를 사용하여, DMAC 241 내지 245를 제어함으로써, 상기 제어를 실현한다. 도 3d에 있어서, 버스트 길이를 짧게 한 SEND 잡의 비리얼타임 화상 패스는 점선의 화살표로 표시되고, 버스트 길이를 짧게 한 PDL_PRINT 잡의 비리얼타임 화상 패스는 일점쇄선의 화살표로 표시된다. 이렇게 제어함으로써, 콘트롤러부(120)가 시스템으로서 파탄하지 않도록 보증할 수 있다.
<DMAC의 구성>
다음에, 도 9를 참조하여, 본 실시형태에 따른 DMAC 241 내지 245의 구성 예에 대해 설명한다. 내부 블록 각각에 대해 상세하게 설명한다. DMAC 241 내지 245는 모두 CPU(200)에 의해 제어된다. 여기에서는, 상기 제1 실시형태에서 설명한 구성과 다른 구성에 대해서만 설명한다.
본 실시형태에 따른 DMAC 241 내지 245는 각각, 도 6의 전송 허가 설정부(450)의 구성 대신에, 버스트 길이 설정부(480)를 구비한다. 버스트 길이 설정부(480)는, WRITE_DMAC(410) 및 READ_DMAC(430)의 데이터 전송시의 버스트 길이를 제어하기 위한 설정부이며, CPU(200)에 의해 설정된다. WRITE_DMAC(410) 및 READ_DMAC(430)은, 버스트 길이 설정부(480)가 출력하는 버스트 길이에 따라, 송신 버퍼(400)의 데이터의 기록 요구 및 수신 버퍼(420)에 대한 데이터의 판독 요구를 출력한다.
DMAC의 버스트 길이의 초기값은 설정가능한 최대 버스트 사이즈로 설정된다. 해당 최대 버스트 사이즈는, 버스트 길이 설정부(480)에 설정가능한 최대 버스트 사이즈, 또는 DMAC이 액세스하는 버퍼(261 내지 264 중 한 개), 송신 버퍼(400)와 수신 버퍼(420) 각각에 의해 격납될 수 있는 최대 버스트 사이즈로부터 결정된다.
<처리 시퀀스>
다음에, 도 10을 참조하여, 본 실시형태에 있어서의 메모리의 사용 메모리 대역에 따른 대역 억제 방법을 제어하는 처리 시퀀스에 대해 설명한다. 이하에서 설명하는 처리는, 예를 들면, CPU(200)이 ROM(211)에 격납되어 있는 제어 프로그램을 RAM(270)에 판독해서 실행함으로써 실현된다. 이때, 여기에서는, 상기 제1 실시형태에서 설명한 도 7의 제어와 다른 스텝만 설명한다. 즉, 처리 시퀀스에서는, 스텝 S102 및 스텝 S104 대신에, 스텝 S1001 및 스텝 S1002가 실행된다.
스텝 S1001에서, CPU(200)은, 사용 메모리 대역이 임계값 이상으로 되기 때문에, 비리얼타임 화상 패스에서 사용되는 DMAC 241 내지 245의 버스트 길이 설정부(480)에 대해 버스트 길이를 짧게 하는 변경 설정을 행한다. 해당 변경 설정에 의해, DMAC 241 내지 245는 데이터 전송 리퀘스트에 대한 데이터 전송량을 줄이도록 동작하고, RAM(270)의 사용 메모리 대역이 감소하여, 도 4a에 기재된 메모리 대역을 넘지 않도록 제어하는 것이 가능해 진다.
스텝 S103에서 사용 메모리 대역이 임계값 이하로 되었다고 CPU(200)가 판단하면, 스텝 S1002로 처리를 진행하여, 비리얼타임 화상 패스에서 사용되는 DMAC 241 내지 245의 버스트 길이 설정부(480)에 대해 버스트 길이를 길게 하는 변경 설정을 행한다. 해당 변경 설정에 의해, DMAC 241 내지 245는 데이터 전송 리퀘스트에 대한 데이터 전송량을 증가하도록 동작하여, RAM(270)의 사용 메모리 대역을 증가시키는 것이 가능해 진다.
예를 들면, 대역 임계값 설정부 311에 설정하는 값을 도 4a에 기재된 메모리 대역보다 약간 작은 값으로 하여도 된다. 이 경우, 스텝 S1001에서 DMAC 241 내지 245의 데이터 전송이 정지한 직후 스텝 S103에서 사용 메모리 대역이 임계값 이하로 되고, 스텝 S1002에서 DMAC 241 내지 245가 데이터 전송을 재개하는 처리를 반복한다. 이와 달리, 대역 임계값 설정부 311에 설정하는 값을 도 4a에 기재된 메모리 대역보다 훨씬 작은 값으로 하여도 된다. 이 경우, 대역 임계값 설정부 311에 설정하는 값을 도 4a에 기재된 메모리 대역보다 약간 작은 값을 설정한 경우와 마찬가지로, 빈번하게 버스트 길이 설정부(480)의 설정을 행하는 동작을 행할 필요가 없어진다.
본 실시형태는 단지 2개의 임계값으로 실현된다. 그러나, 도 5를 참조하여 설명한 것과 같이, 대역 임계값 설정부 310 및 대역 임계값 검지부 320은 복수 구비하는 것도 가능하다. 복수의 임계값을 준비해 둠으로써, 각각의 임계값에 따라 각 DMAC 241 내지 245의 버스트 길이를 변경하도록 CPU(200)이 제어하여, 도 3e에 기재된 동작을 실현하는 것이 가능해 진다. 더욱 상세하게는, 대역 임계값 설정부 310을 3개 설치하고, 1866[MB/s]를 넘는 값, 1500[MB/s]를 하회하는 값과, 1200[MB/s]를 하회하는 값에 대한 3개의 임계값을 설정한다. 각 DMAC의 버스트 길이의 초기 설정값은 8이다. 각 DMAC 241 내지 245의 스텝 S101에서 검출하는 임계값은 1866[MB/s]로 공통이다. 스텝 S103에서 검출하는 임계값으로서, DMAC 244는 1500[MB/s] 및 1200[MB/s]를 사용하고, DMAC 241, 242, 243, 245는 1200[MB/s] 만을 사용한다.
이 경우, 도 3c의 상태가 설정되면, 우선 1866[MB/s]를 넘어 버리므로, 도 3d의 상태가 설정되어 DMAC 241 내지 245가 모두 짧은 버스트 길이(버스트 길이 2)로 변경된다. 이 상태가 설정되면, 곧 사용 메모리 대역이 줄어들고, 그후 1500[MB/s]를 하회한다. 이 상태가 설정되면, DMAC 244 만 긴 버스트 길이(버스트 길이 4)로 변경된다. 이 상태에서 값이 1200[MB/s]를 하회하면, 각 DMAC(241 내지 245)가 최대 버스트 길이(버스트 길이 8)로 변경된다. 값이 1200[MB/s]를 하회하지 않는 경우에는, 도 3e의 상태가 유지되는 상황이 얻어진다.
이렇게, 대역 임계값에 따라 버스트 길이를 단계적으로 변경함으로써, 대역에 따른 사용 메모리 대역의 제어가 가능해 진다. 본 실시형태에서는 일례를 기재하였다. 그러나, 각 DMAC의 버스트 길이를 변경하는 메모리의 사용 메모리 대역을 검출하기 위한 대역 임계값 설정부 310 및 대역 임계값 검지부 320을 설치하고, DMAC마다 제어할 수 있는 설정값을 설정해도 된다. 이에 따라, 각 DMAC 241 내지 245가 우선도가 부여된 것처럼 동작시키는 것이 가능해 진다.
<타이밍 차트>
다음에, 도 11aa, 도 11ab, 도 11ba 및 도 11bb을 참조하여, 리얼타임 처리에서의 SEND 잡의 기록 화상 데이터 전송 및 PDL_PRINT 잡의 판독 화상 데이터 전송과, 비리얼타임 처리에서의 기록 화상 데이터 전송이 동시에 발생했을 경우의 동작을 설명한다. 이때, DMAC 240 및 246과 DMAC 244는, 266MHz에서 동작하는 버스 폭 128bit의 버스에 접속되고, 각각 버스트 길이 8의 리퀘스트를 발행한다. RAM(270)은 533MHz의 양 엣지에서 데이터 전송이 행해지는 버스 폭 32bit의 RAM이다. 즉, 버스의 버스트 길이 1의 데이터는 RAM 클록의 4사이클에 의해 전송된다.
이하에서는, 비리얼타임 처리에서 버스트 길이를 짧게 변경하지 않을 경우와 버스트 길이를 짧게 변경했을 경우의 사용 메모리 대역에 대해 설명한다. 우선, 도 11aa 및 도 11ab를 참조하여, 비리얼타임 처리에서 버스트 길이를 짧게 하지 않을 경우의 동작에 대해 설명한다.
사이클 1에 있어서, DMAC 240, 246, 244가 버스 리퀘스트(ReqS0, ReqP0, ReqL0)를 발행한다. DMAC 240, 244가 기록하는 화상 데이터(DataS0, DataL0)는 사이클 3으로부터 사이클 10에 전송되어, 버퍼 261, 262에 기록된다. 한편, DMAC 246의 버스 리퀘스트(ReqP0)은 RAM(270)으로부터 판독 리퀘스트이기 때문에, 사이클 3으로부터 사이클 10에 RAM(270)으로부터 화상 데이터의 판독이 행해진다.
다음에, 사이클 12로부터 사이클 19에 있어서, 버퍼 261에 격납된 DMAC 240로부터의 기록 화상 데이터(DataS0)가 RAM(270)에 전송된다. 한편, RAM(270)으로부터 판독된 판독 화상 데이터(DataP0)가 DMAC 246에 전송된다.
사이클 21에서는, DMAC 240은, 버퍼 261의 화상 데이터(DataS0)가 RAM(270)에 기록되어 버퍼가 빈 공간을 갖기 때문에, 다음의 버스 리퀘스트(ReqS1)를 발행한다. 마찬가지로, DMAC 246은, 버스 리퀘스트(ReqP0)에 대한 판독 데이터(DataP0)의 판독이 완료했기 때문에, 다음의 버스 리퀘스트(ReqP1)를 발행한다.
사이클 21로부터 사이클 28에, 버퍼 262에 기록된 화상 데이터(DataL0)의 기록이 행해진다. 사이클 30에 있어서, DMAC 244은, 버퍼 262의 화상 데이터(DataL0)가 RAM(270)에 기록되어 버퍼가 빈 공간을 갖기 때문에, 다음의 버스 리퀘스트(ReqL1)를 발행한다.
이렇게, RAM(270)에의 화상 데이터의 전송이 순차적으로 행해진다. 리얼타임 처리인 DMAC 240, 246의 2회분의 버스 리퀘스트에 대한 화상 데이터의 전송은 사이클 46에 완료한다.
이어서, 도 11ba 및 도 11bb을 참조하여, 비리얼타임 처리에서 버스트 길이를 버스트 길이 2로 변경했을 경우의 동작에 대해 설명한다. DMAC 240, 246의 동작은 사이클 1로부터 사이클 21까지는 도 11aa 및 도 11ab와 같기 때문에 설명은 생략한다.
한편, DMAC 244는 버스트 길이 2를 갖도록 설정되기 때문에, 사이클 3으로부터 사이클 4에서 화상 데이터(DataL0)가 버퍼 262에 기록된다. 버퍼 262에 기록된 화상 데이터(DataL0)는, 사이클 21로부터 사이클 22에 RAM(270)에 기록된다.
DMAC 244로부터의 화상 데이터의 전송은 버스트 길이 2를 갖기 때문에, RAM(270)에의 화상 전송은 사이클 22에 해방된다. 따라서, 사이클 21에서 발행된 버스 리퀘스트(ReqP1)의 화상 데이터의 판독이 사이클 24로부터 사이클 31에 행해지고, 사이클 33으로부터 사이클 40에 DMAC 240로부터의 화상 데이터(DataS1)의 기록이 행해진다.
이렇게, 비리얼타임 처리인 DMAC 244에 있어서의 버스트 길이를 버스트 길이 2로 변경했을 경우, 리얼타임 처리인 DMAC 240, 246의 2회분의 버스 리퀘스트에 대한 화상 데이터의 전송이 사이클 40에 완료한다. 이때, 여기에서는, 리얼타임 처리가 버스트 길이 8을 갖고, 비리얼타임 처리가 버스트 길이 2를 갖는 일례를 기재했다. 그렇지만, 본 발명은 이것에 한정되지 않는다. 리얼타임 처리의 버스트 길이를 더 길게 하거나, 비리얼타임 처리의 버스트 길이를 더 짧게 함으로써, 리얼타임 처리에 할당되는 대역을 증가시키는 것이 가능하다.
이상에서 설명한 바와 같이, 본 실시형태에 따르면, RAM(270)에 의해 사용되고 있는 사용 메모리 대역을 모니터하고, RAM(270)의 가능한 메모리 대역을 거의 넘는 경우에만 비리얼타임 처리부로부터 RAM(270)에 대한 메모리 액세스 요구에 대한 사용 메모리 대역을 감소시킨다. 이에 따라, RAM(270)의 사용가능한 대역을 최대한 사용하면서, 즉, 비리얼타임 처리부도 가능한 한 많이 사용할 수 있는 상황을 확보하면서, 리얼타임 처리부의 전송 대역을 보증하는 것이 가능해 진다. 이때, 본 실시형태는, 상기 제1 및 제2 실시형태와 각각 조합하여 적용하는 것이 가능하다. 즉, CPU(200) 또는 각 DMAC가 메모리 액세스 요구에 대한 사용 메모리 대역을 낮추는 판정을 행해도 된다.
기타 실시형태
본 발명의 실시형태는, 본 발명의 전술한 실시형태(들)의 1개 이상의 기능을 수행하기 위해 기억매체('비일시적인 컴퓨터 판독가능한 기억매체'로서 더 상세히 언급해도 된다)에 기록된 컴퓨터 실행가능한 명령(예를 들어, 1개 이상의 프로그램)을 판독하여 실행하거나 및/또는 전술한 실시예(들)의 1개 이상의 기능을 수행하는 1개 이상의 회로(예를 들어, 주문형 반도체 회로(ASIC)를 포함하는 시스템 또는 장치의 컴퓨터나, 예를 들면, 전술한 실시형태(들)의 1개 이상의 기능을 수행하기 위해 기억매체로부터 컴퓨터 실행가능한 명령을 판독하여 실행함으로써, 시스템 또는 장치의 컴퓨터에 의해 수행되는 방법에 의해 구현될 수도 있다. 컴퓨터는, 1개 이상의 중앙처리장치(CPU), 마이크로 처리장치(MPU) 또는 기타 회로를 구비하고, 별개의 컴퓨터들의 네트워크 또는 별개의 컴퓨터 프로세서들을 구비해도 된다. 컴퓨터 실행가능한 명령은, 예를 들어, 기억매체의 네트워크로부터 컴퓨터로 주어져도 된다. 기록매체는, 예를 들면, 1개 이상의 하드디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 분산 컴퓨팅 시스템의 스토리지, 광 디스크(콤팩트 디스크(CD), 디지털 다기능 디스크(DVD), 또는 블루레이 디스크(BD)TM 등), 플래시 메모리소자, 메모리 카드 등을 구비해도 된다.
본 발명은, 상기한 실시형태의 1개 이상의 기능을 실현하는 프로그램을, 네트워크 또는 기억매체를 개입하여 시스템 혹은 장치에 공급하고, 그 시스템 혹은 장치의 컴퓨터에 있어서 1개 이상의 프로세서가 프로그램을 읽어 실행하는 처리에서도 실행가능하다. 또한, 1개 이상의 기능을 실현하는 회로(예를 들어, ASIC)에 의해서도 실행가능하다.
예시적인 실시형태들을 참조하여 본 발명을 설명하였지만, 본 발명이 이러한 실시형태에 한정되지 않는다는 것은 자명하다. 이하의 청구범위의 보호범위는 가장 넓게 해석되어 모든 변형, 동등물 구조 및 기능을 포괄하여야 한다.

Claims (13)

  1. 메모리와,
    상기 메모리에 액세스하는 복수의 마스터와,
    상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하고, 감시된 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하는 프로세서와,
    상기 프로세서에 의해 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단되면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 콘트롤러를 구비한 메모리 액세스 시스템.
  2. 제 1항에 있어서,
    상기 프로세서는, 상기 메모리 콘트롤러가 상기 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한한 후, 상기 사용 메모리 대역이 상기 제1 임계값보다 낮은 제2 임계값 이하인지 아닌지를 더 판단하고,
    상기 메모리 콘트롤러는, 상기 프로세서에 의해 상기 사용 메모리 대역이 상기 제2의 임계값 이하라고 판단되면, 상기 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스 제한을 해제하는 메모리 액세스 시스템.
  3. 제 1항에 있어서,
    상기 메모리 콘트롤러는, 상기 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 정지시킴으로써 액세스를 제한하는 메모리 액세스 시스템.
  4. 제 1항에 있어서,
    상기 메모리 콘트롤러는, 상기 우선도가 낮은 마스터가 상기 메모리에 액세스할 때의 버스트 길이를 짧게 함으로써 액세스를 제한하는 메모리 액세스 시스템.
  5. 제 1항에 있어서,
    상기 우선도가 낮은 마스터는, 비리얼타임에서의 상기 메모리에 대한 액세스에 의한 데이터 전송을 실행하는 마스터이고,
    우선도가 높은 마스터는, 리얼타임에서의 상기 메모리에 대한 액세스에 의한 데이터 전송을 실행하는 마스터인 메모리 액세스 시스템.
  6. 제 1항에 있어서,
    상기 복수의 마스터 각각에 대하여 상기 제1 임계값이 설정되고,
    상기 메모리 콘트롤러는, 각각의 마스터에 할당된 상기 제1 임계값에 근거하여, 마스터에 의한 메모리에 대한 액세스를 제한하는 메모리 액세스 시스템.
  7. 제 1항에 있어서,
    상기 메모리 콘트롤러는 DMA(Direct Memory Access) 콘트롤러인 메모리 액세스 시스템.
  8. 메모리와,
    상기 메모리에 액세스하는 복수의 마스터와,
    상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하는 프로세서와,
    상기 프로세서에 의해 감시된 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하여, 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단하면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 콘트롤러를 구비한 메모리 액세스 시스템.
  9. 제 8항에 있어서,
    상기 메모리 콘트롤러는, 상기 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한한 후, 상기 사용 메모리 대역이 상기 제1 임계값보다 낮은 제2 임계값 이하인지 아닌지를 판단하고, 상기 사용 메모리 대역이 상기 제2 임계값 이하라고 판단하면, 상기 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스 제한을 해제하는 메모리 액세스 시스템.
  10. 메모리와, 상기 메모리에 액세스하는 복수의 마스터를 구비한 메모리 액세스 시스템의 제어방법으로서,
    상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하는 단계와,
    상기 감시 단계에서 감시되고 있는 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하는 단계와,
    상기 판단 단계에서 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단되면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 액세스 제어를 실행하는 단계를 포함하는 메모리 액세스 시스템의 제어방법.
  11. 메모리와, 상기 메모리에 액세스하는 복수의 마스터를 구비한 메모리 액세스 시스템의 제어방법에 있어서의 각 단계를 컴퓨터에 실행시키기 위한 컴퓨터 프로그램을 기억하는 컴퓨터 판독가능한 기억매체로서,
    상기 제어방법은,
    상기 메모리와 상기 복수의 마스터 사이에서 사용되고 있는 메모리 대역의 합계를 나타내는 사용 메모리 대역을 감시하는 단계와,
    상기 감시 단계에서 감시되고 있는 상기 사용 메모리 대역이 제1 임계값 이상인지 아닌지를 판단하는 단계와,
    상기 판단 단계에서 상기 사용 메모리 대역이 상기 제1 임계값 이상이라고 판단되면, 상기 복수의 마스터 중 우선도가 낮은 마스터에 의한 상기 메모리에 대한 액세스를 제한하는 메모리 액세스 제어를 실행하는 단계를 실행하는 컴퓨터 판독가능한 기억매체.
  12. 청구항 1 내지 9 중 어느 한 항에 기재된 메모리 액세스 시스템과,
    화상처리를 실행하는 화상 처리부와,
    원고로부터 화상을 판독하는 스캐너와,
    기록매체에 화상을 형성하는 프린터를 구비한 화상 형성장치.
  13. 제 12항에 있어서,
    상기 화상 처리부에 관한 처리는 비리얼타임에서의 메모리에 대한 액세스에 의한 데이터 전송을 실행하고,
    상기 스캐너 및 상기 프린터에 관한 처리는, 리얼타임에서의 상기 메모리에 대한 액세스에 의한 데이터 전송을 실행하는 화상 형성장치.
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