JP2005182505A - データ転送制御装置および画像形成装置 - Google Patents

Abstract

【課題】 ＣＰＵ上のソフトウェアへの負荷が少なく、受信の終了を速やかにソフトウェアに知らせることが可能なデータ転送制御装置を提供する。
【解決手段】 データ転送制御装置(10)は、メモリ(11)、ＤＭＡコントローラ(12)、入力バッファ(13)、および入力インターフェース(14)より成る。入力バッファは、入力インターフェースを介して受信したデータをメモリにＤＭＡ転送し、データが最大のパケットサイズに満たないときは、受信の終了を示す割り込み信号(2)を発生する。ＤＭＡコントローラは、入力バッファからメモリへの転送回数が所定値に達したときに、その旨を示す割り込み信号(1)を発生し、また、転送から所定時間が経過した時点で、受信の終了を示す割り込み信号(3)を発生する。
【選択図】 図１

Description

本発明は、外部からのデータをバッファを介してメモリ等の記憶媒体に転送するデータ転送装置に関する。

他の装置から受信したデータをメモリに記憶する装置では、その装置内の種々のユニットでメモリを共用するために、受信したデータを入力バッファに一旦保持し、入力バッファからメモリに転送するようにしている。このデータ転送には、ＤＭＡ（Direct Memory Access）転送という制御方式が採用されることが多い。ＤＭＡ転送では、メモリへのアクセスを許可するＤＭＡコントローラを備え、メモリにアクセスしようとするユニットが、あらかじめＤＭＡコントローラに許可を求め、許可を得た上でメモリにアクセスする。

一般に、装置間では、大量のデータは分割して一定量ずつ送受される。装置間で一度に送受されるデータをパケットといい、パケットに含まれるデータの量をパケットサイズという。多くの場合パケットサイズは一定であるが、大量のデータを分割した最後のパケットは最大のパケットサイズに満たないことがあり、また、最大のパケットサイズに満たない少量のデータが１つのパケットとして送信されることもある。

したがって、受信側の装置では、一度に受信するデータの量が変動することになり、メモリへの入力バッファのアクセス時間（入力バッファからメモリへのデータ転送に要する時間）も変動する。このため、入力バッファからメモリへのデータ転送を画一的に行うことはできず、必ずしもデータ転送を効率よく行うことはできない。また、ＤＭＡコントローラは装置全体を制御するＣＰＵによって制御されるが、ＣＰＵは入力バッファのアクセス時間に応じてＤＭＡコントローラを調節しなければならず、ＣＰＵ上で動作するソフトウェアの負荷が大きくなっている。

入力バッファからメモリへのデータ転送の効率向上を目的として、ＤＭＡ転送を拡張したデータ転送制御方法も種々提案されている。例えば、特開２００１−３３１４４０号では、受信データを一定量ずつまとめてメモリに転送することが開示されている。この一定量のデータをバーストといい、バーストに含まれるデータの量をバーストサイズという。また、バーストサイズに満たないデータも転送できるようにするために、タイマを備えて、所定時間が経過した時点でバーストサイズに満たないデータを転送することが開示されている。
特開２００１−３３１４４０号公報

しかしながら、ＤＭＡ転送には以下の問題が残っている。ここでは、入力インターフェースによってデータを受信し、入力インターフェースから入力バッファにデータを転送し、入力バッファからさらにメモリにデータ転送する場合を例に取る。

ＤＭＡ転送を行う際には、ＣＰＵ（ソフトウェア）が、ＤＭＡ転送前に、ＤＭＡコントローラに対して転送先のデータ転送開始アドレス、転送回数等を設定する。一方、ＤＭＡコントローラは、設定された回数だけ入力バッファがデータ転送を行った時点で、その旨を知らせる割り込み信号を発生する。ＣＰＵは、転送元から転送先にデータが転送されている間は転送中であることを認識せず、ＤＭＡコントローラから割り込み信号を受信することにより、転送完了を検知する。つまり、ＣＰＵは、初期設定を行うだけで、転送そのものを認識することなく、転送の終了を知ることができる。これにより、データ転送の途中でＣＰＵに負荷をかけずに、高速で転送を行うことが可能になる。

しかし、特開２００１−３３１４４０号で課題として示されているように、ＤＭＡコントローラは転送回数をモニタしているにすぎないため、設定された回数に達するまでに他の装置からのデータ送信が終了してしまったときには、ＣＰＵに対する割り込みが発生せず、受信データが入力バッファに貯まったままで処理されない時間が生じてしまう。これを回避するためには、ＣＰＵがソフトウェアのタイマによって次のデータが来ないことを確認する等の処理が必要となり、ソフトウェアに対する負荷が大きくなる上、データが処理されない時間が非常に長くなって、装置全体としてのパフォーマンスの低下を招く。

特開２００１−３３１４４０号の技術では、バーストサイズに満たないデータについては、ハードウェアのタイマで経過時間を測定して、所定時間が経過した時点で転送を行うようにしているためソフトウェアへの負荷は軽減される。しかし、所定時間が経過するまではバーストサイズに満たないデータは転送されないことになり、やはりパフォーマンスが低下する。特に、バーストサイズに満たないデータを連続して受信した場合、この不都合は顕著になる。

また、この方法は、セントロニクスインターフェースのように、外部から一度に受信するデータの量がメモリに転送するバーストサイズを超えないような条件下で適用されるべきものであり、大量のパケット送信のように、一度に送信するデータの量がバーストサイズを超える可能性がある場合には、冗長な回路構成となってしまうおそれもある。

本発明は、このような問題点に鑑みてなされたもので、ソフトウェアへの負荷が少なく、受信の終了をソフトウェアに速やかに知らせることが可能なデータ転送制御装置を提供することを目的とする。また、他の機器からデータを受信してそのデータが表す画像をシートに形成する画像形成装置であって、処理効率に優れたものを提供することを目的とする。

上記目的を達成するために、本発明では、データを記憶する記憶部と、外部から一定量以下のデータを受信して、受信したデータを記憶部に転送するバッファ部と、記憶部へのデータの転送の許可をバッファ部に与える転送制御部より成るデータ転送制御装置において、バッファ部は、受信したデータの量を検出し、受信したデータの量が前記一定量のときは、転送制御部から転送の許可を得て受信したデータを記憶部に転送し、受信したデータの量が前記一定量に満たないときは、転送制御部から転送の許可を得て受信したデータを記憶部に転送するとともに、受信が終了したことを示す信号を出力し、転送制御部は、転送の許可をバッファ部に与えるごとに時間の測定を開始し、所定時間が経過した時点で、受信が終了したことを示す信号を出力するようにする。

このデータ転送制御装置では、バッファ部は、一定量に満たないデータ（パケット）を受信したときには、そのデータを記憶部に転送するだけでなく、受信が終了したことを示す信号を出力するから、ソフトウェアで受信の終了を検知する必要がない。したがって、ソフトウェアの負荷が軽減され、また、ソフトウェアは受信終了を速やかに知ることができる。

一方、外部から受けたデータが一定量（最大のパケットサイズ）のときは、バッファ部は、受信が終了したことを示す信号を出力しない。しかし、転送制御部が、転送の許可をバッファ部に与えてから所定時間が経過した時点で、受信が終了したことを示す信号を出力するため、バッファ部が最後に受信したデータが一定量のときでも、ソフトウェアで受信の終了を検知する必要がない。この場合、実際に受信が終了してからソフトウェアがそれを知るまでに、ある程度の時間（所定時間）が経過することになるが、外部から受信する最後のデータが一定量である頻度は低く、多くの場合、ソフトウェアはバッファ部からの信号で受信終了を知ることになるため、無駄な待ち時間は少ない。

前記目的を達成するために、本発明ではまた、他の機器からデータを受信して、受信したデータを画像としてシートに形成する画像形成装置において、上記のデータ転送制御装置を備えて、他の機器から受信したデータを一旦データ転送制御装置の記憶部に記憶するようにする。この画像形成装置では、データ転送制御装置の特徴により、ソフトウェアへの負荷が少なく、かつ、ソフトウェアが受信の終了を速やかに知ることができるため、処理効率が高くなる。

本発明のデータ転送制御装置では、受信したデータが一定量に満たないときは、バッファ部が、そのデータを最後のデータと判断して、受信の終了を示す信号を出力するため、受信の終了をソフトウェアで検出する必要がない。このため、ソフトウェアへの負荷を軽減することができ、また、ソフトウェアに受信の終了を速やかに知らせることができる。しかも、転送制御部が、転送の許可をバッファ部に与えてから所定時間が経過した時点で、受信が終了したことを示す信号を出力するため、バッファ部が最後に受信したデータが一定量のときでも、ソフトウェアに受信の終了を確実に知らせることができる。

また、本発明の画像形成装置は、他の機器から受信したデータを画像として形成する処理を、効率よく行うことが可能である。

以下、本発明の実施形態について図面を参照しながら説明する。第１の実施形態であるデータ転送制御装置１０の構成を図１に模式的に示す。データ転送制御装置１０は、メモリ１１、ＤＭＡコントローラ１２、入力バッファ１３、入力インターフェース（Ｉ／Ｆ）１４より成る。これらは、バス１５を介して相互に接続されている。バス１５には、データ転送制御装置１０を含む装置の他のユニット、例えば全体を制御するＣＰＵ１６も接続されている。

入力インターフェース１４は、通信ケーブル１４ａに接続されており、ケーブル１４ａを介してパーソナルコンピュータ等の外部の装置から送信されたデータを受信する。データはパケットとして送信され、パケットに含まれるデータの量すなわちパケットサイズには最大値が定められている。外部の装置は、多量のデータを送信するときは、複数のパケットに分割して送信する。入力インターフェース１４は、受信したデータ（パケット）を直ちに入力バッファ１３に転送する。

入力バッファ１３は、入力インターフェース１４から転送されたデータ（パケット）を分割して、一定量ずつ、すなわちバースト単位で、メモリ１１に転送する。ここでのバーストサイズは最大のパケットサイズの整数分の１である。入力バッファ１３は、データ（個々のバースト）の転送に先立って、メモリ１１へのアクセスの許可を求めるＤＭＡＲＥＱ信号をＤＭＡコントローラ１２に送信し、ＤＭＡコントローラ１２からメモリへのアクセスを許可するＤＭＡＡＣＫ信号を受信した上で、バーストを転送する。

入力バッファ１３は、レジスタ１３ａおよびカウンタ１３ｂを備えている。レジスタ１３ａは、入力インターフェース１４から転送されたデータ（パケット）を保持する。カウンタ１３ｂは、入力インターフェース１４から転送されたパケットのサイズ、すなわち、受信したパケットに含まれているデータの量を計測する。

ＤＭＡコントローラ１２は、ＤＭＡＲＥＱ信号を受けたときに、バス１５の使用状況を調べる。そして、バス１５が使用中でなければ直ちに、使用中であればその使用が終了した時点で、ＤＭＡＲＥＱ信号の送信元に、ＤＭＡＡＣＫ信号を送信する。

ＤＭＡコントローラ１２は、カウンタ１２ａおよびタイマ１２ｂを備えている。カウンタ１２ａは、入力バッファ１３に送信したＤＭＡＡＣＫ信号の数、すなわち入力バッファ１３がメモリ１１にデータを転送した回数を計測する。また、タイマ１２ｂは、一定周期のクロック信号を計測し、動作を開始してからの計測値が所定値に達した時点で、その旨を知らせる信号を出力する。

データ転送制御装置１０を含む装置の全体を制御するＣＰＵ１６は、ＤＭＡコントローラ１２も制御する。その制御には、ＤＭＡコントローラ１２が入力バッファ１３にメモリ１１へのアクセスを許可する回数の設定が含まれている。バーストサイズにこの回数を乗じた値は最大のパケットサイズの整数倍である。ＤＭＡコントローラ１２は、入力バッファ１３にメモリ１１へのアクセスを許可した回数がＣＰＵ１６によって設定された回数に達したとき、その旨を示す割り込み信号（図１の割り込み１）を発生する。

この割り込み信号を検出したＣＰＵ１６は、入力バッファ１３にメモリ１１へのアクセスを許可する回数を再度設定する。したがって、外部の装置から連続してデータ（パケット）が送信されてきても、それらのデータを順次メモリ１１に転送することができる。

外部の装置が大量のデータを複数のパケットに分割して送信するとき、最後のパケット以外のパケットのデータの量は一定（最大のパケットサイズ）になるが、最後のパケットのサイズは最大のパケットサイズに満たなくなることがある。また、外部の装置が、最大のパケットサイズに満たないデータを含むパケットのみを送信することもある。

入力バッファ１３は、入力インターフェース１４から転送されたデータ（パケット）の量が最大のパケットサイズのときも最大のパケットサイズに満たないときも、そのデータをメモリ１１に転送する。ただし、入力バッファ１３は、入力インターフェース１４から転送されたデータの量が最大のパケットサイズに満たないときには、そのデータを外部の装置が送信した最後のデータであるとして、受信が終了したことを示す割り込み信号（図１の割り込み２）を発生する。

この割り込み信号を検出することにより、ＣＰＵ１６は、受信の終了を速やかに知って、メモリ１１に転送されたデータの処理を遅滞なく開始することができる。

外部の装置から受信した最後のパケットが最大のパケットサイズの場合、入力バッファ１３は、そのデータをそれまでのデータと同様にメモリ１１に転送するが、その転送を含む転送回数が、ＣＰＵ１６がＤＭＡコントローラ１２に対して設定した転送回数に等しくなる可能性は低い。ＤＭＡコントローラ１２は、上述のように、入力バッファ１３がメモリ１１にデータを転送した回数がＣＰＵ１６によって設定された転送回数に等しくなった時点で割り込み信号（割り込み１）を発生するが、それまでは割り込み信号を発生しないから、ＣＰＵ１６は、受信の終了を知ることができず、ＣＰＵ１６を介して制御を行っているソフトウェアはそれまでに転送されたデータの処理を開始しないことになる。

データ転送制御装置１０では、このようなときでも、受信の終了をＣＰＵ１６上のソフトウェアに速やかに通知する機能を有する。この機能は、ＤＭＡコントローラ１２にタイマ１２ｂを備えたことで実現される。

具体的には、ＤＭＡコントローラ１２は、入力バッファ１３にＤＭＡＡＣＫ信号を送信するごとにタイマ１２ｂに動作を開始させ、タイマ１２ｂが所定時間の経過を知らせる信号を出力した時点で、受信が終了したことを示す割り込み信号（図１の割り込み３）を発生する。

この割り込み信号を検出することにより、ＣＰＵ１６は、受信の終了を知ることができる。多くの場合、外部の装置が送信する最後のパケットは最大のパケットサイズにはならず、ＣＰＵ１６は、ＤＭＡコントローラ１２が発生する割り込み信号（割り込み３）ではなく、入力バッファ１３が発生する割り込み信号（割り込み２）によって、受信の終了を知ることになる。したがって、無駄な待ち時間は少ない。

入力バッファ１３の処理の流れを図２に示す。まず、入力インターフェース１４からレジスタ１３ａにデータ（パケット）が転送されてきたか否かを判定する（ステップ＃１００）。データが転送されたときは、そのデータの量をカウンタ１３ｂによって計測して（＃１０５）、データ量が最大のパケットサイズであるか否かを判定する（＃１１０）。

データ量が最大のパケットサイズのときは、データをメモリ１１にＤＭＡ転送する（＃１１５）。その際、前述のように、データをバースト単位で転送するとともに、各バーストの転送に先立ってＤＭＡコントローラ１２にＤＭＡＲＥＱ信号を送信し、ＤＭＡコントローラ１２からＤＭＡＡＣＫ信号を受けた上で転送を行う。データをメモリ１３にＤＭＡ転送した後（＃１２０）、ステップ＃１００に戻る。

データ量が最大のパケットサイズに満たないときも、データをメモリ１１にＤＭＡ転送する（＃１２５）。ただし、このときはレジスタ１３ａの一部に不要なデータが含まれているから、全てのデータを転送するのではなく、カウンタ１３ｂによって計測された量のデータを全て含む範囲内で、最小回数のバースト転送を行う。データをメモリ１３にＤＭＡ転送した後（＃１３０）、受信が終了したことを示す割り込み信号（割り込み２）を発生する（＃１３５）。そして、ステップ＃１００に戻る。

ＤＭＡコントローラ１２の処理の流れを図３に示す。まず、ＣＰＵ１６からの指示に応じて、入力バッファ１３がメモリ１１にデータを転送する回数を設定する（ステップ＃２００）。そして、タイマ１２ｂの出力より所定時間が経過したか否かを判定する（＃２０５）。なお、タイマ１２ｂはステップ＃２３０において動作を開始させる。したがって、最初の判定結果は偽となる。

所定時間が経過していないときは、入力バッファ１３からのＤＭＡＲＥＱ信号を受信したか否かを判定（＃２１０）、受信していないときはステップ＃２０５に戻る。入力バッファ１３からＤＭＡＲＥＱ信号を受信したときは、タイマ１２ｂをリセットし（＃２１５）、入力バッファ１３にＤＭＡＡＣＫ信号を送信する（＃２２０）。このとき、カウンタ１２ａによって、ＤＭＡＡＣＫ信号を送信した回数、すなわち、入力バッファ１３がデータをメモリ１１に転送した回数を計測する。

次いで、計測した転送回数が、ステップ＃２００で設定した回数に達しているか否かを判定し（＃２２５）、達していなければ、タイマ１２ｂに動作を開始させる（＃２３０）。そして、ステップ＃２０５に戻る。

ステップ＃２０５の判定で、タイマ１２ｂを動作させてから所定時間が経過しているときは、受信が終了したことを示す割り込み信号（割り込み３）を発生する（＃２３５）。そして、ステップ＃２００に戻る。また、ステップ＃２２５の判定で、計測した回数が設定した回数に達しているときは、設定回数だけ転送を行ったことを示す割り込み信号（割り込み１）を発生する（＃２４０）。そして、ステップ＃２００に戻る。

図２および図３の処理に関連してＣＰＵ１６が行うことは、図３のステップ＃２００における転送回数の設定、図２のステップ＃１３５における割り込み信号（割り込み２）の検出、図３のステップ＃２３５における割り込み信号（割り込み３）の検出、および、ステップ＃２４０における割り込み信号（割り込み１）の検出受信のみであり、入力バッファ１３からメモリ１１にデータが転送されている間もＣＰＵ１６はそれを認識しない。したがって、ＣＰＵ１６上のソフトウェアへの負担は僅かである。

なお、ここでは、入力バッファ１３がメモリ１１にアクセスする回数のみをＣＰＵ１６によって設定し、タイマ１２ｂが動作を開始してから信号を出力するまでの所定時間を一定としているが、この所定時間もＣＰＵ１６が設定するようにしてもよい。このようにすると、データを送信してくる外部の装置に応じて、柔軟な制御を行うことが可能になる。

入力バッファ１３と入力インターフェース１４の組を複数備える構成とすることも可能である。その場合、各入力バッファ１３に対応してカウンタ１２ａとタイマ１２ｂをＤＭＡコントローラ１２に備えておけば、上記と全く同様の処理を行うことができ、ＣＰＵ１６上のソフトウェアへの負担の増大を抑えることができる。

第２の実施形態である画像形成装置２０の構成を図４に模式的に示す。画像形成装置２０は、制御部２１、読取部２２、印刷部２３、操作部２４、表示部２５、記憶部２６、転送制御部２７、および通信部２８を備える。これらは、バス２９を介して互いに接続されている。

記憶部２６はＲＡＭ２６ａを有しており、種々のデータをＲＡＭ２６ａに記憶する。転送制御部２７は、メモリ２６への各部のアクセスを制御し、メモリ２６へのアクセスの要求が競合したときには調停処理を行う。制御部２１はＣＰＵ２１ａを有しており、画像形成装置２０全体を制御する。なお、ＣＰＵ２１ａが行う処理を記したプログラムは、記憶部２６ではなく、制御部２１に設けられたＲＯＭ（不図示）に記憶されている。

読取部２２は、原稿から画像を読み取って、読み取った画像を表すデータを記憶部２６に記憶させる。印刷部２３は、記憶部２６に記憶されているデータを読み出して、読み出したデータが表す画像をシートに印刷（形成）する。操作部２４は、使用者によって操作させる種々の部材から成り、使用者の操作を表す情報を記憶部２６に記憶させる。表示部２５は、液晶パネル等の表示器を有しており、記憶部２６に記憶されている操作案内等の所定のデータを読み出して表示する。

通信部２８は、ＬＡＮケーブル３１に接続されており、ＬＡＮ（ローカルエリアネットワーク）上の他の装置、例えばパーソナルコンピュータと通信する。通信部２８はまた、公衆電話回線３２にも接続されており、外部のファクシミリ装置とも通信する。通信部２８は、ケーブル３１および公衆電話回線３２を介して入出力するデータを一時保持するバッファ２８ａと、実際にデータの入出力を行うインターフェース２８ｂを有する。

このような構成の画像形成装置１は、複写機、プリンタ、ファクシミリ装置、およびイメージスキャナとして機能する。複写機としての機能は、読取部２２により原稿から画像を読み取って、印刷部２３によりその画像を印刷することで実現される。プリンタとしての機能は、通信部２８を介してパーソナルコンピュータから受信したデータを印刷部２３により印刷することで実現される。

また、ファクシミリ装置としての機能は、読取部２２により読み取った画像を通信部２８を介して他のファクシミリ装置に送信し、通信部２８を介して他のファクシミリ装置から受信した画像を印刷部２３により印刷することで実現される。イメージスキャナとしての機能は、読取部２２により原稿から画像を読み取って、読み取った画像を通信部２８を介してパーソナルコンピュータに送信することで実現される。

プリンタとして動作するとき、およびファクシミリ装置として動作するときには、パーソナルコンピュータや他のファクシミリ装置から受信したデータを、一旦記憶部２６に記憶する。その際、受信したデータはＤＭＡ転送によって通信部２８から記憶部２６に転送される。

通信部２８のバッファ２８ａおよびインターフェース２８ｂには、それぞれ第１の実施形態のデータ転送制御装置１０の入力バッファ１３および入力インターフェース１４が含まれており、また、転送制御部２７はデータ転送制御装置１０のＤＭＡコントローラ１２である。すなわち、画像形成装置２０は、データ転送制御装置１０を備えており、これによって、通信部２８から記憶部２６へのデータの転送を行う。

したがって、データの受信における制御部２１の負担は少なく、また、制御部２１は受信の終了を速やかに知ることができる。データの受信中、制御部２１のＣＰＵ２１ａはその能力の大部分を他の処理に用いることができる。

なお、本実施形態では、通信部２８から記憶部２６に転送するデータは、ＬＡＮケーブル３１を介して受信したデータおよび公衆電話回線３２を介して受信したデータであるが、本発明のデータ転送制御装置は、データがパケット単位で送信される限り、通信媒体に依存することなく適用することができる。例えば、ＵＳＢ（Universal Serial Bus）を介してのデータ通信、電波、光等を媒体とする無線データ通信にも適用可能である。

本発明の第１の実施形態のデータ転送制御装置の構成を模式的に示す図。 上記データ転送制御装置の入力バッファの処理の流れを示すフローチャート。 上記データ転送制御装置のＤＭＡコントローラの処理の流れを示すフローチャート。 本発明の第２の実施形態の画像形成装置の構成を模式的に示す図。

符号の説明

１０ データ転送制御装置
１１ メモリ
１２ ＤＭＡコントローラ
１２ａ カウンタ
１２ｂ タイマ
１３ 入力バッファ
１３ａ レジスタ
１３ｂ カウンタ
１４ 入力インターフェース
１４ａ 通信ケーブル
１５ バス
１６ ＣＰＵ
２０ 画像形成装置
２１ 制御部
２１ａ ＣＰＵ
２２ 読取部
２３ 印刷部
２４ 操作部
２５ 表示部
２６ 記憶部
２６ａ ＲＡＭ
２７ 転送制御部
２８ 通信部
２８ａ バッファ
２８ｂ インターフェース
２９ バス
３１ ＬＡＮケーブル
３２ 公衆電話回線

Claims (2)

1. データを記憶する記憶部と、外部から一定量以下のデータを受信して、受信したデータを記憶部に転送するバッファ部と、記憶部へのデータの転送の許可をバッファ部に与える転送制御部より成るデータ転送制御装置において、
   バッファ部は、受信したデータの量を検出し、受信したデータの量が前記一定量のときは、転送制御部から転送の許可を得て受信したデータを記憶部に転送し、受信したデータの量が前記一定量に満たないときは、転送制御部から転送の許可を得て受信したデータを記憶部に転送するとともに、受信が終了したことを示す信号を出力し、
   転送制御部は、転送の許可をバッファ部に与えるごとに時間の測定を開始し、所定時間が経過した時点で、受信が終了したことを示す信号を出力する
   ことを特徴とするデータ転送制御装置。
2. 他の機器からデータを受信して、受信したデータを画像としてシートに形成する画像形成装置において、
   請求項１に記載のデータ転送制御装置を備えて、他の機器から受信したデータを一旦データ転送制御装置の記憶部に記憶することを特徴とする画像形成装置。

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