KR20180081556A - 능동 인덕터 동작 범위 및 피킹 이득을 증가시키는 방법 - Google Patents

능동 인덕터 동작 범위 및 피킹 이득을 증가시키는 방법 Download PDF

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Abstract

교차 결합형 용량성 요소(M3, M4, M7, M8)를 이용하여 능동 인덕터 부하(500, 510) 내의 트랜지스터(M1, M2, M5, M6)의 게이트-드레인 용량(Cgd)의 제한 효과를 제거하거나 적어도 감소시키는, 유도 피킹을 위한 차동 능동 인덕터 부하(500, 510)에 대한 방법 및 장치가 개시된다. 교차 결합형 용량성 요소(M3, M4, M7, M8)는 능동 인덕터 부하(500, 510)가 유도적으로 동작하는 범위를 연장하여 각각의 능동 인덕터(300, 400)의 첨예도(Q)를 증가시킨다. 그러므로 부하(500, 510)의 달성 가능한 유도 피킹이 크게 증가되고, 이것은 주어진 전력에 대하여 부하를 가로지르는 더 큰 신호 스윙, 또는 대안적으로 주어진 신호 스윙에 대하여 더 낮은 전력을 제공하게 한다.

Description

능동 인덕터 동작 범위 및 피킹 이득을 증가시키는 방법
본 발명의 실시예들은 일반적으로 전자 회로, 특히 능동 인덕터에 관한 것이다.
집적 회로(integrated circuit; IC)는 특정 기능을 수행하도록 구현될 수 있다. 일 유형의 IC로서 필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA)와 같은 프로그래머블 IC가 있다. FPGA는 전형적으로 프로그래머블 타일의 어레이를 포함한다. 이러한 프로그래머블 타일은 예를 들면 입력/출력 블록(input/output block; IOB), 구성가능 논리 블록(configurable logic block; CLB), 전용 랜덤 액세스 메모리 블록(dedicated random access memory block; BRAM), 배율기, 디지털 신호 처리 블록(digital signal processing block; DSP), 프로세서, 클럭 관리자, 지연 고정 루프(delay lock loop; DLL) 등을 포함할 수 있다. 다른 유형의 프로그래머블 IC로는 복합 프로그래머블 논리 장치(complex programmable logic device, 또는 CPLD)가 있다. CPLD는 함께 접속될 뿐만 아니라 상호접속 스위치 매트릭스에 의해 입력/출력(I/O) 리소스에 접속된 2개 이상의 "기능 블록"을 포함한다. CPLD의 각각의 기능 블록은 프로그래머블 로직 어레이(programmable logic array; PLA) 및 프로그래머블 어레이 로직(programmable array logic; PAL) 장치에서 사용하는 것과 유사한 2-레벨 AND/OR 구조를 포함한다. 다른 프로그래머블 IC는 장치의 각종 요소들을 프로그램적으로 상호접속하는 금속 층과 같은 처리 계층을 적용함으로써 프로그램된다. 이러한 프로그래머블 IC는 마스크 프로그래머블 장치라고 알려져 있다. 용어 "프로그래머블 IC"는 용도 지정 집적 회로(application specific integrated circuit; ASIC)와 같이 부분적으로만 프로그램 가능한 장치들을 또한 포함할 수 있다.
상기 및 다른 유형의 프로그래머블 IC는 프로그래머블 IC 전체에 걸쳐서 상기 신호들을 버퍼링(또는 다른 방식으로 드라이빙) 및 라우팅함으로써 고속 클럭 신호들을 배분할 수 있다. 클럭 신호들을 배분하기 위해 사용되는 신호 네트(signal net)는 특정 부하에 의해 종결될 수 있다.
본 발명의 일 실시예는 능동 인덕터 부하이다. 능동 인덕터 부하는 일반적으로 한 쌍의 능동 인덕터- 각각의 능동 인덕터는 트랜지스터 및 이 트랜지스터에 전기적으로 결합된 저항기를 포함함 -, 및 상기 한 쌍의 능동 인덕터에 전기적으로 결합된 한 쌍의 교차 결합형 용량성 요소를 포함한다.
선택적으로, 상기 각각의 능동 인덕터의 트랜지스터는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 포함할 수 있다.
선택적으로, 상기 한 쌍의 능동 인덕터는 제1 트랜지스터와 제2 트랜지스터를 포함할 수 있다. 상기 한 쌍의 교차 결합형 용량성 요소는 제1 용량성 요소와 제2 용량성 요소를 포함할 수 있다. 상기 제1 용량성 요소는 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 전기적으로 결합되고 상기 제2 용량성 요소는 상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 전기적으로 결합될 수 있다.
선택적으로, 상기 제1 용량성 요소는 제3 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터의 드레인은 상기 제3 트랜지스터의 소스에 단락될 수 있다. 상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 전기적으로 결합될 수 있다. 상기 제3 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제2 트랜지스터의 드레인에 전기적으로 결합될 수 있다.
선택적으로, 상기 제2 용량성 요소는 제4 트랜지스터를 포함할 수 있다. 상기 제4 트랜지스터의 드레인은 상기 제4 트랜지스터의 소스에 단락될 수 있다. 상기 제4 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 전기적으로 결합될 수 있다. 상기 제4 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제1 트랜지스터의 드레인에 전기적으로 결합될 수 있다.
선택적으로, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 동일 유형의 것일 수 있고, 상기 제1 및 제2 트랜지스터와 동일한 구조 및 치수를 가질 수 있다.
선택적으로, 상기 제1, 제2, 제3 및 제4 트랜지스터는 p-채널 금속 산화물 반도체(p-channel metal-oxide semiconductor; PMOS) 트랜지스터일 수 있다.
선택적으로, 상기 제3 트랜지스터의 접합 용량은 상기 제1 트랜지스터의 게이트-드레인 용량과 거의 같을 수 있고, 상기 제4 트랜지스터의 접합 용량은 상기 제2 트랜지스터의 게이트-드레인 용량과 거의 같을 수 있다.
선택적으로, 상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 소스는 기준 전위에 전기적으로 결합될 수 있다.
선택적으로, 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인은 상기 능동 인덕터 부하로 로딩하기 위해 차동 신호 네트 쌍에 전기적으로 결합될 수 있다.
선택적으로, 각각의 능동 인덕터의 저항기는 각각의 능동 인덕터 내의 트랜지스터의 게이트와 드레인 사이에 전기적으로 결합될 수 있다.
선택적으로, 각각의 능동 인덕터의 저항기의 저항은 각각의 능동 인덕터 내의 트랜지스터의 트랜스콘덕턴스의 역보다 클 수 있다.
선택적으로, 각각의 능동 인덕터는 적어도 상기 한 쌍의 능동 인덕터에 인가되는 차동 주기 신호의 주파수를 포함한 주파수대에서 유도 피킹(inductive peaking)을 나타내도록 구성될 수 있다.
본 발명의 다른 실시예는 차동 주기 신호를 배분하는 방법이다. 이 방법은 일반적으로 신호 네트 쌍에서 차동 주기 신호를 구동하는 단계, 및 적어도 상기 차동 주기 신호의 주파수를 포함한 주파수대에서 유도 피킹을 나타내도록 구성된 능동 인덕터 부하로 상기 차동 주기 신호를 로딩하는 단계를 포함한다. 상기 능동 인덕터 부하는 한 쌍의 능동 인덕터- 각각의 능동 인덕터는 트랜지스터 및 이 트랜지스터에 전기적으로 결합된 저항기를 포함함 -, 및 상기 한 쌍의 능동 인덕터에 전기적으로 결합된 한 쌍의 교차 결합형 용량성 요소를 포함한다.
선택적으로, 상기 구동하는 단계는 차동 전류 모드 논리(differential current mode logic; CML) 버퍼로 상기 차동 주기 신호를 구동하는 단계를 포함할 수 있다.
선택적으로, 상기 구동하는 단계는 차동 전류 모드 논리(differential current mode logic; CML) 멀티플렉서(mux)로 상기 차동 주기 신호를 구동하는 단계를 포함할 수 있다.
선택적으로, 상기 한 쌍의 능동 인덕터는 제1 트랜지스터와 제2 트랜지스터를 포함할 수 있다. 상기 한 쌍의 교차 결합형 용량성 요소는 제1 용량성 요소와 제2 용량성 요소를 포함할 수 있다. 상기 제1 용량성 요소는 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 전기적으로 결합되고 상기 제2 용량성 요소는 상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 전기적으로 결합될 수 있다.
선택적으로, 상기 제1 용량성 요소는 제3 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터의 드레인은 상기 제3 트랜지스터의 소스에 단락될 수 있다. 상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 전기적으로 결합될 수 있다. 상기 제3 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제2 트랜지스터의 드레인에 전기적으로 결합될 수 있다.
선택적으로, 상기 제2 용량성 요소는 제4 트랜지스터를 포함할 수 있다. 상기 제4 트랜지스터의 드레인은 상기 제4 트랜지스터의 소스에 단락될 수 있다. 상기 제4 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 전기적으로 결합될 수 있다. 상기 제4 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제1 트랜지스터의 드레인에 전기적으로 결합될 수 있다.
선택적으로, 상기 제1, 제2, 제3 및 제4 트랜지스터는 n-채널 금속 산화물 반도체(n-channel metal-oxide semiconductor; NMOS) 트랜지스터일 수 있다.
본 발명의 또 다른 실시예는 차동 주기 신호를 배분하는 장치이다. 이 장치는 일반적으로 신호 네트 쌍에서 차동 주기 신호를 구동하는 수단과, 적어도 상기 차동 주기 신호의 주파수를 포함한 주파수대에서 유도 피킹으로 상기 차동 주기 신호를 로딩하는 수단을 포함한다. 상기 로딩하는 수단은 한 쌍의 능동 인덕터- 각각의 능동 인덕터는 트랜지스터 및 이 트랜지스터에 전기적으로 결합된 저항기를 포함함 -, 및 상기 한 쌍의 능동 인덕터에 전기적으로 결합된 한 쌍의 교차 결합형 용량성 요소를 포함한다.
상기 및 기타의 양태는 아래의 상세한 설명을 참조함으로써 이해될 수 있다.
본 발명의 전술한 특징들이 구체적으로 이해될 수 있는 방식으로, 위에서 간단히 요약한 본 발명의 더 구체적인 설명을 예로서 설명하며, 그 예들 중의 일부는 첨부 도면에서 예시된다. 그러나 첨부 도면은 본 발명의 전형적인 예만을 예시한 것이고, 따라서 발명의 범위를 제한하는 것으로 고려되지 않으며, 본 발명은 다른 동일하게 효과적인 예로 실시할 수 있다.
도 1은 프로그래머블 장치의 예시적인 구조를 보인 블록도이다.
도 2a는 본 발명의 실시예에 따른, 부하로 종결되는 신호 네트를 구동하는 예시적인 단일 단부 버퍼의 개념도이다.
도 2b는 본 발명의 실시예에 따른, 차동 부하로 종결되는 신호 네트 쌍을 구동하는 예시적인 차동 버퍼의 개념도이다.
도 3은 게이트-소스 용량(Cgd)이 없는 예시적인 능동 인덕터 회로 및 이 능동 인덕터 회로에 대응하는 예시적인 주파수 응답의 개략도이다.
도 4는 Cgd가 있는 예시적인 능동 인덕터 회로 및 이 능동 인덕터 회로에 대응하고 Cgd의 효과를 나타내는 예시적인 주파수 응답의 개략도이다.
도 5a는 본 발명의 실시예에 따른, p-채널 금속 산화물 반도체(PMOS) 트랜지스터로 구현되고 Cgd의 효과를 보상하기 위해 교차 결합형 용량성 요소를 이용하는 예시적인 차동 능동 인덕터 부하 회로의 개략도이다.
도 5b는 본 발명의 실시예에 따른, n-채널 금속 산화물 반도체(NMOS) 트랜지스터로 구현되고 Cgd의 효과를 보상하기 위해 교차 결합형 용량성 요소를 이용하는 예시적인 차동 능동 인덕터 부하 회로의 개략도이다.
도 6은 본 발명의 실시예에 따른, 주기 신호를 배분하는 예시적인 동작의 흐름도이다.
본 발명의 실시예는 교차 결합형 용량성 요소를 이용하여 능동 인덕터 부하 내의 트랜지스터의 게이트-드레인 용량(Cgd)의 제한 효과를 제거하거나 적어도 감소시키는 유도 피킹을 위한 차동 능동 인덕터 부하를 제공한다. 교차 결합형 용량성 요소는 능동 인덕터 부하가 유도적으로 동작하는 범위를 연장하여 각각의 능동 인덕터의 첨예도(quality factor, Q)를 증가시킨다. 그러므로 부하의 달성 가능한 유도 피킹이 크게 증가되고, 이것은 주어진 전력에 대하여 부하를 가로지르는 더 큰 신호 스윙, 또는 대안적으로 주어진 신호 스윙에 대하여 더 낮은 전력을 제공하게 한다.
예시적인 프로그래머블 장치 구조
도 1은 본 발명의 실시예에 따른, 프로그래머블 장치의 예시적인 구조(100)를 보인 블록도이다. 이 구조(100)는 예를 들면 필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA) 내에서 구현될 수 있다. 도시된 것처럼, 이 구조(100)는 수 개의 다른 유형의 프로그래머블 회로, 예를 들면 로직, 블록들을 포함한다. 예를 들면, 이 구조(100)는 멀티 기가비트 송수신기(multi-gigabit transceiver; MGT)(101), 구성가능 논리 블록(configurable logic block; CLB)(102), 랜덤 액세스 메모리 블록(random access memory block; BRAM)(103), 입력/출력 블록(input/output block; IOB)(104), 구성 및 클럭킹 로직(configuration and clocking logic; CONFIG/CLOCKS)(105), 디지털 신호 처리(digital signal processing; DSP) 블록(106), 특수 I/O 블록(107)(예를 들면, 구성 포트 및 클럭 포트), 및 디지털 클럭 관리자, 아날로그-디지털 컨버터(analog-to-digital converter; ADC), 시스템 감시 로직 등과 같은 기타의 프로그래머블 로직(108)을 포함한 다수의 상이한 프로그래머블 타일을 포함할 수 있다.
일부 FPGA에 있어서, 각각의 프로그래머블 타일은 각각의 인접 타일의 대응하는 상호접속 요소(interconnect element; INT)(111)에 대한 표준화 접속을 가진 프로그래머블 상호접속 요소(INT)(111)를 포함한다. 그러므로 함께 취해진 INT(111)들은 예시된 FPGA에 대하여 프로그램 가능한 상호접속 구조를 구현한다. 각각의 INT(111)는 도 1의 가장 우측에 도시된 예로 나타낸 바와 같이 동일 타일 내의 프로그래머블 논리 요소에 대한 접속들을 또한 포함한다.
예를 들면, CLB(102)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능 논리 요소(configurable logic element; CLE)(112) 및 단일 INT(111)를 포함할 수 있다. BRAM(103)은 하나 이상의 INT(111) 외에 BRAM 논리 요소(BRAM logic element; BRL)(113)를 포함할 수 있다. 전형적으로, 타일에 내포되는 INT(111)의 수는 타일의 폭에 의존한다. 도시된 예에서, BRAM 타일은 5개의 CLB와 동일한 폭을 갖지만, 다른 수(예를 들면, 4개)가 또한 사용될 수 있다. DSP 블록(106)은 적당한 수의 INT(111) 외에도 DSP 논리 요소(DSP logic element; DSPL)(114)를 포함할 수 있다. IOB(104)는 예를 들면 1 인스턴스의 INT(111) 외에 2 인스턴스의 I/O 논리 요소(I/O logic element; IOL)(115)를 포함할 수 있다. 당업자에게는 명백한 바와 같이, 예컨대 IOL(115)에 접속되는 실제 I/O 패드는 전형적으로 IOL(115)의 영역으로 한정되지 않는다.
도 1에 도시된 예시적인 구조(100)에 있어서, 다이의 중앙 부근의 수평 영역(도 1에서 빗금으로 표시된 영역)은 구성, 클럭 및 기타의 제어 로직(CONFIG/CLOCKS(105))을 위해 사용된다. 이 중앙 영역으로부터 연장하는 다른 수직 영역(109)은 FPGA의 폭을 가로질러서 클럭 및 구성 신호를 배분하기 위해 사용될 수 있다.
도 1에 도시된 구조(100)를 이용하는 일부 FPGA는 FPGA의 대부분을 형성하는 규칙적인 행 구조를 분열시키는 추가의 논리 블록을 포함한다. 상기 추가의 논리 블록은 프로그래머블 블록 및/또는 전용 회로일 수 있다. 예를 들면, PROC(110)로서 도시된 프로세서 블록은 CLB(102) 및 BRAM(103)의 수 개의 행에 걸쳐진다.
PROC(110)는 FPGA의 프로그래머블 회로를 구현하는 다이의 일부로서 제조된 하드와이어드 프로세서로서 구현될 수 있다. PROC(110)는 개별 프로세서(예를 들면, 프로그램 코드를 실행할 수 있는 단일 코어)로부터 하나 이상의 코어, 모듈, 코프로세서, 인터페이스 등을 구비한 전체 처리 시스템까지의 복잡도에 걸쳐서 다양한 다른 프로세서 유형 및/또는 시스템 중의 임의의 것을 표시할 수 있다.
더 복잡한 구성에서, 예를 들면 PROC(110)는 하나 이상의 코어(예를 들면, 중앙 처리 장치), 캐시 메모리, 메모리 제어기, IC의 I/O 핀(예를 들면, I/O 패드)에 직접 결합하도록 및/또는 FPGA의 프로그래머블 회로에 결합하도록 구성 가능한 일방향 및/또는 양방향 인터페이스를 포함할 수 있다. 용어 "프로그래머블 회로"는 FPGA에 로드되는 구성 데이터에 따라 각종 회로 블록, 타일 및/또는 요소들을 선택적으로 결합하는 상호접속 회로뿐만 아니라 IC 내의 프로그래머블 회로 요소(예를 들면, 여기에서 설명하는 각종 프로그램 가능한, 또는 구성 가능한 회로 블록 또는 타일)를 말할 수 있다. 예를 들면, PROC(110) 외부에 있는 것으로 도 1에 도시된 부분들은 FPGA의 프로그래머블 회로 또는 그 일부로서 생각할 수 있다.
도 1은 프로그래머블 회로(예를 들면, 프로그래머블 패브릭) 및 처리 시스템을 포함한 FPGA를 구현하기 위해 사용할 수 있는 예시적인 구조(100)를 보이고자 한 것이다. 예를 들면, 행 내의 논리 블록들의 수, 행들의 상대적인 폭, 행들의 수 및 순서, 각 행에 포함된 논리 블록들의 유형, 논리 블록들의 상대적 크기, 및 도 1의 우측에 표시된 상호접속/로직 구현예들은 예시적인 것이다. 예를 들면, 실제 FPGA에 있어서, CLB가 나타나는 곳은 어디든지 사용자 회로 설계의 효율적인 구현을 촉진하기 위하여 전형적으로 2개 이상의 인접하는 CLB(102) 행이 포함된다. 그러나 인접하는 CLB 행의 수는 FPGA의 전체 크기에 따라 변할 수 있다. 또한, FPGA 내에서 PROC(110)의 크기 및/또는 위치는 단지 설명을 위한 것이고, 본 발명의 하나 이상의 실시예를 제한하는 것으로 의도되지 않는다.
전술한 바와 같이, 주기 신호(예를 들면, 클럭 신호)는 FPGA 전체에 걸쳐 주기 신호를 배분하기 위해 구성, 클럭 및 기타 제어 로직(CONFIG/CLOCKS(105)) 및/또는 수직 영역(109)을 통하여 구동 및 라우팅될 수 있다. 주기 신호를 배분하기 위해 사용되는 신호 네트는 뒤에서 설명하는 것처럼 능동 인덕터 부하로 종결될 수 있다.
예시적인 능동 인덕터 부하
도 2a는 프로그래머블 IC의 클럭 신호와 같은 주기 신호(202)를 배분하기 위한 예시적인 회로(200)의 개념도이다. 회로(200)는 주기 신호(202)를 수신하는 단일 단부 버퍼(204)를 포함한다. 일부 예에서, 버퍼(204)는 전류 모드 로직(current mode logic; CML)으로 구현될 수 있다. 소스 결합형 로직(source-coupled logic; SCL)이라고도 알려진 CML은 속도가 정적 상보형 금속 산화물 반도체(CMOS) 회로와 비교할 때 더 낮은 출력 전압 스윙, 및 입력 차동 쌍 트랜지스터에서 발생하는 매우 빠른 전류 스위칭에 주로 기인하는 고속 차동 디지털 로직족이다.
단일 단부 버퍼(204)의 출력은 신호 네트(206)를 구동할 수 있고, 상기 신호 네트(206)는 임피던스가 ZL인 부하(208)로 종결될 수 있다. 비록 신호 네트(206)가 부하(208)에 의해 신호 네트(206)의 원단(목적지 단부)에서 종결되는 것으로 도 2a에 도시되어 있지만, 부하는 근단(소스 단부) 또는 신호 네트를 따르는 임의의 다른 적당한 위치에서 신호 네트를 또한 종결할 수 있다. 마이크로스트립과 같은 최신 배치 기법으로 구현될 때, 비교적 긴 신호 네트(206)는 부하(208)의 일부로 고려할 수 있는 그 길이를 따라 분산된 각종 기생 커패시터(예를 들면, Cp1, Cp2 및 Cp3)를 갖는 것으로 생각할 수 있다. 만일 부하(208)가 예를 들어서 저항기로 구현되면, 회로(200)의 대역폭은 1/RC로서 저항기의 저항(R)과 총괄 용량(C)(예를 들면, Cp1, Cp2 및 Cp3의 기생 용량과 다른 버퍼와 같은 목적지의 임의의 입력 용량의 합)에 의해 제한될 수 있다. 총괄 용량(C)이 더 크게 주어진 경우에는 높은 대역폭을 얻기 위해 더 작은 저항(R)이 표시될 수 있다. 그러나 작은 부하 저항(R)은 신호 스윙이 I*R이기 때문에 소정의 신호 진폭을 유지하기 위해 버퍼(204)로부터 더 높은 전류(I)로 변환한다.
도 2b는 프로그래머블 IC의 차동 클럭 신호와 같은 차동 주기 신호(212)의 배분을 위한 예시적인 회로(210)의 개념도이다. 이 회로(210)는 차동 CML 버퍼로서 구현될 수 있는 차동 버퍼(214)를 포함한다. 차동 버퍼(214)의 출력은 차동 신호 네트 쌍(신호 네트(216, 217)를 포함함)을 구동할 수 있고, 상기 차동 신호 네트 쌍은 임피던스가 ZL1 및 ZL2인 차동 부하(218)에 의해 종결될 수 있다. 비록 차동 신호 네트 쌍이 차동 부하(218)에 의해 신호 네트 쌍의 원단에서 종결되는 것으로 도 2b에 도시되어 있지만, 부하는 근단 또는 신호 네트 쌍을 따르는 임의의 다른 적당한 위치에서 상기 신호 네트 쌍을 또한 종결할 수 있다. 비록 도 2b에서는 전원 전압 레일(예를 들면, Vdd)에 접속된 것으로 도시되어 있지만, 차동 부하(218)는 그 대신에 전기 접지와 같은 임의의 적당한 기준 전위에 접속될 수 있다.
도 2a의 신호 네트(206)와 유사하게, 도 2b의 비교적 긴 신호 네트 쌍은 그 길이를 따라 분산된 각종 기생 커패시터(예를 들면, Cpa, Cpb 및 Cpc)를 갖는 것으로 생각할 수 있다. 만일 차동 부하(218)가 예를 들어서 저항기로 구현되면, 회로(210)의 대역폭은 위에서 설명한 것처럼 저항기의 저항과 총괄 용량에 의해 제한될 수 있다. 총괄 용량이 더 크게 주어진 경우에는 높은 대역폭을 얻기 위해 더 작은 저항이 표시될 수 있고, 작은 부하 저항은 특정 신호 진폭을 유지하기 위해 버퍼(214)로부터 더 높은 전류로 변환한다. 기본적으로 더 높은 대역폭 동작을 위해, 더 높은 전력이 저항 부하에 대하여 표시될 수 있다.
대안적으로, 대용량 신호 네트를 구동하고 전력을 절약하기 위해, 유도성 부하를 이용하여 유도 피킹의 장점을 취할 수 있다. 유도 피킹에 의해, 부하의 인덕턴스(L)는 버퍼에 의해 구동되는 주기 신호의 주파수를 포함한 주파수대 내에서 신호 네트와 목적지의 총괄 용량을 제거하도록 이상적으로 설계된다. 수동 온칩 또는 오프칩 인덕터는 유도 부하로서 사용할 수 있지만, 수동 인덕터는 비교적 큰 면적을 소비하고 이로써 비용을 높일 수 있다. 그러므로 능동 인덕터가 적당한 대안을 제공할 수 있다.
여기에서 사용하는 용어 "능동 인덕터"는 일반적으로 소정의 주파수 범위에서 유도성 동작을 나타내는 능동 소자의 구성을 말한다. 능동 소자는 예를 들면 p-채널 금속 산화물 반도체(PMOS) 또는 n-채널 금속 산화물 반도체(NMOS) 트랜지스터일 수 있다. 인덕터로서 작용하기 위해, 트랜지스터는 트랜지스터의 게이트와 드레인 사이에 접속된 저항기를 구비할 수 있다. 전통적인 트랜지스터 유형은 능동 인덕터의 실제 응용을 제한하는 소자 기생(예를 들면, 접합 용량)을 갖는다. 그러나 핀 전계 효과 트랜지스터(FinFET)와 같은 최근에 개발된 트랜지스터 유형은 더 낮은 접합 용량을 제공하고, 이것은 고속 클러킹 회로의 능동 인덕터 부하의 사용을 더 가능하게 한다. FinFET 트랜지스터는 SOI(silicon-on-insulator) 기판 위에 형성된 다중 게이트 트랜지스터이고, 여기에서 전도 채널은 트랜지스터의 보디를 형성하는 얇은 실리콘 "핀"(fin)에 의해 감싸진다.
도 3은 예를 들면 도 2a의 부하(208)로서 사용할 수 있는 단일 단부 NMOS 부하로서 구현되는 예시적인 능동 인덕터 회로(300)의 개략도를 제공한다. 능동 인덕터 회로(300)는 NMOS 트랜지스터(M5)와 저항기(R1)를 포함한다. NMOS 트랜지스터(M5)는 트랜스콘덕턴스(gm), 및 커패시터(C1)로 표시된 고유 게이트-소스 용량(Cgs)을 가질 수 있다. 저항기(R1)는 도시된 것처럼 NMOS 트랜지스터(M5)의 드레인과 게이트 사이에 접속될 수 있다.
도 3은 능동 인덕터 회로(300)에 대응하는 주파수 응답(312)을 나타내는 주파수(s) 대 임피던스(Z)의 예시적인 로그-로그 크기 선도(310)를 또한 제공한다. 상기 주파수 응답(312)은 작은 신호 분석에 의해 도출되는 임피던스(Z)에 대하여 하기 수학식에 기초를 둔다.
Figure pct00001
회로(300)의 임피던스는 낮은 주파수(1/R1C1 이하)에서 1/gm이지만, 높은 주파수(gm/C1 이상)에서 R1까지 선형으로 증가한다. 임피던스가 주파수와 함께 선형으로 증가하는 주파수 범위에서, 회로(300)는 인덕터로서 동작한다. 주파수 응답(312)의 굴곡 주위에서 점진적인 롤오프에 기인하여, 회로(300)는 포지티브(positive)로 기울어진 램프의 중간의 주파수에서 가장 유도성으로 된다. 그러므로 Z가 증가하는 큰 주파수 범위를 갖는 것이 바람직할 수 있다. 그래서 저항(R1)은 트랜지스터의 트랜스콘덕턴스(1/gm)의 역보다 훨씬 더 크게(예를 들면, 적어도 10배 더 크게) 설계될 수 있다.
직관적으로, 회로(300)의 임피던스는 하기의 이유로 유도성을 나타낸다. 출력 전압(vo)이 정현파 신호로 구동되면, NMOS 트랜지스터(M5)의 게이트 전압은 90° 뒤에 이어진다. 그 결과, 출력 전류(io)는 vo를 90°만큼 지연시킨다. 게이트 전압 스윙이 주파수의 증가에 따라 감소하기 때문에, io도 또한 주파수에 따라 감소한다. 이 90° 지연 및 감소하는 전압 스윙은 인덕터에 대하여 동일한 속성이다.
능동 인덕터 회로(300)는 이상적인 경우를 나타내지만 실제 트랜지스터는 Cgs 외에 고유 게이트-드레인 용량(Cgd)을 갖는다. Cgd는 능동 인덕터 회로의 효율성을 제한할 수 있고, 그래서 기생 용량으로서 생각할 수 있다.
도 4는 도 3의 회로(300)에 NMOS 트랜지스터(M5)의, 커패시터(C2)로 표시된, 고유 Cgd를 추가한 예시적인 능동 인덕터 회로(400)의 개략도를 제공한다. 도 4는 능동 인덕터 회로(400)에 대응하는 주파수 응답(412)을 나타내는 주파수(s) 대 임피던스(Z)의 예시적인 로그-로그 크기 선도(410)를 또한 제공한다. 상기 주파수 응답(412)은 작은 신호 분석에 의해 도출되는 임피던스(Z)에 대하여 하기 수학식에 기초를 둔다.
Figure pct00002
C2의 추가는 회로(400)가 인덕터로서 동작하는 주파수 범위를 크게 감소시키는 여분의 폴(pole)을 도입한다(예를 들면, 1/R1(C1+C2)와 1/R1C2 사이에서만). FinFET 기술에서의 소자 기생의 경우에 C2는 C1과 대략 동일 크기이다. 그 결과, FinFET 기술의 유도 영역은 도 3의 이상적인 주파수 응답(312)에서와 같은 약 10이 아니라 단지 약 2의 임피던스 크기 인수를 가질 수 있다. 또한, 만일 주파수 응답(412)의 굴곡 주위에서의 점진적인 롤오프를 고려하면, 90° 위상 편이는 달성되지 않을 가능성이 매우 높다.
따라서, 능동 인덕터 회로의 전술한 제한을 극복하기 위한 기법 및 장치가 필요하다.
도 5a는 Cgd(C2)의 효과를 제거하는(또는 적어도 감소시키는) 예시적인 차동 능동 인덕터 부하 회로(500)의 개략도이다. 회로(500)는 예를 들면 도 2b에서 부하(218)로서 사용될 수 있는 차동 PMOS 부하로서 구현된다. 버퍼(214), 멀티플렉서(mux) 또는 임의의 각종 다른 적당한 구동 회로가 출력 노드(Vo+, Vo-)에서 차동 능동 인덕터 부하 회로(500)와 접속된 차동 NMOS 트랜지스터 쌍과 함께 구현될 수 있다.
예시된 것처럼, 회로(500)는 드레인이 출력 노드에 접속된 PMOS 트랜지스터(M1, M2)의 차동 쌍을 포함한다. 저항기(R1, R2)는 각각 PMOS 트랜지스터(M1, M2)의 게이트와 드레인 사이에 접속된다. PMOS 트랜지스터(M1, M2)의 소스는 전원 전압 레일(예를 들면, Vdd)과 접속된다. PMOS 트랜지스터(M1, M2)의 고유 용량(Cgd, Cgs)이 존재하지만 도 5a에서는 도시 생략하였다.
능동 인덕터 부하 회로(500)는 Cgd의 효과를 보상하기 위하여 2개의 교차 결합형 용량성 요소를 또한 포함한다. 임의의 각종 적당한 유형의 용량성 요소(예를 들면, 커패시터)가 사용될 수 있다. 도 5a에서, 용량성 요소는 PMOS 트랜지스터(M3, M4)에 의해 구현된다. PMOS 트랜지스터(M3)의 드레인과 소스는 함께 단락되고 PMOS 트랜지스터(M4)의 드레인과 소스는 함께 단락될 수 있다. PMOS 트랜지스터(M3)의 게이트는 PMOS 트랜지스터(M1)의 게이트와 접속되고, 트랜지스터(M3)의 드레인과 소스 중의 적어도 하나는 PMOS 트랜지스터(M2)의 드레인과 접속될 수 있다. 마찬가지로, PMOS 트랜지스터(M4)의 게이트는 PMOS 트랜지스터(M2)의 게이트와 접속되고, 트랜지스터(M4)의 드레인과 소스 중의 적어도 하나는 PMOS 트랜지스터(M1)의 드레인과 접속되며, 그래서 PMOS 트랜지스터(M3, M4)는 교차 결합된다.
PMOS 트랜지스터(M1)의 게이트 노드에 여분의 용량성 요소를 가짐으로써(용량성 요소의 다른 단자는 트랜지스터(M1)의 드레인 노드(또한 출력 노드 Vo+)로 반대 방향으로 이동하는 신호 네트(출력 노드 Vo-)와 접속됨), 트랜지스터(M1)에서 Cgd의 제한 효과는 제거되거나 또는 적어도 감소될 수 있다. 유사하게, PMOS 트랜지스터(M2)의 게이트 노드에 여분의 용량성 요소를 가짐으로써(용량성 요소의 다른 단자는 트랜지스터(M2)의 드레인 노드(또한 출력 노드 Vo-)로 상보적으로 이동하는 신호 네트(출력 노드 Vo+)와 접속됨), 트랜지스터(M2)에서 Cgd의 제한 효과는 제거되거나 또는 적어도 감소될 수 있다. 교차 결합형 용량성 요소는 능동 인덕터 부하 회로(500)가 유도적으로 동작하는 범위를 연장하여 각 능동 인덕터의 첨예도(Q)를 증가시킨다. 그러므로 회로(500)의 달성 가능한 유도 피킹이 크게 증가되고, 이로써 주어진 전력에서 회로(500)를 가로지르는 더 큰 신호 스윙을 제공하거나, 또는 대안적으로 주어진 신호 스윙에서 더 낮은 전력을 제공할 수 있다.
일부 예에서, PMOS 트랜지스터(M3, M4)는 동일 유형이고 PMOS 트랜지스터(M1, M2)와 동일한 구조 및 치수를 가질 수 있다. 이 방식으로, 고유 게이트-드레인 용량 효과의 제거는 공정, 전압 및 온도(PVT) 전반에 걸쳐 잘 추적할 수 있다.
교차 결합형 용량성 요소는 NMOS 트랜지스터로 구현되는 차동 능동 인덕터 부하에 또한 적용될 수 있다. 그러한 NMOS 차동 부하는 예를 들면 버퍼(214), 멀티플렉서(mux) 또는 임의의 각종 다른 적당한 구동 회로가 차동 PMOS 트랜지스터 쌍과 함께 구현될 때 사용될 수 있다.
도 5b는 본 발명의 실시예에 따른, Cgd(C2)의 효과를 제거하는(또는 적어도 감소시키는) 예시적인 차동 능동 인덕터 부하 회로(510)의 개략도이다. 회로(510)는 드레인이 출력 노드(vo+, vo-)에 접속된 NMOS 트랜지스터(M5, M6)의 차동 쌍을 포함한다. 저항기(R1, R2)는 각각 NMOS 트랜지스터(M5, M6)의 게이트와 드레인 사이에 접속된다. NMOS 트랜지스터(M5, M6)의 소스는 기준 전위(예를 들면, 전기 접지)에 접속된다. NMOS 트랜지스터(M5, M6)의 고유 용량(Cgd, Cgs)이 존재하지만 도 5b에서는 도시 생략하였다.
능동 인덕터 부하 회로(510)는 Cgd의 효과를 보상하기 위하여 2개의 교차 결합형 용량성 요소를 또한 포함한다. 임의의 각종 적당한 유형의 용량성 요소(예를 들면, 커패시터)가 사용될 수 있다. 도 5b에서, 용량성 요소는 NMOS 트랜지스터(M7, M8)에 의해 구현된다. NMOS 트랜지스터(M7)의 드레인과 소스는 함께 단락되고 NMOS 트랜지스터(M8)의 드레인과 소스는 함께 단락될 수 있다. NMOS 트랜지스터(M7)의 게이트는 NMOS 트랜지스터(M5)의 게이트와 접속되고, 트랜지스터(M7)의 드레인과 소스 중의 적어도 하나는 NMOS 트랜지스터(M6)의 드레인과 접속될 수 있다. 마찬가지로, NMOS 트랜지스터(M8)의 게이트는 NMOS 트랜지스터(M6)의 게이트와 접속되고, 트랜지스터(M8)의 드레인과 소스 중의 적어도 하나는 NMOS 트랜지스터(M5)의 드레인과 접속되며, 그래서 NMOS 트랜지스터(M7, M8)는 교차 결합된다.
NMOS 트랜지스터(M5)의 게이트 노드에 여분의 용량성 요소를 가짐으로써(용량성 요소의 다른 단자는 트랜지스터(M5)의 드레인 노드(또한 출력 노드 Vo+)로 반대 방향으로 이동하는 신호 네트(출력 노드 Vo-)와 접속됨), 트랜지스터(M5)에서 Cgd의 제한 효과는 제거되거나 또는 적어도 감소될 수 있다. 유사하게, NMOS 트랜지스터(M6)의 게이트 노드에 여분의 용량성 요소를 가짐으로써(용량성 요소의 다른 단자는 트랜지스터(M6)의 드레인 노드(또한 출력 노드 Vo-)로 상보적으로 이동하는 신호 네트(출력 노드 Vo+)와 접속됨), 트랜지스터(M6)에서 Cgd의 제한 효과는 제거되거나 또는 적어도 감소될 수 있다. 교차 결합형 용량성 요소는 능동 인덕터 부하 회로(510)가 유도적으로 동작하는 범위를 연장하여 각각의 능동 인덕터의 Q를 증가시킨다. 그러므로 회로(510)의 달성 가능한 유도 피킹이 크게 증가되고, 이로써 주어진 전력에서 회로(510)를 가로지르는 더 큰 신호 스윙을 제공하거나, 또는 대안적으로 주어진 신호 스윙에서 더 낮은 전력을 제공할 수 있다.
일부 예에서, NMOS 트랜지스터(M7, M8)는 동일 유형이고 NMOS 트랜지스터(M5, M6)와 동일한 구조 및 치수를 가질 수 있다. 이 방식으로, Cgd 효과의 제거는 PVT 전반에 걸쳐 잘 추적할 수 있다.
주기 신호를 배분하는 예시적인 동작
도 6은 본 발명의 실시예에 따른 주기 신호를 배분하는 예시적인 동작(600)의 흐름도이다. 동작(600)은 예를 들면 능동 인덕터 부하에 의해 종결되는 신호 네트 쌍에 결합된 구동 회로(예를 들면, 도 2b의 회로(210))를 구비한 장치에 의해 수행될 수 있다. 하나의 예시적인 장치는 FPGA 전역에 클럭 신호를 배분하기 위해 구성, 클럭 및 다른 제어 로직(CONFIG/CLOCKS(105)) 및/또는 수직 영역(109)으로 도 1의 구조(100)를 구현하는 FPGA와 같은 클럭 배분 시스템을 구비한 프로그래머블 IC이다.
동작(600)은, 블록 602에서, 신호 네트 쌍(예를 들면, 신호 네트(216, 217))에서 차동 주기 신호(예를 들면, 클럭 신호)를 구동하는 장치에 의해 시작할 수 있다. 블록 604에서, 장치는 적어도 차동 주기 신호의 주파수를 포함한 주파수대에서 유도 피킹을 나타내도록 구성된 능동 인덕터 부하에 의해 차동 주기 신호를 로드할 수 있다. 능동 인덕터 부하는 일반적으로 한 쌍의 능동 인덕터- 각각의 능동 인덕터는 트랜지스터 및 이 트랜지스터에 전기적으로 결합된 저항기를 포함함 -, 및 상기 한 쌍의 능동 인덕터에 전기적으로 결합된 한 쌍의 교차 결합형 용량성 요소를 포함한다.
일부 실시예에 따라서, 블록 602에서의 구동하는 단계는 차동 전류 모드 논리(CML) 버퍼 또는 차동 CML 멀티플렉서(mux)로 차동 주기 신호를 구동하는 단계를 수반한다.
일부 실시예에 따라서, 상기 한 쌍의 능동 인덕터는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 한 쌍의 교차 결합형 용량성 요소는 제1 용량성 요소와 제2 용량성 요소를 포함한다. 이 경우에, 상기 제1 용량성 요소는 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 전기적으로 결합되고 상기 제2 용량성 요소는 상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 전기적으로 결합될 수 있다. 일부 실시예에서, 상기 제1 용량성 요소는 제3 트랜지스터를 포함한다. 이 경우에, 상기 제3 트랜지스터의 드레인은 상기 제3 트랜지스터의 소스에 단락될 수 있고, 상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 전기적으로 결합될 수 있으며, 상기 제3 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제2 트랜지스터의 드레인에 전기적으로 결합될 수 있다. 일부 실시예에서, 상기 제2 용량성 요소는 제4 트랜지스터를 포함한다. 이 경우에, 상기 제4 트랜지스터의 드레인은 상기 제4 트랜지스터의 소스에 단락될 수 있고, 상기 제4 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 전기적으로 결합될 수 있으며, 상기 제4 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제1 트랜지스터의 드레인에 전기적으로 결합된다. 일부 실시예에서, 상기 제1, 제2, 제3 및 제4 트랜지스터는 NMOS 트랜지스터이고, 다른 실시예에서, 상기 제1, 제2, 제3 및 제4 트랜지스터는 PMOS 트랜지스터이다. 일부 실시예에서, 상기 제3 트랜지스터의 접합 용량은 상기 제1 트랜지스터의 게이트-드레인 용량과 거의 같고, 상기 제4 트랜지스터의 접합 용량은 상기 제2 트랜지스터의 게이트-드레인 용량과 거의 같다.
여기(이어지는 특허 청구범위를 포함함)에서 사용하는, 아이템들의 리스트 중의 "적어도 하나"를 인용하는 구는 단일 구성원을 포함해서 리스트된 아이템들의 임의 조합을 말한다. 일 예로서, "x, y 및 z 중의 적어도 하나"는 x, y, z, x-y, x-z, y-z, x-y-z, 및 이들의 임의 조합(예를 들면, x-y-y, x-x-y-z)을 포함하는 것으로 의도된다.
지금까지 본 발명의 각종 실시예를 설명하였지만, 발명의 다른 실시예 및 추가 실시예가 발명의 기본 범위로부터 벗어나지 않고 도출될 수 있고, 발명의 범위는 첨부된 특허 청구범위에 의해 결정된다.

Claims (15)

  1. 능동 인덕터 부하에 있어서,
    한 쌍의 능동 인덕터- 각각의 능동 인덕터는 트랜지스터 및 상기 트랜지스터에 전기적으로 결합된 저항기를 포함함 -; 및
    상기 한 쌍의 능동 인덕터에 전기적으로 결합된 한 쌍의 교차 결합형 용량성 요소를 포함한 능동 인덕터 부하.
  2. 제1항에 있어서, 상기 각각의 능동 인덕터의 트랜지스터는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 포함한 것인 능동 인덕터 부하.
  3. 제1항에 있어서, 상기 한 쌍의 능동 인덕터는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 한 쌍의 교차 결합형 용량성 요소는 제1 용량성 요소와 제2 용량성 요소를 포함하며,
    상기 제1 용량성 요소는 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 전기적으로 결합되고,
    상기 제2 용량성 요소는 상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 전기적으로 결합된 것인 능동 인덕터 부하.
  4. 제3항에 있어서, 상기 제1 용량성 요소는 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 드레인은 상기 제3 트랜지스터의 소스에 단락되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 전기적으로 결합되고,
    상기 제3 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제2 트랜지스터의 드레인에 전기적으로 결합된 것인 능동 인덕터 부하.
  5. 제4항에 있어서, 상기 제2 용량성 요소는 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터의 드레인은 상기 제4 트랜지스터의 소스에 단락되고,
    상기 제4 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 전기적으로 결합되고,
    상기 제4 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제1 트랜지스터의 드레인에 전기적으로 결합된 것인 능동 인덕터 부하.
  6. 제5항에 있어서, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 동일 유형의 것이고, 상기 제1 및 제2 트랜지스터와 동일한 구조 및 치수를 갖는 것인 능동 인덕터 부하.
  7. 제5항에 있어서, 상기 제1, 제2, 제3 및 제4 트랜지스터는 p-채널 금속 산화물 반도체(p-channel metal-oxide semiconductor; PMOS) 트랜지스터인 능동 인덕터 부하.
  8. 제5항에 있어서, 상기 제3 트랜지스터의 접합 용량은 상기 제1 트랜지스터의 게이트-드레인 용량과 거의 같고,
    상기 제4 트랜지스터의 접합 용량은 상기 제2 트랜지스터의 게이트-드레인 용량과 거의 같은 것인 능동 인덕터 부하.
  9. 제3항에 있어서, 상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 소스는 기준 전위에 전기적으로 결합되고,
    상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인은 상기 능동 인덕터 부하로 로딩하기 위해 차동 신호 네트 쌍에 전기적으로 결합된 것인 능동 인덕터 부하.
  10. 제1항에 있어서, 각각의 능동 인덕터 내의 저항기는 각각의 능동 인덕터 내의 트랜지스터의 게이트와 드레인 사이에 전기적으로 결합되고, 각각의 능동 인덕터의 저항기의 저항은 각각의 능동 인덕터 내의 트랜지스터의 트랜스콘덕턴스의 역보다 큰 것인 능동 인덕터 부하.
  11. 제1항에 있어서, 각각의 능동 인덕터는 상기 한 쌍의 능동 인덕터에 인가되는 차동 주기 신호의 주파수를 적어도 포함한 주파수대에서 유도 피킹을 나타내도록 구성된 것인 능동 인덕터 부하.
  12. 차동 주기 신호를 배분하는 방법에 있어서,
    신호 네트 쌍에서 차동 주기 신호를 구동하는 단계; 및
    상기 차동 주기 신호의 주파수를 적어도 포함한 주파수대에서 유도 피킹을 나타내도록 구성된 능동 인덕터 부하로 상기 차동 주기 신호를 로딩하는 단계
    를 포함하고,
    상기 능동 인덕터 부하는,
    한 쌍의 능동 인덕터- 각각의 능동 인덕터는 트랜지스터 및 상기 트랜지스터에 전기적으로 결합된 저항기를 포함함 -, 및
    상기 한 쌍의 능동 인덕터에 전기적으로 결합된 한 쌍의 교차 결합형 용량성 요소를 포함한 것인 차동 주기 신호 배분 방법.
  13. 제12항에 있어서, 상기 구동하는 단계는 차동 전류 모드 논리(CML) 버퍼 또는 차동 전류 모드 논리(CML) 멀티플렉서(mux)로 상기 차동 주기 신호를 구동하는 단계를 포함한 것인 차동 주기 신호 배분 방법.
  14. 제12항에 있어서, 상기 한 쌍의 능동 인덕터는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 한 쌍의 교차 결합형 용량성 요소는 제1 용량성 요소와 제2 용량성 요소를 포함하며,
    상기 제1 용량성 요소는 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 전기적으로 결합되고,
    상기 제2 용량성 요소는 상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 전기적으로 결합된 것인 차동 주기 신호 배분 방법.
  15. 제14항에 있어서, 상기 제1 용량성 요소는 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 드레인은 상기 제3 트랜지스터의 소스에 단락되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 전기적으로 결합되고,
    상기 제3 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제2 트랜지스터의 드레인에 전기적으로 결합되고,
    상기 제2 용량성 요소는 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터의 드레인은 상기 제4 트랜지스터의 소스에 단락되고,
    상기 제4 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 전기적으로 결합되고,
    상기 제4 트랜지스터의 소스와 드레인 중의 적어도 하나는 상기 제1 트랜지스터의 드레인에 전기적으로 결합된 것인 차동 주기 신호 배분 방법.
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