KR20180071926A - 다이 에지에 다이 본드 패드들을 포함하는 반도체 디바이스 - Google Patents

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KR20180071926A
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쥔룽 옌
치 콩 친
충 언 탄
밍 샤 우
김 리 복
쉬리카르 바가트
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샌디스크 세미컨덕터 (상하이) 컴퍼니, 리미티드
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    • H01L2224/27003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the layer preform
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    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
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    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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Abstract

반도체 다이의 에지에서의 다이 본드 패드들을 가지고 형성되는 반도체 디바이스가 개시된다. 다이 본드 패드들은 웨이퍼 상의 반도체 다이 사이의 커프 영역에 부분적으로 형성될 수 있다. 웨이퍼가 다이싱될 때, 다이 본드 패드들은 이들의 길이를 따라 절단되어, 다이 본드 패드들의 일부분이 다이싱된 반도체 다이의 에지에서 노출되게 한다. 다이의 에지에 다이 본드 패드들을 갖는 것은 패키지 내에 적층될 때 다이 사이의 오프셋을 최소화시킨다.

Description

다이 에지에 다이 본드 패드들을 포함하는 반도체 디바이스{SEMICONDUCTOR DEVICE INCLUDING DIE BOND PADS AT A DIE EDGE}
휴대용 가전 제품에 대한 수요의 강력한 성장으로 인해 대용량 저장 디바이스들에 대한 필요성이 커지고 있다. 디지털 정보 저장 및 교환에 대해 계속 성장하는 수요들을 충족시키기 위해 플래시 메모리 저장 카드들과 같은 비휘발성 반도체 메모리 디바이스들이 널리 사용된다. 이들의 높은 신뢰성 및 대용량과 함께, 이들의 이식성, 다양성 및 견고한 설계로 인해, 이러한 메모리 디바이스들이, 예를 들어 디지털 카메라들, 디지털 뮤직 플레이어들, 비디오 게임 콘솔들, PDA들 및 셀룰러 전화기들을 포함하는 광범위한 전자 디바이스들에 사용하기에 이상적으로 되었다.
반도체 메모리는 반도체 패키지 내에 제공될 수 있는데, 이 반도체 패키지는 반도체 메모리를 보호하고 메모리와 호스트 디바이스 사이의 통신을 가능하게 한다. 반도체 패키지들의 예로는 시스템 인 패키지(system-in-a-package)(SiP) 또는 멀티칩 모듈(multichip module)(MCM)들을 포함하고, 여기서 복수의 다이가 소형 풋프린트(footprint) 기판 상에 장착되고 상호연결된다.
반도체 다이는 종종 오프셋 스텝형(offset stepped) 구성으로 패키지에 적층되어, 스택 내의 각각의 다이에 대한 다이 본드 패드들이 와이어 본딩을 위해 액세스가능해지도록 한다. 스택 내의 다이의 수가 증가함에 따라, 스택 내의 하나 이상의 상부 다이의 뒤틀림이 (다이 본드 패드들을 포함하는 근위 단부(proximal end)들에 대향하는) 하나 이상의 다이의 원위 단부(distal end)에서 검출되었다는 것이 발견되었다. 오프셋 스텝형 다이 스택에서, 다이의 원위 단부들은 아래의 다이를 오버행(overhang)하고 지지받지 못한다. 이로 인해 스택의 상단에 있는 하나 이상의 다이의 원위 단부들이 다이 스택으로부터 이격되어 위로 굴곡되는 결과로 되었다.
도 1은 본 기술의 실시예들에 따른 반도체 다이를 형성하기 위한 흐름도이다.
도 2는 웨이퍼의 제1 주 표면(major surface)을 도시하는 반도체 웨이퍼의 정면도이다.
도 3은 웨이퍼의 커프(kerf) 영역에 형성되는 다이 본드 패드들을 도시하는 웨이퍼의 일부분의 확대도이다.
도 4 및 도 5는 제1 실시예에 따른 웨이퍼 내의 내부 컴포넌트들 및 다이 본드 패드를 도시하는 에지 단면도 및 상면도이다.
도 6 및 도 7은 제2 실시예에 따른 웨이퍼 내의 내부 컴포넌트들 및 다이 본드 패드를 도시하는 에지 단면도 및 상면도이다.
도 8 및 도 9는 제3 실시예에 따른 웨이퍼 내의 내부 컴포넌트들 및 다이 본드 패드를 도시하는 에지 단면도 및 상면도이다.
도 10 및 도 11은 제4 실시예에 따른 웨이퍼 내의 내부 컴포넌트들 및 다이 본드 패드를 도시하는 에지 단면도 및 상면도이다.
도 12 및 도 13은 반도체 웨이퍼를 다이싱하기 위한 그라인딩 레이저 공정 전의 스텔스 다이싱(stealth dicing)을 예시한다.
도 14는 본 기술의 제1 실시예에 따른 에지 본드 패드들을 갖는 다이를 포함하는 완성된 반도체 다이를 예시한다.
도 15는 본 기술의 대안적인 실시예에 따른 에지 본드 패드들을 갖는 다이를 포함하는 완성된 반도체 다이를 예시한다.
도 16 및 도 17은 본 기술의 실시예들에 따른 반도체 다이를 포함하는 반도체 패키지의 사시도 및 에지 단면도이다.
도 18 내지 도 20은 본 기술의 대안적인 실시예들에 따른 반도체 다이를 포함하는 반도체 패키지의 사시도들이다.
이제, 본 기술은 실시예들에서 반도체 다이의 에지에서 다이 본드 패드들이 형성되는 반도체 다이에 관한 도면들을 참조하여 설명될 것이다. 실시예들에서, 다이 본드 패드들은 웨이퍼 상의 반도체 다이 사이의 커프 영역에 부분적으로 형성될 수 있다. 예를 들어 그라인딩 공정 전의 스텔스 다이스에서 웨이퍼가 다이싱될 때, 다이 본드 패드들이 절단되어, 다이 본드 패드들의 일부분이 다이싱된 반도체 다이의 에지에서 노출되게 된다. 다이의 에지에 다이 본드 패드들을 갖는 것은 패키지 내에 적층될 때 다이 사이의 오프셋을 최소화시킨다. 다이 스택의 풋프린트를 최소화시키는 것에 더하여, 다이 오프셋을 최소화시키는 것은 또한 다이 스택의 상단에서의 하나 이상의 다이의 뒤틀림을 최소화시킨다.
본 발명은 많은 상이한 형태들로 구현될 수 있고 본 명세서에 제시되는 실시예들로 제한되는 것으로 해석되어서는 안된다는 것을 이해한다. 오히려, 이러한 실시예들이 제공되어 본 개시내용이 철저하고 완전해지도록 하고, 본 기술분야의 통상의 기술자에게 본 발명을 충분히 전달하도록 한다. 실제로, 본 발명은 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 범위 및 사상 내에 포함되는 이러한 실시예들의 대안들, 수정들 및 등가물들을 커버하도록 의도된다. 또한, 본 발명의 하기의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 상세들이 제시된다. 그러나, 본 발명은 이러한 특정 상세들 없이도 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백해질 것이다.
본 명세서에서 사용될 수 있는 바와 같은 용어들 "상단"과 "하단", "상부"와 "하부" 및 "수직"과 "수평", 그리고 이들의 형태들은 단지 예로서 예시적인 목적들을 위한 것이고, 언급된 항목이 위치와 배향에 있어서 교환될 수 있으므로 본 기술에 대한 설명을 제한하려는 의도가 아니다. 또한, 본 명세서에서 사용되는 바와 같이, 용어들 "실질적으로" 및/또는 "약"은 특정된 치수 또는 파라미터가 주어진 응용예를 위해 허용가능한 제조 공차 내에서 달라질 수 있다는 것을 의미한다. 일 실시예에서, 허용가능한 제조 공차는 ± .25%이다.
이제, 본 기술의 실시예는 도 1의 흐름도와 도 2 내지 도 20의 도면들을 참조하여 설명될 것이다. 처음에 도 1의 흐름도를 참조하면, 반도체 웨이퍼(100)는 단계 200에서 형성될 수 있는 웨이퍼 재료의 잉곳으로서 시작될 수 있다. 일례에서, 웨이퍼들(100)이 형성되게 되는 잉곳은 초크랄스키(Czochralski)(CZ) 또는 플로팅 존(floating zone)(FZ) 공정에 따라 성장된 단결정 규소일 수 있다. 그러나, 추가의 실시예들에서 웨이퍼(100)는 다른 공정들에 의해 그리고 다른 재료들로 형성될 수 있다.
단계 204에서, 반도체 웨이퍼(100)는 잉곳으로부터 절삭되고 제1 주 표면(102)(도 2), 및 표면(102)에 대향하는 제2 주 표면(104)(도 12) 양측 모두의 주 표면들 상에서 연마되어, 매끄러운 표면들을 제공할 수 있다. 단계 206에서, 제1 주 표면(102)은 웨이퍼(100)를 각각의 반도체 다이(106)(그 중 하나가 도 2 및 도 3에서 넘버링됨)로 분할하고 제1 주 표면(102) 상에 및/또는 그 내에 각각의 반도체 다이(106)의 집적 회로들을 형성하기 위한 다양한 처리 단계들을 겪을 수 있다. 이러한 다양한 처리 단계들은 제1 주 표면(102) 상에 노출된 다이 본드 패드들(108)(그 중 하나가 도 2에서 넘버링됨)을 포함하는 금속 접촉부들을 퇴적시키는 금속화 단계들을 포함할 수 있다. 금속화 단계들은 웨이퍼 내에 금속 인터커넥트 층들 및 비아들을 퇴적시키는 것을 더 포함할 수 있다. 이러한 금속 인터커넥트 층들 및 비아들은 집적 회로들로/로부터의 신호들을 전달하기 위해, 그리고 도 4 내지 도 11과 관련하여 하기에 설명되는 바와 같은 집적 회로들에 대한 구조적 지지를 제공하기 위해 제공될 수 있다.
도 2의 웨이퍼(100) 상에 도시된 반도체 다이(106)의 수는 예시적인 목적들을 위한 것이고, 웨이퍼(100)는 추가의 실시예들에서 도시된 것보다 더 많은 반도체 다이(106)를 포함할 수 있다. 유사하게, 각각의 반도체 다이(106) 상의 본드 패드들(108)의 수는 예시적인 목적들을 위해 도시되고, 각각의 다이(106)는 추가의 실시예들에서 도시된 것보다 더 많은 다이 본드 패드들을 포함할 수 있다. 각각의 반도체 다이(106)는 본드 패드들(108)을 포함하는 근위 단부(106a), 및 근위 단부(106a)에 대향하는 원위 단부(106b)를 포함할 수 있다. 다이 본드 패드들(108)은 예를 들어 알루미늄, 또는 그의 합금들로 형성될 수 있지만, 다이 본드 패드들(108)은 추가의 실시예들에서 다른 재료들로 형성될 수 있다. 실시예들에서, 집적 회로들은 NAND 플래시 메모리 반도체 다이로서 동작할 수 있지만, 다른 타입들의 집적 회로들이 고려된다.
실시예들에서, 각각의 다이 본드 패드(108)는 대략 70㎛의 길이 및 폭을 가질 수 있지만, 그 길이 및 폭은 추가의 실시예들에서 서로에 대해 비례하여 또는 불균형적으로 달라질 수 있다. 본 기술의 양태들에 따르면, 다이 본드 패드들(108)은 웨이퍼(100) 상의 반도체 다이(106) 사이에 제공되는 스크라이브 영역 또는 커프 영역 내에 적어도 부분적으로 형성될 수 있다. 도 3은 웨이퍼(100)의 제1 주 표면(102)의 일부분을 도시하는 사시도이다. 웨이퍼(100)는 수직으로 배향된 커프 라인들(112a) 및 수평으로 배향된 커프 라인들(112b)을 포함하는 커프 영역(112)을 포함할 수 있다. 커프 영역(112)은 전통적으로 반도체 다이의 활성 영역들 주위의 경계로서 예비되었는데, 여기서 반도체 다이를 서로로부터 그리고 웨이퍼(100)로부터 분리시키기 위해 절삭이 행해질 수 있다. 이와 같이, 커프 영역(112)은 전통적으로, 집적 회로들을 형성하는 데 사용가능한 반도체 다이(106)의 활성 영역의 일부를 형성하고 있지 않다.
소잉(sawing)과 같은 일부 전통적인 다이싱 기법들에서, 절삭 동안 웨이퍼로부터 재료가 제거되고, 절삭도 또한 정밀하게 제어가능하지 않다. 이와 같이, 커프 영역(112)은 전통적으로 실제 절삭을 행하는데 필요한 영역보다 더 크다. 일부 웨이퍼 제조 기술들은 예를 들어 70㎛ 커프 라인 폭을 제공하지만, 다른 웨이퍼 제조 기술들은 예를 들어 170㎛ 커프 라인 폭을 제공한다. 커프 라인들(112a, 112b)은 상이한 실시예들에서 이러한 폭들 또는 다른 폭들을 가질 수 있다.
하기에 설명되는 바와 같이, 본 기술의 실시예들은 그라인딩 전에 스텔스 다이싱을 사용하는데, 이는 웨이퍼를 다이싱할 때 웨이퍼를 거의 또는 전혀 제거하지 않는 정밀한 절삭 방법이다. 도 3은 다이(106)가 웨이퍼(100)로부터 절삭되게 하는 라인들을 나타내는 수직 및 수평 다이싱 라인들(114)을 추가로 도시한다. 도시된 바와 같이, 커프 라인들(112a, 112b)의 부분들이 각각의 반도체 다이 주위의 경계로서 남아있도록 다이(106)가 절삭될 수 있다.
본 기술의 양태들에 따르면, 다이 본드 패드들(108)의 제1 부분은 반도체 다이(106)의 사용가능한 영역 내에 형성될 수 있고, 다이 본드 패드들(108)의 제2 부분은 수평 커프 라인들(112b) 내에 형성될 수 있다. 다이 본드 패드들(108)이 수평 커프 라인들(112b) 내로 연장되는 양은 실시예들에서 달라질 수 있지만, 반도체 다이(106)가 웨이퍼(100)로부터 다이싱될 때, 다이싱 라인들(114)이 수평 커프 라인들(112b) 내의 다이 본드 패드들(108)의 제2 부분을 통과하도록 하기에 충분하다. 일례에서, 다이 본드 패드의 절반이 수평 커프 라인들(112b) 내로 연장될 수 있다. 다이 본드 패드들이 70㎛의 길이인 경우, 수평 커프 라인들에서 35㎛가 형성될 수 있다. 그러나, 이 양은 단지 예로서 제공되고, 하기에 설명되는 바와 같이, 추가의 실시예들에서 다이 본드 패드들(108)의 더 많은 양이 수평 커프 라인(112b)에서 형성될 수 있다.
따라서, 반도체 다이(106)가 다이싱 절삭 라인들(114)을 따라 웨이퍼(100)로부터 다이싱될 때, 다이 본드 패드들(108) 각각이 절단되어, 다이 본드 패드들(108)의 일부분이 각각의 반도체 다이(106)의 근위 단부(106a)에서의 다이싱된 에지에서 노출되게 된다. 다이싱 후에, 각각의 다이 본드 패드(108)의 잔여 부분이 반도체 다이(106)의 원위 단부(106b)에 사용되지 않은 채로 남아있을 수 있다.
일반적으로, 다이 본드 패드들(108)의 제2 부분은 수평 커프 라인들(112b) 내의 절반 미만으로 연장될 수 있다. 이러한 실시예들에서, 절삭 라인(114)은 도 3에 도시된 바와 같이 커프 라인들(112b) 내의 원위 단부(106b)보다 반도체 다이의 근위 단부(106a)에 더 가까울 수 있다. 추가의 실시예들에서, 다이 본드 패드들(108)의 제2 부분은 수평 커프 라인들(112b) 내의 절반보다 더 많이 연장될 수 있다. 이러한 실시예들에서, 절삭 라인(114)은 도 3에 도시된 바와 같이 반도체 다이의 근위 단부(106a)에 더 가까울 수 있거나, 또는 절삭 라인(114)은 수평 커프 라인들(112b)의 중간 아래로 형성될 수 있다.
도 4 및 도 5는 예를 들어 도 3에 도시된 반도체 다이(106)의 근위 단부들(106a)에서의 웨이퍼(100)의 측단면도 및 상면도이다. 각각의 반도체 다이(106)는 반도체 웨이퍼의 칩 구역 내에서 기판 층(122) 내에 및/또는 그 상에 형성된 집적 회로들(120)을 포함할 수 있다. 집적 회로(120)의 형성 후에, 금속 인터커넥트들(124) 및 비아들(126)의 다수의 층들이 유전체막의 층들(128)에 순차적으로 형성될 수 있다. 본 기술분야에 공지된 바와 같이, 금속 인터커넥트들(124), 비아들(126) 및 유전체막 층들(128)은 포토리소그래픽 및 박막 퇴적 공정들을 사용하여 한 번에 한 층이 형성될 수 있다. 포토리소그래픽 공정들은 예를 들어 패턴 정의, 플라즈마, 화학적 또는 건식 에칭 및 연마를 포함할 수 있다. 박막 퇴적 공정들은 예를 들어 스퍼터링 및/또는 화학 기상 증착을 포함할 수 있다. 금속 인터커넥트들(124)은, 본 기술분야에 공지된 바와 같은, 예를 들어 구리 및 구리 합금들을 포함하는 다양한 전기 전도성 금속들로 형성될 수 있고, 비아들은, 본 기술분야에 공지된 바와 같은, 예를 들어 텅스텐, 구리 및 구리 합금들을 포함하는 다양한 전기 전도성 금속들로 라이닝 및/또는 충진될 수 있다.
패시베이션 층(130)은 상부 유전체막 층(128)의 상단에 형성될 수 있다. 패시베이션 층(130)은 에칭되어 다이 본드 패드들(108)을 형성할 수 있다. 각각의 다이 본드 패드(108)는 라이너(liner)(134) 위에 형성된 접촉 층(132)을 포함할 수 있다. 본 기술분야에 공지된 바와 같이, 접촉 층(132)은 예를 들어 구리, 알루미늄 및 이들의 합금들로 형성될 수 있고, 라이너(134)는 예를 들어 Ti/TiN/Ti와 같은 예를 들어 티타늄/티타늄 질화물 스택으로 형성될 수 있지만, 이러한 재료들은 추가의 실시예들에서 달라질 수 있다. 본드 패드들(108)(접촉 층 플러스(plus) 라이너)은 720nm의 두께를 가질 수 있지만, 이 두께는 추가의 실시예들에서 더 크거나 더 작을 수 있다.
금속 인터커넥트들(124) 및 비아들(126)은 다이 본드 패드들(108)과 집적 회로들(120) 사이의 신호들 및 전압들을 전달하기 위해 칩 구역 내에서 본 기술분야에 공지된 바와 같은 전도성 노드들(140)을 형성하는 데 사용될 수 있다. 금속 인터커넥트들(124) 및 비아들(126)은 또한 밀봉 링 영역 내에서 본 기술분야에 공지된 바와 같은 밀봉 링(142)을 형성하는 데 사용될 수 있다. 밀봉 링(142)은 집적 회로들(120) 및 전도성 노드들(140)을 둘러쌀 수 있고, 예를 들어 웨이퍼(100)의 다이싱 동안 집적 회로들(120) 및 전도성 노드들(140)에 대한 손상을 방지하기 위한 기계적 지지를 제공할 수 있다.
도 3 내지 도 5의 실시예들에서, 다이 본드 패드들(108)은 웨이퍼(100) 상의 칩 구역들, 밀봉 링 영역들 및 수평 커프 라인들(112b)에 부분적으로 형성된다. 칩 구역들 및 밀봉 링 영역들은 함께 본 명세서에서 반도체 다이(106)의 활성 영역으로서 지칭될 수 있다. 도 3 내지 도 5는 또한 반도체 다이(106)가 웨이퍼(100)로부터 절삭되게 하는 라인을 나타내는 다이싱 라인(114)을 도시한다. 도시된 바와 같이, 다이싱 라인(114)은 웨이퍼(100)로부터의 다이싱 시에 다이 본드 패드들(108)을 절삭하여 다이 본드 패드들(108)의 에지가 각각의 반도체 다이(106)의 에지에서 노출되게 한다. 다이 본드 패드들(108)의 이러한 노출된 에지는 본 명세서에서 에지(108a)로서 지칭될 수 있다. 일 실시예에서, 다이 본드 패드들(108)은 다이 본드 패드들의 근위 에지로부터 1㎛ 내지 5㎛로 절단될 수 있지만, 추가의 실시예들에서 다이의 근위 에지에 더 가깝게 또는 그로부터 더 멀리 절삭이 행해질 수 있다.
도 6 및 도 7은 본 기술의 추가의 실시예의 단면도 및 상면도이다. 이 실시예에서, 각각의 반도체 다이(106)는 상술된 바와 같이 전도성 노드들(140) 및 밀봉 링들(142)을 형성하는 금속 인터커넥트들(124) 및 비아들(126)을 포함할 수 있다. 그러나, 이 실시예에서, 다이 본드 패드들(108)은 웨이퍼(100) 상의 수평 커프 라인들(112b) 내에서 완전히 패시베이션 층(130) 내에 형성된다. 패시베이션 층(130)의 일부분은 또한 수평 커프 라인들(112b) 내로 연장될 수 있지만, 추가의 실시예들에서 그러할 필요는 없다. 이 실시예에서, 다이 본드 패드들(108)은 도 4 및 도 5의 실시예에서와 동일한 길이를 가질 수 있거나, 또는 다이 본드 패드들(108)은 예를 들어 더 짧은 것과 같은 상이한 길이들을 가질 수 있다.
도 6 및 도 7은 또한 반도체 다이(106)가 웨이퍼(100)로부터 절삭되게 하는 라인을 나타내는 다이싱 라인(114)을 도시한다. 도시된 바와 같이, 다이싱 라인(114)은 웨이퍼(100)로부터의 다이싱 시에 다이 본드 패드들(108)을 절삭하여 다이 본드 패드들(108)의 에지(108a)가 각각의 반도체 다이(106)의 에지에서 노출되게 한다.
도 8 및 도 9는 본 기술의 추가의 실시예의 단면도 및 상면도이다. 이 실시예에서, 각각의 반도체 다이는 상술된 바와 같은 전도성 노드들(140) 및 밀봉 링들(142), 그리고 상술된 바와 같이 수평 커프 라인들(112b) 내에 완전히 형성된 다이 본드 패드(108)를 포함할 수 있다. 그러나, 도 8 및 도 9의 실시예에서, 다이 본드 패드들(108)은 비아들(144) 및 금속 인터커넥트들(146)을 통해 전도성 노드들(140)에 전기적으로 연결된다. 도시된 바와 같이, 비아들(144)은 모든 유전체막 층들(128)을 통해 아래로 그리고 기판 층(122) 내로 연장되어 형성될 수 있다. 금속 인터커넥트들(146)은 기판 층(122) 내에 형성되어, 밀봉 링들(142) 아래에서, 전도성 노드들(140)의 금속 인터커넥트들과 비아들(144) 사이에서 연장될 수 있다. 이 실시예에서, 패시베이션 층(130)은 수평 커프 라인들(112b) 내로 연장될 수 있거나 연장되지 않을 수 있다. 이 실시예에서, 다이 본드 패드들(108)은 도 4 및 도 5의 실시예에서와 동일한 길이를 가질 수 있거나, 또는 다이 본드 패드들(108)은 예를 들어 더 짧은 것과 같은 상이한 길이들을 가질 수 있다.
도 8 및 도 9는 또한 반도체 다이(106)가 웨이퍼(100)로부터 절삭되게 하는 라인을 나타내는 다이싱 라인(114)을 도시한다. 도시된 바와 같이, 다이싱 라인(114)은 웨이퍼(100)로부터의 다이싱 시에 다이 본드 패드들(108)을 절삭하여 다이 본드 패드들(108)의 에지(108a)가 각각의 반도체 다이(106)의 에지에서 노출되게 한다.
도 10 및 도 11은 본 기술의 추가의 실시예의 단면도 및 상면도이다. 이 실시예에서, 각각의 반도체 다이는 상술된 바와 같은 전도성 노드들(140) 및 밀봉 링들(142), 그리고 수평 커프 라인들(112b) 내에 완전히 형성된 다이 본드 패드들(108)을 포함할 수 있다. 그러나, 이 실시예에서, 다이 본드 패드들(108)은 웨이퍼(100)의 주 표면(102) 아래에 완전히 형성될 수 있다. 이 실시예에서, 패시베이션 층(130)은 웨이퍼(100)의 표면(102) 상의 연속적인(중단되지 않은) 층일 수 있다. 다이 본드 패드들(108)은 패시베이션 층(130) 아래의 유전체막 층들(128) 내에 완전히 형성될 수 있다.
이 실시예에서, 다이 본드 패드들(108)의 노출된 에지들(108a)은 하기에 설명되는 바와 같이 반도체 패키지 내의 반도체 다이(106)로의 전기적 연결을 위해 사용되는 다이 본드 패드들(108)의 유일한 부분들이다. 이와 같이, 도 4 내지 도 9의 실시예들에서의 다이 본드 패드들(108)보다 더 짧은 길이를 갖는 다이 본드 패드들(108)이 수평 커프 라인들(112b) 내에 완전히 형성될 수 있다. 그러나, 도 10 및 도 11의 실시예에서의 다이 본드 패드들(108)은 도 4 내지 도 9의 실시예들에서의 다이 본드 패드들(108)과 동일한 길이를 가질 수 있다. 접촉 층(132)은 이전에 설명된 실시예들에서보다 더 큰 두께를 갖는 것으로 도시되지만, 대안적으로 접촉 층(132)의 두께는 전술된 실시예들과 동일할 수 있다.
다이싱 라인들(114)을 따라 웨이퍼(100)로부터 반도체 다이(106)를 다이싱할 때, 다이 본드 패드들(108)이 절단되어 웨이퍼(100)로부터의 다이싱 시에 다이 본드 패드들(108)의 에지(108a)가 각각의 반도체 다이(106)의 에지에서 노출되게 된다. 그러나, 이 실시예에서, 다이 본드 패드들(108)의 에지들(108a)은 주 표면들(102 및 104) 사이에서, 반도체 다이(106)의 표면 아래에 있다.
도 10 및 도 11의 실시예에서, 다이 본드 패드들(108)은 상술된 바와 같이 라이너들(134) 위에 형성된 접촉 층들(132)을 포함할 수 있다. 추가적으로, 다이 본드 패드들(108)은 도 8 및 도 9와 관련하여 상술된 바와 같이 밀봉 링들(142) 아래에서 하나 이상의 유전체 층들(128)을 통해 아래로 기판 층(122) 내에 형성된 금속 인터커넥트들(146) 및 비아들(144)을 통해 전도성 노드들(140)에 전기적으로 연결될 수 있다. 대안적으로, 추가의 실시예들에서 금속 인터커넥트들(124) 및 비아들(126)이 유전체막 층들(128) 내에 제공되어 다이 본드 패드들(108)을 밀봉 링들(142) 위의 전도성 노드들(140)에 연결시킬 수 있다.
단계 206에서 집적 회로들(120) 및 금속 전도 층들의 형성 후에, 단계 210에서 테이프의 층이 주 표면(102) 상에 라미네이트될 수 있다. 웨이퍼(100)가 그 후에 뒤집어질 수 있고, 단계 212에서 다이싱될 수 있다. 본 기술의 실시예들은 그라인딩 단계 전에 스텔스 다이싱을 사용하여 웨이퍼(100)를 다이싱하는데, 이는 이제 도 12 및 도 13을 참조하여 설명될 것이다. 웨이퍼(100)는 척 또는 다른 지지 표면(도시되지 않음) 상에서 지지될 수 있는데, 이때 제2 주 표면(104)이 지지 표면으로부터 이격되어 대면하고 있다. 그 후에, 레이저(150)가 웨이퍼(100)의 제2 주 표면(104)을 통해 투과하는 파장으로, 예를 들어 적외선 또는 근적외선 파장으로 펄스식 레이저 빔(152)을 방출할 수 있다. 펄스식 레이저 빔은, 예를 들어 하나 이상의 시준 렌즈들(156)을 포함하는, 광학 시스템을 사용하여 웨이퍼의 표면(104) 아래의 지점으로 포커싱될 수 있다. 레이저 빔이 초점에서 피크 전력 밀도에 도달할 때, 웨이퍼는 에너지를 흡수하고, 핀포인트 홀(160)이 웨이퍼의 표면 아래에 생성된다.
레이저는 웨이퍼의 평면에서 커프 라인들(112a 및 112b)을 따라 이동되고 다수의 지점들에서 활성화되어서, 다수의 가까이 위치된 핀포인트 홀들(160)이 (웨이퍼의 제1 및 제2 주 표면들(102, 104) 사이의) 웨이퍼의 중간 깊이에서 형성되도록 할 수 있다. 핀포인트 홀들(160)의 로우(row)들 및 컬럼(column)들은 도 12 및 도 13에 의해 나타낸 바와 같이 웨이퍼(100)로부터 다이싱될 각각의 반도체 다이(106)의 최종 형상을 정의한다. 레이저(150)가 도 13에서 웨이퍼(100)의 3개의 상이한 깊이들에서 핀포인트 홀들(160)의 층들을 생성한 것으로 도시되지만, 레이저는 추가의 실시예들에서 하나 이상의 깊이들에서 핀포인트 홀들(160)의 하나 이상의 층들을 형성할 수 있다. 도 13이 다이싱된 반도체 다이(106)를 도시한 것으로 보이지만, 스텔스 다이싱 공정이 수행되는 동안 다이(106)는 여전히 웨이퍼(100)의 일부일 수 있다(그리고 웨이퍼(100)의 검사 시에 개별 핀포인트 홀들(160)이 눈에 가시적이지 않을 것이다).
스텔스 다이싱 단계 212 후에, 웨이퍼(100)는 다이싱되거나 부분적으로 다이싱될 수 있다. 그 후에, 웨이퍼는 단계 214에서 제2 주 표면(104)에 제공된 그라인딩 휠(도시되지 않음)을 사용하여 박막화될 수 있다. 그라인딩 휠은 웨이퍼(100)를 예를 들어 780㎛로부터 예를 들어 약 25㎛ 내지 36㎛의 그의 최종 두께로 박막화할 수 있다. 웨이퍼(100)는 추가의 실시예들에서 백그라인드 단계 후에 이 범위보다 더 얇거나 더 두꺼울 수 있음을 이해한다. 웨이퍼(100)의 박막화에 더하여, 백그라인드 단계로부터의 진동들은 핀포인트 홀들(160)에서의 크랙들을 야기하여 웨이퍼(100)의 제1 및 제2 주 표면들(102, 104)을 향해 전파시켜서, 그라인딩 단계 전의 스텔스 다이스 후에 완전히 다이싱되지 않은 임의의 반도체 다이의 다이싱 라인들(114)을 따른 다이싱을 완료하게 할 수 있다.
추가의 실시예들에서 웨이퍼는, 예를 들어 소(saw), 레이저 또는 워터젯 절삭 방법들에 의한 것을 포함하는, 그라인딩 전의 스텔스 다이스 이외의 방법들에 의해 다이싱될 수 있음을 이해한다. 이러한 실시예들에서, 웨이퍼는 백그라인드 단계 전에 또는 후에 다이싱될 수 있다.
다이싱 단계 212 및 백그라인드 단계 214의 완료 후에, 단계 216에서 가요성 다이싱 테이프에 부착된 다이 부착 필름(die attach film)(DAF)의 층이 웨이퍼(100)의 제2 주 표면(104) 상에 제공될 수 있다. 그 후에, 웨이퍼(100)가 뒤집어져서 척 또는 다른 지지 표면 상에서 지지될 수 있고, 단계 218에서 웨이퍼(100)의 제1 주 표면(102) 상의 라미네이션 테이프가 제거될 수 있다. 일단 척 상에서는, 단계 220에서 가요성 다이싱 테이프가 직교 축들을 따라 신장되어 개별 반도체 다이(106)를 분리시켜서 개별 반도체 다이(106)가 반도체 패키지 내의 포함을 위해 픽 앤 플레이스 로봇(pick and place robot)에 의해 제거되게 할 수 있다. 백그라인드 단계 214의 완료 시에 다이(106)가 완전히 다이싱되지 않은 것으로 생각할 수 있다. 이러한 경우, 단계 220에서 다이싱 테이프의 신장은 다이싱 라인들(114)을 따른 반도체 다이의 다이싱을 완료할 것이다.
도 14는 웨이퍼(100)로부터의 분리 후의 반도체 다이(106)를 도시한다. 다이(106)는 다이(106)의 주 표면(102)에서의 다이 본드 패드들(108), 및 반도체 다이(106)의 에지(106c)에서 노출된 다이 본드 패드들(108)의 에지들(108a)을 포함한다. 도 15는 다이(106)의 주 표면(102) 아래의 다이 본드 패드들(108), 및 반도체 다이(106)의 에지(106c)에서 노출된 다이 본드 패드들(108)의 에지들(108a)을 도시한다.
도 16 및 도 17은 상술된 실시예들에 따라 제조되는, 에지(106a)에 다이 본드 패드들(108)을 갖는 반도체 다이(106)를 포함하는 반도체 패키지(170)의 사시도 및 에지 단면도이다. 이 실시예는 예를 들어 도 4 내지 도 9에 도시된 반도체 다이 중 임의의 것을 사용할 수 있다. 도 16 및 도 17은 서로 와이어 본딩된 다수의 반도체 다이(106) 및 기판(172)을 도시한다. 4개의 반도체 다이(106)가 도시되지만, 패키지(170)는 예를 들어 2개, 4개, 8개, 16개, 32개 및 64개의 반도체 다이를 포함하는 다양한 수의 반도체 다이를 포함할 수 있음을 이해한다. 패키지(170)는 추가의 실시예들에서 다른 수의 반도체 다이를 포함할 수 있다.
반도체 다이(106)는 반도체 다이 각각의 하단 표면 상의 DAF를 통해 서로에 대해 그리고 기판(172)에 대해 물리적으로 장착될 수 있다. 반도체 다이(106)는 와이어 본드들(174)(그 중 하나가 도 16 및 도 17 각각에서 넘버링됨)을 통해 기판(172)에서 서로 전기적으로 커플링된다. 와이어 본드들(174)은 다수의 방식들에 따라 형성될 수 있다. 그러나, 일 실시예에서, 와이어 본드 캐필러리(wire bond capillary)(도시되지 않음)는 제1 다이(106-1)의 제1 다이 본드 패드(108) 상에 볼 범프(176)를 형성한다. 그곳으로부터, 와이어 본드 캐필러리는 와이어를 풀어내고 기판(172)의 접촉 패드(178) 상에 스티치 본드를 형성한다. 그 후에, 와이어 본드 캐필러리는 와이어를 파단하고, 제2 다이(106-2)의 제1 다이 본드 패드까지 이동하고, 볼 범프(176)를 형성할 수 있다. 그곳으로부터, 와이어 본드 캐필러리는 와이어를 풀어내고 다이(106-1)의 제1 다이 본드 패드 상의 볼 범프(176)의 상단에 스티치 본드를 형성한다. 이 공정은 다이(106-1, 106-2, 106-3 및 106-4) 상의 제1 다이 본드 패드들(108)이 서로에 대해 그리고 기판(172)에 대해 와이어 본딩될 때까지 다이 스택 위에서 계속된다. 그 후에, 이 공정은 패키지(170) 내의 다이(106)에 걸쳐 다이 본드 패드들 각각에 대해 반복된다. 언급된 바와 같이, 와이어 본드들(174)은 추가의 실시예들에서 다른 방법들에 의해 형성될 수 있다.
패키지(170)의 제조 및 와이어 본드들의 완료 시에, 다이 본드 패드들(108)은 본드 와이어들(174)을 통해 다이(106) 내의 집적 회로들(120)로/로부터의 신호들을 전달할 수 있다. 도 16 및 도 17에 도시된 반도체 패키지(170)는 도 17에 도시된 바와 같은 반도체 다이(106)를 제어하기 위해 기판(172)에 와이어 본딩되는 ASIC와 같은 컨트롤러 다이(175)를 더 포함할 수 있다. 패키지(170)는 도 17에 도시된 바와 같은 몰드 화합물(179) 내에 반도체 다이 및 와이어 본드들을 캡슐화함으로써 완성될 수 있다.
각각의 다이가 아래의 다이 상의 다이 본드 패드들로부터의 작은 이격으로 적층될 수 있다는 것이 본 기술의 추가의 특징이다. 예를 들어, 다이(106-2)는 다이(106-1) 상의 다이 본드 패드들(108)의 로우로부터 0 내지 5㎛ 이격되어 적층될 수 있다. 이러한 이격은 추가의 실시예들에서 그보다 더 클 수 있다. 종래에는, 다이 본드 패드들과 그 위에 장착된 다이 사이에 예를 들어 60㎛와 같은 더 큰 공간이 있었다. 이 공간을 감소시키면 다이 스택의 전체 풋프린트 및 다이 오버랩에 있어서의 감소를 가능하게 한다.
본 기술의 양태에 따르면, 에지에 본드 패드들(108)을 갖는 다이(106)는, 근위 에지로부터 이격된 본드 패드들을 갖는 종래의 반도체 다이보다 더 작은 오프셋으로 다이가 서로에 대해 적층되게 한다. 예를 들어, 반도체 다이(106-1)의 에지(106c)에 다이 본드 패드들(108)을 제공함으로써, 다이(106-2)는 반도체 다이(106-1)의 에지(106c)에 더 가깝게 장착되어, 반도체 다이(106-1 및 106-2) 사이에 더 작은 오프셋이 발생할 수 있다. 이러한 더 작은 오프셋은 패키지(170) 내의 각각의 반도체 다이에 대해 형성되어, 다수의 다이를 갖는 패키지들에서 상당한 오프셋 및 공간 감소가 발생한다. 예를 들어, 종래의 다이 본드 패드들은 다이 에지로부터 100㎛ 내지 120㎛로 형성될 수 있다. 따라서, 각각의 다이의 오프셋은, 예를 들어, 100㎛ 내지 120㎛만큼 감소될 수 있다. 추가적으로, 예를 들어 16개의 반도체 다이를 포함하는 다이 스택에서, 오프셋 다이 스택의 전체 풋프린트는 1.6mm 내지 1.9mm만큼 감소될 수 있다. 다이 스택의 풋프린트의 감소에 더하여, 오프셋이 작을수록 발명의 배경이 되는 기술 섹션에서 설명된 다이 뒤틀림의 문제를 감소시키거나 제거한다.
도 18 내지 도 20은 상술된 실시예들에 따라 제조되고 다이의 에지에 다이 본드 패드들(108)을 갖는 반도체 다이(106)를 포함하는 반도체 패키지(180)의 사시도들이다. 이 실시예는 예를 들어 도 4 내지 도 11에 도시된 반도체 다이 중 임의의 것을 사용할 수 있다. 도 18 내지 도 20은 서로로부터의 오프셋 없이 실질적으로 큐브로 적층되어 예를 들어 칩 스케일 패키지를 형성하는 다수의 반도체 다이(106)를 도시한다. 4개의 반도체 다이(106)가 도시되지만, 패키지(180)는 예를 들어 2개, 4개, 8개, 16개, 32개 및 64개의 반도체 다이를 포함하는 다양한 수의 반도체 다이를 포함할 수 있음을 이해한다. 패키지(180)는 추가의 실시예들에서 다른 수의 반도체 다이를 포함할 수 있다. 도 18 내지 도 20의 실시예에서, 다이 에지들(106c)이 적층되어 평탄한 표면(182)을 형성할 수 있는데, 이때 본드 패드 에지들(108a)이 표면(182)에 노출된다.
도 19에 도시된 바와 같이, 전기 트레이스들(184)의 컨덕턴스 패턴이 평탄한 표면(182) 상에 형성되어, 본드 패드 에지들(108a) 중 선택된 것들을 서로 연결시킬 수 있다. 일 실시예에서, 전기 트레이스들(184)을 형성하기 위해, 이산화 규소와 같은 전기 절연 층이 평탄한 표면(182) 상에서 스퍼터링되어 반도체 다이(106)에 대한 전기 트레이스들(184)의 전기적 단락을 방지할 수 있다. 전기 절연체 층은 예를 들어 레이저 또는 화학적 에칭에 의해 처리되어 다이 본드 에지들(108a)을 평탄한 표면(182)에 노출시킬 수 있다. 그 후에, 예를 들어 인쇄, 스퍼터링 또는 포토리소그래픽 공정들에 의해 전기 트레이스들(184)이 절연체 층 위에 제공될 수 있다. 전도성 트레이스들은 예를 들어 절연체 층 상에 형성되는 티타늄, 니켈, 구리 또는 스테인리스 스틸로 형성될 수 있지만, 다른 전도성 재료들이 추가의 실시예들에서 사용될 수 있다. 도 18에 도시된 특정 컨덕턴스 패턴은 단지 예일 뿐이고, 추가의 실시예들에서 달라질 수 있다.
도 20의 저면도를 참조하면, 완성된 패키지를 형성하기 위해 반도체 패키지(180)의 하단 표면에 외부 전기 커넥터들(186)(그 중 하나가 도 20에서 넘버링됨)이 제공될 수 있다. 예를 들어, 반도체 디바이스(180)가 BGA 패키지로서 호스트 디바이스의 마더보드 상에 솔더링되어야 하는 경우, 외부 전기 커넥터들은 반도체 패키지(180)의 하단 표면 상의 재배선 패드들(또는 다른 접촉 패드들)에 부착된 솔더 볼들일 수 있다. 재배선 패드들은 외부 전기 커넥터들(186) 중 선택된 것들에 전기 트레이스들(184)을 연결시킬 수 있다.
요약하면, 본 기술의 예는 반도체 웨이퍼에 관한 것으로, 반도체 웨이퍼는 제1 주 표면; 제1 주 표면에 대향하는 제2 주 표면; 웨이퍼의 제1 주 표면에 형성되는 집적 회로들을 포함하는 복수의 반도체 다이; 커프(kerf) 라인들의 제1 및 제2 세트들을 포함하는 커프 영역 - 커프 라인들의 제1 및 제2 세트들은 지정된 영역들을 제공하고, 지정된 영역들 내에서 복수의 반도체 다이의 반도체 다이가 다이싱 라인들을 따라 서로 분리됨 -; 및 커프 라인들의 제1 세트 내로 그리고 다이싱 라인들 중 한 다이싱 라인을 가로질러 연장되는 적어도 일부분을 포함하는 복수의 다이 본드 패드들을 포함한다.
추가의 예에서, 본 기술은 반도체 웨이퍼로부터 형성되는 반도체 다이에 관한 것으로, 반도체 다이는 제1 주 표면; 제1 주 표면에 대향하는 제2 주 표면; 활성 영역 내에서 제1 주 표면에 인접하여 형성되는 집적 회로들; 활성 영역의 외측에 적어도 부분적으로 형성되고 반도체 다이의 에지에서 절단된 에지들을 갖는 복수의 다이 본드 패드들을 포함한다.
추가의 예에서, 본 기술은 반도체 패키지에 관한 것으로, 반도체 패키지는 기판; 기판에 장착되는 복수의 적층된 메모리 다이 - 그 적층된 메모리 다이의 반도체 다이는 활성 영역 내에서 제1 주 표면에 인접하여 형성되는 집적 회로들; 활성 영역의 외측에 적어도 부분적으로 형성되고 활성 영역의 외측의 반도체 다이의 에지에서 절단된 에지들을 갖는 복수의 다이 본드 패드들을 포함함 -; 및 적층된 메모리 다이로/로부터의 데이터의 전달을 제어하기 위해 적층된 메모리 다이에 전기적으로 연결되는 컨트롤러 다이를 포함한다.
다른 예에서, 본 기술은 반도체 웨이퍼로부터 형성되는 반도체 다이에 관한 것으로, 반도체 다이는 제1 주 표면; 제1 주 표면에 대향하는 제2 주 표면; 활성 영역 내에서 제1 주 표면에 인접하여 형성되는 집적 회로들; 집적 회로들로/로부터의 신호들을 전달하는 패드 수단 - 패드 수단은 반도체 다이의 에지에서 절단된 에지들을 가짐 - 을 포함한다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 그것은 본 발명을 개시된 정밀한 형태로 제한하거나 총망라하도록 의도된 것이 아니다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 원리들 및 그 실제 응용예를 가장 잘 설명하기 위해 선택되어, 그에 의해 본 기술분야의 통상의 기술자가 고려된 특정 용도에 적합하게 다양한 실시예들에서 그리고 다양한 수정들과 함께 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범위는 본 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (15)

  1. 반도체 웨이퍼로서,
    제1 주 표면(major surface);
    상기 제1 주 표면에 대향하는 제2 주 표면;
    상기 웨이퍼의 상기 제1 주 표면에 형성되는 집적 회로들을 포함하는 복수의 반도체 다이;
    커프(kerf) 라인들의 제1 및 제2 세트들을 포함하는 커프 영역 - 상기 커프 라인들의 제1 및 제2 세트들은 지정된 영역들을 제공하고, 상기 지정된 영역들 내에서 상기 복수의 반도체 다이의 반도체 다이가 다이싱 라인들을 따라 서로 분리됨 -; 및
    복수의 다이 본드 패드들 - 상기 다이 본드 패드들은 상기 커프 라인들의 제1 세트 내로 그리고 상기 다이싱 라인들 중 한 다이싱 라인을 가로질러 연장되는 적어도 일부분을 포함함 -
    을 포함하는, 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 복수의 다이 본드 패드들은 상기 반도체 웨이퍼의 상기 제1 주 표면에서 노출되는, 반도체 웨이퍼.
  3. 제1항에 있어서,
    상기 복수의 다이 본드 패드들은 상기 웨이퍼의 상기 제1 주 표면 아래에 은폐되는, 반도체 웨이퍼.
  4. 반도체 웨이퍼로부터 형성되는 반도체 다이로서,
    상기 반도체 다이는,
    제1 주 표면;
    상기 제1 주 표면에 대향하는 제2 주 표면;
    활성 영역 내에서 상기 제1 주 표면에 인접하여 형성되는 집적 회로들; 및
    상기 활성 영역의 외측에 적어도 부분적으로 형성되는 복수의 다이 본드 패드들
    을 포함하는, 반도체 다이.
  5. 제4항에 있어서,
    상기 복수의 다이 본드 패드들은 상기 활성 영역의 외측에 완전히 형성되는, 반도체 다이.
  6. 제4항에 있어서,
    상기 복수의 다이 본드 패드들은 상기 반도체 웨이퍼의 표면 아래에 형성되는 밀봉 링 위에 배치되는, 반도체 다이.
  7. 제6항에 있어서,
    상기 복수의 다이 본드 패드들을 상기 집적 회로들에 전기적으로 연결시키기 위한 금속 인터커넥트들을 더 포함하고, 상기 금속 인터커넥트들은 상기 반도체 다이의 상기 제1 주 표면과 상기 밀봉 링 사이에 배치되는, 반도체 다이.
  8. 반도체 패키지로서,
    기판;
    상기 기판에 장착되는 복수의 적층된 메모리 다이 - 상기 적층된 메모리 다이의 반도체 다이는,
    활성 영역 내에서 제1 주 표면에 인접하여 형성되는 집적 회로들,
    상기 활성 영역의 외측에 적어도 부분적으로 형성되고 상기 활성 영역의 외측의 상기 반도체 다이의 에지에서 절단된 에지들을 갖는 복수의 다이 본드 패드들
    을 포함함 - ; 및
    상기 적층된 메모리 다이로/로부터의 데이터의 전달을 제어하기 위해 상기 적층된 메모리 다이에 전기적으로 연결되는 컨트롤러 다이
    를 포함하는, 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수의 적층된 메모리 다이는 오프셋 구성으로 적층되는, 반도체 패키지.
  10. 제9항에 있어서,
    상기 반도체 다이의 상기 에지에서의 상기 다이 본드 패드들은, 상기 에지로부터 이격된 다이 본드 패드들을 포함하는 반도체 다이의 스택과 비교하여, 상기 반도체 다이의 오프셋의 양의 감소를 가능하게 하는, 반도체 패키지.
  11. 제9항에 있어서,
    상기 복수의 적층된 메모리 다이를 서로 그리고 상기 기판과 전기적으로 연결시키기 위한 와이어 본드들을 더 포함하는, 반도체 패키지.
  12. 반도체 웨이퍼로부터 형성되는 반도체 다이로서,
    상기 반도체 다이는,
    제1 주 표면;
    상기 제1 주 표면에 대향하는 제2 주 표면;
    활성 영역 내에서 상기 제1 주 표면에 인접하여 형성되는 집적 회로들; 및
    상기 집적 회로들로/로부터의 신호들을 전달하는 패드 수단 - 상기 패드 수단은 상기 반도체 다이의 에지에서 절단된 에지들을 가짐 -
    을 포함하는, 반도체 다이.
  13. 제12항에 있어서,
    상기 패드 수단은, 상기 에지로부터 이격된 다이 본드 패드들을 포함하는 반도체 다이의 스택과 비교하여, 상기 반도체 다이의 오프셋의 양의 감소를 가능하게 하는, 반도체 다이.
  14. 반도체 웨이퍼로부터 형성되는 반도체 다이로서,
    상기 반도체 다이는,
    제1 주 표면;
    상기 제1 주 표면에 대향하는 제2 주 표면;
    상기 제1 주 표면 내에 위치되는 집적 회로들; 및
    상기 반도체 다이의 에지에서 절단된 에지들을 갖는 복수의 다이 본드 패드들
    을 포함하는, 반도체 다이.
  15. 제14항에 있어서,
    상기 복수의 다이 본드 패드들은 상기 반도체 다이의 상기 제1 주 표면에서 가시적인, 반도체 다이.
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