KR20180059603A - 액정표시패널 - Google Patents

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Abstract

본 발명의 일 실시예는 표시영역에 매트릭스 배열되고, 서로 다른 색상에 대응하며 상호 나란하게 배치되는 둘 이상의 서브화소로 각각 이루어진 복수의 단위화소를 포함하는 액정표시패널에 있어서, 상기 복수의 단위화소 사이의 경계영역에 대응하며, 상기 데이터라인에 중첩되는 쉴드패턴, 복수의 제 1 공통전극패턴과 복수의 제 2 공통전극패턴, 및 상기 복수의 제 1 및 제 2 공통전극패턴에 각각 대응되고, 상기 각 단위화소에 포함된 둘 이상의 서브화소 사이의 경계영역에 배치되며, 상기 게이트라인 및 데이터라인 중 적어도 하나에 중첩되는 블록패턴을 포함한다. 이에 따라, 정렬 불량 시, 블록패턴에 인접한 일부 서브화소는 블록패턴에 대응되는 개구너비로 광을 방출하고, 나머지 서브화소는 블록패턴 대신 쉴드패턴에 대응되는 개구너비로 광을 방출할 수 있으므로, 색조 표현에 대한 정렬 불량의 영향이 감소될 수 있다.

Description

액정표시패널{LIQUID CRYSTAL DISPLAY PANEL}
본 발명은 액정표시패널에 관한 것으로, 특히 터치 감지기능을 제공할 수 있는 액정표시패널에 관한 것이다.
표시장치(Display Device)는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 표시장치들은 상호 대향 합착된 한 쌍의 기판 사이에 배치된 편광물질 또는 발광물질을 포함하는 표시패널을 구비한다.
일 예로, 액정표시장치는 액정표시패널을 구비하며, 액정표시패널은 상호 대향 합착된 한 쌍의 기판 사이에 배치되고 광을 편광하는 액정물질로 이루어진 액정층을 포함한다. 구체적으로, 액정표시패널은 영상이 표시되는 표시영역에 정의된 복수의 화소영역 각각에 대응하는 화소전극과 공통전극 사이에 소정의 전계를 발생시킨다. 이때, 전계에 의해, 액정층의 액정물질이 틸트되는 각도가 변동됨으로써, 각 화소영역의 광 투과율이 조절되고, 그로 인해 영상이 표시될 수 있다.
이러한 액정표시장치는 소형화, 박형화 및 낮은 소비전력을 구현하기에 유리한 장점이 있으므로, 노트북, 모니터, 자동화 기기 및 포터블 통신 장치 등과 같은 다양한 전자장치에 이용되고 있다.
한편, 사용자의 편의를 향상시키기 위해, 액정표시장치는 터치감지기능을 내장하는 구조로 개발 및 상용화되고 있다. 터치감지기능은 표시영역 중 사람의 손 또는 물체의 접촉 지점의 위치를 검출하는 기능으로서, 사용자의 명령을 직관적으로 입력 받는 수단으로 이용될 수 있다.
예시적으로, 액정표시장치가 터치 감지기능을 내장하는 방식으로는, 터치 감지기능을 위한 별도의 터치패널을 액정표시패널의 광방출면 위에 부착하는 애드-온(Add-On) 방식과, 액정표시패널의 일부 구성요소를 영상출력용과 터치감지용으로 공유하는 인-셀(In-Cell) 방식을 들 수 있다.
애드-온 방식의 경우, 별도의 터치패널을 포함함에 따라 영상출력기능과 터치감지기능이 상호 영향없이 독립적으로 구동될 수 있는 장점이 있다. 그러나, 별도의 터치패널이 부가되는 만큼 표시장치의 경량화 및 박형화에 한계가 있는 문제점과, 액정표시패널에서 방출되는 광이 터치패널에 의해 다소 손실됨으로써 표시특성이 저하되는 문제점이 있다.
반면, 인-셀 방식의 경우, 별도의 터치패널이 부가되지 않으므로, 애드-온 방식에 비해 경량화 및 박형화에 유리한 장점이 있다.
인-셀 방식의 터치감지기능을 내장하는 액정표시패널은 복수의 화소영역에 전체적으로 대응하는 공통전극을 각 터치블록에 대응하도록 변형하여, 영상출력용과 터치감지용으로 공유하는 것이 일반적이다.
공통전극은 각 화소영역에 전계를 형성하기 위한 것이므로, 화소영역을 커버하도록 배치된다. 이에, 공통전극에 의한 광손실을 방지하기 위해, 공통전극은 투명도전성재료로 이루어지는 것이 일반적이다.
그런데, 투명도전성재료는 저항이 비교적 큰 재료이므로, 공통전극을 이용하는 경우 터치감지기능을 위한 커패시턴스가 적절히 형성되기 어려운 문제점이 있다. 그로 인해, 인-셀 방식의 액정표시패널에서 터치감지기능의 신뢰도 및 정확도를 향상하는 데에 한계가 있는 문제점이 있다.
본 발명은 인-셀 방식으로 터치감지기능을 내장하면서도, 터치감지기능의 정확도 및 신뢰도를 향상시킬 수 있는 액정표시패널을 제공하기 위한 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 예시에 따르면, 표시영역에 매트릭스 배열되고, 서로 다른 색상에 대응하며 상호 나란하게 배치되는 둘 이상의 서브화소로 각각 이루어진 복수의 단위화소, 상호 교차하는 제 1 방향의 게이트라인과 제 2 방향의 데이터라인, 상기 게이트라인과 데이터라인을 덮는 제 1 층간절연막 상에 배치되고, 상기 복수의 단위화소 사이의 경계영역에 대응하며, 상기 데이터라인에 중첩되는 쉴드패턴, 상기 쉴드패턴을 덮는 제 2 층간절연막 상에 배치되는 복수의 제 1 공통전극패턴과 복수의 제 2 공통전극패턴, 및 상기 복수의 제 1 및 제 2 공통전극패턴에 각각 대응되고, 상기 각 단위화소에 포함된 둘 이상의 서브화소 사이의 경계영역에 배치되며, 상기 게이트라인 및 데이터라인 중 적어도 하나에 중첩되는 블록패턴을 포함한다.
상기 쉴드패턴은 상기 제 1 방향으로 이웃한 제 1 및 제 2 공통전극패턴 사이에 배치되고, 상기 블록패턴, 상기 제 1 공통전극패턴 및 제 2 공통전극패턴 각각과 다른 층에 배치된다. 또한, 상기 쉴드패턴은 상기 블록패턴으로부터 이격된다.
그리고, 상기 제 1 및 제 2 공통전극패턴은 투명도전성재료로 이루어지고, 상기 블록패턴은 금속재료로 이루어진다.
본 발명의 일 실시예에 따른 액정표시패널은 복수의 제 1 및 제 2 공통전극패턴, 및 제 1 및 제 2 공통전극패턴에 각각 대응되고 각 단위화소에 포함된 둘 이상의 서브화소 사이의 경계영역에 배치되는 블록패턴을 포함함에 따라, 인-셀 방식으로 터치감지기능을 내장하면서도 제 1 및 제 2 공통전극패턴 각각의 저항을 낮출 수 있는 장점이 있다.
그리고, 본 발명의 일 실시예에 따르면, 제 1 및 제 2 공통전극패턴이 연결되는 것을 방지하기 위해 제 1 및 제 2 공통전극패턴 사이에 블록패턴을 배치하지 않는다. 그 대신, 블록패턴과 다른 층의 쉴드패턴을 제 1 및 제 2 공통전극패턴 사이의 경계에 배치함에 따라, 한 쌍의 기판 사이의 정렬 불량으로 인한 색조 표현의 신뢰도 저하가 방지될 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 도면이다.
도 2는 도 1의 액정표시패널의 표시영역 중 일부에 관한 일 예시를 나타낸 도면이다.
도 3은 도 1의 액정표시패널의 표시영역 중 일부에 관한 다른 일 예시를 나타낸 도면이다.
도 4a 및 도 4b는 도 1의 액정표시패널의 표시영역 중 일부에 관한 또 다른 일 예시들을 나타낸 도면이다.
도 5는 도 2의 A-A' 단면을 나타낸 도면이다.
도 6은 도 2의 B-B' 단면을 나타낸 도면이다.
도 7은 도 2의 표시영역 중 어느 하나의 화소영역의 단면에 관한 일 예시를 나타낸 도면이다.
도 8a는 일반적인 액정표시패널에 관한 비교예시의 단면을 나타낸 도면이다.
도 8b, 도 8c 및 도 8d 각각은 도 8a의 비교예시에서 정렬불량이 발생된 경우의 시야 별 색조 차이를 나타낸 도면이다.
도 9a 및 도 9b는 도 5의 액정표시패널에서 정렬불량이 발생된 경우의 시야 별 색조 차이를 나타낸 도면이다.
이하, 본 발명의 일 실시예에 따른 액정표시패널에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1을 참조하여, 본 발명의 일 실시예에 따른 액정표시장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 도면이다.
도 1에 도시한 바와 같이, 영상이 표시되는 표시영역(AA)에 복수의 화소영역을 정의하도록 상호 교차하는 제 1 방향(X축 방향; 도 1의 좌우방향)의 게이트라인(GL1~GLg)과 제 2 방향(Y축 방향; 도 1의 상하방향)의 데이터라인(DL1~DLd)을 포함하는 액정표시패널(100), 하나의 프레임을 표시하기 위한 1 수직기간 동안 게이트라인(GL1~GLg)에 순차적으로 게이트신호를 공급하기 위한 게이트구동부(200), 각 게이트라인(GL1~GLg)에 게이트신호가 공급되는 1 수평기간 동안 데이터라인(DL1~DLd)에 데이터신호를 공급하는 데이터구동부(300), 게이트구동부(200)와 데이터구동부(300)를 제어하는 타이밍 컨트롤러(400), 및 액정표시패널(100)의 터치 감지기능을 구동하는 터치센싱부(500)를 포함한다.
타이밍 컨트롤러(400)는 외부시스템으로부터 입력된 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호에 기초하여, 게이트구동부(200) 및 데이터구동부(300) 각각의 동작 타이밍을 제어하기 위한 제어신호들(GCS, DCS)을 생성한다. 타이밍 컨트롤러(400)는 외부시스템으로부터 입력된 입력영상데이터를 재정렬하고, 재정렬된 영상데이터(r, g, b)를 데이터구동부(300)로 출력한다.
여기서, 타이밍 컨트롤러(400)에 의한 게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE) 등을 포함할 수 있다.
그리고, 타이밍 컨트롤러(400)에 의한 데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함할 수 있다.
더불어, 타이밍 컨트롤러(400)는 터치센싱부(500)의 동작 타이밍을 제어하기 위한 터치제어신호를 더 생성할 수도 있다.
즉, 타이밍 컨트롤러(400)는, 1 수직기간을 복수의 영상출력기간과 복수의 터치감지기간으로 구분하고, 터치감지기간에 대응하는 터치동기신호(TSS)를 터치센싱부(500)에 공급할 수 있다.
터치센싱부(500)는 액정표시패널(100)에 구비된 제 1 방향(X축)의 송신 터치라인(TL1~TLk) 및 제 2 방향(Y축)의 수신 터치라인(RL1~RLs)를 구동할 수 있다.
일 예로, 터치센싱부(500)는 복수의 송신 터치라인(TL1~TLk)을 순차적으로 구동할 수 있다. 그리고, 터치센싱부(500)는 각 송신 터치라인(TL1~TLk)을 구동하는 동안 복수의 수신 터치라인(RL1~RLs) 각각을 구동하고, 이때 임계치와 상이한 전압레벨을 갖는 수신 터치라인(RL1~RLs)을 검출할 수 있다. 이로써, 터치센싱부(500)는 구동 중인 송신 터치라인(TL1~TLk)과, 임계치와 상이한 전압레벨을 갖는 수신 터치라인(RL1~RLs)에 기초하여, 터치가 발생된 지점을 센싱할 수 있다.
다음, 도 2, 도 3, 도 4a, 도 4b 및 도 5 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 액정표시패널에 대해 설명한다.
도 2는 도 1의 액정표시패널의 표시영역 중 일부에 관한 일 예시를 나타낸 도면이다. 도 3은 도 1의 액정표시패널의 표시영역 중 일부에 관한 다른 일 예시를 나타낸 도면이다. 도 4a 및 도 4b는 도 1의 액정표시패널의 표시영역 중 일부에 관한 또 다른 일 예시들을 나타낸 도면이다. 도 5는 도 2의 A-A' 단면을 나타낸 도면이고, 도 6은 도 2의 B-B' 단면을 나타낸 도면이다. 그리고, 도 7은 도 2의 표시영역 중 어느 하나의 화소영역의 단면에 관한 일 예시를 나타낸 도면이다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 액정표시패널(100)은 표시영역(도 1의 AA)에 매트릭스 배열되는 복수의 단위화소(P)를 포함한다. 복수의 단위화소(P) 각각은 서로 다른 색상에 대응하며 상호 나란하게 배치되는 둘 이상의 서브화소(SP1, SP2, SP3)로 이루어진다.
예시적으로, 각 단위화소(P)는 제 1 방향(X축 방향; 도 2의 좌우방향)으로 나란하게 배열되고, 적색(R), 녹색(G) 및 청색(B)에 대응하는 제 1, 제 2 및 제 3 서브화소SP1, SP2, SP3)로 이루어질 수 있다.
액정표시패널(100)은 표시영역(AA)에 각 서브화소(SP1, SP2, SP3)에 대응하는 화소영역을 정의하도록 상호 교차하는 제 1 방향의 게이트라인(GL)과, 제 2 방향(Y축 방향; 도 2의 상하방향)의 데이터라인(DL), 복수의 단위화소(P) 사이의 경계영역에 대응하고 데이터라인(DL)에 중첩되는 쉴드패턴(SPN), 상호 인접한 둘 이상의 단위화소(P)에 각각 대응하는 복수의 제 1 공통전극패턴(CE1)과 복수의 제 2 공통전극패턴(CE2), 및 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)에 각각 대응되고 각 단위화소(P)에 포함된 둘 이상의 서브화소(SP1, SP2, SP3) 사이의 경계영역에 배치되며 게이트라인(GL) 및 데이터라인(DL) 중 적어도 하나에 중첩되는 블록패턴(BPN)을 포함한다. 참고로, 이하에서 "복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)"은 간결한 설명을 위해 공통전극(CE)으로 통칭될 수 있다.
그리고, 본 발명의 일 실시예에 따른 액정표시패널(100)은 복수의 제 2 공통전극패턴(CE2) 사이의 이격영역에 대응하고 게이트라인(GL)에 중첩되는 연결패턴(CPN)을 더 포함한다.
블록패턴(BPN)은 제 1 및 제 2 공통전극패턴(CE1, CE2)와 동일층에 배치된다. 그러므로, 제 1 방향(X축)으로 이웃한 제 1 및 제 2 공통전극패턴(CE1, CE2)가 블록패턴(BPN)을 통해 연결되는 것을 방지하기 위해, 상호 이웃한 제 1 및 제 2 공통전극패턴(CE1, CE2) 사이에는 블록패턴(BPN)이 배치되지 않는다.
그 대신, 제 1 방향(X축)으로 이웃한 제 1 및 제 2 공통전극패턴(CE1, CE2) 사이에는 쉴드패턴(SPN)이 배치된다. 이러한 쉴드패턴(SPN)은 하나의 서브화소(SP1, SP2, SP3)에 대응하는 길이일 수 있다.
그리고, 상호 이웃한 제 1 및 제 2 공통전극패턴(CE1, CE2)이 쉴드패턴(SPN)에 의해 연결되는 것이 방지되도록, 쉴드패턴(SPN)은 제 1 및 제 2 공통전극패턴(CE1, CE2)과 다른 층에 배치된다.
더불어, 도 5를 참조하여 후술하는 바와 같이, 쉴드패턴(SPN)은 블록패턴(BPN)으로부터 절연되도록, 블록패턴(BPN)과 다른 층에 배치된다. 그리고, 쉴드패턴(SPN)은 다른 라인이나 다른 패턴에 연결되지 않는 상태, 즉 플로팅 상태로 배치될 수 있다.
복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)은 표시영역(AA)에 매트릭스 배열된다. 여기서, 복수의 제 1 공통전극패턴(CE1)은 제 2 방향(Y축)으로 나란하게 배열되고, 복수의 제 2 공통전극패턴(CE2)은 제 2 방향(Y축)으로 나란하게 배열된다. 더불어, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)은 제 1 방향(X축)으로 상호 교번한다.
즉, 도 2의 도시와 같이, 두번째 세로열이 제 1 공통전극패턴(CE1)으로 이루어진 경우, 제 1 방향(X축)으로 두번째 세로열의 양측에 이웃하는 첫번째 세로열과 세번째 세로열 각각은 제 2 공통전극패턴(CE2)으로 이루어진다.
그리고, 복수의 제 1 공통전극패턴(CE1) 중 제 2 방향(Y축)으로 인접한 제 1 공통전극패턴(CE1)은 블록패턴(BPN)을 통해 상호 연결된다. 이를 위해, 각 제 1 공통전극패턴(CE1) 상에 배치되는 블록패턴(BPN)은 데이터라인(DE)에 중첩되는 형태로 연장되고, 제 2 방향으로 이웃한 블록패턴(BPN)과 연결된다.
그리고, 복수의 제 2 공통전극패턴(CE2) 중 제 1 공통패턴전극(CE1)을 사이에 두고 제 1 방향(X축)으로 이웃한 제 2 공통전극패턴(CE2)은 연결패턴(CPN) 및 블록패턴(BPN)을 통해 상호 연결된다. 이를 위해, 연결패턴(CPN)의 적어도 일측은 제 1 방향으로 연결패턴(CPN)과 이웃한 블록패턴(BPN)과 중첩되도록 연장된다. 그리고, 연결패턴(CPN)은 연결패턴(CPN)과 블록패턴(BPN) 사이의 절연막(도 5의 122)을 관통하는 콘택홀을 통해 이웃한 블록패턴(BPN)과 연결된다.
이와 같이, 블록패턴(BPN)을 통해 제 2 방향(Y축)으로 연결되는 복수의 제 1 공통전극패턴(CE1)은 터치감지기간 동안 수신 터치라인(도 1의 RL1~RLs)으로 이용된다. 그리고, 연결패턴(CPN)을 통해 제 1 방향(X축)으로 연결되는 복수의 제 2 공통전극패턴(CE2)은 터치감지기간 동안 송신 터치라인(TL1~TLk)으로 이용된다.
즉, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)는 영상출력기간 동안 공통전압으로 유지되고 각 서브화소(SP1, SP2, SP3)의 화소전극과 함께 전계를 발생시키는 공통전극으로 이용된다. 그리고, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)는 터치감지기간 동안 복수의 수신 터치라인(도 1의 RL1~RLs) 및 복수의 송신 터치라인(TL1~TLk)으로 이용된다.
한편, 블록패턴(BPN)은 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각의 저항을 낮추기 위한 것으로서, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각 상에 접하도록 배치된다. 즉, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각은 광이 방출되는 영역에 배치될 수 있도록 투명 도전성 재료로 이루어진다. 여기서, 투명 도전성 재료는 비교적 저항이 높으므로, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각의 저항을 낮추기 위해서, 투명 도전성 재료보다 저항이 낮은 재료로 이루어진 블록패턴(BPN)과 연결될 필요가 있다. 예시적으로, 블록패턴(BPN)은 알루미늄 또는 구리 등과 같은 금속 재료로 이루어질 수 있다.
한편, 복수의 제 2 공통전극패턴(CE2)을 제 1 방향으로 연결시키기 위한 연결패턴(CPN)은 쉴드패턴(SPN)과 동일층에 배치될 수 있다. 이 경우 연결패턴(CPN)은 쉴드패턴(SPN)과 마찬가지로 플로팅 상태로 배치될 수 있다. 그리고, 도 2의 도시와 같이, 일 예시에 따르면, 각 연결패턴(CPN)은 각 쉴드패턴(SPN)으로부터 이격될 수 있다.
블록패턴(BPN)은 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각에 중첩되는 게이트라인(GL) 및 데이터라인(dl) 중 적어도 하나를 커버하는 형태로 이루어진다.
예시적으로, 도 2의 도시와 같이, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각은 제 2 방향으로 인접한 세 개의 단위화소(P)에 대응될 수 있다. 이 경우, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 중 어느 하나에 대응되는 블록패턴(BPN)은 각 공통전극패턴(CE1, CE2)에 중첩되고, 두 개의 게이트라인(GL) 및 두 개의 데이터라인(DL)을 커버하는 "井"자 형태일 수 있다.
다만, 이는 단지 예시일 뿐이며, 블록패턴(BPN)의 형태는 각 공통전극패턴(CE1, CE2)에 대응되는 영역 내에서, 적어도 두 개의 데이터라인(DL)을 커버하는 형태, 또는 적어도 하나의 게이트라인(GL)을 더 커버하되, 각 화소영역을 침범하지 않는 형태라면 어느 것으로든 적용될 수 있다.
이와 같이, 제 1 및 제 2 공통전극패턴(CE1, CE2)는 블록패턴(BPN) 및 연결패턴(CPN) 중 적어도 하나와 연결됨으로써, 더 낮은 저항을 가질 수 있다. 이로써, 터치 감지용의 커패시턴스를 형성하기에 더욱 적합해질 수 있으므로, 터치감지기능의 신뢰도 및 정확도가 향상될 수 있다.
더불어, 도 2의 도시와 같이, 각 단위화소(P)가 제 1 방향(X축)으로 나란하게 배열되는 제 1, 제 2 및 제 3 서브화소(SP1, SP2, SP3)으로 이루어질 수 있다.
이 경우, 복수의 단위화소(P) 사이의 경계영역은 제 1 방향(X축)으로 나란하게 배열되는 제 3 서브화소(SP3)와 제 1 서브화소(SP1) 사이에 대응된다. 즉, 쉴드패턴(SPN)은 제 1 방향(X축)으로 나란하게 배열되는 제 3 서브화소(SP3)와 제 1 서브화소(SP1) 사이에 배치된 데이터라인(DL)에 중첩된다.
또한, 블록패턴(BPN)은 제 1 및 제 2 서브화소(SP1, SP2) 사이의 이격영역과, 제 2 및 제 3 서브화소(SP2, SP3) 사이의 이격영역에 배치된 데이터라인(DL)에 중첩된다. 이 뿐만 아니라, 블록패턴(BPN)은 각 공통전극패턴(CE1, CE2) 내에서, 제 2 방향(Y축)으로 이웃한 단위화소(P) 사이의 이격영역에 배치된 게이트라인(GL)에 더 중첩될 수 있다.
일 예로, 각 단위화소(P)에 포함된 제 1, 제 2 및 제 3 서브화소(SP1, SP2, SP3)는 적색(R), 녹색(G) 및 청색(B)에 대응될 수 있다.
한편, 도 2의 도시에 따르면, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각은 제 2 방향(Y축)으로 인접한 세 개의 단위화소(P)에 대응한다. 그러나, 본 발명의 일 실시예에 따르면, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각에 대응되는 단위화소의 개수는 얼마든지 변형될 수 있다.
즉, 도 3에 도시한 바와 같이, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각은 제 1 방향(X축)으로 인접한 두 개의 단위화소(P) 및 이들에게 제 2 방향(Y축)으로 인접한 두 개의 단위화소(P)에 대응될 수 있다. 달리 설명하면, 각 공통전극패턴(CE1, CE2)는 2X2로 배열된 네 개의 단위화소(P)에 대응될 수 있다.
이 경우에도, 쉴드패턴(SPN)은 복수의 단위화소(P) 사이마다 게이트라인(GL)과 중첩되는 영역에 배치된다.
한편, 도 2 및 도 3의 도시에 따르면, 쉴드패턴(SPN)은 제 1 및 제 2 공통전극패턴(CE1, CE2) 사이에 대응한 제 3 서브화소(SP3)와 제 1 서브화소(SP1) 사이에 배치되고, 하나의 화소영역에 대응되는 길이로 이루어진다. 그러나, 본 발명의 일 실시예에 따르면, 쉴드패턴(SPN)은 도 2의 도시와 상이한 형태로 변형될 수 있다.
즉, 도 4a에 도시한 바와 같이, 쉴드패턴(SPN')은 각 제 1 공통전극패턴(CE1)의 외곽에 대응되는 길이로 이루어질 수 있다. 즉, 쉴드패턴(SPN')은 제 1 공통전극패턴(CE1)의 적어도 일측에 나란하게 배치될 수 있다. 이와 같이 하면, 쉴드패턴(SPN')의 개수가 감소될 수 있어, 쉴드패턴(SPN')의 형성을 위한 패터닝 공정이 용이해질 수 있는 장점이 있다.
또는, 도 4b에 도시한 바와 같이, 쉴드패턴(SPN")은 제 2 방향(Y축)으로 인접한 어느 하나의 연결패턴(CPN)에 이어지는 형태일 수도 있다. 이와 같이 하면, 연결패턴(CPN)에 이어지는 제 2 공통전극패턴(CE2)의 저항이 더욱 감소될 수 있는 장점이 있다.
이와 같이, 쉴드패턴(SPN, SPN', SPN")은 제 1 방향(X축)으로 상호 이웃한 제 1 및 제 2 공통전극패턴(CE1, CE2) 사이에 대응하는 각 단위화소(P) 사이에 배치된 데이터라인(DL)에 중첩하면서, 둘 이상의 연결패턴(CPN)과 연결되지 않는 형태라면 어느 것으로든 변형될 수 있다.
도 5에 도시한 바와 같이, 본 발명의 일 실시예에 따른 액정표시패널(100)은 상호 대향하는 제 1 및 제 2 기판(101, 102), 제 1 및 제 2 기판(101, 102) 사이에 배치되는 액정층(103), 제 2 기판(102) 상에 배치되는 블랙매트릭스(BM)과 컬러필터(R, G, B), 및 각 화소영역에 대응하는 화소전극(PE)을 더 포함한다.
도 6의 도시와 같이, 게이트라인(GL)은 제 1 기판(101) 상에 배치되고, 게이트절연막(111)으로 커버될 수 있다.
데이터라인(DL)은 게이트절연막(111) 상에 배치될 수 있다. 즉, 게이트절연막(111)은 게이트라인(GL)과 데이터라인(DL) 사이에 배치되고, 상호 교차하는 방향의 게이트라인(GL)과 데이터라인(DL)을 절연시킨다.
다만, 이는 단지 예시일 뿐이며, 박막트랜지스터(TFT)의 구조에 따라, 게이트라인(GL)과 데이터라인(DL)이 배치되는 층이 달라질 수 있음은 당연하다. 즉, 도 7을 참조하면, 게이트라인(GL)은 박막트랜지스터(TFT)의 게이트전극(GE)와 함께, 게이트절연막(111) 상에 배치되고, 데이터라인(DL)은 박막트랜지스터(TFT)의 소스전극(SE) 및 드레인전극(DE)와 함께 소스-드레인절연막(112) 상에 배치될 수도 있다.
액정표시패널(100)은 게이트라인(GL)과 데이터라인(DL)을 덮는 제 1 층간절연막(121)을 더 포함한다.
제 1 층간절연막(121) 상에는 쉴드패턴(SPN)이 배치된다.
그리고, 도 6에 도시한 바와 같이, 제 1 층간절연막(121) 상에는 연결패턴(CPN)이 더 배치된다.
이러한 쉴드패턴(SPN) 및 연결패턴(CPN)은 제 2 층간절연막(122)으로 덮인다.
제 2 층간절연막(122) 상에는 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)이 배치된다. 이때, 제 2 공통전극패턴(CE2)은 제 2 층간절연막(122)을 관통하는 콘택홀을 통해 연결패턴(CPN)과 연결된다.
즉, 연결패턴(CPN)은 제 1 공통전극패턴(CE1)을 회피하여, 제 1 방향으로 이웃한 제 2 공통전극패턴(CE2)을 연결시키는 브릿지로 이용된다.
이어서, 도 5에 도시한 바와 같이, 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각 상에는 블록패턴(BPN)이 배치된다.
앞서 언급한 바와 같이, 복수의 제 1 공통전극패턴(CE1) 상에 배치되는 블록패턴(BPN)은 데이터라인(DL)에 중첩되도록 연장되며, 제 2 방향(Y축)으로 이웃한 다른 블록패턴(BPN)에 연결된다. 이로써, 복수의 제 1 공통전극패턴(CE1) 중 제 2 방향(Y축)으로 이웃한 제 1 공통전극패턴(CE1)은 연장된 블록패턴(BPN)을 통해 상호 연결된다.
그리고, 복수의 제 2 공통전극패턴(CE2) 상에 배치되는 블록패턴(BPN)은 이웃한 다른 블록패턴(BPN)으로부터 이격되고 연결되지 않는다. 즉, 제 2 공통전극패턴(CE2)이 제 2 방향(Y축)으로 이웃한 다른 제 1 공통전극패턴(CE2)와 연결되는 것이 방지되고, 제 2 공통전극패턴(CE2)이 제 1 방향(X축)으로 이웃한 제 1 공통전극패턴(CE1)과 연결되는 것이 방지되도록, 각 제 2 공통전극패턴(CE2) 상의 블록패턴(BPN)은 다른 인접한 블록패턴(BPN)으로부터 이격된다.
이러한 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)과 블록패턴(BPN)은 제 3 층간절연막(123)으로 덮일 수 있다.
더불어, 화소전극(PE)은 복수의 제 1 및 제 2 공통전극패턴(CE1, CE2)과 다른 층에 배치된다.
예시적으로, 화소전극(PE)은 쉴드패턴(SPN) 및 연결패턴(CPN)과 함께 제 1 층간절연막(121) 상에 배치될 수 있다. 즉, 제 1 층간절연막(121)의 상부 중 화소영역의 외곽에는 쉴드패턴(SPN) 또는 연결패턴(CPN)이 배치되고, 화소영역에는 화소전극(PE)이 배치될 수 있다.
또는, 도 5 및 도 6에 도시한 바와 같이, 화소전극(PE)은 제 3 층간절연막(123) 상에 배치될 수 있다.
그리고, 제 1 기판(101)에 대향하는 제 2 기판(102) 상에는 블랙매트릭스(BM) 및 컬러필터(R, G, B)가 배치될 수 있다.
블랙매트릭스(BM)은 각 화소영역의 외곽에 대응한다. 그리고, 블랙매트릭스(BM)은 적어도 쉴드패턴(SPN) 및 블록패턴(BPN)보다 넓은 너비로 이루어지고, 적어도 쉴드패턴(SPN) 및 블록패턴(BPN)을 커버하도록 배치된다.
컬러필터(R, G, B)는 각 화소영역에 대응한다. 이러한 컬러필터(R, G, B)에 의해, 각 단위화소(P)에 포함되는 제 1, 제 2 및 제 3 서브화소(SP1, SP2, SP3)가 적색, 녹색 및 청색에 대응될 수 있다.
액정층(103)은 제 1 및 제 2 기판(101, 102) 사이에 주입된 액정물질로 이루어질 수 있다. 이때, 도 5 및 도 6에 상세히 도시되지 않았으나, 액정물질의 초기 틸트방향을 지정하기 위한 배향막(미도시)이 제 1 및 제 2 기판(101, 102) 중 적어도 하나에 배치될 수 있다. 일 예로, 배향막은 제 1 기판(101)의 제 3 층간절연막(123) 상에 배치될 수 있다. 또는, 배향막은 제 2 기판(102)의 컬러필터(R, G, B) 및 블랙매트릭스(BM)을 덮는 오버코트막(미도시) 상에 더 배치될 수 있다.
더불어, 본 발명의 일 실시예에 따른 액정표시패널(100)은 각 서브화소(SP1, SP2, SP3)을 독립적으로 구동하기 위하여, 각 서브화소에 대응하는 박막트랜지스터(미도시)를 더 포함한다.
도 7에 도시한 바와 같이, 각 화소영역(SP)에 대응하는 박막트랜지스터(TFT)는 제 1 기판(101) 상에 배치되고 채널영역(ACT1)과 그 양측의 소스영역(ACT2) 및 드레인영역(ACT3)을 포함하는 액티브층(ACT), 액티브층(ACT)을 덮는 게이트절연막(111) 상에 배치되고 채널영역(ACT1)과 중첩하는 게이트전극(GE), 게이트전극(GE)을 덮는 소스-드레인절연막(112) 상에 배치되고 소스영역(ACT2)에 연결되는 소스전극(SE) 및 소스-드레인절연막(112) 상에 배치되고 드레인영역(ACT3)에 연결되는 드레인전극(DE)을 포함할 수 있다.
이러한 박막트랜지스터(TFT)는 데이터라인(DL)과 함께 제 1 층간절연막(121)으로 덮인다.
그리고, 화소전극(PE)이 제 3 층간절연막(123) 상에 배치되는 경우, 화소전극(PE)은 이 경우, 화소전극(PE)은 제 1, 제 2 및 제 3 층간절연막(121, 122, 123)을 관통하는 콘택홀을 통해 박막트랜지스터(TFT)에 연결된다.
이상과 같이, 본 발명의 일 실시예에 따른 액정표시패널(100)은 둘 이상의 단위화소(P)에 각각 대응되는 제 1 및 제 2 공통전극패턴(CE1, CE2), 및 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각에 대응되고 각 단위화소(P)에 포함된 둘 이상의 서브화소(SP1, SP2, SP3) 사이의 경계영역에 배치되는 블록패턴(BPN)을 포함한다. 이로써, 제 1 및 제 2 공통전극패턴(CE1, CE2)의 저항이 낮아질 수 있으므로, 터치감지기능의 정확도 및 신뢰도가 향상될 수 있다.
그리고, 제 1 및 제 2 공통전극패턴(CE1, CE2)과 동일층에 배치되는 블록패턴(BPN)에 의해, 제 1 방향으로 이웃한 제 1 및 제 2 공통전극패턴(CE1, CE2)가 연결될 수 있으므로, 제 1 및 제 2 공통전극패턴(CE1, CE2) 사이에는 블록패턴(BPN)이 배치되지 않는다. 그리고, 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각은 둘 이상의 단위화소(P)에 대응되므로, 단위화소(P) 사이의 경계영역들 중 일부에는 블록패턴(BPN)이 배치될 수 없다.
만일, 제 1 및 제 2 공통전극패턴(CE1, CE2) 각각 내에서 단위화소(P) 사이의 경계영역에 블록패턴(BPN)을 배치하면, 외부광 등에 의해, 블록패턴(BPN)이 배치된 부분이 블록패턴(BPN)이 배치되지 않는 부분과 다르게 시인될 수 있다. 이를 방지하기 위해, 제 1 및 제 2 공통전극패턴(CE1, CE2) 사이의 경계영역인지 여부에 관계없이, 모든 단위화소(P) 사이의 경계영역에 블록패턴(BPN)을 배치하지 않을 수 있다.
그 대신, 단위화소(P) 사이의 경계영역에 쉴드패턴(SPN)을 배치한다. 이러한 쉴드패턴(SPN)에 의해, 한 쌍의 기판(101, 102) 사이의 정렬 불량으로 인한 색조 표현의 신뢰도 저하가 방지될 수 있다. 구체적으로, 모든 단위화소(P) 사이의 경계영역에 블록패턴(BPN)이 배치되지 않으면, 제 1 및 제 2 기판(101, 102) 간의 정렬에 오차가 발생된 경우, 블록패턴(BPN)의 유무에 따라 각 서브화소(SP1, SP2, SP3)의 개구너비가 달라짐으로써, 색조 표현이 불량해지는 문제점이 있다.
그러나, 본 발명의 일 실시예에 따르면, 제 1 및 제 2 공통전극패턴(CE1, CE2) 및 블록패턴(BPN) 각각과 다른 층에 배치되고, 단위화소(P) 사이의 경계영역에 대응되는 쉴드패턴(SPN)을 더 포함함으로써, 정렬 불량에 따른 색조 표현의 불량을 방지할 수 있다.
즉, 블록패턴(BPN)이 배치될 수 없는 단위화소(P) 사이의 경계영역에 쉴드패턴(SPN)을 배치함으로써, 정렬 불량 발생 시, 블록패턴(BPN)에 의해 감소되는 개구너비만큼, 쉴드패턴(SPN)에 의해서도 개구너비가 감소될 수 있다. 이에 따라, 각 서브화소(SP1, SP2, SP3)의 개구너비가 동등 또는 유사해질 수 있으므로, 정렬 불량의 영향으로 인해 시야에 따라 색조 표현이 불량해지는 것이 방지될 수 있다.
이에 대해, 도 8a 내지 도 8d, 도 9a 및 도 9b를 참조하여 더욱 상세히 설명한다.
도 8a는 일반적인 액정표시패널에 관한 비교예시의 단면을 나타낸 도면이고, 도 8b, 도 8c 및 도 8d 각각은 도 8a의 비교예시에서 정렬불량이 발생된 경우의 시야 별 색조 차이를 나타낸 도면이다. 도 9a 및 도 9b는 도 5의 액정표시패널에서 정렬불량이 발생된 경우의 시야 별 색조 차이를 나타낸 도면이다.
도 8a 내지 도 8d에 도시된 비교예시(REF)는 쉴드패턴(도 5의 SPN)을 포함하지 않는 경우를 나타낸다. 그리고, 도 8b, 도 8c 및 도 8d는 제 1 기판(101)이 제 2 기판(102)에 비해 소정의 오차(E)만큼 밀린 상태의 정렬 불량이 발생된 경우를 나타낸다.
도 8a에 도시한 바와 같이, 비교예시(REF)는 쉴드패턴(도 5의 SPN)을 포함하지 않으나, 정렬 불량이 발생되지 않은 경우에는 각 서브화소(SP1, SP2, SP3)는 블랙매트릭스(BM)에 대응하는 개구너비(W1)로 광을 방출한다.
그리고, 도 8b에 도시한 바와 같이, 정렬 불량이 발생된 경우, 액정표시패널(REF)이 표시광을 방출하는 표시면의 정면에서 제 2 기판(102)이 제 1 기판(101)에 비해 치우친 방향에 대응하는 사용자의 시야(도 8b의 패널 정면의 좌측영역에 배치됨)에서는 각 서브화소(SP1, SP2, SP3)가 블랙매트릭스(BM)에 대응하는 개구너비(W1)로 광을 방출하는 것으로 관측된다.
즉, 제 2 기판(102)이 제 1 기판(101)에 비해 좌측으로 치우친 정렬 불량이 발생되는 경우, 액정표시패널(REF)의 정면에 대한 좌측 시야에서는 정렬 불량이 발생되지 않은 액정표시패널(REF)과 동일한 화질을 제공받을 수 있다. 반면, 액정표시패널(REF)의 정면 시야 및 액정표시패널(REF)의 정면에 대한 우측 시야에서는 정렬 불량이 발생되지 않은 액정표시패널(REF)에 비해 작은 개구너비로 광을 방출하는 서브화소가 발생된다.
구체적으로, 도 8c에 도시한 바와 같이, 액정표시패널(REF)의 정면에 대응하는 사용자의 시야(도 8c의 패널 정면에 마주하는 영역에 배치됨)에서는 블록패턴(BPN)의 유무에 따라 서브화소의 개구너비가 상이해진다. 즉, 둘 이상의 서브화소(SP1, SP2, SP3) 중 경계영역에 블록패턴(BPN)이 배치되는 제 2 및 제 3 서브화소(SP2, SP3)는 블랙매트릭스(BM) 밖으로 블록패턴(BPN)이 돌출되는 만큼 감소된 개구너비(W2)로 광을 방출한다. 반면, 제 1 서브화소(SP1)는 블랙매트릭스(BM) 밖으로 돌출될 블록패턴(BPN)이 없으므로, 블랙매트릭스(BM)에 대응하는 개구너비(W1)로 광을 방출한다.
또한, 도 8d에 도시한 바와 같이, 액정표시패널(REF)의 정면에서 제 2 기판(102)이 제 1 기판(101)에 비해 치우친 방향의 반대방향에 대응하는 사용자의 시야(도 8d의 패널 정면의 우측영역에 배치됨)에서도 블록패턴(BPN)의 유무에 따라 서브화소의 개구너비가 상이해진다. 즉, 제 2 및 제 3 서브화소(SP2, SP3)는 블랙매트릭스(BM) 밖으로 블록패턴(BPN)이 돌출되는 만큼 감소된 개구너비(W3)로 광을 방출하는 반면, 제 1 서브화소(SP1)는 블랙매트릭스(BM)에 대응하는 개구너비(W1)로 광을 방출한다.
이로써, 정렬 불량 발생 시, 시야에 따라, 제 1 서브화소(SP1)에서 방출되는 광량이 제 2 및 제 3 서브화소(SP2, SP3)에서 방출되는 광량보다 많아지는 경우가 발생하고, 이때의 색조는 제 1 서브화소(SP1)에서 방출되는 색상에 치우치도록 변동된다. 즉, 정렬 불량의 영향으로 인해, 색조 표현의 균일도 및 신뢰도가 저하되는 문제점이 있다.
그러나, 도 9a 및 도 9b에 도시한 바와 같이, 본 발명의 일 실시예에 따르면, 블록패턴(BPN)이 배치될 수 없는 각 단위화소(P) 사이의 경계영역에 쉴드패턴(SPN)이 배치된다. 이에 따라, 정렬 불량 발생 시, 블록패턴(BPN)의 유무로 인해 시야에 따라 색조 표현이 달라지고, 그로 인해 색조 표현의 균일도 및 신뢰도가 저하되는 것을 방지할 수 있다.
도 9a 및 도 9b는 제 1 기판(101)이 제 2 기판(102)에 비해 소정의 오차(E)만큼 밀린 상태의 정렬 불량이 발생된 경우를 나타낸다.
도 9a 및 도 9b에 도시한 바와 같이, 본 발명의 일 실시예에 따르면, 정렬 불량이 발생된 경우에도, 액정표시패널(100)의 정면, 정면의 좌측 및 정면의 우측에 관계없이 대부분의 시야에서, 모든 서브화소의 개구너비가 상호 유사해질 수 있다.
즉, 도 9a에 도시한 바와 같이, 본 발명의 일 실시예에 따르면, 액정표시패널(100)의 정면에 대응하는 사용자의 시야(도 9a의 패널 정면에 마주하는 영역에 배치됨)에 있어서, 둘 이상의 서브화소(SP1, SP2, SP3) 중 경계영역에 블록패턴(BPN)이 배치되는 제 2 및 제 3 서브화소(SP2, SP3)는 블랙매트릭스(BM) 밖으로 블록패턴(BPN)이 돌출되는 만큼 감소된 개구너비(W4)로 광을 방출한다. 그리고, 제 1 서브화소(SP1)는 블랙매트릭스(BM) 밖으로 돌출될 블록패턴(BPN)이 없으나, 대신 블랙매트릭스(BM) 밖으로 쉴드패턴(SPN)이 돌출되는 만큼 감소된 개구너비(W4')로 광을 방출한다.
또한, 도 9b에 도시한 바와 같이, 액정표시패널(100)의 정면에서 제 2 기판(102)이 제 1 기판(101)에 비해 치우친 방향의 반대방향에 대응하는 사용자의 시야(도 9b의 패널 정면의 우측영역에 배치됨)에 있어서, 제 2 및 제 3 서브화소(SP2, SP3)는 블랙매트릭스(BM) 밖으로 블록패턴(BPN)이 돌출되는 만큼 감소된 개구너비(W5)로 광을 방출하고, 제 1 서브화소(SP1)은 블랙매트릭스(BM) 밖으로 쉴드패턴(SPN)이 돌출되는 만큼 감소된 개구너비(W5')로 광을 방출한다.
따라서, 본 발명의 일 실시예에 따르면, 블록패턴(BPN)이 블랙매트릭스(BM) 밖으로 돌출될 정도의 정렬 불량이 발생되더라도, 각 서브화소(SP1, SP2, SP3)는 블록패턴(BPN) 및 쉴드패턴(SPN) 중 어느 하나와 블랙매트릭스에 대응되는 개구너비로 광을 방출한다. 이로써, 정렬 불량 시 시야에 따라 색조가 변동하는 불량이 방지될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 액정표시패널
GL: 게이트라인 DL: 데이터라인
P: 단위화소
SP1, SP2, SP3: 제 1, 제 2 및 제 3 서브화소
CE1, CE2: 제 1 및 제 2 공통전극패턴
BPN: 블록패턴 SPN: 쉴드패턴
CPN: 연결패턴

Claims (14)

  1. 표시영역에 매트릭스 배열되고, 서로 다른 색상에 대응하며 상호 나란하게 배치되는 둘 이상의 서브화소로 각각 이루어진 복수의 단위화소;
    제 1 기판 상에 배치되고, 상기 표시영역에 상기 각 서브화소에 대응하는 화소영역을 정의하도록 상호 교차하는 제 1 방향의 게이트라인과 제 2 방향의 데이터라인;
    상기 게이트라인과 데이터라인을 덮는 제 1 층간절연막;
    상기 제 1 층간절연막 상에 배치되고, 상기 복수의 단위화소 사이의 경계영역에 대응하며, 상기 데이터라인에 중첩되는 쉴드패턴;
    상기 쉴드패턴을 덮는 제 2 층간절연막 상에 배치되고, 상호 인접한 둘 이상의 상기 단위화소에 각각 대응하며, 상기 제 1 방향으로 상호 교번하고, 각각 상기 제 2 방향으로 나란하게 배열되는 복수의 제 1 공통전극패턴과 복수의 제 2 공통전극패턴; 및
    상기 복수의 제 1 및 제 2 공통전극패턴에 각각 대응되고, 상기 각 단위화소에 포함된 둘 이상의 서브화소 사이의 경계영역에 배치되며, 상기 게이트라인 및 데이터라인 중 적어도 하나에 중첩되는 블록패턴을 포함하는 액정표시패널.
  2. 제 1 항에 있어서,
    상기 쉴드패턴은 상기 제 1 방향으로 이웃한 제 1 및 제 2 공통전극패턴 사이에 배치되는 액정표시패널.
  3. 제 2 항에 있어서,
    상기 쉴드패턴은 상기 블록패턴, 상기 제 1 공통전극패턴 및 제 2 공통전극패턴 각각과 다른 층에 배치되는 액정표시패널.
  4. 제 3 항에 있어서,
    상기 쉴드패턴은 상기 블록패턴으로부터 이격되는 액정표시패널.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 공통전극패턴은 투명도전성재료로 이루어지고,
    상기 블록패턴은 금속재료로 이루어지는 액정표시패널.
  6. 제 1 항에 있어서,
    상기 각 제 1 공통전극패턴 상에 배치되는 상기 블록패턴은 상기 데이터라인에 중첩되는 형태로 연장되고, 상기 제 2 방향으로 이웃한 블록패턴과 연결되며, 상기 각 제 1 공통전극패턴과 접하고,
    상기 복수의 제 1 공통전극패턴 중 상기 제 2 방향으로 인접한 제 1 공통전극패턴은 상기 블록패턴을 통해 상호 연결되는 액정표시패널.
  7. 제 1 항에 있어서,
    상기 제 1 층간절연막 상에 배치되고, 상기 복수의 제 2 공통전극패턴 사이의 이격영역에 대응하며, 상기 제 2 층간절연막을 관통하는 콘택홀을 통해 상기 각 제 2 공통전극패턴 상에 배치된 상기 블록패턴과 연결되고, 상기 게이트라인에 중첩되는 연결패턴을 더 포함하고,
    상기 복수의 제 2 공통전극패턴 중 상기 각 제 1 공통전극패턴을 사이에 두고 상기 제 1 방향으로 이웃한 제 2 공통전극패턴은 상기 연결패턴을 통해 상호 연결되는 액정표시패널.
  8. 제 7 항에 있어서,
    상기 쉴드패턴은 어느 하나의 연결패턴에 이어지는 형태인 액정표시패널.
  9. 제 1 항에 있어서,
    상기 쉴드패턴은 플로팅 상태로 배치되는 액정표시패널.
  10. 제 1 항에 있어서,
    상기 쉴드패턴 및 상기 블록패턴 각각은 상기 게이트라인 및 상기 데이터라인보다 넓은 너비로 이루어지는 액정표시패널.
  11. 제 10 항에 있어서,
    상기 쉴드패턴 및 상기 블록패턴은 상호 동등한 너비로 이루어지는 액정표시패널.
  12. 제 1 항에 있어서,
    상기 제 1 기판에 대향하는 제 2 기판 상에 배치되고, 상기 각 화소영역의 외곽에 대응하는 블랙매트릭스를 더 포함하고,
    상기 블랙매트릭스는 상기 쉴드패턴 및 상기 블록패턴에 중첩되고, 상기 쉴드패턴 및 상기 블록패턴보다 넓은 너비로 이루어지는 액정표시패널.
  13. 제 12 항에 있어서,
    상기 제 2 기판 상에 배치되고, 상기 각 화소영역에 대응하는 컬러필터; 및
    상기 제 1 및 제 2 기판 사이에 배치되는 액정층을 더 포함하는 액정표시패널.
  14. 제 13 항에 있어서,
    상기 게이트라인과 상기 데이터라인 사이에 배치되는 게이트절연막;
    상기 제 1 및 제 2 공통전극패턴 및 상기 블록패턴을 덮는 제 3 층간절연막; 및
    상기 제 3 층간절연막 상에 배치되고, 상기 각 화소영역에 대응하는 화소전극을 더 포함하는 액정표시패널.
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