KR20180055061A - 반도체 장치 및 시스템 - Google Patents

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Abstract

반도체 장치 및 시스템이 제공된다. 반도체 장치는, 전원 전압에 선택적으로 연결되어 에너지를 저장 및 방출하는 인덕터; 상기 전원 전압과 상기 인덕터 사이에 연결되고, 상기 전원 전압을 상기 인덕터에 제공하는 제1 트랜지스터; 상기 제1 트랜지스터와 직렬로 연결되고, 상기 인덕터와 접지 전압 사이에 연결되어 상기 접지 전압을 상기 인덕터에 제공하는 제2 트랜지스터; 펄스 폭 변조(pulse width modulation, PWM)를 수행하여 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하는 제어 회로에 변조 신호를 제공하는 변조기; 상기 제1 트랜지스터를 통과하는 전류 량을 센싱하고, 상기 전류 량에 따른 제1 출력 신호를 생성하는 전류 센싱 회로; 및 상기 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하는 제1 비교기를 포함한다.

Description

반도체 장치 및 시스템{SEMICONDUCTOR DEVICE AND SYSTEM}
본 발명은 반도체 장치 및 시스템에 관한 것이다.
AP(Application Processor)에 전원을 제공하는 PMIC(Power Management Integrated Circuit)는 그 내부의 소자들을 보호하기 위해 초과 전류 보호(over current protection)을 수행한다. AP가 동작하는 중에 초과 전류(over current)가 발생한 경우, PMIC는 AP에 제공하는 전류의 양을 제한할 수 있다. 그런데 이로 인해 AP의 구동 전압에 강하가 발생하여 전압 레벨이 AP가 동작하기 위한 최소 전압보다 낮아지게 되면, AP는 정상적으로 동작하지 못할 수 있다.
특히, PMIC는 배터리 혹은 외부의 전원 공급원으로부터 전압을 인가받아 AP의 요구 조건에 부합하는, 일반적으로 더 낮은 전압을 제공하기 위해, 예컨대 벅 컨버터(buck converter)를 비롯한 DC-DC 컨버터 또는 전압 레귤레이터를 이용할 수 있다.
이와 같은 경우, PMIC는 예컨대 벅 컨버터에 대해 초과 전류 보호를 수행하면서도, 벅 컨버터로부터 전원을 공급받는 AP의 동작이 중단되지 않도록 할 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는 벅 컨버터에 대해 초과 전류 보호를 수행하면서도 AP에 안정적인 전원을 공급할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 벅 컨버터에 대해 초과 전류 보호를 수행하면서도 AP에 안정적인 전원을 공급할 수 있는 반도체 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 전원 전압에 선택적으로 연결되어 에너지를 저장 및 방출하는 인덕터; 전원 전압과 인덕터 사이에 연결되고, 전원 전압을 인덕터에 제공하는 제1 트랜지스터; 제1 트랜지스터와 직렬로 연결되고, 인덕터와 접지 전압 사이에 연결되어 접지 전압을 인덕터에 제공하는 제2 트랜지스터; 펄스 폭 변조(pulse width modulation, PWM)를 수행하여 제1 트랜지스터 및 제2 트랜지스터를 제어하는 제어 회로에 변조 신호를 제공하는 변조기; 제1 트랜지스터를 통과하는 전류 량을 센싱하고, 전류 량에 따른 제1 출력 신호를 생성하는 전류 센싱 회로; 및 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하는 제1 비교기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 전원 전압과 연결되고, 전원 전압을 제1 노드에 제공하는 제1 트랜지스터; 제1 트랜지스터와 직렬로 연결되고, 제1 노드와 접지 전압 사이에 연결되어 접지 전압을 제1 노드에 제공하는 제2 트랜지스터; 전원 전압과 연결되고, 제1 트랜지스터를 게이팅하는 신호와 동일한 신호에 의해 게이팅되는 제3 트랜지스터; 제1 트랜지스터의 드레인 및 제3 트랜지스터의 드레인을 비교하고, 그 비교 결과를 출력하는 제1 비교기; 제3 트랜지스터와 직렬 연결되고, 제1 비교기의 출력에 의해 게이팅되어 제1 출력 신호를 제공하는 제4 트랜지스터; 및 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하는 제2 비교기를 포함하고, 제1 출력 신호는 제4 트랜지스터의 소오스의 전압 레벨로부터 생성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 시스템은, 전원 전압에 선택적으로 연결되어 에너지를 저장 및 방출하는 인덕터; 전원 전압과 인덕터 사이에 연결되고, 전원 전압을 인덕터에 제공하는 제1 트랜지스터; 제1 트랜지스터와 직렬로 연결되고, 인덕터와 접지 전압 사이에 연결되어 접지 전압을 인덕터에 제공하는 제2 트랜지스터; 펄스 폭 변조(pulse width modulation, PWM)를 수행하여 제1 트랜지스터 및 제2 트랜지스터를 제어하는 제어 회로에 변조 신호를 제공하는 변조기; 제1 트랜지스터를 통과하는 전류 량을 센싱하고, 전류 량에 따른 제1 출력 신호를 생성하는 전류 센싱 회로; 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하고, 제2 출력 신호를 AP(Application Processor)에 제공하는 제1 비교기; 및 AP 내부에 배치되고, 제2 출력 신호에 따라 그 동작 환경이 변화하는 프로세싱 코어를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 시스템은, 전원 전압과 연결되고, 전원 전압을 제1 노드에 제공하는 제1 트랜지스터; 제1 트랜지스터와 직렬로 연결되고, 제1 노드와 접지 전압 사이에 연결되어 접지 전압을 제1 노드에 제공하는 제2 트랜지스터; 전원 전압과 연결되고, 제1 트랜지스터를 게이팅하는 신호와 동일한 신호에 의해 게이팅되는 제3 트랜지스터; 제1 트랜지스터의 드레인 및 제3 트랜지스터의 드레인을 비교하고, 그 비교 결과를 출력하는 제1 비교기; 제3 트랜지스터와 직렬 연결되고, 제1 비교기의 출력에 의해 게이팅되어 제1 출력 신호를 제공하는 제4 트랜지스터; 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하고, 제2 출력 신호를 AP(Application Processor)에 제공하는 제2 비교기; 및 AP 내부에 배치되고, 제2 출력 신호에 따라 그 동작 환경이 변화하는 프로세싱 코어를 포함하고, 제1 출력 신호는 제4 트랜지스터의 소오스의 전압 레벨로부터 생성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 5는 도 4의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 8은 도 7의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 11은 도 10의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(1)은 PMIC(Power Management Integrated Circuit)(100), LC 회로(200) 및 AP(Application Processor)(300)를 포함한다.
PMIC(100)는 배터리 또는 외부의 전원 장치로부터 전원을 제공받고, AP(300)에 구동 전압을 제공한다. 그리고 PMIC(100)는 구동 전압을 제어하여 AP(300)에의 전원 공급을 제어할 수 있다.
AP(300)는 모바일 운영 체제 환경에서 실행되는 어플리케이션들을 지원하는 시스템 온 칩(System on Chip, SoC)이다. AP(300)는 프로세싱 코어, 메모리, 입출력 인터페이스 등 다양한 모듈을 포함할 수 있으며, 그 구체적인 구현 형태는 필요에 따라 달라질 수 있다.
일반적으로 AP(300)가 동작하기 위해 요구되는 구동 전압의 크기는 PMIC(100)가 배터리 또는 외부의 전원 장치로부터 제공받는 전원 전압의 크기보다 낮다. 따라서 PMIC(100)는 배터리 또는 외부의 전원 장치로부터 제공받는 전원 전압을 AP(300)가 동작하기 위해 요구되는 구동 전압으로 변환하기 위한 전압 컨버터(혹은 전압 레귤레이터)(110)를 포함할 수 있다.
전압 컨버터(110)를 구현하는 방법은 필요에 따라 다양할 수 있으나, 본 명세서에서는 설명의 편의를 위해 벅 컨버터(buck converter)를 예로 들어 설명한다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 전압 컨버터(100)는 벅 컨버터를 다양하게 변형한 컨버터 회로 또는 벅 컨버터와 무관한 다른 형태의 컨버터 회로까지도 포함할 수 있다.
벅 컨버터는 DC-DC 컨버터이다. 벅 컨버터는 일반적으로 스위치를 포함하며, 출력 전압을 필터링하기 위한 인덕터와 캐패시터를 포함한다. 개념적으로는 PMIC(100) 내에 벅 컨버터가 구현되는 것이 일반적이나, 벅 컨버터를 구현하기 위해 필요한 인덕터와 캐패시터는 회로 기판에 LC 회로(200)로서 구현될 수 있다. 따라서 도 1에서는 PMIC(100)의 내부(즉, 전압 컨버터(110))와 외부(즉, LC 회로(200))에 걸쳐 표현하였다.
그러나 이것은 설명의 편의를 위한 것에 불과하며, 본 발명의 범위가 이에 제한되는 것은 아니다. 다시 말해서 LC 회로(200)는 구현 방식에 따라 PMIC(100) 내부에 구현될 수도 있으며, 이러한 변형은 해당 기술의 통상의 기술자에게 명백하다. 상기 내용은 이하 본 명세서에 기재된 다른 실시예에 대해서도 동일하게 적용된다.
도 2는 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(1)은 트랜지스터(P1, N1), 변조기(112), 제어 회로(114), 게이트 구동 회로(116), 전류 센싱 회로(118) 및 비교기(120)를 포함한다. 더불어 본 발명의 일 실시예에 따른 반도체 시스템(1)은 인덕터(L) 및 캐패시터(C)를 포함한다.
트랜지스터(P1)는 전원 전압(VIN)과 인덕터(L) 사이에 연결되고, 전원 전압(VIN)을 인덕터(L)에 제공한다. 본 발명의 일 실시예에서, 트랜지스터(P1)는 PMOS 트랜지스터를 포함할 수 있다.
트랜지스터(N1)는 트랜지스터(P1)와 직렬로 연결되고, 인덕터(L)와 접지 전압 사이에 연결되어 접지 전압을 인덕터(L)에 제공한다. 본 발명의 일 실시예에서, 트랜지스터(N1)는 NMOS 트랜지스터를 포함할 수 있다.
인덕터(L)는 전원 전압(VIN)에 선택적으로 연결되어 에너지를 저장 및 방출한다. 구체적으로, 인덕터(L)는 제어 회로(114) 및 게이트 구동 회로(116)에 의해 턴 온과 턴 오프를 반복하는 트랜지스터(P1)를 통해 전원 전압(VIN)에 선택적으로 연결될 수 있다. 인덕터(L)는 트랜지스터(P1)가 턴 온되면 전원 전압(VIN)에 의해 공급되는 에너지를 그 내부에 저장하고, 트랜지스터(P1)가 턴 오프되고 트랜지스터(N1)이 턴 온되면 저장해 두었던 에너지를 디스차지(discharge)한다.
변조기(112)는 펄스 폭 변조(pulse width modulation, PWM)를 수행하여 트랜지스터(P1, N1)를 제어하는 제어 회로(114)에 변조 신호를 제공한다. 구체적으로 변조기(112)는 원하는 듀티 사이클(duty cycle)을 갖는 변조 신호를 제어 회로(114)에 제공한다.
제어 회로(114)는 변조기(112)로부터 변조 신호를 수신하고 게이트 구동 회로(116)를 제어한다. 한편, 게이트 구동 회로(116)는 이에 따라 트랜지스터(P1, N1)에 게이트 구동 신호를 제공한다.
제어 회로(114) 및 게이트 구동 회로(116)는 전원 전압(VIN)에 의해 공급되는 에너지를 인덕터(L)에 저장하기 위해, 듀티 사이클에 따라 트랜지스터(P1)를 선택적으로 턴 온 및 턴 오프한다. 한편, 제어 회로(114) 및 게이트 구동 회로(116)는 인덕터(L)에 저장된 에너지를 디스차지하기 위해, 듀티 사이클에 따라 트랜지스터(N1)를 선택적으로 턴 온 및 턴 오프한다.
디스차지는 로드(load)를 통해 이루어지며, 본 발명의 다양한 실시예에서 로드는 AP(300)가 될 수 있다. 이 때 출력 전압(VOUT)은 전원 전압(VIN)보다 낮을 수 있다.
비교기(120)는 인덕터(L)의 출력 전압(VOUT)과 기준 전압(VREF2)을 비교하고, 그 비교 결과를 변조기(112)에 피드백 제공한다. 즉, 비교기(120)는 출력 전압(VOUT)이 기준 전압(VREF2) 아래로 떨어지는 경우를 검출하고, 인덕터(L)를 흐르는 전류가 초과 전류가 될 수 있다는 정보를 변조기(112)에 전달한다. 변조기(112)는 출력 전압(VOUT)과 기준 전압(VREF1)을 비교하고, 그 비교 결과에 기초하여 변조 신호를 생성할 수 있다.
전류 센싱 회로(118)는 트랜지스터(P1)를 통과하는 전류 량을 센싱하고, 그 전류 량에 따른 출력 신호(CS_OUT)를 생성한다. PMIC(100)는 출력 신호(CS_OUT)를 이용하여 초과 전류 보호를 수행할 수 있다.
예를 들어, 트랜지스터(P1)를 통과하는 전류 량이 특정 기준 전류 량을 초과하는 경우, 출력 신호(CS_OUT)는 변조기(112)에 피드백 입력될 수 있다. 이 경우 변조기(112), 제어 회로(114) 및 게이트 구동 회로(116)는 로드(즉, AP(300))에 추가적인 전류의 공급을 하지 않을 수 있다.
이와 같은 방식으로 초과 전류 보호를 수행하는 경우, AP(300)의 구동 전압에 강하가 일어날 수 있다. 전압 강하 량이 큰 경우, AP(300)는 정상적으로 동작하지 못할 수 있다. 따라서 이와 같은 방식 외에 AP(300)의 동작을 보장하기 위한 초과 전류 보호 방법이 필요하며, 이에 대한 구체적인 내용은 도 3 내지 도 13을 참조하여 후술하도록 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이고, 도 4는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템(2)은 PMIC(100), LC 회로(200) 및 AP(300)를 포함한다.
도 1의 실시예와 다른 점은, PMIC(100)에 구비된 전압 컨버터(110)로부터 출력 신호(OCP) 및 출력 신호(OCP_W)가 PMIC(100) 외부로 출력된다는 점이다.
PMIC(100) 외부로 출력된 출력 신호(OCP) 및 출력 신호(OCP_W)는 AP(300)에 제공되어, AP(300)가 초과 전류가 검출되었을 때 자체적으로 스로틀링(throttling)을 하거나, 성능 제어를 할 수 있도록 할 수 있다.
스로틀링은 예를 들어 AP(300)에 구비된 프로세싱 코어를 구동하는 클럭 신호를 제어하는 방식으로 수행될 수 있다. 예를 들어, 초과 전류가 검출된 경우 AP(300)는 클럭 신호를 분주하거나 클럭 게이팅을 수행하여 동작 속도를 조절할 수 있다.
한편, 성능 제어는 예를 들어 AP(300)에 구비된 프로세싱 코어가 처리하는 인스트럭션의 개수를 제한하는 방식으로 수행될 수 있다. 예를 들어, 초과 전류가 검출된 경우 AP(300)는 로드(load)/스토어(store) 인스트럭션을 일정 개수 이하로만 처리하거나, 그 외 다른 인스트럭션의 처리 속도를 조절할 수 있다.
예시적인 상기와 같은 방식에 의해 AP(300)가 소모하는 전류 량을 감소시키면, AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템(2)이 도 2의 반도체 시스템(1)과 다른 점은, 출력 신호(CS_OUT)가 변조기(112)에 피드백 입력되지 않고 비교기(122, 124)에 입력된다는 점이다.
비교기(122)는 출력 신호(CS_OUT)와 기준 신호(OCP_REF)를 비교하여 출력 신호(OCP)를 생성하고, 비교기(124)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF)를 비교하여 출력 신호(OCP_W)를 생성한다. 여기서 기준 신호(OCP_REF, OCP_W_REF)는 구현 목적에 따라 설정 가능한 전압 레벨 값을 갖는다.
본 발명의 몇몇의 실시예에서, 기준 신호(OCP_W_REF)의 전압 레벨은 기준 신호(OCP_REF)의 전압 레벨보다 낮을 수 있다.
이에 따라, 트랜지스터(P1)의 드레인을 통과하는 전류 량이 초과 전류의 제1 기준보다 낮은 제2 기준에 도달한 경우, 반도체 시스템(2)은 출력 신호(OCP)보다 출력 신호(OCP_W)를 먼저 출력할 수 있다.
예를 들어, PMIC(100)로부터 출력 신호(OCP_W)를 먼저 수신한 AP(300)는 초과 전류 보호를 위해 자체적으로 스로틀링 또는 성능 제어를 시작할 수 있다. 상기 스로틀링 또는 성능 제어가 AP(300)가 소모하는 전류 량을 충분히 감소시키는 경우에는 AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
이와 다르게 상기 스로틀링 또는 성능 제어가 AP(300)가 소모하는 전류 량을 충분히 감소시키지 못한 경우, AP(300)는 PMIC(100)로부터 출력 신호(OCP)를 더 수신할 수 있다. 이 경우 AP(300)는 프로세싱 코어의 구동을 중단하는 것과 같은 더 강력한 방식으로 AP(300)가 소모하는 전류 량을 감소시킬 수 있다.
도 5는 도 4의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 5를 참조하면, 전류 센싱 회로(118)는 트랜지스터(P1)의 드레인을 통과하는 전류 량을 센싱하고 출력 신호(CS_OUT)를 생성하며, 전류 센싱 회로(118)는 트랜지스터(P2, P3) 및 비교기(130)을 포함한다. 도 5에서 노드(A)는 도 4의 노드(A)와 동일하다.
트랜지스터(P2)는 전원 전압(VIN)과 연결되고 트랜지스터(P1)와 마찬가지로 제어 회로(114)에 의해 제어된다. 본 발명의 몇몇의 실시예에서, 트랜지스터(P1) 및 트랜지스터(P2)는 커런트 미러(current mirror)의 형태로 구현될 수 있다.
본 실시예에서는 2 개의 트랜지스터(P1, P2)를 축으로 하는 커런트 미러를 도시하였으나, N 개의 트랜지스터(N은 3 이상의 자연수)를 이용하여 커런트 미러를 구현할 수도 있음은 해당 기술 분야의 통상의 기술자에게 자명한 것이다.
비교기(130)는 트랜지스터(P1)의 드레인 및 트랜지스터(P2)의 드레인을 비교하고, 그 비교 결과를 출력한다. 그리고 트랜지스터(P3)는 트랜지스터(P2)와 직렬 연결되고, 비교기(130)의 출력에 의해 게이팅된다. 비교기(130) 및 트랜지스터(P3)는 일종의 전류-전압 컨버터의 역할을 할 수 있다.
초과 전류 보호를 수행하기 위한 출력 신호(CS_OUT)는 트랜지스터(P3)의 소오스의 전압 레벨로부터 생성된다. 비교기(122)는 출력 신호(CS_OUT)와 기준 신호(OCP_REF)를 비교하여 출력 신호(OCP)를 생성하고, 비교기(124)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF)를 비교하여 출력 신호(OCP_W)를 생성한다.
본 발명의 몇몇의 실시예에서, 기준 신호(OCP_W_REF)의 전압 레벨은 기준 신호(OCP_REF)의 전압 레벨보다 낮을 수 있다.
이에 따라, 트랜지스터(P1)의 드레인을 통과하는 전류 량이 초과 전류의 제1 기준보다 낮은 제2 기준에 도달한 경우, 반도체 시스템(2)은 출력 신호(OCP)보다 출력 신호(OCP_W)를 먼저 출력할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이고, 도 7은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 시스템(3)은 PMIC(100), LC 회로(200) 및 AP(300)를 포함한다.
도 3의 실시예와 다른 점은, PMIC(100)에 구비된 전압 컨버터(110)로부터 출력 신호(OCP_W)만이 PMIC(100) 외부로 출력된다는 점이다.
PMIC(100) 외부로 출력된 출력 신호(OCP_W)는 AP(300)에 제공되어, AP(300)가 초과 전류가 검출되었을 때 자체적으로 스로틀링을 하거나, 성능 제어를 할 수 있도록 할 수 있다.
예시적인 상기와 같은 방식에 의해 AP(300)가 소모하는 전류 량을 감소시키면, AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 시스템(3)이 도 4의 반도체 시스템(2)과 다른 점은, 출력 신호(CS_OUT)가 변조기(112)에 피드백 입력됨과 동시에 비교기(124)에도 입력된다는 점이다.
비교기(124)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF)를 비교하여 출력 신호(OCP_W)를 생성한다. 여기서 기준 신호(OCP_W_REF)는 구현 목적에 따라 설정 가능한 전압 레벨 값을 갖는다.
이에 따라, 트랜지스터(P1)의 드레인을 통과하는 전류 량이 초과 전류의 제1 기준보다 낮은 제2 기준에 도달한 경우, 반도체 시스템(3)의 변조기(112), 제어 회로(114) 및 게이트 구동 회로(116)가 AP(300)에 추가적인 전류의 공급을 차단하기 전에, PMIC(100)는 외부로 출력 신호(OCP_W)를 먼저 출력할 수 있다.
예를 들어, PMIC(100)로부터 출력 신호(OCP_W)를 먼저 수신한 AP(300)는 초과 전류 보호를 위해 자체적으로 스로틀링 또는 성능 제어를 시작할 수 있다. 상기 스로틀링 또는 성능 제어가 AP(300)가 소모하는 전류 량을 충분히 감소시키는 경우에는 AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
이와 다르게 상기 스로틀링 또는 성능 제어가 AP(300)가 소모하는 전류 량을 충분히 감소시키지 못한 경우, 변조기(112), 제어 회로(114) 및 게이트 구동 회로(116)는 로드(즉, AP(300))에 추가적인 전류의 공급을 하지 않음으로써 초과 전류 상황을 벗어날 수 있다.
도 8은 도 7의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 8을 참조하면, 전류 센싱 회로(118)는 트랜지스터(P1)의 드레인을 통과하는 전류 량을 센싱하고 출력 신호(CS_OUT)를 생성하며, 전류 센싱 회로(118)는 트랜지스터(P2, P3) 및 비교기(130)을 포함한다.
초과 전류 보호를 수행하기 위한 출력 신호(CS_OUT)는 트랜지스터(P3)의 소오스의 전압 레벨로부터 생성된다. 비교기(124)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF)를 비교하여 출력 신호(OCP_W)를 생성한다.
이에 따라, 트랜지스터(P1)의 드레인을 통과하는 전류 량이 초과 전류의 제1 기준보다 낮은 제2 기준에 도달한 경우, 반도체 시스템(3)의 변조기(112), 제어 회로(114) 및 게이트 구동 회로(116)가 AP(300)에 추가적인 전류의 공급을 차단하기 전에, PMIC(100)는 외부로 출력 신호(OCP_W)를 먼저 출력할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이고, 도 10은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 회로도이다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 시스템(4)은 PMIC(100), LC 회로(200) 및 AP(300)를 포함한다.
도 3의 실시예와 다른 점은, PMIC(100)에 구비된 전압 컨버터(110)로부터 서로 다른 전압 레벨에 의해 출력되는 시점이 다른 복수의 출력 신호(OCP_W1, OCP_W2, OCP_W3)가 PMIC(100) 외부로 출력된다는 점이다.
PMIC(100) 외부로 출력된 출력 신호(OCP_W1, OCP_W2, OCP_W3)는 AP(300)에 서로 다른 시점에 제공되어, AP(300)가 초과 전류가 검출되었을 때 보다 세밀하게 자체적으로 스로틀링을 하거나, 성능 제어를 할 수 있도록 할 수 있다.
예를 들어, 출력 신호(OCP_W1)를 먼저 수신한 AP(300)는 낮은 강도의 스로틀링 또는 성능 제어를 할 수 있고, 출력 신호(OCP_W1) 다음으로 출력 신호(OCP_W2)를 수신한 AP(300)는 중간 강도의 스로틀링 또는 성능 제어를 할 수 있다. 나아가 출력 신호(OCP_W2) 다음으로 출력 신호(OCP_W3)를 수신한 AP(300)는 높은 강도의 스로틀링 또는 성능 제어를 할 수 있다.
예시적인 상기와 같은 방식에 의해 AP(300)가 소모하는 전류 량을 감소시키면, AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 시스템(4)이 도 7의 반도체 시스템(3)과 다른 점은, 출력 신호(CS_OUT)가 변조기(112)에 피드백 입력됨과 동시에 비교기(124, 126, 128)에도 입력된다는 점이다.
비교기(124)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF1)를 비교하여 출력 신호(OCP_W1)를 생성하고, 비교기(126)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF2)를 비교하여 출력 신호(OCP_W2)를 생성하고, 비교기(128)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF3)를 비교하여 출력 신호(OCP_W3)를 생성한다. 여기서 기준 신호(OCP_W_REF1, OCP_W_REF2, OCP_W_REF3)는 구현 목적에 따라 설정 가능한 전압 레벨 값을 갖는다.
본 발명의 몇몇의 실시예에서, 기준 신호(OCP_W_REF1)의 전압 레벨은 기준 신호(OCP_REF2)의 전압 레벨보다 낮을 수 있고, 기준 신호(OCP_W_REF2)의 전압 레벨은 기준 신호(OCP_REF3)의 전압 레벨보다 낮을 수 있다.
이에 따라, 트랜지스터(P1)의 드레인을 통과하는 전류 량이 초과 전류의 제1 기준보다 낮은 제2 기준에 도달한 경우, 반도체 시스템(3)의 변조기(112), 제어 회로(114) 및 게이트 구동 회로(116)가 AP(300)에 추가적인 전류의 공급을 차단하기 전에, PMIC(100)는 외부로 출력 신호(OCP_W1, OCP_W2, OCP_W3)를 먼저 출력할 수 있다. 그리고 PMIC(100)는 가장 낮은 기준에 해당하는 출력 신호(OCP_W1)를 출력한 후 중간 기준에 해당하는 출력 신호(OCP_W2)를 출력할 수 있고, 그 후 높은 기준에 해당하는 출력 신호(OCP_W3)를 출력할 수 있다.
예를 들어, 출력 신호(OCP_W1)를 먼저 수신한 AP(300)는 낮은 강도의 스로틀링 또는 성능 제어를 할 수 있고, 출력 신호(OCP_W1) 다음으로 출력 신호(OCP_W2)를 수신한 AP(300)는 중간 강도의 스로틀링 또는 성능 제어를 할 수 있다. 나아가 출력 신호(OCP_W2) 다음으로 출력 신호(OCP_W3)를 수신한 AP(300)는 높은 강도의 스로틀링 또는 성능 제어를 할 수 있다. 상기 스로틀링 또는 성능 제어가 AP(300)가 소모하는 전류 량을 충분히 감소시키는 경우에는 AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
상기 스로틀링 또는 성능 제어가 AP(300)가 소모하는 전류 량을 충분히 감소시키지 못한 경우, 변조기(112), 제어 회로(114) 및 게이트 구동 회로(116)는 로드(즉, AP(300))에 추가적인 전류의 공급을 하지 않음으로써 초과 전류 상황을 벗어날 수도 있다.
도 11은 도 10의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 11을 참조하면, 전류 센싱 회로(118)는 트랜지스터(P1)의 드레인을 통과하는 전류 량을 센싱하고 출력 신호(CS_OUT)를 생성하며, 전류 센싱 회로(118)는 트랜지스터(P2, P3) 및 비교기(130)을 포함한다.
초과 전류 보호를 수행하기 위한 출력 신호(CS_OUT)는 트랜지스터(P3)의 소오스의 전압 레벨로부터 생성된다. 비교기(124)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF1)를 비교하여 출력 신호(OCP_W1)를 생성하고, 비교기(126)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF2)를 비교하여 출력 신호(OCP_W2)를 생성하고, 비교기(128)는 출력 신호(CS_OUT)와 기준 신호(OCP_W_REF3)를 비교하여 출력 신호(OCP_W3)를 생성한다.
이에 따라, 트랜지스터(P1)의 드레인을 통과하는 전류 량이 초과 전류의 제1 기준보다 낮은 제2 기준, 제3 기준, 제4 기준에 도달한 경우, 반도체 시스템(3)의 변조기(112), 제어 회로(114) 및 게이트 구동 회로(116)가 AP(300)에 추가적인 전류의 공급을 차단하기 전에, PMIC(100)는 외부로 출력 신호(OCP_W1, OCP_W2, OCP_W3)를 먼저 출력할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 시스템에서 AP(300)는 프로세싱 코어(310)에 클럭 신호를 제공하는 클럭 컴포넌트 회로(320)를 포함한다.
클럭 컴포넌트 회로(320)는 PMIC(100)로부터 수신되는 출력 신호(OCP_W)에 따라 클럭 신호를 제어할 수 있다. 예를 들어, 초과 전류가 검출된 경우 클럭 컴포넌트 회로(320)는 클럭 신호를 분주하거나 클럭 게이팅을 수행하여 동작 속도를 조절할 수 있다.
예시적인 상기와 같은 방식에 의해 AP(300)가 소모하는 전류 량을 감소시키면, AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
도 12에서 클럭 컴포넌트 회로(320)가 PMIC(100)로부터 하나의 출력 신호(OCP_W)만을 수신하는 것으로 도시하였으나, 본 발명의 범위는 이에 제한되지 않는다. 즉, 클럭 컴포넌트 회로(320)가 PMIC(100)로부터 앞서 설명한 실시예들에서와 같이 출력 신호(OCP)를 추가로 수신하거나, 복수의 출력 신호(OCP_W1, OCP_W2, OCP_W3)를 수신할 수 있음은 해당 기술 분야의 통상의 기술자에게 자명한 것이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 13을 참조하면, 프로세싱 코어(310)는 출력 신호(OCP_W)에 따라 상기 프로세싱 코어(310)의 성능을 제어하는 성능 제어 유닛(330)을 더 포함한다.
성능 제어 유닛(330)은 프로세싱 코어(310)가 처리하는 인스트럭션의 개수를 제한할 수 있다. 예를 들어, 초과 전류가 검출된 경우 성능 제어 유닛(330)은 로드(load)/스토어(store) 인스트럭션을 일정 개수 이하로만 처리하거나, 그 외 다른 인스트럭션의 처리 속도를 조절할 수 있다.
예시적인 상기와 같은 방식에 의해 AP(300)가 소모하는 전류 량을 감소시키면, AP(300)의 정상적인 동작을 보장하면서도 초과 전류 상황을 벗어날 수 있다.
도 13에서 성능 제어 유닛(330)이 PMIC(100)로부터 하나의 출력 신호(OCP_W)만을 수신하는 것으로 도시하였으나, 본 발명의 범위는 이에 제한되지 않는다. 즉, 성능 제어 유닛(330)이 PMIC(100)로부터 앞서 설명한 실시예들에서와 같이 출력 신호(OCP)를 추가로 수신하거나, 복수의 출력 신호(OCP_W1, OCP_W2, OCP_W3)를 수신할 수 있음은 해당 기술 분야의 통상의 기술자에게 자명한 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: PMIC 200: LC 회로
300: AP

Claims (20)

  1. 전원 전압에 선택적으로 연결되어 에너지를 저장 및 방출하는 인덕터;
    상기 전원 전압과 상기 인덕터 사이에 연결되고, 상기 전원 전압을 상기 인덕터에 제공하는 제1 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 인덕터와 접지 전압 사이에 연결되어 상기 접지 전압을 상기 인덕터에 제공하는 제2 트랜지스터;
    펄스 폭 변조(pulse width modulation, PWM)를 수행하여 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하는 제어 회로에 변조 신호를 제공하는 변조기;
    상기 제1 트랜지스터를 통과하는 전류 량을 센싱하고, 상기 전류 량에 따른 제1 출력 신호를 생성하는 전류 센싱 회로; 및
    상기 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하는 제1 비교기를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제2 기준 신호를 비교하여 제3 출력 신호를 생성하는 제2 비교기를 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 출력 신호는 상기 변조기에 입력되는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제3 기준 신호를 비교하여 제4 출력 신호를 생성하는 제3 비교기를 더 포함하는 반도체 장치.
  5. 전원 전압과 연결되고, 상기 전원 전압을 제1 노드에 제공하는 제1 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 제1 노드와 접지 전압 사이에 연결되어 상기 접지 전압을 상기 제1 노드에 제공하는 제2 트랜지스터;
    상기 전원 전압과 연결되고, 상기 제1 트랜지스터를 게이팅하는 신호와 동일한 신호에 의해 게이팅되는 제3 트랜지스터;
    상기 제1 트랜지스터의 드레인 및 상기 제3 트랜지스터의 드레인을 비교하고, 그 비교 결과를 출력하는 제1 비교기;
    상기 제3 트랜지스터와 직렬 연결되고, 상기 제1 비교기의 출력에 의해 게이팅되어 제1 출력 신호를 제공하는 제4 트랜지스터; 및
    상기 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하는 제2 비교기를 포함하고,
    상기 제1 출력 신호는 상기 제4 트랜지스터의 소오스의 전압 레벨로부터 생성되는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제2 기준 신호를 비교하여 제3 출력 신호를 생성하는 제3 비교기를 더 포함하는 반도체 장치.
  7. 제5항에 있어서,
    펄스 폭 변조(pulse width modulation, PWM)를 수행하여 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하는 제어 회로에 변조 신호를 제공하는 변조기를 더 포함하고,
    상기 제1 출력 신호는 상기 변조기에 입력되는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제3 기준 신호를 비교하여 제4 출력 신호를 생성하는 제4 비교기를 더 포함하는 반도체 장치.
  9. 전원 전압에 선택적으로 연결되어 에너지를 저장 및 방출하는 인덕터;
    상기 전원 전압과 상기 인덕터 사이에 연결되고, 상기 전원 전압을 상기 인덕터에 제공하는 제1 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 인덕터와 접지 전압 사이에 연결되어 상기 접지 전압을 상기 인덕터에 제공하는 제2 트랜지스터;
    펄스 폭 변조(pulse width modulation, PWM)를 수행하여 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하는 제어 회로에 변조 신호를 제공하는 변조기;
    상기 제1 트랜지스터를 통과하는 전류 량을 센싱하고, 상기 전류 량에 따른 제1 출력 신호를 생성하는 전류 센싱 회로;
    상기 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하고, 상기 제2 출력 신호를 AP(Application Processor)에 제공하는 제1 비교기; 및
    상기 AP 내부에 배치되고, 상기 제2 출력 신호에 따라 그 동작 환경이 변화하는 프로세싱 코어를 포함하는 반도체 시스템.
  10. 제9항에 있어서,
    상기 AP는 상기 프로세싱 코어에 클럭 신호를 제공하는 클럭 컴포넌트 회로를 더 포함하고,
    상기 클럭 컴포넌트 회로는 상기 제2 출력 신호에 따라 상기 클럭 신호를 제어하는 반도체 시스템.
  11. 제9항에 있어서,
    상기 프로세싱 코어는 상기 제2 출력 신호에 따라 상기 프로세싱 코어의 성능을 제어하는 성능 제어 유닛을 더 포함하는 반도체 시스템.
  12. 제9항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제2 기준 신호를 비교하여 제3 출력 신호를 생성하는 제2 비교기를 더 포함하고,
    상기 프로세싱 코어는 상기 제2 출력 신호 및 상기 제3 출력 신호에 따라 그 동작 환경이 변화하는 반도체 시스템.
  13. 제9항에 있어서,
    상기 제1 출력 신호는 상기 변조기에 입력되는 반도체 시스템.
  14. 제13항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제3 기준 신호를 비교하여 제4 출력 신호를 생성하는 제3 비교기를 더 포함하고,
    상기 프로세싱 코어는 상기 제2 출력 신호 및 상기 제4 출력 신호에 따라 그 동작 환경이 변화하는 반도체 시스템.
  15. 전원 전압과 연결되고, 상기 전원 전압을 제1 노드에 제공하는 제1 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 제1 노드와 접지 전압 사이에 연결되어 상기 접지 전압을 상기 제1 노드에 제공하는 제2 트랜지스터;
    상기 전원 전압과 연결되고, 상기 제1 트랜지스터를 게이팅하는 신호와 동일한 신호에 의해 게이팅되는 제3 트랜지스터;
    상기 제1 트랜지스터의 드레인 및 상기 제3 트랜지스터의 드레인을 비교하고, 그 비교 결과를 출력하는 제1 비교기;
    상기 제3 트랜지스터와 직렬 연결되고, 상기 제1 비교기의 출력에 의해 게이팅되어 제1 출력 신호를 제공하는 제4 트랜지스터;
    상기 제1 출력 신호와 제1 기준 신호를 비교하여 제2 출력 신호를 생성하고, 상기 제2 출력 신호를 AP(Application Processor)에 제공하는 제2 비교기; 및
    상기 AP 내부에 배치되고, 상기 제2 출력 신호에 따라 그 동작 환경이 변화하는 프로세싱 코어를 포함하고,
    상기 제1 출력 신호는 상기 제4 트랜지스터의 소오스의 전압 레벨로부터 생성되는 반도체 시스템.
  16. 제15항에 있어서,
    상기 AP는 상기 프로세싱 코어에 클럭 신호를 제공하는 클럭 컴포넌트 회로를 더 포함하고,
    상기 클럭 컴포넌트 회로는 상기 제2 출력 신호에 따라 상기 클럭 신호를 제어하는 반도체 시스템.
  17. 제15항에 있어서,
    상기 프로세싱 코어는 상기 제2 출력 신호에 따라 상기 프로세싱 코어의 성능을 제어하는 성능 제어 유닛을 더 포함하는 반도체 시스템.
  18. 제15항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제2 기준 신호를 비교하여 제3 출력 신호를 생성하는 제3 비교기를 더 포함하고,
    상기 프로세싱 코어는 상기 제2 출력 신호 및 상기 제3 출력 신호에 따라 그 동작 환경이 변화하는 반도체 시스템.
  19. 제15항에 있어서,
    펄스 폭 변조(pulse width modulation, PWM)를 수행하여 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하는 제어 회로에 변조 신호를 제공하는 변조기를 더 포함하고,
    상기 제1 출력 신호는 상기 변조기에 입력되는 반도체 시스템.
  20. 제19항에 있어서,
    상기 제1 출력 신호와, 제1 기준 신호와 전압 레벨이 다른 제3 기준 신호를 비교하여 제4 출력 신호를 생성하는 제4 비교기를 더 포함하고,
    상기 프로세싱 코어는 상기 제2 출력 신호 및 상기 제4 출력 신호에 따라 그 동작 환경이 변화하는 반도체 시스템.
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