KR20180042322A - 기판 배면 텍스처링 - Google Patents
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Abstract
여기에 기술하는 실시형태는 리소그래피 왜곡을 저감시키기 위한 방법 및 장치에 관한 것이다. 반도체 기판의 배면이 텍스처화될 수 있다. 다음으로, 텍스처화된 배면을 갖는 반도체 기판 상에 리소그래피 공정이 수행될 수 있다.
Description
본원은 2014년 8월 6일에 출원한 미국 정식 특허출원번호 14/453,352의 부분 계속 출원으로서, 이 우선권 출원은 그 전체가 참조로 본 명세서에 포함된다.
집적 회로(IC)의 제조 시에 반도체 기판을 노출하기 위해, 기판은 촬상 스캐너 또는 카메라에 대해 척킹될 수 있다. 척킹 시에, 웨이퍼는 "주름(wrinkle)"이 생길 수 있는 "팬케이크(pancake)"로 생각할 수 있으며, 그래서 웨이퍼에 투사된 이미지의 왜곡이 현저하다. 이것은 집적 회로 제조 시에 다수의 리소그래피층을 정렬할 때에 전반적인 성능에 영향을 미친다.
본 명세서에 기술하는 실시형태는 리소그래피 왜곡을 저감시키기 위한 방법 및 장치에 관한 것이다. 반도체 기판의 배면이 텍스처화될 수 있다. 다음으로, 텍스처화된 배면을 갖는 반도체 기판 상에 리소그래피 공정이 수행될 수 있다.
첨부 도면과 관련하여, 이하 여러 실시형태에 대한 상세한 설명이 제공될 것이다.
도 1은 척 핀과 반도체 기판의 개략도이다.
도 2는 일 실시형태에 따른 공정의 개략도이다.
도 3은 일 실시형태에 따른 장치의 개략도이다.
도 4는 반도체 기판 재료 및 대응하는 에칭제를 예시하는 차트이다.
도 5는 일 실시형태에 따른 장치의 개략도이다.
도 6은 일 실시형태에 따른 공정의 개략도이다.
도 7은 반도체 기판의 배면과 연관된 거칠기의 개략도이다.
도 2는 일 실시형태에 따른 공정의 개략도이다.
도 3은 일 실시형태에 따른 장치의 개략도이다.
도 4는 반도체 기판 재료 및 대응하는 에칭제를 예시하는 차트이다.
도 5는 일 실시형태에 따른 장치의 개략도이다.
도 6은 일 실시형태에 따른 공정의 개략도이다.
도 7은 반도체 기판의 배면과 연관된 거칠기의 개략도이다.
통상 IC 제조에 있어서, 반도체 기판의 배면은 처리 중에 오염됨 수 있다. 오염물은 잔류 막과 유기 및 무기 입자를 포함할 수 있다. 이러한 오염물은 열적 재료 성장, 예컨대 SiN 또는 SiO2 막의 성장, 포토레지스트 처리, 급속 열 어닐링 및/또는 화학적 기상 증착(CVD) 등의 제조 공정의 다수의 단계로부터 발생할 수 있다. 또한, 배면 기판 표면은 툴로부터 툴로의 웨이퍼 반송 중에 로봇 아암 등의 웨이퍼 핸들링으로 인해 스크래칭될 수도 있다.
웨이퍼 배면의 상태는 촬상 스캐너 또는 카메라에 대한 척킹 중에 발생하는 최종 웨이퍼 왜곡 징후에서 중요한 역할을 할 수 있다. 도 1은 척 핀(100) 등의 접촉 영역, 및 반도체 기판(104)을 수용하는 웨이퍼 스테이지(102)를 도시한다. 입자(106)는 반도체 기판(104)의 배면에 부착된다. 기판(104)의 배면과 척 핀(100) 간의 상호작용은 기판(104)이 핀(100)을 지나 미끄러지는 방법을 결정한다. 입자(106)가 존재하거나 표면 불균일이 존재하는 경우와 같이, 기판(104)의 배면이 균일하지 않을 때, 기판(104)은 각각의 핀(100)에서 상이하게 미끄러져 불균일한 기판 왜곡을 초래한다. 불균일한 기판 왜곡은 이러한 왜곡이 불량한 오버레이 성능을 초래할 수 있기 때문에 바람직하지 못하다.
왜곡 균일성을 개선하고, 어쩌면 오버레이 성능을 향상시키기 위해, 척 핀(100)과 접촉하는 반도체 기판(104)의 배면 표면을 텍스처화하여 척 상에서의 웨이퍼 미끄러짐으로 인한 웨이퍼 왜곡을 보다 균일하게 할 수 있다. 반도체 기판(104)의 배면을 텍스처화하여 마찰 계수를 더 작게 함으로써, 스캐너 척킹 중에 반도체 기판(104)의 배면에 걸친 미끄러짐 균일성을 향상시킨다.
도 2는 일 실시형태에 따른 왜곡 균일성 개선 공정을 예시한다. 다수의 기판(200)이 도면부호 202에서 텍스처화된 다음 204에서 포토레지스트 처리를 받는다. 포토레지스트 처리(204)는 포토레지스트 코팅 및 각각의 기판(200)의 상면 베이킹을 포함할 수 있다. 텍스처화(200) 및 포토레지스트 처리(204)는 웨이퍼 트랙 시스템(206)에서 행해질 수 있다.
포토레지스트 처리(204)에 후속하여, 각각의 반도체 기판(200)은 스캐너에서 노출되며(208), 여기서 각각의 기판(200)은 척 핀(100) 상에 척킹될 수 있다. 그런 다음 각각의 반도체 기판(200)은 포토레지스트를 현상하기 위해 포토레지스트 처리(200)를 더 받는다. 이어서, 212에서는, 예컨대 아처 툴(Archer tool)을 사용하여 오버레이 계측이 행해진다. 그런 다음, 예컨대 에칭 등의 후속 처리가 214에서 행해질 수 있다.
텍스처화(202) 이전에, 노출(208) 시에 채택된 포토리소그래피 툴의, 예컨대 척 핀(100)의 접촉 영역이 결정될 수 있다. 로트(200) 내의 하나 이상의 기판의 배면의 텍스처가 결정될 수 있다. 이하에서 더 자세하게 설명하겠지만, 이 결정은 반도체 기판의 하나 이상의 부분에서의 배면 피처의 빈도, 반도체 기판의 하나 이상의 부분에서의 배면 피처의 진폭, 및/또는 하나 이상의 접촉 영역의 크기에 적어도 부분적으로 기초할 수 있다. 결정 단계는 프로세서 및 메모리 등의 컴퓨터 판독 가능한 비일시적 매체를 갖는 컴퓨터를 포함하는 현미경 툴(microscopy tool)을 채택할 수 있다. 메모리는 프로세서로 하여금 현미경 툴을 제어하여 배면 표면 텍스처링을 결정하게 하는 프로그램 명령어를 저장할 수 있다.
기판 배면의 텍스처화(202)는 화학적으로, 기계적으로 또는 플라즈마 공정이나 레이저로 달성될 수 있다. 선택사항으로, 예비 공정으로서, 기판의 배면을 세정하여 입자 또는 잔류 막 등의 오염물을 제거할 수도 있다. 텍스처화(202)는 배면이 텍스처화되지 않은 기판과 비교하여 작고 균일한 마찰 계수를 달성하도록 기판의 표면을 개질한다. 마찰 계수가 더 작고 보다 균일하면 척킹 중에 보다 균일한 웨이퍼 왜곡 징후를 산출할 수 있으며, 따라서 후속의 리소그래피 레벨 스태킹(stacking) 시에 오버레이 성능을 향상시킨다.
도 3은 일 실시형태에 따른 왜곡 균일성을 개선시키는 장치를 예시한다. 로트(300) 내의 반도체 기판이 기판의 배면을 텍스처화하는 에칭기(302)에 제공된다. 전술한 바와 같이, 먼저, 기판 배면을 세정하는 세정부(cleaning station)에 기판이 제공될 수도 있고 세정이 에칭기(302)에서 이루어질 수도 있다. 에칭기(302) 다음에, 기판(300)은 포토레지스트 코팅기/오븐(304)에 제공될 수 있다. 코팅기/오븐(304)에서, 기판의 상측에 포토레지스트 재료가 도포된 다음 베이킹된다. 에칭기(302) 및 코팅기/오븐(304)은 웨이퍼 트랙 시스템(306)의 부분일 수도 있다.
포토레지스트층을 갖는 기판은 그럼 다음 스캐너(308)에서 노출될 수 있으며, 여기서 각각의 기판(300)이 척 핀(100) 상에 척킹될 수 있다. 그런 다음, 기판은 포토레지스트 현상기(310)에 전달된다. 포토레지스트가 현상된 다음, 기판은 측정을 위해 아처 툴 등의 오버레이 계측 툴(312)에 전달될 수 있다. 계속해서, 각각의 기판이 후속 처리(314)를 위해 전달된다.
전술한 바와 같이, 텍스처화(202)는 화학적으로 달성될 수 있다. 따라서, 에칭기(302)는 화학적 에칭기일 수 있다. 채택되는 화학적 에칭제는 제거될 재료에 좌우된다. 텍스처화(202)는 원하지 않는 잔류 막, 예컨대 실리콘 질화물, 산화물 등을 제거하기 위한 에칭제, 기판 배면을 텍스처화하는 방식으로 실리콘을 제거하기 위한 에칭제, 또는 이들 둘 다의 조합을 이용한 처리를 포함할 수 있다. 실리콘 기판 및/또는 기판 배면 상의 재료를 에칭하는데 사용될 수 있는 에칭제는 도 4에 열거되어 있다. 도 4는 에칭될 재료 및 대응하는 에칭제의 예를 제공하지만, 가능한 기판 재료 및 대응하는 에칭제의 리스트는 도 4에서 확인한 것에 제한되지 않는다. 당업자는 채택될 수 있는 다른 기판 재료 및 에칭제를 알고 있다. 예를 들어, 다른 기판 재료는 GaAs, 사파이어, 가돌리늄 갈륨 가넷(GGG) 및 리튬 니오베이트를 포함할 수 있다. 2개 이상의 화학물의 조합을 사용하여 기판의 에칭 속도를 제어한 다음, 표면이 움푹 패이는지 또는 매끄러운지 여부와 같은 표면에 대한 최종 지오메트리(resulting geometry)를 결정할 수 있다.
에칭 외에, 기판 배면의 마찰 계수를 변경하기 위한 또 다른 방법은 원자 레벨에서 재료 특성 또는 속성을 화학적으로 변경하는 것이다. HMDS(헥사메틸디실라잔) 등의 증기 처리 또는 당업자에게 잘 공지되어 있는, 기판 배면 표면과 반응하는 다른 증기 처리를 사용하는 것을 채택할 수도 있다. 예를 들어, 도 4에 열거된 에칭제는 보다 묽은 형태로도 기판 배면을 화학적으로 개질할 수 있다. 표면을 화학적으로 변화시킴으로써, 상이한 표면 에너지 및 마찰 특성이 달성되어, 스캐너 스테이지(102) 상에서의 척 핀(100)과 기판의 상호작용을 변경할 수 있다.
텍스처화(202)는 대안적으로 플라즈마 또는 건식 에칭기(302)를 포함할 수도 있다. 화학적 에칭과 마찬가지로, 목적은 원치 않는 잔류 막을 제거하는 것, 웨이퍼 표면을 텍스처화하는 방식으로 실리콘을 제거하는 것, 또는 이들 둘 다의 목적의 조합이다.
대안으로, 텍스처화(202)는 연마로 달성될 수도 있다. 도 5는 연마기를 채택하여 왜곡 균일성을 개선시키는 장치를 예시한다. 로트(500) 내의 반도체 기판이 기판의 배면을 텍스처화하는 연마기(502)에 제공된다. 전술한 바와 같이, 먼저, 기판 배면을 세정하기 위한 세정부에 기판이 제공될 수도 있다. 연마기(502) 다음에, 기판은 포토레지스트 코팅기/오븐(504)에 제공될 수 있다. 코팅기/오븐(504)에서, 기판의 상측에 포토레지스트 재료가 도포된 다음 베이킹된다. 연마기(502) 및 코팅기/오븐(504)은 웨이퍼 트랙 시스템(506)의 부분일 수도 있다.
포토레지스트층을 갖는 기판은 그럼 다음 스캐너(508)에서 노출될 수 있으며, 여기서 각각의 기판(500)이 척 핀(100) 상에 척킹될 수 있다. 그런 다음, 기판은 포토레지스트 현상기(510)에 전달된다. 포토레지스트가 현상된 다음, 기판은 측정을 위해 아처 툴 등의 오버레이 계측 툴(512)에 전달될 수 있다. 계속해서, 각각의 기판이 후속 처리(514)를 위해 전달된다.
연마기(502)는 오염물을 제거하고 원하는 텍스처를 만들기 위해 기판 배면을 스크럽/스크래치하는 회전식 연마 블러시를 포함할 수 있다. 회전식 연마 브러시의 헤드부는 기판을 매립되어 있는 다이아몬드 입자와 접촉시키는 표면을 포함할 수 있다. 당업자라면 임의의 기판 배면과 접촉시키는 데에 임의의 적절한 경질 재료가 채택될 수 있음을 이해할 것이다. 다이아몬드 입자의 대안으로서, 실리콘 탄화물이 채택될 수도 있다.
연마 브러시는 건조 상태에서 웨이퍼와 접촉할 수 있다. 대안으로, 연마 공정 중에 슬러리 재료가 첨가될 수도 있다. 슬러리는 연마제를 포함할 수 있다. 대안적으로, HDMS, TMAH, 또는 도 4에 열거한 임의의 에칭제 등의 화학 작용제가 연마 공정 시에 채택될 수 있다.
대안으로, 텍스처화(202)는 레이저 처리로 달성될 수도 있다. 도 6은 레이저를 채택하여 왜곡 균일성을 개선시키는 장치를 예시한다. 로트(600) 내의 반도체 기판이 기판의 배면을 텍스처화하는 레이저 컴포넌트(602)에 제공된다. 전술한 바와 같이, 먼저, 기판 배면을 세정하기 위한 세정부에 기판이 제공될 수도 있다. 레이저 컴포넌트(602) 다음에, 기판은 포토레지스트 코팅기/오븐(604)에 제공될 수 있다. 코팅기/오븐(604)에서, 기판의 상측에 포토레지스트 재료가 도포된 다음 베이킹된다. 레이저 컴포넌트(602) 및 코팅기/오븐(604)은 웨이퍼 트랙 시스템(606)의 부분일 수도 있다.
포토레지스트층을 갖는 기판은 그럼 다음 스캐너(608)에서 노출될 수 있으며, 여기서 각각의 기판(600)이 척 핀(100) 상에 척킹될 수 있다. 그런 다음, 기판은 포토레지스트 현상기(610)에 전달된다. 포토레지스트가 현상된 다음, 기판은 측정을 위해 아처 툴 등의 오버레이 계측 툴(612)에 전달될 수 있다. 계속해서, 각각의 기판이 후속 처리(614)를 위해 전달된다.
레이저 컴포넌트(602)는 본원에 기술하는 범위 내의 표면 거칠기를 변경하기 위해 기판의 배면에 인가될 수 있는 펄스 또는 연속 레이저 빔을 생성할 수 있다. 레이저 빔은 포토리소그래피 공정 시에 척킹 공정 중의 "주름 생성(wrinkling)" 또는 "팬케이크 생성(pancaking)"를 방지할 수 있는 보다 균일한 표면을 달성하기 위해 배면의 일부를 기화 또는 용융시키는데 사용될 수 있다. 레이저 빔은 특정 배향 또는 타원율에 제한되지 않을 수 있다.
일 실시형태에 있어서, 레이저 빔 파장, 플루언스(fluence), 도즈, 오버랩, 또는 이들의 임의의 조합은 배면 기판 표면을 컨디셔닝하도록 최적화될 수 있다. 당업자는 본 명세서에 기술하는 표면 거칠기 조건을 달성하기 위해 이들 변수를 조정할 수 있다. 이들 변수는 또한 배면 컨디셔닝 시에 기판의 전면(front side) 가열을 최소화하도록 조정될 수 있다. 파장은 방출된 방사선의 반복성 전자기 시그니처의 유사한 특징 사이의 거리를 나타내는, 레이저 빔 컴포넌트(602)로부터 방출된 방사선의 특성일 수 있다. 플루언스는 레이저 빔의 펄스 당 에너지일 수 있다. 레이저 빔의 도즈는 플루언스 및 레이저 빔이 기판 상의 특정 위치 위에 또는 내부에 상주하는 시간량에 의해 결정될 수 있다. 상이한 레이저 빔 펄스 간의 거리는 마이크로미터(㎛)로 측정될 수 있는 거리를 포함할 수 있는 오버랩(예컨대, < 10 ㎛)으로 지칭될 수 있다.
일 실시형태에 있어서, 도 8의 설명에서 기술하는 바와 같이, 배면 표면과 각 척 핀(100) 사이에 5 내지 20개의 접촉점이 존재한다면, 전술한 변수들은 표면 거칠기의 최소화를 달성하도록 최적화될 수 있다. 일 특정 실시형태에 있어서, 레이저 빔 파장은 300 nm와 1400 nm 사이일 수 있으며, 표면에서 높은 흡광도를 얻어 기판 배면 상의 타겟 깊이를 넘어 투과되는 광을 굴절시키기 위해 최적화될 수 있다. 다른 특정 실시형태에 있어서, 레이저 빔은 또한 약 150 J/㎠의 도즈를 기판 상의 하나 이상의 위치에 전달할 수 있는 펄스 레이저 빔일 수도 있다.
도 7은 왜곡 균일성을 개선하기 위한 도 2의 대안 공정을 설명한다. 엘리먼트 700-714는 도 2의 엘리먼트 200-214와 유사하므로 그에 대한 설명은 반복하지 않을 것이다. 오버레이 계측 측정치가 712에서 취득되면, 이 측정치는 오버레이 징후를 보정하는 오버레이 모델(716)을 생성하는데 채택될 수 있다. 오버레이 모델(716)은 오버레이 징후를 보상하기 위해 708에서의 노출을 수정하는데 이용된다. 이 피드백 과정은 예컨대 매 10 내지 12 기판 로트마다 반복될 수 있다.
도 8은 기판 배면 상의 텍스처링의 개략도를 나타낸다. 텍스처링은 제어된 정도의 거칠기를 제공한다. 이 거칠기는 기판 내의 일련의 밸리(valley)와 릿지(ridge)로서 기술될 수 있다. 거칠기는 밸리부터 피크까지의 수직 거리를 나타내는 진폭(A)과 피크 투 피크 거리를 나타내는 주기(λ)를 포함하는 것을 특징으로 할 수 있다. 거칠기는 또한 기판 배면의 영역에 걸친 진폭 및/또는 주기의 균일성을 포함하는 것을 특징으로 할 수 있다. 이들 메트릭을 측정 또는 정량화하는 데에 AFM(Atomic Force Microscopy)이 채택될 수도 있다. 이 현미경 툴은 프로세서 및 메모리 등의 컴퓨터 판독 가능한 비일시적 매체를 포함하는 컴퓨터에 의해 제어될 수 있다. 메모리는 프로세서로 하여금 현미경 툴을 제어하여 전술한 파라미터 중 하나 이상 및/또는 포토리소그래피 툴의 접촉 영역의 크기에 기초해서 배면 표면 텍스처를 결정하게 하는 프로그램 명령어를 저장할 수 있다.
최적의 텍스처링 특성은 스캐너(102) 상에서의 반도체 기판(104)과 척 핀(100)의 상호작용에 의해 지시된다. 척킹 시에 진공이 가해질 때 기판(104) 배면과 척 핀(100) 간의 상호작용은 주로 2개의 표면 사이에 존재하는 마찰 계수에 의해 결정된다. 일반적으로, 마찰 계수는 기판(104)의 배면이 최적의 범위로부터 더 매끄럽고 덜 매끄럽게 될 때 더 높아진다. 마찰 계수가 높을수록 왜곡 수준이 더 커진다. 또한, 웨이퍼에 걸친 마찰 계수의 균일성은 왜곡에 영향을 미치는 기판 미끄러짐(substrate slippage)의 균일성에 영향을 줄 수 있다. 불균일성이 클수록 기판에 걸쳐 더 큰 가변성을 갖는 기판 왜곡을 초래하여, 오버레이 성능을 악화시킬 수 있다.
일반적으로, 반도체의 배면은 척 핀(100)과 기판(104) 사이의 유효 접촉 표면 영역에 영향을 주기 위해 텍스처링된다. 일반적으로, 텍스처링의 주기(λ)에 대해 최적의 범위가 존재할 수 있다. 텍스처링의 주기(λ)가 너무 작으면, 마찰 계수를 최소화하기 위해 기판(104) 배면이 너무 많은 위치에서 척 핀(100)에 접촉할 수 있다. 주기(λ)가 너무 커지면, 기판(104)과 척 핀(100) 사이의 접촉점의 수는 기판(104)이 척 핀(100)에 걸리도록 작아져 마찰 계수를 증가시킬 수 있다. 웨이퍼 배면 상의 텍스처의 진폭(A)은, 특히 척 핀(100) 자체의 표면 거칠기를 고려할 때 마찰 계수를 결정하는 데 있어서 중요한 역할을 할 수 있다. 따라서, 실시형태는 또한 마찰 계수를 최소화하기 위한 텍스처 진폭(A)의 특성화를 포함할 수도 있다.
일 실시형태에 있어서, 배면 텍스처는 기판의 배면 중 적어도 일부 상에서 50 nm 이내의 진폭(A)을 가질 수 있다.
통상, 척 핀(100)은 150 미크론 정도의 직경을 가질 수 있다. 마찰 계수는 텍스처화의 주기(λ)가 각각의 척 핀(100)의 폭보다 작다면 최소화될 수 있다. 마찰 계수는 배면 표면과 각각의 척 핀(100) 사이에 5-20개의 접촉점이 존재한다면 최소화될 수 있다. 텍스처링의 주기(λ)는 각각의 척 핀(100)의 폭의 1/5 내지 1/10일 수 있다. 배면 피처는 밀리미터 당 70 이하의 접촉 빈도로 각 척 핀과 접촉할 수 있다. 대안적으로, 배면 피처는 미크론 당 5-10의 접촉 빈도로 각 척 핀과 접촉할 수 있다.
일 실시형태에 있어서, 배면 피처의 진폭(A)은 서로의 10 nm 분포 내에 있을 수 있다.
다른 실시형태에 있어서, 앞에 열거한 진폭, 주기 및/또는 균일성 요건은 함께 조합되거나, 개별적으로 사용되거나, 하나 이상의 요건을 생략하면서 집합적으로 사용될 수 있다.
이상 여러 실시형태에 대해 상세하게 설명하였지만, 당업자라면 본 발명의 신규한 지침으로부터 실질적으로 벗어나는 일 없이 기술한 실시형태에서 많은 변형이 가능함을 쉽게 이해할 것이다. 따라서, 이러한 모든 변형은 이어지는 청구범위에서 정해지는 본 발명의 범위 내에 포함되는 것이 의도된다.
Claims (15)
- 리소그래피 툴 상에서 처리되는 반도체 기판의 배면 텍스처링(backside texturing)을 결정하는 방법에 있어서,
상기 리소그래피 툴 상에서의 상기 반도체 기판에 대한 하나 이상의 접촉 영역을 결정하는 단계와,
상기 반도체 기판에 대한 배면 표면 텍스처링을 결정하는 단계로서, 상기 배면 표면 텍스처링은,
상기 반도체 기판의 하나 이상의 부분에서의 상기 반도체 기판의 배면 피처의 빈도,
상기 반도체 기판의 하나 이상의 부분에서의 상기 배면 피처의 진폭, 또는
상기 하나 이상의 접촉 영역의 크기에 적어도 부분적으로 기초하는 것인, 상기 배면 표면 텍스처링 결정 단계와,
상기 기판과 상기 하나 이상의 접촉 영역 간의 마찰 계수를 저감시키는 타겟 배면 표면 텍스처링을 얻도록 상기 반도체 기판을 처리하는 단계
를 포함하는 배면 텍스처링 결정 방법. - 제1항에 있어서, 처리된 배면은 밀리미터 당 70 이하의 접촉 빈도로 상기 하나 이상의 접촉 영역의 각각과 접촉하는 것인 배면 텍스처링 결정 방법.
- 제2항에 있어서, 상기 배면 피처의 진폭은 서로 10 nm 이하만큼 변하는 것인 배면 텍스처링 결정 방법.
- 제1항에 있어서, 상기 처리 단계는 레이저 빔으로 상기 배면 피처를 제거하는 단계를 포함하는 것인 배면 텍스처링 결정 방법.
- 제4항에 있어서, 상기 레이저 빔은 300 nm와 1400 nm 사이의 파장을 포함하는 것인 배면 텍스처링 결정 방법.
- 제5항에 있어서, 상기 레이저 빔은 약 150 J/㎠의 도즈를 포함하는 것인 배면 텍스처링 결정 방법.
- 제6항에 있어서, 상기 처리 단계는 10 ㎛ 이하의 레이저 빔 오버랩을 포함하는 것인 배면 텍스처링 결정 방법.
- 제6항에 있어서, 상기 처리 단계는 연마 또는 레이저 처리와 함께 적어도 하나의 화학 작용제로 하나 이상의 막 및/또는 상기 배면의 재료를 제거하는 단계를 포함하는 것인 배면 텍스처링 결정 방법.
- 리소그래피 왜곡을 저감시키는 방법에 있어서,
반도체 기판의 배면을 텍스처화(texturizing)하는 단계와,
상기 기판을 하나 이상의 접촉 영역에서 지지하는 리소그래피 툴로 상기 텍스처화된 배면을 갖는 반도체 기판 상에 리소그래피 공정(lithographic process)을 수행하는 단계
를 포함하고, 상기 텍스처화는 상기 배면과 상기 하나 이상의 접촉 영역 사이의 마찰 계수를 저감시키는 것인 리소그래피 왜곡 저감 방법. - 제9항에 있어서, 상기 배면을 텍스처화하는 단계는, 상기 하나 이상의 접촉 영역의 크기에 적어도 부분적으로 기초하는 것인 리소그래피 왜곡 저감 방법.
- 제9항에 있어서, 상기 텍스처화 단계는 상기 반도체 기판의 배면으로부터 하나 이상의 막에 펄스 레이저를 인가하는 단계를 포함하는 것인 리소그래피 왜곡 저감 방법.
- 제11항에 있어서, 상기 펄스 레이저는 300 nm와 1400 nm 사이의 파장을 포함하는 것인 리소그래피 왜곡 저감 방법.
- 제9항에 있어서, 상기 텍스처화된 배면은 미크론 당 5-10의 접촉 빈도로 상기 하나 이상의 접촉 영역의 각각과 접촉하는 것인 리소그래피 왜곡 저감 방법.
- 제9항에 있어서, 상기 텍스처화된 배면은 상기 반도체 기판의 표면과의 수직 방향으로 거리가 10 nm 이하만큼 변하는 피처를 갖는 것인 리소그래피 왜곡 저감 방법.
- 제9항에 있어서,
상기 기판의 전면(front surface)에 대한 이미지를 생성하는 단계와,
기준으로부터의 상기 이미지의 변화(variation)를 측정하는 단계와,
상기 변화에 따라 상기 이미지로부터 변하는, 후속 기판의 전면에 대한 수정된 이미지를 생성하는 단계
를 더 포함하는 리소그래피 왜곡 저감 방법.
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