KR20180039140A - 액정표시패널 - Google Patents

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KR20180039140A
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센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 제n 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되는 제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단, 제n+1 행의 스캔라인의 제1 브랜치에 연결되는 제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단; 제n+1 행의 스캔라인의 하나의 브랜치에 연결되는 제n+1 행의 픽셀 상의 보조 박막 트랜지스터의 제어단을 포함하는 액정표시패널을 제공한다.

Description

액정표시패널
본 발명은 액정 표시 장치의 기술 분야에 관한 것으로, 특히 액정표시패널에 관한 것이다.
종래의 수직 배향(vertical alignment: VA라 함) 액정표시패널은 광시야각에서 관찰될 때 종종 색 변이(color shift) 문제를 갖는다. 종래 기술에서 픽셀은 도1 에 도시된 바와 같이, 광시야각에서의 색 변이 문제를 개선하기 위해, 메인 픽셀 영역(101)과 서브 픽셀 영역(102)을 포함하는 2 개의 영역으로 분할된다. 동일한 계조 신호들이 패널로 입력되면, 패널의 광시야각에서의 색 변이의 문제를 개선하기 위해, 메인 픽셀 영역(101)(Main)의 휘도가 높아지고, 서브 픽셀 영역(102)(Sub)의 휘도가 낮아진다. 메인 픽셀 영역은 개구 영역의 약 40 %를 차지하고, 서브-영역은 개구 영역의 약 60 %를 차지하지만, 서브-영역의 면적이 더 크기 때문에, 전체 픽셀의 투과율이 현저하게 저하되는 반면, 백 라이트의 전력 소비가 증가된다.
따라서, 종래 기술의 문제점을 해결하기 위한 액정표시패널이 제공 될 필요가 있다.
본 발명은 기존의 액정표시패널의 개구율이 낮은 기술적 과제를 해결할 수 있는 액정표시패널을 제공하는 것을 목적으로 한다.
기술적 과제를 해결하기 위해, 본 발명의 액정표시패널은
데이터 신호를 입력하기 위한 다수의 데이터 라인;
스캔신호를 입력하기 위한 다수의 스캔라인 - 스캔라인 각각은 제1 브랜치 및 제2 브랜치를 포함하고, 제1 브랜치는 픽셀의 상부 에지 상에 위치하고, 제2 브랜치는 픽셀의 하부 에지 상에 위치하며, 제1 브랜치 및 제2 브랜치는 각각 2 개의 인접한 픽셀의 접합 위치에 대응됨;
데이터 라인 및 스캔라인에 의해 둘러싸여 형성되고, 인접하여 배치되는 메인 픽셀 및 서브 픽셀을 구비하는 다수의 픽셀을 포함하고,
메인 픽셀은 제1 주 박막 트랜지스터, 제2 주 박막 트랜지스터 및 제1 캐패시터가 대응하여 배치되고,
제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되고,
제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고,
제n+1 행의 픽셀 상의 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되며,
제1 주 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 제1 주 박막 트랜지스터의 출력단은 제1 캐패시터에 연결되고, 제1 주 박막 트랜지스터의 출력단은 제2 주 박막 트랜지스터의 입력단에 더 연결되고,
보조 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 보조 박막 트랜지스터의 출력단은 제2 캐패시터에 연결되며(여기서 n은 2 이상의 정수),
서브 픽셀은 제1 보조 박막 트랜지스터 및 제2 보조 박막 트랜지스터가 대응하여 배치되며,
제1 보조 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 제1 보조 박막 트랜지스터의 출력단은 제2 캐패시터에 연결되고, 제1 보조 박막 트랜지스터의 출력단은 제2 보조 박막 트랜지스터의 입력단에 더 연결되며, 제n+1 행의 픽셀 상의 제2 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되는 액정 표시 패널을 제공한다.
본 발명의 액정표시패널에서, 제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n+1 행 상에서 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결된다.
본 발명의 액정표시패널에서, 제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결된다.
제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n+1 행 상에서 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
본 발명의 액정표시패널에서, 메인 픽셀은 제 3 캐패시터가 더 배치되고, 서브 픽셀은 제 4 캐패시터가 더 배치되며,
제2 주 박막 트랜지스터의 출력단은 제 3 캐패시터에 연결되고,
제2 보조 박막 트랜지스터의 출력단은 제 4 캐패시터에 연결된다.
본 발명의 액정표시패널에서, 액정표시패널은 공통전극을 포함하고, 제2 주 박막 트랜지스터의 출력단은 공통전극에 연결되고, 제2 보조 박막 트랜지스터의 출력단 또한 공통전극에 연결된다.
본 발명의 액정표시패널에서, 액정표시패널이 위에서 아래로 스캔하면, 메인 픽셀의 표시 휘도가 서브 픽셀의 표시 휘도보다 작다.
액정표시패널이 아래에서 위로 스캔하면, 메인 픽셀의 표시 휘도가 서브 픽셀의 표시 휘도보다 크거나 동일하다.
기술적 과제를 해결하기 위해, 본 발명의 액정표시패널은
데이터 신호를 입력하기 위한 다수의 데이터 라인;
스캔신호를 입력하기 위한 다수의 스캔라인 - 스캔라인 각각은 제1 브랜치 및 제2 브랜치를 포함하고, 제1 브랜치는 픽셀의 상부 에지 상에 위치하고, 제2 브랜치는 픽셀의 하부 에지 상에 위치하며, 제1 브랜치 및 제2 브랜치 각각은 2 개의 인접한 픽셀의 접합 위치에 대응됨;
데이터 라인 및 스캔라인에 의해 둘러싸여 형성되고, 인접하여 배치되는 메인 픽셀 및 서브 픽셀을 구비하는 다수의 픽셀을 포함하고,
메인 픽셀은 제1 주 박막 트랜지스터, 제2 주 박막 트랜지스터 및 제1 캐패시터가 대응하여 배치되고, 서브 픽셀은 적어도 하나의 보조 박막 트랜지스터 및 제2 캐패시터가 대응하여 배치되며,
제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되고,
제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고,
제n+1 행의 픽셀 상의 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되며,
제1 주 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 제1 주 박막 트랜지스터의 출력단은 제1 캐패시터에 연결되고, 제1 주 박막 트랜지스터의 출력단은 제2 주 박막 트랜지스터의 입력단에 더 연결되며,
보조 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 보조 박막 트랜지스터의 출력단은 제2 캐패시터에 연결되며, 여기서 n은 2 이상의 정수인 액정표시패널을 고안한다.
본 발명의 액정표시패널에서, 서브 픽셀은 제1 보조 박막 트랜지스터 및 제2 보조 박막 트랜지스터가 대응하여 배치된다.
제1 보조 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 제1 보조 박막 트랜지스터의 출력단은 제2 캐패시터에 연결되며, 제n+1 행의 픽셀 상의 제2 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
본 발명의 액정표시패널에서, 제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n+1 행 상에서 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결된다.
본 발명의 액정표시패널에서, 제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결된다.
제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n+1 행 상에서 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
본 발명의 액정표시패널에서, 액정표시패널은 공통전극을 포함하고, 메인 픽셀은 제 3 캐패시터가 더 배치되며, 서브 픽셀은 제 4 캐패시터가 더 배치된다.
제2 주 박막 트랜지스터의 출력단은 제 3 캐패시터에 연결된다.
제2 보조 박막 트랜지스터의 출력단은 제 4 캐패시터에 연결된다.
본 발명의 액정표시패널에서, 액정표시패널은 공통전극을 포함하고, 제2 주 박막 트랜지스터의 출력단은 공통전극에 연결되고, 제2 보조 박막 트랜지스터의 출력단 또한 공통전극에 연결된다.
본 발명의 액정표시패널에서, 서브 픽셀은 하나의 보조 박막 트랜지스터가 대응하여 배치된다.
제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n 행 상에서 픽셀에 인접하는 픽셀의 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결된다.
제n+1 행의 픽셀 상의 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n+1 행 상에서 픽셀에 인접한 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결된다.
본 발명의 액정표시패널에서, 액정표시패널은 공통전극을 포함하고, 메인 픽셀은 제 3 캐패시터를 더 배치되며,
제2 주 박막 트랜지스터의 출력단은 제 3 캐패시터 또는 공통전극에 연결된다.
본 발명의 액정표시패널에서, 제1 브랜치 및 제2 브랜치 각각은 2 개의 인접한 픽셀의 접합 위치에 대응된다.
본 발명의 액정표시패널에서, 액정표시패널이 위에서 아래로 스캔하면, 메인 픽셀의 표시 휘도가 서브 픽셀의 표시 휘도보다 작다.
액정표시패널이 아래에서 위로 스캔하면, 메인 픽셀의 표시 휘도가 서브 픽셀의 표시 휘도보다 크거나 동일하다.
본 발명의 액정표시패널은 기존 패널 상에 구동회로를 재배치함으로써, 패널의 개구율 및 표시효과를 향상시킨다.
첨부된 도면들은 본 발명의 추가 이해를 제공하기 위해 포함되며, 본 명세서에 통합되어 일부를 구성한다. 도면들은 본 발명의 실시 예를 나타내고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 종래 기술에 따른 액정표시패널의 픽셀 배열을 나타낸다.
도 2는 종래 기술에 따른 액정표시패널의 제1 구조를 나타낸다.
도 3은 도 2에서 제1 표시 효과를 나타낸다.
도 4은 도 2에서 제2 표시 효과를 나타낸다.
도 5는 종래 기술에 따른 액정표시패널의 제2 구조를 나타낸다.
도 6은 본 발명의 제1 실시 예에 따른 액정표시패널의 제1 구조를 나타낸다.
도 7은 본 발명의 제1 실시 예에 따른 액정표시패널의 제2 구조를 나타낸다.
도 8은 본 발명의 제2 실시 예에 따른 액정표시패널의 제1 구조를 나타낸다.
도 9는 본 발명의 제2 실시 예에 따른 액정표시패널의 제2 구조를 나타낸다.
도 10은 본 발명의 제 3 실시 예에 따른 액정표시패널의 제1 구조를 나타낸다.
도 11은 본 발명의 제 3 실시 예에 따른 액정표시패널의 제2 구조를 나타낸다.
도 12는 본 발명의 제 3 실시 예에 따른 표시 효과를 나타낸다.
본 명세서에서 사용 된 바와 같이, "실시 예"라는 용어는 예, 예시 또는 실례를 의미한다. 또한, 본 명세서 및 첨부 된 청구의 범위에 있는 단수적인 표현은 다르게 명시되거나 문맥에서 단수 형태로 판단되는 명확한 경우를 제외하고는 "하나 이상"으로 해석 될 수 있다.
도 2를 참조한다. 도 2는 종래 기술에 따른 액정표시패널의 제1 구조를 나타낸다.
도 2에 도시된 바와 같이, 종래의 액정표시패널은 데이터라인(D(n) ~ D(n+5)), 스캔라인(G(n) ~ G(n+3)) 및 각각 제1 박막 트랜지스터와 제2 박막 트랜지스터를 포함하는 2개의 박막 트랜지스터가 배치된 픽셀을 포함한다. 제1 박막트랜지스터의 출력단의 일단은 픽셀전극에 연결되고, 타단은 제1 캐패시터(C1)에 연결된다. 제1 캐패시터(C1)의 타단은 공통전극에 연결된다. 여기서 픽셀의 제2 박막 트랜지스터의 입력단은 동일 열상에서 픽셀에 인접한 픽셀의 제1 박막 트랜지스터의 출력단에 연결되고, 제2 박막 트랜지스터의 출력단은 제2 캐패시터(C2)에 연결된다. 제2 캐패시터(C2)의 타단은 공통전극에 연결된다. 제1 행 제1 열의 픽셀(21)과 같이, 픽셀(21)은 제1 박막 트랜지스터(23) 및 제2 박막 트랜지스터(24)를 포함한다. 제2행 제1 열의 픽셀(22)와 같이, 픽셀(22)은 제1 박막 트랜지스터(25) 및 제2 박막 트랜지스터(26)를 포함한다. 점선 박스는 크로스 라인을 나타낸다. 즉 픽셀(21)의 제1 박막 트랜지스터(23)의 출력단은 픽셀(22)의 제2 박막 트랜지스터(24)의 입력단에 연결되어 있지 않고, 제2 박막 트랜지스터(26)의 입력단에 연결되며, 유사하게, 픽셀(22)의 제1 박막 트랜지스터(25)의 출력단은 픽셀(21)의 제2 박막 트랜지스터(26)의 입력단에 연결되지 않고, 제2 박막 트랜지스터(24)의 입력단에 연결된다.
위에서 아래로 스캔할 때, 제n 행의 스캔라인(G(n))이 먼저 턴온되고, 따라서 픽셀(21)의 제1 박막 트랜지스터(23)가 닫히고, 픽셀(21)이 충전되며, 이때, 제2 박막 트랜지스터(24)도 닫힌다. 제n+1 행의 스캔라인(G(n+1))이 턴온되면, 픽셀(22)의 제1 박막 트랜지스터(25)가 닫혀서, 픽셀(22)이 충전된다. 이때, 제2 박막 트랜지스터(26)도 닫히며, 픽셀(22)의 제2 박막 트랜지스터(26)의 입력단이 픽셀(21)의 제1 박막 트랜지스터(23)의 출력단에 연결되어 있기 때문에, 픽셀(21)의 픽셀전극의 전압이 픽셀(22)의 제2 캐패시터(C2)와 공유되고, 픽셀(21)의 휘도가 저하된다. 한편, 제n 행의 스캔라인이 이미 닫혀 있으므로, 픽셀(21)의 제2 박막 트랜지스터(24)가 차단(disconnect)되고, 픽셀(22)의 픽셀전극이 충전 된 이후, 픽셀(21)의 제2 캐패시터(C2)에 의해 풀 다운(pull down)되지 않을 것이며, 따라서 픽셀(22)의 휘도가 높게 유지된다. 표시 패널의 표시 효과는 도3과 같이 나타난다. 도3에서 화살표 방향은 스캔 방향을 나타낸다. 도3에서 201은 적색 픽셀을 나타내고, 202는 녹색 픽셀을 나타내고, 203은 청색 픽셀을 나타내며, H 및 L은 각각 고휘도 및 저휘도를 나타낸다.
아래에서 위로 스캔할 때, 제n+1 행의 스캔라인(G(n+1))이 먼저 턴온되고, 따라서 픽셀(22)의 제1 박막 트랜지스터(25)가 닫혀서 픽셀(22)이 충전된다. 이때 제2 박막 트랜지스터(26) 또한 닫힌다. 제n 행의 스캔라인(G(n))이 턴온되면, 픽셀(21)의 제1 박막 트랜지스터(23)가 따라서 닫히고, 픽셀(21)이 충전된다. 이때, 제2 박막 트랜지스터(24) 또한 닫히고, 픽셀(21)의 제2 박막 트랜지스터(24)의 입력단이 픽셀(22)의 제1 박막 트랜지스터(25)의 출력단에 연결되어 있기 때문에, 픽셀(21)의 픽셀전극의 전압이 픽셀(22)의 제2 캐패시터(C2)와 공유되고, 픽셀(22)의 휘도가 저하된다. 한편, 제n+1 행의 스캔라인이 이미 닫혀있기 때문에, 픽셀(22)의 제2 박막 트랜지스터(26)가 차단되고, 픽셀(21)의 픽셀전극이 충전 된 이후, 픽셀(22)의 제2 캐패시터(C2)에 의해 풀 다운(pull down)되지 않을 것이며, 따라서 픽셀(21)의 휘도가 높게 유지된다. 표시 패널의 표시 효과는 도4와 같이 나타난다. 도4에서 화살표 방향은 스캔 방향을 나타낸다. 도4에서 201은 적색 픽셀을 나타내고, 202는 녹색 픽셀을 나타내고, 203은 청색 픽셀을 나타내며, H 및 L은 각각 고휘도 및 저휘도를 나타낸다.
도 5를 참조한다. 도 5는 종래 기술에 따른 액정표시패널의 제2 구조를 나타낸다.
도 5와 도 2에서 표시 패널 사이의 차이는 각 픽셀의 제2 박막 트랜지스터의 출력단이 더 이상 제2 캐패시터에 연결되지 않고, 공통전극에 직접 연결되며, 저항들에 의해 전압을 분할하여 픽셀전극의 전압 레벨을 풀 다운하는 것이다.
상기 두 표시 패널에서, 도2 및 도5에서 점선 라인에 의해 나타난 바와 같이, 각 픽셀의 제2 박막 트랜지스터의 입력단은 크로스 라인을 통해 동일 열 상의 픽셀에 인접한 픽셀의 제1 박막 트랜지스터의 출력단에 연결된다. 크로스 라인을 통한 연결은 비아를 요구하기 때문에, 더 큰 공간을 필요로 하고, 픽셀의 개구율에 악영향을 미친다. 추가적으로 픽셀의 내부가 흐려질 수 있다.
도6 및 도7을 참조한다. 도6 및 도7은 본 발명의 제1 실시예에 따른 액정표시패널의 구조를 나타낸다.
도6 에 도시된 바와 같이, 본 발명의 제1 액정표시패널은 데이터 라인(D(n) ~ D(n+5))과 스캔라인(G(n) ~G(n+3) 및 픽셀들 포함한다. 데이터 라인은 데이터 신호를 입력하기 위해 이용된다. 여기서 n은 2이상의 자연수이다. 스캔라인은 제1 브랜치(branch)및 제2 브랜치를 포함한다. 제1 브랜치는 픽셀의 상부 에지 상에 있고, 제2 브랜치는 픽셀의 하부 에지 상에 있다. 픽셀들은 데이터 라인들과 스캔라인들에 의해 둘러쌓여 형성된다. 픽셀들은 메인 픽셀(31)과 서브 픽셀(32)를 포함하고, 메인 픽셀(31)와 서브 픽셀(32)는 인접하여 배치된다. 메인 픽셀들(31)에는 제1 주 박막 트랜지스터(T1)와 제2 주 박막 트랜지스터(T2), 제1 캐패시터(C1)가 배치된다. 서브 픽셀들(32)에는 제1 보조 박막 트랜지스터(T3), 제2 보조 박막 트랜지스터(T4), 제2 캐패시터(C2)가 대응하여 배치된다. 제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제1 브랜치에 연결된다. 제n 행 상에서 픽셀에 인접한 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제2 브랜치에 연결된다. 제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제1 브랜치에 연결된다. 제n 행 상에서 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인(G(n-1))의 제2 브랜치에 연결된다. 제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제2 브랜치에 연결된다. 제n+1 행 상에서 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제1 브랜치에 연결된다.
제1 주 박막 트랜지스터(T1)의 입력단은 데이터 라인에 연결되고, 제1 주 박막 트랜지스터(T1)의 출력단은 제1 캐패시터(C1)에 연결되며, 제1 주 박막 트랜지스터(T1)의 출력단은 제2 주 박막 트랜지스터(T2)의 입력단에 더 연결된다. 제1 보조 박막 트랜지스터(T3)의 입력단은 데이터 라인에 연결되고, 제1 보조 박막 트랜지스터(T3)의 출력단은 제2 캐패시터(C2)에 연결되며, 제1 보조 박막 트랜지스터(T3)의 출력단은 제2 보조 박막 트랜지스터(T4)의 입력단에 더 연결된다. 제n+1 행의 픽셀 상의 제2 보조 박막 트랜지스터(T4)의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제2 브랜치에 연결된다.
액정표시패널은 공통전극을 포함하고, 제2 주 박막 트랜지스터(T2)의 출력단은 공통전극에 연결되며, 제2 보조 박막 트랜지스터(T4)의 출력단 또한 공통전극에 연결된다.
위에서 아래로 스캔할 때, 제n 행의 스캔라인(G(n))이 먼저 턴온되고, 따라서 메인 픽셀(31)의 제1 주 박막 트랜지스터(T1)가 닫혀, 메인 픽셀(31)이 충전된다. 이때, 제2 보조 박막 트랜지스터(T4)도 닫힌다. 제n+1 행의 스캔라인(G(n+1))이 턴온되면, 서브 픽셀(32)의 제1 보조 박막 트랜지스터(T3)가 따라서 닫히고, 서브 픽셀(32)이 충전된다. 한편, 제2 주 박막 트랜지스터(T2)도 닫히고, 메인 픽셀(31)의 제2 주 박막 트랜지스터(T2)의 입력단이 메인 픽셀(31)의 제1 주 박막 트랜지스터(T1)의 출력단에 연결되어 있기 때문에, 메인 픽셀(31)의 픽셀전극의 전압이 제2 주 박막 트랜지스터(T2)를 통해 공통전극과 공유되어서, 메인 픽셀(31)의 휘도가 저하된다. 한편, 제n 행의 스캔라인이 이미 닫혀 있으므로, 서브 픽셀(32)의 제2 보조 박막 트랜지스터(T4)가 차단되고, 서브 픽셀(32)의 픽셀전극이 충전 된 이후, 제2 보조 박막 트랜지스터(T4)에 의해 풀 다운(pull down)되지 않을 것이며, 따라서 서브 픽셀(32)의 휘도가 높게 유지된다. 즉 메인 픽셀(31)의 휘도는 서브 픽셀(32)의 휘도보다 낮다. 표시 패널의 표시 효과는 도3과 같이 나타난다. 도3에서 화살표 방향은 스캔 방향을 나타낸다.
아래에서 위로 스캔할 때, 제n+1 행의 스캔라인(G(n+1))이 먼저 턴온되고, 따라서 서브 픽셀(32)의 제1 보조 박막 트랜지스터(T3)가 닫혀서 서브 픽셀(32)이 충전된다. 이때, 제2 주 박막 트랜지스터(T2)도 닫힌다. 제n 행의 스캔라인(G(n))이 턴온되면, 메인 픽셀(31)의 제1 주 박막 트랜지스터(T1)가 따라서 닫히고, 메인 픽셀(31)이 충전된다. 한편, 제2 보조 박막 트랜지스터(T4)도 닫히고, 서브 픽셀(32)의 제2 보조 박막 트랜지스터(T4)의 입력단이 서브 픽셀(32)의 제1 보조 박막 트랜지스터(T3)의 출력단에 연결되어 있기 때문에, 서브 픽셀(32)의 픽셀전극의 전압이 제2 보조 박막 트랜지스터(T4)를 통해 공통전극과 공유되어서, 서브 픽셀(32)의 휘도가 저하된다. 한편, 제n+1 행의 스캔라인이 이미 닫혀 있으므로, 메인 픽셀(31)의 제2 주 박막 트랜지스터(T2)가 차단되고, 메인 픽셀(31)의 픽셀전극이 충전 된 이후, 제2 주 박막 트랜지스터(T2)에 의해 풀 다운(pull down)되지 않을 것이며, 따라서 메인 픽셀(31)의 휘도가 높게 유지된다. 즉 메인 픽셀의 휘도는 서브 픽셀의 휘도보다 크다. 표시 패널의 표시 효과는 도4와 같이 나타난다. 도4에서 화살표 방향은 스캔 방향을 나타낸다.
도 7은 본 발명의 제1 실시 예에 따른 액정표시패널의 제2 구조를 나타낸다.
도 7과 도 6 사이의 차이는 메인 픽셀은 제3 캐패시터(C3)가 더 배치되고, 서브 픽셀은 제4 캐패시터(C4)가 더 배치되고, 위에서 아래로 스캔할 때, 메인 픽셀(31)의 픽셀전극의 전압이 제3 캐패시터(C3)와 공유되며, 서브 픽셀(32)의 픽셀전극의 전압이 제4 캐패시터(C4)와 공유되며, 서브 픽셀의 휘도가 따라서 저하되는 것이다.
본 발명에서는 각 스캔라인이 2개의 브랜치로 분할되기 때문에, 전하를 공유하는 박막 트랜지스터의 제어단은 가장 인접한 스캔라인의 상부 행(upper row) 또는 하부 행(lower row)의 브랜치에 연결되고, 따라서 개구 영역에서의 크로스오버를 회피하고 개구율이 향상되고, 흐려짐을 회피하며, 표시효과가 항샹된다.
도8 및 도9를 참조한다. 도 8 및 도9는 본 발명의 제2 실시 예에 따른 액정표시패널의 구조를 나타낸다.
도8 에 도시된 바와 같이, 본 발명의 액정표시패널은 데이터 라인(D(n) ~ D(n+5))과 스캔라인(G(n) ~G(n+3)) 및 픽셀들 포함하고, 데이터 라인은 데이터 신호를 입력하기 위해 이용되며, 스캔라인(G(n) ~G(n+3))은 스캔 신호를 입력하기 위해 이용된다. 스캔라인은 제1 브랜치(branch) 및 제2 브랜치를 포함하고, 제1 브랜치는 픽셀의 상부 에지 상에 위치하고, 제2 브랜치는 픽셀의 하부 에지 상에 위치한다. 픽셀들은 데이터 라인들과 스캔라인들에 의해 둘러쌓여 형성된다. 픽셀들은 메인 픽셀(41)과 서브 픽셀(42)를 포함하고, 메인 픽셀(41)와 서브 픽셀(42)는 인접하여 배치된다. 메인 픽셀들(41)에는 제1 주 박막 트랜지스터(T1)와 제2 주 박막 트랜지스터(T2), 제1 캐패시터(C1)가 대응하여 배치된다. 서브 픽셀들(42)에는 제1 보조 박막 트랜지스터(T3), 제2 보조 박막 트랜지스터(T4) 및 제2 캐패시터(C2)가 대응하여 배치된다. 제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제2 브랜치에 연결된다. 제n 행 상에서 픽셀에 인접한 픽셀의 제1 보조 박막 트랜지스터(T3)의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제1 브랜치에 연결된다. 제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제1 브랜치에 연결된다. 제n 행 상에서 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인(G(n-1))의 제2 브랜치에 연결된다. 제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제1 브랜치에 연결된다. 제n+1 행 상에서 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제2 브랜치에 연결된다.
제1 주 박막 트랜지스터(T1)의 입력단은 데이터 라인에 연결되고, 제1 주 박막 트랜지스터(T1)의 출력단은 제1 캐패시터(C1)에 연결되며, 제1 주 박막 트랜지스터(T1)의 출력단은 제2 주 박막 트랜지스터(T2)의 입력단에 더 연결된다. 제1 보조 박막 트랜지스터(T3)의 입력단은 데이터 라인에 연결되고, 제1 보조 박막 트랜지스터(T3)의 출력단은 제2 캐패시터(C2)의 일단에 연결되며, 제2 캐패시터(C2)의 타단은 공통전극에 연결된다. 제1 보조 박막 트랜지스터(T3)의 출력단은 제2 보조 박막 트랜지스터(T4)의 입력단에 더 연결된다. 제n+1 행의 픽셀 상의 제2 보조 박막 트랜지스터(T4)의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제2 브랜치에 연결된다.
액정표시패널은 공통전극을 포함하고, 제2 주 박막 트랜지스터(T2)의 출력단은 공통전극에 연결되며, 제2 보조 박막 트랜지스터(T4)의 출력단 또한 공통전극에 연결된다.
위에서 아래로 스캔할 때, 제n 행의 스캔라인(G(n))이 먼저 턴온되고, 따라서 메인 픽셀(41)의 제1 주 박막 트랜지스터(T1)가 닫히고, 메인 픽셀(41)이 충전된다. 이때, 제2 보조 박막 트랜지스터(T4)도 닫힌다. 제n+1 행의 스캔라인(G(n+1))이 턴온되면, 서브 픽셀(42)의 제1 보조 박막 트랜지스터(T3)가 따라서 닫히고, 서브 픽셀(42)이 충전된다. 한편, 제2 주 박막 트랜지스터(T2)도 닫히고, 메인 픽셀(41)의 제2 주 박막 트랜지스터(T2)의 입력단이 메인 픽셀(41)의 제1 주 박막 트랜지스터(T1)의 출력단에 연결되어 있기 때문에, 메인 픽셀(41)의 픽셀전극의 전압이 제2 주 박막 트랜지스터(T2)를 통해 공통전극과 공유되어서, 메인 픽셀(41)의 휘도가 저하된다. 한편, 제n 행의 스캔라인이 이미 닫혀 있으므로, 서브 픽셀(42)의 제2 보조 박막 트랜지스터(T4)가 차단되고, 서브 픽셀(42)의 픽셀전극이 충전 된 이후, 제2 보조 박막 트랜지스터(T4)에 의해 풀 다운(pull down)되지 않을 것이며, 따라서 서브 픽셀(42)의 휘도가 높게 유지된다. 즉 메인 픽셀(41)의 휘도는 서브 픽셀(42)의 휘도보다 낮다. 표시 패널의 표시 효과는 도3과 같이 나타난다. 도3에서 화살표 방향은 스캔 방향을 나타낸다.
아래에서 위로 스캔할 때, 제n+1 행의 스캔라인(G(n+1))이 먼저 턴온되고, 따라서 서브 픽셀(42)의 제1 보조 박막 트랜지스터(T3)가 닫혀서 서브 픽셀(42)이 충전된다. 이때, 제2 주 박막 트랜지스터(T2)도 닫힌다. 제n 행의 스캔라인(G(n))이 턴온되면, 메인 픽셀(41)의 제1 주 박막 트랜지스터(T1)가 따라서 닫히고, 메인 픽셀(41)이 충전된다. 한편, 제2 보조 박막 트랜지스터(T4)도 닫히고, 서브 픽셀(42)의 제2 보조 박막 트랜지스터(T4)의 입력단이 서브 픽셀(42)의 제1 보조 박막 트랜지스터(T3)의 출력단에 연결되어 있기 때문에, 서브 픽셀(42)의 픽셀전극의 전압이 제2 보조 박막 트랜지스터(T4)를 통해 공통전극과 공유되어서, 서브 픽셀(42)의 휘도가 저하된다. 한편, 제n+1 행의 스캔라인이 이미 닫혀 있으므로, 메인 픽셀(41)의 제2 주 박막 트랜지스터(T2)가 차단되고, 메인 픽셀(41)의 픽셀전극이 충전 된 이후, 제2 주 박막 트랜지스터(T2)에 의해 풀 다운(pull down)되지 않을 것이며, 따라서 메인 픽셀(41)의 휘도가 높게 유지된다. 즉 메인 픽셀의 휘도는 서브 픽셀의 휘도보다 크다. 표시 패널의 표시 효과는 도4와 같이 나타난다. 도4에서 화살표 방향은 스캔 방향을 나타낸다.
도 9는 본 발명의 제2 실시 예에 따른 액정표시패널의 제2 구조를 나타낸다.
도 9와 도 8 사이의 차이는 메인 픽셀(41)은 제3 캐패시터(C3)가 더 배치되고, 서브 픽셀(42)은 제4 캐패시터(C4)가 더 배치되고, 위에서 아래로 스캔할 때, 메인 픽셀(41)의 픽셀전극의 전압이 제3 캐패시터(C3)와 공유되며, 서브 픽셀(42)의 픽셀전극의 전압이 제4 캐패시터(C4)와 공유되며, 서브 픽셀의 휘도가 따라서 저하되는 것이다.
제 2 실시예에서는 메인 픽셀의 2개의 박막 트랜지스터(TFT)와 서브 픽셀의 2 개의 TFT가 픽셀의 동일 측면 상에 있기 때문에, 개구율은 제 1 실시예보다 더 증가된다.
바람직하게는, 블랙 매트릭스가 2 개의 인접한 픽셀의 접합 위치에 배치되고, 접합 위치는 블랙 매트릭스에 의해 마스크되기 때문에 배선 구조는 제 1 브랜치 및 제 2 브랜치의 위치를 2 개의 인접 픽셀의 접합 위치에 대응시킨다. 따라서, 라인의 수가 증가하지만, 픽셀의 개구율은 전혀 영향을 받지 않으며, 디스플레이 효과가 더 향상된다.
도10 및 도11을 참조한다. 도10 및 도11 은 본 발명의 제 3 실시 예에 따른 액정표시패널의 구조를 나타낸다.
도10 에 도시된 바와 같이, 본 발명의 액정표시패널은 데이터 라인(D(n) ~ D(n+5))과 스캔라인(G(n) ~G(n+3)) 및 픽셀들 포함하고, 데이터 라인은 데이터 신호를 입력하기 위해 이용되며, 스캔라인(G(n) ~G(n+3))은 스캔 신호를 입력하기 위해 이용된다. 스캔라인은 제1 브랜치(branch) 및 제2 브랜치를 포함하고, 제1 브랜치는 픽셀의 상부 에지 상에 위치하고, 제2 브랜치는 픽셀의 하부 에지 상에 위치한다. 픽셀들은 데이터 라인들과 스캔라인들에 의해 둘러쌓여 형성된다. 픽셀들은 메인 픽셀(51)과 서브 픽셀(52)를 포함하고, 메인 픽셀(51)와 서브 픽셀(52)는 인접하여 배치된다. 메인 픽셀들(51)에는 제1 주 박막 트랜지스터(T1)와 제2 주 박막 트랜지스터(T2), 제1 캐패시터(C1)가 대응하여 배치된다. 서브 픽셀들(52)에는 보조 박막 트랜지스터(T3) 및 제2 캐패시터(C2)가 대응하여 배치된다. 제n 행의 픽셀 상의 제1 주 박막 트랜지스터(T1)의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제2 브랜치에 연결된다. 제n 행 상에서 픽셀에 인접한 픽셀의 보조 박막 트랜지스터(T3)의 제어단은 제n 행의 픽셀에 대응하는 스캔라인(G(n))의 제1 브랜치에 연결된다. 제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제1 브랜치에 연결된다. 제n+1 행의 픽셀 상의 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제1 브랜치에 연결된다. 제n+1 행 상에서 픽셀에 인접하는 픽셀 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인(G(n+1))의 제2 브랜치에 연결된다.
제1 주 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 제1 주 박막 트랜지스터의 출력단은 제1 캐패시터(C1)에 연결되며, 제1 주 박막 트랜지스터의 출력단은 제2 주 박막 트랜지스터의 입력단에 더 연결된다. 보조 박막 트랜지스터의 입력단은 데이터 라인에 연결되고, 보조 박막 트랜지스터의 출력단은 제2 캐패시터(C2)의 일단에 연결되며, 제2 캐패시터(C2)의 타단은 공통전극에 연결된다. 액정표시패널은 공통전극을 포함하고, 제2 주 박막 트랜지스터(T2)의 출력단은 공통전극에 연결된다.
위에서 아래로 스캔할 때, 제n 행의 스캔라인(G(n))이 먼저 턴온되고, 따라서 메인 픽셀(51)의 제1 주 박막 트랜지스터(T1)가 닫히고, 메인 픽셀(51)이 충전된다. 제n+1 행의 스캔라인(G(n+1))이 턴온되면, 서브 픽셀(52)의 보조 박막 트랜지스터(T3)가 닫히고, 서브 픽셀(52)이 충전된다. 한편, 제2 주 박막 트랜지스터(T2)도 닫히고, 메인 픽셀(51)의 제2 주 박막 트랜지스터(T2)의 입력단이 메인 픽셀(51)의 제1 주 박막 트랜지스터(T1)의 출력단에 연결되어 있기 때문에, 메인 픽셀(51)의 픽셀전극의 전압이 제2 주 박막 트랜지스터(T2)를 통해 공통전극과 공유되어서, 메인 픽셀(51)의 휘도가 저하된다. 한편, 보조 박막 트랜지스터의 출력단이 전압 공유를 위한 다른 박막 트랜지스터에 연결되지 않기 때문에, 서브 픽셀(52)의 픽셀전극이 충전 된 이후, 서브 픽셀(52)의 픽셀전극이 풀 다운되지 않을 것이며, 따라서 서브 픽셀(52)의 휘도가 높게 유지된다. 즉 메인 픽셀(51)의 휘도는 서브 픽셀(52)의 휘도보다 낮다. 표시 패널의 표시 효과는 도3과 같이 나타난다. 도3에서 화살표 방향은 스캔 방향을 나타낸다.
아래에서 위로 스캔할 때, 제n+1 행의 스캔라인(G(n+1))이 먼저 턴온되고, 따라서 서브 픽셀(52)의 제1 보조 박막 트랜지스터(T3)가 닫혀서 서브 픽셀(52)이 충전된다. 이때, 제2 주 박막 트랜지스터(T2)도 닫힌다. 제n 행의 스캔라인(G(n))이 턴온되면, 메인 픽셀(51)의 제1 주 박막 트랜지스터(T1)가 따라서 닫히고, 메인 픽셀(51)이 충전된다. 한편, 제n+1 행의 스캔라인이 이미 닫혀 있기때문에, 메인 픽셀(51)의 제2 주 박막 트랜지스터(T2)가 차단되어, 메인 픽셀(51)의 픽셀전극이 충전 된 이후, 제2 주 박막 트랜지스터(T2)에 의해 풀 다운되지 않을 것이며, 따라서 메인 픽셀(51)의 휘도가 높게 유지된다. 즉 메인 픽셀의 휘도는 서브 픽셀의 휘도와 동일하다. 표시 패널의 표시 효과는 도12 와 같이 나타난다. 도12 에서 화살표 방향은 스캔 방향을 나타낸다.
도11 은 본 발명의 제3 실시 예에 따른 액정표시패널의 제2 구조를 나타내고, 도11 과 도10 사이의 차이는 메인 픽셀(51)은 제3 캐패시터(C3)가 더 배치되는 것이다.
위에서 아래로 스캔할 때, 메인 픽셀(51)의 픽셀전극의 전압이 제3 캐패시터(C3)와 공유되며, 메인 픽셀(51)의 휘도가 따라서 저하된다.
제3 실시예에서는 메인 픽셀의 2개의 박막 트랜지스터(TFT)와 서브 픽셀의 TFT가 픽셀의 동일 측면 상에 있기 때문에, 개구율은 제1 실시예보다 더 증가된다.
바람직하게는, 블랙 매트릭스가 2 개의 인접한 픽셀의 접합 위치에 배치되고, 접합은 블랙 매트릭스에 의해 마스크되기 때문에 제 1 브랜치 및 제 2 브랜치의 위치는 2개의 인접 픽셀의 접합 위치에 대응된다. 따라서, 라인의 수가 증가하지만, 픽셀의 개구율은 악영향을 미치지 않고, 기술적 기법은 다른 실시예들에도 적용된다.
본 발명에서는 각 스캔라인이 2개의 브랜치로 분할되기 때문에, 전하를 공유하는 박막 트랜지스터의 제어단은 가장 인접한 스캔라인의 상부 행(upper row) 또는 하부 행(lower row)의 브랜치에 연결된다. 따라서 개구 영역에서의 크로스오버를 회피하고 개구율이 향상되고, 흐려짐을 회피하며, 표시효과가 항샹된다.
본 발명의 액정 표시 패널은 기존의 패널에 구동 회로를 재배치함으로써 패널의 개구율 및 표시 효과를 향상시킨다.
요약에서, 본 발명은 상기 바람직한 실시 예로서 설명되었지만, 전술 한 바람직한 실시 예는 본 발명을 제한하려는 것이 아니다. 본 발명의 사상 및 범위를 벗어나지 않고 당업자는 다양한 수정 및 변형을 위해 사용될 수 있으므로 청구 범위에 의해 정의된 본 발명의 범위가 우선한다.

Claims (16)

  1. 데이터 신호를 입력하기 위한 다수의 데이터 라인;
    스캔신호를 입력하기 위한 다수의 스캔라인 - 상기 스캔라인 각각은 제1 브랜치 및 제2 브랜치를 포함하고, 상기 제1 브랜치는 픽셀의 상부 에지 상에 위치하고, 상기 제2 브랜치는 상기 픽셀의 하부 에지 상에 위치하며, 상기 제1 브랜치 및 상기 제2 브랜치는 각각 상기 2 개의 인접한 픽셀의 접합 위치에 대응됨;
    상기 데이터 라인 및 상기 스캔라인에 의해 둘러싸여 형성되고, 인접하여 배치되는 메인 픽셀 및 서브 픽셀을 구비하는 다수의 픽셀을 포함하고,
    상기 메인 픽셀은 제1 주 박막 트랜지스터, 제2 주 박막 트랜지스터 및 제1 캐패시터가 대응하여 배치되고,
    제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되고,
    상기 제n 행의 픽셀 상의 상기 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 상기 제1 브랜치에 연결되고,
    상기 제n+1 행의 픽셀 상의 보조 박막 트랜지스터의 제어단은 상기 제n+1 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되며,
    상기 제1 주 박막 트랜지스터의 입력단은 상기 데이터 라인에 연결되고, 제1 주 박막 트랜지스터의 출력단은 상기 제1 캐패시터에 연결되고, 상기 제1 주 박막 트랜지스터의 출력단은 상기 제2 주 박막 트랜지스터의 입력단에 더 연결되며(여기서 n은 2 이상의 정수),
    상기 서브 픽셀은 제1 보조 박막 트랜지스터 및 제2 보조 박막 트랜지스터가 대응하여 배치되며,
    상기 제1 보조 박막 트랜지스터의 입력단은 상기 데이터 라인에 연결되고, 상기 제1 보조 박막 트랜지스터의 출력단은 제2 캐패시터에 연결되고, 상기 제1 보조 박막 트랜지스터의 출력단은 상기 제2 보조 박막 트랜지스터의 입력단에 더 연결되며, 제n+1 행의 픽셀 상의 상기 제2 보조 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되는 액정표시패널.
  2. 제1 항에 있어서,
    상기 제n 행의 픽셀 상의 상기 제1 주 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 상기 제1 브랜치에 연결되고, 상기 제n 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되며,
    상기 제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 상기 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 상기 픽셀에 인접하는 상기 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되며,
    제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n+1 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되는 액정표시패널.
  3. 제1 항에 있어서,
    상기 제n 행의 픽셀 상의 상기 제1 주 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되며,
    제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 상기 제n 행 상에서 상기 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되며,
    제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n+1 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되는 액정표시패널.
  4. 제1 항에 있어서,
    상기 메인 픽셀은 제 3 캐패시터가 더 배치되고, 상기 서브 픽셀은 제 4 캐패시터가 더 배치되며,
    상기 제2 주 박막 트랜지스터의 출력단은 상기 제 3 캐패시터에 연결되고,
    상기 제2 보조 박막 트랜지스터의 출력단은 상기 제 4 캐패시터에 연결되는 액정표시패널.
  5. 제1 항에 있어서,
    상기 액정표시패널은 공통전극을 포함하고, 상기 제2 주 박막 트랜지스터의 출력단은 상기 공통전극에 연결되고, 상기 제2 보조 박막 트랜지스터의 출력단 또한 상기 공통전극에 연결되는 액정표시패널.
  6. 제1 항에 있어서,
    상기 액정표시패널이 위에서 아래로 스캔하면, 상기 메인 픽셀의 표시 휘도가 상기 서브 픽셀의 표시 휘도보다 작고, 상기 액정표시패널이 아래에서 위로 스캔하면, 상기 메인 픽셀의 표시 휘도가 상기 서브 픽셀의 표시 휘도보다 크거나 동일한 액정표시패널.
  7. 데이터 신호를 입력하기 위한 다수의 데이터 라인;
    스캔신호를 입력하기 위한 다수의 스캔라인 - 상기 스캔라인 각각은 제1 브랜치 및 제2 브랜치를 포함하고, 상기 제1 브랜치는 픽셀의 상부 에지 상에 위치하고, 상기 제2 브랜치는 상기 픽셀의 하부 에지 상에 위치함;
    상기 데이터 라인 및 상기 스캔라인에 의해 둘러싸여 형성되고, 인접하여 배치되는 메인 픽셀 및 서브 픽셀을 구비하는 다수의 픽셀을 포함하고,
    상기 메인 픽셀은 제1 주 박막 트랜지스터, 제2 주 박막 트랜지스터 및 제1 캐패시터가 대응하여 배치되고, 상기 서브 픽셀은 적어도 하나의 보조 박막 트랜지스터 및 제2 캐패시터가 대응하여 배치되며,
    제n 행의 픽셀 상의 제1 주 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되고,
    상기 제n 행의 픽셀 상의 상기 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 상기 제1 브랜치에 연결되고,
    상기 제n+1 행의 픽셀 상의 상기 보조 박막 트랜지스터의 제어단은 상기 제n+1 행의 픽셀에 대응하는 스캔라인의 하나의 브랜치에 연결되며,
    상기 제1 주 박막 트랜지스터의 입력단은 상기 데이터 라인에 연결되고, 제1 주 박막 트랜지스터의 출력단은 상기 제1 캐패시터에 연결되고, 상기 제1 주 박막 트랜지스터의 출력단은 상기 제2 주 박막 트랜지스터의 입력단에 더 연결되며,
    상기 보조 박막 트랜지스터의 입력단은 상기 데이터 라인에 연결되고, 상기 보조 박막 트랜지스터의 출력단은 상기 제2 캐패시터에 연결되며, 여기서 n은 2 이상의 정수인 액정표시패널.
  8. 제7 항에 있어서,
    상기 서브 픽셀은 제1 보조 박막 트랜지스터 및 제2 보조 박막 트랜지스터가 대응하여 배치되고,
    상기 제1 보조 박막 트랜지스터의 입력단은 상기 데이터 라인에 연결되고, 상기 제1 보조 박막 트랜지스터의 출력단은 제2 캐패시터에 연결되며, 제n+1 행의 픽셀 상의 상기 제2 보조 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되는 액정표시패널.
  9. 제8 항에 있어서,
    상기 제n 행의 픽셀 상의 상기 제1 주 박막 트랜지스터의 상기 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 상기 제1 브랜치에 연결되고, 제n 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되며,
    상기 제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 상기 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n 행 상에서 상기 픽셀에 인접하는 상기 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되며,
    제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n+1 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되는 액정표시패널.
  10. 제8 항에 있어서,
    상기 제n 행의 픽셀 상의 상기 제1 주 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되고, 제n 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 보조 박막 트랜지스터의 제어단은 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되며,
    제n 행의 픽셀 상의 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 상기 제n 행 상에서 상기 픽셀에 인접하는 픽셀의 제2 보조 박막 트랜지스터의 제어단은 제n-1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되며,
    제n+1 행의 픽셀 상의 제1 보조 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 제n+1 행 상에서 상기 픽셀에 인접하는 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되는 액정표시패널.
  11. 제8 항에 있어서,
    상기 메인 픽셀은 제 3 캐패시터가 더 배치되고, 상기 서브 픽셀은 제 4 캐패시터가 더 배치되며,
    상기 제2 주 박막 트랜지스터의 출력단은 상기 제 3 캐패시터에 연결되고,
    상기 제2 보조 박막 트랜지스터의 출력단은 상기 제 4 캐패시터에 연결되는 액정표시패널.
  12. 제8 항에 있어서,
    상기 액정표시패널은 공통전극을 포함하고, 상기 제2 주 박막 트랜지스터의 출력단은 상기 공통전극에 연결되고, 상기 제2 보조 박막 트랜지스터의 출력단 또한 상기 공통전극에 연결되는 액정표시패널.
  13. 제7 항에 있어서,
    상기 서브 픽셀은 하나의 보조 박막 트랜지스터가 대응하여 배치되고,
    상기 제n 행의 픽셀 상의 상기 제1 주 박막 트랜지스터의 제어단은 상기제n 행의 픽셀에 대응하는 스캔라인의 상기 제2 브랜치에 연결되고, 상기 제n 행 상에서 상기 픽셀에 인접하는 픽셀의 보조 박막 트랜지스터의 제어단은 상기 제n 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되며,
    상기 제n 행의 픽셀 상의 상기 제2 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고,
    상기 제n+1 행의 픽셀 상의 상기 보조 박막 트랜지스터의 제어단은 상기 제n+1 행의 픽셀에 대응하는 스캔라인의 제1 브랜치에 연결되고, 상기 제n+1 행 상에서 상기 픽셀에 인접한 픽셀의 제1 주 박막 트랜지스터의 제어단은 제n+1 행의 픽셀에 대응하는 스캔라인의 제2 브랜치에 연결되는 액정표시패널.
  14. 제13 항에 있어서,
    상기 액정표시패널은 공통전극을 포함하고, 상기 메인 픽셀은 제 3 캐패시터가 더 배치되며,
    상기 제2 주 박막 트랜지스터의 출력단은 상기 제 3 캐패시터 또는 상기 공통전극에 연결되는 액정표시패널.
  15. 제7 항에 있어서,
    상기 제1 브랜치 및 상기 제2 브랜치 각각은 2 개의 인접한 픽셀의 접합 위치에 대응되는 액정표시패널.
  16. 제7 항에 있어서,
    상기 액정표시패널이 위에서 아래로 스캔하면, 상기 메인 픽셀의 표시 휘도가 상기 서브 픽셀의 표시 휘도보다 작고,
    상기 액정표시패널이 아래에서 위로 스캔하면, 상기 메인 픽셀의 표시 휘도가 상기 서브 픽셀의 표시 휘도보다 크거나 동일한 액정표시패널.
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