JP6531219B2 - 液晶表示パネル - Google Patents

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Description

本発明は、液晶ディスプレイの技術分野に関し、特に液晶表示パネルに関する。
従来のＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）液晶表示パネルは、大きな視野角から見た時に色ずれという問題がある。図１に示すように、従来技術では、画素がメイン画素領域１０１とサブ画素領域１０２とを含む２つの領域に分割されることで、広い視野角での色ずれ問題を改善できる。パネルに同じ階調信号が入力される時、メイン画素領域（Ｍａｉｎ）１０１の輝度は高く、サブ画素領域（Ｓｕｂ）１０２の輝度が低いことによって、パネルの広い視野角での色ずれ問題を解決できる。前記の従来技術では、メイン画素領域が画素開口領域の約４０％を占め、Ｓｕｂ領域が、画素開口領域の約６０％を占める。Ｓｕｂ領域の面積が比較的に大きいため、画素全体の透過率が大幅に低減されるとともに、バックライトの消費電力も増大される。
したがって、従来技術の問題点を解決できる液晶表示パネルを提供する必要がある。
本発明の目的とは、従来の液晶表示パネルにおける低開口率化といる技術的な課題を解決できる、液晶表示パネルを提供することである。
上記した技術的な課題を解決するために、本発明の液晶表示パネルは、複数のデータ線と、複数の走査線と、複数の画素とを備え、
前記複数のデータ線は、データ信号を入力するために用いられ、
前記複数の画素は、前記データ線と前記走査線とで囲まれて形成され、前記画素は、メイン画素とサブ画素とを備え、前記メイン画素と前記サブ画素とが、互いに隣接して配置され、
前記メイン画素に対応して、第１メイン薄膜トランジスターと、第２メイン薄膜トランジスターと、第１キャパシタとが設けられ、
ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応される前記走査線の内の一つのブランチに接続され、
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、ｎ＋１行目の画素に対応される前記走査線の第１ブランチに接続され、
ｎ＋１行目に位置する画素の前記補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の内の一つのブランチに接続され、
前記第１メイン薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１メイン薄膜トランジスターの出力端子が、前記第１キャパシタに接続され、前記第１メイン薄膜トランジスターの出力端子が、さらに、前記第２メイン薄膜トランジスターの入力端子に接続され、
前記補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記補助薄膜トランジスターの出力端子が、前記第２キャパシタに接続され、ｎは２以上の正整数であり、
前記サブ画素に対応して、第１補助薄膜トランジスターと第２補助薄膜トランジスターとが設けられ、
前記第１補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１補助薄膜トランジスターの出力端子が、前記第２キャパシタに接続され、前記第１補助薄膜トランジスターの出力端子が、さらに、前記第２補助薄膜トランジスターの入力端子とされに接続され、ｎ＋１行目の画素に位置する前記第２補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の第２ブランチに接続される。
本発明の液晶表示パネルにおいて、前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの前記制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、前記ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続される。
本発明の液晶表示パネルにおいて、前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、前記ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの前記制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
前記ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続される。
前記第２メイン薄膜トランジスターの出力端子が、前記第３キャパシタに接続され、
前記第２補助薄膜トランジスターの出力端子が、前記第４キャパシタに接続される。
本発明の液晶表示パネルにおいて、前記液晶表示パネルは、共通電極を備え、前記第２メイン薄膜トランジスターの出力端子が、前記共通電極に接続され、前記第２補助薄膜トランジスターの出力端子も、前記共通電極に接続される。
本発明の液晶表示パネルにおいて、前記液晶表示パネルが上から下に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度より小さいであり、
前記液晶表示パネルが下から上に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度と同じく又はより大きいである。
上記した技術的な課題を解決するために、本発明は、液晶表示パネルを提供し、前記液晶表示パネルは、複数のデータ線と、複数の走査線と、複数の画素とを備え、
前記複数のデータ線は、データ信号を入力するために用いられ、
前記複数の走査線は、走査信号を入力するために用いられ、前記走査線は、第１ブランチと第２ブランチとを備え、前記第１ブランチが、画素の上端縁部に位置され、前記第２ブランチが、前記画素の下端縁部に位置され、
前記複数の画素が、前記データ線と前記走査線とで囲まれて形成され、前記画素は、メイン画素とサブ画素とを備え、前記メイン画素と前記サブ画素とが隣接して配置され、
前記メイン画素に対応して、第１メイン薄膜トランジスターと第２メイン薄膜トランジスターと第１キャパシタとが設けられ、前記サブ画素に対応して、少なくとも１つの補助薄膜トランジスターと第２キャパシタとが設けられ、
ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の内の一つのブランチに接続され、
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、
ｎ＋１行目に位置する画素の前記補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の内の一つのブランチに接続され、
前記第１メイン薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１メイン薄膜トランジスターの出力端子が、前記第１キャパシタに接続され、前記第１メイン薄膜トランジスターの出力端子が、さらに、前記第２メイン薄膜トランジスターの入力端子に接続され、
前記補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記補助薄膜トランジスターの出力端子が、前記第２キャパシタに接続され、ｎは２以上の正整数である。
本発明の液晶表示パネルにおいて、前記サブ画素に対応して、第１補助薄膜トランジスターと第２補助薄膜トランジスターとが設けられ、
前記第１補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１補助薄膜トランジスターの出力端子が、前記第２キャパシタに接続され、前記第１補助薄膜トランジスターの出力端子が、さらに、前記第２補助薄膜トランジスターの入力端子に接続され、ｎ＋１行目の画素に位置する前記第２補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の第２ブランチに接続される。
本発明の液晶表示パネルにおいて、前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、前記ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続される。
本発明の液晶表示パネルにおいて、前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、前記ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
前記ｎ＋１行目の画素に位置する、前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続される。
本発明の液晶表示パネルにおいて、前記液晶表示パネルは、共通電極を備え、前記メイン画素は、第３キャパシタをさらに設け、前記サブ画素は、第４キャパシタをさらに設け、
前記第２メイン薄膜トランジスターの出力端子が、前記第３キャパシタに接続され、
前記第２補助薄膜トランジスターの出力端子が、前記第４キャパシタに接続される。
本発明の液晶表示パネルにおいて、前記液晶表示パネルは、共通電極を備え、前記第２メイン薄膜トランジスターの出力端子が、前記共通電極に接続され、前記第２補助薄膜トランジスターの出力端子も、前記共通電極に接続される。
本発明の液晶表示パネルにおいて、前記サブ画素に対応して、１つの前記補助薄膜トランジスターが設けられ、
前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、
前記ｎ＋１行目の画素に位置する前記補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続される。
本発明の液晶表示パネルにおいて、前記液晶表示パネルは、共通電極を備え、前記メイン画素は、第３キャパシタを更に設け、
前記第２メイン薄膜トランジスターの出力端子が、前記第３キャパシタ又は共通電極に接続される。
本発明の液晶表示パネルにおいて、前記第１ブランチと前記第２ブランチとが、隣接する２つの前記画素の境界の位置に対応する。
本発明の液晶表示パネルにおいて、前記液晶表示パネルが、上から下に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度より小さいであり、
前記液晶表示パネルが、下から上に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度同じく又はより大きいである。
本発明における液晶表示パネルは、従来のパネルにおける駆動回路を再配置させることによって、パネルの開口率及び表示効果を向上させることができる。
従来の液晶表示パネルにおける画素のアレンジメントを示す図である。 従来の液晶表示パネル第１の構造を示す図である。 図２の第１の表示効果を示す図である。 図２の第２の表示効果を示す図である。 従来の液晶表示パネル第２の構造を示す図である。 本発明における第１実施例の第１の液晶表示パネルの構造を示す図である。 本発明における第１実施例の第２の液晶表示パネルの構造を示す図である。 本発明における第２実施例の第１の液晶表示パネルの構造を示す図である。 本発明における第２実施例の第２の液晶表示パネルの構造を示す図である。 本発明における第３実施例の第１の液晶表示パネルの構造を示す図である。 本発明における第３実施例の第２の液晶表示パネルの構造を示す図である。 本発明における第３実施例の一つの表示効果を示す図である。
以下、添付の図面を参照しながら、本発明を実施するための特定の実施形態を説明する。本願明細書で言及されている方向を示す用語、例えば、「上」、「下」、「前」、「後」、「左」、「右」、「内側」、「外側」、「側面」などは、添付の図に方向を示す用語である。したがって、本願発明を理解するために用いられ、本願発明はこれに限定されるものではない。図面においては、構造的に類似な構成は、同じ参照番号で示されている。
図２を参照されたい。図２は、従来の液晶表示パネル第１の構造を示す図である。
図２に示すように、従来の液晶表示パネルは、複数のデータ線Ｄ（ｎ）〜Ｄ（ｎ＋５）と、複数の走査線Ｇ（ｎ）〜Ｇ（ｎ＋３）と、各画素には２つの薄膜トランジスターが設けられ、前記２つの薄膜トランジスターは、第１薄膜トランジスターと第２薄膜トランジスターと有し、第１薄膜トランジスターの出力端子の一端が画素電極に接続され、他端が第１キャパシタＣ１に接続され、第１キャパシタＣ１の他端が共通電極に接続される。
そのうち一つの画素の第２薄膜トランジスターの入力端子が、同一列に位置する当該画素が隣接している画素の第１薄膜トランジスターの出力端子に接続され、第２薄膜トランジスターの出力端子が、第２キャパシタＣ２に接続され、第２キャパシタＣ２の他端が、共通電極に接続される。
１行目１列目における画素２１を例として、前記画素２１は、第１薄膜トランジスター２３と第２薄膜トランジスター２４とを備える。
２行目１列目における画素２２を例として、前記画素２２は、第１薄膜トランジスター２５と第２薄膜トランジスター２６とを備える。破線の枠はクロスラインを示し、即ち、画素２１の第１薄膜トランジスター２３の出力端子が、第２薄膜トランジスター２４の入力端子に接続されずに、画素２２の第２薄膜トランジスター２６の入力端子に接続されている。同様に、画素２２の第１薄膜トランジスター２５の出力端子が、第２薄膜トランジスター２６の入力端子と接続されず、画素２１の第２薄膜トランジスター２４の入力端子に接続されている。
上から下に向かって走査する場合、まず、ｎ行目の走査線Ｇ（ｎ）をオンにし、画素２１の第１薄膜トランジスター２３をオフにさせ、画素２１を充電し、この時、第２薄膜トランジスター２４もオフにされている。ｎ＋１行目走査線Ｇ（ｎ＋１）をオンにすると、画素２２の第１薄膜トランジスター２５をオフにさせ、画素２２を充電する。この時に、第２薄膜トランジスター２６もオフにされている。画素２２の第２薄膜トランジスター２６の入力端子が画素２１の第１薄膜トランジスター２３の出力端子に接続されることによって、画素２１の画素電極の電圧をシェアされて前記画素２２の第２キャパシタＣ２に印加させ、画素２１の輝度を低減する。同時に、この時のｎ行目の走査線をオフにしたため、画素２１の第２薄膜トランジスター２４が切断され、前記画素２２の画素電極が充電された後、前記画素２１の第２キャパシタＣ２によって低下するため、画素２２が比較的に高輝度を維持することができる。前記した表示パネルの表示効果図は、図３に示されている。図３での矢印の方向は走査方向を示している。図３において、２０１は赤色画素であり、２０２は緑色画素であり、２０３は緑色画素であり、Ｈ、Ｌは輝度レベルである。
下から上に向かって走査する場合、まず、ｎ＋１行目の走査線Ｇ（ｎ＋１）をオンにし、画素２２の第１薄膜トランジスター２５をオフにさせ、画素２２を充電し、ことの時、第２薄膜トランジスター２６もオフにされている。ｎ行目の走査線Ｇ（ｎ）をオンにすると、画素２１の第１薄膜トランジスター２３をオフにさせ、画素２１を充電する。この時、第２薄膜トランジスター２４もオフにされている。画素２１の第２薄膜トランジスター２４の入力端子が画素２２の第１薄膜トランジスター２５の出力端子に接続されることによって、画素２２的画素電極の電圧を分圧して前記画素２１の第２キャパシタＣ２に印加させ、画素２２の輝度を低減する。同時に、このとき、ｎ＋１行目の走査線をオフにしたため、画素２２の第２薄膜トランジスター２６が切断され、前記画素２１の画素電極が充電された後、前記画素２２の第２キャパシタＣ２によって引き下げられないため、画素２１が比較的に高輝度を維持することができる。前記表示パネルの表示効果図は、図４に示されている。図４での矢印の方向は走査方向を示している。図４において、２０１は赤色画素であり、２０２は緑色画素であり、２０３は緑色画素であり、Ｈ、Ｌは輝度レベルである。
図５を参照されたい。図５は、従来の液晶表示パネル第２の構造を示す図である。
図５に示されている表示パネルと図２との異なる点は、各画素の第２薄膜トランジスターの出力端子が第２キャパシタに接続されないものの、共通電極に直接に接続され、抵抗によって電圧を分圧し、画素電極の電圧を引き下げることである。
上述した２つの表示パネルは、図２或いは５の破線の枠で示されるように、各画素の第２薄膜トランジスターの入力端子が、クロスラインを介して同一の列に位置する当該画素が隣接している画素の第１薄膜トランジスターの出力端子に接続されている。クロスラインを介した接続には開口を形成するため、より多くのスペースの必要があり、画素の開口率に影響を与える。また、画素内部では暗線が生じる可能性がある。
図６及び７を参照されたい。図６及び７は、本発明における第１実施例の液晶表示パネルの構造を示す図である。
図６に示すように、本発明の第１の液晶表示パネルは、複数のデータ線Ｄ（ｎ）〜Ｄ（ｎ＋５）と、複数の走査線Ｇ（ｎ）〜Ｇ（ｎ＋３）とを備え、前記データ線は、データ信号の入力するために用いられ、ｎは２以上の正整数である。
前記走査線は、走査信号を入力するために用いられ、前記走査線は、第１ブランチと第２ブランチとを備える。前記第１ブランチが、画素の上端縁部に位置され、前記第２ブランチが、前記画素の下端縁部に位置される。
複数の画素は、前記データ線と前記走査線とで形成され、前記画素は、メイン画素３１とサブ画素３２とを備え、前記メイン画素３１と前記サブ画素３２とが隣接して配置される。
前記メイン画素３１には、第１メイン薄膜トランジスターＴ１と、第２メイン薄膜トランジスターＴ２と、第１キャパシタＣ１とが対応して設けられ、前記サブ画素３２には、第１補助薄膜トランジスターＴ３と、第２補助薄膜トランジスターＴ４と、第２キャパシタＣ２とが対応して設けられる。
ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の前記第２ブランチに接続される
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の第１ブランチに接続され、ｎ行目に位置する当該画素が隣接する画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続される。
ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の第２ブランチに接続され；ｎ＋１行目に位置する当該画素が隣接する画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の前記第１ブランチに接続される。
前記第１メイン薄膜トランジスターＴ１の入力端子が、前記データ線に接続され、前記第１メイン薄膜トランジスターＴ１の出力端子が、前記第１キャパシタＣに接続され、前記第１メイン薄膜トランジスターＴ１の出力端子が、さらに前記第２メイン薄膜トランジスターＴ２の入力端子に接続される。
前記第１補助薄膜トランジスターＴ３の入力端子が、前記データ線に接続され、前記第１補助薄膜トランジスターＴ３の出力端子が、前記第２キャパシタＣ２に接続され、前記第１補助薄膜トランジスターＴ３の出力端子が、されに前記第２補助薄膜トランジスターＴ４の入力端に接続され、ｎ＋１行目の画素に位置する前記第２補助薄膜トランジスターＴ４の制御端子が、前記ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の第２ブランチに接続される。
前記液晶表示パネルは、共通電極を備え、前記第２メイン薄膜トランジスターＴ２の出力端子が、前記共通電極に接続され、前記第２補助薄膜トランジスターＴ４の出力端子も、前記共通電極に接続される。
上から下に向かって走査する場合、まず、ｎ行目の走査線Ｇ（ｎ）をオンにし、メイン画素３１の第１メイン薄膜トランジスターＴ１をオフにさせ、前記メイン画素３１を充電し、この時、第２補助薄膜トランジスターＴ４もオフにされている。ｎ＋１行目走査線Ｇ（ｎ＋１）をオンにすると、前記サブ画素３２の第１補助薄膜トランジスターＴ３をオフにさせ、前記サブ画素３２を充電する。この時、第２メイン薄膜トランジスターＴ２もオフにされている。前記メイン画素３１の第２メイン薄膜トランジスターＴ２の入力端子が前記メイン画素３１の第１メイン薄膜トランジスターＴ１の出力端子に接続されるため、メイン画素３１の画素電極の電圧が、前記第２メイン薄膜トランジスターＴ２を介して共通電極に分圧して印加され、前記メイン画素３１の輝度を低減する。同時に、この時のｎ行目の走査線をオフにしたため、前記サブ画素３２の第２補助薄膜トランジスターＴ４が切断され、前記サブ画素３２の画素電極を充電した後、前記第２補助薄膜トランジスターＴ４によって低減されない。したがって、サブ画素３２が比較的に高輝度を維持し、即ち、前記メイン画素３１の輝度は前記サブ画素３２の輝度より低いである。前記表示パネルの表示効果図は、図３に示されている。図３での矢印方向は走査方向を示している。
下から上に向かって走査する場合、まず、ｎ＋１行目の走査線Ｇ（ｎ＋１）をオンにし、サブ画素３２の第１補助薄膜トランジスターＴ３をオフにさせ、前記サブ画素３２を充電する。この時、第２メイン薄膜トランジスターＴ２もオフにされている。ｎ行目走査線Ｇ（ｎ）をオンにする場合、前記メイン画素３１の第１メイン薄膜トランジスターＴ１をオフにさせ、前記メイン画素３１を充電する。この時、第２補助薄膜トランジスターＴ４もオフにされている。前記サブ画素３２の第２補助薄膜トランジスターＴ４の入力端子が前記サブ画素３２の第１補助薄膜トランジスターＴ３の出力端子に接続されているため、サブ画素３２の画素電極の電圧が、前記第２補助薄膜トランジスターＴ４を介して共通電極に分圧して印加させ、前記サブ画素３２の輝度を低減する。同時に、この時のｎ＋１行目の走査線をオフにしたため、前記メイン画素３１の第２メイン薄膜トランジスターＴ２が切断され、前記メイン画素３１の画素電極を充電した後、前記第２メイン薄膜トランジスターＴ２によって低減されない。したがって、メイン画素３１が比較的に高輝度を維持する。即ち、前記メイン画素の輝度は、前記サブ画素の輝度より高いである。前記表示パネルの表示効果図は、図４に示されている。図４での矢印方向は走査方向を示している。
図７は、本発明における第１実施例の液晶表示パネル第２の構造を示している。図７と図６との相違点は、前記メイン画素は第３キャパシタＣ３をさらに備え、前記サブ画素は第４キャパシタＣ４を備える点である。
上から下に向かって走査する場合、前記メイン画素３１の画素電極の電圧が、前記第３キャパシタＣ３に分圧して印加され、メイン画素３１の輝度を低減する。
下から上に向かって走査する場合、前記サブ画素３２の画素電極の電圧が、前記第４キャパシタＣ４に分圧して印加され、サブ画素３２の輝度を低減する。
本発明では、各走査線を２つに分岐しているので、電荷を共用する薄膜トランジスターの制御端子は、上の行或いは下の行の走査線の分岐において当該制御端子に最も近いブランチに接続され、走査線が画素開口領域内にクロスオーバすることを回避でき、パネル開口率を高め、暗線や不明瞭さを回避でき、表示効果を向上させることができる。
図８〜９を参照されたい、図８及び９は、本発明における第２実施例の液晶表示パネルの構造を示す図である。
図８に示すように、本発明の液晶表示パネルは、複数のデータ線Ｄ（ｎ）〜Ｄ（ｎ＋５）と、複数の走査線Ｇ（ｎ）〜Ｇ（ｎ＋３）とを備え、前記データ線は、データ信号を入力するために用いられる。
前記走査線は、走査信号を入力するために用いられ、前記走査線は、第１ブランチと第２ブランチとを備え、前記第１ブランチが、画素の上端縁部に位置され、前記第２ブランチが、前記画素の下端縁部に位置される。
複数の画素は、前記データ線と前記走査線とで囲まれて形成され、前記画素は、メイン画素４１とサブ画素４２とを備え、前記メイン画素４１と前記サブ画素４２とが隣接して配置される。
前記メイン画素４１には、第１メイン薄膜トランジスターＴ１と第２メイン薄膜トランジスターＴ２と、第１キャパシタＣ１とが対応して設けられる。前記サブ画素４２には、第１補助薄膜トランジスターＴ３と、第２補助薄膜トランジスターＴ４と、第２キャパシタＣ２とが対応して設けられる。
ｎ行目の画素に位置する前記第１メイン薄膜トランジスターＴ１の制御端子が、前記ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の前記第２ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターＴ１の制御端子が、前記ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の前記第１ブランチに接続される。
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続される。
ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続される。
前記第１メイン薄膜トランジスターＴ１の入力端子が、前記データ線に接続され、前記第１メイン薄膜トランジスターＴ１の出力端子が、前記第１キャパシタＣ１に接続され、前記第１メイン薄膜トランジスターＴ１の出力端子が、さらに前記第２メイン薄膜トランジスターＴ２の入力端子に接続される。
前記第１補助薄膜トランジスターＴ３の入力端子が、前記データ線に接続され、前記第１補助薄膜トランジスターＴ３の出力端子が、前記第２キャパシタＣ２の一端に接続され、前記第２キャパシタＣ２の他端が、共通電極に接続される。前記第１補助薄膜トランジスターＴ１の出力端子が、さらに前記第２補助薄膜トランジスターＴ２の入力端子に接続され、ｎ＋１行目の画素に位置する前記第２補助薄膜トランジスターＴ２の制御端子が、ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の第２ブランチに接続される。
前記液晶表示パネルは、共通電極を備え、前記第２メイン薄膜トランジスターＴ２の出力端子が、前記共通電極に接続され、前記第２補助薄膜トランジスターＴ４の出力端子が、前記共通電極に接続される。
上から下に向かって走査する場合、まず、ｎ行目の走査線Ｇ（ｎ）をオンにし、メイン画素４１の第１メイン薄膜トランジスターＴ１をオフにさせ、前記メイン画素４１を充電し、この時、第２補助薄膜トランジスターＴ４もオフにされている。ｎ＋１行目走査線Ｇ（ｎ＋１）をオフにする時、前記サブ画素４２の第１補助薄膜トランジスターＴ３がオフにされ、前記サブ画素４２を充電する。この時、第２メイン薄膜トランジスターＴ２もオフにされている。前記メイン画素４１の第２メイン薄膜トランジスターＴ２の入力端子が前記メイン画素４１の第１メイン薄膜トランジスターＴ１の出力端子に接続されるため、メイン画素４１の画素電極の電圧が、前記第２メイン薄膜トランジスターＴ２を介して共通電極に分圧して印加され、前記メイン画素４１の輝度を低減する。同時に、この時のｎ行目の走査線をオフにしたため、前記サブ画素４２の第２補助薄膜トランジスターＴ４が切断され、前記サブ画素４２の画素電極を充電した後、前記第２補助薄膜トランジスターＴ４によって引き下げられない。したがってサブ画素４２が、比較的に高輝度を維持し、即ち、前記メイン画素４１の輝度は、前記サブ画素４２の輝度より小さいである。前記表示パネルの表示効果図は、図３に示されている。図３での矢印方向は走査方向を示している。
下から上に向かって走査する場合、まず、ｎ＋１行目の走査線Ｇ（ｎ＋１）をオンにし、サブ画素４２の第１補助薄膜トランジスターＴ３をオフにさせ、前記サブ画素４２を充電する、この時、第２メイン薄膜トランジスターＴ２もオフにされている。ｎ行目走査線Ｇ（ｎ）をオンにする場合、前記メイン画素４１の第１メイン薄膜トランジスターＴ１をオフにさせ、前記メイン画素４１を充電する。この時、第２補助薄膜トランジスターＴ４もオフにされている。前記サブ画素４２の第２補助薄膜トランジスターＴ４の入力端子が前記サブ画素４２の第１補助薄膜トランジスターＴ３の出力端子に接続されたため、サブ画素４２の画素電極の電圧が、前記第２補助薄膜トランジスターＴ４を介して共通電極に分圧して印加され、前記サブ画素４２の輝度を低減する。同時に、このときのｎ＋１行目の走査線をオフにしたため、前記メイン画素４１の第２メイン薄膜トランジスターＴ２が切断され、前記メイン画素４１の画素電極を充電した後、前記第２メイン薄膜トランジスターＴ２によって引き下げられない。したがって前記メイン画素４１比較的に高輝度を維持する。即ち、前記メイン画素の輝度は、前記サブ画素の輝度より高いである。前記表示パネルの表示効果図は、図４に示されている。図４での矢印方向は走査方向を示している。
図９は、本発明における第１実施例の液晶表示パネル第２の構造を示す図である。図９と図８との相違点は、前記メイン画素４１は、第３キャパシタＣ３をさらに備え、前記サブ画素４２は、第４キャパシタＣ４をさらに備える点である。
上から下に向かって走査する場合、前記メイン画素４１の画素電極の電圧が、前記第３キャパシタＣ３に分圧して印加され、メイン画素４１の輝度を低減する。
下から上に向かって走査する場合、前記サブ画素４２の画素電極の電圧が、前記第４キャパシタＣ４に分圧して印加され、サブ画素４２の輝度を低減する。
第２実施例におけるメイン画素の２つのＴＦＴとサブ画素の２つのＴＦＴとが、画素の同じ側にあるため、第１実施例よりも開口率が高くなる。
好ましくは、この配線構造によって、前記第１ブランチと前記第２ブランチとが、隣接する画素の境界に対応して位置される。隣接する２つの画素の境界にブラックマトリクスが設けられるため、前記境界は、ブラックマトリクスで覆られるようになる。したがって、走査線の個数を増えても、画素の開口率には影響がなく、表示効果をより一層良くなる。
図１０及び１１を参照されたい。図１０及び１１は、本発明における第３実施例の液晶表示パネルの構造を示す図である。
図１０に示すように、本発明の液晶表示パネルは、複数のデータ線Ｄ（ｎ）〜Ｄ（ｎ＋５）と、複数の走査線Ｇ（ｎ）〜Ｇ（ｎ＋３）とを備え、前記データ線は、データ信号を入力するために用いられる。
前記走査線は、走査信号を入力するために用いられる。前記走査線は、第１ブランチと第２ブランチとを備え、前記第１ブランチが、画素の上端縁部に位置され、前記第２ブランチが、前記画素の下端縁部に位置される。
複数の画素が、前記データ線と前記走査線とで囲まれて形成され、前記画素は、メイン画素５１とサブ画素５２とを備え、前記メイン画素５１と前記サブ画素５２とが隣接して配置される。
前記メイン画素５１には、第１メイン薄膜トランジスターＴ１と、第２メイン薄膜トランジスターＴ２と、第１キャパシタＣ１とが対応して設けられる。前記サブ画素５２には、補助薄膜トランジスターＴ３と第２キャパシタＣ２とが対応して設けられる。
ｎ行目の画素に位置する前記第１メイン薄膜トランジスターＴ１の制御端子が、前記ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の前記第２ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記補助薄膜トランジスターＴ３の制御端子が、前記ｎ行目の画素に対応する前記走査線Ｇ（ｎ）の前記第１ブランチに接続される。
前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の第１ブランチに接続される。
ｎ＋１行目に位置する画素の前記補助薄膜トランジスターの制御端子が、ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、ｎ＋１行目の画素に対応する前記走査線Ｇ（ｎ＋１）の前記第２ブランチに接続される。
前記第１メイン薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１メイン薄膜トランジスターの出力端子が、前記第１キャパシタＣ１に接続される。前記第１メイン薄膜トランジスターの出力端子が、さらに、前記第２メイン薄膜トランジスターの入力端子に接続される。
前記補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記補助薄膜トランジスターの出力端子が、前記第２キャパシタＣ２の一端に接続され、前記第２キャパシタＣ２の他端が、共通電極に接続される。前記液晶表示パネルは、共通電極を備え、前記第２メイン薄膜トランジスターＴ２の出力端子が、前記共通電極に接続される。
上から下に向かって走査する場合、まず、ｎ行目の走査線Ｇ（ｎ）をオンにし、メイン画素５１の第１メイン薄膜トランジスターＴ１をオフにさせ、前記メイン画素５１を充電する。ｎ＋１行目の走査線Ｇ（ｎ＋１）をオンにする時、前記サブ画素５２の補助薄膜トランジスターＴ３をオフにさせ、前記サブ画素５２を充電する。この時、第２メイン薄膜トランジスターＴ２もオフにされている。前記メイン画素５１の第２メイン薄膜トランジスターＴ２の入力端子が前記メイン画素５１の第１メイン薄膜トランジスターＴ１の出力端子に接続されるため、メイン画素５１の画素電極の電圧が、前記第２メイン薄膜トランジスターＴ２を介して共通電極に分圧して印加され、前記メイン画素５１の輝度を低減する。同時に、前記補助薄膜トランジスターの出力端子が、電圧を共用するサブ薄膜トランジスターに接続されていないため、前記サブ画素５２の画素電極を充電した後、引き下げられない。したがって、サブ画素５２が、比較的に高輝度を維持する、即ち、前記メイン画素５１の輝度は、前記サブ画素５２の輝度より小さいである。前記表示パネルの表示効果図は、図３に示されている。図３での矢印方向は走査方向を示している。
下から上に向かって走査する場合、まず、ｎ＋１行目の走査線Ｇ（ｎ＋１）をオンにし、サブ画素５２の補助薄膜トランジスターＴ３をオフにさせ、前記サブ画素５２を充電する。この時、第２メイン薄膜トランジスターＴ２もオフにされている。ｎ行目走査線Ｇ（ｎ）をオフにする場合、前記メイン画素５１の第１メイン薄膜トランジスターＴ１をオフにさせ、前記メイン画素５１を充電する。同時に、この時のｎ＋１行目の走査線をオフにしたため、前記メイン画素５１の第２メイン薄膜トランジスターＴ２が切断され、前記メイン画素５１的画素電極を充電した後、前記第２メイン薄膜トランジスターＴ２が引き下げられない。したがって、前記メイン画素５１が、比較的に高輝度を維持する。即ち、前記メイン画素の輝度は、前記サブ画素の輝度と同じである。前記表示パネルの表示効果図は、図１２に示されている。図１２での矢印方向は走査方向を示している。
図１１は、本発明における第１実施例の液晶表示パネル第２の構造を示す図である。図１１と図１０との相違点は、前記メイン画素４１は第３キャパシタＣ３をさらに備える点である。
上から下に向かって走査する場合、前記メイン画素５１の画素電極の電圧が、前記第３キャパシタＣ３に印加され、メイン画素５１の輝度を低減する。
第２実施例におけるメイン画素の２つのＴＦＴとサブ画素の２つのＴＦＴとが、画素の同じ側にあるため、第１実施例よりも開口率が高くなる。
好ましくは、前記第１ブランチと前記第２ブランチとが、隣接する２つの画素の境界に対応して位置される。隣接する２つの画素の境界にブラックマトリクスが設けられるため、境界は、ブラックマトリクスで覆られるようになる。したがって、走査線の個数を増えても、画素の開口率には影響がない。当該技術的な手段は、他の実施例にも適用できる。
本発明では、各走査線を２つに分岐し、電荷を共用する薄膜トランジスターの制御端子が、上の行或いは下の行の走査線の分岐において当該制御端子に最も近いブランチに接続されるため、走査線が画素の開口領域内部にクロスオーバすることを回避でき、パネルの開口率を増大させ、暗線及び不明瞭さを回避でき、表示効果を向上させることができる。
本発明の液晶表示パネルは、従来のパネルにある駆動回路を最配置することにより、パネルの開口率及び表示効果を向上させることができる。
以上により、本発明の好ましい実施例を説明したが、上述した好ましい実施例は、本発明を限定するものではない。当業者は、本発明の精神および範囲から逸脱することなく、様々な変更および変形を採用することができる。本発明の保護の範囲は、特許請求の範囲によって規定される。

Claims (16)

  1. 複数のデータ線と、複数の走査線と、複数の画素とを備える、液晶表示パネルであって、
    前記複数のデータ線は、データ信号を入力するために用いられ、
    前記複数の走査線は、走査信号を入力するために用いられ、
    前記走査線は、第１ブランチと第２ブランチとを備え、
    前記第１ブランチが、画素の上端縁部に位置され、前記第２ブランチが、前記画素の下端縁部に位置され、且つ、前記第１ブランチと前記第２ブランチとが、それぞれ隣接する２つの前記画素の境界に対応して位置され、
    前記複数の画素は、前記データ線と前記走査線とで囲まれて形成され、前記画素は、メイン画素とサブ画素とを備え、前記メイン画素と前記サブ画素とが、互いに隣接して配置され、
    前記メイン画素には、第１メイン薄膜トランジスターと、第２メイン薄膜トランジスターと、第１キャパシタと、補助薄膜トランジスターとが対応して設けられ、前記補助薄膜トランジスターは２つあり、それぞれ、第１補助薄膜トランジスターと、第２補助薄膜トランジスターとし、
    ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応される前記走査線の内の一つのブランチに接続され、
    前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、ｎ＋１行目の画素に対応される前記走査線の第１ブランチに接続され、
    ｎ＋１行目に位置する画素の前記補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の内の一つのブランチに接続され、
    前記第１メイン薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１メイン薄膜トランジスターの出力端子が、前記第１キャパシタに接続され、前記第１メイン薄膜トランジスターの出力端子が、さらに、前記第２メイン薄膜トランジスターの入力端子に接続され、ｎは２以上の正整数であり、
    前記サブ画素には、第１補助薄膜トランジスターと、第２補助薄膜トランジスターとが対応して設けられ、
    前記第１補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１補助薄膜トランジスターの出力端子が、前記第２キャパシタに接続され、前記第１補助薄膜トランジスターの出力端子が、さらに、前記第２補助薄膜トランジスターの入力端子に接続され、ｎ＋１行目の画素に位置する前記第２補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の第２ブランチに接続される、ことを特徴とする液晶表示パネル。
  2. 前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ行目に位置する当該画素がデータ線を挟んで隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、
    前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、前記ｎ行目に位置する画素がデータ線を挟んで隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
    ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続され、ｎ＋１行目に位置する当該画素がデータ線を挟んで隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続される、ことを特徴とする請求項１に記載の液晶表示パネル。
  3. 前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、前記ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、
    前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
    前記ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続される、ことを特徴とする請求項１に記載の液晶表示パネル。
  4. 前記メイン画素には、第３キャパシタが更に設けられ、前記サブ画素には、第４キャパシタが更に設けられ、
    前記第２メイン薄膜トランジスターの出力端子が、前記第３キャパシタに接続され、
    前記第２補助薄膜トランジスターの出力端子が、前記第４キャパシタに接続される、ことを特徴とする請求項１に記載の液晶表示パネル。
  5. 前記液晶表示パネルは、共通電極を備え、
    前記第２メイン薄膜トランジスターの出力端子が、前記共通電極に接続され、前記第２補助薄膜トランジスターの出力端子も、前記共通電極に接続される、ことを特徴とする請求項１に記載の液晶表示パネル。
  6. 前記液晶表示パネルが上から下に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度より小さく、
    前記液晶表示パネルが下から上に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度と同じく又はより大きい、ことを特徴とする請求項１に記載の液晶表示パネル。
  7. 複数のデータ線と、複数の走査線と、複数の画素とを備える、液晶表示パネルであって、
    前記複数のデータ線は、データ信号を入力するために用いられ、
    前記複数の走査線は、走査信号を入力するために用いられ、前記走査線は、第１ブランチと第２ブランチとを備え、前記第１ブランチが、画素の上端縁部に位置され、前記第２ブランチが、前記画素の下端縁部に位置され、
    前記複数の画素が、前記データ線と前記走査線とで囲まれて形成され、前記画素は、メイン画素とサブ画素とを備え、前記メイン画素と前記サブ画素とが隣接して配置され、
    前記メイン画素には、第１メイン薄膜トランジスターと第２メイン薄膜トランジスターと第１キャパシタとに対応して設けられ、前記サブ画素には、少なくとも１つの補助薄膜トランジスターと第２キャパシタと対応して設けられ、
    ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の内の一つのブランチに接続され、
    前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、
    ｎ＋１行目に位置する画素の前記補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の内の一つのブランチに接続され、
    前記第１メイン薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１メイン薄膜トランジスターの出力端子が、前記第１キャパシタに接続され、前記第１メイン薄膜トランジスターの出力端子が、さらに、前記第２メイン薄膜トランジスターの入力端子に接続され、
    前記補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記補助薄膜トランジスターの出力端子が、前記第２キャパシタに接続され、ｎは２以上の正整数である、ことを特徴とする液晶表示パネル。
  8. 前記補助薄膜トランジスターは２つあり、それぞれ、第１補助薄膜トランジスターと、第２補助薄膜トランジスターとし、
    前記サブ画素には、第１補助薄膜トランジスターと第２補助薄膜トランジスターとが対応して設けられ、
    前記第１補助薄膜トランジスターの入力端子が、前記データ線に接続され、前記第１補助薄膜トランジスターの出力端子が、前記第２キャパシタに接続され、前記第１補助薄膜トランジスターの出力端子が、さらに、前記第２補助薄膜トランジスターの入力端子に接続され、ｎ＋１行目の画素に位置する前記第２補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の第２ブランチに接続される、ことを特徴とする請求項７に記載の液晶表示パネル。
  9. 前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、
    前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、前記ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
    ｎ＋１行目の画素に位置する前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続される、ことを特徴とする請求項８に記載の液晶表示パネル。
  10. 前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、前記ｎ行目に位置する当該画素が隣接している画素の前記第１補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、
    前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記第２補助薄膜トランジスターの制御端子が、ｎ−１行目の画素に対応する前記走査線の前記第２ブランチに接続され、
    前記ｎ＋１行目の画素に位置する、前記第１補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続される、ことを特徴とする請求項８に記載の液晶表示パネル。
  11. 前記メイン画素は、第３キャパシタがさらに設けられ、前記サブ画素には、第４キャパシタがさらに設けられ、
    前記第２メイン薄膜トランジスターの出力端子が、前記第３キャパシタに接続され、
    前記第２補助薄膜トランジスターの出力端子が、前記第４キャパシタに接続される、ことを特徴とする請求項８に記載の液晶表示パネル。
  12. 前記液晶表示パネルは、共通電極を備え、前記第２メイン薄膜トランジスターの出力端子が、前記共通電極に接続され、前記第２補助薄膜トランジスターの出力端子も、前記共通電極に接続される、ことを特徴とする請求項８に記載の液晶表示パネル。
  13. 前記サブ画素には、１つの前記補助薄膜トランジスターが対応して設けられ、
    前記ｎ行目の画素に位置する前記第１メイン薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第２ブランチに接続され、ｎ行目に位置する当該画素が隣接している画素の前記補助薄膜トランジスターの制御端子が、前記ｎ行目の画素に対応する前記走査線の前記第１ブランチに接続され、
    前記ｎ行目の画素に位置する前記第２メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の第１ブランチに接続され、
    前記ｎ＋１行目の画素に位置する前記補助薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第１ブランチに接続され、ｎ＋１行目に位置する当該画素が隣接している画素の前記第１メイン薄膜トランジスターの制御端子が、前記ｎ＋１行目の画素に対応する前記走査線の前記第２ブランチに接続される、ことを特徴とする請求項７に記載の液晶表示パネル。
  14. 前記液晶表示パネルは、共通電極を備え、前記メイン画素には、第３キャパシタが更に設けられ、
    前記第２メイン薄膜トランジスターの出力端子が、前記第３キャパシタ又は共通電極に接続される、ことを特徴とする請求項１３に記載の液晶表示パネル。
  15. 前記第１ブランチと前記第２ブランチとが、それぞれ、前記画素と、前記画素の上端縁部又は下端縁部に対して隣接する画素との境界の位置に対応する、ことを特徴とする請求項７に記載の液晶表示パネル。
  16. 前記液晶表示パネルが、上から下に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度より小さく、
    前記液晶表示パネルが、下から上に向かって走査する場合、前記メイン画素の表示輝度は、前記サブ画素の表示輝度同じく又はより大きい、ことを特徴とする請求項７に記載の液晶表示パネル。
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