KR101207543B1 - 표시 장치 - Google Patents

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Abstract

수평 크로스토크가 감소된 표시 장치가 제공된다. 표시 장치는 스위칭 소자와 연결되어 있으며, 스위칭 소자에 의해 구동되는 화소 전극이 매트릭스 형상으로 배열되어 있는 화소 전극 어레이와, 화소 전극 어레이의 행 방향으로 화소 전극 사이 및 화소 전극 어레이의 양측에 배열된 다수의 게이트 라인, 및 화소 전극 어레이의 열 방향으로 화소 전극 사이에 배열된 다수의 데이터 라인을 포함하되, 동일 행의 이웃하는 화소 전극의 스위칭 소자는 화소 전극과 인접하는 서로 다른 행의 게이트 라인에 의해 제어된다.
수평 크로스토크, 게이트 라인, 박막 트랜지스터, 표시 장치

Description

표시 장치{Display device}
도 1은 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 표시 장치의 레이아웃도이다.
도 3은 도 2의 Ⅲ- Ⅲ'선을 따라 자른 단면도이다.
도 4는 도 2의 표시 장치의 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 6은 본 발명의 제2 실시예에 따른 표시 장치의 레이아웃도이다.
도 7은 도 6의 표시 장치의 회로도이다.
도 8은 본 발명의 제2 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 9는 도 8의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 10은 본 발명의 제2 실시예에 따른 표시 장치가 제1 표시 패턴을 구현하는 경우의 개략적인 평면도이다.
도 11은 도 10의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 12는 본 발명의 제2 실시예에 따른 표시 장치가 제2 표시 패턴을 구현하는 경우의 개략적인 평면도이다.
도 13은 도 12의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 14는 본 발명의 제2 실시예에 따른 표시 장치가 제3 표시 패턴을 구현하 는 경우의 개략적인 평면도이다.
도 15는 도 14의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 16은 본 발명의 제2 실시예에 따른 표시 장치가 제4 표시 패턴을 구현하는 경우의 개략적인 평면도이다.
도 17은 도 16의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 18은 본 발명의 제3 실시예에 따른 표시 장치의 회로도이다.
도 19는 본 발명의 제3 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 20은 도 19의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 21은 본 발명의 제3 실시예에 따른 표시 장치가 제1 표시 패턴을 구현하는 경우의 개략적인 평면도이다.
도 22는 도 21의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 23은 본 발명의 제3 실시예에 따른 표시 장치가 제2 표시 패턴을 구현하는 경우의 개략적인 평면도이다.
도 24는 도 23의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 25는 본 발명의 제3 실시예에 따른 표시 장치가 제3 표시 패턴을 구현하는 경우의 개략적인 평면도이다.
도 26은 도 25의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
도 27은 본 발명의 제3 실시예에 따른 표시 장치가 제4 표시 패턴을 구현하는 경우의 개략적인 평면도이다.
도 28은 도 27의 데이터 라인에 인가되는 데이터 전압의 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트 라인
24: 게이트 전극 30: 게이트 절연막
40: 반도체층 55, 56: 저항성 접촉층
62: 데이터 라인 65: 소오스 전극
66: 드레인 전극 70: 보호막
80: 화소 전극
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 수평 크로스토크가 감소된 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 변화하고 있다. 종래 텔레비전이나 컴퓨터 모니터 등의 표시 장치에 많이 사용되었던 음극선관(Cathode Ray Tube; CRT)을 대신하여 대형화, 평면화, 슬림화 등의 요구에 부합되는 액정 표시 장치(Liquid Crystal Display), 유기 EL 표시 장치(Electro Luminescent Display), 전계 방출 표시 장치(Field Emission Display; FED), 플라즈마 표시 패널(Plasma Display Panel; PDP) 등의 다양한 평판 표시 장치(Flat Panel Display)가 개발되어 활용되고 있다.
상기한 바와 같은 표시 장치는 표시 패널 및 이를 구동하는 구동부를 포함하 여 이루어진다.
이중 표시 패널은 다수의 게이트 라인 및 그와 절연되어 교차하는 데이터 라인을 구비한다. 게이트 라인과 데이터 라인의 교차 영역에는 스위칭 소자가 구비되며, 스위칭 소자는 화소 전극을 구동한다. 화소 전극에는 스위칭 소자의 턴온 및 턴오프에 따라 데이터 전압이 충전된다. 또한, 표시 패널은 화소 전극과 함께 전계를 형성하는 공통 전극을 더 구비할 수 있다. 공통 전극에는 공통 전압이 인가된다. 화소 전극의 데이터 전압 및 공통 전극의 공통 전압의 차이가 화소 전압이 된다.
여기서, 공통 전극에는 일정한 공통 전압이 인가되지만, 공통 전압은 데이터 전압의 변화에 따라 커플링되어 달라지게 된다. 따라서, 화소별로 원하고자 하는 화소 전압이 인가되지 않아 표시 화면이 왜곡되는 수평 크로스토크 현상이 발생한다. 또한, 이웃하는 데이터 라인에 인가되는 데이터 전압이 동일한 방향으로 변화하는 경우, 예컨대 모두 상승하거나, 모두 하강하는 경우에는 데이터 전압의 변화량이 증폭되어 수평 크로스토크가 더욱 증가하게 된다.
또한, 구동부는 게이트 구동부 및 데이터 구동부를 포함하는데, 데이터 라인에 데이터 신호를 인가하는 데이터 구동부는 통상 데이터 드라이버 IC로 이루어진다. 데이터 드라이버 IC로부터 인가되는 데이터 전압의 극성은 데이터 드라이버 IC별로 고정되어 있기 때문에, 특정한 극성 패턴을 갖는 데이터 전압을 인가하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 수평 크로스토크가 억제된 표시 장치를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 스위칭 소자와 연결되어 있으며, 상기 스위칭 소자에 의해 구동되는 화소 전극이 매트릭스 형상으로 배열되어 있는 화소 전극 어레이와, 상기 화소 전극 어레이의 행 방향으로 상기 화소 전극 사이 및 상기 화소 전극 어레이의 양측에 배열된 다수의 게이트 라인, 및 상기 화소 전극 어레이의 열 방향으로 상기 화소 전극 사이에 배열된 다수의 데이터 라인을 포함하되, 동일 행의 이웃하는 상기 화소 전극의 스위칭 소자는 상기 화소 전극과 인접하는 서로 다른 행의 상기 게이트 라인에 의해 제어된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에 따른 표시 장치로는 이에 제한되는 것은 아니지만, 액정 표시 장치, 유기 EL 표시 장치, 전계 방출 표시 장치, 플라즈마 표시 패널 등의 다양한 평판 표시 장치뿐만 아니라 음극선관 등이 적용될 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 표시 장치를 설명한다. 먼저 도 1을 참조하여, 본 발명의 실시예들에 따른 표시 장치에 대해 설명한다. 도 1은 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 1에 도시된 바와 같이, 표시 장치는 표시 패널(PN) 및 표시 패널(PN)을 구동하는 구동부(GDP, DDP)를 포함한다. 표시 패널(PN)은 다수개의 화소 전극(Px)이 매트릭스 형상으로 배열된 화소 전극 어레이를 포함한다. 화소 전극 어레이의 행 방향을 따라서는 다수개의 게이트 라인(GL)이 화소 전극(Px) 사이에 배열되어 있다. 또한, 화소 전극 어레이의 열 방향을 따라서는 다수개의 데이터 라인(DL)이 화소 전극(Px) 사이에 배열되어 있다.
게이트 라인(GL)과 데이터 라인(DL)은 서로 절연되어 교차하며, 교차 영역에 스위칭 소자(미도시)를 형성한다. 스위칭 소자로서는 박막 트랜지스터가 예시된다. 스위칭 소자는 데이터 라인(DL)으로부터 인가된 데이터 전압을 화소 전극(Px)에 인가하는 역할을 한다. 이때, 스위칭 소자의 턴온 또는 턴오프는 게이트 라인(GL)에 인가되는 게이트 신호에 의해 제어된다.
구동부는 게이트 구동부(GDP) 및 데이터 구동부(DDP)를 포함한다. 게이트 구동부(GDP)는 게이트 라인(GL)에 게이트 온 신호 및 게이트 오프 신호를 제공한다. 게이트 구동부(GDP)는 예를 들어 게이트 드라이버 IC(미도시_를 포함할 수 있다. 게이트 드라이버 IC는 TCP(미도시) 상에 실장되어 표시 패널에 연결된다. 또한, 게이트 드라이버 IC는 표시 패널 상에 직접 실장될 수도 있다.
게이트 구동부(GDP)의 다른 예로서는 게이트 드라이버 IC를 별도로 구비하지 않고, 표시 패널 상에 직접 형성된 게이트 구동 회로(미도시)로 이루어질 수도 있다. 게이트 구동 회로는 표시 패널(PN) 상에 스위칭 소자와 함께 형성될 수 있다. 이와 같은 게이트 구동 회로는 게이트 드라이버 IC의 원가를 감소시키고, 게이트 드라이버 IC의 부착 공정을 생략할 수 있는 장점이 있다.
데이터 구동부(DDP)는 데이터 라인(DL)에 데이터 전압을 제공하며, 데이터 드라이버 IC를 구비한다. 데이터 드라이버 IC는 TCP 상에 실장될 수 있다.
한편, 구동부는 게이트 구동부(GDP) 및 데이터 구동부(DDP)를 제어하는 제어부(미도시)를 더 포함할 수 있다. 제어부는 입력 신호의 타이밍을 조절하는 타이밍 컨트롤러(미도시)를 포함할 수 있다.
이하, 본 발명의 실시예들에 대해서 더욱 상세히 설명한다. 도 2는 본 발명 의 제1 실시예에 따른 표시 장치의 레이아웃도이다. 도 3은 도 2의 Ⅲ- Ⅲ'선을 따라 자른 단면도이다.
도 2 및 도 3을 참조하면, 화소 전극(80)은 서로 절연되어 있으며, 매트릭스 형상으로 배열되어 있다. 표시 장치의 화소는 인접하는 2개의 게이트 라인(22) 및 인접하는 2개의 데이터 라인(62)에 의해 정의되는데, 대부분의 화소 영역을 화소 전극(80)이 덮고 있다. 각각의 화소는 다른 화소와 비교하여, 실질적으로 동일한 형상을 가지며, 위치 관계상 선대칭 또는 점대칭일 수 있다.
이와 같은 화소의 구조에 대해 더욱 상세히 설명하면, 절연 기판(10) 상에 게이트 라인(22) 및 이로부터 확장되어 있는 게이트 전극(24)이 위치한다. 게이트 라인(22) 및 게이트 전극(24)은 게이트 절연막(30)이 덮고 있다. 게이트 절연막(30) 위에는 반도체층(40)이 형성되어 있으며, 게이트 전극(24)과 적어도 일부가 오버랩되도록 위치한다. 반도체층(40) 위에는 데이터 라인(62), 이로부터 분지된 소오스 전극(65) 및 게이트 전극(24)과 오버랩된 영역에서 소오스 전극(65)과 분리되어 있는 드레인 전극(66)이 형성되어 있다. 소오스 전극(65) 및 드레인 전극(65)의 반도체층(40)과 오버랩되는 영역에는 저항성 접촉층(55, 56)이 그 사이에 개재될 수 있다. 저항성 접촉층(55, 56)이 개재하는 영역 이외의 영역에서는 소오스 전극(65), 드레인 전극(66) 및 데이터 라인(62)이 게이트 절연막(30) 바로 위에 위치할 수 있다. 절연 기판(10) 상의 상기한 바와 같은 구조물은 보호막(70)에 의해 덮여 있다. 보호막(70) 위에는 화소 전극(80)이 배치되며, 보호막(70)에 형성된 컨택홀(76)을 통해 드레인 전극(66)과 전기적으로 연결된다.
한편, 도면에 도시되지는 않았지만, 표시 장치는 절연 기판(10)과 소정 거리 이격되어 대향 배치된 대향 기판을 더 포함할 수 있다. 절연 기판(10)과 상기 대향 기판 사이에는 매개층이 개재된다. 여기서, 매개층은 액정 분자로 이루어진 액정층일 수 있다.
또한, 표시 장치는 공통 전압이 인가되는 공통 전극을 더 포함할 수 있다. 공통 전극은 화소 전극과 함께 화소 영역에서의 전계를 형성함으로써, 화소별 계조를 조절한다. 즉, 표시 장치는 화소에 형성되는 전계에 따라 다른 계조의 컬러를 구현할 수 있다. 이와 같은 공통 전극은 절연 기판(10) 상에 형성될 수도 있으며, 상기 대향 기판에 구비될 수도 있다.
도 4는 도 2의 표시 장치의 회로도이다. 도 4에서 괄호로 묶인 문자, 예컨대, (a, b)는 화소 전극 어레이의 매트릭스 좌표를 나타낸다.
도 2 및 도 4를 참조하면, 게이트 전극(24), 소오스 전극(65), 드레인 전극(66) 및 반도체층(40)은 화소 전극(80)에 연결된 스위칭 소자인 박막 트랜지스터(Q)를 이룬다. 여기서, 게이트 전극(24)은 박막 트랜지스터(Q)의 입력단에 연결되어 박막 트랜지스터(Q)의 턴온 및 턴오프를 조절하는데, 게이트 전극(24)이 게이트 온 신호를 인가받아 박막 트랜지스터(Q)가 턴온되면, 반도체층(40)에 채널이 형성되어 데이터 라인(Db-Db+3)으로부터 소오스 전극(65)에 인가된 데이터 전압이 드레인 전극(66)으로 제공된다. 드레인 전극(66)에 제공된 데이터 전압은 컨택홀(76)을 통해 화소 전극(80)에 인가된다. 도 4에서는 화소 전극(80)이 공통 전극(미도시)과 함께 커패시터를 이루는 예가 도시되어 있다. 이때 공통 전극에는 공통 전압이 인가되며, 커패시터에 의해 유지되는 전계는 화소 전극(80)에 인가되는 전압과 공통 전압의 차에 의해 결정된다.
한편, 동일 행의 이웃하는 화소 전극의 박막 트랜지스터(Q)는 인접하는 서로 다른 행의 게이트 라인으로부터 돌출되어 있는 게이트 전극(24)에 연결되어 있다. 예를 들어, (a+1)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터(Q)는 인접하는 아래쪽의 게이트 라인(Ga+2)과 연결되어 있으며, 동일 행의 (b+2)번째 열에 위치하는 화소 전극의 박막 트랜지스터(Q)는 인접하는 위쪽의 게이트 라인(Ga+1)에 연결되어 있다.
바꾸어 말하면, 하나의 게이트 라인은 위 아래에 위치하는 화소 전극의 박막 트랜지스터(Q)에 대해 각 열마다 교대로 연결되어 있다. 즉, 예컨대, (a+1)번째 게이트 라인(Ga+1)은 b번째 화소 전극 열에서는 아래쪽에 위치하는 (a+1)번째 행의 화소 전극의 박막 트랜지스터에 연결되어 있고, (b+1)번째 화소 전극 열에서는 위쪽에 위치하는 a번째 행의 화소 전극의 박막 트랜지스터(Q)에 연결되어 있으며, 이와 같은 구조가 반복된다.
상기와 같은 구조로부터, 게이트 라인(22)의 수는 화소 전극(80) 열의 수보다 1개가 더 많다. 이 경우 도 2의 구조로부터 유추할 수 있듯이, 첫번째 게이트 라인(22)은 아래쪽에 위치하는 화소 전극(80)의 박막 트랜지스터(Q)에 대하여 하나 건너 하나씩 연결되어 있으며, 마지막 게이트 라인(22)은 위쪽에 위치하는 화소 전 극(80)의 박막 트랜지스터(Q)에 대하여 하나 건너 하나씩 연결되어 있다. 이때, 첫번째 게이트 라인(22)이 연결된 화소 전극(80)의 열은 마지막 게이트 라인(22)이 연결된 화소 전극의 열과 다르며 서로 엇갈림을 이해할 수 있을 것이다.
또한, 동일 열의 이웃하는 화소 전극(80)의 박막 트랜지스터(Q)는 하나의 데이터 라인(62)으로부터 분지된 소오스 전극(65)에 연결되어 있다. 즉, 데이터 라인(62)은 일측에 인접하여 위치하는 화소 전극(80)의 박막 트랜지스터(Q)와 연결되어 있다. 예를 들어, (b+1)번째 열의 화소 전극의 박막 트랜지스터들은 (b+1)번째 데이터 전극으로부터 분지된 소오스 전극에 연결되어 있다. 상기의 구조로부터, 데이터 라인의 수는 화소 전극 행의 수와 동일하다.
이상으로부터, 화소 전극 어레이가 m×n 매트릭스 형상일 경우, 게이트 라인(22)의 수는 m+1개이고, 데이터 라인(62)의 수는 n개가 된다.
이와 같은 표시 장치의 화소는 다양한 컬러를 구현할 수 있는 구조를 갖는다. 예를 들어 화소는 각각 적색(R), 녹색(G) 및 청색(B)을 나타내도록 하며, 이들의 계조를 조절함으로써, 풀 컬러를 구현할 수 있다. 화소에 특정 색을 나타내기 위해서는 화소 전극 위에 컬러 필터를 배치하거나, 형광층, 발광층 등을 도포할 수 있다. 본 명세서에서는 설명의 편의상 화소 전극이 특정 색을 나타내는 것으로 가정하여 설명하지만, 상기와 같이 컬러 필터, 형광층 또는 발광층을 구비하는 경우에도 적용될 수 있음은 물론이다.
도 5는 본 발명의 제1 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 5에서는 도면의 간결성을 위해 박막 트랜지스터를 블록으로 도시하였다.
도 5를 참조하면, 표시 패널에서 나타내는 컬러가 각각 R, G, B인 화소 전극(80)이 상기 순서에 따라 행 방향으로 반복 배열되어 있다. R, G, B 화소 전극(80)은 하나의 표시 단위로서 도트를 이룬다. 도트는 정사각형 구조를 가질 수 있으며, 이를 위해, 화소 전극(80)의 행 방향의 폭과 열 방향의 폭의 비는 약 1:3일 수 있다.
표시 패널의 일측에는 데이터 드라이버 IC(90)가 배치되어 있다. 데이터 드라이버 IC(90)는 데이터 라인(D1-D9)과 연결되어 데이터 전압을 포함하는 데이터 신호를 인가한다. 본 실시예에서, 데이터 드라이버 IC(90)로부터 인가되는 데이터 전압은 게이트 라인(G1-G5)에 게이트 온 신호가 인가되는 시간인 1수평 주기(1H)를 주기로 하여 극성이 바뀐다. 또한, 데이터 드라이버 IC(90)로부터 이웃하는 데이터 라인(D1-D9)에 인가되는 데이터 전압은 서로 다른 극성을 갖는다.
따라서, 동일 시간대에 데이터 라인(D1-D9)에 인가되는 데이터 전압은 데이터 라인(D1-D9)별로 극성을 달리하지만, 동일 행의 이웃하는 화소 전극(80)의 박막 트랜지스터(Q)가 화소 전극(80)과 인접하는 서로 다른 행의 게이트 라인(G1-G5)과 연결되어 있기 때문에 동일 행의 화소 전극(80)에 인가되는 데이터 전압의 극성은 동일하게 된다.
예컨대, 첫번째 게이트 라인(G1)에 게이트 온 신호가 인가되어 그에 연결된 박막 트랜지스터(Q)가 턴온되면, 짝수번째 열의 데이터 라인(D2, D4, D6, D8)으로부 터 첫번째 행의 짝수번째 열의 화소 전극(80)에 데이터 전압이 충전된다. 이때, 충전되는 데이터 전압의 극성은 정극성(+)이다.
이어서, 1수평 주기가 경과하면 첫번째 게이트 라인(G1)에 게이트 오프 신호가 인가되며, 2번째 게이트 라인(G2)에 게이트 온 신호가 인가된다. 따라서, 턴온되었던 첫번째 행의 짝수번째 열의 화소 전극(80)의 박막 트랜지스터(Q)가 다시 턴오프되고, 첫번째 행의 홀수번째 열의 화소 전극(80)의 박막 트랜지스터(Q)가 턴온되며, 2번째 행의 짝수번째 열의 화소 전극의 박막 트랜지스터(Q)가 턴온된다. 그러면, 첫번째 행에서 홀수번째 열의 화소 전극(80)에 홀수번째 데이터 라인(D1, D3, D5, D7, D9)으로부터 데이터 전압이 충전되고, 2번째 행에서 짝수번째 열의 화소 전극(80)에 짝수번째 데이터 라인으로부터 데이터 전압이 충전된다. 이때, 짝수번째 데이터 라인(D2, D4, D6, D8)에 인가되는 데이터 전압은 1수평 주기의 경과에 따라 부극성(-)의 전압이 인가되며, 홀수번째 데이터 라인(D1, D3, D5, D7, D9)에 인가되는 데이터 전압은 짝수번째 데이터 라인(D2, D4, D6, D8)에 인가되는 전압과 다른 극성인 정극성(+)의 전압이 인가된다. 따라서, 도 5에 도시된 바와 같이 첫번째 행의 화소 전극(80)에는 정극성(+)의 데이터 전압이 충전된다. 마찬가지로 하여, 2번째 행의 화소 전극에(80)는 부극성(-)의 데이터 전압이 충전되며, 이와 같은 패턴이 반복된다. 즉, 화소 전극은 행 단위로 반전 구동된다.
상기한 바와 같은 구조로부터, 이웃하는 데이터 라인(D1-D9)에 서로 다른 극 성의 데이터 전압을 인가하고, 1수평 주기별로 데이터 전압의 극성이 달라지게 하는 데이터 드라이버 IC(90)를 구비하더라도 행 반전 구동이 가능하게 된다.
이하, 본 발명의 제2 실시예에 따른 표시 장치에 대해 설명한다. 본 실시예에서, 상술한 본 발명의 제1 실시예와 동일한 구조에 대해서는 설명을 생략하거나 간략화한다.
도 6은 본 발명의 제2 실시예에 따른 표시 장치의 레이아웃도이다. 도 7은 도 6의 표시 장치의 회로도이다.
도 6 및 도 7을 참조하면, 화소 전극(180)은 서로 절연되어 있으며, 매트릭스 형상으로 배열되어 있다. 표시 장치의 화소는 인접하는 2개의 게이트 라인(122) 및 인접하는 2개의 데이터 라인(162)에 의해 정의되는데, 대부분의 화소 영역을 화소 전극(180)이 덮고 있다. 각각의 화소는 다른 화소와 비교하여, 실질적으로 동일한 형상을 가지며, 위치 관계상 선대칭 또는 점대칭일 수 있다. 이와 같은 화소의 구조는 본 발명의 제1 실시예와 동일하다.
동일 행의 이웃하는 화소 전극의 박막 트랜지스터(Q)는 본 발명의 제1 실시예에서와 같이 인접하는 서로 다른 행의 게이트 라인(122)으로부터 돌출되어 있는 게이트 전극에 연결되어 있다. 게이트 라인(122)의 수는 화소 전극 열의 수보다 1개가 더 많게 된다.
한편, 동일 열의 이웃하는 화소 전극의 박막 트랜지스터(Q)는 인접하는 서로 다른 열의 데이터 라인(162)으로부터 분지된 소오스 전극에 연결되어 있다. 예를 들어, (a+1)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터(Q) 는 인접하는 오른쪽의 데이터 라인(Da +2)과 연결되어 있으며, 동일 열의 (a+2)번째 열에 위치하는 화소 전극의 박막 트랜지스터(Q)는 인접하는 왼쪽의 데이터 라인(Db+1)에 연결되어 있다.
바꾸어 말하면, 하나의 데이터 라인은 좌우에 위치하는 화소 전극의 박막 트랜지스터(Q)에 대해 각 행마다 교대로 연결되어 있다. 즉, 예컨대, (b+1)번째 데이터 라인은 a번째 화소 전극 행에서는 오른쪽에 위치하는 (b+1)번째 열의 화소 전극의 박막 트랜지스터(Q)에 연결되어 있고, (a+1)번째 화소 전극 행에서는 왼쪽에 위치하는 b번째 열의 화소 전극의 박막 트랜지스터(Q)에 연결되어 있으며, 이와 같은 구조가 반복된다.
상기와 같은 구조로부터 데이터 라인(162)의 수는 화소 전극(180) 행의 수보다 1개가 더 많다. 이 경우 도 6 및 도 7로부터 유추할 수 있듯이, 첫번째 데이터 라인(162)은 오른쪽에 위치하는 화소 전극(180)의 박막 트랜지스터(Q)에 대하여 하나 건너 하나씩 연결되어 있으며, 마지막 데이터 라인(162)은 왼쪽에 위치하는 화소 전극(180)의 박막 트랜지스터(Q)에 대하여 하나 건너 하나씩 연결되어 있다. 이때, 첫번째 데이터 라인(162)이 연결된 화소 전극(180)의 행은 마지막 데이터 라인(162)이 연결된 화소 전극(180)의 행과 다르게 됨을 이해할 수 있을 것이다.
이상으로부터, 화소 전극 어레이가 m×n 매트릭스 형상일 경우, 게이트 라인(122)의 수는 m+1개이고, 데이터 라인(162)의 수는 n+1개가 된다.
도 8은 본 발명의 제2 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 8에서는 도면의 간결성을 위해 박막 트랜지스터를 블록으로 도시하였다. 또한, 도 8에서 각 화소 전극 상에 표시된 R, G, B 는 각각 적색, 녹색, 청색을 나타내는 화소 전극을 의미한다.
도 8을 참조하면, 표시 패널에서 나타내는 컬러가 각각 R, G, B인 화소 전극(180)이 상기 순서에 따라 열 방향으로 반복 배열되어 있다. R, G, B 화소 전극(180)은 하나의 표시 단위로서 도트를 이룬다. 도트는 정사각형 구조를 가질 수 있으며, 이를 위해 화소 전극(180)은 가로 방향으로 배열되어 있다. 예컨대 화소 전극(180)의 행 방향의 폭과 열 방향의 폭의 비는 약 3:1일 수 있다.
표시 패널의 일측에는 데이터 드라이버 IC(190)가 배치되어 있다. 데이터 드라이버 IC(190)는 데이터 라인(D1-D6)과 연결되어 데이터 전압을 포함하는 데이터 신호를 인가한다. 본 실시예에 따른 화소 배열로부터 동일한 도트를 구현하기 위한 데이터 라인(D1-D6)의 수는 감소한다. 예컨대, 제1 실시예에서는 1280×768의 도트를 구현하기 위해 768개의 게이트 라인과 1280×3개의 데이터 라인이 필요하였지만, 본 실시예에서는 768×3개의 게이트 라인과 1280개의 데이터 라인이 필요하게 된다. 따라서, 데이터 라인의 수가 3분의 1 수준으로 감소하여, 이를 구동하기 위한 데이터 드라이버 IC(190)의 수가 감소할 수 있다. 이때, 게이트 라인의 수가 3배로 증가하지만, 표시 패널 상에 게이트 구동부로서 게이트 구동 회로를 형성하게 되면, 추가적인 비용이 크게 늘어나지 않는다.
본 실시예에서, 데이터 드라이버 IC(190)로부터 인가되는 데이터 전압은 게 이트 라인(G1-G10)에 게이트 온 신호가 인가되는 시간인 1수평 주기(1H)에 상관없이 프레임 별로 동일한 극성을 가지며, 다음 프레임에서 프레임 반전 구동을 구현하기 위해 다른 극성의 데이터 전압이 인가된다. 한편, 데이터 드라이버 IC(190)로부터 인접하는 데이터 라인(D1-D6)에 인가되는 데이터 전압은 서로 다른 극성을 갖는다.
도 9는 도 8의 데이터 라인에 인가되는 데이터 전압의 파형도로서, 데이터 라인별로 인가되는 데이터 전압 파형이 도시되어 있다.
도 8 및 도 9를 참조하면, 예컨대, 첫번째 게이트 라인(G1)이 게이트 온 신호가 인가되어 그에 연결된 박막 트랜지스터(Q)가 턴온되면, 홀수번째 열의 데이터 라인(D1, D3, D5)으로부터 첫번째 행의 홀수번째 열의 화소 전극(180)에 데이터 전압이 충전된다. 본 실시예에서, 홀수번째 열의 데이터 라인(D1, D3, D5)에는 정극성(+)의 데이터 전압이, 짝수번째 열의 데이터 라인(D2, D4, D6)에는 부극성(-)의 데이터 전압이 인가되는 것으로 정의하면, 이때 충전되는 데이터 전압의 극성은 정극성(+)이다.
이어서, 1수평 주기가 경과하면 첫번째 게이트 라인(G1)에 게이트 오프 신호가 인가되며, 2번째 게이트 라인(G2)에 게이트 온 신호가 인가된다. 따라서, 턴온되었던 첫번째 행의 홀수번째 열의 화소 전극(180)의 박막 트랜지스터(Q)가 다시 턴오프되고, 첫번째 및 2번째 행의 짝수번째 열의 화소 전극(180)의 박막 트랜지스터(Q)가 턴온된다. 그러면, 첫번째 행에서 짝수번째 열의 화소 전극(180)에 짝수번째 데이터 라인(D2, D4, D6)으로부터 부극성(-)의 데이터 전압이 충전되고, 2번째 행에서 짝수번째 열의 화소 전극(180)에 홀수번째 데이터 라인(D1, D3, D5)으로부터 정극성(+)의 데이터 전압이 충전된다.
이어서, 다시 1수평 주기가 경과하여 3번째 수평 주기에 이르면, 2번째 게이트 라인(G2)에 게이트 오프 신호가 인가되며, 3번째 게이트 라인(G3)에 게이트 온 신호가 인가된다. 따라서, 턴온되었던 첫번째 행의 짝수번째 열의 화소 전극(180)의 박막 트랜지스터(Q) 및 2번째 행의 짝수번째 열의 화소 전극(180)의 박막 트랜지스터(Q)가 다시 턴오프되고, 2번째 및 3번째 행의 홀수번째 열의 화소 전극(180)의 박막 트랜지스터(Q)가 턴온된다. 그러면, 2번째 행에서 홀수번째 열의 화소 전극(180)에 홀수번째 데이터 라인(D1, D3, D5)으로부터 정극성(+)의 데이터 전압이 충전되고, 3번째 행에서 홀수번째 열의 화소 전극(180)에 짝수번째 데이터 라인(D2, D4, D6)으로부터 부극성(-)의 데이터 전압이 충전된다.
상기와 같은 과정이 1수평 주기마다 반복해서 수행되며, 1 프레임 동안 화소 전극(180)에 데이터 전압의 충전이 완료되면, 도 8에 도시된 바와 같이 이웃하는 화소 전극(180) 간에 충전 전압이 달라지는 서브 도트 반전 구동이 이루어진다.
한편, 이웃하는 데이터 라인(D1-D6)간 데이터 전압 변동 방향이 공통되는 경우, 데이터 전압의 변동이 증폭되어 공통 전압에 영향을 주는 커플링 현상이 발생할 수 있다. 커플링 현상은 수평 크로스토크를 유발하게 된다. 본 실시예에서 각 데이터 라인(D1-D6)에 인가되는 데이터 전압은 인가되는 계조에 따라 달라지지만, 동일 계조가 인가되는 경우를 가정하면, 대체로 도 9와 같은 파형을 나타낸다. 도 9로부터 이웃하는 데이터 라인(D2, D3, D4, D5)간 데이터 전압 변동이 방향성이 없으므로, 공통 전압을 변화시키는 커플링 현상이 관찰되지 않는다. 따라서, 수평 크로스토크가 발생하지 않는다.
본 실시예에 따른 표시 장치의 수평 크로스토크 발생 여부를 설명하기 위해, 이하에서는 표시 장치에서 주로 구현되는 대표적인 패턴들을 예시하며, 이를 구현하는 경우의 데이터 전압 변동의 방향성에 대해 설명한다.
도 10은 본 발명의 제2 실시예에 따른 표시 장치가 제1 표시 패턴을 구현하는 경우의 개략적인 평면도이다. 도 11은 도 10의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 10에서 표시 패널에 구현되는 패턴을 제외하고는 도 8의 표시 장치가 동일하게 적용된다. 따라서, 각 화소 전극별 충전되는 데이터 전압의 극성은 도 8과 동일하다. 또한, 도 10의 'BL'은 블랙을 의미하며, 이 경우 화소 전극에 인가되는 데이터 전압이 최대인 것으로 가정한다. R, G, B는 각 화소 전극이 구현하는 색을 의미하며, 동일한 계조로 가정한다.
도 10을 참조하면, 구현되는 제1 표시 패턴은 홀수번째 화소 전극(180) 열에서는 짝수번째 행의 화소 전극(180)이 BL이고, 짝수번째 화소 전극(180) 열에서는 홀수번째 행의 화소 전극(180)이 블랙이 된다. 즉, 화소 전극 단위로 BL과 R, G, B의 계조가 반복된다.
예를 들어, 2번째 데이터 라인(D2)에는 부극성(-)의 데이터 전압이 인가되는데, 도 10에서 2번째 데이터 라인(D2)은 각 행별로 화소 전극(180)에 BL에 해당하는 데이터 전압(Vd2)을 제공하므로, 여기에 인가되는 데이터 전압(Vd2) 파형은 도 11a와 같게 된다.
또한, 3번째 데이터 라인(D3)에는 정극성(+)의 데이터 전압이 인가되는데, 각 행별로 화소 전극(180)에 R, G, B 데이터 전압(Vd3)을 제공하므로, 여기에 인가되는 데이터 전압(Vd3) 파형은 도 11b와 같게 된다. 마찬가지로, 4번째 데이터 라인(D4) 및 5번째 데이터 라인(D5)에 인가되는 데이터 전압(Vd4, Vd5) 파형은 각각 도 11c 및 도 11d와 같게 된다.
도 11을 참조하면, 이웃하는 2번째 데이터 라인(D2) 및 3번째 데이터 라인(D3)은 인가되는 데이터 전압의 극성이 다르지만, 데이터 전압 변동은 나타나지 않는다. 또한, 마찬가지로 3번째 데이터 라인(D3)과 4번째 데이터 라인(D4) 및 4번째 데이터 라인(D4)과 5번째 데이터 라인(D5)의 경우에도 데이터 전압 변동은 나타나지 않는다. 따라서, 제1 표시 패턴의 구현시에는 커플링이 발생하지 않아 수평 크로스토크가 유발되지 않는다.
도 12는 본 발명의 제2 실시예에 따른 표시 장치가 제2 표시 패턴을 구현하는 경우의 개략적인 평면도이다. 도 13은 도 12의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 12에서 표시 패널에 구현되는 패턴을 제외하고는 도 8의 표시 장치가 동일하게 적용된다. 따라서, 각 화소 전극별 충전되는 데이터 전압의 극성은 도 8과 동일하다. 또한, 도 12의 'BL'은 블랙을 의미하며, 이 경우 화소 전극에 인가되는 데이터 전압이 최대인 것으로 가정한다. R, G, B는 각 화소 전극이 구현하는 색을 의미하며, 동일한 계조로 가정한다.
도 12를 참조하면, 구현되는 제2 표시 패턴은 홀수번째 화소 전극(180) 열에서는 짝수번째 도트가 BL이고, 짝수번째 화소 전극(180) 열에서는 홀수번째 도트가 BL이 된다. 여기서, 하나의 도트는 3개의 화소 전극(180)으로 이루어짐은 앞서 설명한 바와 같다. 즉, 제2 표시 패턴은 도트 단위로 BL과 R, G, B의 계조가 반복된다.
예를 들어, 2번째 데이터 라인(D2)에는 부극성(-)의 데이터 전압이 인가되는데, 도 12에서 2번째 데이터 라인(D2)은 화소 전극(180)에 첫번째 행으로부터 BL, G, BL, BL, G, BL, BL, G, BL에 해당하는 데이터 전압(Vd2)을 순차적으로 제공하므로, 여기에 인가되는 데이터 전압(Vd2) 파형은 도 13a와 같게 된다.
또한, 3번째 데이터 라인(D3)에는 정극성(+)의 데이터 전압이 인가되는데, 도 12에서 3번째 데이터 라인(D3)은 화소 전극(180)에 첫번째 행으로부터 R, BL, B, R, BL, B, R, BL, B에 해당하는 데이터 전압(Vd3)을 순차적으로 제공하므로, 여기에 인가되는 데이터 전압(Vd3) 파형은 도 13b와 같게 된다. 마찬가지로, 4번째 데이터 라인(D4) 및 5번째 데이터 라인(D5)에 인가되는 데이터 전압(Vd4, Vd5) 파형을 도시하면, 도 13c 및 도 13d가 된다.
여기서 도 13a의 2번째 데이터 라인(D2)의 데이터 전압(Vd2) 파형과 그에 이웃하는 도 13b의 3번째 데이터 라인(D3)의 데이터 전압(Vd3) 파형을 비교하면, 첫번째 수평 주기가 지난 후, 3번째 데이터 라인(D3)의 데이터 전압(Vd3)은 하강하게 된다. 이때, 2번째 데이터 라인(D2)에는 본 프레임의 최초 데이터 전압(Vd2)이 인가되며, 데이터 전압 변화의 방향성은 없다. 따라서, 데이터 전압 변화의 중첩이 발생하지 않기 때문에, 커플링 현상은 심화되지 않는다.
2번째 수평 주기가 지난 후를 살펴보면, 2번째 데이터 라인(D2)의 데이터 전압(Vd2)은 하강하지만, 3번째 데이터 라인(D3)의 데이터 전압(Vd3)은 상승하게 된다. 따라서, 이웃하는 데이터 라인(D2, D3)간 데이터 전압(Vd2, Vd3)의 변동이 서로 다른 방향으로 이루어지며, 상쇄하게 된다. 따라서, 본 시점에서 커플링 현상이 억제된다.
3번째 수평 주기가 지난 후에는 2번째 데이터 라인(D2)에 인가되는 데이터 전압(Vd2)만이 변동을 보이며, 3번째 데이터 라인(D3)에 인가되는 데이터 전압(Vd3)은 변동되지 않는다. 따라서, 커플링 현상이 심화되지 않는다.
동일한 방법으로 4번째부터 10번째 수평 주기가 지난 후의 데이터 전압 변동 을 살펴보면, 4번째, 6번째, 7번째, 9번째 수평 주기가 지난 후에는 2번째 데이터 라인(D2)과 3번째 데이터 라인(D3) 중 하나에만 데이터 전압(Vd3) 변동이 일어나므로 커플링 현상이 심화되지 않으며, 5번째 및 7번째 수평 주기가 지난 후에는 2번째 데이터 라인(D2)과 3번째 데이터 라인(D3)에 인가되는 데이터 전압의 변동이 서로 반대 방향으로 일어나 상쇄된다. 따라서, 커플링 현상이 억제된다.
한편, 도 13c에 도시된 4번째 데이터 라인(D4)에 인가되는 데이터 전압(Vd4) 파형은 도 13a에 도시된 2번째 데이터 라인(D2)에 인가되는 데이터 전압(Vd2) 파형과 동일하기 때문에, 3번째 데이터 라인(D3)과 4번째 데이터 라인(D4)과의 관계는 상술한 2번째 데이터 라인(D2)과 3번째 데이터 라인(D3) 간의 관계와 동일하다. 또한, 도 13d로부터 4번째 데이터 라인(D4)과 5번째 데이터 라인(D5)의 관계도 상술한 2번째 데이터 라인(D2)과 3번째 데이터 라인(D3) 간의 관계와 동일함을 알 수 있다.
이상으로부터 제2 표시 패턴을 구현하는 경우 커플링 현상이 억제되거나 심화되지 않음을 알 수 있으며, 전체적으로 커플링 현상이 완화됨을 알 수 있다. 따라서, 수평 크로스토크의 발생이 억제된다.
도 14는 본 발명의 제2 실시예에 따른 표시 장치가 제3 표시 패턴을 구현하는 경우의 개략적인 평면도이다. 도 15는 도 14의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 14에서 표시 패널에 구현되는 패턴을 제외하고는 도 8의 표시 장치가 동일하게 적용된다. 따라서, 각 화소 전극별 충전되는 데이터 전압의 극 성은 도 8과 동일하다. 또한, 도 14의 'BL'은 블랙을 의미하며, 이 경우 화소 전극에 인가되는 데이터 전압이 최대인 것으로 가정한다. R, G, B는 각 화소 전극이 구현하는 색을 의미하며, 동일한 계조로 가정한다.
도 14를 참조하면, 구현되는 제3 표시 패턴은 홀수번째 화소 전극 열에서는 R, BL, B의 패턴이 반복되어 있고, 짝수번째 화소 전극 열에서는 BL, G, BL 패턴이 반복되어 있다. 즉, 표시 장치의 R, G, B 패턴에서 홀수번째 화소 전극 열은 G가 BL로 치환되고, 짝수번째 화소 전극 열은 R 및 B가 BL로 치환되어 있다.
예를 들어, 2번째 데이터 라인(D2)에는 부극성(-)의 데이터 전압이 인가되는데, 도 14에서 2번째 데이터 라인(D2)은 화소 전극(180)에 첫번째 행으로부터 BL, BL, BL, R, G, B, BL, BL, BL에 해당하는 데이터 전압(Vd2)을 순차적으로 제공하므로, 여기에 인가되는 데이터 전압(Vd2) 파형은 도 15a와 같게 된다.
또한, 3번째 데이터 라인(D3)에는 정극성(+)의 데이터 전압이 인가되는데, 도 14에서 3번째 데이터 라인(D3)은 화소 전극(180)에 첫번째 행으로부터 R, G, B, BL, BL, BL, R, G, B에 해당하는 데이터 전압(Vd3)을 순차적으로 제공하므로, 여기에 인가되는 데이터 전압(Vd3) 파형은 도 15b와 같게 된다. 마찬가지로, 4번째 데이터 라인(D4) 및 5번째 데이터 라인(D5)에 인가되는 데이터 전압(Vd4, Vd5) 파형을 도시하면, 도 15c 및 도 15d가 된다.
도 12 및 도 13에서와 동일한 방법으로 데이터 전압 변동을 살펴보면, 도 15로부터 3번째, 4번째, 6번째, 7번째의 수평 주기가 지난 후에 각각 이웃하는 데이터 라인 중 하나의 데이터 라인에 인가되는 데이터 전압이 변동됨을 알 수 있다. 따라서, 제3 표시 패턴을 구현하는 경우 커플링 현상 및 수평 크로스토크의 발생이 심화되지 않는다.
도 16은 본 발명의 제2 실시예에 따른 표시 장치가 제4 표시 패턴을 구현하는 경우의 개략적인 평면도이다. 도 17은 도 16의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 14에서 표시 패널에 구현되는 패턴을 제외하고는 도 8의 표시 장치가 동일하게 적용된다. 따라서, 각 화소 전극별 충전되는 데이터 전압의 극성은 도 8과 동일하다. 또한, 도 16의 'BL'은 블랙을 의미하며, 이 경우 화소 전극에 인가되는 데이터 전압이 최대인 것으로 가정한다. R, G, B는 각 화소 전극이 구현하는 색을 의미하며, 동일한 계조로 가정한다.
도 16을 참조하면, 구현되는 제4 표시 패턴은 홀수번째 화소 전극(180) 열에서는 R, G, B의 패턴이 반복되어 있고, 짝수번째 화소 전극(180) 열에서는 BL이 반복되어 있다. 즉, 표시 장치의 열 단위로 R, G, B 패턴 및 BL이 반복된다.
예를 들어, 2번째 데이터 라인(D2)에는 부극성(-)의 데이터 전압이 인가되는데, 도 16에서 2번째 데이터 라인(D2)은 화소 전극(180)에 첫번째 행으로부터 BL, G, BL, R, BL, B, BL, G, BL에 해당하는 데이터 전압(Vd2)을 순차적으로 제공하므로, 여기에 인가되는 데이터 전압(Vd2) 파형은 도 17a와 같게 된다.
또한, 3번째 데이터 라인(D3)에는 정극성(+)의 데이터 전압이 인가되는데, 도 16에서 3번째 데이터 라인(D3)은 화소 전극(180)에 첫번째 행으로부터 R, BL, B, BL, G, BL, R, BL, B에 해당하는 데이터 전압(Vd3)을 순차적으로 제공하므로, 여기에 인가되는 데이터 전압(Vd3) 파형은 도 17b와 같게 된다. 마찬가지로, 4번째 데이터 라인(D4) 및 5번째 데이터 라인(D5)에 인가되는 데이터 전압(Vd4, Vd5) 파형을 도시하면, 도 17c 및 도 17d가 된다.
도 12 및 도 13에서와 동일한 방법으로 데이터 전압 변동을 살펴보면, 도 17로부터 1번째, 9번째, 10번째의 수평 주기가 지난 후에 각각 이웃하는 데이터 라인 중 하나의 데이터 라인에 인가되는 데이터 전압만 변동되므로, 커플링 현상이 심화되지 않으며, 2번째, 3번째, 4번째, 5번째, 6번째, 7번째, 8번째의 수평 주기가 지난 후에는 각각 이웃하는 데이터 라인별로 데이터 전압이 서로 반대 방향으로 변동하여 상쇄되므로 커플링 현상이 억제된다. 따라서, 제4 표시 패턴을 구현하는 경우 전체적으로 커플링 현상이 완화되어 수평 크로스토크의 발생이 억제될 수 있다.
상기한 바와 같이 본 실시예에 따른 표시 장치는 다양한 표시 패턴을 구현하더라도 수평 크로스토크의 발생이 억제된다.
다음으로, 본 발명의 제3 실시예에 따른 표시 장치에 대해 설명한다. 본 실시예에서, 상술한 본 발명의 제1 및/또는 제2 실시예와 동일한 구조에 대해서는 설명을 생략하거나 간략화한다.
도 18은 본 발명의 제3 실시예에 따른 표시 장치의 회로도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치는 본 발명의 제2 실시예에 따른 표시 장치와 다음의 것을 제외하고는 실질적으로 동일하다. 즉, 본 발명의 제2 실시예에서 동일 열의 이웃하는 화소 전극의 박막 트랜지스터가 인접하는 서로 다른 열의 데이터 라인으로부터 분지된 소오스 전극에 연결되어 있는 것과는 달리, 동일 열의 이웃하는 화소 전극의 박막 트랜지스터마다 화소 전극에 인접하는 서로 다른 열의 데이터 라인으로부터 분지된 소오스 전극과 연결되어 있다. 바꾸어 말하면, 동일 열의 이웃하는 화소 전극의 박막 트랜지스터를 반복 단위로 정의할 때, 하나의 반복 단위에서의 2개의 박막 트랜지스터는 인접하는 동일한 데이터 라인으로부터 분지된 소오스 전극에 연결되어 있지만, 반복 단위별로 비교해보면, 이웃하는 반복 단위는 서로 다른 열의 데이터 라인으로부터 분지된 소오스 전극에 연결되어 있다.
예컨대, 도 18에 도시된 바와 같이, (a+1)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터 및 (a+2)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터는 오른쪽의 데이터 라인(Db+2)에 연결되어 있으며, (a+3)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터 및 (a+4)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터는 왼쪽의 데이터 라인(Db+1)에 연결되어 있다.
한편, 본 실시예는 또한, 첫번째 행의 화소 전극의 박막 트랜지스터가 인접 하는 반복 단위와 서로 다른 열의 데이터 라인으로부터 분지된 소오스 전극과 연결될 수 있다. 이 경우 동일 열의 짝수번째 행의 화소 전극의 박막 트랜지스터와 그 다음 행의 화소 전극의 박막 트랜지스터가 반복 단위가 되며, 2번째 행 이후의 화소 전극부터는 이웃하는 반복 단위마다 그에 인접하는 서로 다른 열의 데이터 라인으로부터 분지된 소오스 전극이 연결된다. 예컨대, 도 18에 도시된 바와 같이 a번째 행 및 (b+1)번째 열의 화소 전극의 박막 트랜지스터는 왼쪽의 데이터 라인(Db+1)에 연결되어 있으며, (a+1)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터 및 (a+2)번째 행 및 (b+1)번째 열에 위치하는 화소 전극의 박막 트랜지스터는 오른쪽의 데이터 라인(Db+2)에 연결되어 있다. 이후부터는 반복 단위별로 서로 다른 열의 데이터 라인에 연결되어 있다. 여기서 a=1로 가정하면, 상기한 바와 같은 구조에 부합하게 됨을 알 수 있다. 이하에서는 도 18에서 a=1을 만족하며, 또한 b=1을 만족하는 구조를 갖는 표시 장치를 예로 하여 설명하지만, 본 실시예가 이에 제한되는 것이 아님은 명백하다.
도 19는 본 발명의 제3 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 19에서는 도면의 간결성을 위해 박막 트랜지스터를 블록으로 도시하였다. 또한, 도 8에서 각 화소 전극 상에 표시된 R, G, B 는 각각 적색, 녹색, 청색을 나타내는 화소 전극을 의미한다.
도 19를 참조하면, 도 8의 실시예에서와 같이 표시 패널 상에 나타내는 컬러가 각각 R, G, B인 화소 전극이 상기 순서에 따라 열 방향으로 반복 배열되어 있 다. 화소 전극(280)은 가로 방향으로 배열되어 있으며, 예컨대 화소 전극(280)의 행 방향의 폭과 열 방향의 폭의 비는 약 3:1일 수 있다.
표시 패널의 일측에는 데이터 드라이버 IC(290)가 배치되어 있다. 데이터 드라이버 IC(290)는 데이터 라인(D1-D6)과 연결되어 데이터 전압을 포함하는 데이터 신호를 인가한다. 게이트 구동부(미도시)는 표시 패널 상에 형성된 게이트 구동 회로를 포함할 수 있다.
본 실시예에서, 데이터 드라이버 IC(290)로부터 인가되는 데이터 전압은 게이트 라인에 게이트 온 신호가 인가되는 시간인 1수평 주기(1H)에 상관없이 프레임 별로 동일한 극성을 가지며, 다음 프레임에서 프레임 반전 구동을 구현하기 위해 다른 극성의 데이터 전압이 인가된다. 한편, 데이터 드라이버 IC(290)로부터 인접하는 데이터 라인(D1-D6)에 인가되는 데이터 전압은 서로 다른 극성을 갖는다. 따라서, 화소 전극(280) 별 충전되는 데이터 전압의 극성은 도 19에 도시된 바와 같게 된다.
도 20은 도 19의 데이터 라인에 인가되는 데이터 전압의 파형도로서, 데이터 라인별로 인가되는 데이터 전압 파형이 도시되어 있다.
도 19 및 도 20을 참조하면, 2번째 수평 주기까지는 도 8 및 도 9의 실시예와 동일하다. 이어서, 3번째 수평 주기에 이르면, 2번째 게이트 라인(G2)에 게이트 오프 신호가 인가되며, 3번째 게이트 라인(G3)에 게이트 온 신호가 인가된다. 따라서, 턴온되었던 첫번째 행의 짝수번째 열의 화소 전극(280)의 박막 트랜지스터(Q) 및 2번째 행의 짝수번째 열의 화소 전극(280)의 박막 트랜지스터(Q)가 다시 턴오프되고, 2번째 행의 홀수번째 열의 화소 전극(280)의 박막 트랜지스터(Q) 및 3번째 행의 짝수번째 열의 화소 전극(280)의 박막 트랜지스터(Q)가 턴온된다. 그러면, 2번째 행에서 홀수번째 열의 화소 전극(280)에 짝수번째 데이터 라인(D2, D4, D6)으로부터 부극성(-)의 데이터 전압이 충전되고, 3번째 행에서 짝수번째 열의 화소 전극(280)에 홀수번째 데이터 라인(D1, D3, D5)으로부터 정극성(+)의 데이터 전압이 충전된다.
이어서, 4번째 수평 주기에 이르면, 3번째 게이트 라인(G2)에 게이트 오프 신호가 인가되며, 4번째 게이트 라인(G3)에 게이트 온 신호가 인가된다. 따라서, 턴온되었던 2번째 행의 홀수번째 열의 화소 전극(280)의 박막 트랜지스터(Q) 및 3번째 행의 짝수번째 열의 화소 전극(280)의 박막 트랜지스터(Q)가 다시 턴오프되고, 3번째 행의 홀수번째 열의 화소 전극(280)의 박막 트랜지스터(Q) 및 4번째 행의 홀수번째 열의 화소 전극(280)의 박막 트랜지스터(Q)가 턴온된다. 그러면, 3번째 행에서 홀수번째 열의 화소 전극(280)에 짝수번째 데이터 라인(D2, D4, D6)으로부터 부극성(-)의 데이터 전압이 충전되고, 4번째 행에서 짝수번째 열의 화소 전극(280)에 홀수번째 데이터 라인(D1, D3, D5)으로부터 정극성(+)의 데이터 전압이 충전된다.
이어서, 5번째 수평 주기에 이르면, 4번째 게이트 라인(G2)에 게이트 오프 신호가 인가되며, 5번째 게이트 라인(G3)에 게이트 온 신호가 인가된다. 따라서, 턴온되었던 3번째 행의 홀수번째 열의 화소 전극(280)의 박막 트랜지스터(Q) 및 4번째 행의 홀수번째 열의 화소 전극(280)의 박막 트랜지스터(Q)가 다시 턴오프되고, 4번째 행의 짝수번째 열의 화소 전극(280)의 박막 트랜지스터(Q) 및 5번째 행의 홀수번째 열의 화소 전극(280)의 박막 트랜지스터(Q)가 턴온된다. 그러면, 4번째 행에서 짝수번째 열의 화소 전극(280)에 짝수번째 데이터 라인(D2, D4, D6)으로부터 부극성(-)의 데이터 전압이 충전되고, 5번째 행에서 홀수번째 열의 화소 전극(280)에 홀수번째 데이터 라인(D1, D3, D5)으로부터 정극성(+)의 데이터 전압이 충전된다.
상기와 같은 방법으로 1 프레임 동안 화소 전극(280)에 데이터 전압의 충전이 완료되면, 도 19에 도시된 바와 같은 극성 패턴이 나타나게 된다.
한편, 도 20에서 R, G, B의 계조가 동일한 경우를 가정하면, 이웃하는 라인간 데이터 전압 변동이 일어나지 않아, 데이터 전압 변동 증폭에 따른 커플링 현상이 발생하지 않으며, 따라서, 수평 크로스토크가 유발되지 않는다. 이하, 대표적인 표시 패턴 구현시의 수평 크로스토크 발생 유무에 대해 설명한다.
도 21은 본 발명의 제3 실시예에 따른 표시 장치가 제1 표시 패턴을 구현하는 경우의 개략적인 평면도이다. 도 22는 도 21의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 21에서 표시 패널에 구현되는 패턴을 제외하고는 도 19의 표시 장치가 동일하게 적용된다. 상기 제1 표시 패턴은 도 10에 도시된 제1 표시 패턴과 실질적으로 동일한 컬러 패턴이다.
도 21 및 도 22로부터 데이터 라인(D1-D6)에 인가되는 전압 변동을 살펴보면, 2번째, 3번째, 4번째, 5번째, 6번째, 7번째, 8번째 수평 주기가 지난 후에 각각 이웃하는 데이터 라인 중 하나의 데이터 라인에 인가되는 데이터 전압이 변동됨을 알 수 있다. 따라서, 제1 표시 패턴을 구현하는 경우 커플링 현상 및 수평 크로스토크의 발생이 심화되지 않는다.
도 23은 본 발명의 제3 실시예에 따른 표시 장치가 제2 표시 패턴을 구현하는 경우의 개략적인 평면도이다. 도 24는 도 23의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 23에서 표시 패널에 구현되는 패턴을 제외하고는 도 19의 표시 장치가 동일하게 적용된다. 상기 제2 표시 패턴은 도 12에 도시된 제2 표시 패턴과 실질적으로 동일한 컬러 패턴이다.
도 23 및 도 24로부터 데이터 라인(D1-D6)에 인가되는 전압 변동을 살펴보면, 1번째, 2번째, 5번째, 8번째 수평 주기가 지난 후에 각각 이웃하는 데이터 라인 중 하나의 데이터 라인에 인가되는 데이터 전압이 변동이 일어나므로 커플링 현상이 심화되지 않으며, 6번째, 7번째 수평 주기가 지난 후에는 이웃하는 데이터 라인별로 데이터 전압이 서로 반대 방향으로 변동하여 상쇄되므로 커플링 현상이 억제된다. 따라서, 제2 표시 패턴을 구현하는 경우 전체적으로 커플링 현상이 완화되어 수평 크로스토크의 발생이 억제될 수 있다.
도 25는 본 발명의 제3 실시예에 따른 표시 장치가 제3 표시 패턴을 구현하 는 경우의 개략적인 평면도이다. 도 26은 도 25의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 25에서 표시 패널에 구현되는 패턴을 제외하고는 도 19의 표시 장치가 동일하게 적용된다. 상기 제3 표시 패턴은 도 14에 도시된 제3 표시 패턴과 실질적으로 동일한 컬러 패턴이다.
도 25 및 도 26으로부터 데이터 라인(D1-D6)에 인가되는 전압 변동을 살펴보면, 2번째, 5번째, 8번째, 9번째 수평 주기가 지난 후에 각각 이웃하는 데이터 라인 중 하나의 데이터 라인에 인가되는 데이터 전압이 변동이 일어나므로 커플링 현상이 심화되지 않으며, 3번째, 4번째 수평 주기가 지난 후에는 이웃하는 데이터 라인별로 데이터 전압이 서로 반대 방향으로 변동하여 상쇄되므로 커플링 현상이 억제된다. 따라서, 제3 표시 패턴을 구현하는 경우 전체적으로 커플링 현상이 완화되어 수평 크로스토크의 발생이 억제될 수 있다.
도 27은 본 발명의 제3 실시예에 따른 표시 장치가 제4 표시 패턴을 구현하는 경우의 개략적인 평면도이다. 도 28은 도 27의 데이터 라인에 인가되는 데이터 전압의 파형도이다. 도 27에서 표시 패널에 구현되는 패턴을 제외하고는 도 19의 표시 장치가 동일하게 적용된다. 상기 제4 표시 패턴은 도 14에 도시된 제4 표시 패턴과 실질적으로 동일한 컬러 패턴이다.
도 27 및 도 28로부터 데이터 라인(D1-D6)에 인가되는 전압 변동을 살펴보면, 1번째, 2번째, 3번째, 4번째, 5번째, 6번째, 7번째, 8번째 수평 주기가 지난 후에 각각 이웃하는 데이터 라인 중 하나의 데이터 라인에 인가되는 데이터 전압이 변동됨을 알 수 있다. 따라서, 제4 표시 패턴을 구현하는 경우 커플링 현상 및 수평 크로스토크의 발생이 심화되지 않는다.
상기한 바와 같이 본 실시예에 따른 표시 장치는 다양한 표시 패턴을 구현하더라도 수평 크로스토크의 발생이 억제된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치에 의하면, 표시 패널에 다양한 패턴을 구현하더라도 수평 크로스토크가 억제될 수 있다. 따라서, 화질이 개선될 수 있다. 또한, 데이터 전압의 극성 출력 방식이 고정되어 있는 데이터 드라이버 IC를 사용하는 경우에도, 본 발명의 실시예들에 따른 구조의 표시 패널을 사용함으로써, 표시 패널에 다양한 극성 패턴의 데이터 전압이 인가될 수 있다.

Claims (17)

  1. 삭제
  2. 삭제
  3. 스위칭 소자와 연결되어 있으며, 상기 스위칭 소자에 의해 구동되는 화소 전극이 매트릭스 형상으로 배열되어 있는 화소전극 어레이;
    상기 화소 전극 어레이의 행 방향으로 상기 화소 전극 사이 및 상기 화소 전극 어레이의 양측에 배열된 다수의 게이트 라인;
    상기 화소 전극 어레이의 열 방향으로 상기 화소 전극 사이에 배열된 다수의 데이터 라인; 및
    상기 화소 전극 어레이의 열 방향으로 상기 화소 전극 어레이의 일측에 배열된 데이터 라인을 포함하되,
    동일 행의 이웃하는 상기 화소 전극의 스위칭 소자는 상기 화소 전극과 인접하는 서로 다른 행의 상기 게이트 라인에 의해 제어되고,
    상기 화소 전극 어레이는 m×n 매트릭스 형상이고, 상기 게이트 라인의 수는 m+1개이며, 상기 데이터 라인의 수는 n개인 표시 장치.
  4. 제3 항에 있어서,
    게이트 온 신호가 인가되는 시간을 주기로 하여 상기 데이터 라인에 서로 다른 극성의 데이터 전압을 교대로 인가하며, 이웃하는 상기 데이터 라인에 서로 다른 극성의 데이터 전압을 인가하는 데이터 구동부를 더 포함하는 표시 장치.
  5. 삭제
  6. 삭제
  7. 스위칭 소자와 연결되어 있으며, 상기 스위칭 소자에 의해 구동되는 화소 전극이 매트릭스 형상으로 배열되어 있는 화소전극 어레이;
    상기 화소 전극 어레이의 행 방향으로 상기 화소 전극 사이 및 상기 화소 전극 어레이의 양측에 배열된 다수의 게이트 라인;
    상기 화소 전극 어레이의 열 방향으로 상기 화소 전극 사이에 배열된 다수의 데이터 라인; 및
    상기 화소 전극 어레이의 열 방향으로 상기 화소 전극 어레이의 양측에 배열된 데이터 라인을 포함하되,
    동일 행의 이웃하는 상기 화소 전극의 스위칭 소자는 상기 화소 전극과 인접하는 서로 다른 행의 상기 게이트 라인에 의해 제어되고,
    상기 화소 전극 어레이는 m×n 매트릭스 형상이고, 상기 게이트 라인의 수는 m+1개이며, 상기 데이터 라인의 수는 n+1개인 표시 장치.
  8. 제7 항에 있어서,
    1 프레임 동안 상기 데이터 라인에 동일한 극성의 데이터 전압을 인가하며, 이웃하는 상기 데이터 라인에 서로 다른 극성의 데이터 전압을 인가하는 데이터 구동부를 더 포함하는 표시 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제7 항에 있어서,
    동일 열의 이웃하는 2개의 상기 화소 전극의 스위칭 소자마다 상기 화소 전극에 인접하는 서로 다른 열의 상기 데이터 라인으로부터 상기 데이터 전압이 제공되는 표시 장치.
  14. 제7 항에 있어서,
    동일 열의 짝수번째 행의 화소 전극의 스위칭 소자 및 그 다음 행의 화소 전극의 스위칭 소자를 반복 단위로 하여, 이웃하는 상기 반복 단위마다 상기 반복 단위에 인접하는 서로 다른 열의 상기 데이터 라인으로부터 상기 데이터 전압이 제공되며, 첫번째 행의 화소 전극의 스위칭 소자는 인접하는 상기 반복 단위와 서로 다른 열의 상기 데이터 라인으로부터 상기 데이터 전압이 제공되는 표시 장치.
  15. 제13 항 또는 제14 항에 있어서,
    상기 화소 전극은 행 방향의 폭이 열 방향의 폭보다 더 큰 표시 장치.
  16. 삭제
  17. 삭제
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI396912B (zh) * 2008-01-31 2013-05-21 Novatek Microelectronics Corp 子畫素重新排列之液晶顯示器
KR101710611B1 (ko) * 2010-07-30 2017-02-28 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
KR101192583B1 (ko) 2010-10-28 2012-10-18 삼성디스플레이 주식회사 액정 표시 패널, 액정 표시 장치 및 액정 표시 장치의 구동 방법
TWI437536B (zh) * 2011-12-23 2014-05-11 Au Optronics Corp 場發射顯示器及場發射顯示器產生輸出影像之方法
KR101441395B1 (ko) * 2012-07-05 2014-09-17 엘지디스플레이 주식회사 액정 표시 장치 및 그의 구동 방법
TWI628498B (zh) * 2012-07-13 2018-07-01 群康科技(深圳)有限公司 顯示裝置及其顯示面板
CN103901685B (zh) * 2012-12-31 2016-07-06 厦门天马微电子有限公司 一种液晶显示器
CN104155820B (zh) * 2014-08-13 2017-09-22 深圳市华星光电技术有限公司 一种阵列基板及驱动方法
KR102342685B1 (ko) * 2015-03-05 2021-12-24 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
CN105068345B (zh) * 2015-08-11 2018-06-22 深圳市华星光电技术有限公司 一种液晶显示面板
CN105093599A (zh) * 2015-08-14 2015-11-25 昆山龙腾光电有限公司 显示面板、显示面板的形成方法及显示装置
MX2020004137A (es) * 2017-10-05 2020-08-13 Interdigital Vc Holdings Inc Metodo y aparato para la compensacion de iluminacion adaptativa en codificacion y decodificacion de video.
CN108153077A (zh) * 2018-01-26 2018-06-12 深圳市华星光电半导体显示技术有限公司 一种显示面板及液晶显示器
KR102648575B1 (ko) * 2018-12-12 2024-03-15 엘지디스플레이 주식회사 유기발광 표시장치
CN111613172B (zh) * 2020-06-24 2023-05-26 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0467091A (ja) * 1990-07-09 1992-03-03 Internatl Business Mach Corp <Ibm> 液晶表示装置
DE10259326B4 (de) * 2001-12-19 2018-11-29 Lg Display Co., Ltd. Flüssigkristallanzeige
KR101026802B1 (ko) * 2003-11-18 2011-04-04 삼성전자주식회사 액정 표시 장치 및 그 구동 방법

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