CN101526710B - 像素阵列及显示面板 - Google Patents

Abstract

本发明提供一种像素阵列及显示面板。所述像素阵列，其由多个像素单元所构成。每一像素单元包括第一扫描线、第二扫描线、第一数据线、第一开关元件、第二开关元件、第一像素电极以及第二像素电极。第一扫描线、第二扫描线以及第一数据线设置于基板上，以于基板上定义出第一像素区，且第一像素区具有第一、第二子像素区。第一开关元件与第二扫描线以及第一数据线电连接，并位于第一像素区的第一子像素区内。第二开关元件与第一扫描线以及第一开关元件电连接，并位于第一像素区的第一子像素区内。第一像素电极与第二像素电极分别位于第一像素区的第一及第二子像素区内，并且分别与第一以及第二开关元件电连接。

Description

像素阵列及显示面板

技术领域

本发明是有关于一种像素阵列及显示面板，且特别是关于一种兼具省电效果及高开口率的像素阵列及显示面板。

背景技术

在现今显示面板的像素阵列(pixel array)结构当中，有一类被称为半源极驱动(half source driving，以下简称为HSD)架构。HSD架构借着减半数据线的数目，以达到源极驱动器(source driver)的驱动通道(driving channels)数也可以减半的目的，因此可以节省驱动像素阵列所需的能源。

一般而言，当将HSD架构应用于高解析度的产品中时，一般会将红色、绿色、蓝色彩色滤光图案以直线型的方式排列。但是在高解析度产品，因为各像素结构中的薄膜晶体管占用面积过大，导致像素阵列中像素结构的开口区域无法对齐，也就是相邻两像素结构的开口区域会有错位的情况。如此一来，当此显示面板于显示画面时，容易产生斜纹(mura)瑕疵，而造成显示品质不足。

发明内容

本发明提出一种像素阵列，可维持高开口率并避免斜纹瑕疵的产生。

本发明又提出一种显示面板，具有上述像素阵列，可兼具省电效果并维持高亮度。

本发明提出一种像素阵列，其由多个像素单元所构成，每一像素单元包括第一扫描线、第二扫描线、第一数据线、第二数据线、第一开关元件、第二开关元件、第一像素电极以及第二像素电极。第一扫描线、第二扫描线、第一数据线以及第二数据线设置于基板上，以于基板上定义出第一像素区，且第一像素区具有第一、第二子像素区。第一开关元件与第二扫描线以及第一数据线电连接，并位于第一像素区的第一子像素区内。第二开关元件与第一扫描线以及第一开关元件电连接，并位于第一像素区的第一子像素区内。第一像素电极位于第一像素区的第一子像素区内，并且与第一、第二开关元件电连接。第二像素电极位于第一像素区的第二子像素区内，并且与第二开关元件电连接；上述像素阵列更包括第三扫描线、第三开关元件、第四开关元件、第三像素电极以及第四像素电极。第三扫描线设置于基板上，以于基板上定义出第二像素区，且第二像素区具有第一、第二子像素区。第三开关元件与第三扫描线以及第二数据线电连接，并且位于第二像素区的第二子像素区内。第四开关元件与第二扫描线以及第三开关元件电连接，并且位于第二像素区的第二子像素区内。第三像素电极位于第二像素区的第一子像素区内，并且与第四开关元件电连接。第四像素电极位于第二像素区的第二子像素区内，并且与第三、第四开关元件电连接。

在本发明的一实施例中，上述第一开关元件与第四开关元件设置于第二扫描线的正上方。

在本发明的一实施例中，上述第二开关元件设置于第一扫描线的正上方。

在本发明的一实施例中，上述第三开关元件设置于第三扫描线的正上方。

在本发明的一实施例中，上述第一、第二、第三、第四开关元件分别为第一、第二、第三、第四薄膜晶体管，且第一薄膜晶体管的漏极与第二薄膜晶体管的源极连接，第三薄膜晶体管的漏极与第四薄膜晶体管的源极连接。

在本发明的一实施例中，上述像素阵列更包括第一接触窗、第二接触窗、第三接触窗以及第四接触窗。第一接触窗位于第一像素区的第一子像素区内，其电连接第一像素电极、第一薄膜晶体管的漏极以及第二薄膜晶体管的源极。第二接触窗位于第一像素区的第二子像素区内，其电连接第二像素电极以及第二薄膜晶体管的漏极。第三接触窗位于第二像素区的第一子像素区内，其电连接第三像素电极以及第四薄膜晶体管的漏极。第四接触窗位于第二像素区的第二子像素区内，其电连接第四像素电极、第三薄膜晶体管的漏极以及第四薄膜晶体管的源极。

在本发明的一实施例中，上述像素阵列更包括第一补偿线以及第二补偿线。第一补偿线位于第一像素区的第二子像素区内，并往第二扫描线延伸。第二补偿线位于第二像素区的第一子像素区内，并往第三扫描线延伸。

在本发明的一实施例中，上述像素阵列更包括多条栅极引线，其大体平行第一、第二数据线设置，且每一或部分栅极引线位于两相邻的数据线之间。

在本发明的一实施例中，上述第一、第二、第三、第四开关元件分别为第一、第二、第三、第四薄膜晶体管，且第一薄膜晶体管的漏极以及第二薄膜晶体管的源极分别与第一像素电极电连接，第三薄膜晶体管的漏极以及第四薄膜晶体管的源极分别与第四像素电极电连接。

在本发明的一实施例中，上述像素阵列更包括第一接触窗、第二接触窗、第三接触窗、第四接触窗、第五接触窗以及第六接触窗。第一接触窗位于第一像素区的第一子像素区内，其电连接第一像素电极以及第二薄膜晶体管的源极。第二接触窗位于第一像素区的第二子像素区内，其电连接第二像素电极以及第二薄膜晶体管的漏极。第三接触窗位于第一像素区的第一子像素区内，其电连接第一像素电极以及第一薄膜晶体管的漏极。第四接触窗位于第二像素区的第一子像素区内，其电连接第三像素电极以及第四薄膜晶体管的漏极。第五接触窗位于第二像素区的第二子像素区内，其电连接第四像素电极以及第四薄膜晶体管的源极。第六接触窗位于第二像素区的第二子像素区内，其电连接第四像素电极与第三薄膜晶体管的漏极。

在本发明的一实施例中，上述像素阵列更包括第一拟接触窗、以及第二拟接触窗。第一拟接触窗位于第一像素区的第二子像素区内，其与第二像素电极电连接。第二拟接触窗位于第二像素区的第一子像素区内，其与第三像素电极电连接。

本发明又提出一种显示面板，包括上述的像素阵列、彩色滤光阵列以及显示介质。彩色滤光阵列位于像素阵列的对向。显示介质位于像素阵列与彩色滤光阵列之间。

在本发明的一实施例中，上述彩色滤光阵列包括多个第一、第二、第三彩色滤光图案，且多个第一、第二、第三彩色滤光图案各自为直列式排列。

基于上述，由于本发明所提出的像素阵列排列整齐、且开口区不容易产生错位，因此可维持高开口率并避免斜纹的产生。此外，本发明所提出的显示面板，由于具有上述像素阵列，因此可兼具省电效果并维持高亮度。

附图说明

图1A为本发明第一实施例的像素阵列200的等效电路图。

图1B为像素阵列200的上视示意图。

图1C为对应于图2B的像素阵列200中，a-a’、b-b’、c-c’及d-d’的剖面示意图。

图2A为本发明第二实施例的像素阵列300的等效电路图。

图2B为像素单元304的局部上视示意图。

图2C为对应于图2B的像素阵列300中，e-e’的剖面示意图。

图3A为本发明第三实施例的像素阵列400的局部上视示意图。

图3B为对应于图3A的像素阵列400中，f-f’、h-h’的剖面示意图。

图4A为本发明较佳实施例的显示面板500侧视示意图。

图4B为图4A的彩色滤光阵列520的局部上视示意图。

附图标号

200、410、510：像素阵列

202、402：     基板

204、304、404：像素单元

206、406：第一像素区

206a、208a、406a、408a：第一子像素区

206b、208b、406b、408b：第二子像素区

208、408：第二像素区

211、411：第一扫描线

212、412：第二扫描线

213、413：第三扫描线

221、421：第一数据线

222、422：第二数据线

231、431：第一开关元件、第一薄膜晶体管

232、432：第二开关元件、第二薄膜晶体管

233、433：第三开关元件、第三薄膜晶体管

234、434：第四开关元件、第四薄膜晶体管

231g、232g：栅极

231s、232s、233s、234s、431s、432s、433s、434s：源极

231d、232d、233d、234d、431d、432d、433d、434d：漏极

241、441：第一像素电极

242、442：第二像素电极

243、443：第三像素电极

244、444：第四像素电极

251、451：第一接触窗

252、452：第二接触窗

253、453：第三接触窗

254、454：第四接触窗

261：第一补偿线

262：第二补偿线

455：第五接触窗

456：第六接触窗

461：第一拟接触窗

462：第二拟接触窗

G：  栅绝缘层

GW： 栅极接触窗

PV： 保护层

500：显示面板

520：彩色滤光阵列

521：第一彩色滤光图案

522：第二彩色滤光图案

523：第三彩色滤光图案

530：显示介质

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

第一实施例：

图1A为本发明第一实施例的像素阵列200的等效电路图。图1B为像素阵列200的上视示意图。图1C为对应于图1B的像素阵列200中，a-a’、b-b’、c-c’及d-d’的剖面示意图。请参照图1A、图1B及图1C，在本发明的第一实施例中，像素阵列200是由位于基板202上的多个像素单元204所构成，但为便于说明本实施例，图1A及图1B仅绘示单个像素单元204作为代表。

在一实施例中，像素单元204包括第一扫描线211、第二扫描线212、第一数据线221、第一开关元件231、第二开关元件232、第一像素电极241以及第二像素电极242。在另一较佳实施例中，像素单元204还包括第三扫描线213、第二数据线222、第三开关元件233、第四开关元件234、第三像素电极243以及第四像素电极244。

第一扫描线211、第二扫描线212、第一数据线221以及第二数据线222设置于基板202上，以于基板202上定义出第一像素区206，且第一像素区206具有第一子像素区206a与第二子像素区206b。第二扫瞄线212、第三扫描线213、第一数据线221以及第二数据线222设置于基板202上，以于基板202上定义出第二像素区208，且第二像素区208具有第一子像素区208a及第二子像素区208b。

第一开关元件231与第二扫描线212以及第一数据线221电连接，并位于第一像素区206的第一子像素区206a内。较佳的是，第一开关元件231位于第二扫描线212的正上方。

第二开关元件232与第一扫描线211以及第一开关元件231电连接，并位于第一像素区206的第一子像素区206a内。较佳的是，第二开关元件232位于第一扫描线211的正上方。

第三开关元件233与第三扫描线213以及第二数据线222电连接，并且位于第二像素区208的第二子像素区208b内。较佳的是，第三开关元件233位于第三扫描线的正上方。

第四开关元件234与第二扫描线212以及第三开关元件233电连接，并且位于第二像素区208的第二子像素区208b内。较佳的是，第四开关元件234位于第二扫描线212的正上方。

第一像素电极241位于第一像素区206的第一子像素区206a内，并且与第一开关元件231及第二开关元件232电连接。第二像素电极242位于第一像素区206的第二子像素区206b内，并且与第二开关元件232电连接。第三像素电极243位于第二像素区208的第一子像素区208a内，并且与第四开关元件234电连接。第四像素电极244位于第二像素区208的第二子像素区208b内，并且与第三开关元件233及第四开关元件234电连接。

更详细而言，请同时参照图1B及图1C，在本实施例的像素结构200中，第一开关元件231、第二开关元件232、第三开关元件233及第四开关元件234分别为第一、第二、第三、第四薄膜晶体管。第一、第二、第三、第四薄膜晶体管分别具有栅极、源极以及漏极。

详细而言，以第一薄膜晶体管231为例，如图1C所示，第一薄膜晶体管231具有栅极231g、源极231s及漏极231d。在本实施例中，第一薄膜晶体管231的栅极231g即为第二扫描线212的一部份，源极231s与第一数据线221电连接，而漏极231d往第一像素区206的第一子像素区206a内部延伸。另外，第一薄膜晶体管231的栅极231g上方设置有栅绝缘层G，而在第一薄膜晶体管231的源极231s与漏极231d上方还覆盖有保护层PV。

类似地，第二薄膜晶体管232具有栅极232g、源极232s及漏极232d，其中第二薄膜晶体管232的栅极232g举例为第一扫描线211的一部份。第二薄膜晶体管232的源极232s与第一薄膜晶体管231的漏极231d电连接。第二薄膜晶体管232的漏极232d则延伸至第一像素区206的第二子像素区206b中。

第三薄膜晶体管233具有栅极233g、源极233s及漏极233d，其中第三薄膜晶体管233的栅极233g即为第三扫描线213的一部份。源极233s与第二数据线222电连接，而漏极233d往第二像素区208的第二子像素区208b内部延伸。

第四薄膜晶体管234具有栅极234g、源极234s及漏极234d，其中，第四薄膜晶体管234的栅极234g即为第二扫描线212的一部份。第四薄膜晶体管234的源极234s与第三薄膜晶体管233的漏极233d电连接。第四薄膜晶体管234的漏极234d则延伸至第二像素区208的第一子像素区208a中。

此外，第一薄膜晶体管231、第二薄膜晶体管232、第三薄膜晶体管233及第四薄膜晶体管234还包括半导体通道层及欧姆接触层(未标示)，然，本领域一般技术人员当可了解薄膜晶体管的结构与工作方式，故在此不再赘述。

特别要注意的是，在本实施例中，由于第一薄膜晶体管231的漏极231d与第二薄膜晶体管232的源极232s连接，因此第一薄膜晶体管231与第二薄膜晶体管232可以串联的方式彼此电连接；而同样地，由于第三薄膜晶体管233的漏极233d与第四薄膜晶体管234的源极234s连接，因此第三薄膜晶体管233与第四薄膜晶体管234可以串联的方式彼此电连接。

更详细地说，请参照图1A与图1B，上述像素阵列200更包括第一接触窗251、第二接触窗252、第三接触窗253以及第四接触窗254。

第一接触窗251位于第一像素区206的第一子像素区206a内，且第一接触窗251电连接第一像素电极241、第一薄膜晶体管231的漏极231d以及第二薄膜晶体管232的源极232s。详细而言，第一接触窗251是形成在保护层PV中，而第一像素电极241则是通过第一接触窗251而与第一薄膜晶体管231的漏极231d以及第二薄膜晶体管232的源极232s电连接。

第二接触窗252位于第一像素区206的第二子像素区206b内，且第二接触窗252电连接第二像素电极242以及第二薄膜晶体管232的漏极232d。详细而言，第二接触窗252是形成在保护层PV中，而第二像素电极242则是通过第二接触窗252而与第二薄膜晶体管232的漏极232d电连接。

第三接触窗253位于第二像素区208的第一子像素区208a内，且第三接触窗253电连接第三像素电极243以及第四薄膜晶体管234的漏极234d。详细而言，第三接触窗253是形成在保护层PV中，而第三像素电极243则是通过第三接触窗253而与第四薄膜晶体管234的漏极234d电连接。

第四接触窗254位于第二像素区208的第二子像素区208b内，且第四接触窗254电连接第四像素电极244、第三薄膜晶体管233的漏极233d以及第四薄膜晶体管234的源极234s。详细而言，第四接触窗254是形成在保护层PV中，而第四像素电极244则是通过第四接触窗254而与第三薄膜晶体管233的漏极233d以及第四薄膜晶体管234的源极234s电连接。

另外，本实施例的像素阵列200还包括第一补偿线261以及第二补偿线262，如图1B所示。第一补偿线261位于第一像素区206的第二子像素区206b内，并由第二接触窗处252往第二扫描线212延伸。第二补偿线262位于第二像素区208的第一子像素区208a内，并由第三接触窗处253往第三扫描线213延伸。在本实施例中，设置第一补偿线261的目的，主要是为了使第一像素区206中的第一子像素区206a与第二子像素区206b具有相同的开口率，以避免第一像素区206内的第一子像素区206a与第二子像素区206b的透光率产生差异。而基于相同的理由，第二补偿线262的设置可避免第二像素区208内的第一子像素区208a与第二子像素区208b的透光率产生差异。

由于在像素结构200中，第一薄膜晶体管231、第二薄膜晶体管232、第三薄膜晶体管233及第四薄膜晶体管234的配置可使像素结构200的开口区域对齐，因此采用像素结构200的显示面板可避免斜纹瑕疵的产生。

第二实施例：

图2A为本发明第二实施例的像素阵列300的等效电路图。图2B为像素单元304的局部上视示意图。图2C为对应于图2B的像素阵列300中，e-e’的剖面示意图。由于本发明第二实施例的像素阵列300是由多个像素单元304所构成，图2B仅绘示一个像素单元304作为代表以便说明本实施例。

请参照图2A及图2B，各像素单元304具有与图1A与图1B所示的像素单元204相同或相似的构件，因此相同的构件以相同的标号表示，且在本实施例中不再赘述。

特别要说明的是，图2A所示的像素阵列300与图1A的像素阵列不同之处在于像素阵列300更包括栅极引线211w，212w，213w。换言之，以其中一个像素单元为例，像素单元304与像素单元204的不同之处在于，像素单元304更包括栅极引线211w，而栅极引线211w平行第一数据线221、第二数据线222设置，且栅极引线211w位于相邻的第一数据线221与第二数据线222之间。

请参照图2B及图2C，各栅极引线会与对应的一条扫描线电连接。以栅极引线211w为例，在第一扫描线211的上方设置栅极接触窗GW便可使第一扫描线211与栅极引线211w电连接。栅极接触窗GW例如是形成在栅绝缘层G与保护层PV中。

通过上述第二实施例中多条栅极引线的设置，即可在像素阵列的其中一侧设置用以连接扫描线211、212、213以及数据线221、222、223的驱动晶片。换句话说，可将栅极驱动晶片与源极驱动晶片整合在像素阵列的其中一侧，甚至可将栅极驱动晶片与源极驱动晶片整合在相同的驱动晶片上。因此，使用本实施例像素阵列300的产品可进一步提升其空间利用率。

第三实施例：

图3A为本发明第三实施例的像素阵列400的局部上视示意图。图3B为对应于图3A的像素阵列400中，f-f’、h-h’的剖面示意图。请参照图3A及图3B，在此实施例中，像素阵列400是由位于基板402上的多个像素单元404所构成，但为便于说明本实施例，图3A仅绘示一个像素单元404作为代表。

在一实施例中，像素单元404包括第一扫描线411、第二扫描线412、第一数据线421、第一开关元件431、第二开关元件432、第一像素电极441以及第二像素电极442。在另一较佳实施例中，像素阵列400还包括第三扫描线413、第二数据线422、第三开关元件433、第四开关元件434、第三像素电极443以及第四像素电极444。

第一扫描线411、第二扫描线412、第一数据线421以及第二数据线422设置于基板402上，以于基板402上定义出第一像素区406，且第一像素区406具有第一子像素区406a与第二子像素区406b。第二扫描线412、第三扫描线413、第一数据421以及第二数据线422设置于基板402上，以于基板402上定义出第二像素区408，且第二像素区408具有第一子像素区408a及第二子像素区408b。

第一开关元件431与第二扫描线412以及第一数据线421电连接，并位于第一像素区406的第一子像素区406a内。较佳的是，第一开关元件431位于第二扫描线412的正上方。

第二开关元件432与第一扫描线411以及第一开关元件431电连接，并位于第一像素区406的第一子像素区406a内。较佳的是，第二开关元件432位于第一扫描线411的正上方。

第三开关元件433与第三扫描线413以及第二数据线422电连接，并且位于第二像素区408的第二子像素区408b内。较佳的是，第三开关元件433位于第三扫描线的正上方。

第四开关元件434与第二扫描线412以及第三开关元件433电连接，并且位于第二像素区408的第二子像素区408b内。较佳的是，第四开关元件434位于第二扫描线412的正上方。

第一像素电极441位于第一像素区406的第一子像素区406a内，并且与第一开关元件431及第二开关元件432电连接。第二像素电极442位于第一像素区406的第二子像素区406b内，并且与第二开关元件432电连接。第三像素电极443位于第二像素区408的第一子像素区408a内，并且与第四开关元件434电连接。第四像素电极244位于第二像素区408的第二子像素区408b内，并且与第三开关元件433及第四开关元件434电连接。

上述像素阵列400的第一开关元件431、第二开关元件432、第三开关元件433、第四开关元件434分别为第一薄膜晶体管431、第二薄膜晶体管432、第三薄膜晶体管433与第四薄膜晶体管434。第一、第二、第三、第四薄膜晶体管431，432，433，434分别具有栅极、源极以及漏极。特别是，第一薄膜晶体管431的漏极431d以及第二薄膜晶体管432的源极432s分别与第一像素电极441电连接，第三薄膜晶体管433的漏极433d以及第四薄膜晶体管434的源极434s分别与第四像素电极444电连接。

更详细而言，像素阵列400更包括第一接触窗451、第二接触窗452、第三接触窗453、第四接触窗454、第五接触窗455以及第六接触窗456。

第一接触窗451位于第一像素区406的第一子像素区406a内，第一像素电极441以及第二薄膜晶体管432的源极432s通过第一接触窗451电连接。第二接触窗452位于第一像素区406的第二子像素区406b内，第二像素电极442以及第二薄膜晶体管432的漏极432d通过第二接触窗452电连接。第三接触窗453位于第一像素区406的第一子像素区406a内，第一像素电极441以及第一薄膜晶体管431的漏极431d通过第三接触窗453电连接。第四接触窗454位于第二像素区408的第一子像素区408a内，第三像素电极443以及第四薄膜晶体管434的漏极434d通过第四接触窗454电连接。第五接触窗455位于第二像素区408的第二子像素区408b内，第四像素电极444以及第四薄膜晶体管434的源极434s通过第五接触窗455电连接。第六接触窗456位于第二像素区408的第二子像素区408b内，第四像素电极444与第三薄膜晶体管433的漏极433d通过第六接触窗456电连接。

更详细的来说，第一薄膜晶体管431的漏极431d通过第三接触窗453与第一像素电极441电连接，且第二薄膜晶体管432的源极432s又通过第一接触窗451与第一像素电极441电连接，因此第一薄膜晶体管431的漏极431d与第二薄膜晶体管432的源极432s两者便得以电连接。类似地，第三薄膜晶体管433的漏极433d通过第六接触窗456与第四像素电极444电连接，且第四薄膜晶体管434的源极434s又通过第五接触窗455与第四像素电极444电连接，因此第三薄膜晶体管433的漏极433d与第四薄膜晶体管434的源极434s两者便得以电连接。

由于本实施例并非直接使第一薄膜晶体管431的漏极431d与第二薄膜晶体管432的源极432s两者直接连接，因此第一薄膜晶体管431的漏极431d与第二薄膜晶体管432的源极432s不需跨越整个第一像素区406的第一子像素区406a，如此可提高第一子像素区406a的开口率。类似地，并非使第三薄膜晶体管433的漏极433d与第四薄膜晶体管434的源极434s两者直接连接，因此第三薄膜晶体管433的漏极433d与第四薄膜晶体管434的源极434s不需跨越整个第二像素区408的第二子像素区408a，如此可提高第二子像素区408a的开口率。

在另一较佳实施例中，上述像素阵列400更包括第一拟接触窗461以及第二拟接触窗462。第一拟接触窗461位于第一像素区406的第二子像素区406b内，其与第二像素电极442电连接，如图3B所示。而类似地，第二拟接触窗462位于第二像素区408的第一子像素区408a内，其与第三像素电极443电连接。要注意的是，上述第一拟接触窗461与第二拟接触窗462仅为举例说明，在其他的实施例中，第一拟接触窗461也可不与第二像素电极442电连接，而第二拟接触窗462也可不与第三像素电极443电连接。

设置第一拟接触窗461的目的在使第一像素区406的第一子像素区406a与第二子像素区406b具有相同的开口率。而同样地，第二拟接触窗462的设置可使第二像素区408的第一子像素区408a与第二子像素区408b具有相同的开口率。

此外，类似于图2B所示的像素单元304，在本发明的另一实施例中，像素单元404更可包括栅极引线411w，栅极引线411w平行第一数据线421、第二数据线422设置，且栅极引线411w位于相邻的第一数据线421与第二数据线422之间。而栅极引线411w是通过栅极接触窗GW与第一扫描线411电连接。

上述各实施例所述的像素阵列可与另一基板(举例是具有彩色滤光阵列的电极基板)组立在一起，以构成一显示面板，详细说明如下。图4A为本发明较佳实施例的显示面板500侧视示意图。图4B为图4A的彩色滤光阵列520的局部上视示意图。

请参照图4A及图4B，显示面板500包括像素阵列510、彩色滤光阵列520以及显示介质530。彩色滤光阵列520位于像素阵列510的对向。显示介质530位于像素阵列510与彩色滤光阵列520之间，显示介质530举例为液晶层或是电泳等等。

特别是，像素阵列510为上述第一实施例所述的像素阵列200、第二实施例所述的像素阵列300或第三实施例所述的像素阵列400其中之一。

彩色滤光阵列520包括多个第一彩色滤光图案521、第二彩色滤光图案522、第三彩色滤光图案523，且第一彩色滤光图案521、第二彩色滤光图案522及第三彩色滤光图案523各自为直列式排列。在本实施例中，第一彩色滤光图案521例如为红色滤光图案，第二彩色滤光图案522例如为绿色滤光图案，而第三彩色滤光图案523例如为蓝色滤光图案。

上述第一至第三实施例所述的像素阵列200、300或400其中之一中的第一像素电极、第二像素电极、第三像素电极及/或第四像素电极举例是包括穿透电极、反射电极或是穿透电极与反射电极的组合，藉以实现穿透型显示面板、反射型显示面板或是半穿反型显示面板。

由于显示面板500具有上述第一至第三实施例所述的像素阵列200、300或400其中之一，因此显示面板500可具有良好的显示品质。

综上所述，由于本发明所提出的像素阵列排列整齐、且开口区不会产生错位，因此可维持高开口率并避免斜纹的产生。此外，由于本发明所提出的显示面板具有上述像素阵列，因此显示品质良好、空间利用率高、并可兼具省电效果。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何所属技术领域中一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定为准。

Claims (10)

1.一种像素阵列，其特征在于，所述像素阵列由多个像素单元所构成，每一像素单元包括：

一第一扫描线、一第二扫描线、一第一数据线以及一第二数据线，设置于一基板上，以于所述基板上定义出一第一像素区，且所述第一像素区具有一第一、第二子像素区；

一第一开关元件，其与所述第二扫描线以及所述第一数据线电连接，并位于所述第一像素区的第一子像素区内；

一第二开关元件，其与所述第一扫描线以及所述第一开关元件电连接，并位于所述第一像素区的第一子像素区内；

一第一像素电极，位于所述第一像素区的第一子像素区内，并且与所述第一、第二开关元件电连接；以及

一第二像素电极，位于所述第一像素区的第二子像素区内，并且与所述第二开关元件电连接；

所述像素阵列更包括：

一第三扫描线，设置于所述基板上，以于所述基板上定义出一第二像素区，且所述第二像素区具有一第一、第二子像素区；

一第三开关元件，其与所述第三扫描线以及所述第二数据线电连接，并且位于所述第二像素区的第二子像素区内；

一第四开关元件，其与所述第二扫描线以及所述第三开关元件电连接，并且位于所述第二像素区的第二子像素区内；

一第三像素电极，位于所述第二像素区的第一子像素区内，并且与所述第四开关元件电连接；以及

一第四像素电极，位于所述第二像素区的第二子像素区内，并且与所述第三、第四开关元件电连接。

2.如权利要求1所述的像素阵列，其特征在于，所述第一开关元件与所述第四开关元件设置于所述第二扫描线的正上方。

3.如权利要求1所述的像素阵列，其特征在于，所述第二开关元件设置于所述第一扫描线的正上方。

4.如权利要求1所述的像素阵列，其特征在于，所述第三开关元件设置于所述第三扫描线的正上方。

5.如权利要求1所述的像素阵列，其特征在于，所述第一、第二、第三、第四开关元件分别为一第一、第二、第三、第四薄膜晶体管，且所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极连接，所述第三薄膜晶体管的漏极与所述第四薄膜晶体管的源极连接。

6.如权利要求5所述的像素阵列，其特征在于，所述像素阵列更包括：

一第一接触窗，位于所述第一像素区的所述第一子像素区内，其电连接所述第一像素电极、所述第一薄膜晶体管的漏极以及所述第二薄膜晶体管的源极；

一第二接触窗，位于所述第一像素区的所述第二子像素区内，其电连接所述第二像素电极以及所述第二薄膜晶体管的漏极；

一第三接触窗，位于所述第二像素区的所述第一子像素区内，其电连接所述第三像素电极以及所述第四薄膜晶体管的漏极；

一第四接触窗，位于所述第二像素区的所述第二子像素区内，其电连接所述第四像素电极、所述第三薄膜晶体管的漏极以及所述第四薄膜晶体管的源极；

一第一补偿线，位于所述第一像素区的第二子像素区内，并往所述第二扫描线延伸；以及

一第二补偿线，位于所述第二像素区的第一子像素区内，并往所述第三扫描线延伸。

7.如权利要求1所述的像素阵列，其特征在于，所述像素阵列更包括多条栅极引线，其大体平行所述这些第一、第二数据线设置，且每一或部分栅极引线位于两相邻的数据线之间。

8.如权利要求1所述的像素阵列，其特征在于，所述第一、第二、第三、第四开关元件分别为一第一、第二、第三、第四薄膜晶体管，且所述第一薄膜晶体管的漏极以及所述第二薄膜晶体管的源极分别与所述第一像素电极电连接，所述第三薄膜晶体管的漏极以及所述第四薄膜晶体管的源极分别与所述第四像素电极电连接，所述像素阵列更包括：

一第一接触窗，位于所述第一像素区的所述第一子像素区内，其电连接所述第一像素电极以及所述第二薄膜晶体管的源极；

一第二接触窗，位于所述第一像素区的所述第二子像素区内，其电连接所述第二像素电极以及所述第二薄膜晶体管的漏极；

一第三接触窗，位于所述第一像素区的所述第一子像素区内，其电连接所述第一像素电极以及所述第一薄膜晶体管的漏极；

一第四接触窗，位于所述第二像素区的所述第一子像素区内，其电连接所述第三像素电极以及所述第四薄膜晶体管的漏极；

一第五接触窗，位于所述第二像素区的所述第二子像素区内，其电连接所述第四像素电极以及所述第四薄膜晶体管的源极；

一第六接触窗，位于所述第二像素区的所述第二子像素区内，其电连接所述第四像素电极与所述第三薄膜晶体管的漏极；

一第一拟接触窗，位于所述第一像素区的所述第二子像素区内，其与所述第二像素电极电连接；以及

一第二拟接触窗，位于所述第二像素区的所述第一子像素区内，其与所述第三像素电极电连接。

9.一种显示面板，其特征在于，所述面板包括：

一像素阵列，其如权利要求1至8中任一项所述；

一彩色滤光阵列，位于所述像素阵列的对向；以及

一显示介质，位于所述像素阵列与所述彩色滤光阵列之间。

10.一种像素阵列，其特征在于，所述其由多个像素单元所构成，每一像素单元包括：

一第一扫描线、一第二扫描线、一第一数据线以及一第二数据线，设置于一基板上；

一第一开关元件，其与所述第二扫描线以及所述第一数据线电连接；

一第二开关元件，其与所述第一扫描线以及所述第一开关元件电连接；

一第一像素电极，与所述第一、第二开关元件电连接；以及

一第二像素电极，与所述第二开关元件电连接

其中所述第一开关元件设置于所述第二扫描线的正上方，所述第二开关元件设置于所述第一扫描线的正上方；

所述像素阵列更包括：

一第三扫描线，设置于所述基板上；

一第三开关元件，其与所述第三扫描线以及所述第二数据线电连接；

一第四开关元件，其与所述第二扫描线以及所述第三开关元件电连接；

一第三像素电极，与所述第四开关元件电连接；以及

一第四像素电极，与所述第三、第四开关元件电连接，

其中所述第四开关元件设置于所述第二扫描线的正上方，所述第三开关元件设置于所述第三扫描线的正上方。

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