KR20180031882A - 발광 표시 장치 - Google Patents

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Abstract

본 개시는 발광 표시 장치에 관한 것으로, 일 실시예에 의한 발광 표시 장치는 기판, 상기 기판 위에 위치하는 반도체, 상기 반도체 위에 위치하는 게이트 전극, 상기 기판 및 상기 게이트 전극 위에 위치하는 층간 절연막, 상기 층간 절연막 위에 위치하고, 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극, 상기 층간 절연막에 형성되어 있는 제1 슬릿, 및 상기 층간 절연막 위에 위치하고, 상기 제1 슬릿과 중첩하는 제1 배선을 포함한다.

Description

발광 표시 장치{LIGHT EMITTING DIODE DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것이다.
발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 발광 표시 장치는 자발광 소자인 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 발광 다이오드를 구동하기 위한 복수의 박막 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다. 복수의 박막 트랜지스터는 기본적으로 스위칭 트랜지스터 및 구동 트랜지스터를 포함한다.
이러한 박막 트랜지스터는 게이트 전극, 반도체, 소스 전극 및 드레인 전극을 포함한다. 반도체로 입사되는 광의 일부를 반도체가 흡수할 수 있으며, 이로 인해 박막 트랜지스터의 특성이 변하는 문제점이 있다. 예를 들면, 반도체가 산화물 반도체 물질로 이루어진 경우 약 387nm보다 작은 단파장 영역의 가시광이 반도체에 흡수될 수 있으며, 이로 인해 문턱 전압 값이 낮아질 수 있다.
발광 다이오드에서 발생한 광은 대부분 상부면으로 발광하나, 일부 광은 측면으로 발광하여 발광 다이오드의 아래에 위치하는 박막 트랜지스터에 도달할 수 있다. 따라서, 박막 트랜지스터의 반도체로 광이 입사하여 박막 트랜지스터의 신뢰성이 낮아지는 문제점이 있다.
실시예들은 이러한 문제점을 해결하기 위한 것으로, 박막 트랜지스터의 반도체로 입사하는 광을 차단하여 신뢰성을 향상시킬 수 있는 발광 표시 장치를 제공하기 위한 것이다.
일 실시예에 의한 발광 표시 장치는 기판, 상기 기판 위에 위치하는 반도체, 상기 반도체 위에 위치하는 게이트 전극, 상기 기판 및 상기 게이트 전극 위에 위치하는 층간 절연막, 상기 층간 절연막 위에 위치하고, 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극, 상기 층간 절연막에 형성되어 있는 제1 슬릿, 및 상기 층간 절연막 위에 위치하고, 상기 제1 슬릿과 중첩하는 제1 배선을 포함한다.
상기 제1 배선은 상기 제1 슬릿을 통해 상기 기판과 접촉할 수 있다.
상기 제1 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하고, 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어질 수 있다.
상기 제1 배선은 공통 전압선일 수 있다.
상기 제1 배선은 상기 소스 전극에 연결될 수 있다.
상기 제1 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하고, 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어질 수 있다.
상기 제1 배선은 공통 전압선일 수 있다.
상기 제1 배선은 상기 소스 전극에 연결될 수 있다.
상기 제1 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않을 수 있다.
상기 제1 슬릿은 제1 방향으로 연장되어 있는 막대 형상을 가질 수 있다.
상기 제1 슬릿은 상기 제1 배선과 나란한 방향으로 연장될 수 있다.
상기 제1 슬릿은 상기 제1 배선과 나란한 방향으로 연장될 수 있다.
상기 드레인 전극은 섬형으로 이루어질 수 있다.
상기 반도체는 채널 영역, 및 상기 채널 영역의 양측에 위치하는 접촉 도핑 영역을 포함하고, 상기 채널 영역은 상기 드레인 전극에 의해 덮여 있을 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 층간 절연막에 형성되어 있는 제2 슬릿을 더 포함하고, 상기 드레인 전극은 상기 제2 슬릿과 중첩할 수 있다.
상기 드레인 전극은 상기 제2 슬릿을 통해 상기 기판과 접촉할 수 있다.
상기 제2 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않을 수 있다.
상기 제2 슬릿은 상기 제1 배선의 연장 방향과 교차하는 방향으로 연장될 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 드레인 전극에 연결되어 있는 제1 전극, 및 상기 드레인 전극과 상기 제1 전극 사이에 위치하는 보호막을 더 포함하고, 상기 보호막은 차광성 물질로 이루어질 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 제1 전극의 가장자리와 중첩하는 화소 정의막을 더 포함하고, 상기 화소 정의막은 차광성 물질로 이루어질 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 드레인 전극에 연결되어 있는 제1 전극, 및 상기 제1 전극의 가장자리와 중첩하는 화소 정의막을 더 포함하고, 상기 화소 정의막은 차광성 물질로 이루어질 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 기판과 상기 층간 절연막 사이에 위치하는 버퍼층을 더 포함하고, 상기 제1 슬릿은 상기 버퍼층 및 상기 층간 절연막에 형성될 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 기판과 상기 층간 절연막 사이에 위치하는 버퍼층을 더 포함하고, 상기 제1 배선은 상기 제1 슬릿을 통해 상기 버퍼층과 접촉할 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 층간 절연막에 형성되어 있는 제3 슬릿, 및 상기 층간 절연막 위에 위치하고, 상기 제3 슬릿과 중첩하는 제2 배선을 더 포함할 수 있다.
상기 제2 배선은 상기 제3 슬릿을 통해 상기 기판과 연결될 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 기판과 상기 층간 절연막 사이에 위치하는 버퍼층을 더 포함하고, 상기 제2 배선은 상기 제3 슬릿을 통해 상기 버퍼층과 접촉할 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 기판과 상기 게이트 전극 사이에 위치하는 게이트 절연막, 및 상기 게이트 절연막에 형성되어 있는 제4 슬릿을 더 포함하고, 상기 게이트 전극은 상기 제4 슬릿과 중첩할 수 있다.
상기 게이트 전극은 상기 제4 슬릿을 통해 상기 기판과 연결될 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 기판과 상기 게이트 절연막 사이에 위치하는 버퍼층을 더 포함하고, 상기 게이트 전극은 상기 제4 슬릿을 통해 상기 버퍼층과 접촉할 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 드레인 전극에 연결되어 있는 제1 전극을 더 포함하고, 상기 제1 전극은 상기 반도체를 대부분 덮을 수 있다.
상기 제1 전극은 상기 반도체, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극, 및 상기 제1 배선을 모두 덮을 수 있다.
일 실시예에 의한 발광 표시 장치는 기판, 상기 기판 위에 위치하는 반도체, 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극, 상기 반도체 위에 위치하는 게이트 전극, 상기 기판과 상기 게이트 전극 사이에 위치하는 게이트 절연막, 및 상기 게이트 절연막에 형성되어 있고, 상기 게이트 전극과 중첩하는 제1 슬릿을 포함한다.
상기 게이트 전극은 상기 제1 슬릿을 통해 상기 기판과 접촉할 수 있다.
상기 제1 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않을 수 있다.
상기 제1 슬릿은 제1 방향으로 연장되어 있는 막대 형상을 가질 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 기판과 상기 드레인 전극 사이에 위치하는 층간 절연막, 및 상기 층간 절연막에 형성되어 있는 제2 슬릿을 더 포함하고, 상기 드레인 전극은 상기 제2 슬릿과 중첩할 수 있다.
상기 드레인 전극은 상기 제2 슬릿을 통해 상기 기판과 접촉할 수 있다.
상기 제2 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않을 수 있다.
상기 제2 슬릿은 상기 제1 슬릿의 연장 방향과 교차하는 방향으로 연장되어 있는 막대 형상을 가질 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 기판과 상기 게이트 절연막 사이에 위치하는 버퍼층을 더 포함하고, 상기 게이트 전극은 상기 제1 슬릿을 통해 상기 버퍼층과 접촉할 수 있다.
실시예들에 따르면, 박막 트랜지스터의 반도체로 입사하는 광을 차단하여 신뢰성을 향상시킬 수 있다.
도 1은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 2는 도 1의 II-II선을 따라 자른 단면도이다.
도 3은 도 1의 III-III선을 따라 자른 단면도이다.
도 4는 보호막과 화소 정의막의 물질에 따른 투과율을 나타낸 그래프이다.
도 5 및 도 6은 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 7은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 8은 도 7의 VIII-VIII선을 따라 자른 단면도이다.
도 9는 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 10은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 11은 도 10의 XI-XI선을 따라 자른 단면도이다.
도 12는 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 13은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 14는 도 13의 XIV-XIV선을 따라 자른 단면도이다.
도 15는 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 16은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 17은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 18은 일 실시예에 의한 발광 표시 장치의 구성을 개략적으로 나타낸 도면이다.
도 19는 일 실시예에 의한 발광 표시 장치의 게이트 구동부에 포함되어 있는 박막 트랜지스터를 나타낸 배치도이다.
도 20은 도 19의 XX-XX선을 따라 자른 단면도이다.
도 21은 도 19의 XXI-XXI선을 따라 자른 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 의한 발광 표시 장치의 배치도이고, 도 2는 도 1의 II-II선을 따라 자른 단면도이며, 도 3은 도 1의 III-III선을 따라 자른 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110) 위에 버퍼층(120)이 위치한다.
기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판이나, 스테인리스 강 등으로 이루어진 금속성 기판일 수 있다.
버퍼층(120)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 기판(110)의 표면을 평탄화하는 역할을 한다. 버퍼층(120)은 기판(110) 위의 대부분의 영역에 형성될 수 있다. 버퍼층(120)은 경우에 따라 생략될 수 있다.
버퍼층(120) 위에는 반도체(135)가 위치한다. 반도체(135)는 다결정 반도체 물질 또는 산화물 반도체 물질로 이루어질 수 있다. 또한, 반도체(135)는 채널 영역(131), 채널 영역(131)의 양 옆에 위치하고 P형 불순물 또는 N형 불순물과 같은 불순물을 포함하는 접촉 도핑 영역(132, 133)을 포함한다. 접촉 도핑 영역(132, 133)은 소스 영역(132)과 드레인 영역(133)을 포함한다. 여기서, 불순물의 종류는 박막 트랜지스터의 종류에 따라 달라진다.
반도체(135) 및 버퍼층(120) 위에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
게이트 절연막(140) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)은 반도체(135)의 적어도 일부, 특히 채널 영역(131)과 중첩한다.
게이트 전극(154), 반도체(135) 및 버퍼층(120) 위에는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
층간 절연막(160)에는 반도체(135)의 적어도 일부와 중첩하는 접촉 구멍(162, 164)이 형성되어 있다. 접촉 구멍(162, 164)은 반도체(135)의 접촉 도핑 영역(132, 133)을 드러내고 있다.
층간 절연막(160) 위에는 소스 전극(173) 및 드레인 전극(175)이 위치한다. 소스 전극(173)은 접촉 구멍(162)을 통해 반도체(135)의 소스 영역(132)과 연결되어 있다. 드레인 전극(175)은 접촉 구멍(164)을 통해 반도체(135)의 드레인 영역(133)과 연결되어 있다. 드레인 전극(175)은 섬형(island shape)으로 이루어질 수 있다.
반도체(135)는 소스 전극(173) 및 드레인 전극(175)과 중첩한다. 이때, 반도체(135)의 채널 영역(131)은 대부분 드레인 전극(175)과 중첩할 수 있다. 도 1에서는 반도체(135)의 채널 영역(131)의 전체가 드레인 전극(175)에 의해 덮여 있다.
층간 절연막(160) 위에는 구동 전압선(172) 및 공통 전압선(741)이 더 위치한다. 구동 전압선(172) 및 공통 전압선(741)은 서로 나란한 방향으로 연장될 수 있으며, 서로 인접할 수 있다. 구동 전압선(172)에는 구동 전압(ELVDD)이 인가된다. 구동 전압선(172)은 소스 전극(173)과 연결되어 있으며, 소스 전극(173)에 구동 전압(ELVDD)을 전달한다. 공통 전압선(741)에는 공통 전압(ELVSS)이 인가된다.
버퍼층(120) 및 층간 절연막(160)에는 슬릿(1165, 1166, 1167)이 더 형성되어 있으며, 슬릿(1165, 1166, 1167)은 반도체(135), 게이트 전극(154)과 중첩하지 않는다. 슬릿(1165, 1166, 1167)은 기판(110)을 드러내고 있다.
슬릿(1165)은 공통 전압선(741)과 중첩한다. 공통 전압선(741)은 슬릿(1165)을 통해 기판(110)과 접촉하게 된다. 슬릿(1165)은 평면 상에서 막대 형상을 가질 수 있으며, 공통 전압선(741)과 대략 나란한 방향으로 연장될 수 있다. 예를 들면, 슬릿(1165)은 대략 세로 방향으로 연장될 수 있다. 슬릿(1165)은 평면 상에서 반도체(135)의 좌측에 위치하고 있으며, 반도체(135)의 좌측 가장자리와 인접하도록 위치할 수 있다. 공통 전압선(741)이 슬릿(1165) 내에 위치하고, 공통 전압선(741)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(1165) 내에 위치하는 공통 전압선(741)에 의해 반도체(135)의 좌측면으로 입사하는 광이 차단될 수 있다.
슬릿(1166, 1167)은 드레인 전극(175)과 중첩한다. 드레인 전극(175)은 슬릿(1166, 1167)을 통해 기판(110)과 접촉하게 된다. 슬릿(1166, 1167)은 평면 상에서 막대 형상을 가질 수 있으며, 공통 전압선(741)과 대략 수직한 방향으로 연장될 수 있다. 예를 들면, 슬릿(1166, 1167)은 대략 가로 방향으로 연장될 수 있다. 슬릿(1166)은 평면 상에서 반도체(135)의 하측에 위치하고 있으며, 반도체(135)의 하측 가장자리와 인접하도록 위치할 수 있다. 슬릿(1167)은 평면 상에서 반도체(135)의 상측에 위치하고 있으며, 한 번 꺾인 막대 형상으로 이루어질 수 있다. 이때, 슬릿(1167)의 대부분은 반도체(135)의 상측에 위치하고, 나머지 일부는 반도체(135)의 우측에 위치하고 있으며, 슬릿(1167)은 반도체(135)의 상측 가장자리 및 우측 가장자리와 인접하도록 위치할 수 있다. 드레인 전극(175)이 슬릿(1166, 1167) 내에 위치하고, 드레인 전극(175)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(1166, 1167) 내에 위치하는 드레인 전극(175)에 의해 반도체(135)의 상측면 및 하측면으로 입사하는 광이 차단될 수 있다.
이처럼, 슬릿(1165, 1166, 1167) 내에 위치하는 불투명한 금속 물질로 이루어진 공통 전압선(741) 및 드레인 전극(175)에 의해 반도체(135)의 측면으로 입사하는 광이 차단될 수 있다. 나아가 반도체(135)의 상부면은 소스 전극(173) 및 드레인 전극(175)에 의해 대부분 덮여 있으므로, 반도체(135)의 상부면으로 입사하는 광도 차단될 수 있다. 본 실시예에서는 별도의 광 차단 물질층을 추가하지 않고도, 공통 전압선(741), 드레인 전극(175) 등을 이용하여 반도체(135)의 상부면 및 측면으로 입사하는 광을 차단할 수 있다.
공통 전압선(741) 및 드레인 전극(175)에는 소정의 전압이 인가되므로, 슬릿(1165, 1166, 1167)에 의해 다른 금속층이 노출될 경우 공통 전압선(741) 또는 드레인 전극(175)과 단락될 수 있다. 따라서, 슬릿(1165, 1166, 1167) 아래에는 다른 금속층이 위치하지 않도록 하는 것이 바람직하다. 즉, 공통 전압선(741) 및 드레인 전극(175)은 슬릿(1165, 1166, 1167)을 통해 기판(110), 버퍼층(120), 층간 절연막(160) 등과는 접촉하고, 게이트 전극(154) 등과는 접촉하지 않도록 배치하는 것이 바람직하다.
반도체(135), 게이트 전극(154), 소스 전극(173) 및 드레인 전극(175)이 하나의 박막 트랜지스터를 구성한다. 박막 트랜지스터의 구성은 전술한 예에 한정되지 않고, 당해 기술 분야의 전문가가 용이하게 실시할 수 있는 공지된 구성으로 다양하게 변경 가능하다.
소스 전극(173), 드레인 전극(175), 공통 전압선(741), 구동 전압선(172), 및 층간 절연막(160) 위에는 보호막(180)이 위치한다. 보호막(180)은 그 위에 형성될 유기 발광 다이오드(OLED)의 발광 효율을 높이기 위해 단차를 없애고 평탄화시키는 역할을 한다. 또한, 보호막(180)에는 드레인 전극(175)의 적어도 일부와 중첩하는 접촉 구멍(182)이 형성되어 있다.
보호막(180)은 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenes resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 등으로 이루어질 수 있다.
보호막(180) 위에는 제1 전극(191)이 위치한다. 제1 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide), 산화 아연(ZnO), 인듐 산화물(In2O3, Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 제1 전극(191)은 보호막(180)에 형성되어 있는 접촉 구멍(182)을 통해서 박막 트랜지스터의 드레인 전극(175)과 전기적으로 연결되어 유기 발광 다이오드(OLED)의 애노드 전극이 된다.
도시는 생략하였으나, 제1 전극(191)은 투명한 도전 물질을 포함하는 제1 투명 전극과 제2 투명 전극, 제1 투명 전극과 제2 투명 전극 사이에 위치하며 제2 전극(270)과 함께 미세 공진 구조(microcavity)를 형성하기 위한 반투과층을 포함할 수 있다. 즉, 제1 전극(191)은 투명한 도전 물질로 이루어진 층과 반사성 금속으로 이루어진 층을 포함하는 다중층으로 이루어질 수도 있다.
보호막(180) 위와 제1 전극(191)의 가장자리부 위에는 화소 정의막(350)이 위치한다. 화소 정의막(350)은 제1 전극(191)을 덮지 않는 화소 개구부(351)를 가진다. 화소 정의막(350)은 제1 전극(191)의 가장자리를 둘러싸고 있다. 화소 정의막(350)은 폴리아크릴계(polyacrylics) 또는 폴리이미드계(polyimides) 등의 수지 또는 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(350)의 화소 개구부(351)에는 유기 발광층(370)이 형성되어 있다. 유기 발광층(370)은 발광층, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수 층으로 형성된다. 유기 발광층(370)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 제1 전극(191) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
유기 발광층(370)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(370)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
화소 정의막(350) 및 유기 발광층(370) 위에는 제2 전극(270)이 위치한다. 제2 전극(270)은 공통 전압선(741)과 연결되어 공통 전압을 인가 받을 수 있다. 제2 전극(270)은 인듐-주석 산화물(ITO), 인듐-아연 산화물(IZO), 산화 아연(ZnO), 인듐 산화물(In2O3) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 제2 전극(270)은 유기 발광 다이오드(OLED)의 캐소드 전극이 된다. 제1 전극(191), 유기 발광층(370) 및 제2 전극(270)은 유기 발광 다이오드(OLED)를 이룬다.
유기 발광층(370)은 무기 물질로 이루어진 발광층으로 대체될 수 있다. 이때, 유기 발광 다이오드(OLED)를 대신하여 다른 발광 소자가 이용될 수 있다. 예를 들면, 양자 발광 다이오드(QLED) 등으로 대체될 수 있다.
유기 발광 다이오드(OLED)로부터 나온 광은 대부분 상부면으로 발광하게 되고, 일부는 측면으로 발광하게 된다. 유기 발광 다이오드(OLED)의 측면으로 나온 광은 인접한 다른 화소의 박막 트랜지스터로 향할 수 있다. 본 실시예에서는 반도체(135)의 측면을 둘러싸도록 슬릿(1165, 1166, 1167)이 위치하고 있고, 슬릿(1165, 1166, 1167)과 중첩하도록 공통 전압선(741), 드레인 전극(175)이 위치하고 있어 박막 트랜지스터로 향하는 광이 반도체(135)에 이르는 것을 방지할 수 있다. 따라서, 반도체(135)의 특성이 변하는 것을 방지할 수 있고, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 실시예에서 보호막과 화소 정의막은 투명한 물질로 이루어질 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 다른 실시예에 의한 발광 표시 장치에서는 보호막이나 화소 정의막이 차광성 물질로 이루어질 수도 있다. 보호막 및/또는 화소 정의막이 차광성 물질로 이루어진 경우에 대해 도 4를 참조하여 설명한다.
도 4는 보호막과 화소 정의막의 물질에 따른 투과율을 나타낸 그래프이다.
도 4에 도시된 바와 같이, 보호막과 화소 정의막이 모두 투명한 물질로 이루어진 경우(이하에서 '기준'이라고 함)(Ref.)에서 투과율이 가장 높게 나타난다. 즉, 기준(Ref.)에서는 보호막과 화소 정의막을 통과하여 박막 트랜지스터에 이르는 광량이 가장 많다고 볼 수 있다.
보호막은 투명한 물질로 이루어지고, 화소 정의막은 불투명한 물질로 이루어진 경우(이하에서 'A케이스'라고 함)(Black PI(PDL))에는 기준(Ref.)보다 낮은 투과율을 나타내고 있다. 즉, A케이스(Black PI(PDL))에서는 보호막과 화소 정의막을 통과하여 박막 트랜지스터에 이르는 광량이 기준(Ref.)에 비해 낮다고 볼 수 있다.
보호막은 불투명한 물질로 이루어지고, 화소 정의막은 투명한 물질로 이루어진 경우(이하에서 'B케이스'라고 함)(Black PI(VIA))에는 기준(Ref.) 및 A케이스(Black PI(PDL))에서보다 낮은 투과율을 나타내고 있다. 즉, B케이스(Black PI(VIA))에서는 보호막과 화소 정의막을 통과하여 박막 트랜지스터에 이르는 광량이 기준(Ref.) 및 A케이스(Black PI(PDL))에 비해 낮다고 볼 수 있다.
보호막과 화소 정의막이 모두 불투명한 물질로 이루어진 경우(이하에서 'C케이스'라고 함)(Black PI(VIA, PDL))에는 가장 낮은 투과율을 나타내고 있다. 즉, C케이스(Black PI(VIA, PDL))에서는 보호막과 화소 정의막을 통과하여 박막 트랜지스터에 이르는 광량이 가장 낮다고 볼 수 있다.
상기에서 살펴본 바와 같이, 보호막 및/또는 화소 정의막이 차광성 물질을 포함하도록 함으로써, 박막 트랜지스터에 입사하는 광량을 줄여 반도체의 특성 변화를 방지할 수 있고, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
다음으로, 도 5 및 도 6을 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 5 및 도 6에 도시된 일 실시예에 의한 발광 표시 장치는 도 1 내지 도 3에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 공통 전압선 및 드레인 전극이 기판과 접촉하지 않는다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 5 및 도 6은 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 5 및 도 6에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110), 기판(110) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 전극(154), 기판(110) 및 게이트 전극(154) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(173) 및 드레인 전극(175)을 포함한다.
층간 절연막(160)에는 슬릿(2165, 2166, 2167)이 형성되어 있으며, 슬릿(2165, 2166, 2167)은 반도체(135), 게이트 전극(154)과 중첩하지 않는다. 기판(110)과 반도체(135) 사이에는 버퍼층(120)이 더 위치하고 있으며, 슬릿(2165, 2166, 2167)은 버퍼층(120)을 드러내고 있다. 앞선 실시예에서는 버퍼층에도 슬릿이 형성되어 있으나, 본 실시예에서는 버퍼층에는 슬릿이 형성되지 않는다.
슬릿(2165)은 공통 전압선(741)과 중첩한다. 공통 전압선(741)은 슬릿(2165)을 통해 버퍼층(120)과 접촉하게 되며, 기판(110)과는 접촉하지 않을 수 있다. 슬릿(2165)은 평면 상에서 막대 형상을 가질 수 있으며, 공통 전압선(741)과 대략 나란한 방향으로 연장될 수 있다. 예를 들면, 슬릿(2165)은 대략 세로 방향으로 연장될 수 있다. 슬릿(2165)은 평면 상에서 반도체(135)의 좌측에 위치하고 있으며, 반도체(135)의 좌측 가장자리와 인접하도록 위치할 수 있다. 공통 전압선(741)이 슬릿(2165) 내에 위치하고, 공통 전압선(741)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(2165) 내에 위치하는 공통 전압선(741)에 의해 반도체(135)의 좌측면으로 입사하는 광이 차단될 수 있다.
슬릿(2166, 2167)은 드레인 전극(175)과 중첩한다. 드레인 전극(175)은 슬릿(2166, 2167)을 통해 버퍼층(120)과 접촉하게 되며, 기판(110)과는 접촉하지 않을 수 있다. 슬릿(2166, 2167)은 평면 상에서 막대 형상을 가질 수 있으며, 공통 전압선(741)과 대략 수직한 방향으로 연장될 수 있다. 예를 들면, 슬릿(2166, 2167)은 대략 가로 방향으로 연장될 수 있다. 슬릿(2166)은 평면 상에서 반도체(135)의 하측에 위치하고 있으며, 반도체(135)의 하측 가장자리와 인접하도록 위치할 수 있다. 슬릿(2167)은 평면 상에서 반도체(135)의 상측에 위치하고 있으며, 한 번 꺾인 막대 형상으로 이루어질 수 있다. 이때, 슬릿(2167)의 대부분은 반도체(135)의 상측에 위치하고, 나머지 일부는 반도체(135)의 우측에 위치하고 있으며, 슬릿(2167)은 반도체(135)의 상측 가장자리 및 우측 가장자리와 인접하도록 위치할 수 있다. 드레인 전극(175)이 슬릿(2166, 2167) 내에 위치하고, 드레인 전극(175)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(2166, 2167) 내에 위치하는 드레인 전극(175)에 의해 반도체(135)의 상측면 및 하측면으로 입사하는 광이 차단될 수 있다.
이처럼, 슬릿(2165, 2166, 2167) 내에 위치하는 불투명한 금속 물질로 이루어진 공통 전압선(741) 및 드레인 전극(175)에 의해 반도체(135)의 측면으로 입사하는 광이 차단될 수 있다.
공통 전압선(741) 및 드레인 전극(175)에는 소정의 전압이 인가되므로, 슬릿(2165, 2166, 2167)에 의해 다른 금속층이 노출될 경우 공통 전압선(741) 및 드레인 전극(175)과 단락될 수 있다. 따라서, 슬릿(2165, 2166, 2167) 아래에는 다른 금속층이 위치하지 않도록 하는 것이 바람직하다.
다음으로, 도 7 및 도 8을 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 7 및 도 8에 도시된 일 실시예에 의한 발광 표시 장치는 도 1 내지 도 3에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 구동 전압선 및 소스 전극이 기판과 접촉한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 7은 일 실시예에 의한 발광 표시 장치의 배치도이고, 도 8은 도 7의 VIII-VIII선을 따라 자른 단면도이다.
도 7 및 도 8에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110), 기판(110) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 전극(154), 기판(110) 및 게이트 전극(154) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(173) 및 드레인 전극(175)을 포함한다.
층간 절연막(160)에는 슬릿(3165, 3166, 3167, 3168)이 형성되어 있으며, 슬릿(3165, 3166, 3167, 3168)은 반도체(135), 게이트 전극(154)과 중첩하지 않는다. 슬릿(3165, 3166, 3167, 3168)은 기판(110)을 드러내고 있다.
슬릿(3165)은 공통 전압선(741)과 중첩한다. 공통 전압선(741)은 슬릿(3165)을 통해 기판(110)과 접촉하게 된다.
슬릿(3166, 3167)은 드레인 전극(175)과 중첩한다. 드레인 전극(175)은 슬릿(3166, 3167)을 통해 기판(110)과 접촉하게 된다.
슬릿(3168)은 구동 전압선(172) 및 소스 전극(173)과 중첩한다. 구동 전압선(172) 및 소스 전극(173)은 슬릿(3168)을 통해 기판(110)과 접촉하게 된다. 슬릿(3168)은 평면 상에서 막대 형상을 가질 수 있으며, 구동 전압선(172)과 대략 나란한 방향으로 연장될 수 있다. 예를 들면, 슬릿(3168)은 대략 세로 방향으로 연장될 수 있다. 슬릿(3168)은 평면 상에서 반도체(135)의 좌측에 위치하고 있으며, 반도체(135)의 좌측 가장자리와 인접하도록 위치할 수 있다. 구동 전압선(172)이 슬릿(3168) 내에 위치하고, 구동 전압선(172)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(3168) 내에 위치하는 구동 전압선(172)에 의해 반도체(135)의 좌측면으로 입사하는 광이 차단될 수 있다.
이처럼 슬릿(3165, 3166, 3167, 3168) 내에 위치하는 불투명한 금속 물질로 이루어진 공통 전압선(741), 드레인 전극(175), 및 구동 전압선(172)에 의해 반도체(135)의 측면으로 입사하는 광이 차단될 수 있다. 나아가 반도체(135)의 상부면은 소스 전극(173) 및 드레인 전극(175)에 의해 대부분 덮여 있으므로, 반도체(135)의 상부면으로 입사하는 광도 차단될 수 있다. 본 실시예에서는 별도의 광 차단 물질층을 추가하지 않고도, 공통 전압선(741), 드레인 전극(175), 구동 전압선(172), 소스 전극(173) 등을 이용하여 반도체(135)의 상부면 및 측면으로 입사하는 광을 차단할 수 있다.
공통 전압선(741), 드레인 전극(175), 구동 전압선(172), 소스 전극(173)에는 소정의 전압이 인가되므로, 슬릿(3165, 3166, 3167, 3168)에 의해 다른 금속층이 노출될 경우 공통 전압선(741), 드레인 전극(175), 구동 전압선(172), 소스 전극(173)과 단락될 수 있다. 따라서, 슬릿(3165, 3166, 3167, 3168) 아래에는 다른 금속층이 위치하지 않도록 하는 것이 바람직하다.
다음으로, 도 9를 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 9에 도시된 일 실시예에 의한 발광 표시 장치는 도 7 및 도 8에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 공통 전압선, 드레인 전극, 구동 전압선, 및 소스 전극이 기판과 접촉하지 않는다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 9는 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 9에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110), 기판(110) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 전극(154), 기판(110) 및 게이트 전극(154) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(173) 및 드레인 전극(175)을 포함한다.
층간 절연막(160)에는 슬릿(4165, 4168)이 형성되어 있으며, 슬릿(4165, 4168)은 반도체(135), 게이트 전극(154)과 중첩하지 않는다. 기판(110)과 반도체(135) 사이에는 버퍼층(120)이 더 위치하고 있으며, 슬릿(4165, 4168)은 버퍼층(120)을 드러내고 있다. 앞선 실시예에서는 버퍼층에도 슬릿이 형성되어 있으나, 본 실시예에서는 버퍼층에는 슬릿이 형성되지 않는다.
슬릿(4165)은 공통 전압선(741)과 중첩한다. 공통 전압선(741)은 슬릿(4165)을 통해 버퍼층(120)과 접촉하게 되며, 기판(110)과는 접촉하지 않을 수 있다.
슬릿(4168)은 구동 전압선(172) 및 소스 전극(173)과 중첩한다. 구동 전압선(172) 및 소스 전극(173)은 슬릿(4168)을 통해 버퍼층(120)과 접촉하게 되며, 기판(110)과는 접촉하지 않을 수 있다.
마찬가지로 도시는 생략하였으나, 드레인 전극(175)도 슬릿을 통해 버퍼층(120)과 접촉할 수 있으며, 기판(110)과는 접촉하지 않을 수 있다.
다음으로, 도 10 및 도 11을 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 10 및 도 11에 도시된 일 실시예에 의한 발광 표시 장치는 도 1 내지 도 3에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 게이트 전극이 기판과 접촉한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 10은 일 실시예에 의한 발광 표시 장치의 배치도이고, 도 11은 도 10의 XI-XI선을 따라 자른 단면도이다.
도 10 및 도 11에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110), 기판(110) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(154), 기판(110) 및 게이트 전극(154) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(173) 및 드레인 전극(175)을 포함한다.
버퍼층(120) 및 층간 절연막(160)에는 슬릿(5166, 5167)이 형성되어 있고, 버퍼층(120) 및 게이트 절연막(140)에는 슬릿(5168)이 형성되어 있다. 슬릿(5166, 5167, 5168)은 반도체(135)와 중첩하지 않는다. 슬릿(5166, 5167, 5168)은 기판(110)을 드러내고 있다.
슬릿(5166, 5167)은 드레인 전극(175)과 중첩하고, 게이트 전극(154)과는 중첩하지 않는다. 드레인 전극(175)은 슬릿(5166, 5167)을 통해 기판(110)과 접촉하게 된다.
슬릿(5168)은 게이트 전극(154)과 중첩한다. 게이트 전극(154)은 슬릿(5168)을 통해 기판(110)과 접촉하게 된다. 슬릿(5168)은 평면 상에서 막대 형상을 가질 수 있으며, 구동 전압선(172)과 대략 나란한 방향으로 연장될 수 있다. 예를 들면, 슬릿(5168)은 대략 세로 방향으로 연장될 수 있다. 슬릿(5168)은 평면 상에서 반도체(135)의 우측에 위치하고 있으며, 반도체(135)의 우측 가장자리와 인접하도록 위치할 수 있다. 게이트 전극(154)이 슬릿(5168) 내에 위치하고, 게이트 전극(154)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(5168) 내에 위치하는 게이트 전극(154)에 의해 반도체(135)의 우측면으로 입사하는 광이 차단될 수 있다.
이처럼 슬릿(5166, 5167, 5168) 내에 위치하는 불투명한 금속 물질로 이루어진 드레인 전극(175) 및 게이트 전극(154)에 의해 반도체(135)의 측면으로 입사하는 광이 차단될 수 있다. 나아가 반도체(135)의 상부면은 소스 전극(173) 및 드레인 전극(175)에 의해 대부분 덮여 있으므로, 반도체(135)의 상부면으로 입사하는 광도 차단될 수 있다. 본 실시예에서는 별도의 광 차단 물질층을 추가하지 않고도, 드레인 전극(175), 게이트 전극(154), 소스 전극(173) 등을 이용하여 반도체(135)의 상부면 및 측면으로 입사하는 광을 차단할 수 있다.
드레인 전극(175), 게이트 전극(154)에는 소정의 전압이 인가되므로, 슬릿(5166, 5167, 5168)에 의해 다른 금속층이 노출될 경우 드레인 전극(175), 게이트 전극(154)과 단락될 수 있다. 따라서, 슬릿(5166, 5167, 5168) 아래에는 다른 금속층이 위치하지 않도록 하는 것이 바람직하다.
다음으로, 도 12를 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 12에 도시된 일 실시예에 의한 발광 표시 장치는 도 10 및 도 11에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 드레인 전극 및 게이트 전극이 기판과 접촉하지 않는다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 12는 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 12에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110), 기판(110) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(154), 기판(110) 및 게이트 전극(154) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(173) 및 드레인 전극(175)을 포함한다.
게이트 절연막(140)에는 슬릿(6168)이 형성되어 있으며, 슬릿(6168)은 반도체(135)와 중첩하지 않는다. 기판(110)과 반도체(135) 사이에는 버퍼층(120)이 더 위치하고 있으며, 슬릿(6168)은 버퍼층(120)을 드러내고 있다. 앞선 실시예에서는 버퍼층에도 슬릿이 형성되어 있으나, 본 실시예에서는 버퍼층에는 슬릿이 형성되지 않는다.
슬릿(6168)은 게이트 전극(154)과 중첩한다. 게이트 전극(154)은 슬릿(6168)을 통해 버퍼층(120)과 접촉하게 되며, 기판(110)과는 접촉하지 않을 수 있다.
마찬가지로 도시는 생략하였으나, 드레인 전극(175)도 슬릿을 통해 버퍼층(120)과 접촉할 수 있으며, 기판(110)과는 접촉하지 않을 수 있다.
다음으로, 도 13 및 도 14를 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 13 및 도 14에 도시된 일 실시예에 의한 발광 표시 장치는 도 10 및 도 11에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 공통 전압선이 기판과 접촉한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 13은 일 실시예에 의한 발광 표시 장치의 배치도이고, 도 14는 도 13의 XIV-XIV선을 따라 자른 단면도이다.
도 13 및 도 14에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110), 기판(110) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(154), 기판(110) 및 게이트 전극(154) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(173) 및 드레인 전극(175)을 포함한다.
버퍼층(120) 및 층간 절연막(160)에는 슬릿(7165, 7166, 7167)이 형성되어 있고, 버퍼층(120) 및 게이트 절연막(140)에는 슬릿(7168)이 형성되어 있다. 슬릿(7165, 7166, 7167, 7168)은 반도체(135)와 중첩하지 않는다. 슬릿(7165, 7166, 7167, 7168)은 기판(110)을 드러내고 있다.
슬릿(7165)은 공통 전압선(741)과 중첩한다. 공통 전압선(741)은 슬릿(7165)을 통해 기판(110)과 접촉하게 된다.
슬릿(7166, 7167)은 드레인 전극(175)과 중첩한다. 드레인 전극(175)은 슬릿(7166, 7167)을 통해 기판(110)과 접촉하게 된다.
슬릿(7168)은 게이트 전극(154)과 중첩한다. 게이트 전극(154)은 슬릿(7168)을 통해 기판(110)과 접촉하게 된다.
이처럼 슬릿(7165, 7166, 7167, 7168) 내에 위치하는 불투명한 금속 물질로 이루어진 공통 전압선(741), 드레인 전극(175), 및 게이트 전극(154)에 의해 반도체(135)의 측면으로 입사하는 광이 차단될 수 있다. 나아가 반도체(135)의 상부면은 소스 전극(173) 및 드레인 전극(175)에 의해 대부분 덮여 있으므로, 반도체(135)의 상부면으로 입사하는 광도 차단될 수 있다. 본 실시예에서는 별도의 광 차단 물질층을 추가하지 않고도, 공통 전압선(741), 드레인 전극(175), 게이트 전극(154), 소스 전극(173) 등을 이용하여 반도체(135)의 상부면 및 측면으로 입사하는 광을 차단할 수 있다.
공통 전압선(741), 드레인 전극(175), 게이트 전극(154)에는 소정의 전압이 인가되므로, 슬릿(7165, 7166, 7167, 7168)에 의해 다른 금속층이 노출될 경우 공통 전압선(741), 드레인 전극(175), 게이트 전극(154)과 단락될 수 있다. 따라서, 슬릿(7165, 7166, 7167, 7168) 아래에는 다른 금속층이 위치하지 않도록 하는 것이 바람직하다.
다음으로, 도 15를 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 15에 도시된 일 실시예에 의한 발광 표시 장치는 도 13 및 도 14에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 공통 전압선, 드레인 전극, 및 게이트 전극이 기판과 접촉하지 않는다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 15는 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 15에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(110), 기판(110) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(154), 기판(110) 및 게이트 전극(154) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(173) 및 드레인 전극(175)을 포함한다.
층간 절연막(160)에는 슬릿(8165)이 형성되어 있고, 게이트 절연막(140)에는 슬릿(8168)이 형성되어 있다. 슬릿(8165, 8168)은 반도체(135)와 중첩하지 않는다. 기판(110)과 반도체(135) 사이에는 버퍼층(120)이 더 위치하고 있으며, 슬릿(8165, 8168)은 버퍼층(120)을 드러내고 있다. 앞선 실시예에서는 버퍼층에도 슬릿이 형성되어 있으나, 본 실시예에서는 버퍼층에는 슬릿이 형성되지 않는다.
슬릿(8165)은 공통 전압선(741)과 중첩한다. 공통 전압선(741)은 슬릿(8165)을 통해 버퍼층(120)과 접촉하게 되며, 기판(110)과는 접촉하지 않을 수 있다.
슬릿(8168)은 게이트 전극(154)과 중첩한다. 게이트 전극(154)은 슬릿(8168)을 통해 버퍼층(120)과 접촉하게 되며, 기판(110)과는 접촉하지 않을 수 있다.
마찬가지로 도시는 생략하였으나, 드레인 전극(175)도 슬릿을 통해 버퍼층(120)과 접촉할 수 있으며, 기판(110)과는 접촉하지 않을 수 있다.
다음으로, 도 16을 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 16은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 16에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(도시하지 않음), 기판 위에 위치하는 제1 박막 트랜지스터(Ta), 제2 박막 트랜지스터(Tb), 및 제3 박막 트랜지스터(Tc), 제1 전극(191)을 포함한다. 또한, 일 실시예에 의한 발광 표시 장치는 공통 전압선(741), 구동 전압선(172), 데이터선(171), 및 센싱선(176)을 더 포함할 수 있다.
제1 박막 트랜지스터(Ta)는 제1 게이트 전극(1154a), 제1 반도체(1135a), 제1 소스 전극(1173a), 및 제1 드레인 전극(1175a)을 포함한다. 제1 소스 전극(1173a)은 구동 전압선(172)에 연결되어 있다. 제1 반도체(1135a)는 제1 게이트 전극(1154a)과 중첩하고 있다. 제1 반도체(1135a)의 일부 영역은 제1 소스 전극(1173a)과 연결되어 있고, 제1 반도체(1135a)의 다른 일부 영역은 제1 드레인 전극(1175a)과 연결되어 있다. 제1 박막 트랜지스터(Ta)는 구동 박막 트랜지스터일 수 있다.
제2 박막 트랜지스터(Tb)는 제2 게이트 전극(1154b), 제2 반도체(1135b), 제2 소스 전극(1173b), 및 제2 드레인 전극(1175b)을 포함한다. 제2 소스 전극(1173b)은 데이터선(171)에 연결되어 있다. 제2 반도체(1135b)는 제2 게이트 전극(1154b)과 중첩하고 있다. 제2 반도체(1135b)의 일부 영역은 제2 소스 전극(1173b)과 연결되어 있고, 제2 반도체(1135b)의 다른 일부 영역은 제2 드레인 전극(1175b)과 연결되어 있다. 제2 드레인 전극(1175b)은 제1 게이트 전극(1154a)과 연결되어 있다. 제2 박막 트랜지스터(Tb)는 스위칭 박막 트랜지스터일 수 있다.
제3 박막 트랜지스터(Tc)는 제3 게이트 전극(1154c), 제3 반도체(1135c), 제3 소스 전극(1173c), 및 제3 드레인 전극(1175c)을 포함한다. 제3 소스 전극(1173c)은 센싱선(176)에 연결되어 있다. 제3 반도체(1135c)는 제3 게이트 전극(1154c)과 중첩하고 있다. 제3 반도체(1135c)의 일부 영역은 제3 소스 전극(1173c)과 연결되어 있고, 제3 반도체(1135c)의 다른 일부 영역은 제3 드레인 전극(1175c)과 연결되어 있다. 제3 드레인 전극(1175c)은 제1 드레인 전극(1175a)과 연결되어 있다. 제3 박막 트랜지스터(Tc)는 센싱 스위칭 박막 트랜지스터일 수 있다.
제1 전극(191)은 대략 사각형으로 이루어지고, 제1 박막 트랜지스터(Ta), 제2 박막 트랜지스터(Tb), 및 제3 박막 트랜지스터(Tc) 모두와 중첩한다. 특히, 제1 전극(191)은 제1 반도체(1135a), 제2 반도체(1135b), 및 제3 반도체(1135c)의 대부분의 영역과 중첩한다. 제1 전극(191)은 반사성 금속 물질을 포함할 수 있다. 따라서, 제1 전극(191)은 제1 반도체(1135a), 제2 반도체(1135b), 및 제3 반도체(1135c)의 대부분의 영역을 덮음으로써, 제1 반도체(1135a), 제2 반도체(1135b), 및 제3 반도체(1135c)의 상부면으로 입사되는 광을 차단할 수 있다.
다음으로, 도 17을 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 17에 도시된 일 실시예에 의한 발광 표시 장치는 도 16에 도시된 일 실시예에 의한 발광 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 공통 전압선, 구동 전압선, 제1 게이트 전극과 중첩하는 슬릿이 더 형성된다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 17은 일 실시예에 의한 발광 표시 장치의 배치도이다.
도 17에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 기판(도시하지 않음), 기판 위에 위치하는 제1 박막 트랜지스터(Ta), 제2 박막 트랜지스터(Tb), 및 제3 박막 트랜지스터(Tc), 제1 전극(191)을 포함한다. 또한, 일 실시예에 의한 발광 표시 장치는 공통 전압선(741), 구동 전압선(172), 데이터선(171), 및 센싱선(176)을 더 포함할 수 있다.
기판과 공통 전압선(741) 사이, 및 기판과 구동 전압선(172) 사이에는 층간 절연막(도시하지 않음)이 위치할 수 있다. 층간 절연막에는 슬릿(9165, 9168)이 형성되어 있다. 기판과 제1 게이트 전극(1154a) 사이에는 게이트 절연막(도시하지 않음)이 위치할 수 있다. 게이트 절연막에는 슬릿(9167)이 형성되어 있다.
슬릿(9165)은 공통 전압선(741)과 중첩한다. 공통 전압선(741)은 슬릿(9165)을 통해 기판과 접촉하게 된다.
슬릿(9168)은 구동 전압선(172)과 중첩한다. 구동 전압선(172)은 슬릿(9168)을 통해 기판과 접촉하게 된다.
슬릿(9167)은 제1 게이트 전극(1154a)과 중첩한다. 제1 게이트 전극(1154a)은 슬릿(9167)을 통해 기판과 접촉하게 된다.
앞서 다른 실시예에서 설명한 바와 같이, 층간 절연막 및 게이트 절연막 아래에는 버퍼층이 더 위치할 수 있다. 슬릿(9165, 9167, 9168)은 버퍼층에도 형성될 수 있다. 또한, 슬릿(9165, 9167, 9168)은 버퍼층에는 형성되지 않고, 층간 절연막 및 게이트 절연막에만 형성될 수도 있다. 이 경우 공통 전압선(741), 구동 전압선(172), 및 제1 게이트 전극(1154a)은 기판과 접촉하지 않고, 대신 버퍼층과 접촉하게 된다.
다음으로, 도 18 내지 도 21을 참조하여 일 실시예에 의한 발광 표시 장치에 대해 설명하면 다음과 같다.
도 18은 일 실시예에 의한 발광 표시 장치의 구성을 개략적으로 나타낸 도면이고, 도 19는 일 실시예에 의한 발광 표시 장치의 게이트 구동부에 포함되어 있는 박막 트랜지스터를 나타낸 배치도이며, 도 20은 도 19의 XX-XX선을 따라 자른 단면도이고, 도 21은 도 19의 XXI-XXI선을 따라 자른 단면도이다.
도 18에 도시된 바와 같이, 일 실시예의 발광 표시 장치는 표시 패널(300), 데이터 구동부(460), 게이트 구동부(500), 신호 제어부(600) 등을 포함한다.
표시 패널(300)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 주변 영역(PA)에는 게이트선(G1-Gn)에 게이트 전압을 인가하는 게이트 구동부(500) 등이 배치된다.
표시 영역(DA)의 데이터선(D1-Dm)은 데이터 구동부(460)로부터 데이터 전압을 인가받을 수 있다. 이때, 데이터 구동부(460)는 표시 패널(300)에 부착된 가요성 인쇄회로기판(flexible printed circuit board, FPCB)(450) 위에 형성된 집적 회로(IC) 형태일 수 있다.
게이트 구동부(500) 및 데이터 구동부(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄회로기판(450) 외측에는 인쇄회로기판(400)이 위치하여 신호 제어부(600)로부터의 신호를 데이터 구동부(460) 및 게이트 구동부(500)로 전달할 수 있다.
복수의 신호선들(SL)을 통해 신호 제어부(600)에서 게이트 구동부(500)로 제공되는 신호는 수직 개시 신호, 클록 신호 등의 신호 및 특정 레벨의 저전압을 제공하는 신호를 포함할 수 있다.
표시 영역(DA)에는 복수의 화소들(PX)이 배치되어 있고, 다수의 게이트선(G1-Gn)과 다수의 데이터선(D1-Dm)이 서로 절연되게 교차되어 있을 수 있다.
데이터선(D1-Dm)은 데이터 구동부(460)로부터 데이터 전압을 인가 받으며, 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.
데이터 구동부(460)는 표시 패널(300)의 상측 또는 하측에 위치하여 세로 방향으로 연장된 데이터선(D1-Dm)과 연결될 수 있다.
게이트 구동부(500)는 수직 개시 신호, 클록 신호 및 게이트 오프 전압에 준하는 저전압을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 인가한다.
게이트 구동부(500)는 이들 신호를 이용하여 게이트 전압을 생성 및 출력하는 복수의 스테이지를 포함할 수 있으며, 각 스테이지는 복수의 박막 트랜지스터를 포함할 수 있다. 게이트 구동부(500)는 표시 패널(300)의 주변 영역(PA)에 집적되어 있을 수 있다.
도 19 내지 도 21에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치의 게이트 구동부는 박막 트랜지스터(TR) 및 축전기(CAP)를 포함할 수 있다.
하나의 게이트 구동부 내에는 복수의 박막 트랜지스터(TR)가 배치될 수 있다. 복수의 박막 트랜지스터(TR)는 매트릭스 형태로 배치될 수 있다.
축전기(CAP)는 복수의 박막 트랜지스터들(TR)의 단부에 배치될 수 있다. 본 실시예에서는, 축전기(CAP)가 복수의 박막 트랜지스터(TR)의 우측 단부에 배치되어 있다. 도시는 생략하였으나, 축전기(CAP)의 우측에는 표시 패널(300)의 표시 영역(DA)이 배치될 수 있다. 즉, 축전기(CAP)는 복수의 박막 트랜지스터(TR)와 표시 영역(DA) 사이에 배치될 수 있다. 다만, 축전기(CAP)의 위치는 이에 한정되지 않고, 축전기(CAP)는 복수의 박막 트랜지스터들(TR)의 좌측 단부에 배치될 수 있다. 이에 의해, 축전기(CAP)와 표시 영역(DA) 사이에 복수의 박막 트랜지스터들(TR)이 배치될 수도 있다.
박막 트랜지스터(TR)는 하부 게이트 전극(2124), 반도체(2135), 상부 게이트 전극(2154), 소스 전극(2173), 및 드레인 전극(2175)을 포함한다.
기판(110) 위에는 하부 게이트 전극(2124)이 위치한다. 하부 게이트 전극(2124)은 반도체(2135)의 일부와 중첩할 수 있다. 하부 게이트 전극(2124)은 기판(110)을 통과하여 반도체(2135)로 입사하는 광을 차단할 수 있다.
하부 게이트 전극(2124) 위에는 제1 절연층(140a)이 위치할 수 있다. 제1 절연층(140a)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제1 절연층(140a) 위에는 반도체(2135)가 위치한다. 반도체(2135)는 하부 게이트 전극(2124) 일부와 기판(110)에 수직인 방향으로 중첩할 수 있다. 반도체(2135)는 산화물 반도체 물질로 이루어질 수 있다. 예를 들면, 반도체(2135)는 인듐-갈륨-아연 산화물(IGZO) 또는 인듐-주석-아연 산화물(ITZO)일 수 있다.
반도체(2135) 위에는 제2 절연층(140b)이 위치할 수 있다. 제2 절연층(140b)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제2 절연층(140b) 위에는 상부 게이트 전극(2154)이 위치한다. 상부 게이트 전극(2154)은 제2 절연층(140b)을 사이에 두고 반도체(2135)와 중첩한다. 상부 게이트 전극(2154)은 하부 게이트 전극(2124)과 전기적으로 연결될 수 있다. 제1 절연층(140a)에는 슬릿(10163)이 형성될 수 있다. 상부 게이트 전극(2154)은 슬릿(10163)을 통해 하부 게이트 전극(2124)과 연결되어 이중 게이트 구조를 이룰 수 있다.
상부 게이트 전극(2154) 위에는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
층간 절연막(160) 위에는 소스 전극(2173) 및 드레인 전극(2175)이 위치한다. 소스 전극(2173)은 대략 가로 방향으로 연장되어 있는 부분과 이로부터 돌출되고 대략 세로 방향으로 연장되어 반도체(2135)와 중첩하는 부분을 포함할 수 있다. 드레인 전극(2175)은 대략 가로 방향으로 연장되어 있는 부분과 이로부터 돌출되고 대략 세로 방향으로 연장되어 반도체(2135)와 중첩하는 부분을 포함할 수 있다. 소스 전극(2173)과 드레인 전극(2175)을 향해 돌출되어 있고, 드레인 전극(2175)은 소스 전극(2173)을 향해 돌출되어 있다.
층간 절연막(160)에는 슬릿(10162, 10164)이 형성되어 있다. 슬릿(10162)은 소스 전극(2173) 및 반도체(2135)와 중첩한다. 소스 전극(2173)은 슬릿(10162)을 통해 반도체(2135)와 연결되어 있다. 슬릿(10164)은 드레인 전극(2175) 및 반도체(2135)와 중첩한다. 드레인 전극(2175)은 슬릿(10164)을 통해 반도체(2135)와 연결되어 있다.
제1 절연층(140a) 및 층간 절연막(160)에는 슬릿(10165, 10166)이 더 형성되어 있다. 슬릿(10165, 10166)은 반도체(2135), 하부 게이트 전극(2124), 및 상부 게이트 전극(2154)과 중첩하지 않는다. 슬릿(10165, 10166)은 기판(110)을 드러내고 있다.
슬릿(10165)은 소스 전극(2173)과 중첩한다. 소스 전극(2173)은 슬릿(10165)을 통해 기판(110)과 접촉하게 된다. 슬릿(10165)은 평면 상에서 막대 형상을 가질 수 있으며, 소스 전극(2173)과 대략 나란한 방향으로 연장될 수 있다. 예를 들면, 슬릿(10165)은 대략 가로 방향으로 연장될 수 있다. 슬릿(10165)은 평면 상에서 가장 상측에 위치한 반도체(2135)의 상측에 위치하고 있으며, 가장 상측에 위치한 반도체(2135)의 상측 가장자리와 인접하도록 위치할 수 있다. 소스 전극(2173)이 슬릿(10165) 내에 위치하고, 소스 전극(2173)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(10165) 내에 위치하는 소스 전극(2173)에 의해 반도체(2135)의 상측면으로 입사하는 광이 차단될 수 있다.
슬릿(10166)은 드레인 전극(2175)과 중첩한다. 드레인 전극(2175)은 슬릿(10166)을 통해 기판(110)과 접촉하게 된다. 슬릿(10166)은 평면 상에서 막대 형상을 가질 수 있으며, 드레인 전극(2175)과 대략 나란한 방향으로 연장될 수 있다. 예를 들면, 슬릿(10166)은 대략 가로 방향으로 연장될 수 있다. 슬릿(10166)은 평면 상에서 가장 하측에 위치한 반도체(2135)의 하측에 위치하고 있으며, 가장 하측에 위치한 반도체(2135)의 하측 가장자리와 인접하도록 위치할 수 있다. 드레인 전극(2175)이 슬릿(10166) 내에 위치하고, 드레인 전극(2175)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(10166) 내에 위치하는 드레인 전극(2175)에 의해 반도체(2135)의 하측면으로 입사하는 광이 차단될 수 있다.
축전기(CAP)는 제1 커패시터 전극(210), 층간 절연막(160), 및 제2 커패시터 전극(230)을 포함한다.
제1 커패시터 전극(210)은 제1 절연층(140a) 위에 위치하며, 상부 게이트 전극(2154)과 전기적으로 연결되어 있다. 제1 커패시터 전극(210)은 상부 게이트 전극(2154)과 동일한 층에 위치할 수 있고, 상부 게이트 전극(2154)과 동일한 물질로 이루어질 수 있다.
제1 커패시터 전극(210)과 중첩하도록 제2 커패시터 전극(230)이 위치한다. 제1 커패시터 전극(210)과 제2 커패시터 전극(230) 사이에는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 유전체 역할을 할 수 있다. 제2 커패시터 전극(230)은 드레인 전극(2175)과 전기적으로 연결되어 있다. 제2 커패시터 전극(230)은 소스 전극(2173) 및 드레인 전극(2175)과 동일한 층에 위치할 수 있고, 소스 전극(2173) 및 드레인 전극(2175)과 동일한 물질로 이루어질 수 있다.
제1 절연층(140a)에는 슬릿(10167)이 더 형성되어 있다. 슬릿(10167)은 반도체(2135)와 중첩하지 않는다. 슬릿(10167)은 기판(110)을 드러내고 있다.
슬릿(10167)은 제1 커패시터 전극(210)과 중첩한다. 제1 커패시터 전극(210)은 슬릿(10167)을 통해 기판(110)과 접촉하게 된다. 슬릿(10167)은 평면 상에서 막대 형상을 가질 수 있으며, 대략 세로 방향으로 연장될 수 있다. 슬릿(10167)은 평면 상에서 반도체(2135)들의 우측에 위치하고 있으며, 반도체(2135)들의 우측 가장자리와 인접하도록 위치할 수 있다. 제1 커패시터 전극(210)이 슬릿(10167) 내에 위치하고, 제1 커패시터 전극(210)은 불투명한 금속 물질로 이루어질 수 있다. 따라서, 슬릿(10167) 내에 위치하는 제1 커패시터 전극(210)에 의해 반도체(2135)의 우측면으로 입사하는 광이 차단될 수 있다.
이처럼 슬릿(10165, 10166, 10167) 내에 위치하는 불투명한 금속 물질로 이루어진 소스 전극(2173), 드레인 전극(2175), 및 제1 커패시터 전극(210)에 의해 반도체(2135)의 측면으로 입사하는 광이 차단될 수 있다. 나아가 반도체(2135)의 상부면은 소스 전극(2173), 드레인 전극(2175), 및 상부 게이트 전극(2154)에 의해 대부분 덮여 있으므로, 반도체(2135)의 상부면으로 입사하는 광도 차단될 수 있다. 본 실시예에서는 별도의 광 차단 물질층을 추가하지 않고도, 소스 전극(2173), 드레인 전극(2175), 및 제1 커패시터 전극(210) 등을 이용하여 반도체(2135)의 상부면 및 측면으로 입사하는 광을 차단할 수 있다.
소스 전극(2173), 드레인 전극(2175), 및 제1 커패시터 전극(210)에는 소정의 전압이 인가되므로, 슬릿(10165, 10166, 10167)에 의해 다른 금속층이 노출될 경우 소스 전극(2173), 드레인 전극(2175), 및 제1 커패시터 전극(210)과 단락될 수 있다. 따라서, 슬릿(10165, 10166, 10167) 아래에는 다른 금속층이 위치하지 않도록 하는 것이 바람직하다.
앞서 다른 실시예에서 설명한 바와 같이 층간 절연막(160) 및 제1 절연층(140a) 아래에는 버퍼층이 더 위치할 수 있다. 슬릿(10165, 10166, 10167)은 버퍼층에 형성될 수 있다. 또한, 슬릿(10165, 10166, 10167)은 버퍼층에는 형성되지 않고, 층간 절연막(160) 및 제1 절연층(140a)에만 형성될 수도 있다. 이 경우 소스 전극(2173), 드레인 전극(2175), 및 제1 커패시터 전극(210)은 기판(110)과 접촉하지 않고, 대신 버퍼층과 접촉하게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
135, 2135: 반도체
140: 게이트 절연막
154: 게이트 전극
160: 층간 절연막
172: 구동 전압선
173, 2173: 소스 전극
175, 2175: 드레인 전극
180: 보호막
191: 제1 전극
270: 제2 전극
370: 유기 발광층
741: 공통 전압선
1165, 1166, 1167, 2165, 2166, 2167, 3166, 3167, 4165, 4168, 5166, 5167, 5168, 6168, 7165, 7166, 7167, 7168, 8165, 8168, 9165, 9168, 10165, 10166, 10167: 슬릿

Claims (40)

  1. 기판,
    상기 기판 위에 위치하는 반도체,
    상기 반도체 위에 위치하는 게이트 전극,
    상기 기판 및 상기 게이트 전극 위에 위치하는 층간 절연막,
    상기 층간 절연막 위에 위치하고, 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극,
    상기 층간 절연막에 형성되어 있는 제1 슬릿, 및
    상기 층간 절연막 위에 위치하고, 상기 제1 슬릿과 중첩하는 제1 배선을 포함하는 발광 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 배선은 상기 제1 슬릿을 통해 상기 기판과 접촉하는 발광 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하고, 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어지는 발광 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 배선은 공통 전압선인 발광 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 배선은 상기 소스 전극에 연결되어 있는 구동 전압선인 발광 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하고, 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어지는 발광 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 배선은 공통 전압선인 발광 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 배선은 상기 소스 전극에 연결되어 있는 구동 전압선인 발광 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않는 발광 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 슬릿은 제1 방향으로 연장되어 있는 막대 형상을 가지는 발광 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 슬릿은 상기 제1 배선과 나란한 방향으로 연장되어 있는 발광 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 슬릿은 상기 제1 배선과 나란한 방향으로 연장되어 있는 막대 형상을 가지는 발광 표시 장치.
  13. 제1 항에 있어서,
    상기 드레인 전극은 섬형으로 이루어지는 발광 표시 장치.
  14. 제1 항에 있어서,
    상기 반도체는 채널 영역, 및 상기 채널 영역의 양측에 위치하는 접촉 도핑 영역을 포함하고,
    상기 채널 영역은 상기 드레인 전극에 의해 덮여 있는 발광 표시 장치.
  15. 제1 항에 있어서,
    상기 층간 절연막에 형성되어 있는 제2 슬릿을 더 포함하고,
    상기 드레인 전극은 상기 제2 슬릿과 중첩하는 발광 표시 장치.
  16. 제15 항에 있어서,
    상기 드레인 전극은 상기 제2 슬릿을 통해 상기 기판과 접촉하는 발광 표시 장치.
  17. 제15 항에 있어서,
    상기 제2 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않는 발광 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 슬릿은 상기 제1 배선의 연장 방향과 교차하는 방향으로 연장되어 있는 발광 표시 장치.
  19. 제1 항에 있어서,
    상기 드레인 전극에 연결되어 있는 제1 전극, 및
    상기 드레인 전극과 상기 제1 전극 사이에 위치하는 보호막을 더 포함하고,
    상기 보호막은 차광성 물질로 이루어지는 발광 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극의 가장자리와 중첩하는 화소 정의막을 더 포함하고,
    상기 화소 정의막은 차광성 물질로 이루어지는 발광 표시 장치.
  21. 제1 항에 있어서,
    상기 드레인 전극에 연결되어 있는 제1 전극, 및
    상기 제1 전극의 가장자리와 중첩하는 화소 정의막을 더 포함하고,
    상기 화소 정의막은 차광성 물질로 이루어지는 발광 표시 장치.
  22. 제1 항에 있어서,
    상기 기판과 상기 층간 절연막 사이에 위치하는 버퍼층을 더 포함하고,
    상기 제1 슬릿은 상기 버퍼층 및 상기 층간 절연막에 형성되어 있는 발광 표시 장치.
  23. 제1 항에 있어서,
    상기 기판과 상기 층간 절연막 사이에 위치하는 버퍼층을 더 포함하고,
    상기 제1 배선은 상기 제1 슬릿을 통해 상기 버퍼층과 접촉하는 발광 표시 장치.
  24. 제1 항에 있어서,
    상기 층간 절연막에 형성되어 있는 제3 슬릿, 및
    상기 층간 절연막 위에 위치하고, 상기 제3 슬릿과 중첩하는 제2 배선을 더 포함하는 발광 표시 장치.
  25. 제24 항에 있어서,
    상기 제2 배선은 상기 제3 슬릿을 통해 상기 기판과 연결되어 있는 발광 표시 장치.
  26. 제24 항에 있어서,
    상기 기판과 상기 층간 절연막 사이에 위치하는 버퍼층을 더 포함하고,
    상기 제2 배선은 상기 제3 슬릿을 통해 상기 버퍼층과 접촉하는 발광 표시 장치.
  27. 제1 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에 위치하는 게이트 절연막, 및
    상기 게이트 절연막에 형성되어 있는 제4 슬릿을 더 포함하고,
    상기 게이트 전극은 상기 제4 슬릿과 중첩하는 발광 표시 장치.
  28. 제27 항에 있어서,
    상기 게이트 전극은 상기 제4 슬릿을 통해 상기 기판과 연결되어 있는 발광 표시 장치.
  29. 제27 항에 있어서,
    상기 기판과 상기 게이트 절연막 사이에 위치하는 버퍼층을 더 포함하고,
    상기 게이트 전극은 상기 제4 슬릿을 통해 상기 버퍼층과 접촉하는 발광 표시 장치.
  30. 제1 항에 있어서,
    상기 드레인 전극에 연결되어 있는 제1 전극을 더 포함하고,
    상기 제1 전극은 상기 반도체를 대부분 덮고 있는 발광 표시 장치.
  31. 제30 항에 있어서,
    상기 제1 전극은 상기 반도체, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극, 및 상기 제1 배선을 모두 덮고 있는 발광 표시 장치.
  32. 기판,
    상기 기판 위에 위치하는 반도체,
    상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극,
    상기 반도체 위에 위치하는 게이트 전극,
    상기 기판과 상기 게이트 전극 사이에 위치하는 게이트 절연막, 및
    상기 게이트 절연막에 형성되어 있고, 상기 게이트 전극과 중첩하는 제1 슬릿을 포함하는 발광 표시 장치.
  33. 제32 항에 있어서,
    상기 게이트 전극은 상기 제1 슬릿을 통해 상기 기판과 접촉하는 발광 표시 장치.
  34. 제32 항에 있어서,
    상기 제1 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않는 발광 표시 장치.
  35. 제32 항에 있어서,
    상기 제1 슬릿은 제1 방향으로 연장되어 있는 막대 형상을 가지는 발광 표시 장치.
  36. 제32 항에 있어서,
    상기 기판과 상기 드레인 전극 사이에 위치하는 층간 절연막, 및
    상기 층간 절연막에 형성되어 있는 제2 슬릿을 더 포함하고,
    상기 드레인 전극은 상기 제2 슬릿과 중첩하는 발광 표시 장치.
  37. 제36 항에 있어서,
    상기 드레인 전극은 상기 제2 슬릿을 통해 상기 기판과 접촉하는 발광 표시 장치.
  38. 제36 항에 있어서,
    상기 제2 슬릿은 상기 반도체의 일측 가장자리와 인접하고, 상기 반도체와 중첩하지 않는 발광 표시 장치.
  39. 제38 항에 있어서,
    상기 제2 슬릿은 상기 제1 슬릿의 연장 방향과 교차하는 방향으로 연장되어 있는 막대 형상을 가지는 발광 표시 장치.
  40. 제32 항에 있어서,
    상기 기판과 상기 게이트 절연막 사이에 위치하는 버퍼층을 더 포함하고,
    상기 게이트 전극은 상기 제1 슬릿을 통해 상기 버퍼층과 접촉하는 발광 표시 장치.
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