WO2009157531A1 - 半導体装置とその製造方法、及びこの半導体装置を用いた表示装置 - Google Patents

半導体装置とその製造方法、及びこの半導体装置を用いた表示装置 Download PDF

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純一 半那
功 鈴村
三江子 松村
波多野　睦子
鬼沢　賢一
政利 若木
西村　悦子
加賀爪　明子
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株式会社日立製作所
国立大学法人東京工業大学
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Definitions

  • the present invention relates to a semiconductor device typified by a thin film transistor suitable for an organic EL display device, a liquid crystal display device, and the like, a manufacturing method thereof, and a display device using the semiconductor device.
  • the OLED panel it is necessary to suppress the luminance variation of each pixel formed on the thin film transistor substrate in order to improve the image quality. Therefore, it is indispensable to strictly control the current flowing in the light emitting layer of the organic EL element (OLED element) constituting the OLED, and the driving TFT provided in each pixel is strongly required to have a small threshold voltage variation. Has been. Also, to reduce the power consumption of the OLED panel, it is necessary to improve the mobility of the TFT.
  • the LCD is configured by enclosing a liquid crystal between each pixel electrode formed on a thin film transistor substrate and a color filter substrate.
  • a liquid crystal display device hereinafter also referred to as LCD.
  • the polycrystalline Si film can be formed by a method other than laser annealing.
  • it can be formed by heating the substrate to about 600 ° C. which is higher than the crystallization temperature of Si by a thermal CVD method.
  • a large OLED panel uses a glass substrate having a softening temperature of 600 ° C. or less, so that it is difficult to apply the thermal CVD method.
  • a polycrystalline Si film can be formed at a low temperature by plasma CVD, since an incubation layer containing an amorphous component is easily formed on the insulating film in the initial stage of film formation, this film formation method forms a channel on the substrate side. It is not suitable for application to a bottom gate type TFT.
  • disilane (Si 2 H 6 ) and germanium tetrafluoride (GeF 4 ) are used as source gases, and H is extracted from Si 2 H 6 by fluorine (F) in GeF 4 .
  • This is a technique capable of forming a polycrystalline silicon germanium (SiGe) film at a high film formation rate at a temperature lower than the film formation temperature by ordinary thermal CVD. Since the source gas can be reacted mainly on the substrate surface in this method, it is possible to directly form semiconductor crystal nuclei on an insulating substrate with a large area without accompanying an amorphous structure. If crystal growth is performed using various film formation techniques, a polycrystalline semiconductor film having excellent crystallinity can be formed at a low temperature.
  • the preferred orientation of the growing polycrystal can be set to (111), (110), (100), for example. There is an advantage that it is possible.
  • Patent Document 1 discloses a conventional example of film formation using the reactive thermal CVD method.
  • An example of forming a polycrystalline SiGe film described in this document is shown below.
  • SiOF formed on a Si wafer is used as a substrate
  • GeF 4 and Si 2 H 6 are flowed into a reaction vessel of 2.7 sccm and 20 sccm, respectively
  • He for dilution is flowed into a 500 sccm reaction vessel
  • the pressure is varied from 15 to 50 torr and deposited at 425 ° C. for 20 minutes.
  • the growth temperature is lowered to 375 ° C. and the growth is continued.
  • a highly crystalline SiGe polycrystalline film is formed.
  • silane-silane fluoride-hydrogen is set to flow rates of 2 sccm, 98 sccm and 50 sccm, respectively, and glow discharge decomposition is performed at a pressure of 1 torr.
  • a polycrystalline Si film is formed at 400 ° C. by the method.
  • a polycrystalline silicon film is formed at 300 ° C. by an rf-glow discharge method using silane (2%) diluted with hydrogen after forming semiconductor crystal nuclei. A film is being formed.
  • the temperature of 450 ° C is lower than the softening temperature of the glass substrate, but is equal to or higher than the temperature at which hillocks and voids are generated in the metal film. Therefore, for example, in the bottom gate type TFT, there is a problem that when the semiconductor layer is formed on the insulating film, the electrode wiring film disposed below the insulating film is damaged and the wiring resistance increases.
  • An object of the present invention is to provide a method for promoting the formation of semiconductor crystal nuclei on an insulating film such as a Si oxide film even at a low temperature of 450 ° C. or less in a reactive thermal CVD method.
  • a semiconductor film may be formed as a base before film formation by the reactive thermal CVD method.
  • This semiconductor film can be etched by halogen atoms contained in the supply gas. Therefore, in the method for manufacturing a semiconductor device according to the present invention, the first step of forming the first semiconductor film on the insulating substrate is performed, and then semiconductor crystal nuclei are formed on a part of the first semiconductor film.
  • a second step of etching and removing the first semiconductor film except for the semiconductor crystal nucleus generation region and its periphery is performed, and a second semiconductor film is formed using the semiconductor crystal nucleus as a seed. It is characterized by carrying out at least the process.
  • the first step is characterized in that an amorphous silicon film or a microcrystalline silicon film is formed as the first semiconductor film because it can be formed at a low temperature of 450 ° C. or lower.
  • silicon is formed by a reactive thermal CVD method in which silanes and germanium halide are supplied to the source gas as semiconductor crystal nuclei and the formation temperature is 450 ° C. or lower. Germanium crystal nuclei are formed, and the first semiconductor film is etched by halogen atoms or halides derived from germanium halide.
  • silicon germanium is formed on the semiconductor polycrystalline film.
  • the semiconductor polycrystalline film such as silicon film and on the insulating film such as silicon oxide film and silicon nitride film.
  • silicon germanium is formed on the semiconductor polycrystalline film.
  • the crystal grows, it is difficult to form a film on the insulating film. Therefore, in order to grow a polycrystalline film selectively on and around the semiconductor crystal nucleus, in the third step, as the second semiconductor film, silanes and germanium halide are supplied to the source gas, and the formation temperature is 450 ° C.
  • a polycrystalline silicon germanium film is formed by a reactive thermal CVD method of C or less.
  • a polycrystalline silicon film can be formed as the second semiconductor film.
  • the film forming method can also be a thermal CVD method, but the plasma CVD method is preferable for the following reasons.
  • the film formation rate is as low as about 50 nm or less per minute even when the substrate temperature is 500 ° C., but in the case of forming an amorphous Si film by the plasma CVD method, a high growth rate of about 200 nm per minute at around 250 ° C. This is because the film rate is realized.
  • the polycrystalline silicon film is formed on the semiconductor crystal nucleus, the polycrystalline silicon film can be formed under conditions for forming an amorphous Si film by plasma CVD.
  • an amorphous, microcrystalline, or polycrystalline silicon film is formed by plasma CVD in order to improve the deposition throughput in accordance with the required characteristics of the TFT. Is preferred.
  • the TFT of the present invention has a semiconductor film, a source electrode, a drain electrode, and a gate electrode on an insulating substrate, and the semiconductor film is discretely formed on a part of the insulating film.
  • the semiconductor film includes a semiconductor film, a semiconductor crystal nucleus formed on and around the first semiconductor film, and a second semiconductor film formed on the semiconductor crystal nucleus.
  • the first semiconductor film can be formed at a low temperature by using, for example, a plasma CVD method, an amorphous silicon film or a microcrystalline silicon film is preferable. Further, since the etching rate by halogen atoms is sufficiently fast if it is about 100 ° C. or higher, the selection of these films is convenient.
  • the semiconductor crystal nucleus is made of silicon germanium crystal nucleus.
  • the second semiconductor film is preferably a polycrystalline silicon film. Furthermore, since the crystal is selectively grown on and around the semiconductor crystal nucleus, it is more preferable that the second semiconductor film is a polycrystalline silicon germanium film.
  • the TFT of the present invention has a third semiconductor film on the second semiconductor film.
  • the third semiconductor film is made of an amorphous silicon film, a microcrystalline silicon film, or a polycrystalline silicon film. If it consists, it is suitable.
  • the TFT of the present invention it is preferable to apply the TFT of the present invention to organic EL driving.
  • the TFT of the present invention is preferable to apply to a liquid crystal display device.
  • the method for manufacturing a semiconductor device of the present invention when a directly grown polycrystalline film applied as a semiconductor layer of a TFT is formed, the first semiconductor film is deposited on the underlying insulating film. Therefore, semiconductor crystal nuclei are more likely to be formed at a lower temperature on the semiconductor film than on the insulating film, so that the film formation temperature can be lowered. Therefore, it is possible to maintain the H termination of defects in the film, and to suppress an increase in resistance of the electrode wiring film, thereby realizing an improvement in TFT characteristics.
  • FIG. 1 is a cross-sectional structure diagram of a bottom gate TFT for explaining a first embodiment of a semiconductor device formed by using a method for manufacturing a semiconductor device according to the present invention.
  • FIG. 2 is a partial enlarged cross-sectional view showing a manufacturing method of the TFT shown in FIG. It is the elements on larger scale of the process following FIG. 2A which shows the manufacturing method of TFT shown in FIG. 1 in order of a process.
  • FIG. 2B is a partially enlarged cross-sectional view of a step following FIG. 2B showing the manufacturing method of the TFT shown in FIG. 1 in order of steps.
  • FIG. 2C is a partial enlarged cross-sectional view of the process following FIG. 2C illustrating the manufacturing method of the TFT illustrated in FIG. 1 in order of processes.
  • FIG. 2D is a partially enlarged cross-sectional view of a step following FIG. 2D showing the manufacturing method of the TFT shown in FIG. 1 in order of steps. It is a figure which shows Ge composition ratio profile in the semiconductor layer of TFT shown in FIG. It is a figure which shows the cross-section of the OLED display device formed using TFT shown in FIG. It is a figure which shows the cross-section of the liquid crystal display device formed using TFT shown in FIG. It is a cross-section figure of the bottom gate type TFT explaining Embodiment 4 of the semiconductor device formed using the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 1 shows Ge composition ratio profile in the semiconductor layer of TFT shown in FIG.
  • FIG. shows the cross-section of the OLED display device formed using TFT shown in FIG.
  • FIG. 2D is a partially enlarged cross-sectional view of a step following FIG. 2D showing the manufacturing method of the TFT shown in FIG
  • FIG. 10 is a cross-sectional structure diagram of a top gate TFT for explaining a semiconductor device according to a fifth embodiment formed by using the method for manufacturing a semiconductor device according to the present invention. It is a figure which shows the cross-section of OLED formed using TFT shown in FIG.
  • FIG. 8 is a cross-sectional structure diagram of a liquid crystal display device formed using the TFT shown in FIG. 7. It is a cross-section figure of the top gate type TFT explaining Embodiment 8 of the semiconductor device formed using the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 1 is a fragmentary cross-sectional view for explaining Embodiment 1 of a semiconductor device manufactured by using the method for manufacturing a semiconductor device according to the present invention.
  • the semiconductor device shown in FIG. 1 is a bottom gate type TFT formed on an insulating substrate 1.
  • This TFT is generally composed of a semiconductor film 4 provided on the gate electrode 2, and a source electrode wiring 6a and a drain electrode wiring 6b that are spaced apart by a channel on the semiconductor film 4.
  • this structure will be described in detail.
  • a gate insulating film 3 is formed on an insulating substrate 1 obtained by processing the gate electrode wiring 2 on a part of the surface, and a semiconductor film 4 is formed in a TFT formation region of the gate insulating film 3.
  • the semiconductor film 4 includes a part 4a of a semiconductor film made of, for example, amorphous Si formed on the gate insulating film 3 and a part of the semiconductor film 4a, for example, SiGe. And a semiconductor film 4c made of, for example, SiGe formed on the semiconductor crystal nucleus 4b.
  • n + silicon film 5a and the source electrode wiring 6a of the source region are formed at one end of the semiconductor film 4, and the n + silicon film 5b and the drain of the drain region are formed at the other end.
  • Electrode wiring 6b is formed.
  • a protective insulating film 7 and an interlayer insulating layer 8 are further deposited on the source electrode wiring 6a and the drain electrode wiring 6b. Further, a pixel electrode 9 connected to the drain electrode wiring 6b is formed.
  • the gate electrode wiring 2 is formed on the insulating substrate 1 made of, for example, glass.
  • the wiring material metals such as Nb, Mo, W, Ta, Cr, Ti, Fe, Ni and Co, alloys thereof, and laminated films thereof can be used.
  • a low resistance metal such as Al or Cu.
  • These films can be formed by a sputtering method. In this embodiment, an AlNd alloy film is used. The film thickness is 200 nm.
  • the gate electrode wiring pattern 2 is processed using photolithography.
  • the gate insulating film 3 is formed on the substrate.
  • the insulating film material SiO, SiN, SiON or the like can be used. These films can be formed by a plasma CVD method or a sputtering method. Or you may use plasma oxidation, photooxidation, etc. together.
  • an SiO film formed using TEOS under standard conditions is formed to a thickness of 100 nm by plasma CVD. As a result, the structure shown in FIG. 2A is obtained.
  • a semiconductor film 4 a is deposited on the gate insulating film 3.
  • the semiconductor film 4a for example, an amorphous Si film or a microcrystalline Si film is preferable.
  • the microcrystalline film is a film in which a crystalline component and an amorphous component are mixed and the crystal grain size is about 1 to 30 nm.
  • the semiconductor film 4a may be formed by, for example, a plasma CVD method. It is possible to use a film formation temperature of room temperature or higher. However, in order to improve the TFT manufacturing throughput, it is necessary to ensure a film formation speed of a certain level or higher. In order to suppress generation of hillocks and voids in the gate electrode wiring 2, the temperature is preferably set to 450 ° C. or lower.
  • the film thickness of the semiconductor film 4a is preferably 50 nm or less because it is desirable that the film is etched away except for the semiconductor crystal nucleus 4b and its periphery when the semiconductor crystal nucleus 4b is formed later. .
  • the amorphous Si film or the microcrystalline Si film has hydrogen of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ . It is desirable to include 3 or less.
  • a plasma frequency of 13.56 MHz is used, hydrogen-diluted 10% monosilane (SiH 4 ) is supplied at 100 sccm, a substrate temperature is set to 200 ° C., and a gas pressure is set to 133 Pa. do it.
  • a semiconductor crystal nucleus 4b and a semiconductor film 4c are formed on the semiconductor film 4a.
  • the formation process of these films in the region surrounded by the broken line in FIG. 2B will be described with reference to FIG. 2C.
  • a reactive thermal CVD method for forming the semiconductor crystal nuclei 4b and to select SiGe as a material.
  • the reactive thermal CVD method uses an oxidation-reduction reaction with a semiconductor hydrogenation gas and a halogenated gas, Si n H 2n + 2 (n> 1) as a semiconductor hydrogenation gas is used as the source gas to be supplied.
  • a semiconductor hydrogenation gas for example, GeF 4 may be used as the gas.
  • the reactive thermal CVD film formation not only the oxidation-reduction reaction but also the thermal decomposition of the source gas has an effect, so in order to realize the film formation at a lower temperature, for example, Si 2 H 6 having a low thermal decomposition temperature. Is desirable.
  • the combination of the semiconductor hydrogenation gas and the halogenation gas may be, for example, silanes, germane (GeH 4 ) and F 2 , and GeH 4 and SiF 4. Considering the formation rate, gas use cost, etc., a combination of Si 2 H 6 and GeF 4 is advantageous. For the flow rate ratio, Si 2 H 6 may be 1 and GeF 4 may be 0.005 to 2, for example.
  • a carrier gas such as He, Ar, or H 2 is used during film formation in order to secure a film formation pressure of about 10 Pa to 10,000 Pa in order to generate crystal nuclei at a certain formation rate or higher. Is introduced. If, for example, He is selected, the flow rate ratio between Si 2 H 6 and He is preferably set to, for example, 1:10 to 5000.
  • the film forming temperature is preferably 300 ° C. or higher at which nucleation occurs, and 450 ° C. or lower in order to suppress H desorption from the crystal nucleus.
  • amorphous Si film under the film forming conditions of Si 2 H 6 flow rate: 0.5 sccm, GeF 4 flow rate: 0.5 sccm, He flow rate: 1000 sccm, substrate temperature 400 ° C., and total pressure 1300 Pa.
  • Si 2 H 6 flow rate 0.5 sccm
  • GeF 4 flow rate 0.5 sccm
  • He flow rate 1000 sccm
  • substrate temperature 400 ° C. total pressure 1300 Pa.
  • the semiconductor crystal nuclei 4b are shown as being adjacent to each other, but they may be in contact with each other.
  • the size of the crystal nuclei is preferably 10 nm or more in order to realize good crystallinity in the semiconductor film 4c to be formed later, and on the other hand, it is preferably 100 nm or less in order to suppress an increase in surface unevenness. .
  • semiconductor crystal nuclei may be formed of only Ge. Thereafter, when film formation is subsequently carried out, SiGe grows on the semiconductor crystal with almost no deposition on the insulating film. Therefore, a polycrystalline semiconductor film 4c selectively grown using the semiconductor crystal nucleus 4b as a seed is formed. It is formed (FIG. 2C (c)).
  • the polycrystalline film is a film substantially composed of a crystal component, and the crystal grain size in the film is about 30 nm or more.
  • the deposition conditions for the semiconductor film 4c may be exactly the same as those for the semiconductor crystal nucleus 4b.
  • the SiGe film can be selectively grown even if the Ge composition ratio is small, for example, only the Si 2 H 6 flow rate may be increased and changed to 1.5 sccm.
  • Etching is performed later in the formation of the source / drain of the TFT, but the film thickness of the semiconductor film 4c is the same as the film thickness of the semiconductor crystal nucleus 4b in order to avoid a film that is too thin to maintain TFT characteristics.
  • the Ge composition ratio profile in the semiconductor film 4 is, for example, as shown in FIG. This profile is in the dotted line portion between aa ′ shown in FIG. 2C (c).
  • the semiconductor crystal nuclei 4b are formed under the above-described film forming condition 1.
  • the semiconductor film 4c is formed under the same conditions as the film forming condition 1 except that the Si 2 H 6 flow rate is 1.5 sccm.
  • Ge is not contained in the semiconductor film 4a made of amorphous Si or microcrystalline Si, but the Ge composition ratio of about 50% is contained in the semiconductor crystal nucleus 4b made of SiGe. Further, the Ge composition ratio is about 20% in the semiconductor film 4c made of SiGe.
  • the Ge composition ratio tends to be high in the semiconductor crystal nucleus 4b. This is because, since the nucleation temperature is 450 ° C. or lower, Si 2 H 6 is not thermally decomposed compared to GeF 4 , and Si is less likely to be taken into the semiconductor crystal nuclei 4b.
  • This Ge composition ratio profile is the same in the semiconductor films in the following embodiments as long as the film formation by the reactive thermal CVD method is performed.
  • the Ge composition ratio in the semiconductor crystal nuclei 4b and the semiconductor film 4c is not limited to the above values, and by adjusting the flow rate ratio of the source gas such as Si 2 H 6 and GeF 4 and the film formation temperature, It is possible to control to various values. Thus, the structure shown in FIG. 2C is obtained.
  • an n + Si film 5 serving as a contact layer is formed on the semiconductor film 4 by a plasma CVD method.
  • the condition of the semiconductor film 4a made of hydrogenated amorphous Si is used, and phosphine (PH 3 ) or its hydrogen dilution gas (PH 3 / H 2 ) may be additionally supplied as an n-type doping gas.
  • the doping concentration is 1 ⁇ 10 17 cm ⁇ 3 or more in order to form a low-resistance contact layer, and 1 ⁇ 10 22 cm ⁇ to suppress deterioration of crystallinity and high resistance due to dopant atom clustering or segregation. 3 or less is desirable.
  • the film thickness is preferably about 40 nm as a contact.
  • a metal film is deposited on the substrate on which the laminated film is processed.
  • this material it is possible to use Nb, Mo, W, Ta, Cr, Ti, Fe, Ni, Co, etc., alloys thereof, and laminated films of these metals.
  • a low resistance metal such as Al or Cu.
  • These films can be formed by a sputtering method.
  • an AlNd alloy / Cr laminated film is used. The film thickness is 200/50 nm.
  • n + Si film 5 on the TFT channel region and a part on the surface side of the semiconductor film 4 are etched using the source electrode wiring 6a and the drain electrode wiring 6b as masks to form contact layers 5a and 5b. Form.
  • the structure shown in FIG. 2E is obtained.
  • a protective insulating film 7 made of a SiN film is formed on the source electrode wiring 6a and the drain electrode wiring 6b by a plasma CVD method.
  • the film thickness is preferably 500 nm, for example.
  • an interlayer insulating layer 8 made of, for example, an organic resin is formed on the protective insulating film 7, and then a contact hole is formed in the formation region of the interlayer insulating layer 8 and the drain electrode wiring 6 b of the protective insulating film 7 using photolithography.
  • an Al film is deposited by a sputtering method, and the pixel electrode 9 is formed by processing using photolithography.
  • a reflective metal film or a transparent conductive film can be used for the pixel electrode 9, and the film thickness is preferably 100 nm.
  • the bottom gate type TFT shown in FIG. 1 is completed.
  • the semiconductor film 4a made of amorphous Si or microcrystalline Si remains on the gate insulating film 3, but the semiconductor crystal nucleus 4b and polycrystal are formed between the adjacent films. Since the semiconductor film 4c is formed and the semiconductor crystal nucleus 4b and the semiconductor film 4c can be made larger than the semiconductor film 4a as the exclusive region on the gate insulating film, this embodiment This TFT achieves performance far exceeding that of an existing amorphous Si-TFT or a TFT having polycrystalline Si formed by film formation by a normal plasma CVD method.
  • the semiconductor film 4a is formed in advance on the gate insulating film 3, so that the formation of the semiconductor crystal nuclei 4b by the reactive thermal CVD method is 450 ° C. It can also be realized at the following low temperatures. At such a low temperature, the H termination is easily maintained in the defect in the TFT semiconductor layer. Therefore, for example, it becomes difficult to generate an off-leakage current, so that it is possible to realize good TFT characteristics.
  • the glass substrate is not softened, and hillocks and voids are generated in the metal film. The possibility is small. Accordingly, since an increase in wiring resistance due to damage to the electrode wiring film is suppressed, there is an advantage that a TFT having good characteristics can be manufactured.
  • the method for manufacturing a semiconductor device in this embodiment is suitable for forming pixel TFTs with small threshold voltage variations on a large-area glass substrate, and is therefore suitable for development of a large OLED display.
  • the semiconductor crystal nucleus 4b in the method for manufacturing a semiconductor device according to the present embodiment contains at least Ge, nucleation is possible at a low temperature of 450 ° C. or lower.
  • the crystal can be selectively grown on the semiconductor crystal nucleus 4b and its periphery without forming the film almost in the region where the semiconductor film 4a is removed by etching. Thereby, there is an advantage that sufficient crystallinity for securing TFT characteristics can be obtained in the semiconductor film 4c.
  • Embodiment 2 of the present invention an application example to an OLED will be described with reference to FIG. First, a bottom gate TFT is formed by the same method as in the first embodiment. Next, as shown in FIG. 4, the charge transport layer 10, the light emitting layer 11, and the charge transport layer 12 of the OLED are formed on the pixel electrode 9 by vapor deposition or the like. Furthermore, when the sealing layer 14 is formed after the upper electrode 13 made of a transparent conductive film is formed by vapor deposition or sputtering, the OLED display device shown in FIG. 4 is completed.
  • the threshold voltage variation is reduced in the TFT formed on the large-area substrate by the manufacturing method of the present invention.
  • the current flowing in the light emitting layer of the OLED is strictly controlled and the luminance variation of each pixel is suppressed, so that the OLED of this embodiment can be applied to a large panel and achieve high image quality. It is.
  • a bottom gate TFT is formed by the same method as in the first embodiment.
  • a transparent conductive film is used as the pixel electrode 9.
  • an ITO film is formed by sputtering and processed using photolithography. The film thickness is preferably 70 nm.
  • an alignment film 20 is formed on the pixel electrode 9.
  • a counter substrate 25 on which a color filter layer 21, an overcoat layer 22, a counter electrode 23 made of an ITO film, and an alignment film 24 are formed in this order is bonded via a spacer 26.
  • the liquid crystal 27 is sealed in this, the liquid crystal display device shown in FIG. 5 is completed.
  • the TFT formed by the manufacturing method of the present invention is less likely to generate off-leakage current. Therefore, even when applied to pixel driving of a liquid crystal display, the leakage current is small and high-quality images can be displayed. It is possible to obtain.
  • Embodiment 4 of a semiconductor device manufactured by using the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
  • the difference between the fourth embodiment and the first embodiment is the layer structure of the semiconductor film formed in the bottom gate TFT.
  • the gate electrode wiring 102 is formed on a part of the insulating substrate 101, and the gate insulating film 103 is further deposited.
  • a semiconductor film 104 is formed in the TFT formation region of the gate insulating film 103.
  • the semiconductor film 104 includes a semiconductor film 104a, a semiconductor crystal nucleus 104b formed around the semiconductor film 104a, a semiconductor film 104c formed on the semiconductor crystal nucleus 104b, and a semiconductor film 104d. Further, an n + silicon film 105a and a source electrode wiring 106a in the source region, and an n + silicon film 105b and a drain electrode wiring 106b in the drain region are formed.
  • a protective insulating film 107 and an interlayer insulating layer 108 are further deposited on the source electrode wiring 106a and the drain electrode wiring 106b. Further, a pixel electrode 109 connected to the drain electrode wiring 106b is formed.
  • the formation of the gate electrode wiring 102 and the gate insulating film 103 on the insulating substrate 101 may be performed in the same manner as in Embodiment Mode 1, and thus description thereof is omitted.
  • the semiconductor film 104a, the semiconductor crystal nucleus 104b, and the semiconductor film 104c are sequentially formed on the next gate insulating film 103 in the same material and film quality as those of the semiconductor film 4a, the semiconductor crystal nucleus 4b, and the semiconductor film 4c in the first embodiment.
  • the formation method and conditions may be used.
  • a semiconductor film 104d is grown on the semiconductor film 104c.
  • the film material is preferably amorphous Si containing hydrogen, microcrystalline Si, or polycrystalline Si, for example.
  • a film can be formed by plasma CVD.
  • the film formation conditions may be the same as those used when forming the semiconductor film 4a of the first embodiment, for example, if amorphous Si is formed.
  • the thickness of the semiconductor film 104d is desirably adjusted so that the semiconductor film 104 has a thickness of about 200 nm.
  • the step of depositing the n + silicon film 105b of the n + silicon film 105a and a drain region of the source region, until the formation of the pixel electrode 109 similarly use materials of the same steps described in Embodiment 1, the conditions The description is omitted here. Thus, the structure shown in FIG. 6 is obtained.
  • the semiconductor film 104d made of amorphous Si containing hydrogen, for example, is formed. Therefore, even when the semiconductor crystal nuclei 104b and the semiconductor film 104c with a low hydrogen content are used, hydrogen of crystal defects in the semiconductor crystal nuclei 104b and the semiconductor film 104c is supplied by supplying hydrogen from the high hydrogen-containing semiconductor film 104d. The hydrogen concentration necessary for termination can be ensured. Therefore, compared with the TFT of Embodiment Mode 1, it is possible to manufacture a TFT having favorable characteristics in which the interface state in the channel portion is reduced, the mobility is high, and the threshold voltage shift is small.
  • Embodiment 5 of a semiconductor device manufactured by using the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
  • the difference between the fifth embodiment and the first embodiment is that the semiconductor device is a top-gate TFT.
  • a SiN film 32 and a SiO film 33 are formed on the insulating substrate 31 as a base insulating film, and a semiconductor film 34 is formed in the TFT formation region of the SiO film 33.
  • the semiconductor film 34 includes a semiconductor film 34a made of, for example, amorphous Si formed on the SiO film 33, a semiconductor crystal nucleus 34b made of, for example, SiGe formed on the semiconductor film 34a, and, for example, a multi-layer formed on the semiconductor crystal nucleus 34b.
  • the semiconductor film 34c is made of crystalline SiGe.
  • a gate insulating film 35 and a gate electrode wiring 36 are formed on the semiconductor film 34. Further, contact regions 37 and 38 are formed in the semiconductor layer 34 excluding the lower portion of the gate electrode wiring 36.
  • An interlayer insulating layer 39 is deposited on the substrate formed as described above, and contact holes are further opened on the contact regions 37 and 38.
  • a source electrode wiring 40 and a drain electrode wiring 41 are buried in these openings.
  • a protective insulating film 42 is deposited on these wirings and on the interlayer insulating layer 39, and a contact hole is opened on the drain electrode wiring 41 to form a pixel electrode 43.
  • an SiN film 32 and an SiO film 33 that are base insulating films are formed on an insulating substrate 31 made of glass, for example.
  • a film formation method a plasma CVD method, a sputtering method, or the like can be used.
  • a semiconductor film 34 a to be a part of the TFT semiconductor layer 34 is deposited on the SiO film 33.
  • the semiconductor film 34a is preferably an amorphous Si film or a microcrystalline Si film, for example, and the deposition method and conditions may be the same as those used in the semiconductor film 4a shown in the first embodiment.
  • a semiconductor crystal nucleus 34b and a semiconductor film 34c are further formed on the semiconductor film 34a as part of the semiconductor layer 34 of the TFT.
  • the formation method, film formation conditions, crystal nucleus and film formation process, Ge composition ratio profile, and the like may be the same as those shown in the formation of the semiconductor crystal nucleus 4b and the semiconductor film 4c in the first embodiment.
  • the deposited semiconductor layer 34 is processed into an island shape using photolithography.
  • a gate insulating film 35 is formed on the SiO film 33 and the semiconductor film 34.
  • the material for the film SiO, SiN, or the like is suitable. Films of these materials may be formed by a plasma CVD method, a sputtering method, or the like. Alternatively, plasma oxidation, photooxidation, or the like can be used in combination. Therefore, as the gate insulating film 35, for example, a 100 nm-thickness SiO film formed by a plasma CVD method using TEOS is applied.
  • a wiring film is deposited on the gate insulating film 35.
  • a metal such as Si, Ge or an alloy thereof, Nb, Mo, W, Ta, Cr, Ti, Fe, Ni or Co, an alloy thereof, or a laminated film thereof. It is. Furthermore, it is also possible to use a low resistance metal such as Al or Cu. These films may be formed by a sputtering method. Therefore, for example, an Nb film having a thickness of 200 nm is applied to the wiring film. Thereafter, the wiring film is processed by photolithography to form a gate electrode wiring pattern 36.
  • P or B is implanted into part of the semiconductor layer 34 through the gate insulating film 35 by ion implantation to form contact regions 37 and 38.
  • a SiO film or a SiN film is formed as an interlayer insulating layer 39 on the substrate on which the above has been formed by a plasma CVD method or a sputtering method. Therefore, for the interlayer insulating layer 39, for example, a 300 nm-thickness SiO film formed by a plasma CVD method using TEOS is applied.
  • a contact hole is opened in the interlayer insulating layer 39 on the contact regions 37 and 38, and a wiring film is deposited inside the opening and on the interlayer insulating layer 39.
  • the material of this film it is preferable to select metals such as Nb, Mo, W, Ta, Cr, Ti, Fe, Ni, Co, alloys thereof, and laminated films thereof. Furthermore, it is also possible to use a low resistance metal such as Al or Cu. These films may be formed by a sputtering method. Therefore, for example, a Cr film having a thickness of 200 nm is applied to the wiring film. Thereafter, the wiring film is processed by photolithography to form a source electrode wiring 40 and a drain electrode wiring 41.
  • a protective insulating film 42 is formed on the interlayer insulating layer 39, the source electrode wiring 40, and the drain electrode wiring 41.
  • a SiN film having a film thickness of 500 nm formed by plasma CVD is applied.
  • a contact hole is opened in the protective insulating film 42 on the drain electrode wiring 41, and a wiring film is deposited inside the opening and on the protective insulating film 42.
  • a material for this film it is preferable to select a reflective metal film or a transparent conductive film such as ITO, IZO, ZnO or the like. Therefore, a Cr film with a thickness of 100 nm formed by a sputtering method is applied. Thereafter, when this wiring film is processed by photolithography to form the pixel electrode 43, the TFT having the structure shown in FIG. 6 is completed.
  • the channel portion is formed in the polycrystalline semiconductor film 34c formed on the surface side of the semiconductor film 34, so that the mobility is high and the threshold voltage variation is small. Easy to realize TFT. Therefore, the manufacturing method of the semiconductor device of the present invention is convenient not only for the production of the top gate type TFT as in this embodiment mode but also the bottom gate type TFT of the first embodiment mode.
  • a top gate TFT is formed by the same method as in the fifth embodiment.
  • a charge transport layer 70, a light emitting layer 71, and a charge transport layer 72 of the OLED are formed on the pixel electrode 43 by vapor deposition or the like.
  • the sealing layer 74 is formed after the upper electrode 73 made of a transparent conductive film is formed by vapor deposition or sputtering, the OLED display device shown in FIG. 8 is completed.
  • the threshold voltage variation is reduced.
  • the current flowing in the light emitting layer of the OLED is strictly controlled and the luminance variation of each pixel is suppressed. Therefore, the OLED display device of this embodiment can be applied to a large panel and achieve high image quality. Is possible.
  • a top gate type TFT is formed by the same method as in the fifth embodiment.
  • a transparent conductive film is used as the pixel electrode 43.
  • an ITO film is formed by sputtering and processed using photolithography.
  • the film thickness is preferably 70 nm.
  • an alignment film 120 is formed on the pixel electrode 43.
  • a counter substrate 125 in which a color filter layer 121, an overcoat layer 122, a counter electrode 123 made of an ITO film, and an alignment film 124 are formed in this order is bonded to each other with a spacer 126 interposed therebetween.
  • liquid crystal 127 is sealed in this, the liquid crystal display device shown in FIG. 9 is completed.
  • the TFT formed by the manufacturing method of Embodiment 5 hardly generates an off-leakage current, the leak current is small even when applied to pixel driving of a liquid crystal display, and a high-quality image can be obtained.
  • an insulating substrate 81, a SiN film 82 serving as a base insulating film, and a SiO film 83 are formed. Further, a semiconductor film 84 is formed in the TFT formation region of the SiO film 83. Unlike the fourth embodiment, the semiconductor film 84 is composed of, for example, a semiconductor film 84a made of amorphous Si and a semiconductor crystal nucleus made of SiGe, for example. 84b and a semiconductor film 84c made of, for example, polycrystalline Si.
  • the pixel electrode 93 is formed in the same manner as the TFT of the fifth embodiment.
  • the formation of the SiN film 82 and the SiO film 83 on the insulating substrate 81 may be the same as in the case of the SiN film 32 and the SiO film 33 in the fifth embodiment, and thus description thereof is omitted.
  • the formation of the semiconductor film 84a on the next SiO film 83 may use the same material, film quality, formation method and conditions as those of the semiconductor film 34a in the fifth embodiment.
  • the semiconductor crystal nuclei 84b may be formed by using the same material, film quality, and formation method as those of the semiconductor crystal nuclei 34b in the fourth embodiment.
  • adjacent semiconductor crystal nuclei 84b are in contact with each other as much as possible. It is formed as follows. This is to cope with the formation of a polycrystalline Si film as the semiconductor film 84c.
  • the SiGe film is more likely to be selectively grown on a semiconductor polycrystalline film such as a Si film than on an insulating film such as a Si oxide film or a Si nitride film, but the Si film is almost independent of the underlying material. Easy to form a film.
  • a semiconductor film 84c is grown on the semiconductor crystal nucleus 84b.
  • the film material is preferably polycrystalline Si containing hydrogen, for example.
  • the film forming method can also be a thermal CVD method, but a plasma CVD method is suitable.
  • the film forming conditions when using the plasma CVD method may be the same as those used when forming the semiconductor film 4a of the first embodiment, for example.
  • the materials and conditions of the same steps shown in the fifth embodiment may be used in the same manner from the step of processing the semiconductor layer 84 by photolithography to the formation of the pixel electrode 93. Omitted. Thus, the structure shown in FIG. 10 is obtained.
  • the semiconductor film 84c made of polycrystalline Si can be used as the channel portion of the top gate TFT. Since the channel portion is polycrystalline SiGe in the fifth embodiment, this embodiment has an advantage that a leakage current in the semiconductor layer can be easily reduced and a TFT having a good off-current characteristic can be realized. .
  • the deposition rate of the polycrystalline film by the reactive thermal CVD method is very slow at 5 nm or less per minute when the substrate temperature is about 450 ° C.
  • the film formation rate is about 250 ° C. per minute.
  • a high deposition rate of 100 nm or more can be obtained. Therefore, it is possible to significantly improve the throughput in manufacturing the TFT by using the plasma CVD method together as in this embodiment, rather than forming the semiconductor layer formed on the TFT only by the reactive thermal CVD method.
  • the application destination may be the formation of a semiconductor layer of the bottom-gate TFT.

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Abstract

　反応性熱ＣＶＤ法において、４５０°Ｃ以下という低温でもＳｉ酸化膜のような絶縁膜上において半導体結晶核の形成を促進する方法を提供する。その手段として、絶縁基板１上に第１の半導体膜４ａを形成し、次いで、第１の半導体膜４ａ上の一部に半導体結晶核４ｂを形成し、半導体結晶核４ｂの発生領域とその周辺を除いて第１の半導体膜４ａをエッチング除去する。その後に半導体結晶核４ｂをシードとして第２の半導体膜４ｃを形成する。

Description

半導体装置とその製造方法、及びこの半導体装置を用いた表示装置
　本発明は、有機ＥＬ表示装置や液晶表示装置等に好適な薄膜トランジスタに代表される半導体装置とその製造方法、及びこの半導体装置を用いた表示装置に関する。
　近年、携帯電話やＰＤＡ等のモバイル情報端末では、その表示装置において軽量薄型化及び高画質化の要求が増大していることから、自発光でバックライトが不要、またコントラスト比が高いといった特長を持つ有機ＥＬ表示装置（以下、ＯＬＥＤとも称する）の中小型パネルが採用され始めている。さらに、高い応答速度性が動画表示に適していることから、ＴＶ用の表示装置として、大型のＯＬＥＤパネルの開発が現在活発化している。
　ＯＬＥＤパネルでは、その画質向上のため、薄膜トランジスタ基板に形成した各画素の輝度バラツキを抑制する必要がある。このことから、ＯＬＥＤを構成する有機ＥＬ素子（ＯＬＥＤ素子）の発光層に流れる電流を厳密に制御することが不可欠であり、各画素に設ける駆動用ＴＦＴとしては閾値電圧バラツキの小さいものが強く要求されている。また、ＯＬＥＤパネルの消費電力を低減するには、ＴＦＴの移動度向上が必要である。
　液晶表示装置（以下、ＬＣＤとも称する）の場合も同様である。ＬＣＤは、薄膜トランジスタ基板に形成した各画素電極とカラーフィルタ基板の間に液晶を封入して構成される。ＬＣＤの消費電力低減、高精細度化のためにはＴＦＴの移動度向上が必要である。
　これらのことから、既存の中小型パネルの多くではレーザアニール法によって形成した低温多結晶Ｓｉ膜を用いたＴＦＴを使用している。ところが、この方法による多結晶ＳｉＴＦＴの形成は大型パネル向けには不向きである。なぜなら、アモルファスＳｉ膜をレーザ照射により一度に結晶化させることのできる面積に限界があることから、大型基板上に同ＴＦＴを形成するには繰り返しのレーザアニール工程が必要となり、プロセスコストが増大してしまうからである。
　ところで、多結晶Ｓｉ膜の形成はレーザアニール以外の方法でも可能である。例えば、熱ＣＶＤ法により、Ｓｉの結晶化温度以上である６００°Ｃ程度に基板を加熱すれば形成できる。しかしながら、例えば大型ＯＬＥＤパネルでは軟化温度が６００°以下のガラス基板を用いることから、熱ＣＶＤ法の適用は困難である。さらに、プラズマＣＶＤ法により低温で多結晶Ｓｉ膜を形成できるが、成膜初期において絶縁膜上にアモルファス成分を含むインキュベーションレイヤーが形成されやすいことから、この成膜方法は基板側にチャネルを形成するボトムゲート型ＴＦＴへの適用には不向きである。
　以上のことから、大型パネルの駆動用ＴＦＴ向けには低温で絶縁基板上に直接多結晶Ｓｉ膜を形成する技術が要求されており、これに対して、反応性熱ＣＶＤ法と呼ばれる技術が近年提案されている。
　反応性熱ＣＶＤ法は、原料ガスに例えばジシラン（Ｓｉ２Ｈ６）と四フッ化ゲルマニウム（ＧｅＦ４）を用い、ＧｅＦ４中のフッ素（Ｆ）によるＳｉ２Ｈ６からのＨ引き抜き反応により、通常の熱ＣＶＤによる成膜温度以下で多結晶シリコンゲルマニウム（ＳｉＧｅ）膜を高い成膜レートで形成することが可能な技術である。同方法では主に基板表面で原料ガスを反応させることができることから、アモルファス組織を伴うことなく大面積の絶縁基板上に半導体結晶核を直接形成させることが可能で、さらにこの結晶核を起点として種々の成膜技術を用いて結晶成長を行えば、結晶性に優れた多結晶半導体膜を低温で形成できるという特長がある。
　さらに、初期の半導体結晶核の形成条件や形成した初期半導体結晶核の厚さを選択することにより、成長する多結晶の優先配向を例えば（１１１）、（１１０）、（１００）とすることが可能という利点がある。
　この反応性熱ＣＶＤ法を用いた成膜の従来例には例えば特許文献１がある。同文献に記載されている多結晶ＳｉＧｅ膜の形成例を以下に示す。特許文献１に記載の第１の例では、Ｓｉウェハ上に形成したＳｉＯを基板として、ＧｅＦ４とＳｉ２Ｈ６をそれぞれ２．７ｓｃｃｍ及び２０ｓｃｃｍ、希釈のためにＨｅを５００ｓｃｃｍ反応容器に流し、圧力を１５～５０ｔｏｒｒまで変化させて、４２５°Ｃで２０分堆積させる。その結果、１５ｔｏｒｒでは約１０５～１０６ｃｍ－２、２０ｔｏｒｒでは約１０７～１０８ｃｍ－２、２５ｔｏｒｒでは約１０８～１０９ｃｍ－２、５０ｔｏｒｒでは約１０９～１０１０ｃｍ－２の密度で半導体結晶核を生成する。
　次に、基板上に形成された半導体結晶核上において、３７５°Ｃに成長温度を下げて成長を継続する。以上によって、結晶性の高いＳｉＧｅの多結晶膜を形成している。また、特許文献１に記載の第２の例では、半導体結晶核の形成を行った後にシラン－フッ化シラン－水素をそれぞれ２ｓｃｃｍ、９８ｓｃｃｍ、５０ｓｃｃｍの流量に設定して、圧力１ｔｏｒｒでグロー放電分解法により４００°ＣでＳｉの多結晶膜を成膜している。
　さらに、特許文献１に記載の第３の例では、半導体結晶核の形成を行った後に水素希釈したシラン（２％）を用いてｒｆ－グロー放電法により３００°ＣでＳｉの多結晶膜を成膜している。
特開２００７－１３１９４号公報
　多結晶ＳｉＧｅ膜を半導体層に用いたＴＦＴの特性向上には、トラップとなる膜中欠陥をＨで終端されていることが望ましい。一方で、反応性熱ＣＶＤ法では、例えばＳｉ２Ｈ６とＧｅＦ４の反応においてＨの引き抜きを伴う。そのため、反応性熱ＣＶＤ法による多結晶ＳｉＧｅ膜中に残留するＨ濃度を高めるには、ＳｉやＧｅ原子からのＨ原子の脱離を抑制することが必要である。
　しかし、Ｓｉ２Ｈ６とＧｅＦ４を用いた反応性熱ＣＶＤ法によってＳｉＧｅの結晶核を形成する場合、従来例のように基板温度として４２５°Ｃが必要であり、さらに核形成のスループット向上のため、成膜速度が大きいことが望ましいことから、実用上では４５０°Ｃ以上が必要である。ところが、この４５０°Ｃという温度は、Ｓｉ原子からＨ原子の脱離が大きく生じやすい温度である。従って、絶縁膜上に成長させた膜では、Ｈ濃度が低くなり易い。
　また、４５０°Ｃという温度は、ガラス基板の軟化温度よりは低いが、金属膜にヒロックやボイドが発生する温度と同等かそれよりは高い。従って、例えばボトムゲート型ＴＦＴでは、絶縁膜上への半導体層の形成時において、絶縁膜より下層に配置した電極用配線膜にダメージが入り、配線抵抗が増大してしまうという問題がある。
　本発明の目的は、反応性熱ＣＶＤ法において、４５０°Ｃ以下という低温でもＳｉ酸化膜のような絶縁膜上において半導体結晶核の形成を促進する方法を提供することにある。
　具体的には、反応性熱ＣＶＤ法による成膜前において、下地として半導体膜を形成しておけばよい。この半導体膜は、供給ガス中に含まれるハロゲン原子によってエッチングできるものである。よって、本願発明の半導体装置の製造方法では、絶縁基板上に第１の半導体膜を形成する第１の工程を実施し、次いで、第１の半導体膜上の一部に半導体結晶核を形成し、これと共に半導体結晶核の発生領域とその周辺を除いて第１の半導体膜をエッチング除去する第２の工程を実施し、さらに半導体結晶核をシードとして第２の半導体膜を形成する第３の工程を少なくとも実施することを特徴としている。
　また、第１の工程では、４５０°Ｃ以下の低温で成膜できることから、第１の半導体膜として非晶質シリコン膜または微結晶シリコン膜を形成していることを特徴としている。
　また、第２の工程では、良好な結晶性を実現するため、半導体結晶核として、原料ガスにシラン類とハロゲン化ゲルマニウムを供給し、形成温度４５０°Ｃ以下とする反応性熱ＣＶＤ法によってシリコンゲルマニウム結晶核を形成しており、ハロゲン化ゲルマニウムに起因するハロゲン原子やハロゲン化物によって第１の半導体膜のエッチングが生じていることを特徴としている。
　また、シリコン膜のような半導体多結晶膜上とシリコン酸化膜やシリコン窒化膜といった絶縁膜上では、シリコンは下地材料に殆どよらずに成膜するが、シリコンゲルマニウムは半導体多結晶膜上には結晶成長するものの絶縁膜上には膜がつきにくい。そのため、半導体結晶核とその周辺に選択的に多結晶膜を成長させるべく、第３の工程では、第２の半導体膜として、原料ガスにシラン類とハロゲン化ゲルマニウムを供給し、形成温度４５０°Ｃ以下とする反応性熱ＣＶＤ法によって多結晶シリコンゲルマニウム膜を形成していることを特徴としている。
　または、第３の工程では、第２の半導体膜として、多結晶シリコン膜を形成することが可能である。成膜方法は熱ＣＶＤ法でも可能であるが、以下の理由からプラズマＣＶＤ法が好適である。反応性熱ＣＶＤ法では基板温度が５００°Ｃでも成膜レートは毎分約５０ｎｍ以下と低いが、プラズマＣＶＤ法によるアモルファスＳｉ膜の成膜では、２５０°Ｃ前後で毎分約２００ｎｍという高い成膜レートを実現しているからである。多結晶シリコン膜の形成は、半導体結晶核上に形成することから、プラズマＣＶＤ法のアモルファスＳｉ成膜の条件で可能となる。また、第２の半導体膜上に第３の半導体膜を形成する第４の工程を実施すれば望ましい。
　さらに、第４の工程では、ＴＦＴの要求特性に応じつつ成膜のスループット向上を図るため、プラズマＣＶＤ法により非晶質、または微結晶、または多結晶からなるシリコン膜を形成していることが好適である。
　また、本願発明のＴＦＴは、絶縁基板上に、半導体膜、ソース電極、ドレイン電極、ゲート電極を有しており、半導体膜は、絶縁膜上の一部に離散的に形成された第１の半導体膜と、第１の半導体膜上とその周囲に形成された半導体結晶核と、半導体結晶核上に形成された第２の半導体膜から成ることを特徴としている。
　また、例えばプラズマＣＶＤ法を用いることにより低温で成膜出来ることから、第１の半導体膜は非晶質シリコン膜、あるいは微結晶シリコン膜が好適である。さらに、ハロゲン原子によるエッチングレートが１００°Ｃ程度以上であれば十分速いことからも、それらの膜の選択が好都合である。
　さらに、絶縁膜上に４５０°Ｃ以下の低温で形成することから、半導体結晶核がシリコンゲルマニウム結晶核から成れば好適である。
　また、ＴＦＴの性能向上が図れることから、第２の半導体膜は多結晶シリコン膜が好適である。さらに、半導体結晶核とその周辺に選択的に結晶成長することから、第２の半導体膜は多結晶シリコンゲルマニウム膜であれば、なお好適である。
　また、本願発明のＴＦＴは、第２の半導体膜上に第３の半導体膜を有していれば好適である。
　さらに、半導体層中のリーク電流を低減して、オフ電流特性の良好なＴＦＴを実現するには、第３の半導体膜は非晶質シリコン膜、あるいは微結晶シリコン膜、あるいは多結晶シリコン膜から成れば好適である。
　また、高画質で長寿命の表示装置を低コストで提供するには、本願発明のＴＦＴを有機ＥＬ駆動に適用すれば好適である。
　また、高精細の表示装置を低コストで提供するには、本願発明のＴＦＴを液晶表示装置に適用すれば好適である。
　本願発明の半導体装置の製造方法によれば、ＴＦＴの半導体層として適用する直接成長多結晶膜を成膜する際に、下地の絶縁膜上には第１の半導体膜を堆積している。このため、絶縁膜上よりも半導体膜上の方が低温で半導体結晶核が形成しやすいことから、成膜温度の低下を図ることができる。よって、膜中欠陥のＨ終端を維持し、さらに電極用配線膜の抵抗増大を抑制することが可能となり、ＴＦＴ特性の向上が実現する。
本発明に係る半導体装置の製造方法を用いて形成した半導体装置の実施の形態１を説明するボトムゲート型ＴＦＴの断面構造図である。 図１に示すＴＦＴの製造方法を工程順に示す部分拡大断面図である。 図１に示すＴＦＴの製造方法を工程順に示す図２Ａに続く工程の部分拡大断面図である。 図１に示すＴＦＴの製造方法を工程順に示す図２Ｂに続く工程の部分拡大断面図である。 図１に示すＴＦＴの製造方法を工程順に示す図２Ｃに続く工程の部分拡大断面図である。 図１に示すＴＦＴの製造方法を工程順に示す図２Ｄに続く工程の部分拡大断面図である。 図１に示すＴＦＴの半導体層におけるＧｅ組成比プロファイルを示す図である。 図１に示すＴＦＴを用いて形成したＯＬＥＤ表示装置の断面構造を示す図である。 図１に示すＴＦＴを用いて形成した液晶表示装置の断面構造を示す図である。 本発明に係る半導体装置の製造方法を用いて形成した半導体装置の実施の形態４を説明するボトムゲート型ＴＦＴの断面構造図である。 本発明に係る半導体装置の製造方法を用いて形成した半導体装置の実施の形態５を説明するトップゲート型ＴＦＴの断面構造図である。 図７に示すＴＦＴを用いて形成したＯＬＥＤの断面構造を示す図である。 図７に示すＴＦＴを用いて形成した液晶表示装置の断面構造図である。 本発明に係る半導体装置の製造方法を用いて形成した半導体装置の実施の形態８を説明するトップゲート型ＴＦＴの断面構造図である。
　以下、本発明の最良の実施形態について、実施の形態の図面を参照して詳細に説明する。
　（実施の形態１）
　図１は、本発明に係る半導体装置の製造方法を用いて作製した半導体装置の実施の形態１を説明する要部断面図である。図１に示した半導体装置は絶縁基板１上に形成したボトムゲート型のＴＦＴである。このＴＦＴは、概略、ゲート電極２の上に設けた半導体膜４と、半導体膜４上にチャネルで離間配置されたソース電極配線６ａとドレイン電極配線６ｂで構成される。以下、この構造を詳しく説明する。
　表面の一部にゲート電極配線２を加工した絶縁基板１上にゲート絶縁膜３が形成されており、このゲート絶縁膜３のＴＦＴ形成領域に半導体膜４が形成されている。この半導体膜４は、チャネル部を拡大して示したように、ゲート絶縁膜３上に形成した例えばアモルファスＳｉから成る半導体膜の一部４ａと、半導体膜の一部４ａ上に形成した例えばＳｉＧｅから成る半導体結晶核４ｂと、半導体結晶核４ｂ上に形成した例えばＳｉＧｅから成る半導体膜４ｃから構成されている。
　さらに、半導体膜４の一方の端部にはソース領域のｎ＋シリコン膜５ａとソース電極配線６ａが形成されており、また、もう一方の端部にはドレイン領域のｎ＋シリコン膜５ｂとドレイン電極配線６ｂが形成されている。ソース電極配線６ａとドレイン電極配線６ｂ上にはさらに保護絶縁膜７と層間絶縁層８が堆積されている。さらに、ドレイン電極配線６ｂと接続する画素電極９が形成されている。
　次いで、図１の構造を有するＴＦＴの製造工程を図２Ａから図２Ｅにより説明する。なお、これらの図は製造工程のうち主要なものを示したものである。まず、例えばガラスからなる絶縁基板１の上にゲート電極配線２を形成する。配線材料としては、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、及びそれらの積層膜を用いることができる。または、プロセスの上限温度を低下させられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。これらの膜は、スパッタリング法で形成することができる。本実施の形態ではＡｌＮｄ合金膜を用いている。膜厚は２００ｎｍとしている。次に、ホトリソグラフィーを用いて、ゲート電極配線パターン２に加工する。
　この後、基板上へのゲート絶縁膜３の形成を行う。絶縁膜材料としては、ＳｉＯ、ＳｉＮ、ＳｉＯＮ等を用いることができる。これらの膜は、プラズマＣＶＤ法またはスパッタリング法などで成膜できる。あるいは、プラズマ酸化、光酸化などを併用してもよい。本実施の形態では、プラズマＣＶＤ法によって、標準的な条件でＴＥＯＳを用いて形成したＳｉＯ膜を膜厚１００ｎｍ形成している。以上により、図２Ａに示す構造を得る。
　次いで、ゲート絶縁膜３上に半導体膜４ａを堆積する。半導体膜４ａとしては、例えばアモルファスＳｉ膜や微結晶Ｓｉ膜とするのが好適である。ここで、微結晶膜とは、結晶成分とアモルファス成分が混在しており、結晶粒径が１～３０ｎｍ程度となっている膜のことである。半導体膜４ａの成膜は、例えば、プラズマＣＶＤ法により実施すればよい。成膜温度は室温以上を用いることが可能であるが、ＴＦＴ製造のスループットを向上するには一定以上の成膜速度の確保が必要であることから２００°Ｃ以上とするのが望ましく、一方、ゲート電極配線２におけるヒロックやボイドの発生を抑制するために４５０°Ｃ以下とするのが好適である。
　半導体膜４ａの膜厚は、この後に行う半導体結晶核４ｂの形成時において、半導体結晶核４ｂとその周辺以外では膜がエッチング除去されるのが望ましいことから、５０ｎｍ以下とするのが好適である。また、ＴＦＴのオフ電流増大に起因するＳｉ原子の未結合手を終端するために、アモルファスＳｉ膜や微結晶Ｓｉ膜には、水素が１×１０１９ｃｍ－３以上、１×１０２２ｃｍ－３以下含まれていることが望ましい。以上から、水素化アモルファスＳｉ膜を成膜するには、例えばプラズマ周波数１３．５６ＭＨｚを用い、水素希釈した１０％のモノシラン（ＳｉＨ４）を１００ｓｃｃｍ供給し、基板温度２００℃、ガス圧力１３３Ｐａと設定すればよい。また、微結晶Ｓｉ膜を成膜するには、例えばプラズマ周波数１３．５６ＭＨｚを用い、フッ化シラン（ＳｉＦ４）：Ｈ２＝３：１、基板温度２５０℃、ガス圧力４０Ｐａの条件を用いることが可能である。以上により、図２Ｂに示す構造を得る。
　この後、半導体膜４ａ上に半導体結晶核４ｂと半導体膜４ｃの形成を行う。図２Ｂの破線で囲まれた領域におけるそれらの膜の形成過程について図２Ｃを用いて説明する。
　半導体結晶核４ｂの形成には反応性熱ＣＶＤ法を利用し、材料にはＳｉＧｅを選択するのが好適である。この場合、反応性熱ＣＶＤ法では半導体水素化ガスとハロゲン化ガスによる酸化還元反応を利用することから、供給する原料ガスには半導体水素化ガスとしてＳｉｎＨ２ｎ＋２（ｎ＞１）、ハロゲン化ガスとして例えばＧｅＦ４を使用すればよい。ただし、反応性熱ＣＶＤ法の成膜では酸化還元反応だけでなく原料ガスの熱分解が影響を及ぼすことから、より低温での成膜を実現するには例えば熱分解温度の低いＳｉ２Ｈ６の使用が望ましい。
　また、半導体水素化ガスとハロゲン化ガスの組み合わせは、例えばシラン類、及びゲルマン（ＧｅＨ４）とＦ２、さらにＧｅＨ４とＳｉＦ４等でも可能であるが、低い核形成温度、一定以上の核形成レート、ガスの使用コスト等を考慮すると、Ｓｉ２Ｈ６とＧｅＦ４の組み合わせが好都合である。流量比はＳｉ２Ｈ６が１に対してＧｅＦ４は例えば０．００５～２とすればよい。
　また、反応性熱ＣＶＤ法では、結晶核を一定以上の形成レートで発生させるために１０Ｐａから１００００Ｐａ程度の成膜圧力を確保すべく、成膜中には例えばＨｅ、Ａｒ、Ｈ２といったキャリアガスを導入する。これらの中で例えばＨｅを選択すれば、Ｓｉ２Ｈ６とＨｅの流量比としては例えば１：１０～５０００と設定すれば好適である。また、成膜温度は、核形成の生じる３００°Ｃ以上とし、結晶核中からのＨ脱離を抑制するため、４５０℃以下とすれば好適である。
　以上から、例えばＳｉ２Ｈ６流量：０．５ｓｃｃｍ、ＧｅＦ４流量：０．５ｓｃｃｍ、Ｈｅ流量：１０００ｓｃｃｍ、基板温度４００℃、全圧１３００Ｐａという成膜条件のもとで、例えばアモルファスＳｉ膜からなる半導体膜４ａ上に反応性熱ＣＶＤ成膜を開始すると、半導体膜４ａの表面の一部にはＳｉＧｅからなる初期核が発生する。また、ＧｅＦ４の供給により、アモルファスＳｉ膜の一部では表面から結晶化が起こる。
　一方、この温度ではＧｅＦ４に含まれていたＦがＳｉとの結合によりＳｉＦ４となって表面から脱離することから、核発生と同時に初期核の形成領域とその周辺を除いた半導体膜４ａではエッチングが生じる（図２Ｃ（ａ））。この後、初期核をシードとしてＳｉＧｅが結晶成長するとともに半導体膜４ａのエッチングが進むと、ＳｉＧｅ結晶の成長領域以外ではゲート絶縁膜３の表面が露出するようになる。この結果、アイランド状に残存した半導体膜４ａの表面をＳｉＧｅ結晶が取り囲んだ半導体結晶核４ｂが形成される（図２Ｃ（ｂ））。ここで、半導体結晶核４ｂは、隣り合うもの同士が離れている場合を示したが接触していても構わない。結晶核の大きさは、後ほど成膜する半導体膜４ｃで良好な結晶性を実現するために１０ｎｍ以上であることが望ましく、一方、表面凹凸の増大を抑制するために１００ｎｍ以下であることが好ましい。
　また、半導体結晶核としてはＧｅだけから成るものを形成しても構わない。この後、引き続いて成膜を実施すると、ＳｉＧｅは絶縁膜上に殆ど堆積せずに半導体結晶上に結晶成長することから、半導体結晶核４ｂをシードとして選択成長した多結晶からなる半導体膜４ｃが形成される（図２Ｃ（ｃ））。ここで、多結晶膜とはほぼ結晶成分からなる膜のことで、膜中の結晶粒径は３０ｎｍ程度以上となっている。半導体膜４ｃの成膜条件は半導体結晶核４ｂのものと全く同じでも良い。しかし、Ｇｅの組成比が小さくてもＳｉＧｅ膜であれば選択成長が可能であることから、例えばＳｉ２Ｈ６流量のみを増やして１．５ｓｃｃｍと変化させても構わない。また、後ほどＴＦＴのソース・ドレイン形成においてエッチングを実施するが、それによってＴＦＴ特性を維持できないほど薄い膜となるのを回避するため、半導体膜４ｃの膜厚は、半導体結晶核４ｂの膜厚と併せて１００～３００ｎｍとなるように調整するのが好適である。
　半導体膜４中におけるＧｅ組成比プロファイルは、例えば図３のようになっている。このプロファイルは、図２Ｃ（ｃ）に示したａ－ａ’間の点線部分におけるものである。ここで、半導体結晶核４ｂは上記の成膜条件１で形成しており、半導体膜４ｃの形成条件はＳｉ２Ｈ６流量を１．５ｓｃｃｍとし、他は成膜条件１と同じである。アモルファスＳｉあるいは微結晶Ｓｉからなる半導体膜４ａ中にＧｅは入っていないが、ＳｉＧｅからなる半導体結晶核４ｂ中には５０％程度のＧｅ組成比が含まれる。さらに、ＳｉＧｅからなる半導体膜４ｃ中ではＧｅ組成比は２０％程度となっている。
　このように、本実施の形態の半導体装置の製造方法では、半導体結晶核４ｂ中においてＧｅ組成比が高くなる傾向にある。この理由は、核形成温度を４５０°Ｃ以下としていることから、ＧｅＦ４に比べてＳｉ２Ｈ６の熱分解が進まず、半導体結晶核４ｂ中にＳｉが取り込まれにくいからである。なお、このＧｅ組成比プロファイルは、反応性熱ＣＶＤ法による膜形成を実施していれば、以下の実施の形態における半導体膜中でも同様となる。また、半導体結晶核４ｂ、及び半導体膜４ｃ中のＧｅ組成比は上記の値に限定されることはなく、原料ガスの例えばＳｉ２Ｈ６とＧｅＦ４の流量比や成膜温度の調整により、種々の値に制御することが可能である。以上により、図２Ｃに示す構造を得る。
　次いで、半導体膜４上に、コンタクト層となるｎ＋Ｓｉ膜５をプラズマＣＶＤ法により形成する。膜形成では、例えば水素化アモルファスＳｉからなる半導体膜４ａの条件を用い、追加でｎ型のドーピングガスとしてホスフィン（ＰＨ３）、またはその水素希釈ガス（ＰＨ３／Ｈ２）を供給すれば良い。ドーピング濃度は低抵抗なコンタクト層を形成するために１×１０１７ｃｍ－３以上とし、またドーパント原子のクラスタリングや偏析による結晶性の悪化と高抵抗化を抑制するために１×１０２２ｃｍ－３以下とすることが望ましい。さらに、膜厚はコンタクトとして４０ｎｍ程度が好適である。この後、ホトリソグラフィーを用いてｎ＋Ｓｉ膜５、半導体膜４からなる積層膜を島状に加工する。以上により、図２Ｄに示す構造を得る。
　次いで、積層膜を加工した基板上への金属膜の堆積を行う。この材料としては、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等やこれらの合金、及びそれらの金属の積層膜を用いることが可能である。または、プロセスの上限温度を低下させられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。これらの膜は、スパッタリング法で形成することができる。本実施の形態ではＡｌＮｄ合金／Ｃｒ積層膜を用いている。膜厚は２００／５０ｎｍとしている。この後、ホトリソグラフィーを用いて、ソース電極配線パターン６ａ、ドレイン電極配線パターン６ｂに加工する。
　さらに、この後、ソース電極配線６ａ、ドレイン電極配線６ｂをマスクとしてＴＦＴのチャネルとなる領域上のｎ＋Ｓｉ膜５と半導体膜４の表面側の一部をエッチングして、コンタクト層５ａ、５ｂを形成する。以上により、図２Ｅに示す構造を得る。
　次に、ソース電極配線６ａ、ドレイン電極配線６ｂ上に、ＳｉＮ膜からなる保護絶縁膜７をプラズマＣＶＤ法で形成する。膜厚は例えば５００ｎｍであれば好適である。
　次いで、保護絶縁膜７上に例えば有機樹脂から成る層間絶縁層８を形成し、この後、ホトリソグラフィーを用いて層間絶縁層８と保護絶縁膜７のドレイン電極配線６ｂの形成領域にコンタクトホールを設ける。
　最後に、例えばＡｌ膜をスパッタリング法で堆積し、ホトリソグラフィーを用いて加工することにより画素電極９を形成する。画素電極９には例えば反射金属膜や透明導電膜を用いることが可能であり、膜厚は１００ｎｍが好適である。以上により、図１に示すボトムゲート型ＴＦＴが完成する。
　本実施の形態のＴＦＴでは、ゲート絶縁膜３上にアモルファスＳｉ、または微結晶Ｓｉからなる半導体膜４ａが残存しているが、隣り合う同膜の間には半導体結晶核４ｂ及び多結晶から成る半導体膜４ｃが形成されており、さらにゲート絶縁膜上の専有領域として半導体膜４ａよりも半導体結晶核４ｂと半導体膜４ｃを併せた方を大きくすることが可能であることから、本実施の形態のＴＦＴでは、既存のアモルファスＳｉ－ＴＦＴや、通常のプラズマＣＶＤ法による成膜で形成した多結晶Ｓｉを有するＴＦＴを大きく上回る性能が達成される。
　本実施の形態に示した半導体製造の製造方法を用いれば、ゲート絶縁膜３上に予め半導体膜４ａを形成していることから、反応性熱ＣＶＤ法による半導体結晶核４ｂの形成が４５０°Ｃ以下という低温でも実現可能である。このような低い温度ならば、ＴＦＴの半導体層中における欠陥ではＨ終端が維持されやすい。よって、例えばオフリーク電流が発生しにくくなることから、良好なＴＦＴ特性を実現することが可能となる。
　また、４５０°Ｃ以下での半導体結晶の核形成を可能とする本実施の形態に示した半導体装置の製造方法を用いれば、ガラス基板は軟化せず、また金属膜にヒロックやボイドが発生する可能性は小さい。従って、電極用配線膜のダメージに伴う配線抵抗の増大が抑制されることから、良好な特性を有するＴＦＴを作製できるという利点がある。
　また、４５０°Ｃ以下の低温で反応性熱ＣＶＤ成膜を実施すれば、より高い温度で成膜するのに比べて、各半導体結晶核４ｂのサイズが揃いやすくなる。そのため、低温形成した半導体結晶核４ｂ上では、多結晶の半導体膜４ｃにおける結晶粒のサイズが均一化する。よって、本実施の形態における半導体装置の製造方法は、閾値電圧バラツキの小さい画素ＴＦＴを大面積ガラス基板上に形成するのに適しており、故に大型ＯＬＥＤディスプレイの開発に好適である。
　また、シラン系の原料ガスとＧｅＦ４の反応では、Ｇｅ核は低温形成されやすい。よって、本実施の形態の半導体装置の製造方法における半導体結晶核４ｂはＧｅを少なくとも含んでいることから、４５０°Ｃ以下のような低温で核形成が可能である。
　さらに、半導体膜４ｃにおいてもＧｅを含有させれば、同膜を半導体膜４ａのエッチング除去した領域に殆ど形成させずに、半導体結晶核４ｂとその周辺に選択的に結晶成長させることができる。これにより、半導体膜４ｃにおいてＴＦＴ特性確保に十分な結晶性が得られるという利点がある。
　（実施の形態２）
　本発明の実施の形態２として、ＯＬＥＤへの適用例を、図４を用いて説明する。まず、実施の形態１と同様な方法で、ボトムゲート型ＴＦＴを形成する。次に、図４に示すように画素電極９上に、ＯＬＥＤの電荷輸送層１０、発光層１１、電荷輸送層１２を蒸着法などにより形成する。さらに、透明導電膜からなる上部電極１３を蒸着やスパッタリング法などで形成してから封止層１４を形成すると、図４に示すＯＬＥＤ表示装置が完成する。
　実施の形態１において説明したように、本願発明の製造方法によって大面積基板に形成したＴＦＴでは閾値電圧バラツキが小さくなる。これにより、ＯＬＥＤの発光層に流れる電流が厳密に制御されて各画素の輝度バラツキが抑制されることから、本実施の形態のＯＬＥＤでは大型パネルへの適用且つ高画質化を実現することが可能である。
　（実施の形態３）
　本発明の実施の形態３として、液晶表示装置への適用例を、図５を用いて説明する。まず、実施の形態１と同様な方法で、ボトムゲート型ＴＦＴを形成する。なお、画素電極９として、透明導電膜を用いている。具体的には、ＩＴＯ膜をスパッタリング法で形成し、ホトリソグラフィーを用いて加工したものである。膜厚は７０ｎｍが好適である。次に、図５に示すように、画素電極９上に配向膜２０を形成している。次に、カラーフィルタ層２１、オーバーコート層２２、ＩＴＯ膜からなる対向電極２３、配向膜２４を順番に形成した対向基板２５を、スペーサ２６を介して張り合わせている。これに液晶２７を封入すると、図５に示す液晶表示装置が完成する。
　実施の形態１において説明したように、本願発明の製造方法によって形成したＴＦＴではオフリーク電流が発生しにくいことから、液晶ディスプレイの画素駆動に適用した場合においてもリーク電流が小さく、高画質の映像を得ることが可能である。
　（実施の形態４）
　本発明に係る半導体装置の製造方法を用いて作製した半導体装置の実施の形態４を図６によって説明する。実施の形態４が実施の形態１と違う点は、ボトムゲート型ＴＦＴに形成している半導体膜の層構成である。
　実施の形態１のＴＦＴと同様に、絶縁基板１０１上の一部にゲート電極配線１０２を形成しており、さらにゲート絶縁膜１０３を堆積している。このゲート絶縁膜１０３のＴＦＴ形成領域には半導体膜１０４を形成している。この半導体膜１０４は、半導体膜１０４ａと、半導体膜１０４ａの周囲に形成した半導体結晶核１０４ｂと、半導体結晶核１０４ｂ上に形成した半導体膜１０４ｃと、さらに半導体膜１０４ｄから成っている。さらに、ソース領域のｎ＋シリコン膜１０５ａとソース電極配線１０６ａ、また、ドレイン領域のｎ＋シリコン膜１０５ｂとドレイン電極配線１０６ｂを形成している。ソース電極配線１０６ａとドレイン電極配線１０６ｂ上にはさらに保護絶縁膜１０７と層間絶縁層１０８を堆積している。さらに、ドレイン電極配線１０６ｂと接続する画素電極１０９を形成している。
　以下に、図６の構造を有するＴＦＴの製造工程を説明する。まず、絶縁基板１０１上へのゲート電極配線１０２とゲート絶縁膜１０３の形成は実施の形態１と同様に実施すればよいので説明は省略する。
　また、次のゲート絶縁膜１０３上への半導体膜１０４ａ、半導体結晶核１０４ｂ、半導体膜１０４ｃの順次形成も、実施の形態１における半導体膜４ａ、半導体結晶核４ｂ、半導体膜４ｃと同じ材料、膜質、形成方法・条件を用いればよい。
　次いで、半導体膜１０４ｃ上に半導体膜１０４ｄを成長させる。膜材料は例えば水素を含む非晶質Ｓｉ、あるいは微結晶Ｓｉ、あるいは多結晶Ｓｉがよい。また、プラズマＣＶＤ法により膜形成できれば好適である。成膜条件としては、例えば非晶質Ｓｉを成膜するならば、実施の形態１の半導体膜４ａを形成するときに用いたものと同等でよい。また、半導体膜１０４として２００ｎｍ程度となるように、半導体膜１０４ｄの膜厚を調整するのが望ましい。
　以下、ソース領域のｎ＋シリコン膜１０５ａおよびドレイン領域のｎ＋シリコン膜１０５ｂを堆積する工程から、画素電極１０９の形成までは、実施の形態１で示した同じ工程の材料、条件を同様に使用すればよいので、ここでは説明を省略する。以上により、図６に示す構造を得る。
　本実施の形態によれば、例えば水素を含む非晶質Ｓｉからなる半導体膜１０４ｄを形成している。このため、水素含有量の少ない半導体結晶核１０４ｂ、及び半導体膜１０４ｃを用いた場合においても、高水素含有半導体膜１０４ｄからの水素供給により、半導体結晶核１０４ｂ、及び半導体膜１０４ｃにおける結晶欠陥の水素終端化に必要な水素濃度を確保することができる。よって、実施の形態１のＴＦＴに比べ、チャネル部の界面準位が低減され、移動度が高く、閾値電圧シフトの少ない、良好な特性のＴＦＴを作製することが可能となる。
　（実施の形態５）
　本発明に係る半導体装置の製造方法を用いて作製した半導体装置の実施の形態５を図７によって説明する。実施の形態５が実施の形態１と違う点は、半導体装置がトップゲート型ＴＦＴとなっている点である。絶縁基板３１上に下地絶縁膜となるＳｉＮ膜３２とＳｉＯ膜３３を形成しており、ＳｉＯ膜３３のＴＦＴ形成領域には半導体膜３４を形成している。この半導体膜３４は、ＳｉＯ膜３３上に形成した例えばアモルファスＳｉから成る半導体膜３４ａと、半導体膜３４ａ上に形成した例えばＳｉＧｅから成る半導体結晶核３４ｂと、半導体結晶核３４ｂ上に形成した例えば多結晶ＳｉＧｅから成る半導体膜３４ｃから構成している。
　さらに、半導体膜３４の上部にはゲート絶縁膜３５とゲート電極配線３６を形成している。また、ゲート電極配線３６の下部を除く半導体層３４にはコンタクト領域３７、３８を形成している。以上を形成した基板上には層間絶縁層３９を堆積しており、コンタクト領域３７、３８上にはさらにコンタクトホールを開口している。これらの開口部にはソース電極配線４０とドレイン電極配線４１を埋め込んでいる。さらに、これらの配線上と層間絶縁層３９上に保護絶縁膜４２を堆積しており、ドレイン電極配線４１上にはコンタクトホールを開口し、画素電極４３を形成している。
　以下に、図７の構造を有するＴＦＴの製造工程を説明する。まず、例えばガラスからなる絶縁基板３１の上に、下地絶縁膜となるＳｉＮ膜３２とＳｉＯ膜３３を形成する。成膜方法には、プラズマＣＶＤ法またはスパッタリング法等の利用が可能である。次いで、ＳｉＯ膜３３上にＴＦＴの半導体層３４の一部となる半導体膜３４ａを堆積する。半導体膜３４ａは、例えばアモルファスＳｉ膜や微結晶Ｓｉ膜とするのが好適であり、成膜方法や条件は、実施の形態１で示した半導体膜４ａで用いたものと同様でよい。
　この後、半導体膜３４ａ上に、さらにＴＦＴの半導体層３４の一部として半導体結晶核３４ｂと半導体膜３４ｃを形成する。これらの形成方法や成膜条件、さらに結晶核と膜の形成過程やＧｅ組成比プロファイル等は、実施の形態１の半導体結晶核４ｂと半導体膜４ｃの形成時に示したものと同様でよい。次いで、成膜した半導体層３４を、ホトリソグラフィーを用いて島状に加工する。
　次に、ＳｉＯ膜３３と半導体膜３４上にゲート絶縁膜３５を形成する。同膜の材料としては、ＳｉＯやＳｉＮ等が好適である。これらの材料の膜はプラズマＣＶＤ法またはスパッタリング法などによって成膜すればよい。あるいは、プラズマ酸化、光酸化等を併用することも可能である。よって、ゲート絶縁膜３５としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により形成した膜厚１００ｎｍのＳｉＯ膜を適用する。
　引き続いて、ゲート絶縁膜３５上に配線膜を堆積する。同膜の材料としては、Ｓｉ、Ｇｅやその合金、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、及びそれらの積層膜を選択するのが好適である。さらに、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。これらの膜は、スパッタリング法で形成すればよい。よって、配線膜には、例えば膜厚２００ｎｍのＮｂ膜を適用する。この後、この配線膜をホトリソグラフィーによって加工し、ゲート電極配線パターン３６を形成する。
　さらに、ゲート電極配線パターン３６をマスクとして、イオン打ち込み法により、ゲート絶縁膜３５越しに半導体層３４の一部にＰまたはＢを注入し、コンタクト領域３７、３８を形成する。
　この後、以上を形成した基板上に層間絶縁層３９として、ＳｉＯ膜あるいはＳｉＮ膜を、プラズマＣＶＤ法またはスパッタリング法で形成する。よって、層間絶縁層３９には、例えばＴＥＯＳを用いたプラズマＣＶＤ法により形成した膜厚３００ｎｍのＳｉＯ膜を適用する。
　次に、コンタクト領域３７上と３８上の層間絶縁層３９にコンタクトホールを開口し、この開口部の内部と層間絶縁層３９上に配線膜を堆積する。この膜の材料としては、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、及びそれらの積層膜を選択するのが好適である。さらに、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。これらの膜は、スパッタリング法で形成すればよい。よって、配線膜には、例えば膜厚２００ｎｍのＣｒ膜を適用する。この後、この配線膜をホトリソグラフィーによって加工し、ソース電極配線４０、ドレイン電極配線４１を形成する。
　次に、層間絶縁層３９、ソース電極配線４０、ドレイン電極配線４１上に保護性絶縁膜４２を形成する。同膜には、例えばプラズマＣＶＤ法により形成した膜厚５００ｎｍのＳｉＮ膜を適用する。
　次いで、ドレイン電極配線４１上の保護絶縁膜４２にコンタクトホールを開口し、この開口部の内側と保護絶縁膜４２上に配線膜を堆積する。この膜の材料としては、反射金属膜やＩＴＯ、ＩＺＯ、ＺｎＯ等の透明導電膜を選択するのが好適である。よって、スパッタリング法で形成した膜厚１００ｎｍのＣｒ膜を適用する。この後、この配線膜をホトリソグラフィーによって加工し画素電極４３を形成すると、図６に示す構造のＴＦＴが完成する。
　本実施の形態のようなトップゲート型ＴＦＴでは、半導体膜３４の表面側に成膜された多結晶からなる半導体膜３４ｃにチャネル部分が形成されることから、移動度が高く閾値電圧バラツキの少ないＴＦＴを実現しやすい。よって、本願発明の半導体装置の製造方法は、実施の形態１のボトムゲート型ＴＦＴだけでなく、本実施の形態のようなトップゲート型ＴＦＴの作製に適用するのに好都合である。
　（実施の形態６）
　本発明の実施の形態６として、ＯＬＥＤへの適用例を、図８を用いて説明する。まず、例えば実施の形態５と同様な方法で、トップゲート型ＴＦＴを形成する。次に、図８に示すように、画素電極４３上に、ＯＬＥＤの電荷輸送層７０、発光層７１、電荷輸送層７２を蒸着法などにより形成する。さらに、透明導電膜からなる上部電極７３を蒸着やスパッタリング法などで形成してから封止層７４を形成すると、図８に示すＯＬＥＤ表示装置が完成する。
　実施の形態５の製造方法によって大面積基板に形成したＴＦＴでは閾値電圧バラツキが小さくなる。これにより、ＯＬＥＤの発光層に流れる電流が厳密に制御されて各画素の輝度バラツキが抑制されることから、本実施の形態のＯＬＥＤ表示装置では大型パネルへの適用且つ高画質化を実現することが可能である。
　（実施の形態７）
　本発明の実施の形態７として、液晶表示装置への適用例を、図９を用いて説明する。まず、実施の形態５と同様な方法で、トップゲート型ＴＦＴを形成する。なお、画素電極４３として透明導電膜を用いている。具体的には、ＩＴＯ膜をスパッタリング法で形成し、ホトリソグラフィーを用いて加工したものである。膜厚は７０ｎｍが好適である。次に、図９に示すように、画素電極４３上に配向膜１２０を形成している。次に、カラーフィルタ層１２１、オーバーコート層１２２、ＩＴＯ膜からなる対向電極１２３、配向膜１２４を順番に形成した対向基板１２５を、スペーサ１２６を介して張り合わせている。これに液晶１２７を封入すると、図９に示す液晶表示装置が完成する。
　実施の形態５の製造方法によって形成したＴＦＴではオフリーク電流が発生しにくいことから、液晶ディスプレイの画素駆動に適用した場合においてもリーク電流が小さく、高画質の映像を得ることが可能である。
　（実施の形態８）
　本発明に係る半導体装置の製造方法を用いて作製した半導体装置の別の実施形態を図１０によって説明する。実施の形態５と違うのは、トップゲート型ＴＦＴに形成している半導体結晶核の形成の仕方と半導体膜の材料である。
　実施の形態５のＴＦＴと同様に、絶縁基板８１、下地絶縁膜となるＳｉＮ膜８２、及びＳｉＯ膜８３を形成している。さらに、ＳｉＯ膜８３のＴＦＴ形成領域に半導体膜８４を形成しているが、この半導体膜８４は、実施の形態４と違って例えばアモルファスＳｉからなる半導体膜８４ａと、例えばＳｉＧｅからなる半導体結晶核８４ｂと、例えば多結晶Ｓｉから成る半導体膜８４ｃという積層構造になっている。また、半導体膜８４上部に設けるゲート絶縁膜８５とゲート電極配線８６、及び半導体層８４に設けるコンタクト領域８７、８８、さらに層間絶縁層８９、ソース電極配線９０、ドレイン電極配線９１、保護絶縁膜９２、画素電極９３といったものは、実施の形態５のＴＦＴと同様に形成している。
　以下に、図１０の構造を有するＴＦＴの製造工程を説明する。まず、絶縁基板８１上へのＳｉＮ膜８２とＳｉＯ膜８３の形成は、実施の形態５におけるＳｉＮ膜３２とＳｉＯ膜３３の場合と同様でよいので説明は省略する。
　また、次のＳｉＯ膜８３上への半導体膜８４ａの形成も、実施の形態５における半導体膜３４ａと同じ材料、膜質、形成方法・条件を用いればよい。
　次に、半導体結晶核８４ｂの形成は、実施の形態４における半導体結晶核３４ｂと同じ材料、膜質、形成方法を用いればよいが、本実施の形態では、隣り合う半導体結晶核８４ｂが出来るだけ接するように形成している。これは、半導体膜８４ｃとして多結晶Ｓｉ膜を形成することに対応するためである。上述したように、ＳｉＧｅ膜は、Ｓｉ酸化膜やＳｉ窒化膜といった絶縁膜上に比べてＳｉ膜のような半導体多結晶膜上に選択成長しやすいが、Ｓｉ膜は下地材料に殆どよらずに成膜しやすい。このため、半導体結晶核８４ｂの間にＳｉＯ膜８３の表面が露出していると、半導体結晶核８４ｂ上とその周辺では多結晶Ｓｉ膜が成長するが、ＳｉＯ膜８３上には、ＴＦＴ特性の向上を阻む例えば非晶質Ｓｉ膜が堆積してしまうからである。
　次いで、半導体結晶核８４ｂ上に半導体膜８４ｃを成長させる。膜材料は例えば水素を含む多結晶Ｓｉがよい。また、成膜方法は熱ＣＶＤ法でも可能であるが、プラズマＣＶＤ法であれば好適である。プラズマＣＶＤ法と用いた場合の成膜条件としては、例えば実施の形態１の半導体膜４ａを形成するときに用いたものと同等でよい。また、半導体膜８４として２００ｎｍ程度となるように、半導体膜８４ｃの膜厚を調整するのが望ましい。
　以下、半導体層８４をホトリソグラフィーにより島状加工する工程から、画素電極９３の形成までは、実施の形態５で示した同じ工程の材料、条件を同様に使用すればよいので、ここでは説明を省略する。以上により、図１０に示す構造を得る。
　本実施の形態によれば、多結晶Ｓｉからなる半導体膜８４ｃをトップゲート型ＴＦＴのチャネル部分として使用できる。実施の形態５ではチャネル部分は多結晶ＳｉＧｅであったことから、本実施の形態の方が、半導体層中のリーク電流を低減しやすく、オフ電流特性の良好なＴＦＴを実現できるという利点がある。
　また、反応性熱ＣＶＤ法による多結晶膜の成膜速度は、基板温度が４５０°Ｃ程度では毎分５ｎｍ以下となり非常に遅いが、一方のプラズマＣＶＤ法では、基板温度２５０°Ｃ程度で毎分１００ｎｍ以上という高い成膜速度が得られる。従って、ＴＦＴに形成する半導体層を反応性熱ＣＶＤ法のみで形成するよりも、本実施の形態のようにプラズマＣＶＤ法を併用した方がＴＦＴ製造におけるスループットの大幅な向上が可能である。
　なお、本実施の形態では、トップゲート型ＴＦＴの半導体層形成に適用した例を示したが、適用先はボトムケート型ＴＦＴの半導体層形成であっても良い。
　１、３１、８１、１０１　絶縁基板、
　２、３６、８６、１０２　ゲート電極配線、
　３、３５、８５、１０３　ゲート絶縁膜、
　４、３４、８４、１０４　半導体膜、
　４ａ、３４ａ、８４ａ、１０４ａ　例えば、アモルファスＳｉから成る半導体膜、
　４ｂ、３４ｂ、８４ｂ、１０４ｂ　例えば、ＳｉＧｅから成る半導体結晶核、
　４ｃ、３４ｃ、１０４ｃ　例えば、ＳｉＧｅから成る半導体膜、
　５ａ、１０５ａ　ソース領域のｎ＋シリコン膜、
　５ｂ、１０５ｂ　ドレイン領域のｎ＋シリコン膜、
　６ａ、４０、９０、１０６ａ　ソース電極配線、
　６ｂ、４１、９１、１０６ｂ　ドレイン電極配線、
　７、４２、９２、１０７　保護絶縁膜、
　８、３９、８９、１０８　層間絶縁層、
　９、４３、９３、１０９　画素電極、
　１０、７０　電荷輸送層、
　１１、７１　発光層、
　１２、７２　電荷輸送層、
　１３、７３　上部電極、
　１４、７４　封止層、
　２０、１２０　配向膜、
　２１、１２１　カラーフィルタ層、
　２２、１２２　オーバーコート層、
　２３、１２３　対向電極、
　２４、１２４　配向膜、
　２５、１２５　対向基板、
　２６、１２６　スペーサ、
　２７、１２７　液晶、
　３２、８２　ＳｉＮ膜、
　３３、８３　ＳｉＯ膜、
　３７、３８、８７、８８　コンタクト領域、
　８４ｃ　多結晶Ｓｉからなる半導体膜、
　１０４ｄ　例えば非晶質Ｓｉからなる半導体膜。

Claims (20)

  1. 　絶縁基板上に第１の半導体膜を形成する第１の工程と、
    　前記第１の半導体膜上の一部に半導体結晶核を形成し、これと共に前記半導体結晶核の発生領域とその周辺を除いて前記第１の半導体膜をエッチング除去する第２の工程と、
    　前記半導体結晶核をシードとして第２の半導体膜を形成する第３の工程を少なくとも含むことを特徴とする半導体装置の製造方法。
  2. 　前記第１の工程では、前記第１の半導体膜として非晶質シリコン膜または微結晶シリコン膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 　前記第２の工程では、前記半導体結晶核として原料ガスにシラン類とハロゲン化ゲルマニウムを用い、形成温度を４５０°Ｃ以下とする反応性熱ＣＶＤ法によってシリコンゲルマニウム結晶核を形成し、
    　前記ハロゲン化ゲルマニウムの供給によって前記第１の半導体膜のエッチングを行うことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 　前記第３の工程では、前記第２の半導体膜として、原料ガスにシラン類とハロゲン化ゲルマニウムを用い、
    　形成温度を４５０°Ｃ以下とする反応性熱ＣＶＤ法によって多結晶シリコンゲルマニウム膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  5. 　前記第３の工程では、前記第２の半導体膜として、多結晶シリコン膜を形成していることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 　前記第２の半導体膜上に第３の半導体膜を形成する第４の工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  7. 　前記第４の工程では、前記第３の半導体膜として、プラズマＣＶＤ法により非晶質または微結晶、もしくは多結晶からなるシリコン膜を形成することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 　絶縁基板上に、半導体膜、ソース電極、ドレイン電極、ゲート電極を有する半導体装置であって、
    　前記半導体膜は、前記絶縁膜上の一部に核状に形成された第１の半導体膜と、前記第１の半導体膜上とその周囲に形成された半導体結晶核と、前記半導体結晶核上に形成された第２の半導体膜から成ることを特徴とする半導体装置。
  9. 　前記第１の半導体膜が非晶質シリコン膜、または微結晶シリコン膜から成ることを特徴とする請求項８記載の半導体装置。
  10. 　前記半導体結晶核がシリコンゲルマニウム結晶核からなることを特徴とする請求項８記載の半導体装置。
  11. 　前記第２の半導体膜が多結晶シリコン膜、または多結晶シリコンゲルマニウム膜から成ることを特徴とする請求項８記載の半導体装置。
  12. 　前記第２の半導体膜上に第３の半導体膜を有することを特徴とする請求項８記載の半導体装置。
  13. 　前記第３の半導体膜が非晶質シリコン膜、または微結晶シリコン膜、もしくは多結晶シリコン膜から成ることを特徴とする請求項１２記載の半導体装置。
  14. 　第１絶縁基板に形成された複数の画素電極と、この複数の画素電極ごとに当該画素電極上に積層された複数の有機層からなる有機ＥＬ層と、この有機ＥＬ層を覆い、複数の画素に共通に形成された対向電極と、この対向電極を覆って設置された封止用の第２絶縁膜を備えた表示装置であって、
    　前記第１絶縁基板上には、半導体膜、ソース電極、ドレイン電極、ゲート電極を備えて、前記画素電極に表示信号を供給する薄膜トランジスタを有しており、
    　前記半導体膜は、前記第１絶縁膜上の一部に核状に形成された第１の半導体膜と、前記第１の半導体膜上とその周囲に形成された半導体結晶核と、前記半導体結晶核上に形成された第２の半導体膜から成ることを特徴とする表示装置。
  15. 　第１絶縁基板に形成された複数の画素電極と、カラーフィルタ層、オーバーコート層、ＩＴＯ膜からなる対向電極、配向膜を順に形成した第２絶縁基板と、前記第１絶縁基板と前記第２絶縁基板の貼り合わせ間隙に封入された液晶を有する表示装置であって、
    　前記第１絶縁基板上には、半導体膜、ソース電極、ドレイン電極、ゲート電極を備えて、前記画素電極に表示信号を供給する薄膜トランジスタを有しており、
    　前記半導体膜は、前記第１絶縁膜上の一部に核状に形成された第１の半導体膜と、前記第１の半導体膜上とその周囲に形成された半導体結晶核と、前記半導体結晶核上に形成された第２の半導体膜から成ることを特徴とする表示装置。
  16. 　前記第１の半導体膜が非晶質シリコン膜、または微結晶シリコン膜から成ることを特徴とする請求項１４記載の表示装置。
  17. 　前記半導体結晶核がシリコンゲルマニウム結晶核からなることを特徴とする請求項１４記載の表示装置。
  18. 　前記第２の半導体膜が多結晶シリコン膜、または多結晶シリコンゲルマニウム膜から成ることを特徴とする請求項１４記載の表示装置。
  19. 　前記第２の半導体膜上に第３の半導体膜を有することを特徴とする請求項１４記載の表示装置。
  20. 　前記第３の半導体膜が非晶質シリコン膜、または微結晶シリコン膜、もしくは多結晶シリコン膜から成ることを特徴とする請求項１９記載の表示装置。
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