KR20180025085A - 쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법 - Google Patents

쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법 Download PDF

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읽기 회로와 쓰기 회로를 하나의 회로로 구현하면서 쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법이 개시된다. 상기 자기 저항 메모리 장치는 적어도 하나의 데이터 셀, 하나 이상의 기준 셀, 상기 데이터 셀의 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로 및 상기 쓰기 동작시 선택된 데이터 셀의 상태 전환을 인식하는 상태 전환 인식부를 포함한다. 여기서, 상기 선택된 데이터 셀이 상태 전환이 이루어지면 상기 쓰기 동작이 자동으로 종료되며, 상기 읽기/쓰기 구동 회로는 상기 읽기 동작 및 상기 쓰기 동작을 모두 제어한다.

Description

쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법{MAGNETIC RESISTANCE MEMORY DEVICE IN WHICH STATE CONVERSION OF A DATA CELL IS DETECABLE IN A WRITE OPERATION AND METHOD OF PERFORMING A READ OPERATION AND THE WRITE OPERATION IN THE SAME}
본 발명은 쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법에 관한 것이다.
자기 저항 메모리 장치, 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)에서 읽기 동작을 위한 읽기 회로 및 쓰기 동작을 위한 쓰기 회로가 별도로 존재할 수도 있고, 상기 읽기 회로와 상기 쓰기 회로가 하나의 회로로 구현될 수도 있다.
다만, 읽기 회로와 쓰기 회로가 하나의 회로로 구현되는 경우, 쓰기 동작시 상태 전환 인식이 불가능하였다. 결과적으로, 쓰기 동작시 불필요한 전력이 낭비되었다.
KR 10-2014-0096999 A
본 발명은 읽기 회로와 쓰기 회로를 하나의 회로로 구현하면서 쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 자기 저항 메모리 장치는 적어도 하나의 데이터 셀;하나 이상의 기준 셀; 상기 데이터 셀의 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로; 및 상기 쓰기 동작시 선택된 데이터 셀의 상태 전환을 인식하는 상태 전환 인식부를 포함한다. 여기서, 상기 선택된 데이터 셀이 상태 전환이 이루어지면 상기 쓰기 동작이 자동으로 종료되며, 상기 읽기/쓰기 구동 회로는 상기 읽기 동작 및 상기 쓰기 동작을 모두 제어한다.
본 발명의 일 실시예에 따른 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로를 포함하는 자기 저항 메모리 장치의 상태 전환 인식부는 상기 읽기/쓰기 구동 회로에 연결된 비교기; 및 상기 비교기의 출력을 이용하여 상태 전환 인식 신호를 출력하는 상태 전환 인식 회로를 포함한다. 여기서, 상기 비교기는 선택된 데이터 셀에 쓰여질 데이터와 상기 읽기/쓰기 구동 회로의 구동에 따른 상기 선택된 데이터 셀의 현재 상태를 비교하여 비교 신호를 출력하며, 상기 상태 전환 인식 회로는 상기 출력된 비교 신호에 따라 상기 선택된 데이터 셀에 쓰여질 데이터와 상기 선택된 데이터 셀의 현재 상태가 동일하다고 판단되면 상기 읽기/쓰기 구동 회로를 비활성화시키는 상태 전환 인식 신호를 상기 읽기/쓰기 구동 회로로 제공한다.
본 발명의 일 실시예에 따른 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법은 데이터 셀을 선택하는 단계; 상기 선택된 데이터 셀에 데이터를 쓰도록 쓰기 동작을 시작하는 단계; 및 상기 선택된 데이터 셀의 상태 전환이 이루어지면 상기 쓰기 동작을 자동으로 종료시키는 단계를 포함한다. 여기서, 상기 쓰기 동작은 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로에 의해 제어되며, 상기 선택된 데이터셀의 상태 전환이 이루어지면 상기 읽기/쓰기 구동 회로가 비활성화된다.
본 발명에 따른 자기 저항 메모리 장치, 특히 STT-MRAM은 읽기 회로 및 쓰기 회로를 하나의 회로로 구현하면서도 쓰기 동작시 MTJ의 상태 전환 인식이 가능하다. 따라서, 쓰기 동작시 전력 소모를 줄일 수 있고, 불필요한 전력으로 인한 MTJ의 내구성 감소를 제거할 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로 구조를 개략적으로 도시한 도면이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치를 개략적으로 도시한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 클록 생성 회로를 도시한 도면이다.
도 6은 데이터 '0'을 쓸 때의 신호들을 도시한 타이밍다이어그램이다.
도 7은 쓰기 동작시의 시뮬레이션 결과이다.
도 8은 읽기 동작시의 시뮬레이션 결과이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 발명은 자기 저항 메모리 장치, 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)에 관한 것으로서, 상기 자기 저항 메모리 장치는 데이터 셀, 즉 자기 접합 터널(Magnetic Tunnel Junction, MTJ)의 상태 전환 인식이 가능하다.
특히, 본 발명은 읽기 회로 및 쓰기 회로가 별도로 구현되어 있지 않고, 읽기 회로 및 쓰기 회로를 하나의 회로로서 구현하면서 MTJ의 상태 전환 인식이 가능한 회로를 제안한다.
읽기 회로와 쓰기 회로가 별도로 구현된 종래 기술에서는 쓰기 동작 중 상태 전환 인식이 가능하였지만, 읽기 회로와 쓰기 회로를 하나의 회로로 구현한 종래의 STT-MRAM은 쓰기 동작시 데이터 셀의 상태 전환을 인식할 수 없었다. 결과적으로, 쓰기 동작시 불필요하게 전력 소모가 발생하였다.
따라서, 본 발명은 읽기 회로와 쓰기 회로를 하나의 회로로 구현하면서도 쓰기 동작시 데이터 셀의 상태 전환을 정확하게 인식할 수 있는 자기 저항 메모리 장치를 제안한다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.
도 1은 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로 구조를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 실시예의 자기 저항 메모리 장치, 예를 들어 STT-MRAM은 메모리 셀부(100), 읽기/쓰기 구동 회로(102) 및 상태 전환 인식부(104)를 포함할 수 있다.
메모리 셀부(100)는 데이터 셀부(110) 및 기준 셀부(112)를 포함한다.
데이터 셀부(110)는 데이터 셀들을 가지며, 기준 셀부(112)는 기준 셀들을 가진다.
읽기/쓰기 구동 회로(102)는 읽기 동작 및 쓰기 동작이 모두 가능한 회로 구조를 가지며, 메모리 셀부(100)의 데이터 셀들의 읽기 동작 및 쓰기 동작을 구동시킨다.
일 실시예에 따르면, 읽기/쓰기 구동 회로(102)는 상태 전환 인식부(104)로부터 쓰기 동작에서 데이터 셀, 즉 MTJ의 상태 전환이 이루어졌다는 상태 전환 인식 신호를 수신하면 쓰기 동작을 자동으로 종료시킬 수 있다.
상태 전환 인식부(104)는 상기 쓰기 동작시 MTJ의 상태 전환, 즉 데이터 셀에 원하는 데이터를 쓰는 동작이 완료되었는 지의 여부를 검출하고, 검출 결과를 포함하는 상태 전환 인식 신호를 읽기/쓰기 구동 회로(102)로 전송한다.
일 실시예에 따르면, 쓰기 동작 완료시 제공되는 상기 상태 전환 인식 신호는 읽기/쓰기 구동 회로(102)의 특정 소자를 비활성화시켜 쓰기 동작을 종료시킬 수 있다.
정리하면, 본 실시예의 자기 저항 메모리 장치는 읽기 동작 및 쓰기 동작을 하나의 회로로 구현하면서도 쓰기 동작시 MTJ의 상태 전환을 검출하여 상태 전환이 이루어진 경우 쓰기 동작을 종료시킬 수 있다. 결과적으로, 쓰기 동작시 전력 소모를 최소로 할 수 있다.
한편, 위에서는 읽기 동작에 대하여 설명하지는 않았지만, 읽기/쓰기 구동 회로(102)는 읽기 동작을 구동할 수 있고, 데이터 셀의 데이터가 감지 회로(Sensing circuit, 미도시)에 의해 감지될 수 있다. 여기서, 감지 회로는 MTJ의 저항을 검출하여 데이터를 감지할 수 있는 한, 종래 기술의 감지 회로가 모두 본 발명의 감지 회로로서 적용될 수 있다. 즉, 감지 회로는 읽기 동작시 데이터를 읽을 수 있는 한 특별히 제한되지 않는다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치를 개략적으로 도시한 도면들이고, 도 5는 본 발명의 일 실시예에 따른 클록 생성 회로를 도시한 도면이다. 도 6은 데이터 '0'을 쓸 때의 신호들을 도시한 타이밍다이어그램이고, 도 7은 쓰기 동작시의 시뮬레이션 결과이며, 도 8은 읽기 동작시의 시뮬레이션 결과이다.
도 2를 참조하면, 데이터 셀부(110)는 적어도 하나의 데이터 셀을 포함한다. 다만, 도 2에서는 설명의 편의를 위하여 하나의 데이터 셀만을 도시하였다.
일 실시예에 따르면, 데이터 셀은 트랜지스터(T8 및 T9)에 의하여 선택 되고, 트랜지스터 T10 이나 트랜지스터 T11에 의하여 소스 라인(Source Line, SL)으로 연결된다.
트랜지스터들(T8 및 T9) 사이의 노드(n4)는 제 2 스위치(S2), 예를 들어 트랜스미션 게이트 스위치(transmission gate switch)를 통하여 메모리 셀부(100)와읽기/쓰기 구동 회로(102)의 연결 노드인 노드(n1)와 연결된다.
트랜지스터들(T10 및 T11) 사이의 노드(n5)는 제 1 스위치(S1), 예를 들어 트랜스미션 게이트 스위치를 통하여 노드(n1)와 연결된다.
이러한 트랜지스터들(T8, T9, T10 및 T11) 및 스위치들(S1 및 S2)에 의해 읽기 동작 및 쓰기 동작시 도 3 및 도 4에 도시된 바와 같은 전류 경로들이 형성될 수 있다. 이에 대한 자세한 설명은 후술하겠다.
기준 셀부(112)는 적어도 하나의 기준 셀을 포함한다. 다만, 도 2에서는 설명의 편의를 위하여 하나의 데이터 셀만을 도시하였다.
이러한 기준 셀은 읽기 동작시 기준 전압(저항)을 제시하는 역할을 수행한다.
읽기/쓰기 구동 회로(102)는 읽기 동작 및 쓰기 동작을 구동시키는 기능을 수행한다.
일 실시예에 따르면, 읽기/쓰기 구동 회로(102)는 6개의 트랜지스터들(T1, T2, T3, T4, T5 및 T6)을 포함할 수 있다.
트랜지스터(T1)는 데이터 셀부(110)와 연결되고, 트랜지스터(T2)는 기준 셀부(112)와 연결된다. 이러한 트랜지스터들(T1 및 T2)의 게이트로는 쓰기 전압(Vwrite) 또는 읽기 전압(Vread)이 인가된다. 구체적으로는, 쓰기 동작시에는 쓰기 전압(Vwrite)이 트랜지스터들(T1 및 T2)의 게이트로 인가되고, 읽기 동작시에는 읽기 전압(Vread)이 트랜지스터들(T1 및 T2)의 게이트로 인가될 수 있다. 즉, 트랜지스터들(T1 및 T2)은 읽기 동작 및 쓰기 동작의 구동 전류를 결정하는 트랜지스터로 사용된다.
트랜지스터(T1)와 전원전압(VDD) 사이에는 트랜지스터들(T3 및 T5)이 순차적으로 연결되고, 트랜지스터(T2)와 전원전압(VDD) 사이에는 트랜지스터들(T4 및 T6)이 순차적으로 연결될 수 있다.
트랜지스터들(T3 및 T4)은 미러 구조를 가진다.
트랜지스터들(T1 및 T3) 사이의 노드(n2)는 상태 전환 인식부(104)와 연결되고, 트랜지스터들(T2 및 T4) 사이의 노드(n3)는 상태 전환 인식부(104)에 연결된다. 결과적으로, 쓰기 동작시 노드들(n2 및 n3)의 전압이 상태 전환 인식부(104)로 제공되며, 상태 전환 인식부(104)는 노드들(n2 및 n3)의 전압을 통하여 데이터 셀의 상태 전환을 검출할 수 있다.
일 실시예에 따르면, 트랜지스터들(T5 및 T6)의 게이트들에는 쓰기 동작시 상태 전환 인식부(104)로부터 출력된 상태 전환 인식 신호(
Figure pat00001
)가 제공될 수 있다. 따라서, 상태 전환 인식부(104)가 데이터 셀의 상태 전환이 이루어졌다는 상태 전환 인식 신호(
Figure pat00002
), 예를 들어 하이 로직을 가지는 상태 전환 인식 신호(
Figure pat00003
)를 출력하면, 트랜지스터들(T5 및 T6)은 턴-오프되어 쓰기 동작이 종료할 수 있다. 물론, 데이터 셀의 상태 전환이 이루어지지 않은 경우에는, 예를 들어 로우 로직을 가지는 상태 전환 인식 신호(
Figure pat00004
)를 출력하면, 트랜지스터들(T5 및 T6)은 계속적으로 온을 유지하며, 그 결과 쓰기 동작이 계속적으로 진행된다.
상태 전환 인식부(104)는 비교기(200), 스위치들(S3 및 S4), D 플립플롭(202), AND 게이트(204), OR 게이트(206) 및 인버터(208)를 포함할 수 있다. 여기서, 스위치들(S3 및 S4), D 플립플롭(202), AND 게이트(204), OR 게이트(206) 및 인버터(208)는 상태 전환 인식 회로에 포함될 수 있다. 즉, 상태 전환 인식부(104)는 비교기(200) 및 상태 전환 인식 회로를 포함할 수 있다.
비교기(200)의 입력단들 중 (+) 단자는 노드(n2)에 연결되고, (-) 단자는 노드(n3)에 연결된다.
제 3 스위치(S3)는 비교기(200)의 출력단들 중 하나에 연결되고, 제 4 스위치(S4)는 비교기(200)의 다른 출력단에 연결된다.
스위치들(S3 및 S4) 사이의 노드(n6)는 D 플립플롭(202)의 입력단에 연결된다.
AND 게이트(204)의 입력단들 중 하나는 D 플립플롭(202)의 출력단에 연결되고, 다른 하나의 입력단으로는 쓰기 동작 신호(WEN)가 입력된다.
OR 게이트(206)의 입력단들 중 하나는 AND 게이트(204)의 출력단에 연결되고, 다른 하나의 입력단으로는 Sense 신호가 입력된다.
인버터(208)는 OR 게이트(206)의 출력을 반전시켜 상태 전환 인식 신호(
Figure pat00005
)를 출력시킨다. 이 때, 상태 전환 인식 신호(
Figure pat00006
)는 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)의 게이트들로 제공된다.
이러한 자기 저항 메모리 장치에서 쓰기 동작 및 읽기 동작을 살펴보겠다.
우선, 데이터 "0"을 데이터 셀에 쓸 때의 동작을 살펴보겠다.
먼저, 비트 라인 신호(BLn) 및 워드 라인 신호(WLn)를 트랜지스터들(T8 및 T10)의 게이트들로 각기 입력하여 특정 데이터 셀을 선택한다. 도 2 내지 도 4는 비트 라인 신호(BL0) 및 워드 라인 신호(WL0)에 따라 제 1 데이터 셀이 선택될 때의 회로를 도시하였다.
이어서, 도 6에 도시된 바와 같이 접지 전압을 가지는 input 신호를 제공한다. 결과적으로, 트랜지스터(T9)는 비활성화되고, 트랜지스터(T11)는 활성화된다. 따라서, 제 2 스위치(S2), 트랜지스터(T8), 데이터 셀, 트랜지스터(T10) 및 트랜지스터(T11)을 통하여 센싱 라인으로 전류 경로가 형성된다. 즉, 비트 라인에서 센싱 라인으로 전류가 흐르며, 이러한 전류 흐름은 도 3에서 보여진다.
계속하여, 쓰기 동작을 실행시키기 위하여 쓰기 전압(Vwrite)이 트랜지스터들(T1 및 T2)의 게이트들로 입력된다. 결과적으로, 데이터 셀에 데이터 "0"이 쓰여지기 시작한다.
그런 후, 쓰기 동작 신호(WEN) 및 Sense 신호가 하이 로직을 가지고 AND 게이트(204) 및 OR 게이트(206)로 각기 입력된다.
이 경우, 전류가 흐름에 따라 노드들(n2 및 n3)의 전압들이 비교기(200)의 입력단들로 인가된다. 여기서, 데이터 셀의 현재 상태는 비교기(200)의 (+) 입력 단자에 반영된다.
비교기(200)는 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 다르면 하이 로직을 가지는 비교 신호를 출력하고, 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 동일하면, 즉 쓰기 동작이 완료되면 로우 로직을 가지는 비교 신호를 출력한다.
쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 달라서 비교기(200)가 하이 로직을 가지는 비교 신호를 출력하면, AND 게이트(204) 및 OR 게이트(206)는 하이 로직을 출력하게 되며, 그 결과 상태 전환 인식 신호(
Figure pat00007
)는 로우 로직을 가지게 된다. 따라서, 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 활성화를 유지하게 되어 쓰기 동작이 계속된다.
반면에, 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 동일하여 비교기(200)가 로우 로직을 가지는 비교 신호를 출력하면, AND 게이트(204)는 로우 로직을 출력하며, Sense 신호가 로우 로직으로 바뀌게 되면 OR 게이트(206)는 로우 로직을 출력한다. 결과적으로, 상태 전환 인식 신호(
Figure pat00008
)는 하이 로직을 가지며, 따라서 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 비활성화되어 쓰기 동작이 종료된다. 즉, 쓰기 동작이 완료되면 쓰기 동작이 자동으로 종료되어 전력 소모가 상당히 감소하게 된다.
한편, Sense 신호는 쓰기 동작시 선택된 데이터 셀의 상태를 감지할 때까지 일정 시간 회로를 동작시키는 신호로 사용되며, 데이터 셀의 상태를 감지하면 도 6에 도시된 바와 같이 하이 로직에서 로우 로직으로 변화된다.
따라서, Sense 신호가 로우 로직일 때 데이터 셀의 상태 전환이 이루어지게 되며, 위에 설명한 바와 같이 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 동일하면 하이 로직을 가지는 상태 전환 인식 신호(
Figure pat00009
)를 출력하게 되어 쓰기 동작이 자동으로 종료된다.
또한, Sense 신호가 입력되는 게이트(206)가 OR 게이트이므로, Sense 신호의 로직과 상관없이 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 다르면, OR 게이트(206)는 하이 로직을 출력하게 된다.
D 플립플롭(202)은 전력 낭비를 방지하기 위해 사용된다. D 플립플롭(202)이 없으면, 데이터 셀의 상태 전환 인식 전에 상태 전환 인식부(104)가 계속적으로 동작하게 된다. 반면에, D 플립플롭(202)을 사용하면, D 플립플롭(202)으로 인가되는 클록에 응답하여 D 플립플롭(202)이 스위칭 동작을 반복하게 된다. 이는 상태 전환 인식부(104)가 계속적으로 동작하지 않더라도 데이터 셀의 상태 전환이 이루어질 때에만 상태 전환을 인식하는 동작을 수행하여도 충분하기 때문이다.
일 실시예에 따르면, D 플립플롭(202)으로 인가되는 클록은 상태 전환이 이루어지면 로우 로직을 유지하게 되며, 그 결과 D 플립플롭(202)은 동작하지 않게 된다. 이는 데이터 셀의 상태 전환이 이루어지면 D 플립플롭(202)을 더 이상 구동시킬 필요가 없기 때문이다.
예를 들어, 도 5에 도시된 바와 같이, D 플립플롭(202)으로 입력되는 클록(CLK)은 상태 전환 인식 신호(EN)와 하이 로직과 로우 로직을 반복하는 기준 클록(Clock)를 and 게이팅함에 의해 형성될 수 있다.
데이터 셀의 상태 전환 전에는 상태 전환 인식 신호(EN)가 하이 로직을 가지므로, 클록(CLK)은 기준 클록(Clock)과 동일하게 된다. 결과적으로, D 플립플롭(202)은 동작하게 된다.
반면에, 데이터 셀의 상태 전환이 이루어진 경우에는 상태 전환 인식 신호(EN)가 로우 로직을 가지므로, 클록(CLK)은 항상 로우 로직을 가지게 된다. 결과적으로, D 플립플롭(202)은 더 이상 동작하지 않게 된다. 따라서, 전력의 소모의 낭비가 방지될 수 있다.
다음으로, 데이터 "1"을 데이터 셀에 쓸 때의 동작을 살펴보겠다.
먼저, 비트 라인 신호(BLn) 및 워드 라인 신호(WLn)를 트랜지스터들(T8 및 T10)의 게이트들로 각기 입력하여 특정 데이터 셀을 선택한다. 도 2 내지 도 4는 비트 라인 신호(BL0) 및 워드 라인 신호(WL0)에 따라 제 1 데이터 셀이 선택되었다.
이어서, 도 6에 도시된 바와 같이 전원전압(VDD)을 가지는 input 신호를 제공한다. 결과적으로, 트랜지스터(T11)는 비활성화되고, 트랜지스터(T9)가 활성화된다. 따라서, 제 1 스위치(S1), 트랜지스터(T10), 데이터 셀, 트랜지스터(T8) 및 트랜지스터(T9)을 통하여 비트 라인으로 전류 경로가 형성된다. 즉, 센싱 라인에서 비트 라인으로 전류가 흐르며, 이러한 전류 흐름은 도 4에서 보여진다.
계속하여, 쓰기 동작을 실행시키기 위하여 쓰기 전압(Vwrite)이 트랜지스터들(T1 및 T2)의 게이트들로 입력된다. 결과적으로, 데이터 셀에 데이터 "1"이 쓰여지기 시작한다.
그런 후, 쓰기 동작 신호(WEN) 및 Sense 신호가 하이 로직을 가지고 AND 게이트(204) 및 OR 게이트(206)으로 각기 입력된다.
이 경우, 전류가 흐름에 따라 노드들(n2 및 n3)의 전압들이 비교기(200)의 입력단들로 인가된다. 여기서, 데이터 셀의 현재 상태는 비교기(200)의 (+) 입력 단자에 반영된다.
비교기(200)는 쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 다르면 하이 로직을 가지는 비교 신호를 출력하고, 쓰고자 하는 데이터 "1"와 데이터 셀의 현재 상태가 동일하면, 즉 쓰기 동작이 완료되면 로우 로직을 가지는 비교 신호를 출력한다.
쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 달라서 비교기(200)가 하이 로직을 가지는 비교 신호를 출력하면, AND 게이트(204) 및 OR 게이트(206)는 하이 로직을 출력하게 되며, 그 결과 상태 전환 인식 신호(
Figure pat00010
)는 로우 로직을 가지게 된다. 따라서, 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 활성화를 유지하게 되어 쓰기 동작이 계속된다.
반면에, 쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 동일하여 비교기(200)가 로우 로직을 가지는 비교 신호를 출력하면, AND 게이트(204)는 로우 로직을 출력하며, Sense 신호가 로우 로직으로 바뀌게 되면 OR 게이트(206)는 로우 로직을 출력한다. 결과적으로, 상태 전환 인식 신호(
Figure pat00011
)는 하이 로직을 가지며, 따라서 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 비활성화되어 쓰기 동작이 종료된다. 즉, 쓰기 동작이 완료되면 쓰기 동작이 자동으로 종료되어 전력 소모가 상당히 감소하게 된다.
한편, Sense 신호는 쓰기 동작시 선택된 데이터 셀의 상태를 감지할 때까지 일정 시간 회로를 동작시키는 신호로 사용되며, 데이터 셀의 상태를 감지하면 도 7에 도시된 바와 같이 하이 로직에서 로우 로직으로 변화된다.
따라서, Sense 신호가 로우 로직일 때 데이터 셀의 상태 전환이 이루어지게 되며, 위에 설명한 바와 같이 쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 동일하면 하이 로직을 가지는 상태 전환 인식 신호(
Figure pat00012
)를 출력하게 되어 쓰기 동작이 자동으로 종료된다.
다음으로, 데이터 셀의 데이터를 읽을 때의 동작을 살펴보겠다. 읽기 동작시에는 기준 셀에 연결된 트랜지스터(T7)는 활성화된다.
먼저, 비트 라인 신호(BLn) 및 워드 라인 신호(WLn)를 트랜지스터들(T8 및 T10)의 게이트들로 각기 입력하여 특정 데이터 셀을 선택한다. 도 2 내지 도 4는 비트 라인 신호(BL0) 및 워드 라인 신호(WL0)에 따라 제 1 데이터 셀이 선택되었다.
읽기 동작에서는 전류의 방향은 상관없기 때문에, 일반적인 읽기 전류 방향을 선택하기 위하여 접지 전압을 가지는 input 신호를 제공한다.
결과적으로, 트랜지스터(T9)는 비활성화되고, 트랜지스터(T11)는 활성화된다. 따라서, 제 2 스위치(S2), 트랜지스터(T8), 데이터 셀, 트랜지스터(T10) 및 트랜지스터(T11)을 통하여 센싱 라인으로 전류 경로가 형성된다. 이러한 전류 흐름은 도 3에서 보여진다.
이어서, 읽기 동작을 실행시키기 위하여 읽기 전압(Vread)이 트랜지스터들(T1 및 T2)의 게이트들로 입력된다.
그런 후, Sense 신호가 OR 게이트(206)로 입력되고, 로우 로직을 가지는 WEN이 AND 게이트(204)로 입력된다. 결과적으로, Sense 신호가 하이 로직을 가지는 구간에서만 읽기 동작이 수행된다.
읽기 동작 수행 결과, 비교기(200)는 데이터 셀의 전압과 기준 셀의 전압을 비교하고, 비교 결과에 따른 비교 신호를 출력한다. 비교 신호는 스위치들(S3 및 S4)를 통하여 출력되며, D 플립플롭(202)은 입력되는 비교 신호에 따라 소정 신호를 출력시킨다.
이 때, 감지 회로(미도시)는 비교기(200)의 출력, 스위치(S3)의 출력 또는 D 플립플롭(202)의 출력을 감지하여 데이터를 읽을 수 있다. 다만, D 플립플롭(202)의 출력을 이용하여 데이터를 감지하는 경우에는, 클록(CLK)의 영향에 의해 읽기 오류가 발생할 수 있다. 따라서, 상기 감지 회로는 읽기 동작시 비교기(200)의 출력 또는 스위치(S3)의 출력을 통하여 데이터를 읽는 것이 바람직하다.
이러한 읽기 동작시의 신호 흐름은 도 8에서 보여진다.
한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.
또한 앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 메모리 셀부 102 : 읽기/쓰기 구동 회로
104 : 상태 전환 인식부 110 : 데이터 셀부
112 : 기준 셀부

Claims (16)

  1. 적어도 하나의 데이터 셀;
    하나 이상의 기준 셀;
    상기 데이터 셀의 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로; 및
    상기 쓰기 동작시 선택된 데이터 셀의 상태 전환을 인식하는 상태 전환 인식부를 포함하되,
    상기 선택된 데이터 셀이 상태 전환이 이루어지면 상기 쓰기 동작이 자동으로 종료되며, 상기 읽기/쓰기 구동 회로는 상기 읽기 동작 및 상기 쓰기 동작을 모두 제어하는 것을 특징으로 하는 자기 저항 메모리 장치.
  2. 제1항에 있어서, 상기 읽기/쓰기 구동 회로는,
    상기 데이터 셀과 전원전압 사이에 형성된 제 1 트랜지스터; 및
    상기 기준 셀과 상기 전원전압 사이에 형성된 제 2 트랜지스터를 포함하되,
    읽기 전압 또는 쓰기 전압이 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터로 입력되어 상기 읽기 동작 또는 상기 쓰기 동작이 실행되는 것을 특징으로 하는 자기 저항 메모리 장치.
  3. 제2항에 있어서,
    상기 제 1 트랜지스터의 소스에 해당하는 제 1 노드와 상기 데이터 셀의 일단 사이에는 제 2 스위치 및 제 8 트랜지스터가 순차적으로 연결되고, 상기 제 2 스위치와 상기 제 8 트랜지스터 사이의 제 4 노드와 비트 라인 사이에는 제 9 트랜지스터가 형성되며,
    상기 제 1 노드와 상기 데이터 셀의 타단 사이에는 제 1 스위치 및 제 10 트랜지스터가 순차적으로 연결되고, 상기 제 1 스위칭와 상기 제 10 트랜지스터 사이의 제 5 노드와 센싱 라인 사이에는 제 11 트랜지스터가 연결되는 것을 특징으로 하는 자기 저항 메모리 장치.
  4. 제3항에 있어서, 상기 상태 전환 인식부는,
    상기 제 1 트랜지스터와 상기 전원전압 사이의 제 2 노드와 일단이 연결되고, 상기 제 2 트랜지스터와 상기 전원전압 사이의 제 3 노드와 타단이 연결되는 비교기;
    상기 비교기의 출력단과 연결되는 D 플립플롭;
    상기 D 플립플롭의 출력단에 일 입력단이 연결되는 AND 게이트;
    상기 AND 게이트의 출력단에 일 입력단이 연결되는 OR 게이트; 및
    상기 OR 게이트의 출력단에 연결되는 인버터를 포함하되,
    상기 인버터의 출력이 상태 전환 인식 신호이며, 상기 전환 인식 신호에 따라 상기 읽기/쓰기 구동 회로가 제어되고,
    상기 AND 게이트의 타 입력단으로는 쓰기 신호가 입력되며, 상기 OR 게이트의 타 입력단으로는 Sense 신호가 입력되고,
    상기 쓰기 신호는 상기 쓰기 동작시에는 하이 로직을 가지나 상기 읽기 동작시에는 로우 로직을 가지며, 상기 Sense 신호는 일정 구간만 하이 로직을 가지며 나머지 구간에서는 로우 로직을 가지는 것을 특징으로 하는 자기 저항 메모리 장치.
  5. 제4항에 있어서, 상기 D 플립플롭에는 클록이 입력되되,
    상기 클록은 상기 상태 전환 인식 신호와 기준 클록을 AND 게이팅함에 의해 구해지는 것을 특징으로 하는 자기 저항 메모리 장치.
  6. 제4항에 있어서, 상기 쓰기 동작시, 상기 비교기는 쓰고자 하는 데이터와 상기 데이터 셀의 현재 상태가 동일하면 로우 로직을 출력하며, 상기 쓰고자 하는 데이터와 상기 데이터 셀의 현재 상태가 다르면 하이 로직을 출력하는 것을 특징으로 하는 자기 저항 메모리 장치.
  7. 제1항에 있어서, 상기 데이터 셀의 상태 전환이 이루어지면 상기 읽기/쓰기 구동 회로가 비활성화되어 상기 쓰기 동작이 자동으로 종료되는 것을 특징으로 하는 자기 저항 메모리 장치.
  8. 제1항에 있어서, 상기 쓰기 동작시 사용되는 Sense 신호는 상기 선택된 데이터 셀의 상태를 감지할 때까지 해당 회로를 동작하도록 일정 시간 동안 하이 로직을 가지며, 상기 읽기 동작은 상기 Sense 신호의 하이 로직 구간에서만 수행되는 것을 특징으로 하는 자기 저항 메모리 장치.
  9. 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로를 포함하는 자기 저항 메모리 장치의 상태 전환 인식부에 있어서,
    상기 읽기/쓰기 구동 회로에 연결된 비교기; 및
    상기 비교기의 출력을 이용하여 상태 전환 인식 신호를 출력하는 상태 전환 인식 회로를 포함하되,
    상기 비교기는 선택된 데이터 셀에 쓰여질 데이터와 상기 읽기/쓰기 구동 회로의 구동에 따른 상기 선택된 데이터 셀의 현재 상태를 비교하여 비교 신호를 출력하며, 상기 상태 전환 인식 회로는 상기 출력된 비교 신호에 따라 상기 선택된 데이터 셀에 쓰여질 데이터와 상기 선택된 데이터 셀의 현재 상태가 동일하다고 판단되면 상기 읽기/쓰기 구동 회로를 비활성화시키는 상태 전환 인식 신호를 상기 읽기/쓰기 구동 회로로 제공하는 것을 특징으로 하는 상태 전환 인식부.
  10. 제9항에 있어서, 상기 상태 전환 인식 회로는,
    상기 비교기의 출력단과 일 입력단이 연결되는 AND 게이트;
    상기 AND 게이트의 출력단에 일 입력단이 연결되는 OR 게이트; 및
    상기 OR 게이트의 출력단에 연결되는 인버터를 포함하되,
    상기 인버터의 출력이 상기 상태 전환 인식 신호이며,
    상기 AND 게이트의 타 입력단으로는 쓰기 신호가 입력되며, 상기 OR 게이트의 타 입력단으로는 Sense 신호가 입력되고,
    상기 쓰기 신호는 상기 쓰기 동작시에는 하이 로직을 가지나 상기 읽기 동작시에는 로우 로직을 가지며, 상기 Sense 신호는 일정 구간만 하이 로직을 가지며 나머지 구간에서는 로우 로직을 가지는 것을 특징으로 하는 상태 전환 인식부.
  11. 제10항에 있어서,
    상기 비교기와 상기 AND 게이트 사이에 연결되는 D 플립플롭; 및
    상기 비교기와 상기 D 플립플롭 사이에 연결되는 스위치를 더 포함하는 것을 특징으로 하는 상태 전환 인식부.
  12. 제11항에 있어서, 상기 D 플립플롭에는 클록이 입력되되,
    상기 클록은 상기 상태 전환 인식 신호와 기준 클록을 AND 게이팅함에 의해 구해지는 것을 특징으로 하는 상태 전환 인식부.
  13. 제11항에 있어서, 상기 읽기 동작시 상기 비교기의 출력, 상기 스위치의 출력 또는 상기 D 플립플롭의 출력을 감지하여 상기 선택된 데이터 셀의 데이터를 읽는 것을 특징으로 하는 상태 전환 인식부.
  14. 데이터 셀을 선택하는 단계;
    상기 선택된 데이터 셀에 데이터를 쓰도록 쓰기 동작을 시작하는 단계; 및
    상기 선택된 데이터 셀의 상태 전환이 이루어지면 상기 쓰기 동작을 자동으로 종료시키는 단계를 포함하되,
    상기 쓰기 동작은 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로에 의해 제어되며, 상기 선택된 데이터셀의 상태 전환이 이루어지면 상기 읽기/쓰기 구동 회로가 비활성화되는 것을 특징으로 하는 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법.
  15. 제14항에 있어서, 상기 읽기/쓰기 구동 회로는 상기 쓰기 동작을 위한 쓰기 전압이 인가되는 트랜지스터를 포함하되,
    상기 읽기 동작시 읽기 전압이 상기 트랜지스터로 인가되는 것을 특징으로 하는 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법.
  16. 제14항에 있어서, 상기 쓰기 동작시 사용되는 Sense 신호는 상기 선택된 데이터 셀의 상태를 감지할 때까지 해당 회로를 동작하도록 일정 시간 동안 하이 로직을 가지며, 상기 읽기 동작은 상기 Sense 신호의 하이 로직 구간에서만 수행되는 것을 특징으로 하는 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법.

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070153593A1 (en) * 2005-12-29 2007-07-05 Jian Chen Systems for continued verification in non-volatile memory write operations
KR20140096999A (ko) 2013-01-29 2014-08-06 삼성전자주식회사 에스티티-엠렘의 쓰기 방법
US20160093350A1 (en) * 2014-09-27 2016-03-31 Qualcomm Incorporated Latch offset cancelation sense amplifier

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693824B2 (en) * 2002-06-28 2004-02-17 Motorola, Inc. Circuit and method of writing a toggle memory
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP5121439B2 (ja) * 2007-12-26 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP2011253595A (ja) * 2010-06-03 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
CN105531767B (zh) * 2013-06-28 2018-01-26 英特尔公司 电阻式存储器的低功率写和读操作的装置
JP6404326B2 (ja) * 2014-03-24 2018-10-10 国立大学法人東北大学 抵抗変化型記憶素子のデータ書き込み装置
KR20160025927A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070153593A1 (en) * 2005-12-29 2007-07-05 Jian Chen Systems for continued verification in non-volatile memory write operations
KR20140096999A (ko) 2013-01-29 2014-08-06 삼성전자주식회사 에스티티-엠렘의 쓰기 방법
US20160093350A1 (en) * 2014-09-27 2016-03-31 Qualcomm Incorporated Latch offset cancelation sense amplifier

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