KR20180009301A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20180009301A
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Abstract

본 발명에 따른 반도체 패키지는, 적어도 하나의 전자 소자가 실장되는 기판, 상기 전자 소자를 밀봉하는 밀봉부, 및 상기 밀봉부의 표면과 상기 기판의 측면에 배치되는 도전성의 차폐막을 포함하며, 상기 기판은 하부면 외곽의 모서리를 따라 상기 기판의 측면과 상기 기판의 하부면을 이격시키는 이격부를 구비할 수 있다.

Description

반도체 패키지 및 그 제조 방법{ELECTRONIC COMPONENT MODULE AND MANUFACTURING METHOD THREROF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 소자들의 소형화 및 경량화가 지속적으로 요구되고 있다.
이러한 전자 소자들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 모듈로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다.
한편, 반도체 패키지의 크기는 작아지고 회로 집약적 구조로 설계됨에 따라 전자기파의 영향을 쉽게 받을 수 있어, 이를 방지하기 위해 패키지의 표면에 금속 코팅을 수행하여 차폐막을 형성하고 있다.
본 발명의 목적은 차폐막을 갖는 반도체 패키지를 제공하는 데에 있다.
또한 본 발명의 다른 목적은 차폐막에 버(burr)가 형성되는 것을 방지할 수 있는 반도체 패키지의 제조 방법을 제공하는 데에 있다.
본 발명의 실시예에 따른 반도체 패키지는, 적어도 하나의 전자 소자가 실장되는 기판, 상기 전자 소자를 밀봉하는 밀봉부, 및 상기 밀봉부의 표면과 상기 기판의 측면에 배치되는 도전성의 차폐막을 포함하며, 상기 기판은 하부면 외곽의 모서리를 따라 상기 기판의 측면과 상기 기판의 하부면을 이격시키는 이격부를 구비할 수 있다.
또한 본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 하부면에 홈이 형성된 기판 스트립을 준비하는 단계, 상기 기판 스트립의 일면에 전자 소자를 실장하는 단계, 상기 전자 소자를 밀봉하는 밀봉부를 형성하는 단계, 상기 홈을 따라 상기 밀봉부가 형성된 기판 스트립을 절단하여 이격부를 구비하는 반제품 상태의 반도체 패키지를 형성하는 단계, 및 상기 밀봉부의 표면과 상기 기판 스트립의 절단면에 도전성의 차폐막을 형성하는 단계를 포함할 수 있다.
또한 본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 기판의 일면에 전자 소자를 실장하는 단계, 상기 전자 소자를 밀봉하는 밀봉부를 형성하는 단계, 상기 밀봉부가 형성된 상기 기판을 베이스 기판 상에 안착하는 단계, 상기 밀봉부의 표면과 상기 기판의 측면에 도전성 물질을 형성하여 반도체 패키지를 완성하는 단계, 및 상기 반도체 패키지를 상기 베이스 기판에서 분리하는 단계를 포함하며, 상기 기판이 상기 베이스 기판 상에 안착될 때, 상기 기판의 측면 하단은 상기 베이스 기판과 이격된다.
본 발명에 따른 반도체 패키지는 기판에 형성되는 이격부를 통해 차폐막 형성 시 베이스 기판에 도포되는 차폐막과 반도체 패키지의 표면에 도포되는 차폐막이 서로 연결되는 것을 방지한다. 따라서 제조 과정에서 차폐막에 버(burr)가 형성되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도.
도 2는 도 1에 도시된 반도체 패키지의 내부를 개략적으로 도시한 부분 절단 사시도.
도 3a 내지 도 3e는 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도.
도 5 및 도 6은 각각 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도.
도 8a 내지 도 8c는 도 7에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 또한 도 2는 도 1에 도시된 반도체 패키지의 내부를 개략적으로 도시한 부분 절단 사시도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100a)는 전자 소자(1), 기판(10), 밀봉부(30), 및 차폐막(40)을 포함하여 구성될 수 있다.
전자 소자(1)는 능동 소자(1a)와 수동 소자(1b)와 같은 다양한 소자들을 포함하며, 기판 상에 실장될 수 있는 소자들이라면 모두 전자 소자(1)로 이용될 수 있다.
이러한 전자 소자(1)는 후술되는 기판(10)의 일면에 실장될 수 있다. 도 1에서는 기판(10)의 상면에 능동 소자(1b)와 수동 소자(1a)가 함께 실장되는 경우를 예로 들었다. 그러나 본 발명은 이에 한정되지 않으며, 전자 소자들(1)의 크기나 형상, 그리고 반도체 패키지(100a)의 설계에 따라 다양한 형태로 전자 소자들(1)이 배치될 수 있다.
기판(10)의 내부에는 적어도 하나의 접지 전극(21)이 구비된다.
접지 전극(21)은 회로 패턴의 형태로 기판(10) 내에 배치되며, 후술되는 차폐막(40)과 전기적으로 연결된다.
본 실시예에 따른 기판(10)은 측면을 통해 접지 전극(21)이 노출된다. 그러나 이에 한정되지 않으며 상부면에 접지 전극을 배치하는 것도 가능하다.
또한 본 실시예에 따른 기판(10)은 하부면 외곽의 모서리를 따라 기판(10)의 측면과 기판(10)의 하부면을 이격시키는 이격부(50)를 구비한다.
본 실시예의 이격부(50)는 기판(10)의 측면과 하부면이 만나는 모서리를 따라 계단 형태의 홈으로 형성되며, 제1 면(51)과 제2 면(52)을 포함할 수 있다.
제1 면(51)은 기판(10)의 측면 하단에서 기판(10)의 중심 측으로 수평하게 연장되는 면이고, 제2 면(52)은 제1 면(51)에서 기판(10)의 하부로 수직하게 연장되어 기판(10)의 하부면와 연결되는 면이다. 따라서, 홈의 수평 길이는 제1 면(51)의 폭(A)과 동일하며, 홈의 수직 길이는 제2 면(52)의 폭(B)과 동일하게 구성된다.
본 실시예에서 제1 면(51)과 제2 면(52)은 수직을 이루는 형태로 형성된다. 그러나 이에 한정되지 않으며, 제1 면(51)과 제2 면(52) 중 적어도 하나를 수직면이 아닌 경사면으로 형성하는 등 다양한 변형이 가능하다.
기판(10)은 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 세라믹 기판, 인쇄 회로 기판, 유연성 기판 등)이 이용될 수 있다. 또한 기판(10)의 양면에는 전자 소자(1)를 실장하기 위한 실장용 전극(13), 접속 단자(25)가 접합되는 외부 접속용 전극(16) 등이 형성될 수 있다.
또한 기판(10)은 실장용 전극(13), 외부 접속용 전극(16)과 기판(10) 내부의 배선층(15)을 전기적으로 연결하는 도전성 비아(17)를 포함할 수 있다.
이러한 본 실시예에 따른 기판(10)은 복수의 절연층과 복수의 배선층(15)이 반복적으로 적층된 다층 기판일 수 있다.
밀봉부(30)는 기판(10)에 실장된 전자 소자들(1)을 밀봉한다. 또한 기판(10)에 실장된 전자 소자들(1) 사이에 충진됨으로써, 전자 소자들(1) 상호 간의 전기적인 단락이 발생되는 것을 방지하고, 전자 소자들(1)의 외부를 전자 소자들(1)을 기판(10) 상에 고정시켜 외부의 충격으로부터 전자 소자들(1)을 안전하게 보호한다.
본 실시예에 따른 밀봉부(30)는 EMC(Epoxy Molding Compound)와 같은 절연성의 수지 재료로 형성된다. 그러나 이에 한정되는 것은 아니다.
밀봉부(30)는 기판(10)의 일면 전체를 덮는 형태로 형성된다. 또한 본 실시예에서는 모든 전자 소자들(1)이 밀봉부(30)의 내부에 완전히 매립되는 경우를 예로 들고 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 밀봉부(30)의 내부에 매립되는 전자 소자들(1) 중 적어도 하나는 일부가 밀봉부(30)의 외부로 노출되도록 구성하는 등 다양한 응용이 가능하다.
밀봉부(30)는 전자 소자들(1)이 실장된 기판(10)을 금형(도시되지 않음)에 안치하고, 금형 내부에 성형 수지를 주입하여 형성할 수 있다.
차폐막(40)은 외부로부터 유입되는 불필요한 전자파를 차폐한다. 또한, 전자 소자들(1)에서 발생되는 전자파가 외부로 방사되는 것을 차단한다.
차폐막(40)은 밀봉부(30)와 기판(10)의 표면을 덮는 형태로 배치된다.
또한 본 실시예에 따른 반도체 패키지(100a)는 차폐막(40)이 접지 전극(21)과 전기적으로 연결된다. 차폐막(40)은 밀봉부(30)의 외부면을 따라 형성되며, 기판(10)의 측면까지 연장되며 형성되어 기판(10)의 측면에 노출된 접지 전극(21)과 전기적으로 연결된다.
전술한 바와 같이, 본 실시예에 따른 접지 전극(21)은 기판(10)의 측면을 통해 노출되므로, 노출된 접지 전극(21)은 차폐막(40)과 접촉하며 상호 접합된다.
차폐막(40)은 도전성을 갖는 다양한 재료로 형성될 수 있다. 본 실시예에 따른 차폐막(40)은 밀봉부(30)의 외부면에 도전성 분말을 포함하는 수지재를 도포하거나, 금속 박막을 형성함으로써 이루어질 수 있다. 금속 박막을 형성하는 경우 스퍼터링, 기상증착법, 스크린 프린팅, 전해 도금, 비전해 도금과 같은 다양한 기술들이 사용될 수 있다.
예를 들어, 본 실시예에 따른 차폐막(40)은 밀봉부(30)의 외부면에 스프레이 코팅법으로 형성된 금속 박막일 수 있다. 스프레이 코팅법은 균일한 도포막을 형성할 수 있으며 다른 공정에 비해 설비 투자에 소요되는 비용이 적은 장점이 있다. 그러나 이에 한정되는 것은 아니다.
다음으로 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
도 3a 내지 도 3e는 본 실시예에 따른 반도체 패키지의 제조 방법을 공정순으로 도시한 도면이다.
이를 참조하면, 먼저 도 3a에 도시된 바와 같이 기판(10)을 준비하는 단계가 수행된다.
본 실시예에 따른 기판(10)은 다층 복수의 층으로 형성된 다층 회로 기판(10)으로, 회로 패턴이 형성된 배선층(15), 외부 접속용 전극(16), 실장용 전극(13), 접지 전극(21), 및 도전성 비아(17) 등을 구비할 수 있다.
한편, 본 실시예에 따른 기판(10)은 판넬(panel) 형태 또는 스트립(strip)의 형태의 기판(이하 스트립 기판)이 이용될 수도 있다. 스트립 기판은 다수의 반도체 패키지(100a)를 동시에 제조하기 형성하기 위한 것으로, 스트립 기판 상에는 다수의 개별 패키지 영역(S)이 구분되어 있으며, 이러한 다수의 개별 패키지 영역(S) 별로 다수의 반도체 패키지(100a)가 동시에 제조될 수 있다.
기판(10)의 하부면에는 이격부(도 1의 50)를 형성하기 위한 홈(50a)이 구비된다. 홈(50a)은 개별 패키지 영역(S)의 경계를 따라 형성된다.
홈(50a)의 깊이는 이격부(50)의 제2 면(52)의 폭과 동일하게 형성된다. 또한 기판 스트립을 절단될 때, 하나의 홈(50a)은 2개의 이격부(50)로 분리된다. 따라서 홈(50a)의 폭은 이격부(50)의 제1 면(51)이 형성하는 폭의 2배 이상으로 형성될 수 있다.
이어서 도 3b에 도시된 바와 같이, 전자 소자들(1)을 기판(10)의 일면에 실장하는 단계가 수행된다. 한편 전술한 바와 같이 스트립 기판을 이용하는 경우, 전자 소자들(1)은 기판(10)의 모든 개별 패키지 영역(S)에 반복적으로 실장된다.
이어서, 도 3c에 도시된 바와 같이, 전자 소자들(1)을 밀봉하며 기판(10)의 일면에 밀봉부(30)를 형성하는 단계가 수행된다.
스트립 기판(10)을 이용하는 경우, 밀봉부(30)는 스트립 기판(10)의 개별 패키지 영역(S)을 모두 덮는 일체형으로 형성될 수 있다. 그러나 필요에 따라 밀봉부(30)를 개별 패키지 영역(S) 별로 각각 분리하여 형성하는 것도 가능하다.
밀봉부(30)는 에폭시몰딩컴파운드(EMC)와 같은 절연성 재료를 기판(10) 상에 사출 성형하여 형성할 수 있다.
한편, 도시되어 있지 않지만, 본 실시예에 따른 반도체 패키지 제조 방법은 밀봉부(30)를 형성한 후, 밀봉부(30)의 일부를 제거하는 단계를 더 포함할 수 있다. 이는 밀봉부(30)의 상부를 그라인더 등으로 연마함으로써 수행될 수 있다.
이를 통해 밀봉부(30)의 두께를 최소화할 수 있으며, 또한 과도한 크기로 밀봉부가 형성됨에 따라 반도체 패키지(100a)의 전체 두께가 증가하는 것을 방지할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 블레이드(80)를 이용하여 밀봉부(30)와 스트립 기판(10)을 절단하는 단계가 수행한다.
블레이드(80)는 개별 패키지 영역(S)의 경계 즉, 기판(10)의 하부면에 형성된 홈(50a)의 중심을 따라 스트립 기판(10)을 절단한다. 이에 기판(10)의 하부면 외곽에 이격부(50)가 형성된 반제품 상태의 반도체 패키지들이 제조된다.
본 실시예에 따른 절단 공정은 풀 컷(full cut) 공정으로 진행된다. 풀 컷 공정은 블레이드(blade, 50)를 이용하여 구조물의 상하면을 한번에 커팅하는 공정을 의미한다. 이러한 풀 컷 공정은, 구조물(예컨대 밀봉부가 형성된 기판)의 일부분을 1차적으로 절단한 후, 나머지 커팅되지 않은 부분을 2차적으로 절단하여 분리하는 공정에 비해 개별 반도체 패키지(100a)의 절단면을 매끈하게 형성할 수 있으며, 각 반도체 패키지(100a)의 사이즈를 균일하게 형성할 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 밀봉부(30)와 기판(10)의 외부면에 차폐막(40)을 형성하는 단계가 수행된다.
먼저 절단 공정을 통해 개별화된 반제품 상태의 반도체 패키지들을 베이스 기판(90) 상에 안착시킨다. 이때, 반제품 상태의 반도체 패키지들은 이격부(50)에 의해 기판(10)의 측면 하단은 베이스 기판(90)과 이격된다.
베이스 기판(90)으로는 필름이나 접착 테이프, 젤 패드 등이 이용될 수 있다. 그러나 이에 한정되는 것은 아니다.
이어서, 스퍼터링(Sputtering) 증착 또는 스프레이 코팅(conformal coating) 방식으로 베이스 기판(90)에 안착된 반제품 상태의 반도체 패키지 표면에 도전성 물질을 도포하여 차폐막(40)을 형성한다. 따라서 차폐막(40)은 금속 코팅층의 형태로 형성될 수 있다.
차폐막(40)은 밀봉부(30)의 표면뿐 아니라 기판(10)의 측면도 형성된다. 따라서 차폐막(40)은 기판(10)의 측면을 통해 노출된 접지 전극(21)과 연결된다.
한편, 본 단계에서 반도체 패키지의 표면뿐 아니라, 외부로 노출된 베이스 기판(90)의 일면에도 차폐막(41)이 형성된다.
일반적으로 차폐막(40)을 형성하는 도전성 물질(예컨대, 코팅 입자)는 반도체 패키지의 상부에서 공급된다. 이로 인해 이격부(50) 내에는 도전성 물질이 유입되기 어려워 이격부(50)의 제1, 제2 면(51, 52)에는 도전성 물질이 거의 도포되지 않는다.
이로 인해 이격부(50)에는 차폐막(40)이 형성되지 않거나, 형성되더라도 기판(10)의 측면에 비하여 매우 미미한 양이 제1 면(51)에 얇은 두께로 형성된다.
따라서 베이스 기판(90) 상에 형성된 차폐막(41)과 반도체 패키지(100a) 표면에 형성된 차폐막(40)은 이격부(50)에 의해 서로 연결되지 않고 불연속적으로 형성될 수 있다.
이어서, 베이스 기판(90)으로부터 반도체 패키지(100a)를 분리하고, 접속 단자(25)를 외부 접속용 전극(16)에 접합하여 도 1에 도시된 반도체 패키지(100a)를 완성한다. 본 실시예에서는 차폐막(40)을 형성한 후 접속 단자(25)를 형성하지만, 필요에 따라 접속 단자(25)를 먼저 형성한 후 차폐막(40)을 형성하는 것도 가능하다.
베이스 기판(90) 상에 형성된 차폐막(41)은 이격부(50)에 의해 반도체 패키지(100a)에 형성된 차폐막(40)과 분리되어 있으므로, 반도체 패키지(100a)는 베이스 기판(90)으로부터 용이하게 분리될 수 있다.
이격부(50)가 없는 경우, 베이스 기판(90) 상에 형성된 차폐막(41)과 반도체 패키지(100a)에 형성된 차폐막(40)은 연속적으로 연결된 상태로 형성된다. 이때 강압적으로 반도체 패키지(100a)를 베이스 기판(90)에서 분리시키는 경우, 베이스 기판(90) 상에 형성된 차폐막(41)과 반도체 패키지(100a)에 형성된 차폐막(40)은 찢어지는 형태로 분리되므로 찢어진 부분에서 버(burr)가 발생된다. 이는 제품의 불량으로 이어질 수 있다.
또한 버(burr)의 생성을 방지하기 위해 베이스 기판(90) 상에 형성된 차폐막(41)과 반도체 패키지(100a)에 형성된 차폐막(40)을 서로 분리하는 공정을 추가적으로 수행해야 하므로, 제조 공정이 복잡해진다.
그러나 전술한 바와 같이 본 실시예에 따른 반도체 패키지(100a)는 이격부(50)를 통해 이러한 문제들을 모두 해소할 수 있다.
한편, 이격부(50)를 구성하는 제2 면(52)의 폭(B)이 너무 좁게 형성되는 경우, 기판(10)의 측면에 도포된 차폐막(40)과 베이스 기판(90)에 도포된 차폐막(40)은 서로 연결될 수 있다. 따라서 기판(10)의 측면과 기판(10)의 하부면 간의 수직 거리(B, 예컨대, 제2 면의 폭)는 차폐막(40)의 두께보다 크게 형성되어야 하며, 예를 들어 차폐막(40) 두께의 2배 이상으로 형성될 수 있다.
또한 제1 면(51)의 폭(A, 예컨대 수평 거리)이 과도하게 좁은 경우, 차폐막(40)은 제2 면(52)에 도포될 수 있다. 이 경우 베이스 기판(90)에 도포된 차폐막(41)과 제2 면(52)에 도포된 차폐막(40)이 일체로 연결될 수 있으므로 반도체 패키지(100a)를 베이스 기판(90)으로부터 용이하게 분리하기 어렵다.
따라서, 본 실시예에서는 제1 면(51)의 폭(A)이 제2 면(52)의 폭(B)보다 크게 형성된다. 그러나 이에 한정되는 것은 아니다.
또한 제1 면(51)의 폭(A)은 기판(10)의 하부면에 배치된 외부 접속용 전극(16) 등에 의해 그 범위가 제한되므로, 제1 면(51) 폭(A)의 실질적인 범위는 제2 면(52)의 폭(B)보다 크고 외부 접속용 전극(16)과 기판(10)의 외곽 사이의 거리 이내로 한정될 수 있다.
한편, 도 3e를 참조하면, 도전성 물질의 직입사 각도가 30° 또는 45°인 경우, 도전성 물질은 제2 면(52)에 도포되지 않는다.
일반적으로, 도전성 물질의 직입사 각도는 30°~ 60°(45°±15°)의 범위로 규정되며, 이에 최대 직입사 각도는 60°이다. 따라서 60°의 입사각에서 도전성 물질이 제2 면(52)에 도포되는 것을 억제하거나, 제2 면(52)에 도포되는 도전성 물질의 두께를 최소화할 수 있다면 반도체 패키지를 베이스 기판(90)에서 분리 과정에서 버(burr)가 형성되는 것을 방지할 수 있다.
도전성 물질의 직입사 각도가 60°인 경우, 이격부(50) 홈의 수평 거리 A와 홈의 수직 거리 B와 관련하여 A의 B에 대한 비율(A/B)은 tan60°(약 1.8)로 계산될 수 있다.
따라서, A의 B에 대한 비율(A/B)이 1.8 이상으로 한정되면 도전성 물질의 직입사 각도가 60°가 되더라도 제2 면에 도전성 물질이 도포되는 것을 억제할 수 있으며, 설령 제2 면에 도전성 물질이 도포되더라도 그 두께를 최소화할 수 있다.
이에 본 실시예에 따른 반도체 패키지는 A의 B에 대한 비율(A/B)과 관련하여, 다음의 식 1을 만족할 수 있다.
(식 1) 1.8 ≤ A/B ≤ 2.2
여기서, A는 제1 면의 폭, B는 제 2면의 폭
한편, 제1 면의 폭(A)이 과도하게 증가하는 경우, 연성을 갖는 베이스 기판(90)이 이격부(50)의 제1 면(51)에 접착될 수 있다. 따라서, 이를 방지하기 위해 제1 면(51)의 폭(A)은 한정될 수 있다.
제1 면(51)과 제2 면(52)의 폭을 다양하게 변경시키며 측정한 결과, 본 출원인은 A의 B에 대한 비율(A/B)이 2.2를 초과하는 경우 베이스 기판(90)이 이격부(50)의 제1 면(51)에 부착되는 현상이 발생되는 것을 확인하였다. 따라서 본 실시예에서 A의 B에 대한 비율(A/B)은 2.2를 상한으로 한다.
본 발명에 따른 반도체 패키지는 전술한 실시예에 한정되지 않으며, 다양한 응용이 가능하다. 이하에서 설명하는 실시예에 따른 반도체 패키지는 전술된 실시예의 반도체 패키지(도 1의 100)와 유사한 구조로 구성되며, 이격부(50)의 구조에 있어서만 차이를 갖는다. 따라서 동일한 구성요소들에 대한 상세한 설명은 생략한다. 또한, 전술한 실시예와 동일한 구성 요소들에 대해서는 동일한 부호를 이용하여 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
이를 참조하면, 본 실시예에 따른 반도체 패키지(100b)의 기판(10)은, 적어도 하나의 절연층(12)과, 절연층의 하면에 배치되는 배선층, 그리고 배선층을 덮으며 절연층(12)의 하면에 형성되는 절연 보호층(11)을 포함한다.
여기서 절연층(12)은 다수의 배선층 사이에 배치되는 층간 절연층을 의미하며, 구체적으로, 기판(10)의 가장 하단에 배치되는 절연층을 지칭한다. 또한 배선층은 상기한 절연층의 하부면에 형성되는 회로 배선으로, 본 실시예에서는 외부 접속용 전극(16)이 형성된 배선층을 의미한다.
절연 보호층(11)은 절연층(12)의 하부면에 형성된 배선층이나 전극들(16)을 보호하기 위해 구비되며, 예를 들어 솔더 레지스트(solder resist)에 의한 절연막의 형태로 형성될 수 있다.
본 실시예에 따른 절연 보호층(11)은 기판(10)의 하부면보다 작은 면적으로 절연층(12)의 하부면에 형성된다.
또한 절연 보호층(11)의 외곽은 절연층(12)의 외곽으로부터 일정 거리 이격된 위치에 배치된다. 따라서, 절연층(12)의 테두리 부분은 절연 보호층(11)의 외부로 노출되며, 본 실시예에 따른 기판(10)은 절연층(12)과 절연 보호층(11)의 면적 차에 의해 이격부(50)가 형성된다.
보다 구체적으로, 절연 보호층(11)의 두께(B)와, 절연 보호층(11)의 외부로 노출된 절연층(12)의 폭(A)에 의해 이격부(50)가 형성되며, A의 B에 대한 비율(A/B)과 관련하여, 전술한 식 1을 만족할 수 있다.
한편 도시되어 있지 않지만 전술한 실시예의 기판(10)에도 절연 보호층이 형성될 수 있다. 그러나 전술한 실시예의 경우, 절연 보호층이 절연층의 하부면 전체에 형성되므로 절연 보호층에 의해 이격부가 형성되지는 않는다.
본 실시예의 경우, 기판(10)의 하부면에 절연 보호층(11)을 형성하는 과정에서 절연 보호층(11)의 면적과 위치, 형상을 한정하여 절연 보호층(11)과 이격부(50)를 동시에 형성할 수 있다. 따라서 기판 스트립 등에 별도로 홈을 형성할 필요가 없으므로 제조가 용이하다는 이점이 있다.
도 5 및 도 6은 각각 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5에 도시된 반도체 패키지(100c)는 이격부(50)가 계단 형태로 형성되지 않고 곡면 형태의 홈으로 형성된다. 또한 도 6에 도시된 반도체 패키지(100d)는 이격부(50)가 경사면의 형태로 형성된다. 여기서, 각각의 이격부(50)는 도 1의 제1 면에 대응하는 수평 거리 A와, 도 1의 제2 면에 대응하는 수직 거리 B를 포함하며, A의 B에 대한 비율(A/B)과 관련하여, 전술한 식 1을 만족할 수 있다.
이처럼 본 발명에 따른 이격부(50)는 기판(10)의 측면에 형성되는 차폐막(40)과, 베이스 기판(90)에 형성되는 차폐막(도 3e의 41)을 이격시킬 수만 있다면 다양한 형상으로 형성될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지(100e)는 이격부를 구비하지 않으며, 이에 차폐막(40)이 기판(10)의 하부면 모서리까지 형성된다. 그러나 차폐막(40)이 기판(10)의 하부로 돌출되는 버(burr)를 구비하지 않는다.
이러한 구성은 하기의 제조 방법에 대한 설명을 통해 보다 명확해질 것이다.
도 8a 내지 도 8c는 도 7에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
먼저 도 8a를 참조하면, 본 실시예에 따른 반도체 패키지 제조 방법은 홈(도 3a의 50a)이 형성되지 않은 스트립 기판(10)을 마련한다. 그리고 스트립 기판(10) 상에 전자 소자(1)를 실장한 후, 밀봉부(30)를 형성한다.
이어서, 개별 패키지 영역(S)의 경계를 따라 스트립 기판(10)을 절단한다.
다음으로, 도 8b에 도시된 바와 같이, 절단 공정을 통해 개별화된 반제품 상태의 반도체 패키지를 베이스 기판(90) 상에 안착시킨다.
여기서, 본 실시예에 따른 베이스 기판(90)은 일면에 지지층(95)이 구비된다. 지지층(95)은 반제품 상태의 반도체 패키지를 지지하기 위해 구비되며, 반도체 패키지의 기판(10) 하부면 면적보다 작은 면적으로 형성되어 베이스 기판(90)과 기판(10) 사이에 개재된다.
기판(10)이 지지층(95) 상에 안착되면, 기판(10)의 하부면은 테두리 부분이 지지층(95)의 외부로 노출되고, 이에 기판(10)의 측면 하단은 베이스 기판(90)으로부터 이격된다. 따라서 지지층(95)에 의해 전술한 실시예의 이격부(도 1의 50)와 대응하는 계단 구조가 형성된다.
지지층(95)은 베이스 기판(90)에서 돌출된 부분일 수 있다. 그러나 이에 한정되지 않으며, 베이스 기판(90) 상에 별도로 제조된 지지층(95)을 적층 배치하여 이용하는 것도 가능하다. 이 경우 지지층(95)으로는 필름이나 기판, 접착 테이프, 젤 형태의 패드 등이 이용될 수 있으나 이에 한정되는 것은 아니다.
이어서 도 8c에 도시된 바와 같이, 스퍼터링(Sputtering) 증착 또는 스프레이 코팅(conformal coating) 방식으로 베이스 기판(90)에 안착된 반도체 패키지의 표면에 도전성 물질을 도포하여 차폐막(40)을 형성한다. 따라서 차폐막(40)은 금속 코팅층의 형태로 형성될 수 있다.
또한 차폐막(40)은 지지층(95)과 반도체 패키지의 기판(10)에 의해 형성되는 계단 구조에 의해 베이스 기판(90)에 형성된 차폐막(41)과 연결되지 않는다.
여기서, 상기한 계단 구조는 지지층(95)의 외부로 노출된 기판(10)의 폭 A와, 지지층(95)의 두께 B를 포함하며, A의 B에 대한 비율(A/B)과 관련하여, 전술한 식 1을 만족할 수 있다.
이어서, 베이스 기판(90)으로부터 반도체 패키지(100e)를 분리하여 도 7에 도시된 반도체 패키지(100e)를 완성한다. 상기한 바와 같이, 본 실시예에 따른 반도체 패키지(100e)는 기판(10)에 이격부(50)가 구비되지 않는다. 그러나 지지층(95)과 기판(10)이 형성하는 계단 구조에 의해, 베이스 기판(90)으로부터 반도체 패키지(100e)를 분리하더라도 차폐막(40)에 버(burr)가 발생하지 않게 된다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100a ~ 100e: 반도체 패키지
1: 전자 소자
11: 기판
30: 밀봉부
40: 차폐막
50: 이격부

Claims (15)

  1. 적어도 하나의 전자 소자가 실장되는 기판;
    상기 전자 소자를 밀봉하는 밀봉부; 및
    상기 밀봉부의 표면과 상기 기판의 측면에 배치되는 도전성의 차폐막;
    을 포함하며,
    상기 기판은,
    하부면 외곽의 모서리를 따라 상기 기판의 측면과 상기 기판의 하부면을 이격시키는 이격부를 구비하는 반도체 패키지.
  2. 제1항에 있어서, 상기 기판의 이격부는,
    계단 형태로 형성되는 반도체 패키지.
  3. 제2항에 있어서, 상기 이격부는,
    상기 기판의 측면 하단에서 수평하게 연장되는 제1 면; 및
    상기 제1 면에서 수직하게 연장되어 상기 기판의 하부면과 연결되는 제2 면;
    을 포함하는 반도체 패키지.
  4. 제1항에 있어서, 상기 이격부는,
    경사면 또는 곡면으로 형성되는 반도체 패키지.
  5. 제3항에 있어서, 상기 이격부는,
    제1 면의 폭이 제2 면의 폭보다 크게 형성되는 반도체 패키지.
  6. 제1항에 있어서, 상기 기판의 측면과 상기 기판의 하부면의 수직 이격 거리는,
    상기 차폐막의 두께보다 크게 형성되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 기판은 절연층, 상기 절연층의 하면에 배치되는 배선층, 그리고 상기 배선층을 덮으며 상기 절연층의 하면에 형성되는 절연 보호층을 포함하며,
    상기 이격부는 상기 절연층과 상기 절연 보호층의 면적 차에 의해 형성되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 이격부는 홈의 형태로 형성되며,
    상기 홈의 수평 거리 A 및 상기 홈의 수직 거리 B와 관련하여 다음의 식을 만족하는 반도체 패키지.
    (식) 1.8 ≤ A/B ≤ 2.2
  9. 하부면에 홈이 형성된 기판 스트립을 준비하는 단계;
    상기 기판 스트립의 일면에 전자 소자를 실장하는 단계;
    상기 전자 소자를 밀봉하는 밀봉부를 형성하는 단계;
    상기 홈을 따라 상기 밀봉부가 형성된 기판 스트립을 절단하여 이격부를 구비하는 반제품 상태의 반도체 패키지를 형성하는 단계; 및
    상기 밀봉부의 표면과 상기 기판 스트립의 절단면에 도전성의 차폐막을 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서, 상기 차폐막은,
    스퍼터링 증착 또는 스프레이 코팅 방식에 의해 형성되는 반도체 패키지 제조 방법.
  11. 제9항에 있어서, 상기 차폐막을 형성하는 단계는,
    상기 반제품 상태의 반도체 패키지을 베이스 기판 상에 안착하는 단계;
    상기 베이스 기판과 상기 반제품 상태의 반도체 패키지 표면에 도전성 물질을 형성하는 단계; 및
    상기 반도체 패키지을 상기 베이스 기판에서 분리하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  12. 제11항에 있어서, 상기 도전성 물질을 도포하는 단계는,
    상기 이격부에 의해 상기 베이스 기판에 도포된 도전성 물질과 상기 반제품 상태의 반도체 패키지들 표면에 도포된 도전성 물질이 불연속적으로 형성되는 단계인 반도체 패키지 제조 방법.
  13. 기판의 일면에 전자 소자를 실장하는 단계;
    상기 전자 소자를 밀봉하는 밀봉부를 형성하는 단계;
    상기 밀봉부가 형성된 상기 기판을 베이스 기판 상에 안착하는 단계;
    상기 밀봉부의 표면과 상기 기판의 측면에 도전성 물질을 형성하여 반도체 패키지를 완성하는 단계; 및
    상기 반도체 패키지를 상기 베이스 기판에서 분리하는 단계;
    를 포함하며,
    상기 기판이 상기 베이스 기판 상에 안착될 때, 상기 기판의 측면 하단은 상기 베이스 기판과 이격되는 반도체 패키지 제조 방법.
  14. 제13항에 있어서, 상기 기판의 측면 하단은,
    상기 베이스 기판 상에 배치되고 상기 기판보다 작은 면적으로 형성되어 상기 베이스 기판과 상기 기판 사이에 개재되는 지지층에 의해 상기 베이스 기판과 이격되는 반도체 패키지 제조 방법.
  15. 제14항에 있어서,
    상기 지지층의 외부로 노출된 상기 기판의 폭(A) 및 상기 지지층의 두께(B)와 관련하여 다음의 식을 만족하는 반도체 패키지 제조 방법.
    (식) 1.8 ≤ A/B ≤ 2.2
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