KR20170122840A - 회로 스텐실들을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용 - Google Patents
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- 230000001419 dependent effect Effects 0.000 title claims abstract description 61
- 238000013461 design Methods 0.000 title abstract description 102
- 238000000034 method Methods 0.000 claims abstract description 45
- 238000004088 simulation Methods 0.000 claims abstract description 38
- 230000004044 response Effects 0.000 claims abstract description 10
- 230000000694 effects Effects 0.000 claims description 27
- 230000003071 parasitic effect Effects 0.000 claims description 18
- 238000013507 mapping Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 7
- 238000001914 filtration Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 description 20
- 230000002452 interceptive effect Effects 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000012795 verification Methods 0.000 description 7
- 239000000284 extract Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000012938 design process Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 244000045947 parasite Species 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 241000588769 Proteus <enterobacteria> Species 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- -1 oxide Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000013178 mathematical model Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
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- G06F17/5081—
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- G06F30/30—Circuit design
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- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
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- G06F17/504—
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- G06F17/5072—
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- G06F17/5077—
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/12—Symbolic schematics
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/08—Intellectual property [IP] blocks or IP cores
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/20—Design reuse, reusability analysis or reusability optimisation
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- G06F2217/06—
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- Evolutionary Computation (AREA)
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Abstract
회로 스텐실들을 이용하는 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용을 위한 방법은 회로 세그먼트를 포함하는 집적 회로의 스키매틱을 수신하는 것을 포함한다. 회로 세그먼트에 대응하는 회로 스텐실은 제 2 집적 회로의 스키매틱에서 인스턴스화된다. 회로 스텐실은 제 1 집적 회로의 레이아웃으로부터 추출된 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 포함한다. 시뮬레이션은 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 이용하여 제 2 집적 회로의 스키매틱에 대해 수행된다. 회로 세그먼트에 대응하는 제 2 집적 회로의 적어도 일부분의 레이아웃은 시뮬레이션을 수행하는 것에 응답하여 발생된다.
Description
관련 출원에 대한 상호 참조
본 출원은 2016년 2월 25일에 출원된 미국 가출원 번호 제 62/299,968호, 및 2016년 2월 26일에 출원된 미국 가출원 번호 제 62/300,594호의 이익을 주장하며, 이 양자는 그들 전체로 참고로 포함된다
본 개시물의 분야
본 개시물은 일반적으로 집적 회로의 설계, 특히, 회로 스텐실들 (circuit stencils) 을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들 (LDE) 의 재사용에 관한 것이다.
집적 회로들에 대한 설계 플로우는 일반적으로 깨끗한 스키매틱 설계 (schematic design) 를 발생시키기 위해 트랜지스터-레벨 설계 및 시뮬레이션의 단계들을 포함한다. 설계 플로우는 시뮬레이트된 스키매틱에 대한 레이아웃을 생성하고 그 레이아웃에 대해 레이아웃-대-스키매틱 (LVS) 체크들 및 설계 규칙 체크들 (DRC) 을 실행하는 것을 더 포함한다. LVS 는 특정의 집적 회로 레이아웃이 원래 스키매틱 설계에 대응하는지 여부를 결정하는 것을 지칭하는 반면, DRC 는 특정의 칩의 물리적인 레이아웃이 설계 규칙들로 불리는 일련의 권장된 파라미터들을 만족시키는지 여부를 결정하는 것을 지칭한다. 레이아웃이 LVS 및 DRC 클린한 것으로 결정된다면, 회로 기생물들 (예컨대, 와이어들의 커패시턴스) 에 대한 레이아웃-의존 효과들 (LDE) 정보가 그 레이아웃으로부터 추출될 수도 있다. LDE 정보는 프리-레이아웃 스키매틱으로 백-어노테이트 (back-annotate) 될 수도 있고, 설계 성능에 대한 LDE 의 영향을 결정하기 위해 수행된다. LTE 정보 추출, 백-어노테이션, 및 재시뮬레이션은 종종, 설계 변경들을 초래하고, 이는 추가의 레이아웃 변경들을 초래하고, 그 결과 더 많은 설계 반복들을 초래한다. 이러한 현상은 더 작은 지오메트리 프로세스들에서 불량하게 되고, 여기서 집적 회로 설계들에 대한 LDE 의 영향들이 더 높게 된다.
실시형태들은 회로 스텐실들을 이용하는 회로 설계를 위한 추출된 LDE 정보의 재사용에 관한 것이다. 회로 세그먼트들에 대한 LDE 정보는 회로 스텐실들을 발생시키기 위해 레이아웃들로부터 추출된다. 회로 스텐실들은 집적 회로의 스키매틱 (schematic) 에서 인스턴스화된다. 시뮬레이션들이 집적 회로의 레이아웃을 발생시키지 않고 회로 세그먼트들에 대한 LDE 정보를 사용하여 스키매틱에 수행된다.
일 실시형태에서, 회로 세그먼트를 포함하는 제 1 집적 회로의 스키매틱이 수신된다. 회로 세그먼트에 대응하는 회로 스텐실은 제 2 집적 회로의 스키매틱에서 인스턴스화된다. 회로 스텐실은 제 1 집적 회로의 레이아웃으로부터 추출된 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 포함한다. 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 이용하여 제 2 집적 회로의 스키매틱에 대해 시뮬레이션이 수행된다. 회로 세그먼트에 대응하는 제 2 집적 회로의 적어도 일부의 레이아웃이 시뮬레이션을 수행하는 것에 응답하여 발생된다.
일 실시형태에서, 회로 세그먼트를 포함하는 제 1 집적 회로의 스키매틱을 수신된다. 회로 세그먼트에 대응하는 회로 스텐실에서 회로 세그먼트에 대한 LDE 정보를 적어도 참조함으로써 회로 세그먼트를 포함하는 제 2 집적 회로의 스키매틱에 대해 시뮬레이션이 수행된다. 회로 세그먼트에 대한 LDE 정보는 제 1 집적 회로의 레이아웃으로부터 추출된다. 회로 세그먼트에 대응하는 제 2 집적 회로의 적어도 일부의 레이아웃이 시뮬레이션을 수행하는 것에 응답하여 발생된다.
일 실시형태에서, LDE 는, 회로 세그먼트의 컴포넌트들 및 노드들에 대한 기생물들, 회로 세그먼트의 컴포넌트들에 대한 폴리실리콘 간격 및 폴리실리콘 길이 효과들, 회로 세그먼트의 컴포넌트들에 대한 쉘로우 트렌치 분리 (shallow trench isolation) 효과들, 및 회로 세그먼트의 컴포넌트들에 대한 웰 근접도 (well proximity) 효과들 중 하나 이상을 포함한다.
일 실시형태에서, 회로 세그먼트에 대한 LDE 정보를 추출하는 것은, 제 1 집적 회로의 레이아웃으로부터 제 1 집적 회로에 대한 레이아웃-의존 효과들 정보를 추출하는 것을 포함한다. 제 1 집적 회로에 대한 추출된 LDE 정보는 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하는 레이아웃-의존 효과들 정보를 식별하기 위해 필터링된다.
일 실시형태에서, 추출된 레이아웃-의존 효과들 정보를 필터링하는 것은, 파스 트리를 구축하기 위해 제 1 집적 회로에 대한 추출된 LDE 정보를 파싱하는 것을 포함한다. 파스 트리는 횡단되고 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하지 않는 레이아웃-의존 효과들 정보는 제거된다. 나머지 LDE 정보를 회로 스텐실 내로 기록된다.
일 실시형태에서, 회로 세그먼트의 컴포넌트들 및 노드들의 이름들은 회로 스텐실에서의 포함을 위해 제 1 집적 회로의 스키매틱에서 정규화된다.
일 실시형태에서, 제 1 집적 회로의 레이아웃으로부터 계층 맵 정보가 추출되고, 계층 맵 정보는 회로 스텐실 내로 기록된다.
일 실시형태에서, 회로 스텐실을 인스턴스화하는 단계는, 제 2 집적 회로의 스키매틱에 대한 맵핑을 발생시키는 단계를 포함한다. 맵핑은 제 2 집적 회로의 스키매틱에서의 컴포넌트들 및 노드들의 실제 이름들을 회로 스텐실에서의 정규화된 이름들과 연관시킨다.
일 실시형태에서, 회로 스텐실을 인스턴스화하는 단계는, 회로 스텐실에서의 계층 맵 정보를 이용하여 회로 스텐실에서 레이아웃-의존 효과들 정보를 재스케일링하는 단계 및 제 2 집적 회로에 대한 계층-특정 인자들을 포함하는 정보를 제조하는 단계를 포함한다.
일 실시형태에서, 회로 세그먼트는 하나 이상의 회로 스텐실들에 대응한다. 각각의 회로 스텐실은 회로 세그먼트의 별개의 물리적 구현에 대응한다.
일 실시형태에서, 회로 세그먼트에 대응하는 각각의 회로 스텐실에 대하여, 회로 스텐실에서의 레이아웃-의존 효과들 정보를 이용하여 제 2 집적 회로의 스키매틱에 대해 시뮬레이션이 수행된다. 선택된 회로 스텐실을 제 2 집적 회로의 스키매틱에서 인스턴스화하기 위해 시뮬레이션들에 기초하여 하나 이상의 회로 스텐실들 중 하나가 선택된다.
일 실시형태에서, 제 2 집적 회로의 스키매틱에 대한 시뮬레이션은 제 2 집적 회로의 레이아웃을 발생시키지 않고 수행된다.
일 실시형태에서, 제 1 집적 회로의 레이아웃이 발생된다. 제 1 집적 회로의 레이아웃으로부터 회로 세그먼트에 대한 LDE 정보가 추출된다.
본 발명의 실시형태들의 교시들은 첨부 도면들과 함께 다음 상세한 설명들 고려함으로써 용이하게 이해될 수 있다.
도 1 은 일 실시형태에 따른, 집적 회로를 설계하고 제조하는 여러 동작들을 예시하는 예시적인 플로우이다.
도 2 는 일 실시형태에 따른, 회로의 커스텀 설계를 수행하기 위한 예시적인 컴퓨팅 디바이스를 예시하는 하이-레벨 블록도이다.
도 3 은 일 실시형태에 따른, 회로 스텐실들을 이용하는 추출된 레이아웃-의존 효과들의 재사용을 위한 예시적인 시스템을 예시하는 블록도이다.
도 4 는 일 실시형태에 따른, 회로 세그먼트를 포함하는 예시적인 직접 회로의 회로도이다.
도 5 는 일 실시형태에 따른, 도 4 로부터의 회로 스텐실의 예시적인 집적 회로로의 인스턴스화를 예시하는 회로도이다.
도 6 은 일 실시형태에 따른, 회로 스텐실들을 이용한 추출된 레이아웃-의존 효과들의 재사용을 위한 프로세스를 예시하는 플로우차트이다.
도면들은 본 발명의 여러 실시형태들을 단지 예시의 목적을 위해서 도시한다. 당업자는 본원에서 예시된 구조들 및 방법들의 대안적인 실시형태들이 본원에서 설명되는 원리들로부터 일탈함이 없이 채용될 수도 있음을 다음 설명으로부터 용이하게 알 수 있을 것이다.
도 1 은 일 실시형태에 따른, 집적 회로를 설계하고 제조하는 여러 동작들을 예시하는 예시적인 플로우이다.
도 2 는 일 실시형태에 따른, 회로의 커스텀 설계를 수행하기 위한 예시적인 컴퓨팅 디바이스를 예시하는 하이-레벨 블록도이다.
도 3 은 일 실시형태에 따른, 회로 스텐실들을 이용하는 추출된 레이아웃-의존 효과들의 재사용을 위한 예시적인 시스템을 예시하는 블록도이다.
도 4 는 일 실시형태에 따른, 회로 세그먼트를 포함하는 예시적인 직접 회로의 회로도이다.
도 5 는 일 실시형태에 따른, 도 4 로부터의 회로 스텐실의 예시적인 집적 회로로의 인스턴스화를 예시하는 회로도이다.
도 6 은 일 실시형태에 따른, 회로 스텐실들을 이용한 추출된 레이아웃-의존 효과들의 재사용을 위한 프로세스를 예시하는 플로우차트이다.
도면들은 본 발명의 여러 실시형태들을 단지 예시의 목적을 위해서 도시한다. 당업자는 본원에서 예시된 구조들 및 방법들의 대안적인 실시형태들이 본원에서 설명되는 원리들로부터 일탈함이 없이 채용될 수도 있음을 다음 설명으로부터 용이하게 알 수 있을 것이다.
실시형태들의 다음 설명에서, 매우 많은 구체적인 세부 사항들이 더 완전한 이해를 제공하기 위해 개시된다. 그러나, 본 발명이 이들 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수도 있다는 점에 유의한다. 다른 경우, 널리 공지된 특징들은 설명을 복잡하게 하는 것을 피하기 위해 자세하게 설명되지 않았다.
실시형태들이 도면들을 참조하여 본원에서 설명되며, 여기서, 유사한 참조 번호들은 동일하거나 또는 기능적으로 유사한 엘리먼트들을 나타낸다. 또한, 도면들에서, 각각의 참조 번호의 최좌측 숫자들은 참조 번호가 처음 사용된 도면에 대응한다.
실시형태들은 회로 스텐실을 이용한 회로 설계를 위한 추출된 LDE 정보의 재사용에 관한 것이다. 회로 세그먼트에 대한 LDE 정보는 레이아웃으로부터 추출되고, 회로 스텐실에 포함된다. 회로 스텐실을 이용하여, 대응하는 회로 세그먼트는 집적 회로의 스키매틱에 인스턴스화될 수 있다. 스키매틱에 대한 더 정확한 시뮬레이션은 LDE 정보를 이용하여 수행될 수 있고, 그 결과 집적 회로에 대한 설계 변경들의 더 적은 반복들을 발생한다.
본원에서 설명되는 회로 스텐실은 회로 세그먼트에 대한 감소된 연결성 정보의 표현을 포함하는 회로 세그먼트 및 회로 세그먼트와 연관된 컴포넌트들 및 노드들에 대한 LDE 정보의 설계 추상화를 지칭한다. 회로 스텐실은 또한 설계 제약들, 컴포넌트들의 정규화된 이름들 및 회로 세그먼트의 노드들을 포함할 수도 있다.
EDA 설계 플로우
도 1 은 일 실시형태에 따른, 집적 회로를 설계하고 제조하는 여러 동작들을 예시하는 예시적인 플로우 (100) 이다. 설계 프로세스 (100) 는 전자 설계 자동화 (EDA) 소프트웨어 (112) 를 이용하는 설계 프로세스 동안 구현되는 제품 아이디어 (110) 의 발생으로 시작한다. 설계가 완료될 때, 테이프-아웃될 수 있다 (134). 테이프-아웃 (134) 이후, 집적 회로 설계에서 여러 오브젝트들 (예컨대, 게이트들, 금속 층들, 비아들) 을 형성하기 위해 반도체 다이가 제조된다 (136). 패키징 및 어셈블리 프로세스들 (138) 이 수행되며, 이것은 완성된 칩들 (140) 을 초래한다.
EDA 소프트웨어 (112) 는 도 2 를 참조하여 아래에서 예시되고 설명된 컴퓨팅 디바이스 (200) 와 같은 하나 이상의 컴퓨팅 디바이스들에서 구현될 수도 있다. 예를 들어, EDA 소프트웨어 (112) 는 아래에 설명되는 설계 플로우의 동작들 (114-132) 을 수행하는 프로세서에 의해 실행되는 컴퓨터-판독가능 매체에 명령들로서 저장된다. 이 설계 플로우 설명은 예시의 목적들을 위한 것이다. 특히, 이 설명은 본 개시물을 한정하려는 것이 아니다. 예를 들어, 실제 집적 회로 설계는 설계자가 본원에서 설명되는 시퀀스와는 상이한 시퀀스로 설계 동작들을 수행하도록 요구할 수도 있다.
시스템 설계 (114) 동안, 설계자들은 구현할 기능을 기술한다. 그들은 또한 기능을 개선하고 비용들을 체크하기 위해 가정의 계획 (what-if planning) 을 수행할 수 있다. 하드웨어-소프트웨어 아키텍처 파티셔닝이 이 단계에서 일어날 수 있다는 점에 유의한다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 (Mountain View) 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Model Architect®, Saber®, System Studio®, 및 Designware® 제품들을 포함한다.
스키매틱 캡쳐 및 검증 (116) 동안, 회로에서의 모듈들에 대한 VHDL 또는 Verilog 코드가 기록되고 기능적 정확도에 대해 설계가 체크된다. 좀더 구체적으로, 설계가 올바른 출력들을 생성하도록 보장하는지가 체크된다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Custom Compiler®, VCS®, Vera®, 10 Designware®, Magellan®, Formality®, ESP® 및 Leda® 제품들을 포함한다.
테스트를 위한 합성 및 설계 (118) 동안, VHDL/Verilog 는 네트리스트 (netlist) 로 전환된다. 이 네트리스트는 목표 기술에 최적화될 수 있다. 추가적으로, 완성된 칩들을 체크하기 위해 테스트들이 설계되고 구현될 수 있다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Custom Compiler®, Design Compiler®, Physical Compiler®, Test Compiler®, Power Compiler®, FPGA Compiler®, Tetramax®, 및 Designware® 제품들을 포함한다.
네트리스트 검증 (120) 동안, 네트리스트가 타이밍 제약들의 준수 및 VHDL/Verilog 소스 코드와의 대응 (correspondence) 에 대해 체크된다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Formality®, Primetime®, 및 VCS® 제품들을 포함한다.
설계 계획 (122) 동안, 칩에 대한 전체 평면도가 구성되어 타이밍 및 최고-레벨 라우팅에 대해 분석된다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Astro® 및 IC Compiler® 제품들을 포함한다.
물리적인 구현 (124) 동안, 배치 (회로 엘리먼트들의 위치 지정) 및 라우팅 (회로 엘리먼트들의 접속) 이 발생한다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Custom Compiler, Astro® 및 IC Compiler® 제품들을 포함한다. 본원에서 설명되는 실시형태들은 주로 물리적인 구현 (124) 에 관한 것이다.
회로 분석 (126) 동안, 회로 기능이 개선이 가능한 트랜지스터 레벨에서 검증된다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Astrorail®, Primerail®, Primetime®, 및 Star RC/XT® 제품들을 포함한다. 물리적인 검증 (128) 동안, 설계가 제조, 전기적 문제들, 리소그라피 이슈들, 및 회로에 대한 정확도를 보장하기 위해 체크된다.
해상도 (resolution) 향상 (130) 동안, 설계의 제조성을 향상시키기 위해 레이아웃의 기하학적 조작들이 수행된다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, Proteus®, Proteus®AF, 및 PSMGED® 제품들을 포함한다.
마스크-데이터 준비 (132) 동안, 완성된 칩들을 제조하기 위한 마스크들의 생산을 위한 '테이프-아웃' 데이터가 제공된다. 이 단계에서 사용될 수 있는 캘리포니아, 마운틴 뷰 소재의 Synopsys, Inc. 로부터의 예시적인 EDA 소프트웨어 제품들은, CATS® 제품들의 패밀리를 포함한다.
로직 설계 및 기능적 검증 (116) 의 스테이지에서 형식적인 검증이 수행될 수도 있다. 저전력 설계 사양은 통상적으로 스테이지들 테스트를 위한 합성 및 설계 (118) 또는 네트리스트 검증 (120) 동안 프로세싱된다.
예시적인 컴퓨팅 디바이스
도 2 는 일 실시형태에 따른, 집적 회로를 설계하기 위한 예시적인 컴퓨팅 디바이스 (200) 를 예시하는 하이-레벨 블록도이다. 컴퓨팅 디바이스 (200) 는 칩셋 (204) 에 커플링된 적어도 하나의 프로세서 (202) 를 포함한다. 칩셋 (204) 은 메모리 제어기 허브 (220) 및 입력/출력 (I/O) 제어기 허브 (222) 를 포함한다. 메모리 (206) 및 그래픽스 어댑터 (212) 가 메모리 제어기 허브 (220) 에 커플링되며, 디스플레이 (218) 는 그래픽스 어댑터 (212) 에 커플링된다. 저장 디바이스 (208), 키보드 (210), 포인팅 디바이스 (214), 및 네트워크 어댑터 (216) 가 I/O 제어기 허브 (222) 에 커플링된다. 컴퓨팅 디바이스 (200) 의 다른 실시형태들은 상이한 아키텍쳐들을 갖는다.
저장 디바이스 (208) 는 하드 드라이브, 컴팩트 디스크 판독 전용 메모리 (CD-ROM), DVD, 또는 고체-상태 메모리 디바이스와 같은, 비일시성 컴퓨터-판독가능 저장 매체이다. 메모리 (206) 는 프로세서 (202) 에 의해 사용되는 명령들 및 데이터를 유지한다. 포인팅 디바이스 (214) 는 마우스, 트랙 볼, 또는 다른 유형의 포인팅 디바이스이며, 데이터를 컴퓨팅 디바이스 (200) 에 입력하기 위해 키보드 (210) 와 함께 사용된다. 그래픽스 어댑터 (212) 는 디스플레이 (218) 상에 이미지들 및 다른 정보를 디스플레이한다. 네트워크 어댑터 (216) 는 컴퓨팅 디바이스 (200) 를 하나 이상의 컴퓨터 네트워크들에 커플링한다.
컴퓨팅 디바이스 (200) 는 본원에서 설명되는 기능을 제공하는 컴퓨터 프로그램 모듈들을 실행하도록 적응된다. 본원에서 사용될 때, 용어 "모듈" 은 규정된 기능을 제공하기 위해 사용되는 컴퓨터 프로그램 로직을 지칭한다. 따라서, 모듈은 하드웨어, 펌웨어, 및/또는 소프트웨어로 구현될 수 있다. 일 실시형태에서, 프로그램 모듈들은 저장 디바이스 (208) 상에 저장되고, 메모리 (206) 에 로드되고, 그리고 프로세서 (202) 에 의해 실행된다. 사용되는 컴퓨팅 디바이스들 (200) 의 유형들은 실시형태 및 요건들에 따라서 변할 수 있다. 예를 들어, 컴퓨팅 디바이스는 디스플레이들, 키보드들, 및/또는 도 2 에 나타낸 다른 디바이스들이 없을 수도 있다.
아래에서 도 3 을 참조하여 아래에서 자세하게 설명되는 상호작용 회로 설계 시스템 (300) 은 컴퓨팅 디바이스 (200) 에 의해 구현될 수도 있다.
레이아웃-의존 효과들의 재사용을 위한 예시적인 시스템
도 3 은 일 실시형태에 따른, 회로 스텐실들에 기초한 추출된 LDE 정보의 재사용을 위한 예시적인 시스템을 예시하는 블록도이다. 상호작용 회로 설계 시스템 (300) 은 특히, 설계자 입력들이 수신됨에 따라서 컴포넌트들 및 접속들을 디스플레이하고, 설정하고, 그리고 수정함으로써, 상호작용으로 (interactively) 회로의 컴포넌트들 및 접속들을 인스턴스화 및 라우팅하는 동작을 (컴포넌트들 및 접속들의 중간 디스플레이 없이 일련의 설계자 입력들을 수신한 후에 컴포넌트들 및 접속들을 배치 프로세싱하는 대신) 수행할 수도 있다.
이 목적을 위해서, 상호작용 회로 설계 시스템 (300) 은 회로 설계 데이터베이스 (350) 와 통신하고, 입력 디바이스들 (예컨대, 키보드 (210), 마우스 (214)) 및 출력 디바이스들 (예컨대, 디스플레이하는 디바이스 (218)) 을 통해서 설계자와 상호작용한다. 설계자에 의해 입력 디바이스들 (210, 214) 을 통해서 제공되는 설계자 입력들은 상호작용 회로 설계 시스템 (300) 에게, 집적 회로의 스키매틱에서 회로 스텐실을 인스턴스화하고, 회로 세그먼트로 또는 그로부터, 또는 회로 세그먼트의 노드들과 컴포넌트들 사이의 접속들을 확립하거나 또는 수정하고, 그리고 디스플레이 이러한 접속들을 디스플레이 (218) 상에 디스플레이하도록 명령할 수도 있다.
회로 설계 데이터베이스 (350) 는 스키매틱 및 레이아웃 데이터 (352) 및 수정된 스키매틱 및 레이아웃 데이터 (354) 를 저장하기 위해 상호작용 회로 설계 시스템 (300) 과 상호작용하는 데이터베이스이다. 물리적인 레이아웃 데이터 (352) 는, 본원에서 사용할 때, 패턴들의 물리적인 기하학적 레이아웃, 스키매틱-레이아웃 맵핑 정보 (이하, "맵핑 정보" 로서 지칭됨), 금속 층들의 개수, 및 제조하는 회로와 연관되는 물리적인 프로세스들을 포함한다. 맵핑 정보는 특히, 노드들의 하나 이상의 서브세트들로의 하나 이상의 회로 엘리먼트들에서의 노드들의 그룹화, 및 하나 이상의 회로 엘리먼트들에서의 다른 노드들 또는 컴포넌트들에의 하나 이상의 회로 엘리먼트들에서의 노드들 또는 컴포넌트들의 대응을 표시할 수도 있다.
수정된 스키매틱 및 물리적인 레이아웃 데이터 (354) 는 상호작용 회로 설계 시스템 (300) 에 의해 원래 스키매틱 및 물리적인 레이아웃 데이터 (352) 에 대해 수정된 회로 데이터의 버전이다. 패턴들의 물리적인 기하학적 레이아웃은 예를 들어, GDSII 포맷과 같은, 회로의 디지털 표현이다. 수정된 스키매틱 및 물리적인 레이아웃 데이터 (354) 는 물리적인 레이아웃 데이터 (352) 에서의 패턴들의 물리적인 기하학적 레이아웃에 존재하지 않는 라우팅된 접속들의 패턴들의 수정된 배치들, 수정된 스키매틱들, 또는 물리적인 기하학적 레이아웃을 포함한다. 회로의 새로 발생된 접속들을 나타내는 추가 정보가 수정된 물리적인 레이아웃 데이터 (354) 에 포함될 수도 있다.
회로 설계 데이터베이스 (350) 는 예를 들어, OpenAccess 데이터베이스로서 구현될 수도 있다. 회로 설계 데이터베이스 (350) 가 상호작용 회로 설계 시스템 (300) 과 분리된 컴포넌트인 것으로 설명되지만, 회로 설계 데이터베이스 (350) 는 상호작용 회로 설계 시스템 (300) 의 일부일 수도 있다. 예를 들어, 회로 설계 데이터베이스 (350) 는 메모리 (206) 내 모듈일 수도 있다.
상호작용 회로 설계 시스템 (300) 은 다른 컴포넌트들 중에서, I/O 제어기 허브 (222), 메모리 (206), 및 그래픽스 어댑터 (212) 를 포함할 수도 있다. I/O 제어기 허브 (222) 는 상호작용 회로 설계 시스템 (300) 외부에 있는 회로 설계 데이터베이스 (350) 로부터의 스키매틱 및 물리적인 레이아웃 데이터 뿐만 아니라 입력 디바이스들 (210 및 214) 로부터의 설계자 입력을 수신하고, 수신된 스키매틱 및 물리적인 레이아웃 데이터 뿐만 아니라 수신된 설계자 입력을 프로세싱하고, 프로세싱된 정보를 메모리 (206) 에 제공한다.
메모리 (206) 는 다른 모듈들 중에서, 스키매틱 설계 모듈 (304), 회로 시뮬레이터 (308), 물리 구현 모듈 (312), 스텐실 발생 모듈 (316), 설계 규칙 체킹 (DRC) 모듈 (320), 및 레이아웃 대 스키매틱 (LVS) 모듈 (324) 을 포함할 수도 있다. 메모리 (206) 는 도 3 에 예시되지 않은 다른 소프트웨어 컴포넌트들 (예컨대, 운영 시스템) 을 포함할 수도 있다. 메모리 (206) 는 또한 단지 이들 모듈들의 서브세트만을 포함할 수도 있다.
스키매틱 설계 모듈 (304) 은 컴포넌트들, 노드들, 및 집적 회로 (예컨대, 도 4 를 참조하여 아래에서 예시되는 집적 회로 (400)) 의 다른 엘리먼트들의 표현을 추상적인, 그래픽 심볼들 및 텍스트 표현을 이용하여 생성하는 소프트웨어 모듈이다. 스키매틱 설계 모듈 (304) 은 컴포넌트들을 나타내는 심볼들을 이용하고 그들의 상호접속 경로들을 강조하는 집적 회로의 스키매틱을 생성한다. 스키매틱 설계 모듈 (304) 은 스키매틱 캡쳐 툴들 및 스키매틱 엔트리 툴들을 포함할 수도 있다. 스키매틱 설계 모듈 (304) 은 전체 회로 설계 플로우에 통합되고 회로의 검증 및 시뮬레이션을 위해 다른 EDA 툴들에 링크될 수도 있다. 스키매틱 설계 모듈 (304) 은 도 5 를 참조하여 아래에 예시되고 설명되는 바와 같이, 스키매틱 설계 동안 집적 회로의 스키매틱에서의 회로 스텐실들을 인스턴스화한다.
회로 시뮬레이터 (308) 는 수학적 모델들을 이용하여 집적 회로의 거동을 모사하는 소프트웨어 모듈이다. 회로 시뮬레이터 (308) 는 엄격하게는 아날로그 전자 회로 시뮬레이터일 수도 있거나 또는 아날로그 및 이벤트-구동 디지털 시뮬레이션 능력들 모두 (예컨대, 혼합-모드 시뮬레이터) 를 포함할 수도 있다. 전체 혼합된 신호 분석이 하나의 통합된 스키매틱으로부터 도출될 수 있다. 회로 시뮬레이터 (308) 에서의 디지털 모델들은 집적 회로에서의 컴포넌트들 및 노드들의 전파 시간 및 상승/하강 시간 지연들의 사양들을 제공한다. 스키매틱 설계 모듈 (304) 은 회로 스텐실들의 인스턴스화를 통해서 집적 회로의 회로 세그먼트들에 대한 LDE 정보를 연관시킨다. 예를 들어, (실제 설계 레이아웃에 기초한) 회로 세그먼트에 대한 상세한 기생물들 (parasitics) 이 회로 세그먼트에 대한 회로 스텐실을 통해서 회로 스키매틱에 포함될 수도 있다. 회로 시뮬레이터 (308) 는 회로 스텐실의 하나 이상의 인스턴스들이 배치되는 (증폭기 또는 비교기와 같은) 목표 설계의 사전-레이아웃 시뮬레이션에서 이러한 LDE 정보의 재-사용을 가능하게 한다.
물리 구현 모듈 (312) 은 집적 회로의 부분들의 표현을 집적 회로의 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 계층들의 패턴들에 대응하는 평면 기하학적 형상들로 생성하는 소프트웨어 모듈이다. 물리 구현 모듈 (312) 은 도 4 를 참조하여 이하 설명되는 것과 같이, 스키매틱에 기초하여 집적 회로의 레이아웃을 발생시키고 그 레이아웃으로부터 회로 세그먼트에 대한 LDE 정보를 추출한다. 물리 구현 모듈 (312) 은 회로 세그먼트에 대한 LDE 정보로 시뮬레이션을 수행하는 것에 응답하여 집적 회로의 적어도 일부분의 레이아웃을 발생시키고, 여기서 그 부분은 회로 세그먼트에 대응한다.
스텐실 발생 모듈 (316) 은 회로 세그먼트에 대한 스키매틱 정보 및 그 회로 세그먼트를 포함하는 집적 회로의 레이아웃에 대한 LDE 정보를 수신하는 소프트웨어 모듈이다. 스텐실 발생 모듈 (316) 은 회로 세그먼트에 대한 감소된 연결성 정보의 표현을 포함하는 회로 세그먼트의 설계 추상화를 발생시킨다. 스텐실 발생 모듈 (316) 은 도 4 를 참조하여 아래에서 예시되고 설명되는 바와 같이, 회로 스텐실을 발생시키기 위해 회로 세그먼트를 포함하는 집적 회로의 레이아웃에 대한 LDE 정보로부터 회로 세그먼트에 대한 LDE 정보를 추출한다. 회로 스텐실들은 회로 스텐실 데이터베이스 (360) 에 저장된다. 회로 스텐실들에서 LDE 정보 (364) 및 연결성 정보는 스텐실 발생 모듈 (316) 에 의해 회로 스텐실 데이터베이스 (360) 로 전송된다. 스키매틱 설계 모듈 (304) 은 회로 스텐실 데이터베이스 (360) 로부터 회로 스텐실들 (362) 을 수신한다.
DRC 모듈 (320) 은 특정의 칩의 물리적인 레이아웃이 일련의 설계 규칙들을 만족시키는지 여부를 결정하는 소프트웨어 모듈이다. 설계 규칙들은, 당업계에 널리 알려져 있는 바와 같이, 적합한 집적 회로들들이 반도체 제조업체들에 의해 제조될 수 있도록 보장하기 위해 반도체 제조업자들에 의해 권장되는 일반적인 파라미터들을 지칭한다. 설계 규칙들이 위반될 때, DRC 모듈 (320) 은 교정 액션들을 위해 설계자에게 그 위반을 프롬프트하거나 또는 설계 규칙들을 준수하도록 물리적인 레이아웃을 자동적으로 수정한다.
LVS 모듈 (324) 은 물리 구현 모듈 (312) 에 의해 생성된 특정의 집적 회로 레이아웃이 스키매틱 설계 모듈 (304) 에 의해 생성된 설계의 스키매틱에 대응하는지 여부를 결정하는 소프트웨어 모듈이다. LVS 모듈 (324) 은 레이아웃 동안 회로를 나타내기 위해 그려진 층들을 영역-기반의 로직 동작들을 이용하여 검사하여, 그들의 구성 층들로 도면에 나타낸 반도체 컴포넌트들을 결정한다. LVS 모듈 (324) 은 추출된 컴포넌트들을 직렬 및 병렬 조합들로 결합하여, 레이아웃 데이터베이스의 네트리스트 표현을 발생시킨다. LVS 모듈 (324) 은 스키매틱 상에서 유사한 감소를 수행한다. LVS 모듈 (324) 은 추출된 레이아웃 네트리스트를 회로 스키매틱과 비교한다.
예시적인 회로
세그먼트
도 4 는 일 실시형태에 따른, 회로 세그먼트 (404) 를 포함하는 예시적인 집적 회로 (400) 의 회로 다이어그램이다. 집적 회로 (400) 는 예시적인 전류 미러-로딩된 차동 증폭기를 나타낸다. "Vdd" 로 마킹된 노드들 (424 및 428) 은 집적 회로 (400) 에 전압을 제공한다. 집적 회로 (400) 는 차동 쌍 회로 세그먼트 (404) 를 로딩하는 트랜지스터들 (416 및 420) 로 형성된 전류 미러를 포함한다. 집적 회로 (400) 에서의 전류 미러는 다른 활성 디바이스에서 전류를 제어함으로써 적어도 하나의 활성 디바이스를 통해 전류를 카피하고, 로딩에 관계없이 출력 전류를 일정하게 유지한다. 차동 쌍 회로 세그먼트 (404) 는 전류 미러에 의해 로딩되고, 2 개의 입력 신호들 (436 및 440) 간의 차이에 이득을 적용한다. 차동 쌍 (404) 은 트랜지스터들 (408 및 412) 로 형성된다. 노드들 (436 및 440) 은 전류 미러-로딩된 차동 증폭기 (400) 및 또한 차동 쌍 회로 세그먼트 (404) 로의 2 개의 입력들이다. 집적 회로 (400) 의 출력 노드 (444) 는 입력 노드들 (436 및 440) 에서 수신된 차동 신호의 증폭된 버전을 생성한다.
프로세스 지오메트리들이 감소될 때, 나노스케일 디바이스들의 근접도는 그들이 상호작용하게 하고 LDE 로 불리는 새로운 타입들의 가변성을 생성하게 한다. 예를 들어, 근접도 효과들은 트랜지스터 전류들을 10% 이상 감소시키거나, 임계 전압 (Vt) 을 수십 mV 쉬프트할 수 있다. LDE 정보는 컴포넌트들의 레이아웃 및 회로의 요구되는 와이어링 상호접속들 이후에 집적 회로로부터 추출된다. LVS 및 레이아웃 기생 추출 (LPE) 툴들은 LDE 를 추출하고 측정할 수 있고, 이들 값들을 파일 내의 인스턴스 파라미터들로서, 예컨대 DSPF (Detailed Standard Parasitic Format) 파일로 배치한다.
효과들은 DSPF 파일의 인스턴스 섹션 내의 라인들에 나타나는 인스턴스 파라미터들, 예컨대 새로운 파라미터들로서 고려된다. LDE 정보 추출의 목적은, 스키매틱 및 상세 시뮬레이션들 상의 LDE 정보의 백-어노테이션이 실제 디지털 및 아날로그 회로 응답들을 모방할 수 있도록, 집적 회로의 정확한 아날로그 모델을 생성하는 것이다.
통상의 회로 설계 흐름에서, 회로 설계는 기생물들 및 다른 LDE 정보가 추출되기 전에 스키매틱 설계로부터 완료된 LVS 및 DRC 클린 레이아웃까지 진행한다. 그 후에, LDE 정보는 프리-레이아웃 스키매틱으로 백-어노테이트되고, 재시뮬레이션이 설계 성능에 대한 LDE 의 영향을 결정하기 위해 수행된다. 여기서, 실시형태들에서, 회로 설계 효율은 회로 스텐실들의 재사용에 의해 향상되고, (실제 설계 레이아웃에 기초한) LDE 를 (차동 쌍 (404) 또는 전류 미러와 같은) 회로 세그먼트와 연관시키고, 그 후에 회로 스텐실의 하나 이상의 인스턴스들이 배치되는 (도 5 를 참조하여 아래에서 예시되는 증폭기 (500) 또는 비교기와 같은) 회로 설계의 프리-레이아웃 시뮬레이션에서 LDE 정보의 재사용을 허용한다.
LDE 는 예컨대, (i) 회로 기생물들, (ii) 폴리실리콘 간격 효과들 (PSE) 및 폴리실리콘 길이 효과들, (iii) STI (shallow trench isolation) 효과들 및 (iv) WPE (well proximity effects) 을 포함할 수도 있다. 먼저, 회로 기생물들은 상호접속 저항, 상호접속 커패시턴스, 및 상호접속 인덕턴스를 포함한다. 도 4 의 예시적인 저항 (448) 은 집적 회로 (400) 의 레이아웃으로부터 추출되고 도 4 에 표현된 스키매틱 상에 백-어노테이트된 기생 저항을 입력 노드 (436) 상에 나타낸다. 도 4 의 예시적인 커패시턴스 (452) 는 집적 회로 (400) 의 레이아웃으로부터 추출되고 도 4 에 표현된 스키매틱 상에 백-어노테이트된 트랜지스터 (412) 의 기생 드레인-대-소스 커패시턴스를 나타낸다. 도 4 의 예시적인 커패시턴스 (456) 는 집적 회로 (400) 의 레이아웃으로부터 추출되고 도 4 에 표현된 스키매틱 상에 백-어노테이트된 트랜지스터 (412) 의 기생 게이트-대-드레인 커패시턴스를 나타낸다.
PSE 및 PLE 는 회로에서의 디바이스들 (예컨대, 도 4 의 실시형태에서의 디바이스들 (408 및 412)) 의 균일성에 대한 폴리실리콘 "더미" 게이트들의 길이 및 간격 영향들을 지칭한다. PSE 및 PLE 는 트랜지스터들에서 드레인 전류들에 영향을 주고 집적 회로 (400) 의 성능에 영향을 줄 수도 있다.
또한 박스 분리 기술로 알려진 STI 는 인접하는 반도체 디바이스 컴포넌트들 간의 전기 전류 누설을 방지하는, 집적 회로 설계 특징이다. STI 효과들은 트렌치들의 분리로부터 실리콘 응력들에 의해 야기된다. STI 설계 프로세스는 2 축 압축력의 불균일 상태에 있는 실리콘 아일랜드를 남긴다. STI 는 전자 이동도를 증가시킬 수도 있고, 따라서 네거티브-채널 금속 산화물 반도체 (NMOS) 전류를 증가시킨다. STI 는 홀 이동도를 증가시킬 수도 있고, 따라서 포지티브-채널 금속 산화물 반도체 (PMOS) 전류를 증가시킨다. STI 는 또한, 디바이스들의 Vt 에 영향을 줄 수도 있다.
WPE 는 웰의 에지들에 대한 디바이스들 (트랜지스터들) 의 근접도를 지칭한다. 이러한 거리는 디바이스들의 Vt 에 영향을 준다. 그 원인은 웰을 한정하는데 사용된 레지스트 사이드월을 산란시키는 임플란트 이온들이며, 따라서 Vt 를 몇몇, 또는 수십 밀리볼트 만큼 증가시킨다. 집적 회로 (400) 의 레이아웃으로부터 추출될 수도 있는 다른 LDE 정보는 확산 길이 효과들, (디바이스 균일도에 영향을 주고 디바이스 파라미터 변경들을 야기하는) 근접 확산 효과들 (NDE), (폴리 및 확산 코너들에 대한 라운딩 효과들을 생성하는) 리소 라운딩 효과들, 등에 대한 정보를 포함한다.
스텐실 발생 모듈 (316) 은 집적 회로 (400) 의 레이아웃으로부터 (예컨대, DSPF 파일에서) 집적 회로 (400) 에 대한 추출된 LDE 정보로부터 회로 세그먼트 (404) 에 대한 LDE 정보를 추출한다. 예를 들어, 스텐실 발생 모듈 (316) 은 집적 회로 (400) 와 연관된 LDE 을 포함하는 DSPF 파일로의 경로를 탐색할 수도 있다. 대안적인 실시형태에서, 더 높은 레벨 설계 블록 (즉, 도 4 의 증폭기를 인스턴트화하는 전압 제어 발진기 회로와 같은, 집적 회로 (400) 가 자체적으로 인스턴트화되는 하나) 에 대한 DSPF 파일로의 경로가 대신 탐색될 수도 있다.
스텐실 발생 모듈 (316) 은 컴포넌트들 (예컨대, 트랜지스터 (412)) 에 대응하는 레이아웃-의존 효과들 정보 (예컨대, 커패시턴스 (452)) 및 회로 세그먼트 (404) 에서의 노드들을 식별하기 위해 집적 회로 (400) 에 대한 추출된 레이아웃-의존 효과들을 필터링한다. 스텐실 발생 모듈 (316) 은 파스 트리를 구축하기 위해 집적 회로 (400) 에 대한 추출된 레이아웃-의존 효과들 정보를 파싱함으로써, 집적 회로 (400) 에 대한 추출된 레이아웃-의존 효과들을 필터링한다. 파스 트리는 데이터 구조에 저장된, DSPF 파일 데이터의 근본적인 구조를 나타낸다. 스텐실 발생 모듈 (316) 은 파스 트리를 횡단하고 회로 세그먼트 (404) 에서의 컴포넌트들 및 노드들에 대응하지 않는 LDE 정보 (예컨대, 커패시턴스 (456)) 를 제거한다. 회로 스텐실을 발생시키는 것은 아래에서 상세히 설명되는 것과 같이, 회로 스텐실에서의 포함을 위해 회로 세그먼트의 컴포넌트들 및 노드들의 이름들을 정규화하는 것을 포함한다.
스텐실 발생 모듈 (316) 은 집적 회로 (400) 에 대한 DSPF 파일을 판독하고, 오직 회로 세그먼트 (404) 의 컴포넌트들 및 노드들과 연관된 정보로 필터링할 수도 있다. 원래의 DSPF 파일은 집적 회로 (400) 의 모든 네트들에 대한 LDE 정보를 포함할 수도 있다. 일 실시형태에서, 전력 네트워크 메시에 대한 LDE 정보가 또한 필터링될 수도 있다. 스텐실 발생 모듈 (316) 은 (기생 저항 네트워크를 통해 직접적으로 또는 간접적으로) 선택된 회로 세그먼트 노드들에 전기적으로 접속되지 않는 노드들을 식별하고 제거한다. 나머지 서브-노드들 및 엘리먼트들 (예컨대, 저항 (448) 및 커패시턴스 (452)) 은 이하 설명되는 이름 정규화 방법에 의해 적절한 것과 같이 정규화되고 "유니퀴파이된 (uniquified)" 그들의 이름들을 갖는다.
스텐실 발생 모듈 (316) 은 파스 트리 횡단 프로세스에서 2 개의 리스트들, 노드 정보를 위한 리스트 및 컴포넌트 정보를 위한 리스트를 초기화한다. 그 후에, DSPF 파일의 각각의 라인이 파싱되고, 그 라인이 (또한 임의의 옵션으로 명시된 컴포넌트 사양에 매칭하는) 노드 라인이라면, 새로운 노드 데이터 구조가 초기화되고 노드들의 리스트에 부가된다. 이러한 새로운 구조는 또한 현재 노드 구조로서 태그된다. 그 라인이 노드 라인이 아니라, DSPF 파일의 컴포넌트 섹션 내에 있다면, 컴포넌트 라인으로서 파싱되고, 파스 정보가 컴포넌트들의 리스트에 부가된다 (옵션으로 명시된 컴포넌트 사양이 공급될 때, 오직 이 사양에 매칭하는 컴포넌트들만이 부가된다). 그것이 컴포넌트 라인이 아니라면, 서브-노드, 컴포넌트 핀, 또는 기생 R 또는 C 엘리먼트와 같은 노드 엘리먼트 아이템으로 파싱되며, 그 파스 트리가 현재 태그된 노드 구조에 부가된다 (다시, 옵션으로 명시된 컴포넌트 사양은 처음에 필터로서 사용된다). 각각의 노드에 대한 노드 엘리먼트 상세들 (서브-노드들, 인스턴스 핀들, 및 기생물들) 은 데이터 구조에서 노드 자체와 연관되며, 임의의 옵션의 컴포넌트 사양 필터링이 이미 적용되었다.
스텐실 발생 모듈 (316) 은 앞의 파스 프로세스 동안 생성된 노드 구조들에 걸쳐 반복된다. 각각의 노드에 마주치면, 그것이 관심대상인지 알기 위해 검사된다. 그 노드는 스텐실의 컴포넌트들 중 임의의 컴포넌트의 직접 상호접속과 연관되면, "관심 대상" 이다. 노드가 이러한 직접 상호접속과 연관되지 않으면 (예컨대, 아래 도 4 에서의 노드들 (424 또는 428)), 그것은 관심대상이 아니다. 노드가 관심대상이면, 노드는 정규화되며 (그의 이름이 노드 맵에서의 대응하는 값으로 대체됨) 스텐실에 기록되며, 프로세스는 그 노드와 연관되는 노드 엘리먼트들로 계속 진행한다. 각각의 노드 엘리먼트가 그의 필드들이 관심대상인지를 확인하기 위해 검사되며, 만약 그렇다면 스텐실에 기록되기 전에 "스텐실화" 가 그들 노드 필드들에 다시 적용된다. 추가로, 저항기 및 커패시터 엘리먼트들은 스텐실에 기록되기 전에 그들의 인스턴스 이름들에의 스트링의 첨부를 통해서 유니퀴파이된다. 모든 노드들이 소모될 때, 컴포넌트들이 횡단 (traverse) 된다. 관심있는 각각의 컴포넌트가 고려되며, 그의 인스턴스 이름이 스텐실에 기록하기 전에 인스턴스 이름 맵으로부터의 대응하는 값으로 정규화된다. 게다가, 그의 노드 필드들이 또한 네트 이름 맵과 비교되고, 임의의 다른 노드 아이템에 대해서 처럼 스텐실된다.
스텐실 발생 모듈 (316) 은 집적 회로 (400) 의 레이아웃으로부터 계층 맵 정보를 추출하고, 계층 맵 정보를 회로 스텐실에 기록할 수도 있다. 반도체 계층 맵 정보는 특정 프로세스, 예컨대 22 nm 또는 12 nm 프로세스를 제작하는데 사용된 재료 계층들의 파라미터들을 지칭한다. 계층들은 벌크 재료, 예컨대 Si, Ge, GaAs, p-및 n-타입 영역들을 생성하기 위한 도펀트들, 및 접촉들을 형성하기 위한 금속화를 포함할 수도 있다. 계층 맵 정보는 물리적 정보, 예컨대 집적 회로 (400) 설계를 실현하는데 이용된 프로세스에서의 계층 시트 저항성으로부터 이후 타겟 설계를 실현하는데 이용된 프로세스에서의 대응하는 계층 시트 저항성으로의 맵핑을 제공한다. 이는 LDE 스텐실들이 일 프로세스로부터 다른 프로세스로 "포팅 (port)"되게 한다.
회로 스텐실의 집적 회로로의 예시적인
인스턴스화
도 5 는 일 실시형태에 따른, 앞의 도 4 로부터의 회로 세그먼트 (404) 에 대한 회로 스텐실의 예시적인 집적 회로 (500) 로의 인스턴스화를 예시하는 회로 다이어그램이다. 도 5 는 예시적인 멀티스테이지 opamp 의 일부를 예시한다. 집적 회로 (500) 는 Vdd 전원들 (504, 508, 및 512) 을 이용한다. 집적 회로 (500) 에서의 노드들 (528, 572, 및 556) 은 접지된다. 트랜지스터들 (516 및 520) 에 의해 형성된 전류 미러는 바이어스 전류를 집적 회로 (500) 에 공급한다. 집적 회로 (500) 는 회로 세그먼트 (404) 를 활성으로 로딩하는 트랜지스터들 (560 및 564) 에 의해 형성된 전류 미러를 인스턴스화한다. 집적 회로 (500) 로의 입력들은 노드들 (436 및 440) 이다. 집적 회로 (500) 의 제 2 스테이지는 전류 소스 트랜지스터 (524) 로 활성으로 로딩된 공통 소스 증폭기인, 트랜지스터 (552) 로 구성된다. 커패시터 (568) 는 제 2 스테이지의 음의 피드백 경로에 포함된다. 집적 회로 (500) 의 출력은 노드 (548) 이다.
회로 세그먼트 (404) 는 도 4 에 앞서 예시된 회로 세그먼트 (404) 에 대한 스텐실을 인스턴스화함으로써 집적 회로 (500) 의 스키매틱에 생성된다. 회로 세그먼트 (404) 는 트랜지스터들 (408 및 412) 을 포함한다. 도 4 로부터의 회로 세그먼트 (404) 에 대한 스텐실에서 LDE 정보 (저항 (448) 및 커패시턴스 (452)) 는 도 5 에 도시된 것과 같이, 집적 회로 (500) 에 대한 스키매틱에서 참조된다.
앞의 도 4 로부터의 회로 세그먼트 (404) 에 대한 스텐실을 도 5 에서의 집적 회로 (500) 의 스키매틱 내로 인스턴스화하는 것은 도 5 에서의 집적 회로 (500) 의 스키매틱에 대한 맵핑을 생성하는 것을 포함한다. 맵핑은 도 5 에서의 집적 회로 (500) 의 스키매틱에서의 컴포넌트들 및 노드들의 실제 이름들을 아래와 같이 회로 스텐실에서의 정규화된 이름들과 연관시킨다. 회로 세그먼트 (404) 에 대한 스텐실이 집적 회로 (500) 의 스키매틱에 인스턴스화될 때, 컴포넌트 및 노드 맵이 그를 위해 생성되며, 도 3 을 참조하여 앞서 예시된 스키매틱 데이터베이스 (350) 에서의 특성들 (354) 로서 어노테이트된다. 맵핑은 집적 회로 (500) 의 스키매틱에서 실제 위치된 이름들로부터 도 3 을 참조하여 앞서 예시된, 회로 스텐실 데이터베이스 (360) 에서의 스텐실 정의의 부분으로서 저장되는 정규화된 이름들 (408 및 412) 로이다. 편의를 위해, 리버스 컴포넌트 및 노드 이름 맵들이 또한 생성되고 데이터베이스 (360) 에서의 배치된 스텐실 컨테이너 오브젝트 상으로 어노테이트된다.
대안적인 실시형태에서, 앞의 도 4 로부터의 회로 세그먼트 (404) 에 대한 스텐실을 집적 회로 (500) 의 스키매틱으로 인스턴스화하는 대신, 회로 세그먼트 (404) 에 대응하는 회로 스텐실에서의 회로 세그먼트 (404) 에 대한 LDE 정보를 적어도 참조함으로써 집적 회로 (500) 의 스키매틱에 대해 시뮬레이션이 수행된다.
스키매틱 설계 모듈 (304) 은 하나 이상의 실제 유효 DSPF 파일들을 생성하기 위해 회로 세그먼트 (404) 에 대한 회로 스텐실에서 원시 LDE 정보를 이용하며, 정규화된 이름들 대신 대체된 집적 회로 (500) 설계 노드 및 컴포넌트 이름들은, 따라서 각각의 개별 위치된 스텐실 인스턴스에 대한 기생 접속성을 정확히 확립한다. 고유한 값들이 또한, 다수의 렌더링된 스텐실들이 존재할 경우 고유한 기생물들이 외치되는 것을 보장하기 위해 기생 엘리먼트 R 및 C 항들 (예컨대, 저항 (448) 및 커패시턴스 (452)) 에 대하여 대체된다. 스텐실 인스턴스화 프로세스로의 일차 입력들은 회로 스텐실들 및 노드와 컴포넌트 이름 맵들을 포함한다. 입력 노드 이름 맵은 정규화된 스텐실 이름들로부터 실제 타겟 네트 이름들로의 맵핑으로 구성된다. 유사하게, 입력 컴포넌트 이름 맵은 정규화된 컴포넌트 이름들로부터 실제 타겟 컴포넌트 이름들로의 맵핑으로 구성된다. 고유한 식별자는 또한, 기생 컴포넌트 이름들을 "유니퀴파이" 하기 위해, 각각의 스텐실 인스턴스에 대하여 생성될 수도 있다. 결과적인 DSPF 파일은 또한, 회로 시뮬레이터 (308) 로의 그 컨텐츠들을 식별하기 위해 표준 DSPF 파일 헤더가 프리픽스될 수도 있다.
일 실시형태에서, 집적 회로 (500) 의 스키매틱에서 회로 세그먼트 (404) 에 대한 회로 스텐실의 인스턴스화는 회로 스텐실에서 계층 맵 정보를 이용하여 회로 스텐실에서 회로 세그먼트 (404) 에 대한 레이아웃-의존 효과들 정보를 재스케일링하는 것, 및 제 2 집적 회로에 대한 계층-특정 인자들을 포함하는 정보를 제조하는 것을 포함한다. 제조 정보는 금속 계층들, 필드 산화물, n-웰들, 게이트 산화물, 폴리실리콘, 질화물, 등에 대한 파라미터들을 포함할 수도 있다. 예를 들어, 기생 저항들 (예컨대, 저항들 (448)) 의 값들은 계층 맵 정보로부터 시트 저항 비율들을 계산하고, 적절한 계층-특정 비율 인자를 원래의 저항 값들에 곱함으로써 스케일링될 수도 있다. 스키매틱 설계 모듈 (304) 은 스텐실들을 포함하는 스키매틱 설계 프로세스의 출력으로서, 완전히 렌더링된 DSPF 파일들을 생성한다.
일 실시형태에서, 단일 DSPF 파일은 각각의 위치된 스텐실 인스턴스에 대하여 생성된다. 대안적인 실시형태에서, 단일 DSPF 파일은 모든 스텐실 인스턴스들을 포함하는 셀에 대하여 생성된다. 이 경우에, 모든 렌더링된 DSPF 컨텐츠들은 단일 컨테이너 내로 함께 연접될 수도 있다. 다른 실시형태에서, DSPF 파일은 스텐실 단위로 생성되고, 특정 스텐실의 모든 인스턴스들이 표현된다. 예를 들어, 하나의 DSPF 파일이 생성되며, 모든 차동 쌍 스텐실 인스턴스들에 대한 LDE 정보, 모든 전류 미러 인스턴스들에 대한 다른 LDE 정보, 모든 캐스코드 스테이지 인스턴스들에 대한 제 3 LDE 정보, 등등을 포함한다. 다른 분할들/조합들은 업계의 사상으로부터 벗어남 없이 동등하게 생성될 수 있다 (예컨대, 하나의 DSPF 파일에서 NMOS 컴포넌트들을 갖는 모든 스텐실들, 다른 DSPF 파일에서 PMOS 컴포넌트들을 갖는 모든 스텐실들, 등).
결과적으로, 렌더링된 DSPF 파일들은 스키매틱 설계 모듈 (304) 에 이용가능하며, 설계자가 프리-레이아웃 스키매틱에 백 어노테이트할지 (또는 아닐지) 를 선택적으로 선택하게 한다.
일 실시형태에서, 회로 세그먼트 (404) 는 하나 이상의 회로 스텐실들에 대응할 수도 있다. 각각의 그러한 회로 스텐실은 회로 세그먼트 (404) 의 별개의 물리적 구현에 대응한다. 예를 들어, 상이한 물리적 구현들은 회로 세그먼트 (404) 의 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 상이한 패턴들에 대응하는 상이한 평면 지오메트릭 형상들에 대응할 수도 있다. 최종 집적 회로의 거동은 지오메트릭 형상들의 위치들 및 상호접속들에 의존한다. 상이한 물리적 구현들은 성능, 사이즈, 밀도, 및 제조가능성 측면에서 상이한 기준들을 만족하도록 설계될 수도 있다. 회로 시뮬레이터 (308) 는 회로 세그먼트 (404) 에 대응하는 각각의 회로 스텐실에 대한 상이한 회로 스텐실들에서 LDE 정보를 이용하여 집적 회로 (500) 의 상이한 스키매틱들에 시뮬레이션들을 수행할 수도 있다. 스키매틱 설계 모듈 (304) 은 집적 회로의 스키매틱을 업데이트하기 위한 시뮬레이션들에 기초하여 회로 스텐실들 중 하나를 선택할 수도 있다.
대안적인 실시형태에서, 회로 세그먼트 (404) 에 대한 레이아웃은 스키매틱-구동-레이아웃 (SDL) 플로우를 사용하여 제작되었을 수도 있다. 스텐실 발생 모듈 (316) 은 회로 세그먼트 (404) 의 레이아웃을 수신한다. 이 경우에, 스키매틱 설계 모듈 (304) 에서의 스키매틱 회로 세그먼트 (404) 형상들의 선택은 또한, SDL 동안 물리 구현 모듈 (312) 에 의해 유지되는 대응하는 맵으로 인해, 물리 구현 모듈 (312) 에서 관련된 레이아웃 소스 설계 형상들의 대응하는 선택을 허용한다. 새로운 레이아웃 템플릿 뷰가 생성되며 여기에 이들 레이아웃 형상들이 개별적으로 위치된다. 회로 세그먼트 (404) 스키매틱 및 레이아웃 뷰들로부터 이용가능한 전체 SDL 대응이 존재하기 때문에, 대응하는 전체 대응은 스키매틱으로부터 새롭게 생성된 레이아웃 템플릿 뷰들로 신속하게 구성된다. 새로운 레이아웃은 도 1 을 참조하여 앞서 예시된 것과 같은 기존의 LVS, DRC, 및 LDE 추출을 통해 완성되고 패스될 수 있다. 결과적인 추출된 DSPF 파일은 그 후에, 스텐실 생성 프로세스에 입력으로서 패스될 수 있다.
일 실시형태에서, 집적 회로 (500) 의 스키매틱은 집적 회로 (500) 의 스키매틱에 대해 시뮬레이션을 수행한 이후에 수정될 수도 있다. 예를 들어, 집적 회로 (500) 의 스키매틱은 세그먼트 (404) 에 대한 회로 스텐실의 재사용이 시뮬레이션 동안 집적 회로 (500) 에서 설계 플로우를 나타낼 때 수정될 수도 있다.
청구된 실시형태들의 이점들 및 장점들은 회로 스텐실들의 사용을 통해 '보조' 자동화를 제공하는 것에 의한 회로 설계 플로우에 걸친 증가된 효율, 계층적 인터페이스들을 다루는 사용자 부담을 부과함이 없는 계층구조 및 계층적 설계의 이점들, 및 감소된 설계 반복들 및 턴어라운드 시간을 포함한다.
레이아웃-의존 효과들의 재사용에 대한 예시적인 프로세스
도 6 은 일 실시형태에 따른, 회로 스텐실들을 이용하는 추출된 레이아웃-의존 효과들의 재사용을 위한 프로세스를 예시하는 플로우차트이다. 일부 예시적인 실시형태들에서, 프로세스는 도 6 과 관련하여 설명된 단계들과는 상이한 및/또는 추가적인 단계들을 가질 수도 있다. 프로세스의 단계들은 또한 도 6 과 관련하여 설명된 순서와는 상이한 순서로 수행될 수도 있다. 일부 단계들은 병렬로 실행될 수도 있다. 대안적으로, 단계들의 일부는 병렬로 실행될 수도 있으며 일부 단계들은 순차적으로 실행될 수도 있다. 대안적으로, 일부 단계들은 단계의 실행이 이전 단계의 실행 전에 시작되도록 파이프라인 방식으로 실행될 수도 있다.
스키매틱 설계 모듈 (304) 은 회로 설계 데이터베이스 (350) 로부터 회로 세그먼트 (예컨대, 회로 세그먼트 (404)) 를 포함하는 집적 회로 (예컨대, 집적 회로 (500)) 의 스키매틱을 수신한다 (600). 스키매틱 설계 모듈 (304) 은 회로 스텐실 데이터베이스 (360) 로부터 회로 세그먼트 (404) 에 대응하는 회로 스텐실을 수신한다 (604). 회로 스텐실은 집적 회로 (예컨대, 집적 회로 (400)) 의 레이아웃으로부터 추출된 회로 세그먼트 (404) 에 대한 LDE 정보를 포함한다.
회로 설계 모듈 (304) 은 스키매틱에서 회로 스텐실을 인스턴스화함으로써 집적 회로 (500) 의 스키매틱을 업데이트한다 (608). 회로 시뮬레이터 (308) 는 집적 회로 (500) 의 업데이트된 레이아웃을 생성함없이 회로 세그먼트 (404) 에 대한 LDE 정보를 이용하여 업데이트된 스키매틱에 대해 시뮬레이션을 수행한다. 물리 구현 모듈 (312) 은 시뮬레이션을 수행하는 것에 응답하는 업데이트된 스키매틱을 이용하여 집적 회로 (500) 의 적어도 일부의 레이아웃을 생성한다. 일부는 회로 세그먼트 (404) 에 대응한다.
실시형태들의 전술한 설명은 예시의 목적을 위해 제시되었으며; 총망라하거나 또는 본 발명을 개시된 정확한 형태들에 한정하려는 것이 아니다. 당업자는 상기 개시물을 감안하여 많은 변경들 및 변형들이 가능함을 인식할 수 있다.
마지막으로, 명세서에서 사용되는 용어는 주로 가독성과 교육적 목적들을 위해 선택되었으며, 본 발명의 기술요지를 기술하거나 또는 제한하기 위해 선택되지 않았을 수도 있다. 따라서, 그 범위는 이 상세한 설명보다는, 오히려 본원에 기초하는 출원에 대해 부여하는 임의의 청구항들에 의해 제한되도록 의도된다. 따라서, 실시형태들의 개시물은 다음 청구항들에서 개시되는 범위를 예시하려는 것으로, 제한하려는 것이 아니다.
Claims (23)
- 컴퓨터-구현 방법으로서,
회로 세그먼트의 레이아웃을 수신하는 단계;
회로 스텐실을 발생시키기 위해 상기 레이아웃으로부터 상기 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 추출하는 단계;
집적 회로의 스키매틱 (schematic) 에서 상기 회로 스텐실을 인스턴스화하는 단계;
상기 회로 세그먼트에 대한 상기 레이아웃-의존 효과들 정보를 이용하여 상기 스키매틱에 대해 시뮬레이션을 수행하는 단계; 및
상기 시뮬레이션을 수행하는 것에 응답하여 상기 회로 세그먼트에 대응하는 상기 집적 회로의 적어도 일부분의 레이아웃을 발생시키는 단계를 포함하는, 컴퓨터-구현 방법. - 제 1 항에 있어서,
상기 레이아웃-의존 효과들 정보는,
상기 회로 세그먼트의 컴포넌트들 및 노드들에 대한 기생물들 정보,
상기 회로 세그먼트의 상기 컴포넌트들에 대한 폴리실리콘 간격 및 폴리실리콘 길이 효과들,
상기 회로 세그먼트의 상기 컴포넌트들에 대한 쉘로우 트렌치 분리 (shallow trench isolation) 효과들 정보, 및
상기 회로 세그먼트의 상기 컴포넌트들에 대한 웰 근접도 (well proximity) 효과들
중 하나 이상을 포함하는, 컴퓨터-구현 방법. - 제 1 항에 있어서,
상기 회로 스텐실을 발생시키는 것은, 상기 회로 스텐실에서의 포함을 위해 상기 회로 세그먼트의 컴포넌트들 및 노드들의 이름들을 정규화하는 것을 포함하는, 컴퓨터-구현 방법. - 제 1 항에 있어서,
상기 회로 스텐실을 발생시키는 것은,
상기 회로 세그먼트의 레이아웃으로부터 계층 맵 정보를 추출하는 것; 및
상기 계층 맵 정보를 상기 회로 스텐실 내로 기록하는 것
을 포함하는, 컴퓨터-구현 방법. - 컴퓨터-구현 방법으로서,
회로 세그먼트를 포함하는 제 1 집적 회로의 스키매틱을 수신하는 단계;
제 2 집적 회로의 스키매틱에서 상기 회로 세그먼트에 대응하는 회로 스텐실을 인스턴스화하는 단계로서, 상기 회로 스텐실은 상기 제 1 집적 회로의 레이아웃으로부터 추출된 상기 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 포함하는, 상기 회로 스텐실을 인스턴스화하는 단계;
상기 회로 세그먼트에 대한 상기 레이아웃-의존 효과들 정보를 이용하여 상기 제 2 집적 회로의 상기 스키매틱에 대해 시뮬레이션을 수행하는 단계; 및
상기 시뮬레이션을 수행하는 것에 응답하여 상기 회로 세그먼트에 대응하는 상기 제 2 집적 회로의 적어도 일부분의 레이아웃을 발생시키는 단계를 포함하는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 레이아웃-의존 효과들 정보는,
상기 회로 세그먼트의 컴포넌트들 및 노드들에 대한 기생물들 정보,
상기 회로 세그먼트의 상기 컴포넌트들에 대한 폴리실리콘 간격 및 폴리실리콘 길이 효과들;
상기 회로 세그먼트의 상기 컴포넌트들에 대한 쉘로우 트렌치 분리 효과들 정보, 및
상기 회로 세그먼트의 상기 컴포넌트들에 대한 웰 근접도 효과들
중 하나 이상을 포함하는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 레이아웃-의존 효과들 정보를 추출하는 것은,
상기 제 1 집적 회로의 레이아웃으로부터 상기 제 1 집적 회로에 대한 레이아웃-의존 효과들 정보를 추출하는 것,
상기 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하는 레이아웃-의존 효과들 정보를 식별하기 위해 상기 제 1 집적 회로에 대한 추출된 상기 레이아웃-의존 효과들 정보를 필터링하는 것을 포함하는, 컴퓨터-구현 방법. - 제 7 항에 있어서,
추출된 상기 레이아웃-의존 효과들 정보를 필터링하는 것은,
파스 트리를 구축하기 위해 상기 제 1 집적 회로에 대한 추출된 상기 레이아웃-의존 효과들 정보를 파싱하는 것,
상기 파스 트리를 횡단하고 상기 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하지 않는 레이아웃-의존 효과들 정보를 제거하는 것, 및
나머지 레이아웃-의존 효과들 정보를 상기 회로 스텐실 내로 기록하는 것을 포함하는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 회로 스텐실에서의 포함을 위해 상기 제 1 집적 회로의 상기 스키매틱에서 상기 회로 세그먼트의 컴포넌트들 및 노드들의 이름들을 정규화하는 단계를 더 포함하는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 제 1 집적 회로의 상기 레이아웃으로부터 계층 맵 정보를 추출하는 단계; 및
상기 계층 맵 정보를 상기 회로 스텐실 내로 기록하는 단계를 더 포함하는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 회로 스텐실을 인스턴스화하는 단계는, 상기 제 2 집적 회로의 상기 스키매틱에 대한 맵핑을 발생시키는 단계를 포함하며,
상기 맵핑은 상기 제 2 집적 회로의 상기 스키매틱에서의 컴포넌트들 및 노드들의 실제 이름들을 상기 회로 스텐실에서의 정규화된 이름들과 연관시키는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 회로 스텐실을 인스턴스화하는 단계는, 상기 회로 스텐실에서의 계층 맵 정보를 이용하여 상기 회로 스텐실에서 상기 레이아웃-의존 효과들 정보를 재스케일링하는 단계 및 상기 제 2 집적 회로에 대한 계층-특정 인자들을 포함하는 정보를 제조하는 단계를 포함하는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 회로 세그먼트는 하나 이상의 회로 스텐실들에 대응하고,
각각의 회로 스텐실은 상기 회로 세그먼트의 별개의 물리적 구현에 대응하는, 컴퓨터-구현 방법. - 제 13 항에 있어서,
상기 회로 세그먼트에 대응하는 각각의 회로 스텐실에 대하여, 상기 회로 스텐실에서의 레이아웃-의존 효과들 정보를 이용하여 상기 제 2 집적 회로의 스키매틱에 대해 시뮬레이션을 수행하는 단계; 및
선택된 상기 회로 스텐실을 상기 제 2 집적 회로의 스키매틱에서 인스턴스화하기 위해 시뮬레이션들에 기초하여 상기 하나 이상의 회로 스텐실들 중 하나를 선택하는 단계를 더 포함하는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 제 2 집적 회로의 상기 스키매틱에 대한 상기 시뮬레이션은 상기 제 2 집적 회로의 레이아웃을 발생시키지 않고 수행되는, 컴퓨터-구현 방법. - 제 5 항에 있어서,
상기 제 1 집적 회로의 레이아웃을 발생시키는 단계; 및
상기 제 1 집적 회로의 레이아웃으로부터 상기 회로 세그먼트에 대한 상기 레이아웃-의존 효과들 정보를 추출하는 단계를 더 포함하는, 컴퓨터-구현 방법. - 컴퓨터-구현 방법으로서,
회로 세그먼트를 포함하는 제 1 집적 회로의 스키매틱을 수신하는 단계;
상기 회로 세그먼트에 대응하는 회로 스텐실에서 상기 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 적어도 참조함으로써 상기 회로 세그먼트를 포함하는 제 2 집적 회로의 스키매틱에 대해 시뮬레이션을 수행하는 단계로서, 상기 회로 세그먼트에 대한 상기 레이아웃-의존 효과들 정보는 상기 제 1 집적 회로의 레이아웃으로부터 추출되는, 상기 시뮬레이션을 수행하는 단계; 및
상기 시뮬레이션을 수행하는 것에 응답하여 상기 회로 세그먼트에 대응하는 상기 제 2 집적 회로의 적어도 일부분의 레이아웃을 발생시키는 단계를 포함하는, 컴퓨터-구현 방법. - 제 17 항에 있어서,
상기 레이아웃-의존 효과들 정보를 추출하는 것은,
상기 제 1 집적 회로의 레이아웃으로부터 상기 제 1 집적 회로에 대한 레이아웃-의존 효과들 정보를 추출하는 것;
상기 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하는 레이아웃-의존 효과들 정보를 식별하기 위해 상기 제 1 집적 회로에 대한 추출된 상기 레이아웃-의존 효과들 정보를 필터링하는 것을 포함하는, 컴퓨터-구현 방법. - 제 18 항에 있어서,
상기 추출된 레이아웃-의존 효과들 정보를 필터링하는 것은,
파스 트리를 구축하기 위해 상기 제 1 집적 회로에 대한 상기 추출된 레이아웃-의존 효과들 정보를 파싱하는 것;
상기 파스 트리를 횡단하고 상기 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하지 않는 레이아웃-의존 효과들 정보를 제거하는 것; 및
나머지 레이아웃-의존 효과들 정보를 상기 회로 스텐실 내로 기록하는 것을 포함하는, 컴퓨터-구현 방법. - 명령들을 저장하는 비일시성 컴퓨터-판독가능 저장 매체로서,
상기 명령들은 프로세서에 의해 실행될 경우, 상기 프로세서로 하여금,
회로 세그먼트를 포함하는 제 1 집적 회로의 스키매틱을 수신하게 하고;
제 2 집적 회로의 스키매틱에서 상기 회로 세그먼트에 대응하는 회로 스텐실을 인스턴스화하게 하는 것으로서, 상기 회로 스텐실은 상기 제 1 집적 회로의 레이아웃으로부터 추출된 상기 회로 세그먼트에 대한 레이아웃-의존 효과들 정보를 포함하는, 상기 회로 스텐실을 인스턴스화하게 하고;
상기 회로 세그먼트에 대한 상기 레이아웃-의존 효과들 정보를 이용하여 상기 제 2 집적 회로의 상기 스키매틱에 대해 시뮬레이션을 수행하게 하고; 그리고
상기 시뮬레이션을 수행하는 것에 응답하여 상기 회로 세그먼트에 대응하는 상기 제 2 집적 회로의 적어도 일부분의 레이아웃을 발생시키게 하는, 비일시성 컴퓨터-판독가능 저장 매체. - 제 20 항에 있어서,
상기 레이아웃-의존 효과들 정보는,
상기 회로 세그먼트의 컴포넌트들 및 노드들에 대한 기생물들 정보,
상기 회로 세그먼트의 상기 컴포넌트들에 대한 폴리실리콘 간격 및 폴리실리콘 길이 효과들;
상기 회로 세그먼트의 컴포넌트들에 대한 쉘로우 트렌치 분리 효과들 정보, 및
상기 회로 세그먼트의 상기 컴포넌트들에 대한 웰 근접도 효과들
중 하나 이상을 포함하는, 비일시성 컴퓨터-판독가능 저장 매체. - 제 20 항에 있어서,
상기 레이아웃-의존 효과들 정보를 추출하는 것은,
상기 제 1 집적 회로의 레이아웃으로부터 상기 제 1 집적 회로에 대한 레이아웃-의존 효과들 정보를 추출하는 것,
상기 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하는 레이아웃-의존 효과들 정보를 식별하기 위해 상기 제 1 집적 회로에 대한 추출된 상기 레이아웃-의존 효과들 정보를 필터링하는 것을 포함하는, 비일시성 컴퓨터-판독가능 저장 매체. - 제 20 항에 있어서,
추출된 상기 레이아웃-의존 효과들 정보를 필터링하는 것은,
파스 트리를 구축하기 위해 상기 제 1 집적 회로에 대한 추출된 상기 레이아웃-의존 효과들 정보를 파싱하는 것,
상기 파스 트리를 횡단하고 상기 회로 세그먼트에서의 컴포넌트들 및 노드들에 대응하지 않는 레이아웃-의존 효과들 정보를 제거하는 것, 및
나머지 레이아웃-의존 효과들 정보를 상기 회로 스텐실 내로 기록하는 것을 포함하는, 비일시성 컴퓨터-판독가능 저장 매체.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662299968P | 2016-02-25 | 2016-02-25 | |
| US62/299,968 | 2016-02-25 | ||
| US201662300594P | 2016-02-26 | 2016-02-26 | |
| US62/300,594 | 2016-02-26 | ||
| PCT/US2017/019401 WO2017147453A1 (en) | 2016-02-25 | 2017-02-24 | Reuse of extracted layout-dependent effects for circuit design using circuit stencils |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187004534A Division KR102139425B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170122840A true KR20170122840A (ko) | 2017-11-06 |
| KR101832116B1 KR101832116B1 (ko) | 2018-02-23 |
Family
ID=59679649
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187004534A KR102139425B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용 |
| KR1020177030543A KR101832116B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용 |
| KR1020187004535A KR102674709B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들의 발생 및 인스턴스화를 이용한 집적 회로 설계 |
| KR1020177030544A KR101832117B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들의 발생 및 인스턴스화를 이용한 집적 회로 설계 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187004534A KR102139425B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187004535A KR102674709B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들의 발생 및 인스턴스화를 이용한 집적 회로 설계 |
| KR1020177030544A KR101832117B1 (ko) | 2016-02-25 | 2017-02-24 | 회로 스텐실들의 발생 및 인스턴스화를 이용한 집적 회로 설계 |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US10102324B2 (ko) |
| EP (2) | EP3259693B1 (ko) |
| KR (4) | KR102139425B1 (ko) |
| CN (3) | CN107533577B (ko) |
| WO (2) | WO2017147502A1 (ko) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102139425B1 (ko) | 2016-02-25 | 2020-07-29 | 시놉시스, 인크. | 회로 스텐실들을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용 |
| US10354037B1 (en) * | 2016-06-30 | 2019-07-16 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing an electronic design by manipulating a hierarchical structure of the electronic design |
| CN106227946B (zh) * | 2016-07-26 | 2019-03-12 | 上海望友信息科技有限公司 | 一种pcb网板制作方法及系统 |
| US10192020B1 (en) | 2016-09-30 | 2019-01-29 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing dynamic maneuvers within virtual hierarchies of an electronic design |
| US10210299B1 (en) | 2016-09-30 | 2019-02-19 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for dynamically abstracting virtual hierarchies for an electronic design |
| US10282505B1 (en) | 2016-09-30 | 2019-05-07 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing legal routing tracks across virtual hierarchies and legal placement patterns |
| US10409948B1 (en) * | 2017-09-29 | 2019-09-10 | Cadence Design Systems, Inc. | Topology preserving schematic transformations for RF net editing |
| US10558780B1 (en) * | 2017-09-30 | 2020-02-11 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing schematic driven extracted views for an electronic design |
| US10467370B1 (en) | 2017-09-30 | 2019-11-05 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing a net as a transmission line model in a schematic driven extracted view for an electronic design |
| US10678978B1 (en) | 2017-09-30 | 2020-06-09 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for binding and back annotating an electronic design with a schematic driven extracted view |
| US10762259B1 (en) * | 2018-06-08 | 2020-09-01 | Diakopto, Inc. | Circuit design/layout assistance based on sensitivities to parasitics |
| US10783296B1 (en) | 2018-06-08 | 2020-09-22 | Diakopto, Inc. | Matched net and device analysis based on parasitics |
| KR102312415B1 (ko) | 2018-09-13 | 2021-10-12 | 주식회사 엘지에너지솔루션 | 배터리 모듈, 이러한 배터리 모듈을 포함하는 배터리 팩 및 이러한 배터리 팩을 포함하는 자동차 |
| CN108984992B (zh) * | 2018-09-25 | 2022-03-04 | 郑州云海信息技术有限公司 | 一种电路板设计方法和装置 |
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| US11144688B1 (en) | 2018-12-17 | 2021-10-12 | Diakopto, Inc. | Virtual repeater insertion |
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| US11714945B2 (en) | 2020-04-09 | 2023-08-01 | Tokyo Electron Limited | Method for automated standard cell design |
| US11550985B2 (en) | 2020-04-09 | 2023-01-10 | Tokyo Electron Limited | Method for automated standard cell design |
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| CN114611452B (zh) * | 2022-03-22 | 2024-07-02 | 成都华大九天科技有限公司 | 基于电路原理图在版图中自动生成Sub Cell的方法 |
| CN115658692A (zh) * | 2022-10-28 | 2023-01-31 | 深圳市电巢科技有限公司 | 适用于原理图网表的校对分析方法、分析装置及电子设备 |
| CN117436379B (zh) * | 2023-12-21 | 2024-04-09 | 成都行芯科技有限公司 | 一种通孔压缩方法、装置、电子设备及存储介质 |
Family Cites Families (37)
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| US6662149B1 (en) | 1999-05-27 | 2003-12-09 | International Business Machines Corporation | Method and apparatus for efficient computation of moments in interconnect circuits |
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| US8112729B2 (en) | 2009-04-20 | 2012-02-07 | International Business Machines Corporation | Method and system for selective stress enablement in simulation modeling |
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| US8745571B2 (en) | 2011-02-14 | 2014-06-03 | International Business Machines Corporation | Analysis of compensated layout shapes |
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| US8621409B2 (en) | 2012-04-30 | 2013-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method for reducing layout-dependent effects |
| US8739124B2 (en) | 2012-06-27 | 2014-05-27 | Sap Ag | Configuring integration capabilities for system integration |
| US8745556B2 (en) * | 2012-06-28 | 2014-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Layout method and system for multi-patterning integrated circuits |
| US9092589B2 (en) | 2013-11-29 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit design flow with device array layout generation |
| US9626471B2 (en) * | 2014-02-21 | 2017-04-18 | Dassault Systemes Americas Corp. | Methods and systems for filtering components in hierarchically-referenced data |
| US9262578B2 (en) | 2014-04-25 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit manufacturing |
| CN105224709B (zh) * | 2014-08-29 | 2018-09-18 | 杭州广立微电子有限公司 | 快速产生多样化环形振荡器的方法 |
| US20160125115A1 (en) | 2014-11-05 | 2016-05-05 | International Business Machines Corporation | Generating an electromagnetic parameterized cell for an integrated circuit design |
| CN105653744A (zh) | 2014-11-13 | 2016-06-08 | 中芯国际集成电路制造(上海)有限公司 | 版图布局的设计方法及装置 |
| US9779193B1 (en) * | 2015-03-31 | 2017-10-03 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing electronic design layouts with symbolic representations |
| US10127338B2 (en) | 2015-12-15 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company Ltd. | System, method and associated computer readable medium for designing integrated circuit with pre-layout RC information |
| KR102139425B1 (ko) | 2016-02-25 | 2020-07-29 | 시놉시스, 인크. | 회로 스텐실들을 이용한 회로 설계를 위한 추출된 레이아웃-의존 효과들의 재사용 |
-
2017
- 2017-02-24 KR KR1020187004534A patent/KR102139425B1/ko active IP Right Grant
- 2017-02-24 EP EP17757357.3A patent/EP3259693B1/en active Active
- 2017-02-24 WO PCT/US2017/019466 patent/WO2017147502A1/en active Application Filing
- 2017-02-24 WO PCT/US2017/019401 patent/WO2017147453A1/en active Application Filing
- 2017-02-24 US US15/442,019 patent/US10102324B2/en active Active
- 2017-02-24 CN CN201780001297.5A patent/CN107533577B/zh active Active
- 2017-02-24 KR KR1020177030543A patent/KR101832116B1/ko active IP Right Grant
- 2017-02-24 EP EP17757322.7A patent/EP3259692A4/en active Pending
- 2017-02-24 CN CN201780001284.8A patent/CN107533576B/zh active Active
- 2017-02-24 KR KR1020187004535A patent/KR102674709B1/ko active IP Right Grant
- 2017-02-24 KR KR1020177030544A patent/KR101832117B1/ko active IP Right Grant
- 2017-02-24 CN CN202111154817.0A patent/CN114091396A/zh active Pending
- 2017-02-24 US US15/442,338 patent/US10078715B2/en active Active
- 2017-11-10 US US15/809,869 patent/US10380297B2/en active Active
- 2017-11-10 US US15/809,855 patent/US10521535B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20170123708A (ko) | 2017-11-08 |
| EP3259693A4 (en) | 2018-07-11 |
| CN107533576A (zh) | 2018-01-02 |
| US20170249400A1 (en) | 2017-08-31 |
| US20170249416A1 (en) | 2017-08-31 |
| CN107533576B (zh) | 2021-09-24 |
| CN114091396A (zh) | 2022-02-25 |
| CN107533577B (zh) | 2019-11-08 |
| US10380297B2 (en) | 2019-08-13 |
| US10521535B2 (en) | 2019-12-31 |
| US20180089340A1 (en) | 2018-03-29 |
| US20180068036A1 (en) | 2018-03-08 |
| EP3259692A4 (en) | 2018-07-04 |
| KR102139425B1 (ko) | 2020-07-29 |
| WO2017147453A1 (en) | 2017-08-31 |
| KR102674709B1 (ko) | 2024-06-12 |
| EP3259693A1 (en) | 2017-12-27 |
| US10102324B2 (en) | 2018-10-16 |
| US10078715B2 (en) | 2018-09-18 |
| KR20180109837A (ko) | 2018-10-08 |
| WO2017147502A1 (en) | 2017-08-31 |
| EP3259693B1 (en) | 2019-05-29 |
| EP3259692A1 (en) | 2017-12-27 |
| CN107533577A (zh) | 2018-01-02 |
| KR101832117B1 (ko) | 2018-02-23 |
| KR20180109836A (ko) | 2018-10-08 |
| KR101832116B1 (ko) | 2018-02-23 |
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