KR20170117394A - 마이크로전자 빌드-업 층들 및 그 형성 방법들 - Google Patents

마이크로전자 빌드-업 층들 및 그 형성 방법들 Download PDF

Info

Publication number
KR20170117394A
KR20170117394A KR1020177020974A KR20177020974A KR20170117394A KR 20170117394 A KR20170117394 A KR 20170117394A KR 1020177020974 A KR1020177020974 A KR 1020177020974A KR 20177020974 A KR20177020974 A KR 20177020974A KR 20170117394 A KR20170117394 A KR 20170117394A
Authority
KR
South Korea
Prior art keywords
layer
microelectronic
dielectric layer
recess
microelectronic dielectric
Prior art date
Application number
KR1020177020974A
Other languages
English (en)
Inventor
브랜든 씨. 매린
트리나 고쉬 다스티다
융강 리
딜란 세네바이레트니
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20170117394A publication Critical patent/KR20170117394A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H05K3/187—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating means therefor, e.g. baths, apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036—Multilayers with layers of different types
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H05K3/182—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0236—Plating catalyst as filler in insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/105—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by conversion of non-conductive material on or in the support into conductive material, e.g. by using an energy beam
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • H05K3/4676—Single layer compositions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemically Coating (AREA)
  • Optics & Photonics (AREA)

Abstract

빌드-업 층은 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층을 형성하고, 마이크로전자 유전체 층 상에 프라이머 층을 형성하고, 프라이머 층을 관통하여 유전체 재료 층 내로의 리세스를 형성함으로써 제조될 수 있다. 리세스 내의 노출된 마이크로전자 유전체 층 내에 또는 그 상에 활성층이 형성될 수 있으며, 프라이머 층은 마스크로서 작용한다. 활성층 상에 무전해 프로세스에 등으로 금속층이 형성될 수 있다. 따라서, 금속층 퇴적의 분해능은 리세스를 형성하는데 사용되는 프로세스에 의해 정밀하게 제어될 수 있다.

Description

마이크로전자 빌드-업 층들 및 그 형성 방법들
본 설명의 실시예들은 일반적으로 마이크로전자 디바이스 제조의 분야에 관한 것으로, 보다 구체적으로는, 빌드-층들(build-layers)에 대한 금속화 구조체들 및 이를 제조하는 방법들에 관한 것이다.
마이크로전자 디바이스들은, 이에 제한되는 것은 아니지만, (마이크로프로세서, 칩셋, 그래픽 디바이스, 무선 디바이스, 메모리 디바이스, 주문형 집적 회로 등과 같은) 적어도 하나의 마이크로전자 다이, (저항들, 커패시터들, 인덕터들 등과 같은) 적어도 하나의 패시브 컴포넌트, 및 (인터포저, 마더보드들 등과 같은) 적어도 하나의 마이크로전자 기판을 포함하는 다양한 컴포넌트들로부터 일반적으로 제조된다. 이러한 다양한 컴포넌트들은, 유전체 층들 상에 및/또는 유전체 층들을 관통하여 형성되는 도전성 트레이스들 및 도전성 비아들과 같은 복수의 금속화 구조체들을 갖는 복수의 유전체 층들을 포함하는 빌드-업 층들을 통해 서로 인터커넥트될 수 있다. 이러한 빌드-업 층들은 마이크로전자 디바이스 내의 컴포넌트들 중 임의의 것 상에 형성될 수 있다.
마이크로전자 산업은, 이에 제한되는 것은 아니지만, 휴대용 컴퓨터들, 전자 태블릿들, 셀룰러 폰들 등과 같은 휴대용 제품들을 포함하는 다양한 전자 제품들에서 사용하기 위한 훨씬 더 빠르고 더 작은 마이크로전자 디바이스들을 제조하기 위해 지속적으로 노력하고 있다. 마이크로전자 다이들 및 마이크로전자 기판들과 같은 컴포넌트들의 크기가 감소됨에 따라, 금속화의 크기 또한 감소되어야 한다. 따라서, 금속화 구조체들 및 이러한 금속화 구조체들의 크기를 감소시키기 위한 그 제조 방법을 개발할 필요가 있다.
본 개시내용의 주제는 특히 명세서의 결론 부분에서 지적되고 명백하게 청구된다. 본 개시내용의 전술한 특징들 및 다른 특징들은 첨부 도면들과 관련하여 취해지는 다음의 설명 및 첨부된 청구항들로부터 더욱 명백해질 것이다. 첨부 도면들은 본 개시내용에 따른 몇몇 실시예들만을 도시하며, 따라서, 그 범위를 제한하는 것으로 고려되어서는 안 된다는 점이 이해된다. 첨부 도면들의 사용을 통해 추가의 특이성 및 상세사항으로 본 개시내용이 설명될 것이며, 따라서 본 개시내용의 이점들이 보다 용이하게 확인될 수 있다, 여기서:
도 1은, 본 설명의 실시예에 따라, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층의 측 단면도이다.
도 2는, 본 설명의 실시예에 따라, 마이크로전자 유전체 층 상에 형성되는 프라이머 층의 측 단면도이다.
도 3은, 본 설명의 실시예에 따라, 프라이머 층을 관통하여 유전체 재료 층 내로 형성되는 리세스의 측 단면도이다.
도 4는, 본 설명의 일 실시예에 따라, 리세스를 형성하는데 레이저 어블레이션이 사용될 때 리세스에서의 유전체 재료 층 내에 형성되는 활성화 층의 측 단면도이다.
도 5는, 본 설명의 다른 실시예에 따라, 활성화 용액에 침지함으로써 리세스에서의 유전체 재료 층 내에 형성되는 활성화 층의 측 단면도이다.
도 6 및 도 7은, 본 설명의 실시예에 따라, 퇴적 용액에 침지함으로써 활성화 층 상에 형성되는 금속층의 측 단면도들이다.
도 8은 본 설명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
이하의 상세한 설명에서는, 청구되는 주제가 실시될 수 있는 구체적인 실시예들을, 예시로서, 도시하는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 관련분야에서의 숙련자들이 이러한 주제를 실시할 수 있게 하도록 충분히 상세히 설명된다. 다양한 실시예들이, 비록 상이하기는 하지만, 반드시 상호 배타적인 것은 아니라는 점이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여, 본 명세서에 설명되는 특정의 특징, 구조, 또는 특성은, 청구되는 주제의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 본 명세서에서 "일 실시예" 또는 "실시예"에 대한 언급들은 그 실시예와 관련하여 설명되는 특정의 특징, 구조, 또는 특성이 본 설명 내에 포괄되는 적어도 하나의 구현에 포함된다는 점을 의미한다. 따라서, "일 실시예" 또는 "실시예에서"라는 문구의 사용이 반드시 동일한 실시예를 언급하는 것은 아니다. 또한, 각각의 개시되는 실시예 내의 개별 엘리먼트들의 위치 또는 배열은 청구되는 주제의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 점이 이해되어야 한다. 이하의 상세한 설명은, 따라서, 제한하는 의미로 취해져서는 안 되며, 주제의 범위는, 첨부된 청구항들에 부여되는 균등물들의 전체 범위와 함께, 적절히 해석되는, 첨부된 청구항들에 의해서만 정의된다. 도면들에서, 유사한 번호들은 여러 도면들 전반적으로 동일하거나 유사한 엘리먼트들 또는 기능성을 지칭하며, 그 안에 도시되는 엘리먼트들이 반드시 서로 비례에 맞추어 그려지는 것은 아니며, 오히려 개별 엘리먼트들은 본 설명의 정황에서 이러한 엘리먼트들을 보다 용이하게 파악하기 위해 확대되거나 또는 축소될 수 있다.
본 명세서에 사용되는 바와 같은 "위의(over)", "에(to)", "사이의(between)" 및 "상의(on)"라는 용어들은 다른 층들에 대한 한 층의 상대적인 위치를 지칭할 수 있다. 다른 층 "위의" 또는 "상의" 한 층 또는 다른 층"에" 접합되는 한 층은 그 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다.
현재, 빌드-업 층들의 형성은 유전체 재료 층을 형성하는 것에 의해 달성되며, 이러한 유전체 재료 층의 표면은, 임의의 적절한 기술에 의해, 거칠어지고, 이온성 또는 콜로이드성 용액에서의 금속화 촉매에 노출된다. 환원 화학에 의해서와 같은, 활성화 프로세스 및 유전체 재료 층과의 금속화 촉매 복합물의 분자들(예를 들어, 디메틸아민보란)은, 관련분야에서의 숙련된 자들에게 이해될 바와 같이, 촉매 작용을 강화시키기에 올바른 산화 상태로 금속화 촉매를 유도하는데 사용된다. 활성화되는 유전체 재료 층은 다음으로 구리와 같은 원하는 금속 및 환원제의 용액에 노출되며, 이는 금속화 촉매가 유전체 재료 층에 복합되는 영역들에서의 금속층의 퇴적을 초래한다(즉, 금속화 촉매는 금속층 퇴적을 착수하기 위해 요구됨). 이러한 프로세스는 업계에서 무전해 퇴적으로 알려져 있다. 그러나, 이러한 방법들은 공간 특이성이 결여되고, 촉매 용액에서의 전체 침지를 통해 비교적 큰 영역들에 걸쳐 금속층의 퇴적에 의존한다.
본 설명의 실시예들은 금속층 퇴적 또는 "패터닝"에 대한 고도의 제어를 갖는 빌드-업 층을 제조하는 방법들을 포함하고, 이러한 방법들로 형성되는 빌드-업 층들을 포함한다. 일 실시예에서, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하도록 마이크로전자 유전체 층이 형성될 수 있다. 이러한 마이크로전자 유전체 층 상에 프라이머 층이 형성될 수 있고, 어블레이팅 레이저로 프라이머 층을 관통하여 유전체 재료 층 내로 리세스가 형성될 수 있다. 리세스 내의 노출된 마이크로전자 유전체 층 내에 또는 그 상에 활성층이 형성될 수 있으며, 프라이머 층은 마스크로서 작용한다. 활성층 상에 무전해 프로세스에 등으로 금속층이 형성될 수 있다. 따라서, 금속층 퇴적의 분해능은, 어블레이팅 레이저의 고 정밀도와 같이, 리세스를 형성하는데 사용되는 프로세스에 의해 정밀하게 제어될 수 있다.
도 1에 도시되는 바와 같이, 마이크로전자 유전체 층(110)이 형성될 수 있으며, 마이크로전자 유전체 층(110)은 금속화 촉매(114)가 내부에 확산되는 유전체 재료(112)를 포함할 수 있다. 이러한 유전체 재료(112)는, 이에 제한되는 것은 아니지만, 에폭시-폴리머 혼합 재료, 실리콘 이산화물 및 실리콘 질화물 뿐만 아니라, 로우-k 및 울트라 로우-k 유전체들(유전 상수들이 약 3.6 미만임)을 포함하는 임의의 적절한 유전체 재료일 수 있으며, 이에 제한되는 것은 아니지만, 탄소 도핑된 유전체들, 불소 도핑된 유전체들, 다공성 유전체들, 유기 폴리머 유전체들, 실리콘계 폴리머 유전체들 등을 포함한다. 금속화 촉매(114)는 논의될 바와 같이 금속층의 후속 퇴적을 착수할 수 있는 임의의 적절한 재료일 수 있다. 금속화 촉매(114)는 이에 제한되는 것은 아니지만 (팔라듐 아세테이트, 팔라듐 비스-트리페닐 포스핀 등과 같은) 팔라듐 염들, 은 염들, 구리 염들, 백금 염들, 니켈 염들 등을 포함하는 재료들을 포함할 수 있다.
마이크로전자 유전체 층(110)은, 이에 제한되는 것은 아니지만, 도핑, 공동 퇴적(co-deposition) 등을 포함하는, 관련분야에 알려진 임의의 프로세스에 의해 형성될 수 있다. 또한, 마이크로전자 유전체 층(110)은, 관련분야에서의 숙련된 자들에게 이해될 바와 같이, 열 팽창 쟁점들의 방지를 돕기 위해 필러 재료(도시되지 않음)를 포함할 수 있다. 일 실시예에서, 필러 재료(도시되지 않음)는 약 1㎛의 최대 필러 크기 및 약 0.3㎛ 미만의 평균 필러 크기를 가질 수 있다. 구체적인 예에서, 마이크로전자 유전체 층(110)은 유전체 재료(112)에 대한 에폭시-폴리머 혼합을 포함할 수 있으며, 실리카 필러 재료를 더 포함할 수 있다.
도 2에 도시되는 바와 같이, 마이크로전자 유전체 층(110)의 제1 표면(116) 상에 프라이머 층(120)이 형성될 수 있다. 본 설명의 일 실시예에서, 프라이머 층(120)은, 논의될 바와 같이, 활성화 및 금속화 프로세스들을 포함하는, 후속 화학 프로세스들에 내성을 갖도록 선택되는 유기 폴리머를 포함할 수 있다. 본 설명의 다른 실시예에서, 프라이머 층(120)은, 이에 제한되는 것은 아니지만, 에스터-시아네이트 또는 에스터-페놀계 경화 프로세스로 형성되는 에폭시-페놀 또는 에폭시-이미드 재료를 포함하는 적절한 유기 재료로 구성될 수 있다. 본 설명의 실시예에서, 프라이머 층(120)은, 이에 제한되는 것은 아니지만, 스핀/슬릿 코팅, 필름 적층(film lamination) 등을 포함하는 임의의 적절한 기술에 의해 형성될 수 있다.
본 설명의 실시예에서, 프라이머 층(120)은 비교적 얇을 수 있다. 일 실시예에서, 프라이머 층(120)은 약 1㎛ 미만의 두께 T를 가질 수 있다. 비교적 얇은 프라이머 층(120)에 의하면, 관련분야에서의 숙련된 자들에게 이해되는 바와 같이, 열 팽창의 영향들을 최소화하기 위한 설계면에서 그 재료 배합이 훨씬 덜 부담스러울 수 있다.
프라이머 층(120)은 필러 재료(도시되지 않음)를 포함할 수 있으며, 이는 비교적 작은 입자 크기를 가질 수 있다. 일 실시예에서, 필러 재료는 약 100 nm 미만의 입자 크기를 가질 수 있어, 관련분야에서의 숙련된 자들에게 이해되는 바와 같이, 그것과의 임의의 부 반응들이 후속 프로세스 단계들 동안 회피된다. 필러 재료없이 프라이머 층(120)을 사용하는 것은 이러한 부 반응들을 전부 회피할 수 있기 때문에 유리할 수 있다는 점이 주목된다. 프라이머 층(120)은 제거될 필요가 없으므로, 본 설명의 실시예들로부터 초래되는 빌드-업 층의 영구적인 특징일 것이라는 점이 주목된다.
도 3에 도시되는 바와 같이, 리세스(130)는 프라이머 층(120)을 관통하여 마이크로전자 유전체 층(110) 내로 형성될 수 있으며, 리세스(130)는, 측벽들(132) 및 바닥면(134)으로 도시되는 바와 같은, 마이크로전자 유전체 층(110)의 적어도 하나의 노출면을 포함할 수 있다. 본 설명의 일 실시예에서, 리세스(130)는, 엑시머 층에 의해서와 같이, 레이저 어블레이션(화살표 125로 도시됨)에 의해 형성될 수 있으며, 이는 프라이머 층(120) 및 마이크로전자 유전체 층(110)의 원하는 부분들을 제거한다.
도 4에 도시되는 바와 같이, 레이저 어블레이션(125) (도 3 참조)이 리세스(130)를 형성하는데 사용될 때, 프로세스는 리세스(130) 내의 마이크로전자 유전체 층(110)의 노출면들(예를 들어, 측벽들(132) 및 바닥면(134))에 있는 마이크로전자 유전체 층(110)의 금속화 촉매(114)를 촉매 작용(예를 들어, 활성화)을 위한 산화 상태로 유도할 것이며, 따라서 활성화 층(150)을 형성한다. 그러나, 레이저 어블레이션(125)(도 3 참조)이 리세스(130)를 형성하는데 사용되지 않거나 또는 불충분한 활성화를 생성하면, 리세스(130) 내의 마이크로전자 유전체 층(110)의 노출면들(예를 들어, 측벽들(132) 및 바닥면(134))은, 도 5에 도시되는 바와 같이, 활성화 용액(140)에서의 침지에 의해 활성화될 수 있다. 활성화 용액(140)은 리세스(130) 내의 마이크로전자 유전체 층(110)의 노출면들(예를 들어, 측벽들(132) 및 바닥면(134))에 있는 마이크로전자 유전체 층(110)의 금속화 촉매(114)를 촉매 작용을 위한 산화 상태로 유도할 것이며, 따라서 활성화 층(150)을 형성한다.
활성화 용액(140)은 디메틸보란과 같은 임의의 적절한 환원 용액일 수 있다. 촉매 활성화에 사용되는 다양한 컴포넌트들 및 프로세스들은 관련분야에서의 숙련된 자들에게 잘 알려져 있으며, 간결함 및 간략함을 위해 본 명세서에서 설명되거나 또는 도시되지 않을 것이다.
도 6에 도시되는 바와 같이, 이러한 활성화 단계가 필요하면, 마이크로전자 유전체 층(110)은 활성화 용액(140)으로부터 제거될 수 있고(도 4 참조), 활성화 층(150) 상에 금속층(170)을 형성하기 위해 퇴적 용액(160)에 침지될 수 있다. 도시되는 바와 같이, 퇴적은 실질적으로 균일한 금속층(170)을 초래할 수 있다. 퇴적 용액(160)은, 수성 매질에서 (필요하다면) 금속 염, 환원제, 및 pH 매개체를 포함하는 무전해 용액과 같은 임의의 적절한 용액일 수 있다. 일 실시예에서, 이러한 금속 염은 구리 염을 포함할 수 있다. 무전해 퇴적에 사용되는 다양한 컴포넌트들 및 프로세스들은 관련분야에서의 숙련된 자들에게 잘 알려져 있으며, 간결함 및 간략함을 위해 본 명세서에서 설명되거나 또는 예시되지 않을 것이다.
도 7에 도시되는 바와 같이, 마이크로전자 유전체 층(110)이 도금 용액(160)으로부터 제거되어 빌드-업 층(100)의 적어도 일부를 형성할 수 있다. 본 설명의 프로세스는 빌드-업 층(100)을 위한 복수의 마이크로전자 유전체 층들(110) 및 금속층들(170)을 포함하며, 금속층들(170)은 빌드-업 층(100) 내의 도전성 트레이스 및/또는 도전성 비아의 적어도 일부를 형성할 수 있다.
도 8은 본 설명의 일 구현에 따른 컴퓨팅 디바이스(200)를 도시한다. 컴퓨팅 디바이스(200)는 보드(202)를 수용한다. 보드는, 이에 제한되는 것은 아니지만, 프로세서(204), 적어도 하나의 통신 칩(206A, 206B), 휘발성 메모리(208)(예를 들어, DRAM), 비-휘발성 메모리(210)(예를 들어, ROM), 플래시 메모리(212), 그래픽 프로세서 또는 CPU(214), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(도시되지 않음), 칩셋(216), 안테나, 디스플레이(터치스크린 디스플레이), 터치스크린 제어기, 배터리, 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(AMP), GPS(global positioning system) 디바이스, 나침반, 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(도시되지 않음), 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스(도시되지 않음)를 포함하는 다수의 마이크로전자 컴포넌트들을 포함할 수 있다. 이러한 마이크로전자 컴포넌트들 중 임의의 것이 보드(202)에 물리적으로 및 전기적으로 연결될 수 있다. 일부 구현들에서, 이러한 마이크로전자 컴포넌트들 중 적어도 하나는 프로세서(204)의 일부일 수 있다.
통신 칩은 컴퓨팅 디바이스로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 디바이스들이 배선들을 전혀 포함하지 않는다는 점을 의미하는 것은 아니다. 통신 칩은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스는 복수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
"프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
컴퓨팅 디바이스(200) 내의 마이크로전자 컴포넌트들 중 임의의 것은, 본 명세서에 설명되는 바와 같이, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층, 및 마이크로전자 유전체 층 상에 형성되는 프라이머 층을 포함하는 빌드-업 층을 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 주제가 반드시 도 1 내지 도 7에 도시되는 구체적인 애플리케이션들에 제한되는 것은 아니라는 점이 이해된다. 이러한 주제는, 관련분야에서의 숙련된 자들에게 이해될 바와 같이, 다른 마이크로전자 디바이스 및 어셈블리 애플리케이션들에 적용될 수 있다.
이하의 예들은 추가 실시예들에 관한 것으로, 예 1은 마이크로전자 빌드-업 층을 제조하는 방법으로, 이는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층을 형성하는 단계- 마이크로전자 유전체층은 제1 표면을 포함함 -; 마이크로전자 유전체 층 제1 표면 상에 프라이머 층을 형성하는 단계; 프라이머 층을 관통하여 마이크로전자 유전체 층 내로 리세스를 형성하는 단계; 및 리세스 내의 마이크로전자 유전체 층에 인접한 금속층을 형성하는 단계를 포함한다.
예 2에서, 예 1의 주제는, 프라이머 층을 관통하여 마이크로전자 유전체 층 내로 리세스를 형성하는 단계가 프라이머 층을 관통하여 마이크로전자 유전체 층 내로 리세스를 레이저 어블레이팅하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 3에서, 예 1 또는 2의 주제는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층을 형성하는 단계가 에폭시-폴리머 혼합 유전체 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 4에서, 예 1 또는 2의 주제는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층을 형성하는 단계가 팔라듐 염들, 은 염들, 구리 염들, 백금 염들, 및 니켈 염들로 구성되는 그룹으로부터 선택되는 금속화 촉매를 포함하는 것을 선택적으로 포함한다.
예 5에서, 예 1 또는 2의 주제는, 마이크로전자 유전체 층 제1 표면 상에 프라이머 층을 형성하는 단계가 마이크로전자 유전체 층 제1 표면 상에 유기 폴리머 프라이머 층을 형성하는 단계를 포함하는 것을 선택적으로 포함한다.
예 6에서, 예 5의 주제는, 마이크로전자 유전체 층 제1 표면 상에 유기 폴리머 프라이머 층을 형성하는 단계가 에폭시-페놀 재료들 및 에폭시-이미드 재료들로 구성되는 그룹으로부터 선택되는 유기 폴리머 프라이머 층을 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 7에서, 예 1 또는 2의 주제는, 리세스 내의 유전체 재료 층 상에 금속층을 형성하는 단계가 리소스 내의 마이크로전자 유전체 층을 활성화시켜 유전체 재료 층 내에 활성화 층을 형성하는 단계; 및 활성화 층 상에 금속층을 퇴적하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 8에서, 예 7의 주제는, 마이크로전자 유전체 층을 활성화시키는 단계가 마이크로전자 유전체 층 및 프라이머 층을 활성화 용액에 침지하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 9에서, 예 8의 주제는, 마이크로전자 유전체 층 및 프라이머 층을 활성화 용액에 침지하는 단계가 마이크로전자 유전체 층 및 프라이머 층을 디메틸보란 활성화 용액에 침지하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 10에서, 예 7의 주제는, 활성화 층 상에 금속층을 퇴적하는 단계가 활성화 층을 퇴적 용액에 침지하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 11에서, 예 10의 주제는, 활성화 층을 퇴적 용액에 침지하는 단계가 활성화 층을 금속 염 및 환원제를 포함하는 수성 퇴적 용액에 침지하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 12에서, 예 11의 주제는, 활성화 층을 금속 염 및 환원제를 포함하는 수성 퇴적 용액에 침지하는 단계가 활성화 층을 구리 염 및 환원제를 포함하는 수성 퇴적 용액에 침지하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
이하의 예들은 추가 실시예들에 관한 것으로, 예 13은 마이크로전자 빌드-업 층으로, 이는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층- 마이크로전자 유전체층은 제1 표면을 포함함 -; 마이크로전자 유전체 층 제1 표면 상의 프라이머 층; 프라이머 층을 관통하며 마이크로전자 유전체 층 내로의 리세스; 및 리세스 내의 마이크로전자 유전체 층에 인접하는 금속층을 포함하는 마이크로전자 빌드-업 층.
예 14에서, 예 13의 주제는, 프라이머 층을 관통하며 마이크로전자 유전체 층 내로의 리세스가 프라이머 층을 관통하여 마이크로전자 유전체 층 내로 레이저 어블레이션된 리세스를 포함하는 것을 선택적으로 포함할 수 있다.
예 15에서, 실시예 13의 주제는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층이 에폭시-폴리머 혼합 유전체 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 16에서, 예들 13 내지 15 중 임의의 것의 주제는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층이 팔라듐 염들, 은 염들, 구리 염들, 백금 염들, 및 니켈 염들로 구성되는 그룹으로부터 선택되는 금속화 촉매를 포함하는 것을 선택적으로 포함한다.
예 17에서, 예들 13 내지 15 중 임의의 것의 주제는, 마이크로전자 유전체 층 제1 표면 상의 프라이머 층이 마이크로전자 유전체 층 제1 표면 상의 유기 폴리머 프라이머 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 18에서, 예 17의 주제는, 마이크로전자 유전체 층 제1 표면 상의 유기 폴리머 프라이머 층이 에폭시-페놀 재료들 및 에폭시-이미드 재료들로 구성되는 그룹으로부터 선택되는 유기 폴리머 프라이머 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 19에서, 예들 13 내지 15 중 임의의 것의 주제는, 리세스 내의 금속층과 유전체 재료 층 사이에 배치되는 활성화 층을 선택적으로 포함할 수 있다.
예 20에서, 예들 13 내지 15 중 임의의 것의 주제는, 금속층이 등각 금속층을 포함하는 것을 선택적으로 포함할 수 있다.
예 21에서, 예들 13 내지 15 중 임의의 것의 주제는, 금속층이 구리 층을 포함하는 것을 선택적으로 포함할 수 있다.
이하 예들은 추가 실시예들에 관한 것이며, 예 22는 전자 시스템으로, 이는 보드; 및 보드에 부착되는 마이크로전자 컴포넌트를 포함하며, 마이크로전자 컴포넌트는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층- 마이크로전자 유전체층은 제1 표면을 포함함 -; 마이크로전자 유전체 층 제1 표면 상의 프라이머 층; 프라이머 층을 관통하며 마이크로전자 유전체 층 내로의 리세스; 및 리세스 내의 마이크로전자 유전체 층에 인접하는 금속층을 포함하는 마이크로전자 빌드-업 층.
예 23에서, 예 22의 주제는, 프라이머 층을 관통하며 마이크로전자 유전체 층 내로의 리세스가 프라이머 층을 관통하고 마이크로전자 유전체 층 내로의 레이저 어블레이션된 리세스를 포함하는 것을 선택적으로 포함할 수 있다.
예 24에서, 예 22의 주제는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층이 에폭시-폴리머 혼합 유전체 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 25에서, 예들 22 내지 24 중 임의의 것의 주제는, 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층이 팔라듐 염들, 은 염들, 구리 염들, 백금 염들, 및 니켈 염들로 구성되는 그룹으로부터 선택되는 금속화 촉매를 포함하는 것을 선택적으로 포함한다.
예 26에서, 예들 22 내지 24 중 임의의 것의 주제는, 마이크로전자 유전체 층 제1 표면 상의 프라이머 층이 마이크로전자 유전체 층 제1 표면 상의 유기 폴리머 프라이머 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 27에서, 예 26의 주제는, 마이크로전자 유전체 층 제1 표면 상의 유기 폴리머 프라이머 층이 에폭시-페놀 재료들 및 에폭시-이미드 재료들로 구성되는 그룹으로부터 선택되는 유기 폴리머 프라이머 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 28에서, 예들 22 내지 24 중 임의의 것의 주제는, 리세스 내의 금속층과 유전체 재료 층 사이에 배치되는 활성화 층을 선택적으로 포함할 수 있다.
예 29에서, 예들 22 내지 24 중 임의의 것의 주제는, 금속층이 등각 금속층을 포함하는 것을 선택적으로 포함할 수 있다.
예 30에서, 예들 22 내지 24 중 임의의 것의 주제는, 금속층이 구리 층을 포함하는 금속층을 포함하는 것을 선택적으로 포함할 수 있다.
이와 같이 본 설명의 실시예들을 상세히 설명하였지만, 그것의 많은 명백한 변형들이 그것의 사상 및 범위를 벗어나지 않고도 가능하므로, 첨부된 청구항들에 의해 정의되는 본 설명은 위 설명에서 제시되는 특정한 상세사항들에 의해 제한되어서는 안 된다는 점이 이해된다.

Claims (25)

  1. 마이크로전자 빌드-업 층을 제조하는 방법으로서,
    금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층을 형성하는 단계- 상기 마이크로전자 유전체 층은 제1 표면을 포함함 -;
    상기 마이크로전자 유전체 층 제1 표면 상에 프라이머 층을 형성하는 단계;
    상기 프라이머 층을 관통하여 상기 마이크로전자 유전체 층 내로 리세스를 형성하는 단계; 및
    상기 리세스 내의 상기 마이크로전자 유전체 층에 인접하는 금속층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 프라이머 층을 관통하여 상기 마이크로전자 유전체 층 내로 상기 리세스를 형성하는 단계는 상기 프라이머 층을 관통하여 상기 마이크로전자 유전체 층 내로 리세스를 레이저 어블레이팅(laser ablating)하는 단계를 포함하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층을 형성하는 단계는 에폭시-폴리머 혼합 유전체 재료를 포함하는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층을 형성하는 단계는 팔라듐 염들, 은 염들, 구리 염들, 백금 염들, 및 니켈 염들로 구성되는 그룹으로부터 선택되는 금속화 촉매를 포함하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 마이크로전자 유전체 층 제1 표면 상에 프라이머 층을 형성하는 단계는 상기 마이크로전자 유전체 층 제1 표면 상에 유기 폴리머 프라이머 층을 형성하는 단계를 포함하는 방법.
  6. 제5항에 있어서,
    상기 마이크로전자 유전체 층 제1 표면 상에 유기 폴리머 프라이머 층을 형성하는 단계는 에폭시-페놀 재료들 및 에폭시-이미드 재료들로 구성되는 그룹으로부터 선택되는 유기 폴리머 프라이머 층을 형성하는 단계를 포함하는 방법.
  7. 제1항 또는 제2항에 있어서, 상기 리세스 내의 상기 유전체 재료 층 상에 상기 금속층을 형성하는 단계는,
    상기 리세스 내의 마이크로전자 유전체 층을 활성화시켜 상기 유전체 재료 층 내에 활성화 층을 형성하는 단계; 및
    상기 활성화 층 상에 금속층을 퇴적하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 마이크로전자 유전체 층을 활성화시키는 단계는 상기 마이크로전자 유전체 층 및 프라이머 층을 활성화 용액에 침지하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 마이크로전자 유전체 층 및 프라이머 층을 활성화 용액에 침지하는 단계는 상기 마이크로전자 유전체 층 및 프라이머 층을 디메틸보란 활성화 용액에 침지하는 단계를 포함하는 방법.
  10. 제7항에 있어서,
    상기 활성화 층 상에 금속층을 퇴적하는 단계는 상기 활성화 층을 퇴적 용액에 침지하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 활성화 층을 퇴적 용액에 침지하는 단계는 활성화 층을 금속 염 및 환원제를 포함하는 수성 퇴적 용액에 침지하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 활성화 층을 금속 염 및 환원제를 포함하는 수성 퇴적 용액에 침지하는 단계는 상기 활성화 층을 구리 염 및 환원제를 포함하는 수성 퇴적 용액에 침지하는 단계를 포함하는 방법.
  13. 마이크로전자 빌드-업 층으로서,
    금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층- 상기 마이크로전자 유전체 층은 제1 표면을 포함함 -;
    상기 마이크로전자 유전체 층 제1 표면 상의 프라이머 층;
    상기 프라이머 층을 관통하며 상기 마이크로전자 유전체 층 내로의 리세스; 및
    상기 리세스 내의 마이크로전자 유전체 층에 인접하는 금속층
    을 포함하는 마이크로전자 빌드-업 층.
  14. 제13항에 있어서,
    상기 프라이머 층을 관통하며 상기 마이크로전자 유전체 층 내로의 상기 리세스는 상기 프라이머 층을 관통하며 상기 마이크로전자 유전체 층 내로의 레이저 어블레이트된 리세스를 포함하는 마이크로전자 빌드-업 층.
  15. 제13항에 있어서,
    상기 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층은 에폭시-폴리머 혼합 유전체 재료를 포함하는 마이크로전자 빌드-업 층.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층은 팔라듐 염들, 은 염들, 구리 염들, 백금 염들, 및 니켈 염들로 구성되는 그룹으로부터 선택되는 금속화 촉매를 포함하는 마이크로전자 빌드-업 층.
  17. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 마이크로전자 유전체 층 제1 표면 상의 프라이머 층은 마이크로전자 유전체 층 제1 표면 상의 유기 폴리머 프라이머 층을 포함하는 마이크로전자 빌드-업 층.
  18. 제17항에 있어서,
    상기 마이크로전자 유전체 층 제1 표면 상의 유기 폴리머 프라이머 층은 에폭시-페놀 재료들 및 에폭시-이미드 재료들로 구성되는 그룹으로부터 선택되는 유기 폴리머 프라이머 층을 포함하는 마이크로전자 빌드-업 층.
  19. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 리세스 내의 상기 금속층과 상기 유전체 재료 층 사이에 배치되는 활성화 층을 더 포함하는 마이크로전자 빌드-업 층.
  20. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 금속층은 등각 금속층을 포함하는 마이크로전자 빌드-업 층.
  21. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 금속층은 구리 층을 포함하는 마이크로전자 빌드-업 층.
  22. 전자 시스템으로서,
    보드; 및
    상기 보드에 부착되는 마이크로전자 컴포넌트- 상기 마이크로전자 컴포넌트는 마이크로전자 빌드-업 층을 포함함-
    를 포함하고,
    상기 마이크로전자 빌드-업 층은,
    금속화 촉매가 내부에 확산되는 유전체 재료를 포함하는 마이크로전자 유전체 층- 상기 마이크로전자 유전체 층은 제1 표면을 포함함 -;
    상기 마이크로전자 유전체 층 제1 표면 상의 프라이머 층;
    상기 프라이머 층을 관통하며 상기 마이크로전자 유전체 층 내로의 리세스; 및
    상기 리세스 내의 상기 마이크로전자 유전체 층에 인접하는 금속층
    을 포함하는 전자 시스템.
  23. 제22항에 있어서,
    상기 프라이머 층을 관통하며 상기 마이크로전자 유전체 층 내로의 상기 리세스는 상기 프라이머 층을 관통하며 상기 마이크로전자 유전체 층 내로의 레이저 어블레이트된 리세스를 포함하는 전자 시스템.
  24. 제22항 또는 제23항에 있어서,
    상기 마이크로전자 유전체 층 제1 표면 상의 프라이머 층은 상기 마이크로전자 유전체 층 제1 표면 상의 유기 폴리머 프라이머 층을 포함하는 전자 시스템.
  25. 제22항 또는 제23항에 있어서,
    상기 리세스 내의 상기 금속층과 상기 유전체 재료 층 사이에 배치되는 활성화 층을 더 포함하는 전자 시스템.
KR1020177020974A 2015-02-16 2015-02-16 마이크로전자 빌드-업 층들 및 그 형성 방법들 KR20170117394A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/016072 WO2016133489A1 (en) 2015-02-16 2015-02-16 Microelectronic build-up layers and methods of forming the same

Publications (1)

Publication Number Publication Date
KR20170117394A true KR20170117394A (ko) 2017-10-23

Family

ID=56689429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177020974A KR20170117394A (ko) 2015-02-16 2015-02-16 마이크로전자 빌드-업 층들 및 그 형성 방법들

Country Status (6)

Country Link
US (1) US20160374210A1 (ko)
EP (1) EP3259774A4 (ko)
KR (1) KR20170117394A (ko)
CN (1) CN107210260A (ko)
TW (1) TWI600119B (ko)
WO (1) WO2016133489A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450620B2 (en) * 2018-05-02 2022-09-20 Intel Corporation Innovative fan-out panel level package (FOPLP) warpage control
US11737208B2 (en) 2019-02-06 2023-08-22 Intel Corporation Microelectronic assemblies having conductive structures with different thicknesses

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334307A (ja) * 1993-05-19 1994-12-02 Yazaki Corp 回路体の製造方法
US7033648B1 (en) * 1995-02-06 2006-04-25 International Business Machines Corporations Means of seeding and metallizing polyimide
JP2001291721A (ja) * 2000-04-06 2001-10-19 Nec Corp 配線構造、導電パターンの形成方法、半導体装置および半導体装置の製造方法
JP2001335952A (ja) * 2000-05-31 2001-12-07 Rikogaku Shinkokai 無電解めっき方法、並びに、配線装置およびその製造方法
GB0212632D0 (en) * 2002-05-31 2002-07-10 Shipley Co Llc Laser-activated dielectric material and method for using the same in an electroless deposition process
CN1918325A (zh) * 2004-01-26 2007-02-21 应用材料公司 用于在单个室中的无电沉积期间选择性改变薄膜成分的方法和装置
EP1676937B1 (en) * 2004-11-26 2016-06-01 Rohm and Haas Electronic Materials, L.L.C. UV curable catalyst compositions
JP4914012B2 (ja) * 2005-02-14 2012-04-11 キヤノン株式会社 構造体の製造方法
US20070066081A1 (en) * 2005-09-21 2007-03-22 Chin-Chang Cheng Catalytic activation technique for electroless metallization of interconnects
KR101422311B1 (ko) * 2006-12-04 2014-07-22 시온 파워 코퍼레이션 전해질의 분리
TWI388122B (zh) * 2009-04-20 2013-03-01 Unimicron Technology Corp 形成複合材料電路板結構的方法
CN101894823B (zh) * 2009-05-18 2012-07-25 欣兴电子股份有限公司 复合材料结构、包括复合材料的电路板结构与其形成方法
KR101078738B1 (ko) * 2009-09-08 2011-11-02 한양대학교 산학협력단 반도체 소자의 구리배선 및 그 형성방법
JP5780798B2 (ja) * 2011-03-25 2015-09-16 東海旅客鉄道株式会社 無電解メッキパターン形成用組成物、塗布液、及び無電解メッキパターン形成方法
US20140151091A1 (en) * 2011-05-31 2014-06-05 Daisuke Fujimoto Primer layer for plating process, laminate for circuit board and production method for same, and multilayer circuit board and production method for same
CN103635035B (zh) * 2012-08-29 2016-11-09 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
KR102149800B1 (ko) * 2013-08-08 2020-08-31 삼성전기주식회사 인쇄회로기판용 적층재, 이를 이용한 인쇄회로기판 및 그 제조 방법
KR20150024154A (ko) * 2013-08-26 2015-03-06 삼성전기주식회사 인쇄회로기판용 절연필름 및 이를 이용한 제품
US9646854B2 (en) * 2014-03-28 2017-05-09 Intel Corporation Embedded circuit patterning feature selective electroless copper plating

Also Published As

Publication number Publication date
WO2016133489A1 (en) 2016-08-25
TWI600119B (zh) 2017-09-21
EP3259774A4 (en) 2018-10-24
CN107210260A (zh) 2017-09-26
TW201703199A (zh) 2017-01-16
EP3259774A1 (en) 2017-12-27
US20160374210A1 (en) 2016-12-22

Similar Documents

Publication Publication Date Title
EP3289608B1 (en) Method of making insulating sidewall liners in trenches
US20170154790A1 (en) Sam assisted selective e-less plating on packaging materials
US20230369192A1 (en) Dual trace thickness for single layer routing
TWI619172B (zh) 積體電路（ｉｃ）基體之選擇性金屬化技術
EP3304579B1 (en) The use of noble metals in the formation of conductive connectors
KR20170117394A (ko) 마이크로전자 빌드-업 층들 및 그 형성 방법들
US11728265B2 (en) Selective deposition of embedded thin-film resistors for semiconductor packaging
NL2028990B1 (en) Electronic substrates having embedded inductors
NL2028989B1 (en) Electronic substrates having embedded inductors
US20220293509A1 (en) Dielectric-to-metal adhesion promotion material
EP3420584B1 (en) Methods of fabricating conductive connectors having a ruthenium/aluminum-containing liner
US20200176272A1 (en) Metal based ceramic fillers as catalysts for selective electroless metal plating
WO2019066815A1 (en) SUBSTRATE WITH INTEGRATED RESISTIVE CIRCUIT MEMBER AND METHOD FOR PROVIDING THE SAME

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application