KR20170096508A - 터널링 랜덤 액세스 메모리 - Google Patents
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Abstract
터널링 랜덤 액세스 메모리가 개시된다. 터널링 랜덤 액세스 메모리는 기판; 상기 기판 상에 배치되고, 전하를 충전하거나 방전할 수 있는 플로팅 게이트; 상기 플로팅 게이트 상에 배치되고, 상기 전하의 터널링이 가능한 터널링 절연막; 상기 터널링 절연막 상에 배치된 채널층; 및 상기 채널층과 각각 전기적으로 연결된 소스 전극과 드레인 전극을 포함한다.
Description
본 발명은 플래시 메모리에 관한 것으로서, 보다 상세하게는 게이트 전극과 게이트 절연체를 구비하지 않는 새로운 플래시 메모리(터널링 랜덤 액세스 메모리)에 관한 것이다.
메모리 시스템은 컴퓨터의 중요한 구성에 해당된다. 다양한 메모리들 중 플래시 메모리는 비휘발성 메모리로서, 전원 공급이 끊어져도 정보를 저장할 수 있어 다양하게 사용되고 있다. 이 중 플래시 메모리의 경우에는 산화물로 이루어진 두껍고 견고한 게이트 절연체(gate insulator)와 게이트 전극을 구비하고 있기 때문에 전력 소비가 증가하고, 수직한 방향으로 직접화하는 것이 어렵다는 문제점이 있고, 특히 유연성 및 신축성이 떨어져서 웨어러블 장치에 적용하기 어렵다는 문제점이 있다.
이러한 문제를 해결하기 위하여 두 개의 전극으로 구성된 메모리들이 소개되고 있다. 하나는 저항이 변화하는 물질을 이용한 저항 메모리(Resistive memory, RRAM)이고 다른 하나는 물질의 상변화를 이용한 상변환 메모리(Phase change memory, PRAM)이다.
그러나 저항 메모리와 상변환 메모리는 소자 자체의 소자 간 특성 차이가 매우 크고, 전기적 특성 변화가 심하여 매우 낮은 신뢰성을 갖는다는 문제점이 있고, 매우 높은 누설전류(off-current)로 인한 오프상태(off-state)에서의 전력 손실이 높다는 문제점이 있다.
따라서, 소비 전력이 낮고, 높은 신축성을 가지면서도 높은 물질적 안정성을 가지는 새로운 메모리의 개발이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 게이트 전극과 게이트 절연체를 구비하지 않는 터널링 랜덤 액세스 메모리를 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리는 기판; 상기 기판 상에 배치되고, 전하를 충전하거나 방전할 수 있는 플로팅 게이트; 상기 플로팅 게이트 상에 배치되고, 상기 전하의 터널링이 가능한 터널링 절연막; 상기 터널링 절연막 상에 배치된 채널층; 및 상기 채널층과 각각 전기적으로 연결된 소스 전극과 드레인 전극을 포함할 수 있다.
본 명세서에서 "터널링 랜덤 액세스 메모리"는 기존 플래시 메모리의 구조에서 게이트 전극과 게이트 전극과 플로팅 게이트 사이에 배치된 게이트 절연체가 제거된 새로운 구조의 랜덤 액세스 메모리를 의미한다.
하나의 실시예로 상기 드레인 전극에 인가된 전압에 의해 상기 터널링 절연막을 통한 상기 전하의 터널링이 발생하는 것을 특징으로 할 수 있다.
하나의 실시예로 상기 드레인 전극에 임계 전압 이상의 전압이 인가되는 경우에, 상기 드레인 전극과 상기 플로팅 게이트 사이에 형성된 전기장의 영향을 받아, 상기 전하가 상기 터널링 절연막을 터널링하여 상기 플로팅 게이트로 이동하는, 터널링 랜덤 액세스 메모리.
하나의 실시예로 상기 드레인 전극에 임계 전압 이상의 전압이 인가되는 경우에, 상기 드레인 전극과 상기 플로팅 게이트 사이에는 상기 전하의 터널링을 유도할 수 있는 세기의 전기장이 형성되고, 상기 소스 전극과 상기 플로팅 게이트 사이에는 상기 전하의 터널링이 발생하지 않는 세기의 전기장이 형성될 수 있다.
하나의 실시예로 상기 드레인 전극에 인가되는 전압에 의해 상기 채널층의 턴온(turn-on) 및 턴오프(turn-off)가 제어될 수 있다. 채널층의 턴오프는 플로팅 게이트에 충전된 전하에 의하여 발생된 전기장에 의하여 채널층을 흐르는 전류의 흐름이 방해되는 것을 의미하고, 채널층의 턴온이란 플로팅 게이트에 충전된 전하가 방전되어 채널층에 흐르는 전류가 전기장의 영향을 받지 않아 전류의 흐름이 방해받지 않는 것을 의미할 수 있다.
하나의 실시예로 상기 채널층이 턴오프된 경우의 드레인 전류에 대한 상기 채널층이 턴온된 경우의 드레인 전류에 대한 비는 109 이상일 수 있다.
하나의 실시예로 상기 플로팅 게이트는, 금속 물질 및 그래핀(graphene)으로 이루어진 군에서 선택된 하나 이상으로 이루어질 수 있다.
하나의 실시예로 상기 터널링 절연막은, 절연 물질로 이루어질 수 있고, 상기 절연 물질은, 육방정계 질화붕소(h-BN), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 및 질화규소(Silicon nitride)로 이루어진 군에서 선택된 하나 이상을 포함할 수 있다.
하나의 실시예로 상기 터널링 절연막의 두께는 6 내지 7.5㎚인 것을 특징으로 할 수 있다.
하나의 실시예로 상기 채널층은, 반도체 물질로 이루어질 수 있고, 상기 반도체 물질은, 이황화 몰리브덴(MoS2), 텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 반도체성 탄소나노튜브(semiconducting CNT), 및 블랙 포스포러스(Black phosphorous, BP)로 이루어진 군에서 선택된 하나 이상을 포함할 수 있다.
하나의 실시예로 상기 플로팅 게이트, 상기 터널링 절연막 및 상기 채널층은 서로 독립적인 이종접합구조를 가지며, 접합면은 평평하게 형성되어 있을 수 있다.
상기와 같은 본 발명은, 높은 온오프비를 가지며, 낮은 임계 전압에서도 동작이 가능하며, 긴 데이터 유지 시간 및 우수한 내구성을 갖는 효과가 있다.
본 발명은 높은 신축성을 가지기 때문에, 웨어러블 디바이스에 적용이 용이하다.
본 발명은 기존 플래시 메모리에서 구비되어 있는 게이트 전극과 게이트 절연체가 없기 때문에 수직한 방향으로 직접화를 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 설명하기 위한 개념도이다.
도 2는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 주사투과전자현미경(Scanning Transmission Electron Microscopy, STEM) 사진과 에너지 분산형 X-선 분광 사진이다.
도 3는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 드레인 전압에 따른 드레인 전류를 측정한 그래프이다.
도 4는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 드레인 전극에 전압 펄스를 반복적으로 인가하여 6V(쓰기), 0.1V(읽기), -6V(소거) 및 0.1V(읽기) 동작을 실험한 그래프이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 전하 이동 과정 및 전기 포텐셜 시뮬레이션 결과를 각각 상부와 하부에 도시한 도면이다.
도 6은 플로팅 게이트와 소스 전극 사이에 전압을 인가한 경우에 터널링 전류를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 터널링 절연막의 두께를 달리하여 소스 전극과 드레인 전극 사이의 전압(Vds)이 ±8V 까지 변경되는 경우에 온-오프비를 측정한 그래프이다.
도 8은 터널링 절연막의 두께가 각각 6㎚, 7.5㎚인 경우에 안정성 테스트를 진행한 그래프이다.
도 9는 -14V에서 14V로 드레인 전압을 연속적으로 변화시키면서 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시킨 경우에 드레인 전류 및 드레인 전압을 측정한 그래프이다.
도 10은 드레인 전압이 1V인 경우에 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시키면서 온-오프 시 드레인 전류를 측정한 그래프이다.
도 11은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시키면서 드레인 전압에 따른 드레인 전류를 측정한 그래프이다.
도 12는 기존의 RRAM, PRAM과 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 오프 전류와 온-오프비를 측정한 그래프이다.
도 2는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 주사투과전자현미경(Scanning Transmission Electron Microscopy, STEM) 사진과 에너지 분산형 X-선 분광 사진이다.
도 3는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 드레인 전압에 따른 드레인 전류를 측정한 그래프이다.
도 4는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 드레인 전극에 전압 펄스를 반복적으로 인가하여 6V(쓰기), 0.1V(읽기), -6V(소거) 및 0.1V(읽기) 동작을 실험한 그래프이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 전하 이동 과정 및 전기 포텐셜 시뮬레이션 결과를 각각 상부와 하부에 도시한 도면이다.
도 6은 플로팅 게이트와 소스 전극 사이에 전압을 인가한 경우에 터널링 전류를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 터널링 절연막의 두께를 달리하여 소스 전극과 드레인 전극 사이의 전압(Vds)이 ±8V 까지 변경되는 경우에 온-오프비를 측정한 그래프이다.
도 8은 터널링 절연막의 두께가 각각 6㎚, 7.5㎚인 경우에 안정성 테스트를 진행한 그래프이다.
도 9는 -14V에서 14V로 드레인 전압을 연속적으로 변화시키면서 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시킨 경우에 드레인 전류 및 드레인 전압을 측정한 그래프이다.
도 10은 드레인 전압이 1V인 경우에 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시키면서 온-오프 시 드레인 전류를 측정한 그래프이다.
도 11은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시키면서 드레인 전압에 따른 드레인 전류를 측정한 그래프이다.
도 12는 기존의 RRAM, PRAM과 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 오프 전류와 온-오프비를 측정한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리(Tunnelling Random Access Memory, TRAM)를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리(1000)는 기판(100), 플로팅 게이트(200), 터널링 절연막(300), 채널층(400), 소스 전극(500) 및 드레인 전극(600)을 포함할 수 있다.
기판(100)은 신축성을 가지는 물질로 이루어질 수 있고, 일 예로 폴리이미드(Polyimide, PI) 또는 폴리디메틸실록사인(Polydimethylsiloxane, PDMS) 및 이들의 조합으로 이루어질 수 있으나 이에 제한되는 것은 아니며, 신축성을 가지는 물질이라면 다양한 물질이 기판(100)에 적용될 수 있음은 자명하다.
플로팅 게이트(200)는 기판(100) 상에 배치되고, 전하를 충전하거나 방전할 수 있다. 이러한 전하의 충전 또는 방전은 드레인 전극에 인가되는 전압(드레인 전압)을 조절함으로써 수행될 수 있다. 플로팅 게이트(200)에 전하를 충전하고 방전하는 과정이 종래의 플로팅 게이트 메모리(FGM)은 게이트 전극에 인가되는 전압에 의하여 이루어짐에 반하여, 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 경우에는 드레인 전극에 인가되는 전압을 조절함으로써 이루어질 수 있다. 일 예로 플로팅 게이트(200)는 전도성을 가지며 전하가 전체 영역에 걸쳐 고루 분포될 수 있는 물질로 이루어질 수 있다. 예를 들면, 금속 물질 및 그래핀으로 이루어진 군에서 선택된 하나 이상으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 플로팅 게이트(200)에 충전되는 전하는 전체 영역에 걸쳐 고루 분포될 수 있다.
터널링 절연막(300)은 전하가 터널링이 가능하도록 구성될 수 있고, 드레인 전극(600)에 인가된 전압에 의하여 터널링 절연막(300)을 통한 전하의 터널링이 발생한다. 터널링 절연막(300)으로는 절연성을 가지며 전하를 터널링 시킬 수 있는 다양한 절연 물질이 사용될 수 있다. 예를 들면, 터널링 절연막(300)은 육방정계 질화붕소(h-BN), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 및 질화규소(Silicon nitride)으로 이루어진 군에서 선택된 하나 이상으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
터널링 절연막(300)의 두께는 적절히 조절되는 것이 바람직하다. 터널링 절연막(300)의 너무 두께가 두꺼우면 드레인 전극(600)으로부터 플로팅 게이트(200)로 이동하는 전하가 터널링 절연막(300)을 통과하기 어려워 전하가 플로팅 게이트(200)에 충전되지 못하게 된다. 또한, 터널링 절연막(300)의 두께가 얇으면 소스 전극(500)과 플로팅 게이트(200) 사이의 전하 이동을 방해할 수 없어 플로팅 게이트(200)에 전하가 충전되지 못하는 문제점이 있다. 따라서, 터널링 절연막(300)의 두께는 적절히 조절함으로써 드레인 전극(600)으로부터 플로팅 게이트(200)로 전하가 이동하면서도, 소스 전극(500)과 플로팅 전극(200) 사이의 전하 이동이 없도록 구성하는 것이 바람직하다. 일 예를 터널링 절연막(300)의 두께는 약 6 내지 7.5㎚인 것이 바람직하며, 특히 약 7.5㎚인 것이 바람직하다.
채널층(400)은 소스 전극(500)과 드레인 전극(600) 사이에 전하가 이동하는 통로를 제공한다. 채널층(400)은 반도체 물질로 이루어질 수 있다. 예를 들면, 채널층(400)은 이황화 몰리브덴(MoS2), 텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 반도체성 탄소나노튜브(semiconducting CNT) 및 블랙 포스포러스(Black phosphorous, BP)로 이루어진 군에서 선택된 하나 이상으로 이루어질 수 있으나 이에 제한되는 것은 아니다.
소스 전극(500) 및 드레인 전극(600)은 각각 채널층(400)과 전기적으로 연결된다. 일 예로 소스 전극(500) 및 드레인 전극(600)은 각각 크롬(Cr)과 금(Au)이 적층되어 이루어질 수 있다. 일 예로 크롬은 약 30㎚, 금은 약 70㎚의 두께를 가질 수 있다.
소스 전극(500)과 드레인 전극(600) 사이에 전압이 인가되는 경우에는 드레인 전극(600)과 플로팅 게이트(200) 사이의 전기장이 소스 전극(500)과 플로팅 게이트(200) 사이의 전기장보다 크게 형성될 수 있다. 이러한 비대칭 전기장은 전하가 터널링 절연막(300)을 통과하여 플로팅 게이트(200)에 충전되도록 함과 동시에 소스 전극(500)과 플로팅 게이트(200) 사이의 전하 이동을 방해할 수 있고, 전하는 플로팅 게이트(200)에 효과적으로 저장될 수 있다. 플로팅 게이트(200)에 저장된 전하는 소스 전극(500)과 드레인 전극(600) 사이의 전류에 전기장을 인가할 수 있다.
이와 같이 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리(1000)는 소스 전극(500)과 드레인 전극(600) 두 개의 전극을 이용하여도 전류를 흐르게 할 수 있을 뿐만 아니라 플로팅 게이트(200)에 전하를 충전하거나 방전시킬 수 있어, 기존에 사용되던 게이트 전극을 사용하지 않아도 되고, 게이트 전극과 플로팅 전극 사이에 존재하였던 두꺼운 유전체층을 사용하지 않아도 되는 효과가 있다.
제조예
산화실리콘(SiO2)층이 형성되어 있는 실리콘 웨이퍼의 산화실리콘층 상에 폴리아미산(Polyamic acid, PAA)을 스핀 코팅하고, 어닐링 공정을 수행함으로써 폴리이미드(PI)로 이루어진 폴리이미드 박막을 제조한다. 폴리이미드 박막 상에 원자층 두께를 가지는 그래핀으로 이루어진 플로팅 게이트를 CVD 방법을 통하여 전사시킨다. 플로팅 게이트 상에 포토레지스트층을 형성한 후 산소 플라즈마 에칭 공정을 통하여 플로팅 게이트를 패터닝하고, 포토레지스트층을 제거한다. 패터닝된 플로팅 게이트 상에 건식 전사 공정을 통하여 육방정계 질화붕소로 이루어진 터널링 절연막과 이황화 몰리브덴으로 이루어진 채널층을 순차적으로 적층한다. 다음으로, 크롬/금(Cr/Au) 전극을 전자빔(e-beam) 리소그래피 공정을 통하여 형성함으로써 채널층과 전기적으로 각각 연결되는 소스 전극과 드레인 전극을 형성하여 폴리이미드 박막, 플로팅 게이트, 터널링 절연막, 채널층, 소스 전극 및 드레인 전극으로 이루어진 구조체를 제조한다. 다음으로, 산화실리콘층을 불산(HF) 용액을 이용하여 에칭함으로써 실리콘 기판을 분리한 후 분리된 상기 구조체의 폴리 이미드 박막을 폴리디메틸실록사인(PDMS)로 이루어진 기판 상에 전사하여, 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 완성한다.
도 2는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 주사투과전자현미경(Scanning Transmission Electron Microscopy, STEM) 사진과 에너지 분산형 X-선 분광 사진이다.
도 2를 참조하면, 몰리브덴(Mo)과 황(S)은 이황화 몰리브덴의 원소이고, 질소(N)은 육방정계 질화붕소의 원소이며, 탄소(C)는 그래핀의 원소이다. 각 원소는 적층되어 있는 구조를 가지고 있음을 확인할 수 있다. 또한, 그래핀으로 이루어진 플로팅 게이트(200), 육방정계 질화붕소로 이루어진 터널링 절연막(300) 및 이황화 몰리브덴으로 이루어진 채널층(400)은 서로 독립적인 이종접합구조를 가지며, 접합면은 평평하게 형성되어 있음을 확인할 수 있다. 일 예로 원자번호가 큰 몰리브덴과 황을 포함하는 이황화 몰리브덴으로 이루어진 채널층(400)은 플로팅 게이트(200), 터널링 절연막(300) 및 채널층(400)이 서로 독립적으로 이종접합구조를 유지할 수 있다. 이외에도 채널층(400)이 반도체 물질(텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 반도체성 탄소나노튜브(semiconducting CNT), 블랙 포스포러스(Black phosphorous, BP) 등)으로 이루어진 경우에도 서로 독립적인 이종접합구조를 가질 수 있다.
도 3는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 드레인 전압에 따른 드레인 전류를 측정한 그래프이다. 도 3에서 i는 소거(erase), ii는 읽기(read), iii은 쓰기(write), iv는 읽기(read)를 나타낸다. 도 4는 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 드레인 전극에 전압 펄스를 반복적으로 인가하여 6V(쓰기), 0.1V(읽기), -6V(소거) 및 0.1V(읽기) 동작을 실험한 그래프이다. 전압 펄스의 간격은 0.01초이다.
도 3를 참조하면, 드레인 전압을 0V 에서 8V로 전압을 변경하고, 다시 0V로 변경하는 경우, 채널층(400)의 비저항(resistivity)은 고(high)저항 상태(OFF)에서 저(low)저항 상태(ON)로 변경되면서 전류 히스테리시스를 생성한다. 드레인 전압을 0V 에서 8V(ii, iii)로 연속적으로 변경시고, 다시 0V로 변경(iv)시키는 경우 전류 히스테리시스(hysteresis)를 생성한다. 드레인 전압을 0V 에서 -8V로 연속적으로 변경(iv)시키고, 다시 0V로 변경(i, ii)시키는 경우, 채널층(400)의 비저항은 저(low)저항 상태(ON)에서 고(high)저항 상태(OFF)로 변경된다. 이러한 히스테리시스 동작은 전압이 연속적으로 변경되는 동안 반복된다. 이러한 원리를 이용하여 양의 드레인 전압(8V)은 온 상태(On state)로 가정하고 터널링 랜덤 액세스 메모리(1000)에 프로그램(쓰기)시킬 수 있고, 음의 드레인 전압(-8V)는 오프 상태(off state)로 가정하여 터널링 랜덤 액세스 메모리(1000)에서 소거(erase)시킬 수 있다. 또한, 이와 같은 원리를 이용하면 6 내지 -6V의 전압 펄스를 이용하여 터널링 랜덤 액세스 메모리에 프로그램밍을 하거나 소거(erase)하는 것이 가능하다. 도 4를 참조하면, 온-오프비(On-Off ratio)가 104 이상인 것을 확인할 수 있다. 도 4에서 표시된 (i), (ii), (iii) 및 (iv)는 도 3에 도시된 상태에 대응한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 전하 이동 과정 및 전기 포텐셜 시뮬레이션 결과를 각각 상부와 하부에 도시한 도면이다. 도 5a는 소거(erase) 상태를 나타낸 도면이고, 도 5b는 오프 상태(Off state)에서 읽는(read) 상태를 나타낸 도면이며, 도 5c는 쓰기(write) 상태를 나타낸 도면이고, 도 5d는 온 상태(On state)에서 읽는(read) 상태를 나타낸 도면이다.
도 5a를 참조하면, 드레인 전압이 -6V인 경우, 드레인 전극과 플로팅 게이트에 큰 전기 포텐셜 차이와 이에 대응하는 큰 전기장이 형성되는 것을 확인할 수 있다. 이에 반하여 소스 전극과 플로팅 게이트 사이에 형성되는 전기 포텐셜 차이는 무시할 수준이다. 이와 같은 드레인 전극과 플로팅 게이트에 형성되는 큰 전기 포텐셜 차이와 큰 전기장에 의하여 전자가 터널링 절연막을 통과하여 플로팅 게이트로 이동할 수 있고, 이동된 전자는 플로팅 게이트의 전체 영역에 고루 분포되게 된다. 이동된 전자는 플로팅 게이트를 다시 통과하거나 소스 전극으로 이동할 수 없다. 이는 드레인 전압의 대부분이 드레인 전극과 플로팅 게이트 사이에 인가되기 때문이다. 이러한 비대칭의 전기 포텐셜 차이는 플로팅 게이트에 전하를 충전하는데 중요한 요인이다.
도 5b를 참조하면, 드레인 전압이 0.1V인 경우, 드레인 전극과 플로팅 게이트 사이 및 소스 전극과 플로팅 게이트 사이에 작은 전기 포텐셜 차이와 이에 대응하는 작은 크기의 전기장이 형성되어 있음을 확인할 수 있다. 이러한 전기 포텐셜의 차이와 전기장의 크기는 플로팅 전극에 충전되어 있는 전자가 누설되는 것을 방지하는데 드레인 전압이 충분하지 않기 때문이다. 반면에 플로팅 게이트에 충전되어 있는 전자에 의하여 형성된 음의 전기장은 채널층에 영향을 주고, 채널층에서 대부분의 전자가 이동하는 것을 대폭 감소시킨다. 그 결과 채널층은 소거 상태(Off-state) 역할을 수행한다. 이러한 시뮬레이션 결과는 플로팅 게이트에 충전되어 있는 전자에 의한 플로팅 게이트의 전기 포텐셜은 -2V로 정한 상태에서 측정되었다.
도 5c를 참조하면, 드레인 전압이 6V인 경우, 드레인 전극과 플로팅 게이트에 큰 전기 포텐셜 차이와 이에 대응하는 큰 전기장이 형성되는 것을 확인할 수 있다. 비대칭적으로 크게 형성된 전기 포텐셜 차이와 큰 전기장의 크기로 인하여 플로팅 게이트에는 정공이 충전되게 된다.
도 5d를 참조하면, 드레인 전압이 0.1V인 경우, 드레인 전극과 플로팅 게이트 사이 및 소스 전극과 플로팅 게이트 사이에 작은 전기 포텐셜 차이와 이에 대응하는 작은 크기의 전기장이 형성되어 있음을 확인할 수 있다. 이러한 전기 포텐셜의 차이와 전기장의 크기는 플로팅 전극에 충전되어 있는 정공이 누설되는 것을 방지하는데 드레인 전압이 충분하지 않기 때문이다. 플로팅 게이트에 충전되어 있는 정공에 의하여 형성된 양의 전기장은 채널층의 전자를 끌어당기게 되고, 채널층에서 고 전도성의 반전 채널을 생성하게 된다. 채널층은 낮은 저항을 가지는 쓰기 상태(On state) 역할을 수행한다.
도 6은 플로팅 게이트와 소스 전극 사이에 전압을 인가한 경우에 터널링 전류를 나타낸 도면이다. 터널링 절연막이 약 3.5㎚인 경우에는 바이어스 전압이 낮은 경우에도 터널링 전류가 측정되어, 터널링 절연막의 전연 특성이 전혀 발휘되지 못함을 확인할 수 있다. 터널링 절연막이 약 6㎚인 경우에는 터널링 전류(터널링 전연막을 통과하는 전하의 흐름)가 측정되지 않아 바이어스 전압이 ±2V까지는 절연 특성을 나타내고, 바이어스 전압이 ±2V 이상인 경우에는 터널링 전류가 지수적으로 증가하는 경향을 나타낸다. 따라서, 터널링 절연막이 약 6㎚인 경우에는 터널링 임계 전압(threshold volatage)는 ±2V로 결정될 수 있다. 또한, 터널링 임계 전압은 터널링 절연막이 약 7.5㎚, 약 10㎚으로 증가하는 경우에 각각 ±5V, ±7V로 증가됨을 확인할 수 있다.
도 7은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 터널링 절연막의 두께를 달리하여 소스 전극과 드레인 전극 사이의 전압(Vds)이 ±8V 까지 변경되는 경우에 온-오프비를 측정한 그래프이다.
도 7을 참조하면, 육방정계 질화붕소로 이루어진 터널링 절연막의 두께가 6㎚, 7.5㎚인 경우에 가장 높은 온-오프비 약 108을 나타냄을 확인할 수 있고, 임계 전압은 각각 2V, 5V임을 확인할 수 있다. 이외에 터널링 절연막의 두께가 3.5㎚, 10㎚, 12㎚, 25㎚인 경우에는 온오프비가 확연히 줄어듬을 확인할 수 있다.
도 8은 터널링 절연막의 두께가 각각 6㎚, 7.5㎚인 경우에 안정성 테스트를 진행한 그래프이다. 안정성 테스트를 위하여 터널링 절연막의 두께가 각각 6㎚, 7.5㎚인 터널링 랜덤 액세스 메모리에 각각 프로그램밍(쓰기)을 위한 펄스 드레인 전압(Vds) 8V 인가하고, 소거하기 위하여 펄스 드레인 전압 -8V를 5초 간격으로 인가하였다. 읽기를 수행하기 위하여 양의 드레인 전압 0.1V를 인가하였고, 2000초 동안 채널층에 흐르는 전류를 측정하였다.
도 8을 참조하면, 오프 전류는 특별한 변화가 없는 것을 확인할 수 있다. 터널링 절연막의 두께가 7.5㎚인 경우에는 드레인 전류(Ids)가 높은 전류치(약 10-7A)에서 많이 감소하지 않고 높은 전류치를 유지하지만, 터널링 절연막의 두께가 6㎚인 경우에는 전류치가 약 10-7A에서 약 10-10A으로 약 103A 만큼 감소된 것을 확인할 수 있다. 이를 통하여 터널링 절연막의 두께가 7.5㎚인 경우에 안정성이 더욱 우수하다는 것을 확인할 수 있다.
도 9는 -14V에서 14V로 드레인 전압을 연속적으로 변화시키면서 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시킨 경우에 드레인 전류 및 드레인 전압을 측정한 그래프이다.
도 9를 참조하면, 드레인 전압 및 드레인 전류에 대한 히스테리시스는 스트레인이 약 19%일 때까지는 특별한 변화가 없는 것을 확인할 수 있다. 이와 같이 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리는 신장률이 약 19%까지 증가되어도 특성이 변화되지 않고 유지됨을 확인할 수 있다.
도 10은 드레인 전압이 1V인 경우에 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시키면서 온-오프 시 드레인 전류를 측정한 그래프이다. 도 11은 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리를 신장시키면서 드레인 전압에 따른 드레인 전류를 측정한 그래프이다.
도 10을 참조하면, 스트레인이 약 19% 까지는 드레인 전류의 온-오프비가 감쇠됨이 없이 약 103이상으로 유지되는 것을 확인할 수 있다. 도 11을 참조하면, 스트레인이 약 20%인 경우에는 드레인 전압에 따른 드레인 전류가 히스테리시스 곡선 형태를 가지고 있지만, 스트레인이 약 20%인 경우에는 드레인 전압에 따른 드레인 전류가 히스테리시스 곡선 형태를 가지지 못하는 것을 확인할 수 있다. 이는 스트레인이 약 20%인 경우에는 터널링 절연막에서 누설 전류가 발생하게 되고, 터널링 랜덤 액세스 메모리가 손상되기 때문이다. 이를 통하여 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리는 신장률이 약 19%까지 특성을 유지하는 것을 확인할 수 있다. 이와 같이 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 경우에는 신장률이 19%까지 증가될 수 있고, 이는 기존 플래시 메모리의 신장률(약 1%인)에 비하여 월등히 우수한 신장률을 보인다. 이는 기존의 플래시 메모리가 두꺼운 게이트 절연체(gate insulator)와 게이트 전극을 사용하였기 때문이고 본 발명은 두꺼운 게이트 절연체와 게이트 전극을 구비하지 않기 때문에 신장률이 우수한 특성을 갖는다.
도 12는 기존의 RRAM, PRAM과 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 오프 전류와 온-오프비를 측정한 그래프이다.
도 12를 참조하면, 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 경우 오프 전류(Off current)(채널층이 턴온된 상태)가 10-14A까지 떨어지는 반면에 기존의 RRAM, PRAM에 비하여 오프 전류(Off current)가 이보다는 훨씬 높은 수치를 갖는 것을 확인할 수 있다. 또한, 온오프비(On/off ratio)(채널층이 턴오프된 경우에 채널층을 흐르는 전류에 대한 채널층이 턴온된 경우에 채널층을 흐르는 전류에 대한 비)의 경우에도 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 경우 109 이상까지 측정되었으나 기존의 RRAM, PRAM 온오프비는 107미만으로 측정되었다. 이를 통하여 본 발명의 실시예에 따른 터널링 랜덤 액세스 메모리의 경우에는 기존의 RRAM과 PRAM에 비하여도 낮은 오프 전류를 가지며, 높은 전류의 온오프비를 갖는 것을 확인할 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.
1000: 터널링 랜덤 액세스 메모리 100: 기판
200: 플로팅 게이트 300: 터널링 절연막
400: 채널층 500: 소스 전극
600: 드레인 전극
200: 플로팅 게이트 300: 터널링 절연막
400: 채널층 500: 소스 전극
600: 드레인 전극
Claims (12)
- 기판;
상기 기판 상에 배치되고, 전하를 충전하거나 방전할 수 있는 플로팅 게이트;
상기 플로팅 게이트 상에 배치되고, 상기 전하의 터널링이 가능한 터널링 절연막;
상기 터널링 절연막 상에 배치된 채널층; 및
상기 채널층과 각각 전기적으로 연결된 소스 전극과 드레인 전극을 포함하는, 터널링 랜덤 액세스 메모리.
- 제1항에 있어서,
상기 드레인 전극에 인가된 전압에 의해 상기 터널링 절연막을 통한 상기 전하의 터널링이 발생하는 것을 특징으로 하는, 터널링 랜덤 액세스 메모리.
- 제2항에 있어서,
상기 드레인 전극에 임계 전압 이상의 전압이 인가되는 경우에,
상기 드레인 전극과 상기 플로팅 게이트 사이에 형성된 전기장의 영향을 받아, 상기 전하가 상기 터널링 절연막을 터널링하여 상기 플로팅 게이트로 이동하는, 터널링 랜덤 액세스 메모리.
- 제2항에 있어서,
상기 드레인 전극에 임계 전압 이상의 전압이 인가되는 경우에,
상기 드레인 전극과 상기 플로팅 게이트 사이에는 상기 전하의 터널링을 유도할 수 있는 세기의 전기장이 형성되고,
상기 소스 전극과 상기 플로팅 게이트 사이에는 상기 전하의 터널링이 발생하지 않는 세기의 전기장이 형성되는, 터널링 랜덤 액세스 메모리.
- 제1항에 있어서,
상기 드레인 전극에 인가되는 전압에 의해 상기 채널층의 턴온(turn-on) 및 턴오프(turn-off)가 제어되는, 터널링 랜덤 액세스 메모리.
- 제5항에 있어서,
상기 채널층이 턴오프된 경우의 드레인 전류에 대한 상기 채널층이 턴온된 경우의 드레인 전류에 대한 비는 109 이상인, 터널링 랜덤 액세스 메모리.
- 제1항에 있어서,
상기 플로팅 게이트는,
금속 물질 및 그래핀(graphene)으로 이루어진 군에서 선택된 하나 이상으로 이루어진, 터널링 랜덤 액세스 메모리.
- 제1항에 있어서,
상기 터널링 절연막은,
절연 물질로 이루어진, 터널링 랜덤 액세스 메모리.
- 제8항에 있어서,
상기 절연 물질은,
육방정계 질화붕소(h-BN), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 및 질화규소(Silicon nitride)로 이루어진 군에서 선택된 하나 이상으로 이루어진, 터널링 랜덤 액세스 메모리.
- 제1항에 있어서,
상기 터널링 절연막의 두께는 6 내지 7.5㎚인 것을 특징으로 하는, 터널링 랜덤 액세스 메모리.
- 제1항에 있어서,
상기 채널층은,
반도체 물질로 이루어진, 터널링 랜덤 액세스 메모리.
- 제11항에 있어서,
상기 반도체 물질은,
이황화 몰리브덴(MoS2), 텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 반도체성 탄소나노튜브(semiconducting CNT), 및 블랙 포스포러스(Black phosphorous, BP)로 이루어진 군에서 선택된 하나 이상으로 이루어진, 터널링 랜덤 액세스 메모리.
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160017979A KR101789405B1 (ko) | 2016-02-16 | 2016-02-16 | 2단자 터널링 랜덤 액세스 메모리 |
Publications (2)
| Publication Number | Publication Date |
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