KR20170081265A - 2단 단열 결합된 광자 시스템 - Google Patents

2단 단열 결합된 광자 시스템 Download PDF

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다니엘 마저레프테
브라이언 박
지엔샤오 첸
샤오지에 쉬
길즈 피. 데노어
베른 휴브너
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피니사 코포레이숀
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Abstract

일 예로, 결합된 시스템은 Si 기판, Si 기판에 형성된 SiO2 박스, 제1 층 및 제2 층을 갖는 Si PIC를 포함한다. 제1 층은 SiO2 박스 상에 형성되고 제1 단부 및 제1 단부에 대향하는 테이퍼 단부의 커플러 부분을 갖는 SiN 도파관을 포함한다. 제2 층은 SiO2 박스 상에 형성되고 제1 층 위 또는 아래에 수직으로 배치된다. 제2 층은 Si 도파관의 테이퍼 단부가 SiN 도파관의 커플러 부분과 2개 직교 방향으로 중첩되고 평행하도록 SiN 도파관의 테이퍼 단부와 2개 직교 방향으로 정렬된 테이퍼 단부를 갖는 Si 도파관을 포함한다. SiN 도파관의 테이퍼 단부는 인터포저 도파관의 커플러 부분과 단열 결합되도록 구성된다.

Description

2단 단열 결합된 광자 시스템{Two-stage Adiabatically Coupled Photonic Systems}
본 발명에 기술된 실시예들은 2단 단열 결합된 광자 시스템에 관한 것이다.
본 발명에 기재된 재료들은 본 명세서에서 달리 지시되지 않는 한, 본 발명의 청구범위에 대한 선행 기술이 아니며, 본 명세서에 포함됨으로써 선행 기술로 인정되는 것 또한 아니다.
실리콘(slicon; Si) 광자 집적 회로(photonic integrated circuit; PIC)의 내외로 광자를 결합하는 두 가지의 일반적인 방안이 있다. 예를 들어, Si PIC 상에 표면 격자 커플러(surface grating couplers)는 Si PIC의 안팎으로 광자를 결합할 수 있다. 그러나, 많은 표면 격자 커플러들은 높은 파장 의존도를 갖고 비교적 작은 통과 대역을 가질 수 있다.
다른 예로서, Si PIC의 에지로부터의 에지 결합은 Si PIC의 안팎으로 광자를 결합하도록 구현될 수 있다. 그러나, 이러한 에지 결합 방법은 Si PIC가 절단면을 가질 것을 요구하며, 일부 제조사/제조업체들은 이러한 공정을 테스트할 수 없거나 테스트하기를 원하지 않는다.
본 명세서에 청구되는 발명의 요지는 어떠한 단점들을 해결하는 실시예들 또는 앞서 언급한 봐와 같은 환경 내에서만 작동하는 실시예들에 제한되는 것은 아니다. 오히려, 이러한 배경 기술은 단지 본 명세서에 기술되는 일부 실시예들이 구현될 수 있는 하나의 예시적인 기술 영역을 설명하기 위하여 제공될 뿐이다.
본 발명의 요약은 발명의 살세한 설명에서 보다 상세하게 설명되는 개념을 단순화된 형태로 소개하기 위하여 제공되는 것이다. 이 요약은 본 발명에서 청구되는 기술 요지의 주요 특징들 또는 필수 구성 요소들을 나타내기 위한 것이 아니며, 본 발명의 기술 요지의 범위를 특정하는 데에 도움을 주기 위한 것 또한 아니다.
본 명세서에 기술되는 몇몇 예시적인 실시예들은 일반적으로 2단 단열 결합 광자 시스템에 관한 것이다.
예시적인 실시예에서, 광자 시스템은 Si PIC 스플리터 또는 결합기를 포함한다. Si PIC 편광 스플리터 또는 결합기는 제 1 실리콘 질화물(SiN) 도파관, 제 2 SiN 도파관 및 제1의 Si 도파관을 포함할 수 있다. 제1 및 제2의 SiN 도파관은 Si PIC의 제 1 층에 형성될 수 있다. 제1의 Si 도파관은 Si PIC의 제 2 층에 형성될 수 있으며, 제1의 SiN 도파관의 제 1 단부 근처에 제 1 테이퍼된 단부를 포함하고 제1의 SiN 도파관의 제 1 단부에 단열적으로 결합될 수 있고 제2의 SiN 도파관의 제 1 단부 및 제2의 SiN 도파관의 제 1 단부에 단열적으로 결합된다. 제1의 Si 도파관의 제 1 테이퍼된 단부의 팁 폭은 TE 최대 테이퍼된 폭보다 더 좁아서, 광의 TM 편광의 커플링 효율에 대하여 고효율로 제1의 SiN 도파관과 제1의 Si 도파관 사이의 광의 TE 편광의 단열 커플링을 허용할 수 있고, TM 최대 테이퍼된 폭보다 더 넓어서, \TE 편광의 커플링 효율에 대하여 고효율로 제1의 SiN 도파관과 제1의 Si 도파관 사이의 TM 편광의 단열적 커플링을 방지할 수 있다. Si 도파관의 제 2 테이퍼된 단부의 팁 폭은 TE 최대 테이퍼된 폭보다 더 좁아서, TM 편광의 커플링 효율에 대하여 고효율로 제1의 Si 도파관과 제2의 SiN 도파관 사이의 광의 TE 편광의 단열 커플링을 허용할 수 있고, TM 최대 테이퍼된 폭보다 더 넓어서, TE 편광의 커플링 효율에 대하여 고효율로 제1의 Si 도파관과 제2의 SiN 도파관 사이의 광의 TM 편광의 단열 커플링을 방지할 수 있다.
또 다른 실시예에서, 광자 시스템은 Si 기판, 이산화실리콘(SiO2) 박스, 제 1 층 및 제 2 층을 포함하는 Si PIC를 포함하는 Si PIC를 포함한다. SiO2 박스는 Si 기판 상에 형성될 수 있다. 제 1 층은 SiO2 박스 위에 형성될 수 있으며, 제 1 단부의 커플러 부분 및 제 1 단부에 대향하는 테이퍼된 단부를 갖는 SiN 도파관을 포함할 수 있다. 제 2 층은 SiO2 박스 위에 형성될 수 있고, 제 1 층 위 또는 아래에 수직으로 배치될 수 있다. 제 2 층은 Si 도파관의 테이퍼된 단부가 2개의 직교 방향으로 중첩되고 SiN의 커플러 부분에 평행하도록 SiN 도파관의 커플러 부분과 2개의 직교 방향으로 정렬된 테이퍼된 단부를 갖는 Si 도파관을 포함할 수 있다. 2개의 직교 방향은 Si 및 SiN 도파관의 길이 방향 및 폭 방향에 대응할 수 있다. Si PIC는 적어도 SiN 도파관의 테이퍼된 단부 위의 제 1 층에서 제 1 층 위의 하나 이상의 층을 통해 에칭된 윈도우를 정의할 수 있다. 에칭된 윈도우는 인터포저 도파관의 커플러 부분이 2개의 직교 방향으로 중첩되고 SiN 도파관의 테이퍼된 단부에 평행하도록 SiN 도파관의 테이퍼된 단부 상에 위치되고 SiN 도파관의 테이퍼된 단부와 2개의 직교 방향으로 정렬되도록 구성되는 커플러 부분을 갖는 인터포저 도파관을 포함하는 인터포저의 적어도 일부를 수신하도록 구성될 수 있다.
또 다른 실시예에서, Si PIC는 Si 기판, SiO2 박스, 제 1 층 및 제 2 층을 포함한다. SiO2 박스는 Si 기판 상에 형성될 수 있다. 제 1 층은 SiO2 박스 위에 형성될 수 있으며, 제 1 단부의 커플러 부분 및 제 1 단부에 대향하는 테이프된 단부를 갖는 SiN 도파관을 포함할 수 있다. 제 2 층은 SiO2 박스 위 그리고 제 1 층 아래에 형성될 수 있고, Si 도파관의 테이퍼된 단부가 2개의 직교 방향으로 중첩되고 SiN 도파관의 커플러 부분에 평행하도록 SiN 도파관의 커플러 부분과 2개의 직교 방향으로 정렬되는 테이퍼된 단부를 갖는 Si 도파관을 포함할 수 있다. 2개의 직교 방향은 Si 및 SiN 도파관의 길이 방향 및 폭 방향에 대응할 수 있다. 2개의 직교 방향에 의해 정의되는 평면에 수직인 수직 방향에서, Si 기판의 상부와 SiN 도파관을 포함하는 제 1 층의 저부 사이의 Si PIC의 모든 층의 총 두께는 적어도 1.2 마이크로미터일 수 있다.
또 다른 실시예에서, Si PIC는 Si 기판, SiO2 박스, 제 1 층, 제 2 층 및 제 3 층을 포함한다. SiO2 박스는 Si 기판 상에 형성될 수 있다. 제 1 층은 SiO2 박스 위에 형성될 수 있고, 테이퍼된 단부를 갖는 SiN 도파관을 포함할 수 있다. 제 2 층은 SiO2 박스 위 및 제 1 층 아래에 형성될 수 있고 테이퍼된 단부를 갖는 Si 도파관을 포함할 수 있다. 제 3 층은 제 1 층과 제 2 층 사이에 형성될 수 있으며, 제 1 단부의 커플러 부분 및 제 1 단부에 대향하는 테이퍼된 단부를 갖는 SiN 전이 도파관을 포함할 수 있다. SiN 전이 도파관의 테이퍼된 단부는 SiN 전이 도파관의 테이퍼된 단부가 2개의 직교 방향으로 중첩되고 SiN 도파관의 테이퍼된 단부에 평행하도록 SiN 도파관의 테이퍼된 단부와 2개의 직교 방향으로 정렬될 수 있다. Si 도파관의 테이퍼된 단부는 Si 도파관의 테이퍼된 단부가 2개의 직교 방향으로 중첩되고 SiN 전이 도파관의 커플러 부분에 평행하도록 SiN 전이 도파관의 커플러 부분과 2개의 직교 방향으로 정렬될 수 있다.
또 다른 실시예에서, Si PIC는 Si 기판, SiO2 박스, 제 1 층 및 제 2 층을 포함한다. SiO2 박스는 Si 기판 상에 형성될 수 있다. 제 1 층은 SiO2 박스 위에 형성될 수 있고, SiN 도파관의 비-테이퍼된 단부가 종료하는 곳에서 시작되는 테이퍼된 단부 및 비-테이퍼된 단부를 갖는 SiN 도파관을 포함할 수 있다. 제 2 층은 SiO2 박스 위에 그리고 제 1 층 아래에 형성될 수 있고, Si 도파관의 비-테이퍼된 단부가 종료하는 곳에서 시작되는 테이퍼된 단부 및 비-테이퍼된 단부를 갖는 Si 도파관을 포함할 수 있다. SiN 도파관의 비-테이퍼된 단부는 SiN 도파관의 비-테이퍼된 단부가 2개 직교 방향으로 중첩되고 Si 도파관의 테이퍼된 단부에 평행하도록 Si 도파관의 테이퍼된 단부와 2개 직교 방향으로 정렬될 수 있다. SiN 도파관의 테이퍼된 단부는 SiN 도파관의 테이퍼된 단부가 2개 직교 방향으로 중첩되고 Si 도파관의 비-테이퍼된 단부에 평행하도록 Si 도파관의 비-테이퍼된 단부와 2개 직교 방향으로 정렬될 수 있다. Si 도파관 및 SiN 도파관은 이들 사이에서 다중모드 광 신호를 교환하도록 구성될 수 있다.
본 발명의 추가적인 특징 및 이점들은 다음의 기술에서 설명될 것이며, 그 일부는 상세한 설명으로부터 자명해지거나, 본 발명의 실시에 의해 이해될 것이다. 본 발명의 특징들 및 이점들은 특히 첨부된 특허청구범위에 청구되는 수단들 및 조합들에 의해 실현되고 달성될 것이다. 본 발명의 모든 특징들은 이하의 상세한 설명 및 특허청구범위로부터 완전히 자명하거나, 본 명세서에 설명되는 본 발명의 실시예에 의해 이해될 것이다.
본 발명의 내용 중에 포함되어 있다.
본 발명의 모든 특징들 및 이점들을 보다 명확히 하기 위하여, 첨부된 도면에 도시된 특정 실시예들을 참조하여 본 발명의 보다 구체적인 설명들이 제공될 것이다. 이 도면은 본 발명의 전형적인 실시예를 도시한 것이므로, 본 발명의 범위를 제한하는 것으로 이해해서는 안될 것이다. 본 발명은 첨부된 도면을 이용함으로써 추가적인 구체적 사항들 및 세부 사항들을 통해 설명될 것이다.
도 1은 예시적인 광전자 시스템(이하, "시스템")의 사시도이다.
도 2는 도 1의 예시적인 2단 단열 결합 광자 시스템(이하, "광자 시스템")의 측면도이다.
도 3a 및 도 3b는 도 1 및 도 2의 광자 시스템의 일부를 나타내는 다양한 도면들을 포함한다.
도 4는 도 3a 및 도 3b의 Si 도파관으로부터 SiN 도파관으로의 TM 편광의 결합 효율 시뮬레이션을 나타내는 그래프를 포함한다.
도 5a 및 도 5b는 참조선 2를 따르는 도 3a 및 도 3b의 SiN 도파관에서의 TM 편광 및 TE 편광의 광 모드 시뮬레이션을 나타내는 그래프를 포함한다.
도 6은 도 3a 및 도 3b의 SiN 도파관으로부터 인터포저 도파관으로의 TM 편광 및 TE 편광의 결합 효율 시뮬레이션을 나타내는 그래프를 포함한다.
도 7은 다른 예의 2단 단열 결합 광자 시스템(이하, "광자 시스템")의 측면도이다.
도 8a 및 도 8b는 도 7의 광자 시스템의 일부를 나타내는 다양한 도면들을 포함한다.
도 9는 다른 예의 2단 단열 결합 광자 시스템(이하, "광자 시스템")의 측면도이다.
도 10은 도 9의 광자 시스템과 관련된 다양한 시뮬레이션을 포함한다.
도 11은 다른 예의 2단 단열 결합 광자 시스템(이하, "광자 시스템")의 측면도이다.
도 12a 및 도 12b는 다른 예의 광전자 시스템(이하, "시스템")의 평면도 및 종단면도를 포함한다.
도 13은 다른 예의 광전자 시스템(이하, "시스템")의 평면도이다.
도 14는 SiN을 이용하는 WDM 컴포넌트와 같은 수동 광학 장치로서 형성될 수 있는 예시적인 어레이 도파관 격자(arrayed waveguide grating; AWG)의 평면도이다.
도 15는 SiN을 이용하는 WDM 컴포넌트와 같은 수동 광학 장치로서 형성될 수 있는 MZ 간섭계(interferometers)의 예시적인 캐스케이드(cascade)의 평면도이다.
도 16은 다른 예의 2단 단열 결합 광자 시스템(이하, “광자 시스템”)의 측면도이다.
도 17은 에칭된 윈도우(etched window)를 정의하는 예시적인 Si PIC의 사시도이다.
도 18은 도 17의 에칭된 윈도우 내에 도 17의 Si PIC에 결합될 수 있는 인터포저의 일부 구현예의 저면도 및 측면도이다.
도 19a 및 도 19b는 도 18의 인터포저와 도 17의 Si PIC의 정렬 및 부착을 도시하는 측면도들이다.
도 20은 다른 인터포저 및 Si PIC의 정렬을 도시하는 측면도이다.
도 21은 다른 인터포저 및 Si PIC의 정렬을 도시하는 측면도이다.
도 22는 인터포저 정렬 리지(interposer alignment ridges) 및 더미 인터포저 아일랜드(dummy interposer islands)를 갖는 인터포저의 다른 배열의 측면도 및 저면도를 포함한다.
도 23a는 Si PIC, 인터포저 및 광섬유 단부 커넥터(2306)(이하, "커넥터")를 포함하는 다른 예의 2단 단열 결합 광자 시스템(이하, "광자 시스템")의 측면도이다.
도 23b는 도 23a의 인터포저의 사시도이다.
도 24는 다른 예의 광자 시스템(이하, "광자 시스템")의 사시도이다.
도 25a 및 도 25b는 RX 대 TX SiN 도파관에 대한 2개의 다른 오프셋 구성을 도시한다.
도 26은 실리콘 산질화물(silicon oxynitride)(SiON) 인터포저의 측면도 및 저면도를 포함한다.
도 27은 도 26의 SiON 인터포저와 도 17의 Si PIC의 정렬을 도시한 측면도이다.
도 28은 유리 인터포저 상에 적어도 하나의 폴리머를 각각 포함하는 두 예시적인 광전자 시스템(이하, "시스템")을 도시한다.
도 29a는 유리 인터포저 및 Si PIC 상의 폴리머의 예를 도시한다.
도 29b는 유리 인터포저 상의 또 다른 예시적인 폴리머를 도시한다.
도 30은 예시적인 Si PIC의 횡단면도이다.
도 31a는 Si PIC의 또 다른 예를 도시한다.
도 31b는 도 31a의 Si PIC에 대한 1/3 시뮬레이션을 도시한다.
도 32는 다중 모드 SiN-to-Si 단열 커플러 영역(이하, "커플러")을 도시한다.
도 33a 내지 도 33d는 서로 다른 다양한 파라미터 설정을 갖는 도 32의 커플러에 대한 다양한 시뮬레이션을 포함한다.
도 34a 및 도 34b는 디멀티플렉서 시스템의 실시예(통칭하여, "디멀티플렉서 시스템")를 도시한다.
도 35는 단열 커플러 영역의 Si 및 SiN 도파관에서의 TE 및 TM 편광에 대한 Si 도파관의 폭의 함수로서 유효 지수의 시뮬레이션을 나타내는 그래프이다.
도 36은 180nm 및 150nm의 Si 도파관 팁의 폭에 대한 Si 도파관 테이퍼 길이의 함수로서 TE 및 TM 편광 결합 효율의 시뮬레이션을 나타내는 그래프이다.
도 37은 3개의 상이한 파장 채널에 대하여, 160nm의 Si 도파관 팁의 폭에 대한 Si 도파관 테이퍼 길이의 함수로서 TE 및 TM 편광 결합 효율의 시뮬레이션을 나타내는 그래프이다.
도 38a 내지 도 38c는 예시적인 Si PIC 편광 스플리터 또는 결합기(splitters or combiners)(이하, 통칭하여 "편광 스플리터")를 도시한다.
도 39a 및 39b는 고 굴절률의 유리 인터포저(이하, "인터포저")와 도 17의 Si PIC의 정렬 및 부착을 도시한 측면도를 포함한다.
도 40a는 다른 고 굴절률의 유리 인터포저 (이하, "인터포저")의 거꾸로 본 사시도를 포함한다.
도 40b는 Si PIC(4008)에 단열적으로 결합된 도 40a의 인터포저의 사시도를 포함한다.
이들은 모두 본 명세서에 설명되는 적어도 하나의 실시예에 따라 편집되었다.
본 발명에 기술된 몇몇 실시예는 일반적으로, 실리콘(Si) 도파관으로부터 중간 실리콘 질화물(SixNy, 일반적으로 본 명세서에서 “SiN”으로 지칭됨) 도파관으로, 이어서 SiN 도파관으로부터 인터포저 도파관(interposer waveguide)(예를 들어, 폴리머 또는 고 굴절률 유리 도파관), 또는 그 반대로의 광자의 단열 결합에 관한 것이다. 이하의 설명에서, 편의상 단열 결합은 단일의 Si 도파관 - SiN 도파관 - 인터포즈 도파관으로의 결합의 맥락에서 종종 논의되며, 이와 같은 복수의 결합이 주어진 시스템에 포함될 수 있다고 이해하여야 한다.
Si 도파관은 제1 광학 모드 크기를 가질 수 있고, SiN 도파관은 제1 광학 모드 크기보다 실질적으로 큰 제2 광학 모드 크기를 가질 수 있으며, 폴리머 또는 다른 인터포저 도파관은 제2 모드보다 실질적으로 큰 제3 광학 모드 크기 크기를 가질 수 있다. 예를 들어, 제1 광학 모드 크기는 약 0.3㎛ 일 수도 있고, 0.25㎛ 내지 0.5㎛ 범위일 수도 있다. 제2 광학 모드 크기는 약 1㎛ 일 수도 있고, 또는 0.7㎛ 내지 3㎛ 범위일 수도 있다. 제3 광학 모드 크기는 약 10㎛ 일 수도 있고, 8㎛ 내지 12㎛ 범위일 수도 있다. 제3 광학 모드 크기는 표준 단일 모드 광섬유의 광학 모드 크기와 실질적으로 유사 할 수 있다. 예를 들어, 표준 단일 모드 광섬유는 제3 광학 모드 크기와 실질적으로 유사한 약 10㎛의 광학 모드 크기를 가질 수 있다.
광 모드의 크기를 증가시키고 이를 Si 도파관의 클래딩(cladding)으로 가져오기 위하여, Si 도파관은 약 80 나노미터(nm)의 폭으로 인버스 테이퍼(inverse tapered)될 수 있다. SiN 도파관은 Si 도파관을 포함하는 Si 광자집적회로(PIC) 상에 제조될 수 있다. SiN 도파관은 Si 인버스 테이퍼로부터 광을 수신할 수 있다. Si 도파관과 유사하게, SiN 도파관은 80-300nm의 폭으로 인버스 테이퍼될 수 있다. 약 3-8μm 코어를 갖는 인터포저 도파관은 SiN 도파관과 인접한 광학 접촉 상태로 배치될 수 있다. Si 도파관 인버스 테이퍼로부터의 광은 전파 방향을 따라 단계적으로 SiN 도파관에, 그리고 인터포저 도파관에 단열적으로 결합될 수 있으며, 이는 완전히 또는 실질적으로 완전히 변환될 수 있다. 인터포저 도파관은 별도의 단단한 또는 가요성의 기판에서 처리될 수 있으며, 열 기계적 부착을 포함하는 다양한 기술을 사용하거나, 인덱스 매칭 접착제를 사용하여 SiN 도파관에 부착될 수 있다. Si PIC는 Si 기판 상에 변조기, 도파관, 검출기, 커플러 및 실리콘 온 인슐래이터(Si on Insulator)(예: silicon on silicon dioxide(SiO2) 박스층)의 기타 광학 부품을 포함할 수 있다. 집적회로(IC)는 SiN 도파관 및 인터포저 도파관이 위치 할 수 있는 결합 영역으로부터 떨어진 Si PIC의 일부에서, Si PIC상에 (예를 들어, 구리 필러에 의한) 플립칩 본딩될 수 있다. 인터포저 도파관은, 인터포저 상의 인터포저 도파관과 Si PIC 상의 SiN 도파관의 광학 정렬을 용이하게 하기 위하여, 투명할 수 있는 및/또는 정렬 마크를 가질 수 있는 인터포저 내에 포함될 수 있다. 인터포저 도파관과 SiN 도파관은 수동적으로 또는 능동적으로 정렬될 수 있다.
SiN 도파관 또는 도파관들은, 결합 및 수동적 기능들을 위해 SiN/SiO2 층 섹션이 추가된 Si PIC의 제조 공정에서 정의될 수 있다. 표준 Si 광학 적층 레이어는 Si 기판, SiO2 산화물층(BOX 또는 SiO2 박스라 부름) 및 Si 도파관이 SiO2 클래딩으로 둘러싸여 빛을 가두는 Si 도파층을 가지고 있다. 본 명세서에 설명된 실시예들은 2단 결합 및 선택적으로 수동 광학 기능을 위하여, 이 표준 적층에 SiN 층을 추가할 수 있다. SiN 층은 SiO2 클래딩으로 둘러싸인 SiN 코어 도파관의 영역을 가지며 광을 가두어 둔다. SiN은 Si와 폴리머의 굴절률 사이의 중간 굴절률을 가지므로, 일부 표준 CMOS (complementary metal-oxide-semiconductor) 공정의 임계 치수 내에 있는 테이퍼 폭을 사용하여 두 층 사이의 효율적인 단열 결합이 가능하다. SiN의 낮은 손실 및 SiO2 클래딩에 비해 SiN의 낮은 코어/클래딩 인덱스의 차이는 Si 및 SiO2에 비해 낮아서, 더 우수한 성능을 갖는 수동 부품을 제조할 수 있다. 예를 들어, SiN의 파장 분할 멀티플렉서(WDM mux) 및 디멀티플렉서(WDM demux)는 Si보다 채널 절연이 높다. 또한, SiN의 수동 부품은 Si에서 동일한 온도에 비해 피크 파장이 5배 더 작다.
일부 실시예에서, Si PIC 상의 송신(TX) 및 수신(RX) Si 도파관은, Si PIC의 하나의 평면 인터페이스에서 액세스 가능하거나 단일 평면에 있을 수 있는 반면, 병렬 단일 모드 광섬유에 대한 MT 커넥터는, 다중소스합의(MSA)에서 TX 어레이가 하나의 행에 있고 RX 어레이가 그 아래 행에 있게 된다. TX와 RX가 같은 행에 있되, 분리되어 있을 수도 있다. 본 명세서에 설명된 실시예는 Si PIC의 평면 내의 SiN 도파관의 입/출력으로부터, 예를 들어 MT 커넥터에 존재하는 2개의 수직으로 분리된 입/출력 열을 연결할 수 있는 인터포저를 포함한다.
일부 실시예에서, 파장 분할 멀티플렉싱 또는 다른 수동 광학 기능은 SiN 도파관이 형성되는 동일한 SiN/SiO2 층에 통합될 수 있다. SiN/SiO2층의 사용은 SiN에서의 손실이 낮고, 코어와 클래딩 사이의 더 작은 인덱스 차이로 인해 더 낮은 손실 및 더 양호한 채널 격리를 제공할 수 있다는 점에서, 다른 층 및/또는 물질에서 이러한 광학 기능을 구현하는 것과 비교하여 유리할 수 있다.
본 명세서에 설명된 일부 실시예는 동작 범위에 걸쳐 파장 독립적일 수 있다. 예를 들어, 본 명세서에 설명된 일부 실시예는 1310nm 표준 장거리(long reach; LR) 표준의 동작 범위에 걸쳐 파장 독립적일 수 있는 반면, 표면 격자 커플러는 비교적 좁은 20-30nm의 통과 대역을 가질 수 있다.
Si 도파관과 SiN 도파관은 Si PIC의 다른 층에 포함된다. Si 도파관은 도파관 클래딩으로서의 SiO2에 의해 둘러싸인 도파관 코어로서 Si를 포함할 수 있다. 유사하게, SiN 도파관은 도파관 클래딩으로서 SiO2에 의해 둘러싸인 도파관 코어로서 SiN을 포함할 수 있다.
일부 실시예에서, SiN 도파관을 포함하는 Si PIC층은 Si 도파관을 포함하는 Si PIC 층 및 인터포저 도파관 아래에 있다. 표준 Si 광자 프로세스와 호환 가능한, 현재 SiN 도파관을 위한 층을 포함하지 않을 수 있는, SiN/SiO2를 갖는 Si/SiO2의 제조를 위하여, 하부 레이어에 SiN을 갖는 완전 처리된 Si (프론트 엔드 라인(FEOL)으로 불림) 및 백 엔드 라인(BEOL)의 구조를 제조하기 위한 웨이퍼 본딩이 사용될 수 있다. 이러한 구조와, 결합을 위해 에칭될 수 있는 위도우가 주어지면, SiN 도파관과 인터포저 도파관 사이의 광학 결합이 달성될 수 있다. 이와 같이, Si 도파관에서 SiN 도파관 및 인터포저 도파관으로 전파되는 광은 Si 도파관에서 SiN 도파관으로 갈 수 있고, 그 다음인터포저 도파관으로 올라가 광섬유 등으로 결합될 수 있고, 또는 광이 반대 방향으로도 진행할 수 있다. 이 실시예 및 다른 실시예에서, 인터포저 도파관은 1.5 근처의 클래딩 굴절률을 갖는 유사한 폴리머 또는 고 굴절률 유리 도파관을 포함할 수 있다.
SiN 도파관을 포함하는 Si PIC층이 Si 도파관을 포함하는 Si PIC층 아래 또는 위에 있는지 여부에 관계없이, SiN 도파관은 Si PIC 내의 파장 분할 다중화(WDM) 구성 요소를 포함하는 Si PIC의 영역에 포함될 수 있다. 선택적으로 또는 부가적으로, SiN 도파관을 둘러싸는 SiO2 클래딩은 비교적 두꺼울 수 있고, 및/또는 SiN 도파관은 SiN 도파관을 분극 감응시키도록 사각 단면 프로파일을 가질 수 있다.
SiN 도파관을 포함하는 Si PIC층이 Si 도파관을 포함하는 Si PIC층 아래에 있는 일부 실시예에서, 인화인듐(InP) 기반 소자 또는 InP 기반 핀 검출기를 갖는 반도체 칩 Si 도파관을 포함하는 Si PIC 층 위의 Si PIC에 웨이퍼 본딩될 수 있다. InP 기반 소자의 경우에, InP 기반 소자에 의해 방출된 광은 Si 도파관에 광학적으로 결합된 다음, SiN 도파관에 그리고 인터포저 도파관에, 그리고 예를 들어 광섬유에 광학적으로 결합될 수 있다. InP 기반 핀 검출기의 경우, 인터포저 도파관으로 수신된 광은 SiN 도파관에 연결한 다음, Si 도파관에 연결한 후, InP 기반 핀 감지기에 연결할 수 있다.
일부 실시예에서, Si PIC의 상부층은 적어도 인터포저 도파관을 포함하는 폴리머(또는 다른 재료) 도파관 스트립에 대한 에칭된 윈도우로서, 에칭될 영역을 한정하는 영역에 금속 '더미(dummies)'를 포함할 수 있으며, 예를 들어 이 예에서는 폴리머 도파관이다. 금속 '더미(dummies)'는 BEOL 공정에서 화학적 기계적 연마(CMP) 후에 웨이퍼 위에 평균적 및 기계적으로 평평한 표면을 생성시키는 유전체 적층의 금속으로 채워진 구멍의 배열이다.　BEOL 공정의 다른 금속은 다양한 접점과 PIC의 출력 전기 포트 사이의 전기 연결로 기능하는 반면, 이들은 전기 접점으로 기능하지 않기 때문에 더미(dummies)라고 한다.　 SiN 도파관을 포함하는 Si PIC 층에 이르는 최상부층 및 임의의 개재된 층은 SiN 도파관을 포함하는 층까지 에칭되어, 에칭된 윈도우에서 폴리머 도파관 스트립을 수신하고 폴리머 도파관이 SiN 도파관에 광학적으로 결합된다. 일부 실시예에서, 폴리머 리지(polymer ridges), 앵커 윈도우(anchor windows), 및/또는 더미 폴리머 아일랜드(dummy polymer island)가 Si PIC와 폴리머 도파관을 포함하는 폴리머 인터포저 사이의 정렬 및 기계적 연결을 용이하게 하도록 제공될 수 있다.
일부 실시예에서, Si PIC에 포함된 WDM 구성 요소는 편광에 민감할 수 있다. 예를 들어, SiN 기반 Echelle 격자와 같은 WDM 구성 요소는 편광 의존 필터 기능을 나타낼 수 있다. 특히, 이러한 WDM 구성 요소들의 필터 기능은 수신기에서 채널들에 대한 크로스 토크(crosss talk)를 초래할 수 있는 또 다른 편광보다 더 많은 편광을 시프트할 수 있다. 예를 들어, SiN 기반 Echelle 격자는 1310 nm 파장 채널에서 TE 편광을 다른 파장 채널에서 TM 편광을 받는 출력 가이드로 이동시켜 두 채널 간 혼선을 유발할 수 있다.
따라서, Si PIC는 편광 스플리터를 추가로 포함할 수 있다. 일반적으로 편광 스플리터는 2개의 SiN 도파관 및 2개의 테이퍼 단부를 갖는 적어도 하나의 Si 도파관을 포함하는 SiN/Si 단열 결합기를 사용할 수 있다. Si 도파관의 단부는 두 개의 편파 중 하나가 다른 편파에 단열 결합하는 것을 선호하는 팁 너비를 가질 수 있다. 예를 들어, TM 편광은 TE 편광보다 훨씬 좁은 Si 팁 폭에서 SiN에서 Si로 결합할 수 있다. 일반적으로, Si 팁 폭은 제1 SiN 도파관으로부터의 TE 편광을 Si 도파관을 통하여 제2 SiN 도파관으로 단열 결합시키도록 선택될 수 있으며, TM 편광은 일반적으로 제1 SiN 도파관 내에 남아 있다.
다음의 설명에서 다수의 수치적인 실시예가 개시된다. 다양한 실시예들은 문맥이 달리 지시하지 않으면 상호 배타적이지 않다. 예를 들어, 문맥이 달리 지시하지 않는 한, 하나 이상의 실시예의 일부 또는 전부는 하나 이상의 다른 실시예의 일부 또는 전부와 조합될 수 있다.
본 발명의 예시적인 실시예의 다양한 양태를 설명하기 위해 도면을 참조할 것이다. 도면들은 그러한 예시적인 실시예들의 개략적인 표현이며, 본 발명을 제한하는 것이 아니며, 반드시 그것들을 축척하여 도시한 것은 아니다.
도 1은 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 예시적인 광전자 시스템(100)(이하, "시스템(100)")의 사시도이다. 도시된 바와 같이, 시스템(100)은 Si PIC(102), 인터포저(104), 3차원 (3D) 적층 영역(106) 및 플립 칩 본딩된 집적회로(IC)(108)를 포함한다. Si PIC(102) 및 인터포저(104)는 함께 2단 단열 결합 광자 시스템(200)(이하, "광자 시스템(200)")을 형성한다.
일반적으로, Si PIC(104)는 실리콘 온 인슐레이터(Silicon on Insulator) 기판 내에 변조기, 도파관, 커플러 또는 다른 광학 소자들과 같은 하나 이상의 광학 소자를 포함할 수 있다.
일반적으로, 3D 적층 영역(106)은 Si PIC(104)의 하나 이상의 능동 광학 구성 요소에 전기적 접속을 제공할 수 있다. 따라서, 3D 적층 영역(106)은 예를 들어 금속화 된 필러, 트레이스(traces) 및/또는 접합, 절연성 유전체 및/또는 다른 재료 및 요소를 포함 할 수 있다.
일반적으로, 플립 칩 본딩 IC(108)는 3D 적층 영역(106)을 통해 Si PIC(104)의 하나 이상의 능동 광학 구성 요소에 통신 가능하게 결합될 수 있는 하나 이상의 능동 및/또는 수동 전기 장치를 포함할 수 있다.
인터포저(104)는 Si PIC(102)에 기계적으로 결합될 수 있다. 인터포저(104)의 인터포저 도파관, Si PIC(102)의 SiN 도파관 및 Si 도파관은 Si PIC(102) 내외로 광을 단열 결합하도록 구성 될 수 있다. 본원에서 사용되는 바와 같이, 광은 하나의 광학 구성 요소 또는 장치로부터 단열적으로 결합될 수 있으며, 여기에서 때때로 전이 상호 작용 영역에서 '초기 상태' 도파로, '최종 상태' 도파로는 단열 결합기 영역으로 언급된다. 초기 상태 도파관으로부터 최종 상태 도파관으로 광 전력을 전송하기 위해, 폭, 높이, 유효 굴절률 등과 같은 초기 상태 및 최종 상태 도파관 중 하나 또는 둘 모두의 하나 이상의 광학 특성이 광축을 따라 변화된다. 여기서 초기 상태 및 최종 상태 도파관은 전이 상호 작용 영역 내에서 하나의 시스템을 형성하고 광은 초기 상태 도파관에서 최종 상태 도파관으로 물리적으로 전달되는 동안 조인트 시스템의 단일 모드로 유지된다. 초기 상태 도파관 및 최종 상태 도파관은 Si 도파관 및 SiN 도파관에 각각 대응할 수 있으며, 그 반대의 경우도 가능하다. 선택적으로 또는 부가적으로, 초기 상태 도파관 및 최종 상태 도파관은 SiN 도파관 및 인터포저 도파관에 각각 대응할 수 있으며, 그 반대로도 가능하다. 선택적으로 또는 추가적으로, 2개의 구성 요소가 단열 결합기 영역을 형성하도록 본원에 기재된 바와 같이 구성될 때, 2개의 구성 요소는 함께 또는 서로에게 단열적으로 결합된다고 말할 수 있다.
또한, 광은 임의의 적합한 파장의 전자기 방사를 지칭하기 위해 본 명세서에서 일반적으로 사용되며, 예를 들어 약 800-900nm, 2200-1360nm, 1360-1460nm, 1530-1565nm 또는 다른 적합한 파장의 광을 포함할 수 있다. 광은 또한 TE 또는 TM 편광을 가질 수 있다.
이들 실시예 및 다른 실시예에서, Si PIC(102) 내의 SiN 도파관은 Si PIC(102)의 Si 도파관과 정렬되고 광학적으로 결합될 수 있다. 또한, 인터포저(104) 내의 인터포저 도파관은 Si PIC(102) 내의 SiN 도파관과 정렬되고 광학적으로 결합될 수 있다. Si 도파관은 제1 굴절률(n1)을 가질 수 있다. SiN 도파관은 제2 굴절률(n2)을 가질 수 있다. 인터포저 도파관은 제3 굴절률(n3)을 가질 수 있다. 일반적으로 SiN 도파관의 제2 굴절률(n2)는 Si 도파관의 제1 굴절률(n1)과 인터포저 도파관의 제3 굴절률(n3) 사이의 중간값일 수 있다. 또한, n1> n2> n3일 수 있다. 일부 실시예들에서, 각각이 굴절률 n1, n2, n3 중 대응하는 하나를 갖는 3개의 도파관을 갖는 2단 단열 결합 광자 시스템에 대해, 제1 굴절률(n1)은 3 내지 3.5의 범위 내에 있을 수 있고, 제2 굴절률(n2)는 1.8 내지 2.2의 범위일 수 있으며, 제3 굴절률(n3)은 1.49 내지 1.6의 범위일 수 있다.
인터포저(104) 내의 인터포저 도파관(waveguide)은 하나 이상의 광 신호에 대한 입력 및/또는 출력과 추가로 정렬되고 광학적으로 결합될 수 있다. 예시적인 입력 소스는 광 신호 소스(예컨대, 레이저), 광섬유, 광섬유 단부 커넥터, 렌즈, 또는 입력 광 신호(예컨대, Si PIC(102))가 Si PIC(102)에 입력하기 위해 인터포저(104)에 제공한 다른 광학 구성요소 또는 장치를 포함할 수 있다. 출력이 전송될 수 있는 예시적인 출력 장치는 레이저, 광 수신기(예컨대, 광 다이오드), 광섬유, 광섬유 단부 커넥터, 렌즈, 또는 출력 신호 (예컨대, Si PIC (102)를 떠나는 신호)는 인터포저(104)를 통해 제공될 수 있는 다른 광학 구성요소 또는 장치를 포함한다. Si PIC(102)의 하나 이상의 능동 광학 구성요소는 Si 도파관, SiN 도파관, 및 인터포저 도파관을 통해 광자 시스템(photonic system)(200)으로부터 출력되는 출력 신호의 소스를 생성하거나 그 반대일 수 있다. 대안으로 또는 부가적으로, Si PIC(102)의 하나 이상의 능동 광학 구성요소는 인터포저 도파관, SiN 도파관 및 Si 도파관을 통해 광자 시스템(200)에 입력되는 입력 신호를 수신하고 처리하도록 구성될 수 있다.
도 2는 본 명세서에서 설명된 적어도 하나의 실시예에 따라 배열된 도 1의 광자 시스템 (200)의 측면도이다. 광자 시스템(200)은 Si PIC(102) 및 인터포저(104)를 포함한다. 도 2는 3D 스택 영역(3D stack region)(106)을 추가로 도시한다.
Si PIC(102)는 Si 기판(202), SiO2 박스(204), 하나 이상의 SiN 도파관(208)을 포함하는 제1 층(206), 및 하나 이상의 Si 도파관(212)을 포함하는 제2 층 (210)을 포함한다. 도시된 실시예에서, 제1 층 및 제2 층(206 및 210)은 모두 SiO2 박스(204) 위에 형성된다. 특히, 제1 층(206)은 제2 층(210) 상에 (또는 적어도 위에) 형성되고, 제2 층(210)은 SiO2 박스(204) 상에 (또는 적어도 위에) 형성된다. 대안으로 또는 부가적으로, SiN의 슬랩(slab)(214)은 적어도 Si 도파관(212)이 SiN 도파관(208)에 광학적으로 결합되는 영역에서 제1층 (206)과 제2 층(210) 사이에 형성 될 수 있다. 일 실시예에서, SiN 도파관(208)은 SiO2 또는 다른 적절한 도파관 클래딩(cladding)에 의해 그 길이를 따라 적어도 두 측면에서 둘러싸인 도파관 코어(core)로서 Si3N4를 포함한다.
도 2에 도시되지는 않았지만, Si PIC(102)는 제2 층(210)에 형성된 하나 이상의 능동 광학 구성요소를 더 포함할 수 있다. 이들 및 다른 실시예에서, Si PIC(102)는 제2 층(210) 상에 및/또는 그 위에 형성된 하나 이상의 유전체 층(216) 및 유전체 층(216)에 형성된 하나 이상의 금속화된 구조(metallized structures)(218)를 더 포함할 수 있다. 금속화된 구조(218)는 Si PIC(102)의 상부로부터 유전체 층(216)을 통해 연장되어 제2 층(210) 또는 Si PIC(102)의 다른 곳에 형성된 능동 광학 구성요소와 전기적으로 접촉할 수 있다. 유전체 층(216)은 SiO2 또는 다른 적절한 유전체 재료를 포함할 수 있다. 유전체 층(216) 및 금속화된 구조(218)는 총괄적인 3D 스택 영역(106)의 예이다.
도 1 및 도 2를 함께 참조하면, 플립 칩 본딩된 IC(flip chip bonded IC)(108)는 3D 스택 영역(106)에 본딩된 플립 칩일 수 있다. 플립 칩 본딩된 IC는 3D 스택 영역(123)을 통해 Si PIC(102)의 제2 층(210)에 형성된 하나 이상의 능동 광학 구성요소에 통신 가능하게 결합 될 수 있는 하나 이상의 능동 및/또는 수동 전기 장치를 포함할 수 있다.
인터포저(104)는 인터포저 기판(220) 및 인터포저 기판(220) 상에 결합 및/또는 형성된 도파관 스트립(222)을 포함할 수 있다. 도파관 스트립(222)은 하나 이상의 인터포저 도파관(224)을 포함한다. 각각의 인터포저 도파관(224)은 상이한 굴절률의 인터포저 클래딩(224B) 및 인터포저 코어(224A)를 포함한다. 인터포저 도파관(224)의 커플러 부분은 제1 층(206) 내의 SiN 도파관(208)의 테이퍼 단부(tapered end) 위에 배치될 수 있으며, 이하에서보다 상세히 기술되는 바와 같이 SiN 도파관(208)의 테이퍼 단부와 정렬된다.
Si 도파관(212)(또는, 특히 Si 도파관 (212)의 코어)은 전술한 제1 굴절률(n1)을 가질 수 있다. SiN 도파관(208)(또는 특히, SiN 도파관(208)의 코어)은 전술한 제2 굴절률(n2)을 가질 수 있다. 인터포저 도파관(224)(또는 특히, 인터포저 도파관(224)의 인터포저 코어(224A))은 전술한 제3 굴절률(n3)을 가질 수 있으며, 여기서 n1 > n2> n3 이다.
도 3a 및 도 3b는 도 2의 광자 시스템(200)의 부분들의 다양한 도면을 포함하며, 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된다. 특히, 도 3는 오버헤드 도며(300A) 및 종단면도(300B)를 포함하고, 도 3a는 도 3b의 기준선(1-4)로 개별적으로 표시된 위치에서의 횡 단면도(300C-300F)를 포함한다.
도 3a의 오버헤드 도면(300A)은 도 3a의 각각의 도면(300A-300B)에 제공되고 본 명세서의 다른 도면에 제공되는 임의로 정의된 x-y-z 좌표축에 따라 서로에 대한 다양한 좌표의 상대적인 x축 및 z축 정렬을 도시한다. 4개의 도면(300C-300F)은 모두 동일한 방위를 갖기 때문에, x-y-z 좌표축의 단일 예시가 도 3b의 4 개의 뷰 (300C-300F) 모두를 위해 제공된다. 문맥이 달리 지시하지 않는 한, x 방향은 때때로 횡 방향 또는 가로 방향으로 지칭될 수 있고 폭, 횡, 가로, 측면, 측 방향 등과 같은 용어는 예컨대 x방향에서의 치수, 상대 위치 및/또는 움직임을 나타내기 위해 사용될 수 있다. 문맥이 달리 지시하지 않는 한, y방향은 때때로 수직 방향으로 지칭 될 수 있고 높이, 두께, 수직한, 수직으로, 상부, 하부, 위, 아래 등과 같은 용어는 예컨대 y 방향에서의 치수, 상대 위치 및/또는 움직임을 나타내기 위해 사용될 수 있다. 문맥이 달리 지시하지 않는 한, z방향은 길이 방향 또는 광-전파 방향으로 때때로 지칭 될 수 있으며, 길이, 종 방향, 상류, 하류, 전방, 후방, 전, 후 등과 같은 용어는 예컨대 z방향에서의 치수, 상대적인 위치, 및/또는 움직임을 나타내기 위해 사용될 수 있다.
도 3a의 종 단면도(300B)는 다양한 구성요소에 대한 재료 적층(stack up)의 예를 도시한다. 도 3a의 오버헤드 도면(300A)은 상부에서 보았을 때 반드시 눈에 띄지 않을 수도 있는 물질 스택의 상이한 높이에 있는 다양한 구성 소의 윤곽 또는 풋프린트(footprints)를 포함하지만, 서로에 대한 다양한 구성요소들의 x 및 z정렬을 도시하는 윤곽 또는 풋프린트로 도시된다.
도 3a의 도면(300A)에 도시된 광자 시스템(200)의 부분은 Si 도파관(212)의 테이퍼 단부를 포함한다. Si 도파관(212)의 테이퍼 단부는 기준선(2)에서보다 기준선(1)에서 상대적으로 넓다. Si 도파관(212)의 테이퍼 단부는 구조적으로 동일한 테이퍼(taper) 또는 역 테이퍼(inverse taper)를 갖는 것으로 고려될 수 있다. 본 명세서에서 사용되는, 도 3a의 Si 도파관(212)과 같은 도파관은 수신되는 광 신호에 대하여 테이퍼를 가지도록 고려될 수 있으며, 예컨대 광신호는 도파관의 비교적 좁은 부분에서 도파관에 들어가고 도파관의 비교적 넒은 부분쪽으로 도파관을 통하여 전파한다. 비교하면, 도 3a의 Si 도파관(212)과 같은 도파관은 출력되는 광 신호에 대하여 역 테이퍼를 가지도록 고려될 수 있으며, 예컨대 광신호는 도파관을 통해 더 넒은 방향에서 더 좁은 방향으로 전파하여 도파관으로 빠져나간다. 이하의 설명의 간략화를 위해, 용어 "테이퍼" 및 그 변형은 광축을 따라 도파관 폭의 변화로서 넓게 해석되어야 한다. 일부 실시예에서, 광축을 따라 도파관의 폭을 선형적 또는 비선형, 또는 선형적 변화 및 비선형적 변화의 단편으로 변화시키는 것이 유리할 수 있다. 초기 상태 도파관 및 최종 상태 도파관의 상호작용 영역 주위의 테이퍼의 폭은 물리적으로 더 작은 장치를 생성하기 위해 커플러을 최적화하거나 커플러 영역의 길이를 줄이기 위해 변경될 수 있다.
테이퍼 단부를 포함하는 Si 도파관(212)은 제2 층(210)에 형성될 수 있고 SiN 도파관(208)을 포함하는 제1 층(206) 아래에 위치될 수 있다. 예컨대, 제2 층(210)은 제1 층(206) 아래에 위치된 SiN 슬래브(214) 아래에 위치될 수 있다. 제2 층(210) 내에서, SiO2 는 일반적으로 도 3의 도면(300C 및 300D)에 도시된 바와 같이 Si 도파관(212)의 측면에 인접하여(예를 들어, 양의 x 방향 및 음의 x 방향으로), Si 도파관(212)은 코어로서 작용한다. 일부 실시예에서, Si 도파관(102)의 및/또는 Si PIC(102)의 다른 Si 도파관은 약 0.3㎛의 두께(예컨대, y방향의 두께)(tsi) 및 약 3.4의 굴절률을 가질 수 있다. 본 명세서에서 제공된 굴절률, 두께, 폭, 길이 및 다른 값의 특정 값은 단지 예시로서 제공되며, 명시적으로 언급된 값 이외의 값은 설명된 실시예의 범위 내에 있을 수 있다.
도 3a에 도시된 바와 같이, SiN 슬래브(214)는 Si 도파관(212)을 포함하는 제2 층(210) 상에 형성되거나 위치될 수 있다. SiN 슬래브(214)는 일부 실시예에서 대략 0-50nm의 두께(예컨대, y 방향으로)를 가질 수 있다.
도 3a의 도면(300B)은 SiN 도파관(208)을 더 도시한다. SiN 도파관(208)은 커플러 부분 및 테이퍼 단부 모두를 포함한다. SiN 도파관(208)의 커플러 부분은 일반적으로 기준선들(1 및 2) 사이의 SiN 도파관(208) 부분을 포함하고 SiN 도파관 (208)의 테이퍼 단부는 일반적으로 기준선들 (3 및 4) 사이의 SiN 도파관(208) 부분을 포함한다. SiN 도파관(208)의 테이퍼 단부는 기준선(4)에서보다 기준선(3)에서 상대적으로 넓다. 도 3b의 도면(300C-300F)에 도시된 것처럼, 제1 층(206) 내에서, SiO2는 SiN 도파관(208)의 측부에 인접하여(예를 들어, 양의 x 방향 및 음의 x 방향으로) 배치되어, SiN 도파관(208)을 위한 클래딩 층(cladding layer)으로서 작용할 수 있다. 일부 실시예에서, SiN 도파관(208) 및/또는 제1 층(206)의 다른 SiN 도파관은(예컨대, z 방향으로) 약 0.5-1㎛의 두께 및 약 1.99의 굴절률을 가질 수 있다.
도 3a로부터, SiN 도파관(208)이 Si 도파관(212)으로부터 y방향으로 배치되더라도, Si 도파관(212)의 테이퍼 단부는 Si 도파관(212)의 테이퍼 단부가 x 및 z 방향으로 (도면 300A에 나타난 바와 같이) SiN 도파관(208)의 커플러 부분에 중첩되고 (도면 300B에 나타난 바와 같이) 평행하도록 SiN 도파관(208)의 커플러 부분과 x 및 z 방향으로 정렬됨을 확인할 수 있다.
도 3a는 인터포저 도파관(224)을 더 도시한다. 인터포저 도파관(224)은 코어(224A) 및 클래딩(224B)을 포함한다. 또한, 인터포저 도파관(224)은 커플러 부분, 및 커플러 부분으로부터 연장되는 단부 모두를 포함한다. 인터포저 도파관(224)의 커플러 부분은 일반적으로 기준선(3 및 4) 사이의 인터포저 도파관(224)의 부분을 포함하고, 상기 단부는 커플러 부분으로부터 떨어져 (예컨대, 도 3에서 우측으로) 연장된다. 인터포저 도파관(224)은 잠재적으로 하나 이상의 다른 인터포저 도파관과 함께 도 2의 인터포저 기판(220)에 결합 될 수 있다. 일부 실시예에서, 도 2의 인터포저(104)의 인터포저 도파관(224) 및/또는 다른 인터포저 도파관은 (예컨대, y방향으로) 대략 3㎛ 두께(tI), (예컨대, x방향으로) 대략 4㎛ 폭(wI), 인터포저 코어 (224A)에 대한 굴절률은 약 1.51, 및 인터포저 클래딩(224B)에 대한 굴절률은 약 1.5를 가질 수 있다. 보다 일반적으로, 인터포저 코어(224A)의 굴절률이 인터포저 클래딩(224B)의 굴절률보다 크면, 인터포저 코어(224A)는 1.509 내지 1.52 범위의 굴절률을 가질 수 있다. 인터포저에 대한 굴절률의 범위의 하한은 SiN 제조 공정에 의해 제공되는 최소 테이퍼 팁 폭에 의해 결정되며, 여기서는 200nm 정도로 가정된다. 예컨대, SiN 도파관의 최소 테이퍼 팁 폭은 180nm일 수 있다. 상기 공정이 SiN의 더 작은 팁 폭을 허용하는 경우, 인터포저의 상응하는 더 낮은 굴절률이 허용될 것이다. 이는 단열 커플러 전이가 SiN 도파관 및 인터포저 도파관의 유효 인덱스가 실질적으로 동일할 때 발생하기 때문이다. (예컨대, 보다 정교한 공정을 사용함으로서) SiN 팁 폭을 줄이는 것은 인터포저에 대한 낮은 재료 인덱스를 가능하게 하는 SiN 도파관의 유효 인덱스를 감소시킨다.
도 3a에 도시되었듯이, 인터포저 도파관(224)이 SiN 도파관(208)으로부터 y 방향으로 변위되지만, 그럼에도 불구하고, 인터포저 도파관(224)의 커플러 부분은 SiN 도파관(208)의 테이퍼 단부와 x 및 z 방향으로 정렬되어, (도면(300A)에서 볼 수 있듯이) 인터포저 도파관(224)의 커플러 부분이 SiN 도파관(208)의 테이퍼 단부와 겹치며, (도면(3000B)에서 볼 수 있듯이) SiN 도파관에 평행한다.
도 3b의 도면(300C-300F) 각각은 도 3a의 기준선(1 내지 4)에서 Si 도파관(212) 및 SiN 도파관(208) 각각의 (예컨대, x 방향에서) 테이퍼 단부의 폭을 도시한다. 예컨대, 도면 (300C 및 300D)에서, Si 도파관(212)의 폭은 기준선(1)에서 약 0.32㎛의 폭(WSi2)에서 기준선(2)에서 약 0.08㎛ (또는 80nm) 의 폭(WSi2)까지 테이퍼되는 것을 볼 수 있다. 또한, 도면(300E 및 300F)에서, SiN 도파관(208)의 폭은 기준선(3)에서 약 1.0un의 폭(WSiN2)에서 기준선(4)에서 약 0.20㎛ (또는 200nm)의 폭(WSiN2)까지 테어퍼되는 것을 볼 수 있다. 다른 설계예로서, 폭(WSiN1)은 기준선(4)에서 약 0.08㎛의 폭(WSiN2)에서 테이퍼된 기준선(3)에서 약 1.5㎛일 수 있다.
Si 도파관(212) 및 SiN 도파관(208)의 테이퍼 단부는 Si 도파관(212)으로부터 SiN 도파관 (208)으로 그리고 SiN 도파관(208)으로부터 인터포저 도파관(224)으로의 광 신호에 대한 단열 전이를 제공하거나, 반대 방향에서 진행하는 광 신호에 대한 단열 전이를 제공한다. 단열 전이는 Si 도파관 및 SiN 도파관(212 및 208)의 테이퍼 단부의 구조 및/또는 유효 인덱스를 충분히 느린 방식으로 변화시킴으로써 달성 될 수 있어서, 광이 테이퍼 단부에 입사할 때 광이 그 모드에서 산란되지 않으며, 광이 테이버 단부를 빠져나가 SiN 도파관 또는 인터보저 도파관(224)의 커플러 부분에 들어갈 때 동일한 모드로 전파를 계속한다. 즉, 광은 Si 도파관 또는 SiN 도파관(212 또는 208)의 테이퍼 단부와 SiN 도파관 또는 인터포저 도파관(208 또는 224)의 커플러 부분에 인접하게 위치된 y축 사이에서 점진적인 전이를 겪을 수 있어서, 모드는 변하지 않으며 광의 심각한 산란은 일어나지 않는다. 따라서, SiN 도파관(208)의 커플러 부분과 결합된 Si 도파관(212) 의 테이퍼 단부는 단열 커플러 영역의 예시이다. SiN 도파관(208)의 테이퍼 단부 및 인터포저 도파관(224)의 커플러 부분은 단열 커플러 영역의 다른 예이다.
작동시, 광학 매체의 구조, 굴절률 및/또는 다른 특성은 광학 매체의 유효 인덱스를 결정할 수 있다. 유효 인덱스는 양자 역학의 에너지 레벨과 다소 유사하다. 높은 유효 인덱스는 낮은 에너지 레벨과 유사하다. 따라서, 상이한 유효 인덱스를 갖는 2개의 인접한 광학 매체에 대해, 광은 더 높은 유효 인덱스를 갖는 매체를 통해 전파되는 경향이 있다.
본 명세서에 기술된 실시예에서, 특히 도 3a 및 도 3b를 참조하면, Si 도파관은 일반적으로 SiN 도파관보다 높은 유효 인덱스를 가질 수 있고, SiN 도파관은 일반적으로 폴리머 도파관보다 더 높은 유효 인덱스를 가질 수 있다. 도 3a 및 도 3b에 도시된 것처럼, Si 도파관의 단부를 테이퍼하여, Si 도파관의 유효 인덱스가 y축으로 변위된 SiN 도파관의 유효 인덱스와 거의 일치하거나 또는 심지어 작아질 때까지 유효 인덱스는 테이퍼 단부의 길이를 따라 감소될 수 있다. 따라서, Si 도파관(212)을 통해 전파하여 그 테이퍼 단부를 통해 나오는 광은 Si 도파관(212)의 테이퍼 단부를 나와서 Si 도파관(212)의 테이퍼 단부의 유효 인덱스가 SiN 도파관(208)의 유효 인덱스와 일치하는 지점에서 SiN 도파관(208)으로 들어간다. 유사하게, 도 3a 내지 3b에 도시된 것처럼, 유효 인덱스가 y축으로 변위된 SiN 도파관의 유효 인덱스와 일치하거나 또는 심지어 잘아질 때까지 SiN 도파관(208)은 그 단부에서 테이퍼될 수 있다. 따라서, SiN 도파관(208)을 통해 전파하여 그 테이퍼 단부를 통해 나오는 광은 Si 도파관(208)의 테이퍼 단부를 나와서 Si 도파관(208)의 테이퍼 단부의 유효 인덱스가 SiN 도파관(224)의 유효 인덱스와 일치하는 지점에서 SiN 도파관(224)으로 들어간다.
일부 다른 단열 커플러 시스템은 폴리머 또는 고 인덱스 유리(또는 다른 인터포저) 도파관이 Si 도파관의 테이퍼 단부에서 직접 광을 수신하는 단일 단열 커플러 영역 또는 단(stage)을 포함한다. 이러한 시스템은 일반적으로, 폴리머 또는 고 인덱스 유리 도판관의 유효 인덱스와 일치할 만큼 충분히 작은 유효 인덱스에 도달하도록, (예컨대, x방향에서 40nm 폭) 매우 얇은 폭으로 Si 도파관이 테이퍼 된 것 및/또는 (예컨대, 도 3a-3b의 y방향으로 190-200nm 두께) 매우 얇은, Si 도파관을 요구한다. 이러한 미세한 치수는 일부 팹(fab)/제조업체에서는 달성할 수 없으며, 및/또는 이러한 팹/제조업체의 기존 공정과 일치하지 않을 수 있다. 또한, 더 작은 Si 도파관은 일반적으로 상대적으로 큰 Si 도파관보다 삽입 손실이 더 높기 때문에 불리하게 만든다. Si 도파관 및 폴리머 도파관 사이의 단열 커플러 길이는 2mm정도일 수 있으며, 이와 같은 좁은 Si 도파관은 원하지 않는 광학 손실로 이어진다. 이와 비교하여, 본 명세서에 기술된 일부 실시예는 SiN 도파관이 Si 도파관과 인터포저 도파관 사이의 중간 굴절률을 가지는 2단(two-stage) 단열 커플러를 구현해서, Si 도파관의 유효 인덱스는 더 큰, 더 작은 손실 SiN 도파관의 사용을 가능하게 하며 팹/제조업체에의 해 달성될 수 있는 큰 치수를 가진 SiN 도파관 및/또는 테이퍼 단부를 제조함으로써 SiN 도파관의 유효 인덱스에 일치될 수 있다. 여기서, Si 도파관에서 SiN 도파관으로의 단열 커플러 길이는 매우 작을 수 있는데, 예컨대 약 50-200㎛이다. 이 경우 작은 ~ 80 nm 폭의 Si 도파관의 높은 손실은 상당한 손실로 유도되지 않으며, 상기 손실은 상술했듯이 2 mm를 초과하는 좁은 Si 도파관보다 현저히 적다. SiN 도파관과 인터포저 도파관 사이의 단열 커플러 영역은 약 2mm 일 수 있으며, Si 도파관에 대한 SiN 도파관의 낮은 손실은 Si와 인터포저 도파관 간의 직접적인 단열 커플러와 비교하여 손실이 적다.
도 4는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 도 3a 내지도 3b의 Si 도파관(212)으로부터 SiN 도파관(208)으로의 TM 편광된 광의 시뮬레이션된 커플러 효율의 그래프를 포함한다. 도 4의 수평축은 SiN 도파관(208)의 높이 또는 두께(tSiN)(예컨대, 도 3a-3b의 y방향)이고, 수직축은 커플러 효율이다. 도 4에서, 커플러 효율은 SiN 도파관(208)의 높이 또는 두께(tSiN)가 증가함에 따라 증가한다. 1㎛의 높이 또는 두께(tSiN) 에서, 커플러 효율은 TM 편광된 광에 대해 약 96 %이다.
도 5a 내지 도 5b는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 기준선(2)에서 도 3a 및 도 3b의 SiN 도파관(208)에서 TM 및 TE 편광된 광의 시뮬레이션된 광 모드의 그래프를 포함한다. 도 5a 및 도 5b의 시뮬레이션을 위해서, Sin 도파관(208)은 (예컨대, y방향에서)높이 또는 두께(tSiN)가 약 1㎛ 및 (예컨대, x방향에서) 폭(WSiN1)은 약 1.5㎛를 가지는 것으로 가정된다.
도 5a에 도시된 바와 같이, 도 3a 내지도 3b의 기준선(2)에서, TM 편광된 광의 대부분은 SiN 도파관(208)으로 이동되지만, 일부는 Si 도파관(212)의 테이퍼 단부의 팁에 여전히 남아있다. 도 5b에 도시된 바와 같이, 도 3a-3b에서 기준선(2)에서, 실질적으로 모든 TE 편광된 광은 Si 도파관(212) 및 SiN 도파관(208) 밖으로 이동된다.
도 5a 및 도 5b는 광의 단일모드로서 광을 도시한다. 하지만, SiN 도파관(208)은 일부 경우 다중모드 광을 지원할 수 있다. 단일모드 광이 Si 도파관(212)에서 SiN 도파관 (208)까지 단열적으로 결합되는 경우, SiN 도파관(208)의 단일 모드만 활성화될 수 있으며 광이 일분 실시예에서 단일모드로 유지될 수 있다. 다른 실시예들에서, 이하에 기술되었듯이 광의 다중모드가 이들 사이에 전송을 지원하도록 구성될 수 있다. 다른 실시예에서, SiN 도파관은 단일모드만을 지원하도록 구성될 수 있다.
도 6은 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된, 도 3a-3b의 SiN 도파관(208)으로부터 인터포저 도파관(224)까지 TM 편광된 광 및 TE 평광된 광(도 6에서 각각 "TM" 및 "TE"로 표시됨)의 시뮬레이션된 커플러 효율의 그래프를 포함한다. 도 6의 수평축은 SiN 도파관(208)의 테이퍼 단부의 길이 (예를 들어,도 3a-3b의 z 방향)이며, 수직축은 커플러 효율이다. 도 6에서, 결합 효율은 일반적으로 TE 편광된 광에 대해 더 좋으며, SiN 도파관(208)의 테이퍼 단부의 길이가 증가함에 따라 TE 및 TM 편광된 광 모두에 대해 증가한다.
도 7은 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 다른 예시의 2단 단열 커플러 광자 시스템(700)(이하, "광자 시스템 (700)")의 측면도이다. 광자 시스템 (700)은 Si PIC(702) 및 인터포저(704)를 포함한다. 광자 시스템(200)과 유사하게, 광자 시스템 (700)은 일반적으로 광을 광자 시스템(700) 내로 및/또는 광자 시스템(700)으로 단열 식으로 결합하도록 구성 될 수 있다.
Si PIC(702)는 Si 기판(706), SiO2 박스(708), SiN 도파관(712)을 포함하는 제1 층(710) 및 Si 도파관 (716)을 포함하는 제2 층(714)을 포함한다. 도시된 실시예에서, 제1 층(710)은 SiO2 상에 (또는 적어도 위에) 형성되며, 제2 층(714)은 제1 층 상에 (또는 적어도 위에) 형성된다. 대안으로 또는 추가적으로, SiN의 슬래브(slap)(718)는 적어도 Si 도파관(716)이 SiN 도파관(712)에 광학적으로 결합되는 영역에서 제1 층(710)과 제2 층(714) 사이에 형성될 수 있다. 일 실시예에서, SiN 도파관(712)은 SiO2 또는 다른 적절한 도파관 클래딩 에 의해 그 길이를 따라 적어도 두 측면에서 둘러싸인 도파관 코어로서 Si3N4를 포함한다 .
도 7에 도시된 바와 같이, Si PIC(702)는 제2 층(714)에 형성된 하나 이상의 능동 광학 구성요소(720), 제2 층(714) 상에 및/또는 그 위에 형성된 하나 이상의 유전체 층(722), 및 하나 이상의 금속화된 구조(724)을 포함한다. 금속화된 구조(724)는 Si PIC(702)의 상부로부터 유전체 층(722)을 통해 능동 광학 구성요소(720)와 전기적으로 접촉하도록 연장 될 수 있다. 유전체 층(722)은 SiO2 또는 다른 적절한 유전체 재료를 포함할 수 있다. 유전체 층들(722) 및 금속화된 구조들(724)은 집합적으로도 7의 Si PIC(702)와 같은 Si PIC들에 포함될 수 있는 3D 스택 영역의 예이다. 대안으로 또는 추가적으로, 능동 광학 구성요소들(720)을 포함하는 Si PIC(702)의 영역은 (도 7에서 "활성"으로 표시된) Si PIC(702)의 활성 영역으로 언급될 수 있는 반면, 이러한 활성 광학 구성요소(702)가 결여된 Si PIC (702)dml 활성 영역들 또는 영역은 (도 7에서 "수동"으로 표시된) Si PIC(702)의 수동 영역으로 언급될 수 있다.
Si PIC(702)는 도 7의 예시에서 SiN 슬래브(718), 제2 층(714), 유전체 층(722)을 포함하는 제1 층(710) 아래로 Si PIC(702)의 층을 통하여 에칭된 윈도우(725)를 정의할 수 있다.
인터포저(704)는 인터포저 기판(726) 및 폴리머 기판 상에 및/또는 폴리머 기판에 결합된 도파관 스트립(728)을 포함 할 수 있다. 도파관 스트립(728)은 하나 이상의 인터포저 도파관(730)을 포함한다. 각각의 인터포저 도파관(730)은 상이한 굴절률의 인터포저 코어 및 인터포저 클래딩을 포함한다. 각각의 인터포저 도파관(730)의 커플러 부분은 Si PIC (702)의 에칭된 윈도우(725) 내의 각각의 SiN 도파관(712)의 테이퍼 단부 위에 배치되고 이하에서 상세히 설명되는 바와 같이 대응하는 SiN 도파관(712)의 테이퍼 단부와 정렬된다.
도 7의 Si PIC(702), 인터포저(704), Si 기판(706), SiO2 박스(708), 제1 층(710), SiN 도파관(712), 제2 층(714), Si 도파관(716), SiN 슬래브(718), 컴포넌트 (720), 유전체 층(722), 금속화된 구조(724), 인터포저 기판(726), 도파관 스트립(728) 및 인터포저 도파관(730)은 일반적으로 다른 Si PIC, 인터포저, Si 기판, SiN 도파관, 제2 층, Si 도파관, SiN 슬래브, 능동 광학 구성요소, 유전체 층, 금속화된 구조물, 인터포저 기판, 도파관 스트립 및 본 명세서에 개시된 인터포저 도파관을 포함한다.
도 8a 내지 도 8b는 본 명세서에 기재된 적어도 하나의 실시예에 따라 배열된, 도 7의 광자 시스템(700)의 부분들의 다양한 도면을 포함한다. 특히, 도 8a는 오버헤드 도면(800A) 및 종단면도(800B)를 포함하고, 도 8b는 도 8a의 기준선(1-4)으로 각각 표시된 위치에서의 횡단면도(800C-800F)를 포함한다.
도 8a의 오버헤드 도면(800A)은 서로에 대한 다양한 구성요소의 상대적인 x 축 및 z축 정렬을 도시한다. 도 8a의 종단면도(800B)는 다양한 구성요소에 대한 재료 적층의 예를 도시한다. 도 8a의 오버헤드 도면(800a)은 위에서 보았을 때 반드시 눈에 띄지않을 수도 있는 물질 스택의 상이한 높이에 있는 다양한 구성 소의 윤곽 또는 풋프린트(footprints)를 포함하지만, 서로에 대한 다양한 구성요소들의 x 및 z정렬을 도시하는 윤곽 또는 풋프린트로 도시된다.
도 8a의 도면(800A)에 도시된 광자 시스템(700)의 부분은 Si 도파관(716)의 테이퍼 단부를 포함한다. Si 도파관(716)의 테이퍼 단부는 기준선(2)에서보다 기준선(1)에서 상대적으로 넓다. 테이퍼 단부를 포함 하는 Si 도파관(716)은 SiN 도파관(712)을 포함하는 제1 층(710) (도 7) 또는 그 위에 제2 층(714)(도 7)에 형성 될 수 있다. 예컨대, 제2 층(714)은 제1 층(710) 위의 SiN 슬래브(718) 상에 형성 될 수 있다. 제2 층 (714) 내에서, SiO2는 도 8b의 도면(800C 및 800D)에 도시된 바와 같이, (예컨대, 양의 x 방향 및 음의 x 방향에서) 일반적으로 Si 도파관(716)을 위한 클래딩을 형성하기 위해 Si 도파관(716)의 측면에 인접하게 배치될 수 있으며, 코어로서 역할한다. Si 도파관(716)의 굴절률 및/또는 두께는 상술한 Si 도파관(212)의 두께 및/또는 굴절률과 동일하거나 상이할 수 있다.
도 8a에 도시된 바와 같이, SiN 슬래브(718)는 SiN 도파관(712)을 포함하는 제 1 층(710)(도 7) 상에 형성되거나 그렇지 않으면 배치될 수 있다. SiN 슬래브(718)는 상기 SiN 슬래브(214)의 두께와 동일하거나 상이한 두께를 가질 수 있다.
도 8a의 조망(800B)은 SiN 도파관(712)을 추가로 도시한다. SiN 도파관(712)은 커플러 부분 및 테이퍼 단부(tapered end) 모두를 포함한다. SiN 도파관(712)의 커플러 부분은 일반적으로 기준선(1 및 2) 사이의 SiN 도파관(712)의 부분을 포함하고 SiN 도파관(712)의 테이퍼 단부는 일반적으로 기준선(3 및 4) 사이의 SiN 도파관(712)의 부분을 포함한다. SiN 도파관(712)의 테이퍼 단부는 기준선 4에서보다 기준선(3)에서 상대적으로 넓다. 제 1 층(710)(도 7) 내에서, SiO2는 일반적으로 SiN 도파관(712)의 측면에 인접하게 배치되어, 도 8b의 조망(800C-800F)에 도시된 바와 같이, (예를 들어, 양의 x 및 음의 x 방향으로) SiN 도파관(712)에 대한 클래딩 층으로 작용할 수 있다. 제 1 층(710)의 SiN 도파관(712) 및/또는 다른 SiN 도파관은 상기 SiN 도파관(208)의 두께 및/또는 굴절률과 동일하거나 상이한 (예를 들어, y 방향으로) 두께 및/또는 굴절률을 가질 수 있다.
SiN 도파관(712)이 Si 도파관(716)으로부터 y 방향으로 변위되었지만, Si 도파관(716)의 테이퍼 단부는 SiN 도파관의 커플러 부분과 x 및 z 방향으로 정렬되어 Si 도파관(716)의 테이퍼 단부가 x 및 z 방향으로 SiN 도파관(712)의 커플러 부분과 겹치고(조망(800A)에 도시된 바와 같이) 이에 평행하게 된다(조망(800B)에 도시된 바와 같이)는 것을 도 8a로부터 알 수 있다.
도 8a는 인터포저(interposer) 도파관(730)을 추가로 도시한다. 인터포저 도파관(730)은 인터포저 코어(730A) 및 인터포저 클래딩(730B)을 포함한다. 또한, 인터포저 도파관(730)은 커플러 부분 및 커플러 부분으로부터 연장되는 단부 모두를 포함한다. 인터포저 도파관(730)의 커플러 부분은 일반적으로 기준선(3 및 4) 사이의 인터포저 도파관(730)의 부분을 포함하고 단부는 커플러 부분으로부터 (예를 들어, 도 8a의 우측으로) 연장된다. 인터포저 도파관(730)은 잠재적으로 하나 이상의 다른 인터포저 도파관과 함께, 도 7의 인터포저 기판(726)에 결합될 수 있다. 일부 실시태양에서, 도 7의 인터포저(704)의 인터포저 도파관(730) 및/또는 다른 인터포저 도파관은 상기한 인터포저 도파관(224)의 두께, 폭 및/또는 굴절률과 동일하거나 상이한 (예를 들어, y 방향으로) 두께, (예를 들어 x 방향으로) 폭 및/또는 굴절률을 가질 수 있다.
인터포저 도파관(730)이 SiN 도파관(712)으로부터 y 방향으로 변위되지만, 인터포저 도파관(730)의 커플러 부분은 그럼에도 불구하고 SiN 도파관(712)의 테이퍼 단부와 x 및 z 방향으로 정렬되어 인터포저 도파관(730)의 커플러 부분은 SiN 도파관(712)의 테이퍼 단부와 겹치고(조망(800A)에 도시된 바와 같이) 이에 평행하게 된다(조망(800B)에 도시된 바와 같이)는 것을 도 8a로부터 알 수 있다.
Si 도파관(716), SiN 도파관(712), 이의 테이퍼 단부 및/또는 인터포저 도파관(730)은 상기 Si 도파관(212), SiN 도파관(208), 이의 테이퍼 단부 및/또는 인터포저 도파관(224)의 폭 및/또는 길이와 동일하거나 상이한 (예를 들어 x 방향으로) 폭 및/또는 (예를 들어 x 방향으로) 길이를 가질 수 있다. 선택적으로 또는 부가적으로, Si 도파관(716) 및 SiN 도파관(712)의 테이퍼 단부는 Si 도파관(212), SiN 도파관(208) 및 인터포저 도파관(224)에 대해 상기한 바와 같이, Si 도파관(716)으로부터 SiN 도파관(712)으로 및 SiN 도파관(712)으로부터 인터포저 도파관(730)으로의 광 신호에 대한 단열 전이를 제공할 수 있다
도 9는 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된 다른 예시의 2단 단열 결합 광자 시스템(900)(이하, "광자 시스템(900)")의 측면도이다. 광자 시스템(900)은 많은 면에서 상기 광 시스템(700)과 유사하며, Si PIC(902) 및 인터포저(704)를 포함한다. Si PIC(902)는 많은 면에서 상기 Si PIC(702)와 유사하며, 예를 들어, SiO2 박스(708), 제 2 층(714), Si 도파관(716), 능동 광학 소자 (720), 유전체층(722) 및 금속화 구조(724) 및 Si PIC(902)는 에칭된 윈도우 (925)를 추가로 정의한다.
Si PIC(902)는 도 7의 제 1 층(710)과 유사한 제 1 층(910)을 추가로 포함한다. 특히, 제 1 층(910)은 상기 커플러 부분을 갖는 SiN 도파관(712)과 유사한 커플러 부분을 갖는 제 1 SiN 도파관(912A)을 포함한다. 특히, Si 도파관(716)의 테이퍼 단부 및 제 1 SiN 도파관(912A)의 커플러 부분은 Si 도파관(716) 및 SiN 도파관(712)에 대해 상기한 바와 같이 서로 정렬되어 Si 도파관(716)으로부터 제 1 SiN 도파관(912A)으로 또는 그 반대로 광을 단열 결합시킨다.
Si PIC(902)의 제 1 층(910)은 일반적으로 914로 표시된 WDM 구성요소를 추가로 포함한다. WDM 구성요소(914)는, 예를 들어, WDM 멀티플렉서(mux) 또는 WDM 디멀티플렉서(demux)로서 기능할 수 있다. WDM 구성 요소(914)는 하나 이상의 캐스케이드 마하-젠더(cascaded Mach-Zehnders), 에셜렐 격자(Echelle gratings) 또는 어레이 도파관 격자(AWGs)를 포함할 수 있다. WDM 구성요소(914)는 광의 파장에 따라 제 1 SiN 도파관(912A)을 하나 이상의 제 2 SiN 도파관(912B, 912C)에 광학적으로 결합시킨다. 선택적으로 또는 부가적으로, WDM 구성요소(914)는 상이한 파장을 갖는 광 신호를 운반할 수 있는 제 2 SiN 도파관(912B, 912C) 중 하나 또는 각각을 차례로 하나 이상의 Si 도파관(716)에 결합된 하나 이상의 제 1 SiN 도파관(912A)에 광학적으로 결합시킨다. 제 2 SiN 도파관(912C)은 SiN 도파관(712) 및 인터포저 도파관(730)에 대해 상기한 바와 같이, 광을 인터포저 도파관(730)으로 단열 결합시키는 테이퍼 단부를 포함할 수 있다.
WDM 구성요소(914)의 편광 의존성을 감소 및/또는 제거하기 위해, 제 1 및 제 2 SiN 도파관(912A-912C)(일반적으로 이후 "SiN 도파관(912)"또는 "SiN 도파관들(912)") 중 하나 이상은 광의 TE 및 TM 편광에 대한 동일한 유효 지수 및 그룹 지수를 가질 수 있다. 광의 TE 및 TM 편광에 대한 동일한 유효 지수 및 그룹 지수를 갖는 SiN 도파관(912)을 구성하기 위해, SiN 도파관(912)은 대칭 정사각형 단면을 구비할 수 있고 일반적으로 SiO2로 둘러싸일 수 있다.
예를 들어, 도 9에서, 적어도 SiN 도파관(912B)은 그 길이를 따라 또는 적어도 그 일부를 따라 정사각형 단면을 가질 수 있다. SiN 도파관(912B)의 길이의 적어도 일부를 따른 정사각형 단면은 약 500nm x 약 500nm 일 수 있다. 가로 방향으로, SiN 도파관(912B)은 인접한 SiO2를 가질 수 있다. 세로 방향(예를 들어, y 방향)에서, SiN 도파관(912B)은 SiO2 박스(708)를 가질 수 있으며 또는 그 아래에 인접한 SiO2의 다른 층을 가질 수 있으며, SiO2 박스(708) 또는 SiO2의 다른 층은 적어도 200nm의 두께를 갖는다. 또한, SiN 도파관(912B)은 제 2 층(714) 및/또는 유전체층(722)과 같이 그 위에 인접한 SiO2의 하나 이상의 층을 가질 수 있다. 도 9의 SiN 도파관(912B)의 위에 인접한 SiO2의 하나 이상의 층은 330nm보다 큰 집합체 두께를 가질 수 있다.
도 10은 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된, 도 9의 실시태양와 관련된 다양한 시뮬레이션(1000A-1000C)을 포함한다. 시뮬레이션 (1000C)은 도 9의 SiN 도파관(912B)의 유효 지수/그룹 지수를 SiN 도파관(912B)의 두께의 함수로서 묘사하며 여기서 SiN 도파관(912B)은 500nm의 두께를 갖는 것으로 가정된다. 시뮬레이션(1000C)에서, 곡선(1002A 및 1002B)은 각각 광의 TE 및 TM 편광에 대한 SiN 도파관(912B)의 그룹 지수를 나타내며, 곡선(1004A 및 1004B)은 각각 광의 TE 및 TM 편광에 대한 SiN 도파관(912B)의 그룹 지수를 나타낸다. 시뮬레이션(1000C)으로부터 광의 TE 및 TM 편광에 대한 동일한 그룹 지수 및 유효 지수가 500nm에서 발생함을 알 수 있는데, 예를 들어, SiN 도파관(912B)의 폭은 500nm 두께와 동일하다. 이것이 제로 복굴절 작용을 초래할 수 있다.
도 10은 시뮬레이션(1000C)으로부터 결정된 SiN 도파관(912B)의 500nm x 500nm 단면 측정치뿐만 아니라 SiN 도파관에 사용된 SiN 및 SiO2의 굴절률을 열거 한 표(1006)를 추가로 포함한다.
도 10의 시뮬레이션(1000A 및 1000B)은 표(1004)에 열거된 파라미터를 가정한다. 시뮬레이션(1000A 및 1000B)으로부터 SiN 도파관(912B)의 길이를 따라 4면 모두에서 SiO2로 둘러싸인 500nm x 500nm SiN 도파관(912B)에 대해 제로 복굴절 작용이 발생함을 알 수 있다.
도 11은 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된 다른 예시의 2단 단열 결합 광자 시스템(1100)(이하, "광자 시스템 (1100)")의 측면도이다. 광 시스템(1100)은 많은 면에서 상기 광 시스템(900)과 유사하며, 특히 인터포저 (704) 및 SiO2를 갖는 Si PIC(1102), SiN 도파관(1112A-1112C)(이하에서 "SiN 도파관(1112) 또는 "SiN 도파관들(1112")를 포함하는 제 1 층(1110), 및 WDM 구성요소(1113), 하나 이상의 Si 도파관(1116)을 포함하는 제 2 층(1114), 하나 이상의 유전체층(1122) 및 금속화 구조(1124)를 포함한다. 제 1 층(1110), SiN 도파관(1112), WDM 구성요소(1113), 제 2 층(1114). Si 도파관(1116), 유전체층(1122) 및 금속화 구조(1124)는 일반적으로 다른 제 1 층, SiN 도파관, WDM 구성요소, 제 2 층 중 임의의 것과 유사하거나 동일할 수 있다. 본 발명에서 달리 나타내는 경우를 제외하고 Si 도파관, 유전체층 및 금속화 구조가 본 발명에 개시되었다.
광 시스템(1100)과, 예를 들어, 광 시스템(900) 사이의 한 가지 차이는 도 11의 Si PIC(1102)의 제 1 및 제 2 층(1110 및 1114)이 도 9의 Si PIC(902)의 제 1 및 제 2 층(910 및 714)과 비교하여 바뀌었다는 것이다. 특히, 도 11에서, Si 도파관(1116)을 포함하는 제 2 층(1114)은 SiN 도파관(1112)을 포함하는 제 1 층 (1110) 아래에 있다. 유전체층(1122)은 제 1 층(1110)의 위에 접촉하여 배치될 수 있고 800nm보다 큰 두께를 가질 수 있다. 제 2 층(1114)은 제 1 층(1110)의 아래에 접촉하여 배치될 수 있고 330 nm보다 큰 두께를 가질 수 있다.
Si PIC(1102)는 일반적으로 도 9의 Si PIC (902)와 대체로 유사할 수 있다. 예를 들어, 광은 상기한 바와 유사한 방식으로 Si 도파관(1116)으로부터 SiN 도파관(1112A)으로, 또는 그 반대로, SiN 도파관(1112C)으로부터 인터포저 도파관(730) 으로 또는 그 반대로 단열 결합될 수 있다. 또한, SiN 도파관(1112B)은 광의 TE 및 TM 편광에 대해 동일한 유효 지수 및 그룹 지수를 가질 수 있다.
도 12a 및 도 12b는 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된, 도 3a-3b의 Si 도파관(212), SiN 도파관(208), 및 인터포저 도파관(224)으로 구성된 2개의 단열 커플러 영역을 포함하는 다른 예시적인 광전자 시스템(1200) (이하, "시스템(1200)")의 평면도 및 종단면도를 포함한다.
시스템(1200)은 모두 레이저 서브-마운트(1210)에 장착된 분배 피드백(DFB) 레이저(1202) 또는 다른 반도체 레이저, 제 1 렌즈(1204), 광 분리기(1206) 및 제 2 렌즈(1208)를 추가로 포함한다. 제 1 렌즈(1204)는 DFB 레이저(1202)로부터 출력된 광 신호의 광 경로에 위치될 수 있다. 광 분리기(1206)는 제 1 렌즈 (1204) 다음에 광 경로에 위치될 수 있다. 제 2 렌즈(1208)는 광 분리기(1206) 다음에 광 경로에 위치될 수 있다. 도시된 바와 같이, 인터포저 도파관(224)의 단부는 제 2 렌즈 (1208) 다음에 광 경로에 위치될 수 있다.
도 13은 본 발명에 기술된 적어도 일부 실시태양에 따라 배열된 다른 예시적인 광전자 시스템(1300)(이하, "시스템(1300)")의 평면도이다. 시스템(1300)은 도 13의 예에서 N이 4인 상이한 파장 λ1-λN 의 광 신호를 방출하도록 구성된 N 개의(N ≥2) DFB 레이저(1302A-1302D)를 포함한다. DFB 레이저(1302A-1302D)의 각각은 12A-12B에 대해 기술된 바와 같이 상응하는 제 1 렌즈(1306A-1306D), 상응하는 광 분리기(1308A-1308D), 및 상응하는 제 2 렌즈(1310A-1310D)를 통해 상응하는 인터포저 도파관(1304A-1304D)에 광학적으로 결합된다.
DFB 레이저(1302A-1302D)의 각각의 출력은 인터포저 도파관(1304A-1304D)(각각은 인터포저 코어 및 인터포저 클래딩으로 구성되고 인터포저 기판상에 형성된다) 중 상응하는 하나에 의해 수신되고, 상응하는 인터포저 도파관(1304A-1304B)으로부터 도 13의 시스템(1300)에 포함된 Si PIC의 제 1 층에 포함된 상응하는 SiN 도파관(1312A-1312D) 속으로 단열 결합된다. 시스템(1300)의 Si PIC는 본 발명에 기술된 하나 이상의 다른 Si PIC와 유사하거나 동일할 수 있다. 단열 결합은, 예를 들어, 상응하는 인터포저 도파관(1304A-1304D)의 상응하는 커플러 부분과 2개의 직교하는 치수로 정렬되는 테이퍼 단부를 갖는 SiN 도파관(1312A-1312D)을 제공함으로써 상기한 바와 같이 수행된다. SiN 도파관(1312A-1312D)의 각각은 N DFB 레이저(1302A-1302D)에 의해 출력된 N 개의 광 신호 중 상응하는 하나를 제 1 층 위에 또는 아래에 수직으로 배치된 Si PIC의 제 2 층의 상응하는 Si 도파관 속으로 즉시 단열 결합시키기 보다는, SiN 도파관(1312A-1312D)은 도 13의 Si PIC의 제 1 층에 포함된 수동 광학 장치(1314)에 Si PIC의 제 1 층 내에서 광학적으로 결합된다.
도 13의 실시예에서, 수동 광학 장치(1314)는 WDM 멀티플렉서와 같은 WDM 구성요소를 포함한다. WDM 멀티플렉서는 마하-젠더(MZ) 간섭계, AWG(Arrayed Waveguide Grating), 에셜렐 격자 또는 다른 적합한 WDM 멀티플렉서를 포함할 수있다. 보다 일반적으로, 수동 광학 장치(1314)는 SiN에서의 형성에 적합한 임의의 수동 광학 장치를 포함할 수 있다.
N 개의 DFB 레이저(1302A-1302D)에 의해 출력된 N 개의 광 신호는 SiN 도파관 (1312A-1312D)에 의해 수동 광학 장치(1314)로 지향된다. 수동 광학 장치(1314)는 N 개의 광 신호를 도 13의 Si PIC의 제 1 층에 포함된 공통 SiN 출력 도파관(1316)에 출력된 다중화 광 신호로 다중화한다. 공통 SiN 출력 도파관(1316)은 본 발명에 기술된 다른 SiN 도파관과 유사하거나 동일하게 구성될 수 있다. 다중 광 신호는 공통 SiN 출력 도파관(1316)으로부터 Si PIC의 제 2 층에 형성된 Si 도파관(1318)으로 단열 결합된다. 단열 결합은, 예를 들어, Si 도파관(1318)에 공통 SiN 출력 도파관(1316)의 커플러 부분과 2개의 직교하는 치수로 정렬된 테이퍼 단부를 제공함으로써 상기한 바와 같이 달성될 수 있다.
도 14는, 예를 들어, 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된 Si PIC(102, 702, 902, 1102)의 제 1 층(206, 710, 910, 1110)에서 SiN을 사용하는 WDM 구성요소(예를 들어, WDM 멀티플렉서 또는 WDM 디멀티플렉서)와 같은 수동 광학 장치로서 형성될 수 있는 예시적 AWG(1400)의 평면도이다. Si PIC의 제 1 층은 SiN 도파관(1402), AWG(1400) 및 SiN 도파관(1404A-1404D)을 포함할 수 있다. 인터포저의 인터포저 도파관(1406)은 SiN 도파관(1402)과 단열 커플러 영역을 형성한다. Si PIC의 제 2 층에 형성된 Si 도파관(1408A)은 SiN 도파관(1404A)과 단열 커플러 영역을 형성한다. 도 14에 도시되지는 않았지만, Si PIC의 제 2 층에 형성된 다른 Si 도파관은 다른 SiN 도파관(1404B-1404D)과 단열 커플러 영역을 형성할 수 있다.
일부 실시태양에서, AWG(1400)는 WDM 디멀티플렉서이며, 이 경우 다중화 광 신호는 인터포저 도파관(1406)으로부터 SiN 도파관(1402)으로 단열 결합되어 AWG(1400)에 제공되며, AWG(1400)는 다중화 광 신호를 SiN 도파관(1404A-1404D)에 개별적으로 출력된 다수의 출력 신호(예를 들어, 개별 파장 채널)로 탈다중화한다. 그런 후에 출력 신호의 각각은 상응하는 SiN 도파관(1404A-1404D)으로부터 SiN 도파관(1404A)의 경우에 Si 도파관(1408A)과 같은 상응하는 Si 도파관으로 단열 결합될 수 있다.
일부 실시태양에서, AWG(1400)는 WDM 멀티플렉서이며, 이 경우 다중화 입력 신호(예를 들어, 개별 파장 채널)중 다른 하나는 Si PIC의 Si 도파관(1408A) 또는 다른 Si 도파관과 같은 상응하는 SiN 도파관으로부터 상응하는 SiN 도파관(1404A-1404D)으로 단열 결합된다. SiN 도파관(1404A-1404D)은 개별 입력 신호를 AWG(140)에 제공하며, AWG(140)는 다양한 입력 신호를 SiN 도파관(1402)에 출력된 다중화 광 신호로 다중화한다. 다중화 광 신호는 SiN 도파관(1402)으로부터 인터포저 도파관(1406)으로 단열 결합될 수 있다.
도 14 (및 도 13)에서, 각각의 SiN 도파관(1402 및 1404A-1404D)은 비교적 넓은 SiN 도파관으로부터 TE 및 TM에 대한 유효 지수가 동일한 비교적 좁은 SiN 도파관으로 테이퍼 다운될 수 있다. 따라서, 도 14의 SiN-기반 AWG(1400)는 제로-복굴절 SiN 도파관을 기반으로 할 수 있다.
도 15는, 예를 들어, 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된 Si PIC(102, 702, 902, 1102)의 제 1 층(206, 710, 910, 1110)에서 SiN을 사용하는 WDM 구성요소(예를 들어, WDM 멀티플렉서)와 같은 수동 광학 장치로서 형성될 수 있는 MZ 간섭계(1500)의 예시적인 캐스케이드의 평면도이다. MZ 간섭계(1500)의 캐스케이드는 도 13의 수동 광학 장치(1314)를 포함하거나 이에 상응할 수 있다. 도 15의 캐스케이드 MZ 간섭계(1500)가 N (N> = 2) 입력 광 신호를 입력받고 하나의 다중화 광 신호를 출력하는 WDM 멀티플렉스로 도시되어 있지만, 캐스케이드 MZ 간섭계(1500)는 하나의 다중화 광 신호를 입력받고 N 개의 개별 광 신호를 출력하는 WDM 디멀티플렉서로서 제공될 수 있다.
MZ 간섭계(1500)의 캐스케이드는 ΔL의 제 1 단(1502)의 MZ 간섭계 각각의 한 아암에서 지연을 갖는 MZ 간섭계의 제 1 단(1502), 2·ΔL의 제 2 단(1504)의 MZ 간섭계의 각각의 한 아암에서 지연을 갖는 MZ 간섭계의 제 2 단(1504), 및 4·4ΔL의 제 3 단(1506)의 지연을 갖는 MZ 간섭계의 한 아암에서 지연을 갖는 하나의 MZ 간섭계를 갖는 제 3 단(1506)를 포함할 수 있다. 각 단의 각 MZ 간섭계로의 입력은 2x2 다중 모드 간섭(MMI) 커플러를 포함할 수 있고, 각 단의 각 MZ 간섭계로부터의 출력은 1x2 MMI 커플러를 포함할 수 있다. 각 단의 각 MZ 간섭계의 입력은 대안으로 50/50 방향성 커플러를 포함할 수 있다.
MZ 간섭계의 제 1 단(1502)은 SiN 도파관(1508)에 연결된 입력을 가질 수 있다. 도 13의 SiN 도파관(1312A)과 유사하게, 도 15의 SiN 도파관(1508)은 DFB(1302A-1302D) 중 상응하는 하나와 같은 상응하는 광 신호 소스로부터 도 13의 MZ 간섭계 (1500)의 캐스케이드 속으로 상이한 파장 채널을 단열적으로 결합시키기 위해 상응하는 인터 포저 도파관과 단열 결합기 영역들을 형성할 수 있다.
MZ 간섭계의 제 3 단(1506)은 SiN 도파관(1510)에 연결된 출력을 가질 수 있다. 도 13의 SiN 도파관 (1316)과 유사하게, 도 15의 SiN 도파관(1510)은 MZ 간섭계(1500)의 캐스케이드로부터 Si 도파관 속으로 다중화 출력 신호를 단열 결합시키기 위해 Si 도파관과 단열 결합기 영역을 형성할 수 있다.
도 16은 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된 다른 예시의 2단 단열 결합 광자 시스템(1600)(이하, "광자 시스템 (1600)")의 측면도이다. 광 시스템(1600)은 Si PIC(1602), 인터포저(704) 및 반도체 칩(1604)을 포함한다.
Si PIC(1602)는 Si 기판(1606), SiO2 박스(1608), 하나 이상의 SiN 도파관 (1612A, 1612B)을 갖는 제 1 층(1610) 및 하나 이상의 Si 도파관(1616A, 1616B)을 갖는 제 2 층을 포함한다. Si 기판(1606), SiO2 박스(1608), 제 1 층(1610), SiN 도파관(1612A, 1612B), 제 2 층(1614) 및 Si 도파관(1616A, 1616B)은 본 발명에서 달리 나타내는 경우를 제외하고 본 발명에 개시된 다른 Si 기판, SiO2 박스, 제 1 층, SiN 도파관, 제 2 층 및 Si 도파관 중 임의의 것과 각각 일반적으로 동일하거나 다를 수 있다. 예를 들어, Si 도파관(1616B)은 SiN 도파관(1612A)에 단열적으로 결합 될 수 있고, SiN 도파관(1612B)은 일반적으로 상기한 바와 유사한 방식으로 인터포저 도파관(730)에 단열적으로 결합 될 수 있다. 일부 실시태양에서, 제 1 층(110)은 WDM 컴포넌트 및/또는 본 발명의 다른 곳에서 기술된 다른 특징을 포함할 수 있다.
반도체 칩(1604)은 Si PIC(1602)의 제 2 층(1614) 위의 Si PIC(1602)에 웨이퍼 결합될 수 있다. 반도체 칩(1604)은 레이저 또는 InP-기반 핀 검출기를 형성하는데 필요한 InP 기반 이득 소자 또는 이득 영역과 같은 능동 광학 장치(1605)를 포함할 수 있다. 반도체 칩(1604)의 능동 광학 장치(1605)는 Si 도파관(1616A) 또는 Si 도파관(1616B) 중 하나 또는 모두에 광학적으로 결합될 수 있다. 선택적으로, Si 도파관(1616A 및 1616B)은 동일한 Si 도파관의 대향 단부를 포함할 수 있다. 따라서, 광은 능동 광학 장치(1605)와 Si 도파관(1616A 또는 1616B) 중 하나 또는 둘 모두 사이에서 교환될 수 있다. 예시적인 구현 예에서, Si 도파관(1616B)은 SiN 도파관(1612A) 내부로(또는 외부로) 단열적으로 광을 결합시키는 테이퍼 단부를 포함하고, 그 테이퍼 단부에 대향하는 Si 도파관(1616B)의 단부는 광학적으로 반도체 칩(1604)의 능동 광학 장치(1605)에 결합된다. 소위 하이브리드 레이저 구조는 InP 이득 영역의 양측 면에 Si에 반사형 브래그 반사기(DBR)를 추가함으로써 InP 이득 소자 및 Si에 의해 형성될 수 있다.　 InP 이득 영역의 양쪽에 있는 Si DBR은 이득이 있는 광 공동을 형성하여 레이저를 생성한다.
본 발명에 기술된 일부 Si PIC에서, Si PIC는 Si PIC의 능동 광학 구성요소에 대한 전기 접촉을 위한 금속층 및/또는 금속화 구조를 포함할 수 있다. 이러한 능동 광학 구성요소는 소위 백 엔드 오브 라인(BEOL) 공정에서 제조될 수 있다. 또한, 본 발명에 기술된 Si PIC와 인터포저 사이의 광을 결합시키기 위해, SiN 도파관을 포함하는 층까지 하나 이상의 상층을 관통하는 에칭된 윈도우가 인터포저에 포함된 인터포저 도파관에 결합하기 위해 SiN 도파관을 노출하도록 형성될 수 있다. 이들 및 다른 구현예에서, Si PIC의 상층은 CMP 이후에 평탄성을 유지하기 위해 금속 더미(dummies)를 포함할 수 있다. 금속 더미는 특정 필 팩터(fill factor)를 유지해야 할 수 있다. 에칭된 윈도우의 면적은 금속 더미 필 팩터에 의해 결정될 수 있으며, 수 평방 밀리미터(mm2)로 제한될 수 있다.
도 17은 본 발명에 기술된 적어도 하나의 실시태양에 따라 배열된 에칭된 윈도우(1702)를 한정하는 예시적인 Si PIC(1700)의 사시도이다. Si PIC(1700)는 테이퍼 단부를 에칭된 윈도우(1702)에서 볼 수 있는 다양한 SiN 도파관(1712)을 갖는 제 1 층(1710)을 포함한다. Si PIC(1700), 에칭된 윈도우(1702), 제 1 층(1710) 및 SiN 도파관(1712)은 일반적으로 본 발명에서 달리 나타내지 않는 한 본 발명에 개시된 다른 Si PIC, 에칭된 윈도우, 제 1 층 및 SiN 도파관과 유사하거나 동일할 수있다. Si PIC(1700)는 본 발명에 개시된 다른 Si PIC 중 하나 이상과 관련하여 설명된 것과 유사한 하나 이상의 다른 구성요소 또는 요소를 추가로 포함할 수 있다.
Si PIC(1700)는 추가로 제 1 층(1710) 위에 하나 이상의 유전체층(1722)을 포함하며,이 유전체층은 본 발명에 개시된 다른 유전체층과 유사하거나 동일할 수 있다. 에칭된 윈도우(1702)는 유전체층(1722)을 통해 제 1 층(1710)까지 에칭함으로써 형성될 수 있다. 따라서, 에칭된 윈도우(1702)는 유전체층(1722)에 의해 3면(이중 둘은 도 17에서 볼 수 있다) 상에 한정될 수 있다. 유전체층(1722) 중 적어도 최상부는 3면 상에서 에칭된 윈도우(1702)와 경계를 이루는 영역에 적어도 금속 더미(1704)를 포함한다. 대안적으로, 금속 더미(1704)는 유전체층(1722)의 최상부 하나로부터 유전체층(1722)의 전부 또는 일부까지 아래로 연장될 수 있다.
예시적인 실시태양에서, SiN 도파관(1712)의 테이퍼 단부의 각각은 약 2.2 밀리미터(mm)일 수 있어서 에칭된 윈도우(1702)가 적어도 그렇게 길며, 유전체층(1722)은 약 5-6㎛일 수 있어서 에칭된 윈도우(1702)가 유전체층(1722)을 통해 적어도 그 깊이까지 에칭되며, SiN 도파관(1712)은 약 50㎛의 피치를 가질 수 있고, 에칭된 윈도우(1702)는 400㎛의 폭을 가질 수 있다. 다른 특정 값은 원하는 구현예에 따라 가능하다.
도 18은 본 발명에 기술된 적어도 하나의 실시태양에 따라 배치된 에칭된 윈도우(1702) 내의 도 17의 SiPIC(1700)에 결합될 수 있는 인터포저(704)의 일부 구현예의 저면도(1800A) 및 측면도(1800B)를 포함한다. 도 18의 실시태양에서, 인터포저(704)는 인터포저 기판(726) 및 이에 결합된 도파관 스트립(728)을 포함한다. 도파관 스트립(728)은 인터포저 코어(730A) 및 인터포저 클래딩(730B)을 각각 포함하는 다수의 인터포저 도파관(730)을 포함한다. 도 18의 실시예에서, 인터포저(704)는 폴리머 인터포저를 포함할 수 있어서 인터포저 기판(726), 인터포저 코어(730A) 및 인터포저 클래딩(730B)은 각각 폴리머 기판, 폴리머 코어 및 폴리머 클래딩을 각각 포함한다.
인터포저 기판(726)의 두께(tis)는 약 100㎛ 이상일 수 있다. 인터포저 클래딩(730B)의 두께(tclad)는 약 14㎛ 일 수 있다. 인터포저 코어(730A)의 피치(p), 예컨대 인터포저 코어(730A)의 공칭 코어 센터-투-코어 센터 간격은 약 50㎛, 또는 더 일반적으로는 X㎛일 수 있다. 각각의 인터포저 코어(730A)의 폭(wcore)은 약 8㎛ 일 수 있다. 인터포저 코어들(730A) 각각의 두께(tcore)는 인터포저(704)가 결합될 해당 Si PIC의 대응하는 에칭된 윈도우의 깊이보다 작거나 같을 수 있다. 도파관 스트립(728)의 폭(wws)은 대략 N×X 일 수 있는데, 여기서 N은 인터포저 코어(730A)의 수이고, X는 피치(p) 또는 공칭 센터-투-코어 센터 간격이다. 또한, 해당 에칭된 윈도우의 최소 폭은 N×X 일 수 있다. 원하는 구현에 따라 다른 특정 값이 가능하다.
도 18의 도면(1800A 및 1800B)에서, 인터포저 코어(730A)는 폴리머 도파관(730)의 커플러 부분을 포함한다. 도 18에서 볼 수 있는 커플러 부분은 상응하는 에칭된 윈도우를 통해 접근가능한 해당 SiN 도파관의 테이퍼 단부로 상술한 바와 같이 정렬될 수 있다. 커플러 부분은 커플러 부분의 길이를 따라 4개의 면들 중 나머지 하나에 인접하여 배치되는 인터포저 클래딩(730B)과 함께 그 길이를 따라 4개의 면들 중 3개에 노출된다. 대안으로, 커플러 부분은 하부면에만, 또는 하부면을 따라 그리고 부분적으로 하나 또는 양쪽의 수직면 상에만 노출될 수 있다. 이런 실시예 및 다른 실시예로, 해당 에칭된 윈도우 내부에 배치되지 않는 인터포저(704)의 부분(미도시)에서, 인터포저 코어(730A)는 일반적으로 인터포저 클래딩(730B)에 의해 그 길이를 따라 4개의 면 모두에서 둘러싸일 수 있다.
도 19a 및 19b는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된, 도 18의 인터포저(704) 및 도 17의 Si PIC(1700)의 정렬 및 부착을 도시하는 측면도이다. 도 19a에 도시된 바와 같이, 인터포저(704)의 도파관 스트립(728)은 본 명세서의 다른 곳에서 설명된 바와 같이 단열 커플러 영역을 형성하도록 SiN 도파관(1712)과 x 및 z 방향으로 일반적으로 정렬되는 인터포저 코어(730A)를 가진 에칭된 윈도우(1702)에 정렬된다. 에칭된 윈도우(1702)는 적어도 부분적으로 에폭시 언더필(1902)로 채워질 수 있다. 이후, 도 19b에 도시된 바와 같이 인터포저 코어(730A)가 SiN 도파관(1712)과 직접 또는 적어도 밀접하게 접촉할 때까지, 인터포저(704)는 도 19a의 화살표(1904)로 나타낸 바와 같이 Si PIC(1700)를 향해(또는 그 역으로) 이동될 수 있다. 본 명세서에서 사용된 바와 같이, 2개의 구성요소 또는 구성요소 간의 직접 접촉은 2개의 구성요소가 실제로 서로 접촉하고 있음을 의미한다. 본 명세서에서 사용되는 밀접한 접촉이란 광이 하나의 구성요소로부터 다른 구성 요소로 광학적으로 결합하기에 2개의 구성요소가 충분히 가깝다는 것을 의미한다. 이러한 밀착된 구성요소는 선택적으로 2개의 구성 요소 사이에 에폭시 또는 다른 접착제를 포함할 수 있다. 또한, 직접 접촉을 언급하는 본 명세서의 임의의 설명은 예컨대 접착제의 얇은 층을 포함할 수 있는 밀접한 접촉을 포함할 수 있다. 도 19b에 도시된 바와 같이, 유전체층(1722)의 상부를 인터포저(704)의 인터포저 클래딩(730B)에 에폭시(epoxy)하기 위해 에칭된 윈도우(1902)를 오버플로우(overflow)하기에 충분한 언더필 에폭시(1902)가 있을 수 있다.
도 19a 및 19b는 본 명세서의 다른 곳에서 설명된 바와 같이 단열 커플러 영역을 형성하도록 SiN 도파관(1712)과 x 및 z 방향으로 일반적으로 정렬될 수 있는 Si PIC(1700)에 포함된 Si 도파관(1906)을 추가로 도시한다.
도 20은 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 다른 인터포저(2002) 및 Si PIC(2004)의 정렬을 도시하는 측면도이다. 도 20의 예는 최대 윈도우 크기 및 금속 더미 충전율 제약을 만족시키도록 다수의 윈도우 기하학적 구조를 구현하고 본 명세서에서 논의된 바와 같이 2단 단열 커플링의 구현을 포함하여 상술한 다른 실시예와 유사하게 구성될 수 있다. 이런 실시예 및 다른 실시예에서, 인터포저(2002)는 다수의 도파관 스트립(2006)을 포함할 수 있고 Si PIC(2004)는 다수의 에칭된 윈도우(2008)를 포함할 수 있다. 도파관 스트립(2006) 및 에칭된 윈도우(2008) 각각은 일반적으로 본 명세서에 개시된 임의의 다른 도파관 스트립 및 에칭된 윈도우와 유사하거나 동일할 수 있다. 일반적으로, 적어도 인터포저(2002)가 Si PIC(2004)에 결합하는 영역에서 인터포저(2002)의 하부 표면은 적어도 Si PIC(2004)가 폴리머 인터포저(2002)에 결합하는 영역에서 Si PIC(2004)의 상부 표면에 상보적일 수 있다.
도 21은 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 다른 인터포저(2102)와 Si PIC(2104)의 정렬을 도시하는 측면도이다. 인터포저(2102)는 하나 이상의 도파관 스트립(2106)을 포함하면서 Si PIC(2104)는 하나 이상의 에칭된 윈도우(2108)를 포함한다. 또한, 도 21의 예는 하나 이상의 인터포저 정렬 리지(2110) 및 해당 Si PIC 앵커 윈도우(2112) 및/또는 하나 이상의 더미 인터포저 섬(2114)을 구현하고, 본 명세서에 논의된 바와 같이 2단 단열 커플링의 구현을 포함하여 상술한 다른 실시예와 유사하게 구성된다.
일부의 실시예에서 인터포저 정렬 리지(2110)는 인터포저(2102)의 인터포저 코어, 인터포저 클래딩 또는 인터포저 기판과 동일한 재료로 형성될 수 있다. 대안으로 또는 추가로, 각각의 인터포저 정렬 리지(2110)는 약 100 내지 200㎛ 폭 및 인터포저 코어와 동일하거나 상이한 두께일 수 있다.
앵커 윈도우(2112)는 도파관 스트립(2106)에 포함된 인터포저 도파관과 광학적으로 결합되는 SiN 도파관(2116)을 포함하는 Si PIC(2104)의 해당 제1 층 위에 있는 Si PIC(2104)의 하나 이상의 유전체층을 통해 에칭될 수 있다. 앵커 윈도우(2112)의 형상 및 위치는 인터포저 정렬 리지(2110)의 형상 및 위치에 상보적일 수 있다. 폴리머 인터포저(2102)를 Si PIC(2104)에 부착할 때, 인터포저 정렬 리지(2110)는 앵커 윈도우(2104)에 정렬될 수 있으며, 이는 도파관 스트립(2106)의 인터포저 도파관의 노출된 커플러 부분을 차례로 SiN 도파관(2116)에 정렬시킬 수 있다. 이후, 인터포저 코어가 SiN 도파관(2116)과 직접 또는 적어도 밀접하게 접촉하여 해당 단열 커플러 영역을 형성할 때까지 도 21의 화살표(2118)로 나타낸 바와 같이 Si PIC(2104)을 향해(또는 그 역으로) 이동될 수 있다.
일부의 실시예에서 더미 인터포저 섬(2114)은 인터포저(2102)의 인터포저 코어, 인터포저 클래딩 또는 인터포저 기판과 동일한 재료로 형성될 수 있다. 대안으로 또는 추가로, 더미 인터포저 섬들(2114) 각각은 인터포저 정렬 리지들(2110)과 동일하거나 상이한 폭일 수 있고 인터포저 코어들과 동일하거나 상이한 두께일 수 있다. 에칭된 윈도우(2108)의 폭은 더미 인터포저 섬(2114) 및 도파관 스트립(2106)(또는 더 상세하게 내부에 포함된 인터포저 도파관의 커플러 부분)을 수용하기에 충분할 수 있다. 더미 인터포저 섬(2114)은 가장 가까운 인터포저 도파관에서 광학 모드를 교란시키지 않기에 충분한 거리만큼 가장 가까운 인터포저 도파관으로부터 분리될 수 있다. 예를 들어, 더미 인터포저 섬들(2114) 각각은 적어도 30 ㎛만큼 도파관 스트립(2106)의 대응하는 가장 가까운 인터포저 도파관으로부터 분리될 수 있다. 일반적으로, 더미 인터포저 섬(2114)은 인터포저(2102)와 Si PIC(2104) 사이의 기계적 부착 프로세스를 용이하게 하기 위해 상대적으로 크고 평평한 표면을 제공할 수 있다.
도 22는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 인터포저 정렬 리지(2204) 및 더미 인터포저 섬(2206)을 갖는 인터포저(2202)의 다른 배열의 측면도(2200A) 및 저면도(2200B)를 포함한다. 본 명세서에 개시된 다른 인터포저들과 유사하게, 인터포저(2202)는 인터포저 기판(2208), 인터포저 클래딩(2210) 및 인터포저 코어(2212)를 포함할 수 있다. 일부 실시예에서, 인터포저(2202)는 인터포저 기판(2208), 인터포저 클래딩(2210) 및 인터포저 코어(2212) 각각이 폴리머를 포함하는 폴리머 인터포저를 포함한다. 저면도(2200B)에 도시된 바와 같이, 인터포저 클래딩(2210)은 적어도 인터포저(2202)의 영역(2214)에서 인터포저 도파관(2212)의 하부 및/또는 측면으로부터 Si PIC의 에칭된 윈도우에 수용되도록 제거될 수 있다. 에칭된 윈도우에서 수신되지 않는 인터포저(2202)의 영역(2216)에서, 인터포저 클래딩(2210)은 그 길이를 따라 인터포저 도파관(2212)의 모든 측면을 둘러쌀 수 있다.
도 23a는 본 명세서에서 설명되는 적어도 하나의 실시예에 따라 배열되는 Si PIC(2302), 인터포저(2304) 및 광섬유 단부 커넥터(2306)(이하, "커넥터(2306)")를 포함하는 또 다른 예시적인 2단 단열 커플링된 광자 시스템(2300)의 측면도이다. Si PIC(2302) 및 인터포저(2304)는 본 명세서에 달리 지시된 것을 제외하고는 본 명세서에 개시된 다른 Si PIC들 및 인터포저들 중 어느 것과 각각 유사하거나 동일할 수 있다.
예를 들어, Si PIC(2302)는 Si PIC의 제1 층에 형성된 하나 이상의 SiN 도파관(2308) 및 제1 층 아래에(또는 다른 실시예에서는 위에) 있는 Si PIC의 제2 층에 형성된 하나 이상의 Si 도파관(2310)을 포함할 수 있다. Si 도파관(2310) 각각은 단열 커플러 영역을 형성하도록 SiN 도파관(2308) 중 대응하는 하나의 커플러 부분과 2개의 직교하는 방향으로 정렬된 테이퍼 단부를 포함할 수 있다. 유사하게, 각각의 SiN 도파관(2308)은 다른 단열 커플러 영역을 형성하기 위해 인터포저(2304)에 포함된 하나 이상의 인터포저 도파관(2312) 중 대응하는 하나의 커플러 부분과 2개의 직교 방향으로 정렬된 테이퍼 단부를 포함할 수 있다.
인터포저(2304)는 고굴절률 유리 도파관 블록 또는 고굴절률 유리 도파관 인터포저를 포함할 수 있다. 따라서, 이 예에서, 인터포저 도파관(2312)은 예컨대 이온 교환 방법, 자외선(UV) 방사선 레이저 기록 또는 다른 적절한 인덱스 변경 방사선 또는 프로세스에 의해 고굴절률 유리 도파관 블록에 기록될 수 있는 고굴절률 유리 도파관을 포함할 수 있다.
각각의 인터포저 도파관(2312)은 일반적으로 단열 커플러 영역을 형성하도록 능동적으로 또는 수동적으로 SiN 도파관(2308) 중 대응하는 하나에 대해 정렬될 수 있다. 대응하는 Si 도파관(2310)에 대한 각각의 SiN 도파관(2308)의 정렬은 단열 커플러 영역을 형성하기 위한 제조 공정에서 달성될 수 있다.
에폭시 언더필(2314)은 인터포저(2304)와 Si PIC(2302) 사이에 기계적 부착을 형성하도록 이들 사이에 제공될 수 있다.
커넥터(2306)는 다중-섬유 푸시 온(MPO) 커넥터 또는 다른 적절한 광섬유 단부 커넥터를 포함할 수 있다.
인터포저(2304)는 커넥터(2306)에 결합될 수 있으며, 커넥터(2306)는 차례로 하나 이상의 광섬유(미도시)에 결합될 수 있다. 광은 광섬유로부터 인터포저(2304)의 인터포저 도파관(2312)으로 및/또는 인터포저(2304)의 인터포저 도파관(2312)으로부터 광섬유로 결합될 수 있다.
도 23b는 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 도 23a의 인터포저(2304)의 사시도이다. 이런 구현 및 다른 구현에서, 인터포저(2304)는 커넥터(2306)를 인터포저(2304)에 결합시키고 및/또는 인터포저(2304)의 인터포저 도파관(2312)을 광섬유와 광학적으로 정렬시키기 위해 커넥터(2306)의 돌출부 또는 나사형 잠금장치를 수용하기 위한 하나 이상의 정렬 가이드 또는 나사형 개구(2316)를 포함할 수 있다.
일부의 구현으로, 인터포저 도파관(2312)은 2개 이상의 서브세트 또는 그룹으로 분할될 수 있다. 도 23b의 예에서, 인터포저 도파관(2312)은 인터포저 도파관(2312)의 제1 서브세트(2318A) 및 인터포저 도파관(2312)의 제2 서브세트(2318B)로 분할된다. 인터포저 도파관(2312)은 그 의도된 기능에 따라 분할될 수 있다. 예를 들어, 인터포저 도파관(2312)의 제1 서브세트(2318A)는 광섬유로부터 커넥터(2306)를 통해 Si PIC(2302)로 입사광을 전달하는데 사용될 수 있으며, 따라서 수신(RX) 인터포저 도파관(2312)으로 지칭될 수 있다. 이와 유사하게, 인터포저 도파관(2312)의 제2 세트(2318B)는 Si PIC(2302)로부터 커넥터(2306)를 통해 광섬유로 출사광을 전달하는데 사용될 수 있으며, 따라서 송신(TX) 인터포저 도파관(2312)으로 지칭될 수 있다. Si PIC(2302)의 제2 층의 Si 도파관 및/또는 Si PIC(2302)의 제1 층의 SiN 도파관은 또한 이들이 제공하는 기능에 따라 RX 또는 TX 도파관으로 설명될 수 있다.
도 23b에 도시된 바와 같이, 인터포저(2304)의 입력/출력 표면(2320)에서, 제1 세트(2318A)의 RX 인터포저 도파관(2312)의 단부는 일반적으로 서로 평행하게 그리고 동일 평면상에 배열될 수 있는 한편, 제2 세트(2318B)에서 TX 인터포저 도파관(2312)의 단부는 또한 일반적으로 서로 평행하게 배열되고 동일 평면상에 배치될 수 있다. 대안으로 또는 추가로, 입력/출력 표면(2320)에서, 제1 세트(2318A)의 RX 인터포저 도파관(2312)의 단부는 도 23b에 도시된 바와 같이 2중(double-decker) 배열로 제2 세트(2318B)의 TX 인터포저 도파관(2312)의 단부로부터 평행하게 배치될 수 있다.
인터포저(2304)의 입력/출력 표면(2320)은 도 23a의 커넥터(2306)에 연결될 수 있다. 입력/출력 표면(2320)에서 제1 세트(2318A)의 RX 인터포저 도파관(2312) 및 제2 세트(2318B)의 TX 인터포저 도파관(2312)의 2중 배열은 도 23a의 커넥터(2306)가 결합될 수 있는 RX 광섬유 및 TX 광섬유의 배열과 매칭될 수 있다. RX 및 TX 인터포저 도파관(2312)의 다른 배열은 커넥터(2306)를 통한 RX 및 TX 광섬유의 다른 배열과 매칭되도록 구현될 수 있다.
도 24는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 Si PIC(2402), 인터포저(2404) 및 광섬유 단부 커넥터(2406)를 포함하는 다른 예시적인 광자 시스템(2400)(이하 "광자 시스템 (2400)")의 사시도이다. 광자 시스템(2400)은 추가적으로 Si PIC(2402) 및 광섬유 단부 커넥터(2406)를 포함한다. SiPIC (2402), 인터포저(2404) 및 커넥터(2406)는 본 명세서에서 달리 지시된 것을 제외하고는 본 명세서에 개시된 다른 Si PIC, 인터포저 및 커넥터 중 어느 것과 각각 유사하거나 동일할 수 있다.
예를 들어, Si PIC(2402)는 Si PIC의 제1 층에 형성된 하나 이상의 SiN 도파관(2408) 및 제1 층 아래에(또는 다른 실시예에서는 위에) 있는 Si PIC의 제2 층에 형성된 하나 이상의 Si 도파관(미도시)을 포함할 수 있다. 각각의 Si 도파관은 단열 커플러 영역을 형성하기 위해 SiN 도파관(2408) 중 대응하는 하나의 커플러 부분과 2개의 직교하는 방향으로 정렬된 테이퍼 단부를 포함할 수 있다. 유사하게, 각각의 SiN 도파관(2408)은 다른 단열 커플러 영역을 형성하기 위해 인터포저(2404)에 포함된 하나 이상의 인터포저 도파관 중 대응하는 하나의 커플러 부분과 2개의 직교 방향으로 정렬된 테이퍼 단부를 포함할 수 있다.
인터포저(2404)는 가요성 폴리머 기판 및 그 위에 형성된 하나 이상의 폴리머 도파관을 갖는 폴리머 인터포저를 포함할 수 있다. 인터포저(2404)의 폴리머 도파관은 RX 폴리머 도파관의 제1 서브세트 및 TX 폴리머 도파관의 제2 서브세트로 분할될 수 있으며, 폴리머 도파관의 단부는 도 23b와 관련하여 기술된 2중 배열과 유사하게 그들이 커넥터(2406)에 연결하는 2중 배열로 배열된다.
일반적으로, 광은 Si PIC(2402)의 SiN 도파관(2408)을 포함하는, 가령 Si PIC(2402)의 SiN/SiO2 층과 같은 Si PIC(2402)의 평면 계면에서 Si PIC(2402)와 결합되거나 이로부터 결합될 수 있다. Si PIC(2402)에서 SiN 도파관(2408)의 테이퍼 단부의 위치 및 이에 따른 Si PIC(2402)의 Si 도파관의 테이퍼 단부의 위치는 TX Si 도파관과 비교하여 광 전파 방향에서 더 양호하게 입사광과 출사광을 서로 격리시키도록 RX Si 도파관에 대하여 오프셋될 수 있다.
예를 들어, 도 25a 및 도 25b는 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 RX 대 TX SiN 도파관에 대한 2개의 상이한 오프셋 구성을 도시한다. 도 25a 및 도 25b 각각에서, RX SiN 도파관 RX1 및 RX2의 테이퍼 단부는 공통의 z 위치(이하, "제1 z 위치")에서 종료하고, TX SiN 도파관 TX1 및 TX2의 테이퍼 단부는 RX1 및 RX2와 상이한 공통의 z 위치(이하, 제2 z 위치)에서 종료한다. 도 25a에서, RX Si 도파관의 테이퍼 단부는 TX Si 도파관의 테이퍼 단부와 번갈아 나타난다. 비교하면, 도 25b에서, 그룹으로서 RX SiN 도파관의 테이퍼 단부는 그룹으로서 TX SiN 도파관의 테이퍼 단부 옆에 위치한다.
RX 및 TX SiN 도파관들 사이의 도 25a 및 도 25b의 z 오프셋으로 인해, 도 25a 내지 도 25b의 RX 및 TX SiN 도파관을 포함하는 Si PIC로 광을 결합하거나 결합시키는 인터포저의 RX 및 TX 부분은 서로 분리될 수 있다. 예를 들어, 인터포저의 RX 인터포저 도파관은 일반적으로 도 25a의 2502A 및 도 25b의 2502B에 표시된 영역에서 Si PIC에 결합될 수 있는 반면, 인터포저의 TX 인터포저 도파관은 일반적으로 도 25a의 2504A 및 도 25b의 2504B에 표시된 영역에서 Si PIC에 결합될 수 있다. 도 25a 및 도 25b는 SiN 도파관/인터포저 도파관 단열 커플러 영역과 관련하여 설명되지만, Si 도파관/인터포저 도파관 단열 커플러 영역에도 동일한 원리가 적용될 수 있다.
본 명세서에서 논의된 일부의 인터포저는 폴리머 또는 고굴절률 유리를 포함하는 것으로 설명되었다. 인터포저를 위한 다른 재료도 가능하다. 예를 들어, 도 26은 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 실리콘 산화 질화물(SiON) 인터포저(2602)의 측면도(2600A) 및 저면도(2600B)를 포함한다.
SiON 인터포저(2602)는 각각 SiON 코어(2608) 및 SiON 클래딩(2610)을 포함하는 다수의 SiON 도파관(2606)을 갖는 SiON 도파관 스트립(2604)을 포함한다. SiON 코어(2608)는 SiON 인터포저(2602)의 커플링 영역 내의 적어도 하나의 표면상에 노출되어(예를 들어, SiON 클래딩(2610)에 의해 둘러싸여 있지 않음), Si PIC의 대응하는 SiN 도파관과 직접적으로 또는 적어도 밀접하게 접촉하도록 대응하는 Si PI의 에칭된 윈도우 내에 수용될 수 있다.
도시된 실시예에서, SiON 인터포저(2602)는 SiO2 기판(2612)상의 SiON 또는 다른 기판을 포함한다. SiON은 SiON 인터포저(2602)의 SiON 부분에서 O 및 N의 분율(fraction)의 성장 조건을 변화시킴으로써 대략 1.46의 SiO2의 굴절률과 대략 1.99의 SiN의 굴절률 사이에서 변화할 수 있는 굴절률을 갖는다. SiON 클래딩(2610)을 형성하기 위해 대략 1.51의 굴절률이 달성될 수 있고, 예를 들어 1.516의 약간 높은 굴절률은 SiON 도파관(2606)의 SiON 코어(2608)를 형성하도록 달성될 수 있다.
SiO2 기판(2612)의 폭(ws)은 2mm 내지 7mm의 범위 내에 있을 수 있다. SiON 코어(2608)의 피치(p)는 50㎛ 내지 250㎛의 범위 내에 있을 수 있다. 도파관 스트립(2604)의 폭(wws)은 SiON 코어(2608)의 수 및 피치(p)에 따라 400㎛ 내지 1.5㎜의 범위 내에 있을 수 있다. SiON 클래딩(2610)의 두께(tclad)는 15㎛ 이상일 수 있다. SiON 코어(2608)의 두께(tcore) 및 폭(wcore)은 각각 6㎛ 내지 8㎛의 범위 내에 있을 수 있다. 다른 특정 값은 원하는 구현에 따라 가능하다.
도 26의 예에서, SiON 클래딩(2610)은 (도 26의 뷰(2600A)의 방위로 저면인) SiON 코어(2608)의 상부면(성장 방향으로)과 수평을 이룰 수 있다. SiON 도파관(2606)은 Si PIC의 대응하는 SiN 도파관과 2개의 직교하는 방향으로 정렬되어 단열 커플러 영역을 형성할 수 있다. SiON 인터포저(2602)의 SiON은 도 27에 도시된 바와 같이 Si PIC에서 대응하는 에칭된 윈도우에 맞도록 플러그를 형성하도록 에칭될 수 있다.
도 27은 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 도 26의 SiON 인터포저(2602) 및 도 17의 Si PIC(1700)의 정렬을 나타내는 측면도이다. 도 27에 도시된 바와 같이, SiON 인터포저(2602)의 SiON 도파관 스트립(2604)은 단열 커플러 영역을 형성하도록 상술한 방식으로 Si PIC(1700)의 SiN 도파관(1712)과 일반적으로 x 및 z 방향으로 정렬된 SiON 코어(1608)를 갖는 Si PIC(1700)의 에칭된 윈도우(1702)와 정렬된다. 에칭된 윈도우(1702)는 적어도 부분적으로 에폭시 언더필(1902)로 채워질 수 있다. 이후, SiON 코어(2608)가 Si PIC(1700)의 SiN 도파관(1712)과 직접적으로 또는 적어도 밀접하게 접촉할 때까지 SiON 인터포저(2602)는 화살표(2702)로 나타낸 바와 같이 Si PIC(1700)를 향해(또는 그 역으로) 이동될 수 있다.
도 28은 본 명세서에 기술된 일실시예에 따라 배열된 유리 인터포저(2802A, 2802B, 2802C)(총괄하여 "유리 인터포저 상의 폴리머(2802)")상에 적어도 하나의 폴리머를 각각 포함하는 2개의 예시적인 광전자 시스템(2800A 및 2800B)을 도시한다. 유리 인터포저(2802) 상의 폴리머는 일반적으로 본 명세서에서 달리 지시된 것을 제외하고는 본 명세서에 개시된 임의의 다른 인터포저와 유사하거나 동일할 수 있다. 시스템들(2800) 각각은 가령 4-채널 병렬 단일 모드 4(PSM4) 송수신기와 같은 다- 채널 광전자 모듈(이하, "모듈")(2804A 또는 2804B)을 포함한다. 각각의 모듈(2804A 및 2804B)은 함께 하나 이상의 단열 커플러 영역을 형성하는 하나 이상의 SiN 도파관 및 하나 이상의 Si 도파관을 갖는 Si PIC를 포함한다.
광자 시스템(2800A)에서, 모듈(2804A)은 입력 커넥터(2808A)를 통해 광 네트워크로부터 다수의 광 신호(2806A)를 수신하도록 구성된다. 광 신호(2806A)는 일반적으로 상술한 방식으로 모듈(2804A)의 Si PIC의 하나 이상의 SiN 도파관과 Si 도파관 및 유리 인터포저 상의 폴리머(2802A)를 통해 모듈(2804A)의 Si PIC와 단열적으로 결합될 수 있다. 광자 시스템(2800B)에서, 모듈(2804B)은 다수의 광 신호(2806B)를 출력 커넥터(2808B)를 통해 광 네트워크로 전송하도록 구성된다. 하나 이상의 광 신호(2806B)는 일반적으로 상술한 방식으로 모듈(2804B)의 Si PIC의 하나 이상의 SiN 도파관과 Si 도파관 및 ("유리 플러그 상의 폴리머"로 표시된) 유리 인터포저 상의 폴리머(2802C)를 통해 모듈(2804B)의 광송수신기(2810)로부터 모듈(2804A)의 Si PIC로 단열적으로 결합될 수 있다. 또한, 광 신호는 일반적으로 상술한 방식으로 모듈(2804B)의 Si PIC의 하나 이상의 Si 도파관과 SiN 도파관 및 유리 인터포저(2802B) 상의 폴리머를 통해 Si PIC로부터 출력 커넥터(2806B)로 단열적으로 결합될 수 있다.
도 29a는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 유리 인터포저 상의 폴리머(2900A) 및 SiPIC(2902)의 예를 도시한다. 유리 인터포저 상의 폴리머(2900A)는 예컨대 유리 인터포저(2802A-2802C) 상의 하나 이상의 폴리머로서 도 28의 시스템(2800) 중 하나 또는 둘 모두에서 구현될 수 있다.
도시된 실시예에서, Si PIC(2902)는 에칭된 윈도우(2904)를 정의한다. Si PIC(2902)는 Si 기판(2906), SiO2 박스(2908), 다양한 SiN 도파관(2912)을 갖는 제1 층(2910), 다양한 Si 도파관(2916)을 갖는 제2 층(2914) 및 SiN 도파관(2912)을 포함하는 제1 층 상의 하나 이상의 유전체층(2918)을 추가로 포함한다. Si PIC(2902), 에칭된 윈도우(2904), Si 기판(2906), SiO2 박스(2908), 제1 층(2910), SiN 도파관(2912), 제2 층(2914), 다양한 Si 도파관(2916) 및 유전체층(2918)은 일반적으로 본 명세서에서 달리 표시된 것을 제외하고 본 명세서에 개시된 다른 Si PIC, 에칭된 윈도우, Si 기판, SiO2 박스, 제1 층, SiN 도파관, 제2 층, Si 도파관 및 유전체층 중 어느 것과 각각 유사하거나 동일할 수 있다. 예를 들어, SiN 도파관(2912) 및 Si 도파관(2916)은 본 명세서의 다른 곳에서 설명된 바와 같이 Si 도파관(2916)으로부터 SiN 도파관(2912)으로 또는 그 역으로 광을 단열적으로 결합시키도록 서로 배열될 수 있다. Si PIC(2902)는 본 명세서의 다른 곳에서 설명된 바와 같이 하나 이상의 다른 컴포넌트, 층, 피처 또는 태양을 추가로 포함할 수 있다.
에칭된 윈도우(2904)는 유전체층(2918)을 통해 제2 층(2914)을 에칭함으로써 형성될 수 있다. 일부의 실시예에서, 에칭된 윈도우(2904)는 유전체층(2918)에 의해 3면(그 중 2개는 도 29A에서 볼 수 있음)으로 경계를 이룬다. 유전체층(2918) 중 적어도 최상부는 적어도 3면에서 에칭된 윈도우(2904)를 한정하는 영역에서 금속 더미(2920)를 포함한다.
유리 인터포저 상의 폴리머(2900A)는 유리 기판(2922) 및 그와 결합된 폴리머 도파관 스트립을 포함한다. 유리 기판(2922)은 UV 투명 유리를 포함할 수 있으며, 인터포저 기판의 특정 예이다. 폴리머 도파관 스트립은 도파관 스트립의 특정 예이고 다수의 폴리머 도파관(2924)을 포함하는데, 각각은 폴리머 코어(2926) 및 폴리머 클래딩(2928)을 포함한다. 폴리머 클래딩 층(2928)은 유리 기판(2922)에 결합된다. 폴리머 코어(2926)는 폴리머 클래딩(2928)에 결합된다. 폴리머 도파관(2924)은 폴리머 도파관(2924)의 커플러 부분이 2개의 직교 방향으로 중첩되고 SiN 도파관(2912)의 테이퍼 단부와 평행하도록 SiN 도파관(2912)의 테이퍼 단부를 갖는 2개의 직교 방향(예컨대, x 및 z 방향)으로 정렬되도록 구성되는 상술한 커플러 부분을 포함한다. 이 배열에서, 광은 SiN 도파관(2912)으로부터 폴리머 도파관(2924)으로 또는 그 역으로 단열적으로 결합될 수 있다.
도시된 바와 같이, 폴리머 코어(2926)는 서로 평행하다. 폴리머 코어(2926) 는 250 마이크로미터의 피치를 가질 수 있다. 대안으로, 폴리머 코어(2926)의 피치는 290 내지 500 마이크로미터 또는 일부의 다른 값의 범위 내에 있을 수 있다. z 방향으로의 폴리머 코어(2926) 및/또는 유리 인터포저(2900A) 상의 폴리머의 길이는 적어도 에칭된 윈도우(2904) 내에 수용된 폴리머 코어(2926)의 길이의 일부분에 대해 1 밀리미터 내지 4 밀리미터의 범위 내에 있을 수 있다. 각각의 폴리머 코어(2926)의 y 방향의 높이 또는 두께는 에칭된 윈도우(2904)의 y 방향의 깊이보다 작거나 같을 수 있다. 다른 실시예에서, 각각의 폴리머 코어(2926)의 y 방향의 높이 또는 두께는 에칭된 윈도우(2904)의 y 방향의 깊이보다 클 수 있다. 예시적인 실시예에서, 폴리머 코어(2926)의 높이는 4㎛ 내지 7㎛의 범위 내에 있다. 유리 인터포저(2900A) 상의 폴리머의 x 방향의 폭은 1mm 내지 2mm의 범위 내에 있을 수 있다.
일부의 실시예에서, 에칭된 윈도우(2904)는 적어도 부분적으로 에폭시 언더필(2930)로 채워질 수 있다. 유리 인터포저(2900A) 상의 폴리머와 Si PIC(2902)를 함께 조립하기 위해, 폴리머 코어(2926)가 SiN 도파관과 직접적으로 또는 적어도 근접하게 접촉할 때까지 화살표(2932)로 나타낸 바와 같이 유리 인터포저(2902A) 상의 폴리머(2900A)는 Si PIC(2902)를 향해 이동될 수 있다. 일부의 실시예에서, 유리 인터포저(2900A) 상의 폴리머(2900A)의 폴리머 클래딩(2928)에 유전체층 (2918)의 상부를 에폭시하기 위해 에칭된 윈도우(2904)를 오버플로우하기에 충분한 에폭시 언더필(2930)이 있을 수 있다.
도 29b는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 유리 인터포저 상의 폴리머(2900B)의 또 다른 예를 도시한다. 유리 인터포저 상의 폴리머(2900A)는 예컨대 유리 인터포저 상의 하나 이상의 폴리머(2802A-2802C)로서 도 28의 시스템(2800) 중 하나 또는 둘 모두에서 구현될 수 있다.
유리 인터포저 상의 폴리머(2900B)는 폴리머 코어(2926) 및 폴리머 클래딩(2928)을 포함하는 유리 기판(2922) 및 폴리머 도파관(2924)을 포함한다. 유리 인터포저 상의 폴리머(2900B)는 폴리머 도파관(2924)의 제1 면에 배치된 하나 이상의 제1 폴리머 정렬 리지(2934A) 및 제1 면의 반대쪽에 있는 폴리머 도파관(2924)의 제2 면에 배치된 하나 이상의 제2 폴리머 정렬 리지(2934B)를 더 포함한다. 폴리머 정렬 리지(2934A 및 2934B)(포괄하여 "폴리머 정렬 리지(2934)")는 유리 기판 상의 폴리머(2900B)(그리고 더 상세하게 폴리머 도파관(2924))를 Si PIC(그리고 더 상세하게 Si PIC의 SiN 도파관)에 정렬시키도록 대응하는 Si PIC의 하나 이상의 대응하는 에칭된 채널, 윈도우, 오목부 또는 다른 피쳐에 수용될 수 있다.
도 29a 및 도 29b의 유리 인터포저 상의 폴리머(2900A 및 2900B) 및 도 29a의 Si PIC(2902)는 본 명세서의 다른 곳에서 설명된 바와 같이 하나 이상의 다른 구성요소, 층, 피처 또는 태양을 포함할 수 있다.
예를 들어, 유리 기판 상의 폴리머(2900B)는 가령 폴리머 코어(2926)와 제1 폴리머 정렬 리지(2934A) 사이의 제1 더미 폴리머 섬 및 폴리머 코어(2926)와 제2 폴리머 정렬 리치(2934B) 사이의 제2 더미 폴리머 섬과 같은 하나 이상의 더미 폴리머 섬을 더 포함할 수 있다. 이런 실시예 및 다른 실시예에서, Si PIC(2902)의 에칭된 윈도우의 폭은 제1 더미 폴리머 섬, 각각의 폴리머 도파관(2924)의 커플러 부분 및 제2 더미 폴리머 섬을 내부에 수용하기에 충분할 수 있다.
도 3a 및 도 3b를 다시 참조하면, 이미 설명한 바와 같이, 광은 Si 도파관(212)으로부터 SiN 도파관(208)으로 그리고 이후 SiN 도파관(208)으로부터 인터포저 도파관(224)으로 결합될 수 있다. SiO2 박스(204)가 형성되는 Si 기판(미도시)은 SiN 도파관(208)으로부터 (예컨대, y 방향으로) 소정의 거리 d만큼 떨어져 있다. 여기서, 거리(d)는 SiO2 박스(204)의 두께와 제2 층(210)의 두께를 더한 것과 대략 동일하다. 예시적인 실시예에서, SiO2 박스(204)의 두께는 0.72 마이크로미터이고, 제2 층(210)의 두께는 거리(d)가 대략 1.02 마이크로미터가 될 수 있도록 대략 0.3 마이크로미터이다. 이러한 값들에 대해, SiN 도파관(208)에서 전파하는 일부의 광은 Si 기판에 결합하여 손실될 수 있다. 이런 손실을 기판 누설이라고 할 수 있다. SiN 도파관(208)에서 광학 모드는 Si 도파관(212)에서보다 훨씬 적게 한정될 수 있기 때문에 기판 누설이 중요할 수 있다.
본 명세서에 기술된 일부의 실시예는 SiN 도파관(208)과 Si 기판 사이의 거리(d)를 증가시킴으로써 기판 누설을 감소시킨다. 예를 들어, SiO2 박스(204)의 두께는 가령 2 마이크로미터와 같은 0.72 마이크로미터보다 큰 두께 또는 2 마이크로 미터±10% 범위의 두께로 증가될 수 있다. 그러나, SiO2 박스(204)의 두께를 그 정도로 증가시키면 일부의 공장/제조사와 양립할 수 없다.
대안으로, 하나 이상의 다른 변형이 이루어질 수 있다. 예를 들어, y 방향으로 SiN 도파관(208)의 두께는 전파 광의 수직 전계를 더 잘 제한하여 기판 누설을 감소시키기 위해 증가될 수 있다. 대안으로 또는 추가로, SiO2 층은 제1 층(206)과 제2 층(210) 사이에 제공될 수 있고/있거나 이러한 층의 두께는 SiN 도파관(208)과 Si 기판 사이의 거리(d)를 증가시키기 위해 증가될 수 있다. 거리(d)가 증가함에 따라, Si-SiN TE 커플링은 기판 누설을 감소시키기 위해 감소할 수 있다. 상기 내용은 도 30과 관련하여 설명될 것이다. 대안으로 또는 추가로, 2-층 SiN 구조는 도 31a 및 31b와 관련하여 설명된 바와 같이 구현될 수 있다.
도 30은 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 예시적인 Si PIC(3000)의 단면도를 도시한다. Si PIC(3000)은 일반적으로 본 명세서에서 달리 지시되지 않는 한 본 명세서에 개시된 임의의 다른 Si PIC와 유사하거나 동일할 수 있다. 도 30의 횡단면도는 도 3b의 횡단면도(300C)와 유사한 관점에서 취해지며, Si PIC(3000)의 층 적층의 예를 도시한다. Si PIC(3000)은 도 3a 및 도 3b의 예와 비교하여 SiN 도파관의 두께를 증가시키고 SiN 도파관과 해당 Si 기판 사이의 거리를 증가시켜 기판 누설을 감소시킨다.
도시된 바와 같이, Si PIC(3000)은 Si 기판(3002), SiO2 박스(3004), SiN 도파관(3008)을 포함하는 제1 층(3006), SiN 슬래브(3010) 및 Si 도파관(3014)을 포함하는 제2 층(3012)을 포함한다. Si PIC(3000)는 제2 층(3012)과 SiN 슬래브(3010) 사이의 제1 SiO2 층(3016) 및 SiN 슬래브(3010)와 제1 층(3006) 사이의 제2 SiO2 층(3018)을 추가로 포함할 수 있다. Si 도파관(3014) 및 SiN 도파관(3008)은 본 명세서의 다른 곳에서 설명된 바와 같이 단열 커플러 영역을 형성하도록 배치될 수 있다.
일부의 실시예에서, Si 기판(3002)의 상부와 SiN 도파관(3008)을 포함하는 제1 층(3006)의 저부 사이의 Si PIC(3000)의 모든 층의 총 두께는 적어도 1.2㎛ 일 수 있다. 예를 들어, SiO2 박스(3004)는 0.72㎛의 두께, 0.72㎛ ± 10%의 범위의 두께, 또는 임의의 다른 두께를 가질 수 있다. SiN 도파관(3008), 따라서 제1 층(3006)은 0.7㎛의 두께, 또는 0.7㎛ ± 10%의 범위의 두께, 또는 임의의 다른 두께를 가질 수 있다. SiN 도파관(3008) 바로 아래의 제2 SiO2 층(3018)은 적어도 0.1㎛의 두께, 또는 0.1㎛ 내지 0.2㎛의 두께 또는 그 이상, 또는 임의의 다른 두께를 가질 수 있다. Si 도파관(3014), 따라서 제2 층(3012)은 0.3㎛의 두께, 또는 0.3㎛ ± 10%의 범위의 두께, 또는 임의의 다른 두께를 가질 수 있다. 제1 SiO2 층(3016)은 모두 생략될 수 있거나, 10nm 내지 290nm 범위의 두께를 가질 수 있다. SiN 슬랩(3010)은 모두 생략될 수 있거나 0.04㎛ 내지 0.07㎛의 범위의 두께 또는 임의의 다른 두께를 가질 수 있다. 따라서, 일부의 실시예들에서, Si 기판(3002)과 제1 층(3006) 사이의 모든 층들은, 도 3a 및 도 3b의 예에서 대략 1㎛와 비교하여, 도 30의 예에서 적어도 1.2 ㎛(예컨대, 0.72 + 0.2 + 0.3 = 1.22㎛)의 총 두께를 가질 수 있다.
도 3a 및 도 3b의 예와 비교하여, 광학 모드는 상대적으로 더 큰 SiN 도파관(3008)에 더 한정될 수 있다. 또한, 도 3a 및 3b와 비교하여 Si 기판(3002)과 SiN 도파관(3008) 사이의 거리를 증가시킴으로써 기판 누설을 감소시키기 위해 Si 기판(3002)을 SiN 도파관(3008)으로부터 광학적으로 더 격리시킬 수 있다.
도 30은 SiN 도파관(3008)을 통한 SiN 전파 손실이 무시된 도 30의 Si PIC(3000)에 대한 제1 내지 제3 시뮬레이션들(3020A-3020C)을 추가로 도시한다. 제1 시뮬레이션(3020A)은 나노미터 단위의 수평축에 따른 SiO2 갭 두께의 함수로서 센티미터(㎝)당 데시벨(dB)의 단위의 수직축에 따른 전파 손실 또는 기판 누설의 그래프를 포함한다. 제1 시뮬레이션(3020A)에서 SiO2 갭 두께는 Si PIC(3000)에서 제2 SiO2 층(3018)의 두께를 나타낸다. 제1 시뮬레이션(3020A)에 도시된 바와 같이, TM 및 TE 광학 모드(도 30에서 "TM" 및 "TE"로 표시됨)의 전파 손실은 SiO2 갭 두께가 증가함에 따라 감소한다. 예를 들어, 0.1㎛ 내지 0.2㎛의 SiO2 갭 두께에서, TM 광학 모드에 대한 전파 손실은 약 1.16dB/cm에서 약 0.55dB/cm로 감소하고, TE 광학 모드에 대한 전파 손실은 약 0.91 dB/cm에서 약 0.45dB/cm로 감소한다.
제2 시뮬레이션(3020B)은 ㎛의 단위로 수평축에 따른 Si 테이퍼 길이의 함수로서 수직축에 따른 SiN 대 Si 결합 효율의 그래프를 포함한다. Si 테이퍼 길이는 Si 도파관(3014)의 테이퍼 단부의 길이를 나타낸다. 제2 시뮬레이션(3020B)에 도시된 바와 같이, SiN 대 Si 결합 효율은 일반적으로 Si 테이퍼 길이가 증가함에 따라 증가하고 약 250㎛의 Si 테이퍼 길이에서 TE 및 TM 광학 모드 모두에 대해 약 97% 이상이다.
제3 시뮬레이션(3020C)은 ㎛의 단위로 수평축에 따른 SiN 선형 테이퍼 길이의 함수로서 수직축을 따른 폴리머 대 SiN 결합 효율의 그래프를 포함한다. SiN 선형 테이퍼 길이는 SiN 도파관(3008)의 테이퍼 단부의 길이를 나타낸다. 제3 시뮬레이션(3020C)에 도시된 바와 같이, 폴리머 대 SiN 결합 효율은 일반적으로 SiN 선형 테이퍼 길이가 증가함에 따라 증가하고 약 2 밀리미터(2000㎛)의 SiN 선형 테이퍼 길이에서 TE 및 TM 광학 모드 모두에 대해 약 95% 이상이다.
Si PIC(3000)은 본 명세서의 다른 곳에서 설명한 대로 하나 이상의 다른 구성요소, 층, 피처 또는 태양을 포함할 수 있다.
도 31a는 본 명세서에 기술된 적어도 하나의 실시예에 따라 배열된 다른 예시적인 Si PIC(3100)를 도시한다. Si PIC(3100)는 일반적으로 본 명세서에 달리 지시된 것을 제외하고는 본 명세서에 개시된 임의의 다른 Si PIC와 유사하거나 동일 할 수 있다. 도 31a는 Si PIC(3100)의 횡단면도(3101A) 및 오버헤드 뷰(3101B)를 포함한다. 도 31a의 횡단면도는 도 3B의 횡단면도(300C)와 유사한 관점에서 취해지며 Si PIC(3100)의 예시적인 층의 적층을 도시한다. Si PIC(3100)은 기판 누설을 줄이기 위해 2-층 SiN 구조를 구현한다.
도시된 바와 같이, Si PIC(3100)는 Si 기판(3102), SiO2 박스(3104), SiN 도파관(3108)을 포함하는 제1 층(3106), SiN 슬래브(3110), Si 도파관(3114)을 포함하는 제2 층(3112), SiN 전이 도파관(3118)을 포함하는 제3 층(3116)을 포함한다. Si PIC(3100)는 제2 층(3112)과 SiN 슬래브(3110) 사이, SiN 슬래브(3110)와 제3 층(3116) 사이 및/또는 제3 층(3116)과 제1 층(3106) 사이에 하나 이상의 SiO2 층(3120)을 추가로 포함할 수 있다.
일부의 실시예에서, Si 기판(3102)의 상부와 SiN 도파관(3108)을 포함하는 제1 층(3106)의 저부 사이의 Si PIC(3100)의 모든 층의 총 두께는 적어도 1.2㎛, 가령 1.6㎛ 또는 1.6㎛ ± 10%일 수 있다. 더 상세하게, SiO2 박스(3104)는 0.72㎛의 두께 또는 0.72㎛ ± 10%의 범위의 두께, 또는 임의의 다른 두께를 가질 수 있다. Si 도파관(3114), 따라서 제2 층(3112)은 0.3㎛의 두께, 또는 0.3㎛ ± 10%의 범위의 두께, 또는 임의의 다른 두께를 가질 수 있다. 제2 층(3112) 바로 위에 있는 SiO2 층(3120)은 모두 생략될 수 있거나, 또는 10 내지 290nm의 두께 또는 임의의 다른 두께를 가질 수 있다. SiN 슬래브(3110)는 0.04 내지 0.07㎛의 두께, 또는 임의의 다른 두께를 가질 수 있다. SiN 전이 도파관(3118), 따라서 제3 층(3116)은 0.5㎛의 두께, 또는 0.5㎛ ± 10%의 범위의 두께, 또는 임의의 다른 두께를 가질 수 있다. SiN 전이 도파관(3118)은 1 내지 2㎛의 범위, 또는 임의의 다른 폭의 하나 이상의 테이퍼 단부 이외의 x 방향의 폭을 가질 수 있다. SiN 전이 도파관(3118) 바로 아래의 SiO2 층(3120)은 0.04 내지 0.07㎛의 범위의 두께 또는 임의의 다른 두께를 가질 수 있다. SiN 도파관(3108), 따라서 제1 층(3106)은 0.04 내지 0.07㎛의 범위의 두께 또는 임의의 다른 두께를 가질 수 있다. SiN 도파관(3108)은 0.6 내지 1㎛ 또는 임의의 다른 폭의 하나 이상의 테이퍼 단부 이외의 x 방향의 폭을 가질 수 있다. SiN 도파관(3108) 바로 아래의 SiO2 층(3120)은 0.05 내지 0.2㎛의 범위의 두께 또는 임의의 다른 두께를 가질 수 있다.
오버헤드 뷰(3101B)는 서로에 대해 Si PIC(3100)의 다양한 컴포넌트의 상대적인 x축 및 z축 정렬을 도시하고 기준선 1, 2, 3 및 4를 포함한다. Si 도파관(3114), SiN 전이 도파관(3118) 및 SiN 도파관(3108) 사이의 상대적인 x축 및 z축 정렬 및 각각의 상술한 도파관의 태양이 이제 설명될 것이다. 도시된 바와 같이, SiN 도파관(3108)은 기준선 3 및 4 사이의 테이퍼 단부를 포함한다. 도 31a에 도시되지는 않았지만, SiN 도파관(3108)은 광을 대응하는 인터포저 도파관과 단열적으로 결합시키거나 또는 인터포저 도파관으로부터 단열적으로 광을 수신하기 위해 도 31a에 도시된 테이퍼 단부에 대향하는 다른 테이퍼 단부를 포함할 수 있다.
SiN 전이 도파관(3118)은 SiN 전이 도파관(3118)의 제1 단부에서 기준선 1 및 3 사이의 커플러 부분을 포함한다. 또한, SiN 전이 도파관(3118)은 제1 단부에 대향하는 기준선 3 및 4 사이의 테이퍼 단부를 포함한다. SiN 전이 도파관(3118)의 테이퍼 단부는 SiN 전이 도파관(3118)의 테이퍼 단부가 2개의 직교 방향으로 중첩되고 SiN 도파관(3108)의 테이퍼 단부와 평행하도록 SiN 도파관(3108)의 테이퍼 단부와 2개의 직교 방향(예컨대, x 및 z 방향)으로 정렬된다.
Si 도파관(3114)은 기준선 2 및 3 사이의 테이퍼 단부를 포함한다. Si 도파관(3114)의 테이퍼 단부는 Si 도파관(3114)의 테이퍼 단부가 2개의 직교 방향으로 중첩하고 SiN 전이 도파관(3118)의 커플러 부분에 평행하도록 SiN 전이 도파관(3118)의 커플러 부분과 2개의 직교 방향(예컨대, x 및 z 방향)으로 정렬된다.
오버헤드 뷰(3101B)에 도시된 바와 같이, Si 도파관(3114)의 테이퍼 단부는 SiN 도파관(3108)의 테이퍼 단부가 시작되는 곳에서, 예컨대 기준선 3에서 종료될 수 있다. 대안으로 또는 추가로, SiN 도파관(3108) 및 SiN 전이 도파관(3118)의 테이퍼 단부가 중첩되는 영역은 듀얼 테이퍼 영역(dual taper region)(3122)으로 지칭될 수 있다. 듀얼 테이퍼 영역(3121)은 z 방향으로 적어도 20㎛, 또는 적어도 30㎛, 또는 임의의 다른 길이를 가질 수 있다.
Si PIC(3100)은 본 명세서의 다른 곳에서 설명된 바와 같이 하나 이상의 다른 컴포넌트, 층, 피처 또는 태양을 포함할 수 있다.
도 31b는 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 도 31a의 Si PIC(3100)에 대한 제1 내지 제 4 시뮬레이션들(3124A-3124C)을 도시한다. 도 31a의 예에서 SiN 전이 도파관(3118)이 Si 기판(3102)으로부터 약 1.1㎛만큼 분리되어 있기 때문에, SiN 전이 도파관(3118)을 통해 전파되는 광에 대해 약간의 기판 누설이 발생할 수 있다. 그러나, z 방향의 SiN 전이 도파관(3118)의 총 길이는 약 100㎛ 이하와 같이 비교적 짧을 수 있어서, 기판 누설이 상대적으로 낮을 수 있다. 반면에, SiN 도파관(3108)은 가령 TE 광학 모드에 대해 대략 0.1dB/cm이고, TM 광학 모드에 대해 대략 0.35dB/cm와 같이 SiN 도파관(3108)을 통해 전파되는 광이 거의 기판 누설을 겪지 않거나 전혀 기판 누설을 겪지 않도록 Si 기판(3102)으로부터 1.2㎛ 이상, 또는 심지어 1.6㎛ 이상 이격될 수 있다.
제1 및 제2 시뮬레이션(3124A 및 3124B)은 일반적으로 "층 1"로 표시된 영역의 SiN 전이 도파관(3118)에서 일반적으로 "층 2"로 표시된 영역의 Si 도파관(3118)으로 TE 및 TM 광학 모드의 전파를 각각 나타낸다.
제3 시뮬레이션(3124C)은 ㎛의 단위로 수평축을 따라 듀얼 테이퍼 길이의 함수로서 SiN 전이 도파관(3118)으로부터 SiN 도파관(3108)까지 수직축을 따라 전송 효율의 그래프를 포함한다. 듀얼 테이퍼 길이는 듀얼 테이퍼 영역(3122)의 길이를 나타낸다. 제3 시뮬레이션(3124C)에 도시된 바와 같이, 전송 효율은 듀얼 테이퍼 길이가 증가함에 따라 증가하고, 약 20㎛의 듀얼 테이퍼 길이에서 TE 및 TM 광학 모드 모두에 대해 약 90% 이상이며, 약 30㎛의 듀얼 테이퍼 길이에서 TE 및 TM 광학 모드 모두에 대해 약 96% 이상이다.
일부 Si PIC는 가령 Si PIC의 SiN 층에 있는 Echelle 격자와 같이 본 명세서의 다른 곳에서 설명한 바와 같이 WDM 먹스(mux) 또는 WDM 디먹스(demux)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, Si PIC의 SiN 층은 SiN을 포함하는 Si PIC의 층을 지칭하며, 이 층은 SiN 층 내의 다양한 위치에서 SiO2와 같은 다른 재료를 추가로 포함할 수 있다. WDM 디먹스 구성에서, WDM 디먹스로부터 수신된 입사광은 Si PIC의 Si 층에서 Si 도파관을 통해 SiN 도파관으로부터 Si PIC의 Si 층에 포함된 Si/게르마늄(Ge)-기반 핀 검출기로 결합될 수 있다. 본 명세서에서 사용되는 바와 같이, Si PIC의 Si 층은 Si를 포함하는 Si PIC 층을 지칭하며, 이 층은 Si 층 내의 다양한 위치에서 SiO2와 같은 다른 재료를 추가로 포함할 수 있다. 일부 WDM 디먹스는 WDM 디먹스와 관련된 필터 기능을 위해 평면 상단 형태를 가능하게 하도록 멀티모드 출력을 가져야 한다. 예를 들어, SiN-기반 WDM 디먹스는 TE00, TE01, TM00 및 TM01 광학 모드를 이용할 수 있다. 상술한 SiN 대 Si 단열 커플러 영역 중 일부는 단일모드 광을 수용할 수 있다. 이러한 단일모드 단열 커플러 영역은 단일모드만이 SiN 도파관에서 Si 도파관으로 결합될 수 있기 때문에 다중모드 출력을 갖는 WDM 디먹스의 유효 대역폭을 감소시킬 수 있다.
본 명세서에 기술된 일부의 실시예들은 WDM 디먹스의 유효 대역폭을 감소시키지 않고 WDM 디먹스의 역다중화 및/또는 다중모드 출력을 수용하기 위해 다중모드 SiN 대 Si 단열 커플러 영역을 포함할 수 있다. 특히, 도 32는 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 다중모드 SiN 대 Si 단열 커플러 영역(3200)(이하, "커플러(3200)")을 도시한다. 커플러(3200)는 본 명세서에 설명된 임의의 Si PIC에서 구현될 수 있다. 이러한 Si PIC는 일반적으로 SiO2 박스, SiN 도파관(3202)을 포함하는 SiO2 박스 위에 형성된 제1 층, 및 SiO2 박스 위에 그리고 제1 층의 위 또는 아래에 형성되고 Si 도파관(3204)을 포함하는 제2 층을 포함 할 수 있다.
SiN 도파관(3202)은 비-테이퍼(untapered) 단부(3206) 및 비-테이퍼 단부(3206)가 시작되는 곳에서 시작되는 테이퍼 단부(3208)를 포함하며, 비-테이퍼 단부(3206) 및 테이퍼 단부(3208)는 반대 방향으로 뻗어있다. 도 32에 도시되지는 않았지만, SiN 도파관(3202)은 비-테이퍼 단부(3206)의 좌측으로 뻗어 있을 수 있다. 비-테이퍼 단부(3206)는 가령 SiN-기반 WDM 디먹스에 의해 출력될 수 있는 것과 같이 다중모드 입력 광 신호(3210)를 수신할 수 있다.
Si 도파관(3204)은 비-테이퍼 단부(3212) 및 비-테이퍼 단부(3212)가 시작되는 곳에서 시작되는 테이퍼 단부(3214)를 포함하며, 비-테이퍼 단부(3212) 및 테이퍼 단부(3214)는 반대 방향으로 뻗어있다. Si 도파관(3204)은 비-테이퍼 단부(3212)의 우측으로 뻗어 있을 수 있다. Si 도파관(3204)은 SiN 도파관(3202)으로부터 다중모드 입력 광 신호(3210)를 수용하도록 구성될 수 있다.
일부의 실시예에서, SiN 도파관(3202)의 비-테이퍼 단부(3206)는 Si 도파관(3204)의 테이퍼 단부(3214)와 2개의 직교 방향(예컨대, x 및 z 방향)으로 정렬되어서, SiN 도파관(3202)의 비-테이퍼 단부(3206)는 2개의 직교 방향으로 중첩되며 Si 도파관(3204)의 테이퍼 단부(3214)에 평행하다. 또한, SiN 도파관(3202)의 테이퍼 단부(3208)는 Si 도파관(3202)의 테이퍼 단부(3208)가 2개의 직교 방향으로 중첩되고 Si 도파관(3204)의 비-테이퍼 단부(3212)에 평행하도록 Si 도파관(3204)의 비-테이퍼 단부(3212)와 2개의 직교 방향으로 정렬된다.
SiN 도파관(3202)의 비-테이퍼 단부(3206) 및 Si 도파관(3204)의 테이퍼 단부(3214)가 중첩되는 영역은 제1 영역(3216)으로 지칭될 수 있다. SiN 도파관(3202)의 테이퍼 단부(3208) 및 Si 도파관(3204)의 비-테이퍼 단부(3212)가 중첩되는 영역은 제2 영역(3218)으로 지칭될 수 있다. 제1 영역(3216) 및 제2 영역(3218)의 길이 및/또는 커플러(3200)와 관련된 다른 파라미터는 도 33a-33d에 도시된 바와 같이 SiN 도파관(3202)으로부터 Si 도파관(3204)으로의 다중모드 커플 링을 최적화하도록 조정될 수 있다.
도 33a-33d는 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 다양한 서로 다른 세트의 파라미터를 갖는 도 32의 커플러(3200)에 대한 다양한 시뮬레이션을 포함한다.
도 33a는 파라미터들의 제1 테이블(3302), 도 32의 SiN 도파관(3202)에서 Si 도파관(3204)으로의 시뮬레이션된 전송 효율의 제2 테이블(3304) 및 시뮬레이션들(3306A 및 3306B)을 포함한다. 도 32 및 도 33a를 결합하여, 제1 테이블(3302)에 열거된 도 33a의 파라미터가 이제 설명될 것이다. 이 예에서, 제1 영역(3216)은 90㎛의 길이를 갖고, 제2 영역(3218)은 10㎛의 길이를 갖는다. 제1 영역(3216)에서, Si 도파관(3204)의 테이퍼 단부(3214)는 0.08㎛ 내지 1.5㎛의 광 전파 방향을 따라 가늘어지는 폭을 갖는다. 제2 영역(3218)에서, Si 도파관(3204)의 비-테이퍼 단부(3212)는 1.5㎛의 폭을 갖는다. 제1 영역(3216)에서, SiN 도파관(3202)의 비-테이퍼 단부(3206)는 2㎛의 폭을 갖는다. 제2 영역 (3218)에서, SiN 도파관(3202)의 테이퍼 단부(3208)는 2㎛ 내지 0.2㎛의 광 전파 방향을 따라 가늘어지는 폭을 갖는다.
제2 테이블(3304)은 제1 테이블(3302)에 열거된 파라미터들과 관련된 TE00, TE01, TM00 및 TM01 광학 모드들에 대한 시뮬레이션된 전송 효율을 포함한다.
시뮬레이션들(3306A 및 3306B)은 5개의 서로 다른 파장 채널에 대하여 ㎛ 단위로 TE01 광학 모드(시뮬레이션 3306A) 및 TM01 광학 모드(시뮬레이션 3306B)에 대한 수평축을 따른 Si 테이퍼 길이의 함수로서 수직축을 따른 커플러(3200)에서의 전송 효율의 그래프를 포함한다. Si 테이퍼 길이는 제1 영역(3216)의 길이를 나타낸다. 시뮬레이션들(3306A 및 3306B)에서, 제1 영역(3216)의 길이 이외의 모든 파라미터들은 제1 테이블(3302)에 제공된 파라미터들인 것으로 가정된다.
도 33b는 SiN 도파관(3202)의 비-테이퍼 단부(3206)가 제1 영역(3216)에서 1.5㎛의 폭을 가지고 SiN 도파관(3202)의 테이퍼 단부(3208)가 제2 영역(3218)에서 1.5㎛ 내지 0.2㎛로 테이퍼되는 것을 제외하고, 도 33a의 시뮬레이션들(3306A 및 3306B)과 동일한 파라미터들을 사용하는 시뮬레이션들(3306C 및 3306D)을 포함한다.
도 33c는 Si 도파관(3204)의 테이퍼 단부(3214)가 제1 영역(3216)에서 0.08㎛ 내지 1㎛로 테이퍼되고, Si 도파관(3204)의 비-테이퍼 단부(3212)가 제2 영역(3218)에서 1㎛의 폭을 갖는 것을 제외하고, 도 33b의 시뮬레이션들(3306C 및 3306D)과 동일한 파라미터들을 사용하는 시뮬레이션들(3306E 및 3306F)을 포함한다. 시뮬레이션(3306E 및 3306F)에 도시된 바와 같이, 90㎛의 Si 테이퍼 길이(또는 제1 영역(3216) 길이)에서, TE01 광학 모드는 5개의 모든 파장 채널에 대해 약 0.96의 전송 효율을 가지며 TM01 광학 모드는 파장 채널에 따라 약 0.92 내지 0.96의 전송 효율을 가진다.
도 33d는 표(3308)에 열거된 파라미터들을 사용하는 것을 제외하고 상술한 시뮬레이션들(3306A-3306E)과 유사한 시뮬레이션들(3306G 및 3306H)을 포함한다. 시뮬레이션(3306G 및 3306H)에 도시된 바와 같이, 100㎛의 Si 테이퍼 길이(또는 제1 영역(3216) 길이)에서, TE01 광학 모드는 파장 채널에 따라 약 0.95 내지 0.97의 전송 효율을 가지며 TM01 광학 모드는 파장 채널에 따라 약 0.92 내지 0.95 사이의 전송 효율을 갖는다.
본 명세서에 기술된 하나 이상의 WDM 구성요소는 편광-의존 필터 기능(polarization-dependent filter function)을 가질 수 있다. 이런 실시예 및 다른 실시예에서, 본 명세서에 기술된 하나 이상의 Si PIC는 하나 이상의 Si PIC 편광 스플리터 또는 결합기(이하, "편광 스플리터(polarization splitter)" 또는 "편광 스플리터들")를 더 포함할 수 있다. Si PIC는 2개의 편광-특정 WDM 구성요소를 추가로 포함할 수 있으며, 각각의 구성요소는 편광 스플리터의 상이한 출력에 결합 된 입력을 가진다. 편광-특정 WDM 구성요소들 중 하나는 TE 편광에 대해 최적화될 수 있고 다른 하나는 TM 편광에 대해 최적화될 수 있다. 대안으로, 편광-특정 WDM 구성요소들 각각은 동일한 편광에 대해 최적화될 수 있고, SI PIC는 편광 스플리터의 2개의 출력들 중 하나와 편광-특정 WDM 구성 요소들 중 하나의 입력 사이에 결합된 편광 회전기(polarization rotator)를 추가로 포함할 수 있다. 편광 회전기는 Si PIC에 일체로 형성된 Si PIC 편광 회전기를 포함할 수 있다.
도 34a 및 34b는 본 명세서에 설명된 적어도 하나의 실시예에 따라 배열된 디멀티플렉서 시스템(3400A 및 3400B)(포괄하여 "디멀티플렉서 시스템(3400)")의 실시예를 도시한다. 디멀티플렉서 시스템(3400)의 일부 또는 전부는 가령 상술한 Si PIC와 같은 Si PIC에서 구현될 수 있다. 디멀티플렉서 시스템(3400)은 Si PIC 편광 스플리터 또는 결합기(3402)(이하 "편광 스플리터(3402)"), 제1 WDM 디 먹스(3404), 제2 WDM 디먹스(3406A 또는 3406B)(일반적으로 "제2 WDM 디먹스(3406)"), 제1 광전 변환기(3408), 제2 광전 변환기(3410) 및 가산기(3412)(그 중 단지 하나만이 간략화를 위해 도시됨)를 각각 포함한다. 추가적인 가산기들(3412)은 도 34a 및 도 34b의 각각에 타원으로 표시된다. 도 34b의 디멀티플렉서 시스템(3400B)은 편광 회전기(3414)를 추가로 포함할 수 있다.
디멀티플렉서 시스템(3400) 각각의 편광 스플리터(3402)는 결합기로서 구현되는 경우를 제외하고 입력(3402A)과 제1 및 제2 출력(3402B 및 3402C)을 포함하며, 이 경우 입력 및 출력은 역전될 수 있다. 하기에 더 상세히 설명되는 바와 같이, 편광 스플리터(3402)는 일반적으로 Si PIC의 해당 층에 형성된 제1 및 제2 SiN 도파관을 포함하고 제1 및 제2 SiN 도파관이 형성되는 층의 위 또는 아래의 Si PIC의 다른 층에 형성된 2개의 테이퍼 단부를 가진 Si 도파관을 포함할 수 있다. 일부의 실시예에서, 제1 및 제2 WDM 디먹스(3404 및 3406)는 본 명세서의 다른 곳에서 설명된 바와 같이 편광 스플리터(3402)의 제1 및 제2 SiN 도파관과 동일한 Si PIC의 층에 형성될 수 있다.
입력(3402A)은 제1 SiN 도파관의 제1 단부를 포함할 수 있고, 제1 출력(3402B)은 제1 SiN 도파관의 제2 단부를 포함할 수 있고, 제2 출력(3402C)은 제2 SiN 도파관의 제2 단부를 포함할 수 있다. 입력에서, 편광 스플리터(3402)는 두 직교 편광, 예컨대 TE 편광 및 TM 편광을 가지는 N 채널 광학 신호(예컨대, N 파장 채널 λ1, λ2, λ3, ..., λn을 가지는 멀티플렉스 광학 신호)를 포함하는 입력 빔(3415)을 수신할 수 있다. 입력 빔(3415)은 편광에 따라 분리될 수 있는데, TE 편광은 일반적으로 제1 출력(3402B)에서 출력되고 TM 편광은 일반적으로 제2 출력(3402C)에서 출력된다.
제1 및 제2 WDM 디먹스(3404 및 3406) 각각은 제1 및 제2 WDM 디먹스(3404 및 3406)에 입력되는 광의 편광에 따라 두 편광 중 하나에 최적화 및/또는 특정될 수 있다. 예를 들어, 도 34a 및 34b의 제1 WDM 디먹스(3404)와 도 34b의 제2 WDM 디먹스(3406B)는 TE 편광에 최적화 또는 특정될 수 있다. 도 34a의 제2 WDM 디먹스(3406A)는 TM 편광에 최적화 또는 특정될 수 있다. 이들 및 다른 실시예에서, 제1 및 제2 WDM 디먹스(3404 및 3406)는 편광-의존 필터 기능을 가지는 에첼 격자를 포함할 수 있다.
제1 WDM 디먹스(3404)는 편광 스플리터(3402)의 제1 출력(3402B)에 광학적으로 연결된 입력(3416)을 포함한다. 유사하게, 제2 WDM 디먹스(3406A 또는 3406B)는 각각 제2 출력(3402C) 또는 편광 스플리터(3402)에 광학적으로 연결된 입력(3418 또는 3420)을 포함한다.
제1 WDM 디먹스(3404)는 제1 광학-전기적 변환기(3408)에 광학적으로 연결된 출력(3422)을 더 포함한다. 유사하게, 제2 WDM 디먹스(3406A 또는 3406B)는 각각 제2 광학-전기적 변환기(3410)에 광학적으로 연결된 입력(3424 또는 3426)을 포함한다. 제1 광학-전기적 변환기(3408) 및 제2 광학-전기적 변환기(3410)는 각각 적어도 N PN 다이오드, APD(avalanche photodiode) 또는 다른 적절한 광학적 수신기를 포함할 수 있다.
가산기(3412)는 제1 및 제2 광학-전기적 변환기(3408 및 3410)의 출력에 전기적으로 연결되는데, 각 가산기(3412)는 제1 광학-전기적 변환기(3408) 중 대응하는 하나의 출력 및 제2 광학-전기적 변환기(3410) 중 대응하는 하나의 출력에 전기적으로 연결된다. 특히, i=1 내지 N일 때, i번째 가산기(3412)는 i번째 제1 광학-전기적 변환기(3408) 및 i번째 제2 광학-전기적 변환기(3410)에 전기적으로 연결되어 i번째 제1 광학-전기적 변환기(3408)의 전기적 출력과 i번째 제2 광학-전기적 변환기(3410)의 전기적 출력을 더하여 i번째 조합된 전기적 출력(3428)을 생성할 수 있다.
도 34a 및 34b에서, 구동시, 제1 WDM 디먹스(3404)는 입력 빔(3415)의 TE 편향을 수신하고 제1 광학-전기적 변환기(3408)로 출력되는 N개의 개별 파장 채널 λ1, λ2, λ3, ..., λn으로 디멀티플렉스한다. 제1 광학-전기적 변환기(3408) 각각은 제1 광학-전기적 변환기(3408) 중 대응하는 하나에서 수신되는 N개의 개별 파장 채널 중 대응하는 하나를 나타내는 전기 신호를 출력한다.
도 34a에서, 구동시, 제2 WDM 디먹스(3406A)는 편광 스플리터(3402)의 제2 출력(3402C)으로부터 N 채널 광학 신호의 TM 편광을 수신하고 제2 광학-전기적 변환기(3410)로 출력되는 N개의 개별 파장 채널로 디멀티플렉스한다. 제2 광학-전기적 변환기(3410) 각각은 제2 광학-전기적 변환기(3410) 중 대응하는 하나에서 수신되는 N개의 개별 파장 채널 중 대응하는 하나를 나타내는 전기 신호를 출력한다.
도 34b에서, 구동시, 편광 회전기(3414)는 편광 스플리터(3402)의 제2 출력(3402C)에서 수신한 TM 편광의 편광을 TM 편광에서 TE 편광으로 회전시킨다. 이것 및 다른 실시예에서, 편광 회전기(3414)는 TM-투-TE 편광 회전기를 포함할 수 있다. 보다 일반적으로, 편광 회전기(3414)는 제1(또는 제2) 편광에서 직교하는 제2(또는 제1) 편광으로 편광을 회전시킬 수 있다. 제2 WDM 디먹스(3406A)는 그 후 편광 회전기(3414)로부터 편광 회전된 신호를 수신하고 제2 광학-전기적 변환기(3410)로 출력되는 N개의 개별 파장 채널로 디멀티플렉스한다. 제2 광학-전기적 변환기(3410) 각각은 제2 광학-전기적 변환기(3410) 중 대응하는 하나에서 수신되는 N개의 개별 파장 채널 중 대응하는 하나를 나타내는 전기 신호를 출력한다.
도 34a 및 34b 모두에서, 가산기(3412)는 그 후 제1 및 제2 광학-전기적 변환기(3408 및 3410)로부터의 적절한 출력을 조합하여 편광 스플리터(3402)의 입력(3402A)에서 수신되는 입력 빔(3415)으로부터의 i번째 파장 채널을 나타내는 i번째 조합된 전기적 신호(3428)를 생성한다. 특히, i번째 조합된 전기적 신호(3428) 중 1번째(또는 2번째, 또는 3번째, 또는 N번째)는 제1 WDM 디먹스(3404)에 의해 출력되는 N개의 개별 파장 채널 중 1번째(또는 2번째, 또는 3번째, 또는 N번째)를 나타내는 제1 광학-전기적 변환기(3408) 중 1번째(또는 2번째, 또는 3번째, 또는 N번째)의 전기적 출력과 제2 WDM 디먹스(3406A)에 의해 출력되는 N개의 개별 파장 채널 중 1번째(또는 2번째, 또는 3번째, 또는 N번째)를 나타내는 제2 광학-전기적 변환기(3410) 중 첫번째(또는 2번째, 또는 3번째, 또는 N번째)의 전기적 출력의 합계를 포함한다.
TE 편광을 TM 편광으로부터 분리하고, 서로 개별적으로 디멀티플렉스하고, 그 후 대응하는 채널을 가산기(3412)로 가산함으로써, 도 34a 및 34b의 디멀티플렉서 시스템(3400)은 편광-의존 필터 기능을 가지는 WDM 디먹스에서 발생하는 채널 크로스토크를 제거하거나 적어도 현저히 감소시킬 수 있다.
편광 스플리터(3402)와 같은 Si PIC 편광 스플리터와 연관된 다양한 고려와 파라미터가 이제 도 35 내지 37과 관련되어 논의되고, 도 38a 내지 38c와 관련된 Si PIC 편광 스플리터의 다양한 예시의 논의가 뒤를 잇는다.
도 35는 본 명세서에 서술되는 적어도 하나의 실시예에 따라 배열된 단열 커플러 영역의 Si 및 SiN 도파관의 TE 및 TM 편광에 대한 Si 도파관 폭의 함수로서 효율적 인덱스의 시뮬레이션의 그래프 표현(3500)이다. 도 35의 곡선(3506 및 3508)에서 SiN 도파관의 TE 및 TM 편광에 대한 효율적 인덱스는 Si 도파관 폭에 의해 변하지 않으며 약 1.7의 값을 가짐을 알 수 있다. 도 35의 곡선(3502 및 3504)에서 Si 도파관의 TE 편광에 대한 효율적 인덱스(곡선(3502) 참조)는 130nm 내지 180nm(또는 0.13μm 내지 0.18μm)의 영역에서 1.7보다 작고 이 영역에 걸쳐 증가하며 Si 도파관의 TM 편광에 대한 효율적 인덱스(곡선(3504) 참조)는 130nm 내지 180nm의 영역에서 1.7보다 크고 이 영역에 걸쳐 증가함을 알 수 있다. 이와 같이, 만약 Si 도파관의 테이퍼 단부의 팁 폭이 130nm 내지 180nm 사이라면 TE 및 TM 편광은 반드시 단열 커플러 영역에서 상이한 결합 효율을 가질 것이다. 130nm 내지 180nm 범위에서 다양한 팁 폭에 대한 TE 및 TM 결합 효율 간의 차이는 도 36 및 37에 도시된다.
Si 도파관에서 TM 편광에 대한 효율적 인덱스(곡선(3504))가 SiN 도파관에서 TM 편광에 대한 효율적 인덱스(곡선(3508))와 교차하는 Si 도파관 폭은 본 명세서에서 "TM 최대 테이퍼 폭"으로 칭할 수 있고, 도 35에서 약 100nm이다. 만약 Si 도파관의 테이퍼 단부의 팁 폭이 TM 최대 테이퍼 폭보다 크다면, 도 35에서 높은 효율의 TM 편광의 Si 도파관 및 SiN 도파관 간의 단열 결합은 TE 편광의 결합 효율에 비해 방지될 수 있음을 알 수 있다. 유사하게, Si 도파관에서 TE 편광에 대한 효율적 인덱스(곡선(3502))가 SiN 도파관에서 TE 편광에 대한 효율적 인덱스(곡선(3506))과 교차하는 Si 도파관 폭은 본 명세서에서 "TE 최대 테이퍼 폭"으로 칭할 수 있고, 도 35에서 약 180nm이다. 만약 Si 도파관의 테이퍼 단부의 팁 폭이 TE 최대 테이퍼 폭보다 작다면, 도 35에서 높은 효율의 TE 편광의 Si 도파관 및 SiN 도파관 간의 단열 결합은 TM 편광의 결합 효율에 비해 허용될 수 있음을 알 수 있다.
도 36은 본 명세서에 서술되는 적어도 하나의 실시예에 따라 배열된 108nm 및 150nm의 Si 도파관 팁 폭에 대한 Si 도파관 테이퍼 길이의 함수로서 TE 및 TM 편광 결합 효율의 시뮬레이션의 그래프 표현(3600)이다. 특히, 180nm의 팁 폭에 대하여, 곡선(3602)은 TE 결합 효율을 나타내는 한편 곡선(3604)은 TM 결합 효율을 나타낸다. 유사하게, 150nm의 팁 폭에 대하여, 곡선(3606)은 TE 결합 효율을 나타내는 한편 곡선(3608)은 TM 결합 효율을 나타낸다. 곡선(3602, 3604, 3606, 3608)에서 팁 폭 양자에서, TE 편광(곡선(3602 및 3606))은 TM 편광(곡선(3604 및 3606))보다 훨씬 나은 결합 효율을 가짐을 알 수 있다. 곡선(3602 및 3606)은 180nm 이상의 팁 폭에 대하여 TE 결합은 90% 미만일 수 있음을 가리키는 경향이 있다. 곡선(3604 및 3608)은 150nm 이하의 팁 폭에 대하여 TM 결합은 10% 이상임을 가리키는 경향이 있다.
도 37은 본 명세서에 서술되는 적어도 하나의 실시예에 따라 배열된 1.35μm, 1.31μm 및 1.27μm의 3개의 상이한 파장 채널에 대해 160nm의 Si 도파관 팁 폭에 대한 Si 도파관 테이퍼 길이의 함수로서 TE 및 TM 편광 결합 효율의 시뮬레이션의 그래픽 표현(3700)이다. 160nm의 팁 폭이 150nm(아래에서 TM 결합은 10% 이상일 수 있음) 및 180nm(위에서 TE 결합 효율이 90% 미만일 수 있음) 사이의 절충으로 선택된다. 160nm의 팁 폭 및 1.35μm 의 파장 채널에 대하여, 곡선(3702A)은 TE 결합 효율을 나타내는 한편 곡선(3702B)은 TM 결합 효율을 나타낸다. 유사하게, 160nm의 팁 폭 및 1.31μm 의 파장 채널에 대하여, 곡선(3704A)은 TE 결합 효율을 나타내는 한편 곡선(3704B)은 TM 결합 효율을 나타낸다. 유사하게, 160nm의 팁 폭 및 1.27μm 의 파장 채널에 대하여, 곡선(3706A)은 TE 결합 효율을 나타내는 한편 곡선(3706B)은 TM 결합 효율을 나타낸다. 곡선(3702A, 3702B, 3704A, 3704B, 3706A 및 3706B)에서 3개의 파장 채널 모두에서, TE 편광(곡선(3702A, 3704A, 3706A))은 TM 편광(곡선(3702B, 3704B, 3706B))보다 훨씬 나은 결합 효율을 가짐을 알 수 있다.
도 37은 Si 도파관 테이퍼 길이가 약 200μm일 때 1.35μm, 1.31μm 및 1.27μm에서 3개의 파장 채널에 대한 다양한 TE 및 TM 편광 결합 효율값의 표(3708)를 더 포함한다. 각 파장 채널에 대하여, TE 편광 결합 효율의 TM 편광 결합 효율에 대한 비율도 데시벨(dB) 단위로 제공된다.
도 35 내지 37의 시뮬레이션은 적어도 일부 실시예에서, 130nm 내지 180nm 사이, 또는 150nm 내지 180nm, 또는 약 160nm의 팁 폭을 가지는 Si 도파관을 포함하는 단열 결합 영역은 Si 도파관으로부터의 TM 편광의 대부분을 SiN 도파관에(또는 그 반대) 결합하지 않고 Si 도파관으로부터의 TE 편광의 대부분을 SiN 도파관에(또는 그 반대) 선택적으로 결합하는데 사용될 수 있다. 둘 이상의 이러한 단열 결합 영역이 도 38a 내지 38c와 관련하여 자세히 설명되는 바와 같이 조합되어 상술한 편광 스플리터(3402)와 같은 Si PIC 편광 스플리터 또는 결합기를 형성할 수 있다.
도 38a 내지 38c는 본 명세서에 서술되는 적어도 하나의 실시예에 따라 배열된 Si PIC 편광 스플리터 또는 결합기(3800A, 3800B 및 3800C)(이하 통합하여 "편광 스플리터(3800)")의 예시를 도시한다. 편광 스플리터(3800)는 도 34a 및 34b의 편광 스플리터(3402)를 포함하거나 이에 대응할 수 있고 도 34a 및 34b의 디멀티플렉서 시스템(3400) 및/또는 다른 시스템이나 장치에 구현될 수 있다.
도 38a 내지 38c 각각은 편광 스플리터(3800A, 3800B 또는 3800C)의 상면도를 포함한다. 도 38a 내지 38c의 상면도는 편광 스플리터(3800)에 쌓인 물질의 상이한 수준에서, 위에서 봤을 때 반드시 보이지 않을 수 있으나, 서로에 대한 다양한 컴포넌트의 x 및 z 정렬을 도시하기 위하여 윤곽이나 차지하는 공간으로 보이는 편광 스플리터(3800)의 다양한 컴포넌트의 윤곽 또는 차지하는 공간을 포함한다. 각 편광 스플리터(3800)는 제1 SiN 도파관(3802), 제1 SiN 도파관(3802)에서 이격된 2 SiN 도파관(3804) 및 Si 도파관(3806)을 포함한다. 제1 및 제2 SiN 도파관(3802 및 3804)은 본 명세서에 서술된 SiN 도파관을 가지는 임의의 제1층과 같은 Si PIC의 제1 층에 형성될 수 있다. Si 도파관(3806)은 본 명세서에 서술된 Si 도파관을 가지는 임의의 제2 층과 같은 Si PIC의 제1 층 위 또는 아래인 Si PIC의 제2 층에 형성될 수 있다.
제1 SiN 도파관(3802)은 커플러 부분(3808)을 포함하고, 제2 SiN 도파관(3804)은 커플러 부분(3810)을 포함하고, Si 도파관(3806)은 제1 테이퍼 단부(3812) 및 제2 테이퍼 단부(3814)를 포함한다. 제1 테이퍼 단부(3812)는 제1 SiN 도파관(3802)의 커플러 부분(3808)과 두 직교하는 방향(예컨대, x 및 z)에 정렬되어 제1 테이퍼 단부(3812)는 두 직교하는 방향으로 오버랩되고 제1 SiN 도파관(3802)의 커플러 부분(3808)에 평행하다. 제1 테이퍼 단부(3812) 및 제1 SiN 도파관(3802)의 커플러 부분(3808)은 일반적으로 제1 단열 커플러 영역(3816)을 형성한다. 유사하게, 제2 테이퍼 단부(3814)는 제2 SiN 도파관(3804)의 커플러 부분(3810)과 두 직교하는 방향(예컨대, x 및 z)에 정렬되어 제2 테이퍼 단부(3814)는 두 직교하는 방향으로 오버랩되고 제2 SiN 도파관(3804)의 커플러 부분(3810)에 평행하다. 제2 테이퍼 단부(3814) 및 제2 SiN 도파관(3804)의 커플러 부분(3810)은 일반적으로 제2 단열 커플러 영역(3818)을 형성한다.
Si 도파관(3806)의 제1 및 제2 테이퍼 단부(3812 및 3814)는 Si 도파관(3806)의 제1 테이퍼 단부(3812 및 3814) 중 대응하는 것과 제1 및 제2 SiN 도파관(3802 및 3804) 간의 입력 빔(3820)의 제1 편광(예컨대, TE 편광)의 대부분을 단열 결합하도록 구성되어 Si 도파관(3806)의 제1 테이퍼 단부(3812 및 3814) 중 대응하는 것과 제1 및 제2 SiN 도파관(3802 및 3804) 간의 제1 편광과 직교하는 입력 빔(3820)의 제2 편광(예컨대, TM 편광)의 대부분을 단열 결합하지 않도록 막을 수 있다.
보다 상세하게는, Si 도파관(3806)의 제1 테이퍼 단부(3812)는 제1 SiN 도파관(3802)으로부터의 제1 편광의 대부분을 제1 테이퍼 단부(3812)를 통해 Si 도파관(3806)을 단열 결합시키고 제2 편광의 대부분이 Si 도파관(3806)에 들어가는 것을 막는다. 예를 들어, 제1 테이퍼 단부(3812)는 130nm와 180nm 사이, 또는 150nm와 180nm 사이의 범위의 팁 폭 또는 약 160nm의 팁 폭을 가질 수 있다. 유사하게, 제2 SiN 도파관(3804)의 제2 테이퍼 단부(3814)는 Si 도파관(3806)을 통해 Si 도파관(3806)으로부터 제2 테이퍼 단부(3814)를 통해 제2 SiN 도파관(3804)까지 전파하는 제1 편광의 일부의 대부분을 단결 결합시키고 Si 도파관(3806)을 통해 전파하는 제2 편광의 일부의 대부분이 제2 SiN 도파관(3804)에 들어가는 것을 막도록 구성된 팁 폭을 가질 수 있다. 예를 들어, 제2 테이퍼 단부(3814)는 130nm와 180nm 사이, 또는 150nm와 180nm 사이의 범위의 팁 폭 또는 약 160nm의 팁 폭을 가질 수 있다. 따라서, 도 35 내지 37과 일치하여, 제1 및 제2 테이퍼 단부(3812 및 3814)는 제1 SiN 도파관(3802)으로부터 제2 SiN 도파관(3804)으로 제2 편광의 대부분을 결합시키지 않고 제1 SiN 도파관(3802)으로부터 제2 SiN 도파관(3804)으로 입력 빔(3820)의 제1 편광의 대부분을 결합시키도록 선택적으로 구성될 수 있다.
도 38a의 예에서, Si 도파관(3806)은 200nm의 테이퍼 길이(예를 들어, 제1 및 제2 테이퍼 단부(3812 및 3814)는 광 전파 방향으로 200nm 길이를 가질 수 있다)를 가질 수 있고 제1 및 제2 테이퍼 단부(3812 및 3814) 각각은 150nm의 팁 폭을 가질 수 있다. 선택적으로 또는 추가적으로, 제1 및 제2 SiN 도파관(3802 및 3804) 각각은 1μm의 폭을 가질 수 있고 제1 및 제2 테이퍼 단부(3812 및 3814) 각각은 최대 320nm의 폭을 가질 수 있다. 이 예에서, 그리고 1.31μm 파장 채널에 대하여, 제1 및 제2 단열 커플러 영역(3816 및 3818) 각각은 한 도파관에서 다음까지(예컨대, 제1 SiN 도파관(3802)에서 Si 도파관(3806)까지 또는 Si 도파관(3806)에서 제2 SiN 도파관(3804)까지) TE 편광의 약 98% 및 TEM 편광의 약 10%를 단열 결합시킬 수 있고 한 도파관에서 다음까지 TE 편광의 약 2%와 TM 편광의 약 90%가 단열 결합하는 것을 방지할 수 있다. 그 결과, 도 38a에서, 제1 SiN 도파관(3802)의 단부(3824)로부터의 출력 빔(3822)은 입력 빔(3820)의 TE 편광의 약 2%와 TM 편광의 약 90%를 포함할 수 있다. 제2 SiN 도파관(3804)의 단부(3828)로부터의 출력 빔(3826)이 제1 및 제2 단열 커플러 영역(3816 및 3818) 모두를 통과하기 때문에, 출력 빔(3826)은 입력 빔(3820)의 TE 편광의 약 96%와 TM 편광의 약 1%를 포함할 수 있다.
도 38b 및 38c에서, 편광 스플리터(3800B 및 3800C) 각각은 제1 SiN 도파관(3802)의 단부(3824)로부터의 출력 빔(3822)의 TE 및 TM 편광의 분할 비율을 개선하기 위하여 추가로 제3 단열 커플러 영역(3830 또는 3832)을 포함할 수 있다. 제3 단열 커플러 영역(3830 또는 3832)은 제1 SiN 도파관(3802)의 제2 커플러 부분(3834) 및 제2 Si 도파관(3840 또는 3842)의 테이퍼 단부(3836 또는 3838)로 이루어질 수 있다. 제2 Si 도파관(3840 또는 3842)은 Si 도파관(3806)과 동일한 Si PIC의 층 또는 Si 도파관(3806)과 상이한 Si PIC의 층에 형성될 수 있다.
선택적으로 또는 추가적으로, 제1 SiN 도파관(3802)은 커플러 부분(3808)의 상류에 테이퍼 단부(3844)를 포함할 수 있다. 한 예시적 실시예에서, 제1 SiN 도파관(3802)의 테이퍼 단부(3844)는 약 50μm의 테이퍼 길이(예컨대, z 방향의 길이)를 가진다. 본 명세서에 서술되는 일부 실시예에 따른 Si PIC의 SiN 도파관은 일반적으로 약 0.7μm 이하의 폭(예컨대, x 방향으로)를 가질 수 있고, 일반 SiN 도파관으로 지칭될 수 있다. 이에 비해, 본 명세서에 서술되는 편광 스플리터(3402 및 3800)와 같은 Si PIC 편광 스플리터의 SiN 도파관은 일반 SiN 도파관과는 상이한 폭, 예컨대 약 1μm의 폭을 가질 수 있고, 편광 스플리터 SiN 도파관으로 지칭될 수 있다. 제1 SiN 도파관(3802)의 테이퍼 단부(3844)는 일반 SiN 도파관으로부터 편광 스플리터 SiN 도파관인 제1 SiN 도파관(3802)으로의 전이로서의 역할을 할 수 있다.
제2 Si 도파관(3840 또는 3842)의 테이퍼 단부(3836 또는 3838)는 제1 SiN 도파관(3802)의 제2 커플러 부분(3834)과 두 직교하는 방향(예컨대, x와 z)으로 정렬되어 제2 Si 도파관(3840 또는 3842)의 테이퍼 단부(3836 또는 3838)가 두 직교하는 방향으로 오버랩되고 제1 SiN 도파관(3802)의 제2 커플러 부분(3834)과 평행할 수 있다. 도 38b의 제2 Si 도파관(3840)은 일반적으로 S 형상을 포함하는 반면, 도 38c의 제2 Si 도파관(3842)은 일반적으로 U 형상을 포함한다. 일부 실시예에서, 제2 Si 도파관(3840 및 3842) 각각은 테이퍼 단부(3836 또는 3838)와 대향하는 제2 테이퍼 단부(3846 또는 3848)를 포함한다. 다른 실시예에서, 제2 Si 도파관(3840 및 3842) 각각은 제2 테이퍼 단부(3846 또는 3848)이 아닌 게르마늄(Ge) PIN 검출기에서 끝난다.
제2 Si 도파관(3840 또는 3842)의 테이퍼 단부(3836 또는 3838) 각각은 제1 및 제2 편광을 구별하기 위해 적절한 팁 폭을 가질 수 있다. 보다 자세히, 제2 Si 도파관(3840 또는 3842)의 테이퍼 단부(3836 또는 3838)는 제1 SiN 도파관(3802)로부터의 제1 편광의 대부분을 테이퍼 단부(3836 또는 3838)를 통해 제2 Si 도파관(3840 또는 3842)에 단열 결합시키고 제2 편광의 대부분이 제2 Si 도파관(3840 또는 3842)에 들어가는 것을 방지하도록 구성될 수 있다. 예를 들어, 테이퍼 단부(3836 또는 3838)는 130nm와 180nm 사이의 범위, 또는 150nm와 180nm 사이의 범위의 팁 폭, 또는 약 160nm의 팁 폭을 가질 수 있다. 일부 실시예에서, 제2 Si 도파관(3840 또는 3842)의 제2 테이퍼 단부(3846 또는 3848)는 유사하게 130nm와 180nm 사이의 범위, 또는 150nm와 180nm 사이의 범위의 팁 폭, 또는 약 160nm의 팁 폭을 가질 수 있다.
도 38b 및 38c의 예시에서, Si 도파관(3806)은 200nm의 테이퍼 길이를 가질 수 있고, 제1 및 제2 테이퍼 단부(3812 및 3814) 각각은 160nm의 팁 폭을 가질 수 있다. 대안적으로 또는 추가적으로, 제2 Si 도파관(3840 또는 3842)도 200nm의 테이퍼 길이를 가지고, 테이퍼 단부(3836 또는 3838)와 제2 테이퍼 단부(3846 또는 3848) 각각은 160nm의 팁 폭을 가질 수 있고, 제1 및 제2 SiN 도파관(3802 및 3804)은 1μm의 폭을 가질 수 있다. 대안적으로 또는 추가적으로, Si 도파관(3806)의 제1 및 제2 테이퍼 단부(3812 및 3814), 제2 Si 도파관(3840 또는 3842)의 테이퍼 단부(3836 또는 3838) 및/또는 제2 Si 도파관(3840 또는 3842)의 제2 테이퍼 단부(3846 또는 3848)는 320nm의 최대 폭을 가질 수 있다. 이 예에서, 그리고 1.31μm의 파장 채널에 대하여, 제1, 제2 및 제3 단열 커플러 영역(3816, 3818 및 3830이나 3832)은 한 도파관에서 다음까지(예컨대, 제1 SiN 도파관(3802)에서 Si 도파관(3806)까지, Si 도파관(3806)에서 제2 SiN 도파관(3804)까지 또는 제1 SiN 도파관(3802)에서 제2 Si 도파관(3840 또는 3842)까지) TE 편광의 약 97.7% 및 TM 편광의 약 6.7%를 단열 결합시킬 수 있고 한 도파관에서 다음까지 TE 편광의 약 2.3% 및 TM 편광의 약 93.3%가 단열 결합하는 것을 막을 수 있다. 그 결과, 그리고 출력 빔(3822)이 제1 및 제3 단열 커플러 영역(3816 및 3830) 모두를 통과하기 때문에, 제1 SiN 도파관(3802)의 단부(3824)로부터의 출력 빔(3822)은 입력 빔(3820)의 TE 편광의 약 0.05% 및 TM 편광의 약 87%를 포함할 수 있다. 또한, 제2 SiN 도파관(3804)의 단부(3828)로부터의 출력 빔(3826)이 제1 및 제2 단열 커플러 영역(3816 및 3818) 모두를 통과하기 때문에, 출력 빔(3826)은 입력 빔(3820)의 TE 편광의 약 95% 및 TM 편광의 약 0.5%를 포함할 수 있다. 이와 같이, 도 38b 및 38c의 예시에서, 출력 빔(3822)에서 TM/TE의 비율은 약 32dB일 수 있고, 출력 빔(3826)에서 TE/TM의 비율은 약 23dB일 수 있다. 보다 일반적으로, Si 도파관(3806)의 제1 테이퍼 단부(3812 및 3814) 중 하나 또는 모두의 팁 폭은 제1 SiN 도파관(3802)를 통해 TM 편광의 적어도 80%를 통과시키고 제1 SiN 도파관(3802)에서 제2 SiN 도파관(3804)까지 TE 편광의 적어도 90%를 단열 통과시키도록 구성될 수 있다.
대안적으로 또는 추가적으로, 하나 이상의 편광 스플리터(3800)는 편광 결합기로서 구현될 수 있다. 이들 및 다른 실시예에서, TM 입력 빔은 제1 SiN 도파관(3802)의 단부(3824)에서 수신될 수 있고 TE 입력 빔은 제2 SiN 도파관(3804)의 단부(3828)에서 수신될 수 있다. 이 예시에서, Si 도파관(3806)의 제2 테이퍼 단부(3814)는 130nm 및 180nm 사이의 범위, 또는 심지어 130nm 미만의 팁 폭을 가질 수 있다. Si 도파관(3806)의 제1 테이퍼 단부(3812)는 130nm 및 180nm 사이의 범위 또는 150nm 내지 180nm 사이의 범위의 팁 폭, 또는 약 160nm의 팁 폭을 가질 수 있다. TM 입력 빔은 제1 SiN 도파관(3802)을 통해 오른쪽에서 왼쪽으로 전파할 수 있다. TE 입력 빔은 제2 SiN 도파관(3804)를 통해 오른쪽에서 왼쪽으로 전파할 수 있고 단열 커플러 영역(3818)을 통해 Si 도파관(3806)으로 및 단열 커플러 영역(3816)을 통해 제1 SiN 도파관(3802)으로 단열 결합될 수 있는데 이는 TM 입력과 조합된다.
도 39a 및 39b는 본 명세서에 서술되는 적어도 하나의 실시예에 따라 배열된 고 인덱스 유리 인터포저(3900)(이하 "인터포저(3900)") 및 도 17의 Si PIC(1700)의 정렬 및 부착을 도시하는 측면도를 포함한다. 인터포저(3900)는 고 인덱스 유리 도파관 블록(3902) 및 하나 이상의 인터포저 도파관(3904)을 포함한다. 인터포저 도파관(3904)은 예컨대 이온 교환 방법 또는 UV 레이저 기록 또는 다른 적절한 인덱스 변경 방사선 또는 프로세스에 의해 고 인덱스 유리 도파관 블록(3902)에 기록될 수 있는 고 인덱스 유리 도파관을 포함할 수 있다.
도 39a에 도시된 바와 같이, 인터포저(3900)는 상술한 방식으로 Si PIC(1700)의 SiN 도파관(1712)과 일반적으로 x 및 z 방향으로 정렬된 인터포저 코어(3904)를 가지는 Si PIC(1700)의 에칭된 윈도우(1702)와 정렬되어 단열 결합 영역을 형성한다. 에칭된 윈도우(1702)는 적어도 부분적으로 에폭시 언더필(1902)로 채워질 수 있다. 도 39a에 도시된 바와 같이, 인터포저(3900)는 그 후 인터포저 코어(3904)가 직접 또는 적어도 가까이 Si PIC(1700)의 SiN 도파관(1712)과 접촉할 때까지 화살표(3906)로 표시된 바와 같이 Si PIC(1700)를 향해(또는 반대로) 움직일 수 있다.
도시된 실시예에서, 고 인덱스 유리 도파관 블록(3902)은 예를 들어 양의 y 방향으로 고 인덱스 유리 도파관 블록(3902)의 하부 표면에서 수직으로 연장되는 하나 이상의 구멍 또는 홈(3908)을 정의한다. 구멍 또는 홈(3908) 각각은 15μm 내지 20μm의 높이(예컨대, y 방향으로), 또는 다른 어떤 높이를 가질 수 있다. 구멍 또는 홈 각각은 에칭된 윈도우(1702) 내에 수용되도록 구성된 인터포저(3900)의 일부의 길이(예컨대, z 방향으로)를 연장할 수 있다. 일부 실시예에서 에칭된 윈도우(1702) 내에 수용되도록 구성된 인터포저(3900)의 일부는 2mm 내지 3mm 사이일 수 있다. 대안적으로 또는 추가적으로, 일부 실시예에서 인터포저(3900)의 x 방향의 폭은 약 1.5mm일 수 있다.
인터포저(3900)가 Si PIC(1700)의 에칭된 윈도우(1702)에 삽입될 때, 적어도 부분적으로 에폭시 언더필(1902)을 변위시키고 얇게 만들어서 인터포저 도파관(3904)과 SiN 도파관(1712) 사이에 상대적으로 작은 에폭시 언더필(1902)이 있도록 인터포저(3900)는 Si PIC(1700)에 대해 충분히 단단하게 눌릴 수 있다. 예를 들어, 도 39b의 부착된 구성에서 에폭시 언더필(1902)의 두께(예컨대, y 방향으로)는 1μm 미만일 수 있다. 변위된 에폭시 언더필(1902)은 적어도 부분적으로 홈(3908)을 채워 Si PIC(1700)에 대한 인터포저(3900)의 양호한 접착을 달성할 수 있다.
도 40a는 본 명세서에 서술된 적어도 하나의 실시예에 따라 배열된 다른 고 인덱스 유리 인터포저(4000)(이하 "인터포저(4000)")의 거꾸로 본 사시도를 포함한다. 인터포저(4000)는 고 인덱스 유리 도파관 블록(4002) 및 하나 이상의 인터포저 도파관(4004)을 포함한다. 인터포저 도파관(4004)은 예를 들어 이온 교환, UV 레이저 기록, 또는 다른 적절한 인덱스 변경 방사선 또는 프로세스에 의해 고 인덱스 유리 도파관 블록(4002)에 기록될 수 있는 고 인덱스 유리 도파관을 포함할 수 있다. 인터포저(4000)는 추가로 인터포저 도파관(4004)에 종 방향으로 인접한 v-홈(4006)을 정의한다.
도 40b는 본 명세서에 서술된 적어도 하나의 실시예에 따라 배열된 Si PIC(4008)에 단열 결합된 인터포저(4000)의 사시도를 포함한다. 인터포저(4000)는 도 40b에 일반적으로 인터포저(4000)의 하부 표면 상의 인터포저 도파관(4004) 및 v-홈(4006)가 인식될 수 있도록 투명하게 도시된다. 도 40b에서 알 수 있는 바와 같이, 인터포저 도파관(4004)은 일반적으로 Si PIC(4008)의 제1 층 위의 Si PIC의 하나 이상의 유전체 층을 관통하여 정의된 에칭된 윈도우(4010) 내에 배치된다. 제1 층은 인터포저 도파관(4004)이 에칭된 윈도우(4010) 내에 단열 결합되는 하나 이상의 SiN 도파관을 포함할 수 있다.
도 40b는 인터포저 도파관(4004)이 광학적으로 결합될 수 있는 광섬유(4012)를 더 도시한다. 특히, 광섬유의 단부는 광섬유(4012)의 광섬유 코어가 v-홈(4006) 내에 위치되도록 자켓 및/또는 도파관 클래딩을 벗길 수 있다. v-홈(4006)이 일반적으로 인터포저 도파관(4004)에 광학적으로 정렬될 수 있는 한, 그 광섬유 코어가 v-홈(4006) 내에 위치되도록 광섬유(4012)를 위치시키는 것은 일반적으로 각 광섬유(4012)을 인터포저 도파관(4004) 중 대응하는 것에 광학적으로 정렬시킬 수 있다.
본 명세서에서 실질적으로 임의의 복수 및/또는 단수의 사용과 관련하여, 통상의 기술자는 문맥 및/또는 응용에 적절하도록 복수를 단수로 및/또는 단수를 복수로 바꿔 해석할 수 있다. 다양한 단수/복수 치환은 명료성을 위해 본 명세서에서 명백하게 설명될 수 있다.
본 발명은 그 사상 또는 본질을 벗어나지 않고 다른 특정 형태로 구체화될 수 있다. 서술된 실시예들은 모든 면에서 단지 예시적인 것이고 제한적이지 않은 것으로 간주되어야 한다. 그러므로 본 발명의 범위는 상술한 설명이 아닌 첨부된 청구 범위에 의해 표시된다. 청구 범위와 균등한 의미 및 범위 내의 모든 변경이 그 범위에 포함되어야 한다.

Claims (30)

  1. 실리콘(Si) 광자 집적 회로(photonic integrated circuit, PIC) 편광 분리기 또는 결합기를 포함하는 광자 시스템으로서,
    Si PIC 편광 분리기 또는 결합기는:
    Si PIC의 제1 층에 형성되는 제1 질화 실리콘(SiN) 도파관;
    Si PIC의 제1 층에 형성되는 제2 SiN 도파관; 및
    Si PIC의 제2 층에 형성되는 제1 Si 도파관을 포함하고,
    상기 제1 Si 도파관은 제1 SiN 도파관의 제1 단부 근처에 있고 제1 SiN 도파관의 제1 단부에 단열적으로 결합된 제1 테이퍼형(tapered) 단부를 포함하고, 제1 Si 도파관은 제2 SiN 도파관의 제1 단부 근처에 있고 제2 SiN 도파관의 제1 단부에 단열적으로 결합된 제2 테이퍼형 단부를 더 포함하며;
    제1 Si 도파관의 제1 테이퍼형 단부의 팁 폭(tip width)은, 빛의 TM 편광의 결합 효율에 비해 고효율로 제1 SiN 도파관 및 제1 Si 도파관 사이의 빛의 TE 편광의 단열적 결합을 허용하는 TE 최대 테이퍼 폭보다 좁고, TM 최대 테이퍼 폭보다 넓으며, TM 최대 테이퍼 폭 위에서는 TE 편광의 결합 효율에 비해 고효율로 제1 SiN 도파관 및 제1 Si 도파관 사이의 빛의 TM 편광의 단열적 결합이 방지되고,
    Si 도파관의 제2 테이퍼형 단부의 팁 폭은, TM 편광의 결합 효율에 비해 고효율로 제1 Si 도파관 및 제2 SiN 도파관 사이의 빛의 TE 편광의 단열적 결합을 허용하는 TE 최대 테이퍼 폭보다 좁고, TM 최대 테이퍼 폭보다 넓으며, TM 최대 테이퍼 폭 위에서는 TE 편광의 결합 효율에 비해 고효율로 제1 Si 도파관 및 제2 SiN 도파관 사이의 빛의 TM 편광의 단열적 결합이 방지되는 광자 시스템.
  2. 제 1 항에 있어서,
    Si PIC 편광 분리기 또는 결합기는 Si PIC 편광 분리기를 포함하고, 제1 SiN 도파관의 제1 단부는 제1 SiN 도파관의 입력 단부를 포함하고, 제2 SiN 도파관의 제1 단부는 제2 SiN 도파관의 입력 단부를 포함하며,
    제1 SiN 도파관에 대한 TE 편광 입력은 실질적으로 제2 SiN 도파관을 향하며, 제1 SiN 도파관에 대한 TM 편광 입력은, 제1 및 제2 SiN 도파관 각각의 입력 단부에 대향하는 제1 및 제2 SiN 도파관 각각의 출력 단부에서 TM 편광의 광출력에 대한 TE 편광의 광출력의 소정의 비율을 획득하기 위해 제1 SiN 도파관에 실질적으로 잔존하는 광자 시스템.
  3. 제 2 항에 있어서,
    Si PIC 편광 분리기는 제1 SiN 도파관의 출력 단부 근처에 있고 제1 SiN 도파관에 단열적으로 결합되는 제1 테이퍼형 단부를 포함하는 제2 Si 도파관을 더 포함하고,
    제2 Si 도파관의 제1 테이퍼형 단부의 팁 폭은, TM 편광의 결합 효율에 비해 고효율로 제1 SiN 도파관에서 제2 Si 도파관로 향하는 빛의 TE 편광의 단열적 결합을 허용하는 TE 최대 테이퍼 폭보다 좁고, TM 최대 테이퍼 폭보다 넓으며, TM 최대 테이퍼 폭 위에서는 TE 편광의 결합 효율에 비해 고효율로 제1 SiN 도파관에서 제2 Si 도파관로 향하는 빛의 TM 편광의 단열적 결합이 방지되며,
    제1 Si 도파관의 제1 테이퍼형 단부 뒤에 있고 제1 SiN 도파관의 출력 근처에 있는 제1 SiN 도파관에 잔존하는 임의의 TE 편광은 제1 SiN 도파관에서 멀어져 제2 Si 도파관로 향하도록 실질적으로 지향하도록 제1 SiN 도파관에 있는 TM 편광은 TM 편광의 광출력에 대한 TE 편광의 광출력의 소정의 비율을 획득하기 위해 제1 SiN 도파관에 실질적으로 잔존하는 광자 시스템.
  4. 제 2 항에 있어서,
    제1 Si 도파관의 제1 테이퍼형 단부에서 제2 테이퍼형 단부로의 방향에서:
    제1 Si 도파관의 제1 테이퍼형 단부의 폭은 팁 폭으로부터 테이퍼하고, 130 나노미터 내지 180 나노미터의 범위에 있으며, 제1 SiN 도파관와 제1 Si 도파관의 제1 테이퍼형 단부가 오버랩하는 영역에서 약 320 나노미터의 최대 폭에 이르고,
    제1 Si 도파관의 제2 테이퍼형 단부의 폭은 약 320 나노미터의 최대 폭에서 팁 폭으로 하향하여 테이퍼하며, 제2 SiN 도파관와 제1 Si 도파관의 제2 테이퍼형 단부가 오버랩하는 영역에서 130 나노미터 내지 180 나노미터 사이의 범위에 있는 광자 시스템.
  5. 제 2 항에 있어서,
    입력 빔의 TM 편광의 80% 이상이 제1 SiN 도파관의 결합부 뒤에 제1 SiN 도파관에 잔존하고;
    입력 빔의 TE 편광의 90% 이상이 제1 SiN 도파관에서 제2 SiN 도파관로 향하도록 Si PIC 편광 분리기에 의해 결합되는 광자 시스템.
  6. 제 1 항에 있어서,
    제1 및 제2 테이퍼형 단부 각각의 팁 폭은 130 나노미터 내지 180 나노미터의 범위에 있는 광자 시스템.
  7. 제 2 항에 있어서,
    Si PIC의 제1 층에 형성되는 제1 파장 분할 디멀티플렉서(WDM demux); 및
    Si PIC의 제1 층에 형성되는 제2 WDM demux를 더 포함하고,
    제1 WDM demux는 복수의 출력과 제1 SiN 도파관의 제1 단부에 대향하는 제1 SiN 도파관의 제2 단부에 광학적으로 결합되는 입력을 포함하며,
    제1 WDM demux는 입력에서 TM 편광을 갖는 복수의 파장 채널을 각각 출력의 세트로 분리하도록 설계되고, 출력의 세트 각각은 파장 채널들 중 하나에 해당하며,
    제2 WDM demux는 복수의 출력과 제2 SiN 도파관의 제1 단부에 대향하는 제2 SiN 도파관의 제2 단부에 광학적으로 결합되는 입력을 포함하며,
    제2 WDM demux는 입력에서 TE 편광을 갖는 복수의 파장 채널을 각각 출력의 세트로 분리하도록 설계되고, 출력의 세트 각각은 파장 채널들 중 하나에 해당하는 광자 시스템.
  8. 제 2 항에 있어서,
    제1 SiN 도파관의 제2 단부와 Si PIC의 제1 층에 형성되는 제1 파장 분할 디멀티플렉서(WDM demux)사이의 광 경로에 배치되는 편광 회전기; 및
    Si PIC의 제1 층에 형성되는 제2 WDM demux를 더 포함하고,
    제1 WDM demux는 복수의 출력을 포함하며,
    제1 WDM demux는 입력에서 TM 편광을 갖는 복수의 파장 채널을 각각 출력의 세트로 분리하도록 설계되고, 출력의 세트 각각은 파장 채널 중 하나에 해당하며,
    제2 WDM demux는 복수의 출력과 제2 SiN 도파관의 제1 단부에 대향하는 제2 SiN 도파관의 제2 단부에 광학적으로 결합되는 입력을 포함하며,
    제2 WDM demux는 입력에서 TE 편광을 갖는 복수의 파장 채널을 각각 출력의 세트로 분리하도록 설계되고, 출력의 세트 각각은 파장 채널 중 하나에 해당하는 광자 시스템.
  9. 제 7 항에 있어서,
    제1 및 제2 WDM demux들 각각은 에첼 격자(Echelle grating)를 포함하는 광자 시스템.
  10. 실리콘(Si) 광자 집적 회로(PIC)를 포함하는 광자 시스템으로서,
    Si PIC는:
    Si 기판;
    Si 기판 상에 형성되는 이산화 실리콘(SiO2);
    SiO2 박스 위에 형성되는 제1 층; 및
    SiO2 박스 위에 형성되고 제1 층 위에 또는 아래에 수직으로 배치되는 제2 층을 포함하고,
    제1 층은 제1 단부 및 제1 단부에 대향하는 테이퍼형 단부에 결합부를 갖는 질화 실리콘(SiN) 도파관을 포함하고,
    제2 층은, SI 도파관의 테이퍼형 단부가 2개의 직교 방향으로 오버랩하고 SiN 도파관의 결합부에 평행하도록 SiN 도파관의 결합부와 2개의 직교 방향으로 정렬되는 테이퍼형 단부를 갖는 Si 도파관을 포함하며, 2개의 직교 방향은 Si 및 SiN 도파관의 길이 방향 및 폭 방향에 해당하고,
    Si PIC는 제1 층 위에 있는 하나 이상의 층을 통해 적어도 SiN 도파관의 테이퍼형 단부 위에 있는 제1 층 아래로 향하는 에칭된 윈도우를 정의하고,
    에칭된 윈도우는, 인터포저 도파관의 결합부가 2개의 직교 방향으로 오버랩하고 SiN 도파관의 테이퍼형 단부에 평행하도록 SiN 도파관의 테이퍼형 단부 위에 배치되고 SiN 도파관의 테이퍼형 단부와 2개의 직교 방향으로 정렬되도록 구성된 결합부를 갖는 인터포저 도파관을 포함하는 인터포저의 적어도 일부를 수신하도록 구성되는 광자 시스템.
  11. 제 10 항에 있어서,
    SiN 도파관은 복수의 SiN 도파관 중 하나이며,
    복수의 SiN 도파관은 송신 SiN 도파관의 서브세트 및 수신 SiN 도파관의 서브세트를 포함하고,
    복수의 SiN 도파관의 단부는 2개의 직교 방향에 의해 정의되는 평면에 평행하는 평면에서 에칭된 윈도우 내에 노출되며,
    송신 SiN 도파관의 서브세트의 단부는 복수의 SiN 도파관 각각의 길이에 평행하는 2개의 직교 방향 중 제1 직교 방향으로 제1 위치에서 종단되며,
    수신 SiN 도파관의 서브세트의 단부는 2개의 직교 방향 중 제1 직교 방향으로 제1 위치와는 상이한 제2 위치에서 종단되고,
    2개의 직교 방향 중 제2 직교 방향에서:
    송신 Si 도파관의 서브세트의 단부가 수신 Si 도파관의 서브세트의 단부와 교번하거나; 또는
    송신 Si 도파관의 서브세트의 단부가 일군으로 수신 Si 도파관의 서브세트의 단부와 일군으로 교번하는 광자 시스템.
  12. 제 10 항에 있어서,
    Si PIC의 제1 층에서 SiN으로 형성되는 파장 분할 멀티플렉서 또는 파장 분할 디멀티플렉서를 더 포함하는 광자 시스템.
  13. 제 10 항에 있어서,
    Si PIC는 Si PIC의 파장 분할 멀티플렉싱(WDM) 영역의 제1 층에서 형성되는 파장 분할 멀티플렉서(WDM mux) 또는 파장 분할 디멀티플렉서(WDM demux)를 더 포함하고,
    SiN 도파관은 SiN 도파관의 결합부를 포함하는 제1 SiN 도파관 및 WDM mux 또는 WDM demux를 통해 제1 SiN 도파관와 광학적으로 결합된 WDM 영역에 있는 제2 SiN 도파관을 포함하고,
    제2 SiN 도파관의 길이를 따라, 제2 SiN 도파관은 모든 4개의 측면이 SiO2로 둘러싸인 정사각형 단면을 포함하는 광자 시스템.
  14. 제 13 항에 있어서,
    제2 층은, Si 도파관을 포함하는 제2 층이 제1 및 제2 SiN 도파관을 포함하는 제1 층 위에 수직으로 배치되도록 제1 층 위에 형성되고,
    제1 층 위에 형성되고 제1 층과 접촉하는 하나 이상의 제1 SiO2 층은 330 나노미터를 초과하는 총 두께를 가지며,
    SiO2 박스는 제1 및 제2 SiN 도파관을 포함하는 제1 층 아래에 있고 제1 층과 접촉하며, 200 나노미터를 초과하는 총 두께를 가지고,
    제2 SiN 도파관의 길이를 따라, 제2 SiN 도파관의 정사각형 단면은 약 500 나노미터 x 약 500 나노미터인 광자 시스템.
  15. 제 13 항에 있어서,
    제2 층은 Si 도파관을 포함하는 제2 층이 제1 및 제2 SiN 도파관을 포함하는 제1 층 아래에 수직으로 배치되도록 제1 층 아래에 형성되고,
    제1 층 위에 형성되고 제1 층과 접촉하는 하나 이상의 제1 SiO2 층은 200 나노미터를 초과하는 총 두께를 가지며,
    제1 층 아래에 형성되고 제1 층과 접촉하는 하나 이상의 제2 SiO2 층은 330 나노미터를 초과하는 총 두께를 가지고,
    제2 SiN 도파관의 길이를 따라, 제2 SiN 도파관의 정사각형 단면은 약 500 나노미터 x 약 500 나노미터인 광자 시스템.
  16. 제 10 항에 있어서,
    에칭된 윈도우는 제1 층 위에 있는 Si PIC의 하나 이상의 층과 3개의 측면이 옆으로 경계를 갖고;
    Si PIC의 하나 이상의 층에 포함되는 최상층은 적어도 에칭된 윈도우와 경계를 갖는 최상층의 영역에 복수의 금속 더미(dummy)를 포함하는 광자 시스템.
  17. 제 16 항에 있어서,
    SiN 도파관은 Si PIC의 제1 층에 포함되는 복수의 SiN 도파관 중 하나이며,
    복수의 SiN 도파관 각각은 에칭된 윈도우에서 노출되는 테이퍼형 단부를 포함하고,
    인터포저 도파관은 인터포저의 복수의 인터포저 도파관 중 하나이며,
    복수의 인터포저 도파관 각각은 에칭된 윈도우 내의 복수의 SiN 도파관 중 해당하는 도파관의 해당하는 테이퍼형 단부 위에 배치되고 복수의 SiN 도파관 중 해당하는 도파관의 해당하는 테이퍼형 단부와 2개의 직교 방향으로 정렬되도록 구성되고,
    에칭된 윈도우의 폭은 N 곱하기 X와 동일하거나 대략 동일하며, 여기서 N은 복수의 폴리머 도파관의 개수이고, X는 복수의 폴리머 도파관의 코어 센터에서 코어 센터까지의 스페이싱(core center-to-core center spacing)인 광자 시스템.
  18. 제 17 항에 있어서,
    인터포저는 제1 인터포저 정렬 리지(ridge) 및 제2 인터포저 정렬 리지를 더 포함하고,
    Si PIC는, 제1 층 위에 있고 에칭된 윈도우의 제1 측면에 대해 배치되는 하나 이상의 층을 통하는 제1 앵커(anchor) 윈도우 및 제1 층 위에 있고 에칭된 윈도우의 제1 측면에 대향하는 에칭된 윈도우의 제2 측면에 대해 배치되는 하나 이상의 층을 통하는 제2 앵커 윈도우를 정의하고,
    제1 및 제2 인터포저 정렬 리지의 형상 및 위치는 제1 및 제2 앵커 윈도우의 형상 및 위치에 상보적(complementary)이며,
    제1 및 제2 인터포저 정렬 리지는 제1 및 제2 앵커 윈도우에서 수신되도록 각각 구성되고,
    제1 및 제2 앵커 윈도우에서 수신되는 제1 및 제2 인터포저 정렬 리지의 정렬은 복수의 SiN 도파관 중 해당하는 도파관의 해당하는 테이퍼형 단부에 대해 복수의 인터포저 도파관 중 각 해당하는 도파관의 각 결합부를 정렬하는 광자 시스템.
  19. 실리콘(Si) 광자 집적 회로(PIC)로서,
    Si 기판;
    Si 기판 상에 형성되는 이산화 실리콘(SiO2) 박스;
    SiO2 박스 위에 형성되는 제1 층; 및
    SiO2 박스 위에 그리고 제1 층 아래에 형성되는 제2 층을 포함하고,
    제1 층은 제1 단부 및 제1 단부에 대향하는 테이퍼형 단부에서 결합부를 갖는 질화 실리콘(SiN) 도파관을 포함하고,
    제2 층은, SI 도파관의 테이퍼형 단부가 2개의 직교 방향으로 오버랩하고 SiN 도파관의 결합부에 평행하도록 SiN 도파관의 결합부와 2개의 직교 방향으로 정렬되는 테이퍼형 단부를 갖는 Si 도파관을 포함하며, 2개의 직교 방향은 Si 및 SiN 도파관의 길이 방향 및 폭 방향에 해당하고,
    2개의 직교 방향에 의해 정의되는 평면에 직교하는 수직 방향에서, Si 기판의 최상부와 SiN 도파관을 포함하는 제1 층의 최하부 사이에 있는 Si PIC의 모든 층의 전체 두께는 적어도 1.2 마이크로미터인 실리콘 광자 집적 회로.
  20. 제 19 항에 있어서,
    2개의 직교 방향에 의해 정의되는 평면에 직교하는 수직 방향에서, SiO2 박스는 2 마이크로미터에서 10% 이내의 범위에 있는 두께를 가지는 실리콘 광자 집적 회로.
  21. 제 19 항에 있어서,
    2개의 직교 방향에 의해 정의되는 평면에 직교하는 수직 방향에서:
    SiN 도파관을 포함하는 제1 층은 약 0.6 내지 0.7 마이크로미터의 두께를 가지고,
    SiO2 박스는 약 0.6 내지 0.8 마이크로미터의 두께를 가지며,
    제2 층은 약 0.3의 두께를 가지고,
    제1 층과 제2 층 사이에 배치되는 Si PIC의 SiO2 층의 두께는 약 0.15 내지 0.25 마이크로미터인 실리콘 광자 집적 회로.
  22. 실리콘(Si) 광자 집적 회로(PIC)로서,
    Si 기판;
    Si 기판 상에 형성되는 이산화 실리콘(SiO2) 박스;
    SiO2 박스 위에 형성되는 제1 층;
    SiO2 박스 위에 그리고 제1 층 아래에 형성되는 제2 층; 및
    제1 층과 제2 층 사이에 형성되는 제3 층을 포함하고,
    제1 층은 테이퍼형 단부를 갖는 질화 실리콘(SiN) 도파관을 포함하고,
    제2 층은 테이퍼형 단부를 갖는 Si 도파관을 포함하며,
    제3 층은 제1 단부 및 제1 단부에 대향하는 테이퍼형 단부에서 결합부를 갖는 SiN 천이(transition) 도파관을 포함하고,
    SiN 천이 도파관의 테이퍼형 단부는, SiN 천이 도파관의 테이퍼형 단부가 2개의 직교 방향으로 오버랩하고 SiN 도파관의 테이퍼형 단부에 평행하도록 2개의 직교 방향으로 SiN 도파관의 테이퍼형 단부와 정렬되며,
    Si 도파관의 테이퍼형 단부는, Si 도파관의 테이퍼형 단부가 2개의 직교 방향으로 오버랩하고 SiN 천이 도파관의 결합부에 평행하도록 2개의 직교 방향으로 SiN 천이 도파관의 결합부와 정렬되는 실리콘 광자 집적 회로.
  23. 제 22 항에 있어서,
    2개의 직교 방향에 의해 정의되는 평면에 직교하는 수직 방향에서, Si 기판의 최상부와 SiN 도파관을 포함하는 제1 층의 최하부 사이의 Si PIC의 모든 층의 전체 두께는 적어도 1.2 마이크로미터인 실리콘 광자 집적 회로.
  24. 제 22 항에 있어서,
    2개의 직교 방향은 광 전파 방향과 횡방향을 포함하고,
    SiN 천이 도파관의 결합부의 횡방향에서의 폭은 1 마이크로미터 내지 2 마이크로미터의 범위에 있고,
    SiN 도파관의 테이퍼형 단부를 제외한 SiN 도파관의 횡방향에서의 폭은 0.6 마이크로미터 내지 1 마이크로미터의 범위에 있는 실리콘 광자 집적 회로.
  25. 제 23 항에 있어서,
    2개의 직교 방향에 의해 정의되는 평면에 직교하는 수직 방향에서, SiN 도파관 및 SiN 천이 도파관 각각의 두께는 0.5 마이크로미터에서 10% 이내의 범위에 있는 실리콘 광자 집적 회로.
  26. 제 23 항에 있어서,
    Si 기판의 최상부와 SiN 도파관을 포함하는 제1 층의 최하부 사이의 Si PIC의 모든 층의 전체 두께는 1.6 마이크로미터에서 10% 이내의 범위에 있는 실리콘 광자 집적 회로.
  27. 제 22 항에 있어서,
    2개의 직교 방향은 광 전파 방향과 횡방향을 포함하고,
    SiN 도파관의 테이퍼형 단부와 SiN 천이 도파관의 테이퍼형 단부를 포함하는 이중 테이퍼 영역은 광 전파 방향에서 적어도 20 마이크로미터의 길이를 가지는 실리콘 광자 집적 회로.
  28. 실리콘(Si) 광자 집적 회로(PIC)로서,
    Si 기판;
    Si 기판 상에 형성되는 이산화 실리콘(SiO2) 박스;
    SiO2 박스 위에 형성되는 제1 층;
    SiO2 박스 위에 그리고 제1 층 아래에 형성되는 제2 층을 포함하고,
    제1 층은 비테이퍼형(untapered) 단부 및 SiN 도파관의 비테이퍼형 단부가 종료하는 곳에서 시작하는 테이퍼형 단부를 갖는 질화 실리콘(SiN) 도파관을 포함하고,
    제2 층은 비테이퍼형 단부 및 Si 도파관의 비테이퍼형 단부가 종료하는 곳에서 시작하는 테이퍼형 단부를 갖는 Si 도파관을 포함하고,
    SiN 도파관의 비테이퍼형 단부는, SiN 도파관의 비테이퍼형 단부가 2개의 직교 방향에서 오버랩하고 Si 도파관의 테이퍼형 단부에 평행하도록 2개의 직교 방향에서 Si 도파관의 테이퍼형 단부와 정렬되며,
    SiN 도파관의 테이퍼형 단부는, SiN 도파관의 테이퍼형 단부가 2개의 직교 방향에서 오버랩하고 Si 도파관의 비테이퍼형 단부에 평행하도록 2개의 직교 방향에서 Si 도파관의 비테이퍼형 단부와 정렬되고,
    Si 도파관 및 SiN 도파관은 서로 간에 다중모드 광신호를 교환하도록 구성되는 실리콘 광자 집적 회로.
  29. 제 28 항에 있어서,
    SiN 도파관의 비테이퍼형 단부에 결합된 출력을 갖고 제1 층에 형성되는 에첼 격자 파장 분할 디멀티플렉서(WDM demux)를 더 포함하고, Si 도파관은 에첼 격자의 출력으로부터 수신되는 SN 도파관로부터의 다중모드 광신호를 수용하도록 구성되는 실리콘 광자 집적 회로.
  30. 제 28 항에 있어서,
    2개의 직교 방향은 광 전파 방향과 횡방향을 포함하고,
    SiN 도파관의 비테이퍼형 단부와 Si 도파관의 테이퍼형 단부는 제1 영역에서 광 전파 방향으로 오버랩하며,
    SiN 도파관의 비테이퍼형 단부와 Si 도파관의 비테이퍼형 단부는 제1 영역에 종방향으로 인접한 제2 영역에서 광 전파 방향으로 오버랩하고,
    광 전파 방향에서 제1 영역의 길이는 적어도 90 마이크로미터이며,
    광 전파 방향에서 제2 영역의 길이는 10 마이크로미터이고,
    제1 영역에서, Si 도파관의 횡방향에서의 폭은 광 전파 방향을 따라 0.08 마이크로미터 내지 적어도 1 마이크로미터만큼 테이퍼하며,
    제2 영역에서, SiN 도파관의 횡방향에서의 폭은 광 전파 방향을 따라 적어도 1.5 마이크로미터 내지 0.2 마이크로미터만큼 테이퍼하는 실리콘 광자 집적 회로.
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