KR20160147018A - 저손실 모드 컨버터를 위한 역 테이퍼 도파관 - Google Patents

저손실 모드 컨버터를 위한 역 테이퍼 도파관 Download PDF

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KR20160147018A
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다웨이 쳉
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Abstract

장치는 이산화규소(SiO2) 물질을 포함하는 기판 - 이산화규소(SiO2) 물질은 기판 상에 위치함 -; 제1 단열 테이퍼링을 포함하고, 이산화규소 물질 내에서 둘러싸여 있는 실리콘 도파관; 기판 상에 위치하고 제1 단열 테이퍼링에 인접한 저 지수 도파관을 포함한다. 모드 컨버터 제조 방법은, 기판; 기판 위에 위치하고 측벽 및 제1 단열 테이퍼링을 포함하는 실리콘 도파관; 및 실리콘 도파관 상에 위치하고 하드 마스크 이산화규소(SiO2)층을 포함하며 측벽을 덮고 있지 않은 모드 컨버터를 획득하는 단계; 및 실리콘 도파관 및 하드 마스크를 산화시키는 단계를 포함한다. 여기서, 실리콘 도파관 및 하드 마스크를 산화시킴으로써 실리콘 도파관이 이산화규소층 내부에서 둘러싸이게 된다.

Description

저손실 모드 컨버터를 위한 역 테이퍼 도파관{INVERSE TAPER WAVEGUIDES FOR LOW-LOSS MODE CONVERTERS}
본 발명은 저손실 모드 컨버터를 위한 역 테이퍼 도파관에 관한 것이다.
모드 컨버터는 제1 모드 크기와 제2 모드 크기 사이에서 광학 모드를 변환하도록 구성되는 광소자이다. 모드 크기는 특정한 방향에서 광학 도파관 내의 모드의 크기, 예를 들어, 가로 방향에서의 에너지 분포를 말한다. 모드 형상은 2개의 서로 다른 방향, 예를 들어, 수평 방향 및 수직 방향에서 모드 크기의 상대적인 크기를 말한다. 실리콘 도파관의 작은 모드 크기(예컨대, 서브-마이크로)로 인하여, 모드 컨버터가 광을 실리콘계 광소자 내부로 및/또는 외부로 커플링하는 것이 어려워진다. 종래의 방법은, 모드 크기를 증가시키기 위해 실리콘 도파관 내의 광학 모드를 실리콘 역 테이퍼 구조를 이용하는 큰 크기(예컨대, 약 1 마이크로미터(㎛) 내지 약 15 ㎛의 모드 직경을 가지는) 저 지수(예컨대, 약 1부터 약 3.4까지의 지수) 도파관에 전달한다. 다른 방법은, 역 테이퍼 구조를 이용하여 모드를 저 지수 클래딩으로 확장함으로써 모드 크기를 증가시킨다. 하지만, 이러한 방법은 작은 팁을 가진 실리콘 도파관을 필요로 한다. 표준 200 밀리미터(mm) 제조 공정에서 100 나노미터(nm)보다 작은 팁 폭을 생성하는 것은 리소그래피 제한으로 인해 어려워진다. 작은 팁을 가진 실리콘 도파관을 생성하는 현재의 방법은 수직 테이퍼링 및 나이프 엣지 테이퍼링(knife-edge tapering)을 이용하는 것을 포함한다. 하지만, 복잡하고 통제 불가능한 공정이 이러한 실리콘 도파관에 수행된다.
일 실시예에서, 본 개시는 이산화규소(SiO2) 물질을 포함하는 기판 - 이산화규소(SiO2) 물질은 상기 기판 상에 위치함 -; 제1 단열 테이퍼링을 포함하고 상기 이산화규소 물질 내에서 둘러싸여 있는 실리콘 도파관; 및 상기 기판 상에 위치하고 상기 제1 단열 테이퍼링에 인접한 저 지수(low-index) 도파관을 포함한다.
다른 실시예에서, 본 개시는 모드 컨버터 제조 방법을 포함한다. 상기 모드 컨버터 제조 방법은 기판; 상기 기판 상에 위치하고 측벽 및 제1 단열 테이퍼링을 포함하는 실리콘 도파관; 및 상기 실리콘 도파관 상에 위치하고, 이산화규소(SiO2)층을 포함하며, 상기 측벽을 덮고 있지 않은 하드 마스크를 포함하는 모드 컨버터를 획득하는 단계; 및 상기 실리콘 도파관 및 상기 하드 마스크를 산화시키는 단계를 포함한다. 여기서, 상기 실리콘 도파관 및 상기 하드 마스크를 산화시킴으로써 상기 실리콘 도파관이 상기 이산화규소층 내부에서 둘러싸이게 된다.
또 다른 실시예에서, 본 개시는 모드 컨버터 제조 방법을 포함한다. 상기 모드 컨버터 제조 방법은, 기판 위에 제1 단열 테이퍼링 및 측벽을 포함하는 실리콘 도파관을 제조하는 단계 - 하드 마스크는 상기 실리콘 도파관 상에 위치하면서 상기 측벽을 덮고 있지 않고, 상기 하드 마스크는 이산화규소(SiO2) 물질을 포함함 -; 상기 기판 위에 제2 도파관을 제조하는 단계 - 상기 제2 도파관은 상기 제2 도파관을 둘러싸고 있는 제2 하드 마스크를 포함함 -; 및 상기 실리콘 도파관이 상기 이산화규소 물질 내부에서 둘러싸일 때까지 상기 실리콘 도파관 및 상기 제2 도파관을 산화시키는 단계를 포함한다.
이러한 특징들과 다른 특징들은 첨부 도면 및 청구 범위와 함께 다음의 상세한 설명에서 더 명확하게 이해될 것이다.
이하, 본 기재를 보다 완전하게 이해하기 위해, 첨부 도면 및 상세한 설명과 관련하여 다음의 간단한 설명을 참조한다. 여기서, 동일한 도면부호는 동일한 부분을 나타낸다.
도 1은 열 산화 이전의 모드 컨버터의 실시예의 평면도이다.
도 2는 열 산화 이후의 모드 컨버터의 실시예의 평면도이다.
도 3은 실리콘 도파관과 저 지수 도파관 간의 모드 커플링을 이용하도록 구성되는 모드 컨버터의 실시예의 개략도이다.
도 4는 단열 테이퍼들 간의 모드 커플링을 이용하도록 구성되는 모드 컨버터의 실시예의 개략도이다.
도 5는 실리콘 도파관과 제2 도파관 간의 모드 커플링을 이용하도록 구성되는 모드 컨버터의 실시예의 개략도이다.
도 6은 모드 컨버터 제조 공정의 실시예의 개략도이다.
도 7은 모드 컨버터 제조 공정의 다른 실시예의 개략도이다.
도 8은 모드 컨버터 제조 방법의 실시예의 흐름도이다.
도 9a 내지 도 9d는 실리콘 도파관 팁과 저 지수 도파관에 대한 단면을 따른, 산화 이전의 에너지 밀도 그래프를 도시한 도면이다.
도 10a 내지 도 10d는 실리콘 도파관 팁과 저 지수 도파관에 대한 단면을 따른, 열 산화 이후의 에너지 밀도 그래프를 도시한 도면이다.
하나 이상의 실시예의 예시적인 구현이 다음에서 제공되지만, 개시되는 시스템 및/또는 방법이 현재 공지되어 있거나 또는 존재하는 임의의 수의 기술을 이용하여 구현될 수 있다는 것이 처음부터 이해되어야 한다. 본 개시는 본 명세서에서 도시되고 설명되는 예시적인 설계 및 구현을 포함하여 다음에서 설명되는 예시적인 구현, 도면, 및 기술에 제한되는 것은 아니며, 그 등가물의 전체 범위와 함께 첨부된 청구항의 범위 내에서 수정될 수 있다.
본 명세서에서, 작은 팁을 포함하는 실리콘 역 테이퍼 도파관을 열 산화 공정을 이용하여 생성하기 위한 다양한 실시예가 개시된다. 이러한 실리콘 역 테이퍼 도파관은, 커플링 손실을 줄이면서 작은 크기 모드와 큰 크기 모드 사이에서 변환하기 위해 사용될 수 있다. 일 실시예에서, 실리콘 역 테이퍼 도파관의 상면이 하드 마스크에 의해 보호되고, 실리콘 역 테이퍼 도파관의 측벽이 산화, 예를 들어, 열 산화를 위해 노출된다. 실리콘 역 테이퍼 도파관을 산화시킴으로써 실리콘 역 테이퍼 도파관을 위한 보호층이 제공되고, 이 보호층은 팁을 오염 또는 기계적 손상으로부터 실질적으로 보호한다. 또한, 산화 공정은 전파 손실을 추가적으로 감소시킬 수 있는 실리콘 역 테이퍼 도파관의 표면조도를 향상시킬 수 있다. 설계 및 구현의 어려움 때문에, 이전에는 산화가 실리콘 도파관에 사용되지 않았었다. 예를 들어, 실리콘 도파관을 산화시키는 것이 제조 공정에 통합되기가 매우 어렵다. 또한, 다른 도파관 및 컴포넌트의 피처 크기를 감소시키지 않고 실리콘 도파관 팁과 같은 작은 피처를 제조하기는 어렵다.
도 1은 열 산화 이전의 모드 컨버터(100)의 실시예의 평면도이다. 모드 컨버터(100)는 광(170)을 실리콘 도파관(104)을 따라 전달하고, 실리콘 도파관(104)과 다른 도파관(도시하지 않음) 사이에 광(170)의 광학 모드를 전달하도록 구성된다. 모드 커플러(100)는, 광학 모드를 더 큰 광학 모드로 변환하기 위해 제1 방향(180)으로 광학 모드를 전달하도록 구성된다. 광학 모드를 더 큰 광학 모드로 변환하는 것은, 광학 모드를 도파관에서 광섬유로 변환하는 것과 같은 적용에 사용될 수 있다. 모드 커플러(100)는, 광학 모드를 더 작은 광학 모드로 변환하기 위해 제2 방향(182)으로 광(170)의 광학 모드를 전달하도록 또한 구성된다. 광학 모드를 더 작은 광학 모드로 변환하는 것은 광학 모드를 광섬유에서 칩으로 변환하는 것과 같은 적용에 사용될 수 있다. 모드 컨버터(100)는 도시된 바와 같이 구성되거나, 또는 당업자가 본 기재를 볼 때 알 수 있는 임의의 다른 적합한 구성으로 구성될 수 있다.
단면 그래프(154)는 제1 절개선 AA'(150)을 따른 모드 컨버터(100)의 단면이고, 단면 그래프(160)는 제2 절개선 BB'(152)을 따른 모드 컨버터(100)의 단면이다. 단면 그래프(154)에서, 축(156)은 두께를 ㎛ 단위로 나타내고 축(158)은 폭을 ㎛ 단위로 나타낸다. 제1 절개선 AA'(150)에서, 실리콘 도파관(104)은 약 0.5 ㎛의 폭 및 약 0.2 ㎛의 두께를 가지고 있고, 이산화규소(SiO2)(106)는 약 0.5 ㎛의 폭 및 약 0.01 ㎛의 두께를 가지고 있으며, 질화규소(Si3N4)(108)는 약 0.5 ㎛의 폭 및 약 0.1 ㎛의 두께를 가지고 있다. 단면 그래프(160)에서, 축(162)은 두께를 ㎛ 단위로 나타내고, 축(164)은 폭을 ㎛ 단위로 나타낸다. 도시된 바와 같이, 실리콘 도파관(104)의 폭이, 이하에서 추가로 설명하는 바와 같이 절개선 AA'에서 절개선 BB'로 감소된다. 제2 절개선 BB'(152)에서, 실리콘 도파관(104)은 약 0.2 ㎛의 폭 및 약 0.2 ㎛의 두께를 가지고 있고, 이산화규소(106)는 약 0.2 ㎛의 폭 및 약 0.01 ㎛의 두께를 가지고 있으며, 질화규소(108)는 약 0.2 ㎛의 폭 및 약 0.1 ㎛의 두께를 가지고 있다.
모드 컨버터(100)는 기판(102)의 표면(102A) 상에 위치하는 실리콘 도파관(104)을 포함한다. 기판(102)은 실리콘 위의 매립된 산화물(BOX), 실리콘 산화물, 이산화규소(SiO2), 및 산화물을 포함하지만 이에 한정되지 않는 물질로 형성될 수 있다. 두께는 축(194)에 대해 페이지 안으로 들어가고 페이지 밖으로 나오도록 표시되어 있다.
제1 절개선 AA'(150)가 제2 절개선 BB'(152)보다 넓을 수 있도록, 실리콘 도파관(104)은 제1 절개선 AA'(150)에서 제2 절개선 BB'(152)까지 단열적으로 테이퍼져(tapered) 있다. 단열 테이퍼링은 원활한 광학 모드 전달을 허용할 수 있도록 느린 테이퍼링 변화를 제공한다. 폭은 축(192)에 대해 표시되어 있고, 길이는 축(190)에 대해 표시되어 있다. 제1 절개선 AA'(150)는 임의의 적합한 폭일 수 있다. 예를 들어, 제1 절개선 AA'(150)에서는 실리콘 도파관(104)의 폭이 약 300 nm 내지 약 500 nm일 수 있다. 달리 언급되지 않으면, 용어 "약"의 사용은 이후 숫자의 ±10%를 의미한다. 제2 절개선 BB'(152)는 제1 절개선 AA'(150)보다 작은 폭을 가지고 있다. 일 실시예에서, 제2 절개선 BB'(152)는 제조 공정이 허용하는 한도까지 좁다. 예를 들어, 제2 절개선 BB'(152)는 약 130 nm 또는 약 180 nm일 수 있다. 또는, 제2 절개선 BB'(152)는 임의의 적합한 폭일 수 있다. 실리콘 도파관(104)은 도시된 바와 같이 구성되거나, 또는 임의의 다른 적합한 배향, 테이퍼링, 길이, 폭, 및/또는 두께로 구성될 수 있다.
실리콘 도파관(104)은 이산화규소(106) 위에 질화규소(108)를 포함하는 하드 마스크에 의해 덮혀 있다. 이산화규소(106)는 실리콘 도파관(104)의 상면(104A) 위에 위치한다. 이산화규소(106)는 실리콘 도파관(104)의 상면(104A)을 적어도 부분적으로 덮고 있도록 구성된다. 일 실시예에서, 이산화규소(106)는 실리콘 도파관(104)의 전체 상면(104A)을 덮고 있다. 실리콘 도파관(104)의 측벽(104B) 중 적어도 일부는 이산화규소(106)에 의해 덮혀 있지 않다.
질화규소(108)는 이산화규소(106)의 상면(106A) 위에 위치한다. 질화규소(108)는 이산화규소(106)의 상면(106A)을 적어도 부분적으로 덮도록 구성된다. 일 실시예에서, 질화규소(108)는 이산화규소(106)의 상면(106A) 전체를 덮고 있다. 질화규소(108)에 사용되는 물질의 예는 질화규소(Si3N4), 삼중 질화물, 및 질화물을 포함하지만 이에 제한되지 않는다.
도 2는 열 산화 이후의 모드 컨버터(200)의 실시예의 평면도이다. 예를 들어, 약 섭씨 1,150도(℃)에서는 열 산화가 40 분의 건식 열 산화 공정을 포함할 수 있다. 일 실시예에서, 적어도 약 800℃의 온도에서는 산화가 적어도 2분 동안 일어날 수 있다. 또는, 산화는 당업자가 본 기재를 볼 때 알 수 있는 임의의 적합한 기술, 온도, 및 시간을 이용하여 수행될 수 있다. 모드 컨버터(200)는 실리콘 도파관(204)을 따라 광(270)을 전달하고, 실리콘 도파관(204)과 다른 도파관(도시하지 않음) 사이에서 광(270)의 광학 모드를 전달하도록 구성된다. 모드 커플러(200)는, 광학 모드를 더 큰 광학 모드로 변환하기 위해 제1 방향(280)으로 광학 모드를 전달하도록 구성된다. 모드 커플러(200)는, 광학 모드를 더 작은 광학 모드로 변환하기 위해 제2 방향으로 광(270)의 광학 모드를 전달하도록 또한 구성된다. 모드 컨버터(200)는 도시된 바와 같이 구성되거나, 또는 당업자가 본 기재를 볼 때 알 수 있는 임의의 다른 적합한 구성으로 구성될 수 있다.
단면 그래프(254)는 제1 절개선 AA'(250)에서 모드 컨버터(200)의 단면을 나타내고, 단면 그래프(260)는 제2 절개선 BB'(252)에서 모드 컨버터(200)의 단면을 나타낸다. 단면 그래프(254)에서, 축(256)은 두께를 ㎛ 단위로 나타내고, 축(258)은 폭을 ㎛ 단위로 나타낸다. 제1 절개선 AA'(250)에서, 실리콘 도파관(204)은 약 0.4 ㎛의 폭 및 약 0.18 ㎛의 두께를 가지고 있고, 이산화규소(206)는 약 0.6 ㎛의 폭 및 약 0.25 ㎛의 두께를 가지고 있으며, 질화규소(208)는 약 0.55 ㎛의 폭 및 약 0.13 ㎛의 두께를 가지고 있다. 단면 그래프(260)에서, 축(262)은 두께를 ㎛ 단위로 나타내고, 축(264)은 폭을 ㎛ 단위로 나타낸다. 단면 그래프(254)에서, 축(256)은 두께를 ㎛ 단위로 나타내고, 축(258)은 폭을 ㎛ 단위로 나타낸다. 제2 절개선 BB'(252)에서, 실리콘 도파관(204)은 약 0.05 ㎛의 폭 및 약 0.15 ㎛의 두께를 가지고 있다.
열 산화 이전에 모드 컨버터(200)는 도 1에 있는 모드 컨버터(100)와 유사하게 구성될 수 있다. 모드 컨버터(200)는 기판(202)의 표면(202A) 상에 위치하는 실리콘 도파관(204)을 포함한다. 기판(202)은 도 1에 있는 기판(102)과 유사하게 구성된다. 두께는 축(294)에 대해 페이지 안으로 들어가고 페이지 밖으로 나오도록 표시되어 있다.
실리콘 도파관(204)은 도 1에 있는 실리콘 도파관(104)과 유사하게 구성된다. 제1 절개선 AA'(250)가 제2 절개선 BB'(252)보다 넓을 수 있도록, 실리콘 도파관(204)은 제1 절개선 AA'(250)에서 제2 절개선 BB'(252)까지 단열적으로 테이퍼져 있다. 폭은 축(292)에 대해 표시되어 있고, 길이는 축(290)에 대해 표시되어 있다. 제1 절개선 AA'(250)는 임의의 적합한 폭일 수 있다. 제2 절개선 BB'(252)는 제1 절개선 AA'(250)보다 작은 폭을 가지고 있다. 일 실시예에서, 제2 절개선 BB'(252)는 제조 공정이 허용하는 한도까지 좁다. 또는, 제2 절개선 BB'(252)는 임의의 적합한 폭일 수 있다. 열 산화 후에, 실리콘 도파관(204)의 높이 및/또는 폭이 도 1에 있는 실리콘 도파관(104)에 비해 감소될 수 있다. 예를 들어, 열 산화 공정은 실리콘 도파관의 팁 폭(204)을 약 180 nm에서 약 60 nm까지 또는 약 50% 내지 약 55%까지 감소시킬 수 있다. 실리콘 도파관(204)은 도시된 바와 같이 구성되거나, 또는 임의의 다른 적합한 배향, 테이퍼링, 길이, 폭, 및/또는 두께를 가지도록 구성될 수 있다.
실리콘 도파관(204)은, 이산화규소(206) 위에 질화규소(208)를 포함하는 하드 마스크에 의해 덮혀 있다. 이산화규소(206)는, 도 1에 있는 이산화규소(106)와 유사하게 구성된다. 열 산화 후에, 이산화규소(206)는 상면(204A), 측벽(204B), 및 실리콘 도파관(204)의 바닥면(204C)을 덮고 있다. 이산화규소(206)는 이산화규소(206) 내부에서 실리콘 도파관(204)을 실질적으로 둘러싸고 있다. 실리콘 도파관(204)의 바닥면(204C)을 덮고 있는 이산화규소(206)의 일부는 기판과 일체로 이루어져 있다.
질화규소(208)는 도 1에 있는 질화규소(108)와 유사하게 구성된다. 질화규소(208)는 이산화규소(206)의 상면(206A) 위에 위치한다. 일 실시예에서, 추가적인 제조 공정이 수행될 수 있도록, 질화규소(208)가 이산화규소(206)로부터 제거될 수 있다. 열 산화 후에, 실리콘 도파관에 대해 추가 처리가 수행될 수 있다. 예를 들어, 질화규소(208)가 제거될 수 있고, 전체 실리콘 도파관(204)이 산화물 내에서 덮혀 있다.
도 3은 실리콘 도파관(302)과 저 지수 도파관(304) 간의 모드 커플링을 이용하도록 구성되는 모드 컨버터(300)의 실시예의 개략도이다. 모드 컨버터(300)는 실리콘 도파관(302)을 따라 광(370)을 전달하고, 실리콘 도파관(302)과 저 지수 도파관(304) 사이에서 광(370)의 광학 모드를 전달하도록 구성된다. 광(370)은 화살표를 가진 선에 의해 나타낼 수 있지만, 명시적으로 도시되어 있지 않는 전파의 방향도 또한 포함할 수 있다. 모드 커플러(300)는 광학 모드를 더 큰 광학 모드로 변환하기 위해 제1 방향(380)으로 광학 모드를 전달하도록 구성된다. 모드 커플러(300)는 광학 모드를 더 작은 광학 모드로 변환하기 위해 제2 방향(382)으로 광(370)의 광학 모드를 전달하도록 또한 구성된다. 모드 컨버터(300)는 도시된 바와 같이 구성되거나, 또는 당업자가 본 기재를 볼 때 알 수 있는 임의의 다른 적합한 구성으로 구성될 수 있다.
실리콘 도파관(302)은, 도 1에 있는 실리콘 도파관(104) 및 도 2에 있는 실리콘 도파관(204)과 유사하게 구성된다. 제1 위치(306)가 제2 위치(308)보다 넓을 수 있도록, 실리콘 도파관(302)은 제1 위치(306)에서 제2 위치(308)까지 단열적으로 테이퍼져 있다. 폭은 축(392)에 대해 표시되어 있고, 길이는 축(390)에 대해 표시되어 있다. 제1 위치(306)는 임의의 적합한 폭일 수 있다. 제2 위치(308)는 제1 위치(306)보다 작은 폭을 가지고 있다. 일 실시예에서, 제2 위치(308)는 제조 공정이 허용하는 한도까지 좁다. 또는, 제2 위치(308)는 임의의 적합한 폭일 수 있다. 실리콘 도파관(302)은 도시된 바와 같이 구성되거나, 또는 임의의 다른 적합한 배향, 테이퍼링, 길이, 폭, 및/또는 두께를 가지도록 구성될 수 있다.
저 지수 도파관(304)은 기판(예컨대, 도 1에서의 기판(102)의 매립된 산화물(BOX)을 제거함으로써 제조되는 매달려 있는 산화물 도파관일 수 있다. 저 지수 도파관(304)을 형성하기 위해 사용되는 물질의 예는, 실리콘 질산화물(SiON), 규소가 풍부한 산화물(SiOx), 알루미늄 질화물 (AlN), 산화알루미늄(Al2O3), 탄화규소(SiC), 또는 다른 적합한 폴리머를 포함하지만 이에 제한되지 않는다. 일 실시예에서, 저 지수 도파관(304)은 클래딩, 예를 들어, 실리콘 산화물 클래딩이다. 저 지수 도파관(304)은 약 1 ㎛ 이상 약 15 ㎛ 이하의 너비 및/또는 두께를 가질 수 있다. 저 지수 도파관(304)은 저 지수 도파관이고 더 낮은 굴절률을 가지고 있다. 저 지수 도파관(304)은 약 1.4 내지 약 3.0 범위의 굴절률을 가지고 있을 수 있다. 일 실시예에서, 실리콘 도파관(302)의 적어도 일부(310)가 저 지수 도파관(304) 내부에 위치한다. 예를 들어, 실리콘 도파관(302)의 단열 테이퍼링(312)은 저 지수 도파관(304)에 인접한다. 저 지수 도파관(304)은 실리콘 도파관(302)을 부분적으로 또는 완전히 덮고 있을 수 있다. 실리콘 도파관(302)과 저 지수 도파관(304) 간에 전달되는 광(370)으로부터의 광학 모드의 양은, 주어진 위치에서, 예를 들어, 실리콘 도파관(302)의 제1 위치(306) 또는 제2 위치(308)에서 실리콘 도파관(302)의 단면적과 저 지수 도파관(304)의 단면적의 비율에 비례한다.
도 4는 단열 테이퍼들 간의 모드 커플링을 이용하도록 구성되는 모드 컨버터(400)의 실시예의 개략도이다. 모드 컨버터(400)는 실리콘 도파관(402)을 따라 광(470)을 전달하고, 실리콘 도파관(402)과 저 지수 도파관(404) 사이에서 광(470)의 광학 모드를 전달하도록 구성된다. 광(470)은 화살표를 가진 선에 의해 나타내지만, 명시적으로 도시되지 않은 전파의 방향도 또한 포함할 수 있다. 모드 커플러(400)는, 광학 모드를 광(470)의 더 큰 광학 모드로 변환하기 위해 제1 방향(480)으로 광학 모드를 전달하도록 구성된다. 모드 커플러(400)는, 광학 모드를 더 작은 광학 모드로 변환하기 위해 제2 방향(482)으로 광(470)의 광학 모드를 전달하도록 또한 구성된다. 모드 컨버터(400)는 도시된 바와 같이 구성되거나, 또는 당업자가 본 기재를 볼 때 알 수 있는 임의의 다른 적합한 구성으로 구성될 수 있다.
모드 컨버터(400)는, 실리콘 도파관(402)의 단열 테이퍼링(410)의 적어도 일부 및 저 지수 도파관(404)의 단열 테이퍼링(416)의 적어도 일부가 서로 인접할 수 있도록 구성된다. 실리콘 도파관(402)과 저 지수 도파관(404) 사이의 갭(418)은 실질적으로 일정하다. 갭(418)의 폭은 약 50 nm에서 약 1 ㎛까지 변할 수 있다. 갭(418)은 공기, 클래딩, 또는 제2 저 지수 물질로 채워질 수 있다. 다른 실시예에서, 실리콘 도파관(402) 및 저 지수 도파관(404)은 서로 직접 접촉하고 있고, 실리콘 도파관(402)과 저 지수 도파관(404)사이에는 갭이 없다. 모드 컨버터(400)는 도시된 바와 같이 구성되거나, 또는 당업자가 본 기재를 볼 때 알 수 있는 임의의 다른 적합한 구성으로 구성될 수 있다.
실리콘 도파관(402)은, 도 1에 있는 실리콘 도파관(104) 및 도 2에 있는 실리콘 도파관(204)과 유사하게 구성된다. 실리콘 도파관(402)이 제2 위치(408)에서보다 제1 위치(406)에서 더 넓을 수 있도록, 실리콘 도파관(402)은 제1 위치(406)에서 제2 위치(408)까지 단열적으로 테이퍼져 있다. 폭은 축(492)에 대해 표시되어 있고, 길이는 축(490)에 대해 표시되어 있다. 제1 위치(406)에서, 실리콘 도파관(402)은 임의의 적합한 폭일 수 있다. 실리콘 도파관(402)은 제1 위치(406)에서보다 제2 위치(408)에서 작은 폭을 가지고 있다. 일 실시예에서, 실리콘 도파관(402)은 제2 위치(408)에서 제조 공정이 허용하는 한도까지 좁다. 또는, 실리콘 도파관(402)은 제2 위치(408)에서 임의의 적합한 폭일 수 있다. 실리콘 도파관(402)이 도시된 바와 같이 구성되거나, 또는 임의의 다른 적합한 배향, 테이퍼링, 길이, 폭, 및/또는 두께를 가지도록 구성될 수 있다.
저 지수 도파관(404)은, 도 3에 있는 저 지수 도파관(304)과 유사하게 구성될 수 있다. 저 지수 도파관(404)이 제1 위치(406)에서보다 제2 위치(408)에서 더 넓을 수 있도록, 저 지수 도파관(404)은 제1 위치(406)에서 제2 위치(408)까지 단열적으로 테이퍼져 있다. 저 지수 도파관(404)은 제2 위치(408)에서보다 제1 위치(406)에서 작은 폭을 가지고 있다. 일 실시예에서, 저 지수 도파관(404)은 제1 위치(406)에서 제조 공정이 허용하는 한도까지 좁다. 또는, 저 지수 도파관(404)은 제1 위치(406)에서 임의의 적합한 폭일 수 있다. 제2 위치(408)에서, 저 지수 도파관(404)은 임의의 적합한 폭일 수 있다. 저 지수 도파관(404)은 도시된 바와 같이 구성되거나, 또는 임의의 다른 적합한 배향, 테이퍼링, 길이, 폭, 및/또는 두께를 가지도록 구성될 수 있다.
도 5는 실리콘 도파관(502)과 제2 도파관(506) 사이에서 모드 커플링을 이용하도록 구성되는 모드 컨버터(500)의 실시예의 개략도이다. 모드 컨버터(500)는 실리콘 도파관(502)을 따라 광(570)을 전달하고, 실리콘 도파관(502) 및 제2 도파관(506) 사이에서 광(570)의 광학 모드를 전달하도록 구성된다. 광(570)은 화살표를 가진 선에 의해 나타내지만, 명시적으로 도시되지 않은 전파의 방향도 또한 포함할 수 있다. 모드 커플러(500)는, 광학 모드를 더 큰 광학 모드로 변환하기 위해 제1 방향(580)으로 광학 모드를 전달하도록 구성된다. 모드 커플러(500)는, 광학 모드를 더 작은 광학 모드로 변환하기 위해 제2 방향(582)으로 광(570)의 광학 모드를 전달하도록 또한 구성되어 있다. 모드 컨버터(500)는 도시된 바와 같이 구성되거나, 또는 당업자가 본 기재를 볼 때 알 수 있는 임의의 다른 적합한 구성으로 구성될 수 있다.
모드 컨버터(500)는, 실리콘 도파관(502)의 단열 테이퍼링(512) 중 적어도 일부 및 제2 도파관(506)의 단열 테이퍼링(514) 중 적어도 일부가 기판(504) 상에서 서로 인접하고 서로 중첩하지 않을 수 있도록 구성되어 있다. 예를 들어, 실리콘 도파관(502)은 제2 도파관(506)의 위에 또는 아래에(도 5에 도시된 바와 같이) 위치할 수 있다. 기판(504)은, 도 1에 있는 기판(102)과 유사하게 구성될 수 있다. 일 실시예에서, 실리콘 도파관(502) 및 제2 도파관(506)은 갭(516)에 의해 서로 분리되어 있다. 갭(516)은 이산화규소로 채워질 수 있다. 갭(516)은 당업자가 알 수 있는 임의의 적합한 거리일 수 있다. 또는, 실리콘 도파관(502)은 제2 도파관(506)과 직접 접촉하고 있을 수 있다. 모드 컨버터(500)는 도시된 바와 같이 구성되거나, 또는 당업자가 본 기재를 볼 때 알 수 있는 임의의 다른 적합한 구성으로 구성될 수 있다.
실리콘 도파관(502)은, 도 1에 있는 실리콘 도파관(104) 및 도 2에 있는 실리콘 도파관(204)과 유사하게 구성된다. 실리콘 도파관(502)이 제2 위치(510)보다 제1 위치(508)에서 넓을 수 있도록, 실리콘 도파관(502)은 제1 위치(508)에서 제2 위치(510)까지 단열적으로 테이퍼져 있다. 폭은 축(592)에 대해 표시되어 있고, 길이는 축(590)에 대해 표시되어 있다. 제1 위치(508)에서, 실리콘 도파관(502)은 임의의 적합한 폭일 수 있다. 실리콘 도파관(502)은 제1 위치(508)에서보다 제2 위치(510)에서 작은 폭을 가지고 있다. 일 실시예에서, 실리콘 도파관(502)은 제2 위치(510)에서 제조 공정이 허용하는 한도까지 좁다. 또는, 실리콘 도파관(502)은 제2 위치(510)에서 임의의 적합한 폭일 수 있다. 실리콘 도파관(502)은 도시된 바와 같이 구성되거나, 또는 임의의 다른 적합한 배향, 테이퍼링, 길이, 폭, 및/또는 두께를 가지도록 구성될 수 있다.
제2 도파관(506)에 사용되는 물질의 예는 실리콘 산화물, 질화규소(Si3N4), 및 실리콘 질산화물(SiOxNy)을 포함하지만 이에 제한되지 않는다. 제2 도파관(506)이 제1 위치(508)에서보다 제2 위치(510)에서 넓을 수 있도록, 제2 도파관(506)은 제1 위치(508)에서 제2 위치(510)까지 단열적으로 테이퍼져 있다. 제2 도파관(506)은, 제2 위치(510)에서보다 제1 위치(508)에서 작은 폭을 가지고 있다. 일 실시예에서, 제2 도파관(506)은 제1 위치(508)에서 제조 공정이 허용하는 한도까지 좁다. 또는, 제2 도파관(506)은 제1 위치(508)에서 임의의 적합한 폭일 수 있다. 제2 위치(510)에서, 제2 도파관(506)은 임의의 적합한 폭일 수 있다. 제2 도파관(506)은 도시된 바와 같이 구성되거나, 또는 임의의 다른 적합한 배향, 테이퍼링, 길이, 폭, 및/또는 두께를 가지도록 구성될 수 있다.
도 6은 모드 컨버터 제조 공정(600)의 실시예의 개략도이다. 모드 컨버터 제조 공정(600)은 실리콘 도파관 테이퍼 제1 통합 공정을 이용하여 모드 컨버터용 실리콘 도파관을 생성하도록 구성된다. 단계 650에서, 박스 층 위에 실리콘층을 포함하는 실리콘 온 인슐레이터(SOI) 기판(604)이 획득된다. 제1 하드 마스크(602)가 SOI 기판(604) 위에 증착된다. 제1 하드 마스크(602)는 이산화규소층 위에 질화규소층를 포함하고, 이산화규소층이 실리콘층의 상면을 덮고 실리콘층과 질화규소층 사이에 층을 형성할 수 있도록 증착된다. 하나 이상의 제조 공정(예컨대, 포토리소그래피 및 식각)이 실리콘층 및 제1 하드 마스크(602)에 수행되어 구조물, 예를 들어, 실리콘층으로 도파관을 형성한다. 하나 이상의 제조 공정 이후에, 실리콘층이 테이퍼진 부분을 포함한다. 실리콘층의 측벽 중 하나의 측벽의 적어도 일부는 하드 마스크(602)에 의해 덮혀 있지 않다. 실리콘층, 이산화규소층, 및 질화규소층은 각각 도 1에 있는 실리콘 도파관(104), 이산화규소(106), 및 질화규소(108)와 유사하게 구성될 수 있다. 제1 하드 마스크(602)는 임의의 적합한 물질 및 제조 공정 기술을 이용하여 제조될 수 있다. 단계 652에서, 실리콘층 및 제1 하드 마스크(602)에 대해 열 산화가 수행된다. 열 산화는, 당업자가 본 기재를 볼 때 알 수 있는 임의의 적합한 제조 공정 기술을 이용하여 수행될 수 있다. 열 산화 후에, 실리콘층, 이산화규소층, 및 질화규소층은 각각 도 2에 있는 실리콘 도파관(204), 이산화규소(206), 및 질화규소(208)와 유사하게 구성될 수 있다. 이산화규소(606)는 실리콘층의 상면, 측벽, 및 바닥면을 덮고 있다. 이산화규소층은 이산화규소층 내부에서 실리콘층을 실질적으로 둘러싸고 있다. 실리콘층의 바닥면을 덮고 있는 이산화규소층 중 일부는 SOI 기판(604)과 일체로 이루어져 있다. 단계 654에서, 제2 하드 마스크 또는 포토레지스트(608)는 실리콘 도파관(610)을 형성하기 위해 제1 하드 마스크(602) 위에 제조된다. 제2 하드 마스크(608)는 당업자가 본 기재를 볼 때 알 수 있는 임의의 적합한 물질 및 제조 공정 기술을 이용하여 제조된다. 단계 656에서, 실리콘 도파관(610)이 가공되고(예컨대, 식각되고), 제2 하드 마스크(608)가 제거된다. 필요에 따라, 추가 구조물이 패터닝되고 제조될 수 있다.
도 7은 모드 컨버터 제조 공정(700)의 다른 실시예의 개략도이다. 모드 컨버터 제조 공정(700)은, 실리콘 도파관 패턴 제1 통합 공정을 이용하여 실리콘 도파관을 생성하도록 구성되어 있다. 단계 750에서, 실리콘 기판(702) 및 실리콘층(706) 및 실리콘 기판(702)의 적어도 일부를 덮고 있는 박스 층(704)을 포함하는 SOI 기판이 획득된다. 실리콘 기판(702) 및 박스 층(704)은 함께 기판이라고 지칭될 수 있다. 제1 하드 마스크가 실리콘층(706) 위에 증착된다. 제1 하드 마스크는 질화규소층(710) 및 이산화규소층(708)을 포함하고, 이산화규소층(708)이 실리콘층(706)의 상면을 덮고 실리콘층(706)과 질화규소층(710) 사이에서 층을 형성할 수 있도록 증착된다. 하나 이상의 제조 공정(예컨대, 포토리소그래피 및 식각)이 실리콘층(706) 및 제1 하드 마스크에 수행되어 실리콘층(706)으로 구조물을 형성한다. 하나 이상의 제조 공정의 이후에, 실리콘층(706)이 박스 층(704) 위의 제1 위치(720)에 테이퍼진 부분을 포함한다. 실리콘 도파관(706)의 측벽 중 적어도 하나는 제1 하드 마스크에 의해 덮혀 있지 않다. 실리콘층(706), 이산화규소층(708), 및 질화규소층(710)은 각각 도 1에 있는 실리콘 도파관(104), 이산화규소(106), 및 질화규소(108)와 유사하게 구성될 수 있다. 유사하게, 제2 도파관(712)이 박스 층(704) 위의 제2 위치(722)에 형성된다. 일 실시예에서, 제2 도파관은 실리콘층(706), 이산화규소층(708), 및 질화규소층(710)을 포함한다. 이산화규소층(708) 위에 질화규소층(710)의 조합은 제2 도파관을 위한 제1 하드 마스크를 형성한다. 또는, 제2 도파관은 당업자가 본 기재를 볼 때 알 수 있는 임의의 적합한 물질을 포함할 수 있다. 단계 752에서, 제2 하드 마스크(714)가 제2 도파관(712) 위에 증착된다. 제2 하드 마스크(714)는 제2 도파관(712)을 밀봉(encapsulate)하고, 하나 이상의 제조 공정으로부터 제2 도파관(712)을 보호한다. 일 실시예에서, 제2 마스크(714)는 추가적인 질화규소 물질을 포함한다.
단계 754에서, 열 산화가 임의의 적합한 제조 공정 기술을 이용하여 수행된다. 열 산화 후에, 실리콘층(706), 이산화규소층(708), 및 질화규소층(710)이 각각 도 2에 있는 실리콘 도파관(204), 이산화규소(206), 및 질화규소(208)과 유사하게 구성될 수 있다. 이산화규소층(708)은 실리콘층(706)의 상면, 측벽, 및 바닥면을 덮고 있다. 이산화규소층(708)은, 이산화규소층(708) 내부에서 실리콘층(706)을 실질적으로 둘러싸고 있다. 실리콘층(706)의 바닥면을 덮고 있는 이산화규소층(708) 중 일부는 박스 층(704)과 일체로 이루어져 있다. 질화규소층(710)은 임의의 적합한 제조 처리 기술, 예를 들어, 질화물 습식 식각을 이용하여 제거될 수 있다. 제1 하드 마스크(710) 및 제2 하드 마스크(714)는, 임의의 적합한 제조 처리 기술을 이용하여 제2 도파관(712)으로부터 제거될 수도 있다.
도 8은 모드 컨버터용 모드 컨버터 제조 방법의 실시예(800)의 흐름도이다. 모드 컨버터는 도 1에 있는 실리콘 도파관(104), 도 2에 있는 실리콘 도파관(204), 도 3에 있는 실리콘 도파관(302), 도 4에 있는 실리콘 도파관(402), 및 도 5에 있는 실리콘 도파관(502)과 유사하게 구성되는 실리콘 도파관을 포함할 수 있다. 모드 컨버터 제조 방법(800)은, 커플링 손실을 줄이면서 작은 크기 모드와 큰 크기 모드 사이에서 변환하기 위해 사용될 수 있는 작은 팁을 가진 실리콘 도파관을 제조하도록 구현될 수 있다. 단계 802에서, 박스 층 위에 실리콘층을 포함하는 SOI 기판이 획득된다. 단계 804에서, 하드 마스크가 실리콘층 위에 증착된다. 하드 마스크는 이산화규소층 위에 질화규소층을 포함한다. 이산화규소층 및 질화규소층은, 도 1에 있는 이산화규소(106) 및 질화규소(108)와 유사하게 구성될 수 있다. 단계 806에서, 실리콘 도파관이 패터닝된다. 실리콘 도파관은 단열 테이퍼링을 포함하고, 도 1에 있는 실리콘 도파관(104), 도 3에 있는 실리콘 도파관(302), 도 4에 있는 실리콘 도파관(402), 및 도 5에 있는 실리콘 도파관(502)과 유사하게 구성될 수 있다. 실리콘 도파관의 측벽 중 적어도 일부는 하드 마스크에 의해 덮혀 있지 않다. 예를 들어, 적어도 하나의 측벽은 하드 마스크에 의해 덮혀 있지 않다. 이산화규소층은 도 1에 있는 이산화규소(104)와 유사하게 구성될 수 있다. 단계 808에서, 실리콘 도파관 및 하드 마스크가, 예를 들어, 열 산화를 이용하여 산화된다. 산화 후에, 실리콘 도파관, 이산화규소층, 및 질화규소층은 각각 도 2에 있는 실리콘 도파관(204), 이산화규소(206), 및 질화규소(208)와 유사하게 구성될 수 있다. 이산화규소층은 실리콘 도파관의 상면, 측벽, 및 바닥면을 덮고 있다. 이산화규소층은, 이산화규소층 내부에서 실리콘 도파관을 실질적으로 둘러싸고 있다. 실리콘 도파관의 바닥면을 덮고 있는 이산화규소층 중 일부는 SOI 기판과 일체로 이루어져 있다. 단계 810에서, 하나 이상의 제조 공정이 수행될 수 있다. 추가적인 제조 공정의 예는 하드 마스크를 제거하고, 제2 하드 마스크를 층착하며, 제2 도파관을 에칭하고 제조하는 공정을 포함하지만 이에 제한되지 않는다.
도 9a 내지 도 9d는 실리콘 도파관 팁의 단면 및 저 지수 도파관을 따른, 열 산화 전의 에너지 밀도 그래프를 도시하고 있는 도면이다. 도 9a는 실리콘 도파관 팁의 단면의 TE(transverse electric) 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 실리콘 도파관 팁은, 도 3에 있는 실리콘 도파관(302)과 유사하게 구성될 수 있다. 도 9a에서, 축(910)은 세로축 z(예컨대, 도 1에 있는 축(190))을 따른 에너지 밀도 분포를 ㎛ 단위로 나타내고, 축(912)은 가로축 y(예컨대, 도 1에 있는 축(192))을 따른 에너지 밀도 분포를 ㎛ 단위로 나타낸다.
도 9b은 저 지수 도파관의 단면의 TE 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 저 지수 도파관은 도 3에 있는 저 지수 도파관(304)과 유사하게 구성될 수 있다. 도 9b에서, 축(914)은 세로축 z를 따른 에너지 밀도 분포를 ㎛ 단위로 나타내고, 축(916)은 가로축 y를 따른 에너지 밀도 분포를 ㎛ 단위로 나타낸다. 실리콘 도파관 팁과 저 지수 도파관 사이의 TE 모드 불일치로 인한 손실은 약 -1.5 데시벨(dB)이다.
도 9c는 실리콘 도파관 팁의 단면의 TM(transverse magnetic) 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 도 9c에서, 축(918)은 세로축 z를 따른 에너지 밀도 분포를 ㎛ 단위로 나타내고, 축(920)은 가로축 y를 따른 에너지 밀도 분포를 ㎛ 단위로 나타낸다.
도 9d는 저 지수 도파관의 단면의 TM 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 도 9d에서, 축(922)은 세로축 z를 따른 에너지 밀도 분포를 ㎛ 단위로 나타내고, 축(924)은 가로축 y를 따른 에너지 밀도 분포를 ㎛ 단위로 나타낸다. 실리콘 도파관 팁과 저 지수 도파관 사이의 TM 모드 불일치로 인한 손실은 약 -2.2 dB이다.
도 10a 내지 도 10d는 실리콘 도파관 팁과 저 지수 도파관에 대한 단면을 따른, 열 산화 이후의 에너지 밀도 그래프를 도시한 도면이다. 도 10a는 실리콘 도파관 팁의 단면의 TE 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 실리콘 도파관 팁은, 도 3에 있는 실리콘 도파관(302)과 유사하게 구성될 수 있다. 에너지 밀도 그래프 1000A에서, 축(1010)은 세로축 z를 따른 에너지 밀도 분포(예컨대, 도 1에 있는 축(190))를 ㎛ 단위로 나타내고, 축(1012)은 가로축 y를 따른 에너지 밀도 분포(예컨대, 도 1에 있는 축(192))을 ㎛ 단위로 나타낸다.
도 10b는 저 지수 도파관의 단면의 TE 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 저 지수 도파관은, 도 3에 있는 저 지수 도파관(304)과 유사하게 구성될 수 있다. 도 10b에서, 축(1014)은 세로축 z를 따른 에너지 밀도 분포를 ㎛ 단위로 나타내고, 축(1016)은 가로축 y를 따른 에너지 밀도 분포를 ㎛ 단위로 나타낸다. 실리콘 도파관 팁과 저 지수 도파관 사이의 TE 모드 불일치로 인한 손실은 약 -0.01 dB이다. 이처럼, 열 산화 전의 손실과 비교하는 경우, TE 모드 불일치로 인한 손실은 열 산화 후에 감소된다.
도 10c는 실리콘 도파관 팁의 단면의 TM 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 도 10c에서, 축(1018)은 세로축 z를 따른 에너지 밀도 분포를 ㎛ 단위로 나타내고, 축(1020)은 가로축 y를 따른 에너지 밀도 분포를 ㎛ 단위로 나타낸다.
도 10d는 저 지수 도파관의 단면의 TM 모드에 대한 에너지 밀도 그래프를 도시한 도면이다. 도 10d에서, 축(1022)은 세로축 z를 따른 에너지 밀도 분포를 ㎛ 단위로 나타내고, 축(1024)는 가로축 y를 따른 에너지 밀도 분포를 ㎛ 단위로 나타낸다. 실리콘 도파관 팁과 저 지수 도파관 사이의 TM 모드 불일치로 인한 손실은 약 -0.15 dB이다. 이처럼, 열 산화 이전의 손실과 비교하는 경우, TM 모드 불일치로 인한 손실도 또한 열 산화 후에 감소된다.
몇 개의 실시예가 본 기재에서 제공되었지만, 공개된 시스템 및 방법은 본 기재의 사상 또는 보호범위에서 벗어나지 않고도 많은 다른 특정 형태로 구현될 수도 있다는 것을 이해해야 한다. 본 예는 예시적인 것이며 제한적이지 않다고 간주되어야 하고, 이러한 의도는 본 명세서에서 주어진 세부사항에 제한되지 않을 것이다. 예를 들어, 다양한 엘리먼트 또는 컴포넌트가 결합될 수 있거나 또는 다른 시스템 내에 통합될 수 있거나, 또는 특정한 피처가 생략될 수 있거나, 또는 구현되지 않을 수 있다.
또한, 다양한 실시예에 별개로 또는 별도로 설명되고 도시되어 있는 기술, 시스템, 서브 시스템, 및 방법은 본 기재의 보호범위에서 벗어나지 않고 다른 시스템, 모듈, 기술, 또는 방법과 결합되거나 또는 통합될 수 있다. 서로 결합되거나 직접 결합되거나 통신하는 것으로 도시되어 있거나 또는 설명되는 다른 항목은 전기적으로, 기계적으로 또는 다른 방법으로 일부 인터페이스, 장치 또는 중간 구성 요소를 통해 간접적으로 결합되거나 통신될 수 있다. 변경, 대체, 및 수정의 다른 예는 당업자에 의해 확인 가능하고 본 명세서에서 개시된 사상 및 보호범위에서 벗어나지 않고도 이루어질 수 있을 것이다.

Claims (20)

  1. 장치로서,
    이산화규소(SiO2) 물질을 포함하는 기판 - 이산화규소(SiO2) 물질은 상기 기판 위에 위치함 -;
    제1 단열 테이퍼링(first adiabatic tapering)을 포함하고, 상기 이산화규소 물질 내에서 둘러싸여 있는 실리콘 도파관; 및
    상기 기판 상에 위치하고 상기 제1 단열 테이퍼링에 인접한 저 지수(low-index) 도파관
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 이산화규소 물질은 상기 기판과 일체로 이루어져 있는, 장치.
  3. 제1항에 있어서,
    상기 이산화규소 물질은 상기 저 지수 도파관과 직접 접촉하고 있는, 장치.
  4. 제1항에 있어서,
    상기 이산화규소 물질은 저 지수 물질에 의해 상기 저 지수 도파관과 분리되어 있는, 장치.
  5. 제1항에 있어서,
    상기 저 지수 도파관은 제2 단열 테이퍼링을 포함하고, 상기 제1 단열 테이퍼링은 상기 제2 단열 테이퍼링에 인접한, 장치.
  6. 제1항에 있어서,
    상기 실리콘 도파관은 상기 이산화규소 물질로 산화되는, 장치.
  7. 제1항에 있어서,
    상기 저 지수 도파관은 이산화규소, 질화규소(Si3N4), 규소가 풍부한 산화물(SiOx), 산화알루미늄(Al2O3), 및 탄화규소(SiC) 중 하나 이상을 포함하는, 장치.
  8. 제1항에 있어서,
    상기 기판은 실리콘 온 인슐레이터(silicon-on-insulator, SOI)인, 장치.
  9. 모드 컨버터 제조 방법(mode converter fabrication method)으로서,
    기판; 상기 기판 상에 위치하고 측벽 및 제1 단열 테이퍼링을 포함하는 실리콘 도파관; 및 상기 실리콘 도파관 상에 위치하고, 이산화규소(SiO2)층을 포함하며, 상기 측벽을 덮고 있지 않는 하드 마스크를 포함하는 모드 컨버터를 획득하는 단계; 및
    상기 실리콘 도파관 및 상기 하드 마스크를 산화시키는 단계 - 상기 실리콘 도파관 및 상기 하드 마스크를 산화시킴으로써 상기 실리콘 도파관이 상기 이산화규소층 내부에서 둘러싸이게 됨 -
    를 포함하는 모드 컨버터 제조 방법.
  10. 제9항에 있어서,
    상기 기판은 제2 이산화규소층을 포함하는, 모드 컨버터 제조 방법.
  11. 제9항에 있어서,
    상기 하드 마스크는 상기 이산화규소층 위에 위치하는 질화규소(Si3N4)층을 더 포함하는, 모드 컨버터 제조 방법.
  12. 제9항에 있어서,
    상기 실리콘 도파관 및 상기 이산화규소층을 산화시키는 단계는, 건식 열 산화(dry thermal oxidation)를 이용하는 단계를 포함하는, 모드 컨버터 제조 방법.
  13. 제9항에 있어서,
    상기 산화시키는 단계를 통해 상기 실리콘 도파관의 팁 폭(tip width)을 감소시키는 단계를 더 포함하는 모드 컨버터 제조 방법.
  14. 제9항에 있어서,
    상기 실리콘 도파관에 인접한 제2 도파관을 상기 기판 위에 패터닝하는 단계를 더 포함하는 모드 컨버터 제조 방법.
  15. 제14항에 있어서,
    상기 제2 도파관은 제2 단열 테이퍼링을 포함하는, 모드 컨버터 제조 방법.
  16. 제14항에 있어서,
    상기 제2 도파관은 상기 이산화규소층과 직접 접촉하고 있는, 모드 컨버터 제조 방법.
  17. 모드 컨버터 제조 방법으로서,
    기판 위에 제1 단열 테이퍼링 및 측벽을 포함하는 실리콘 도파관을 제조하는 단계 - 하드 마스크는 상기 실리콘 도파관 상에 위치하면서 상기 측벽을 덮고 있지 않고, 상기 하드 마스크는 이산화규소(SiO2) 물질을 포함함 -;
    상기 기판 위에 제2 도파관을 제조하는 단계 - 상기 제2 도파관은 상기 제2 도파관을 둘러싸고 있는 제2 하드 마스크를 포함함 -; 및
    상기 실리콘 도파관이 상기 이산화규소 물질 내부에서 둘러싸일 때까지 상기 실리콘 도파관 및 상기 제2 도파관을 산화시키는 단계
    를 포함하는, 모드 컨버터 제조 방법.
  18. 제17항에 있어서,
    상기 산화시키는 단계를 통해 상기 실리콘 도파관의 팁 폭을 감소시키는 단계를 더 포함하는, 모드 컨버터 제조 방법.
  19. 제17항에 있어서,
    상기 제2 도파관은 제2 단열 테이퍼링을 포함하는, 모드 컨버터 제조 방법.
  20. 제17항에 있어서,
    상기 실리콘 도파관은 저 지수 물질에 의해 상기 제2 도파관과 분리되어 있고, 상기 기판은 실리콘(Si)층 및 매립된 산화물(buried oxide, BOX)층을 포함하는, 모드 컨버터 제조 방법.
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