KR20170073504A - 에칭 방법 - Google Patents

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Abstract

본 발명은 상이한 종류의 에칭 대상막을 에칭할 때의 기판의 온도 제어성 및 에칭의 균일성을 높이는 것을 목적으로 한다.
웨이퍼의 온도가 -35℃ 이하인 극저온 환경에 있어서, 제1 고주파 전원으로부터 제1 고주파의 전력을 출력하고, 제2 고주파 전원으로부터 상기 제1 고주파보다 낮은 제2 고주파의 전력을 출력하며, 수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, 실리콘 산화막 및 실리콘 질화막을 적층한 적층막과 실리콘 산화막의 단층막을 플라즈마에 의해 에칭하는 제1 공정과, 상기 제2 고주파 전원의 출력을 정지하는 제2 공정을 가지며, 상기 제1 공정과 상기 제2 공정을 복수 회 반복하고, 상기 제1 공정은 상기 제2 공정보다 짧은 에칭 방법이 제공된다.

Description

에칭 방법{ETCHING METHOD}
본 발명은 에칭 방법에 관한 것이다.
실리콘 산화막에 고종횡비의 홀을 저온 환경하에서 에칭하는 방법이 제안되어 있다(예컨대, 특허문헌 1을 참조). 예컨대, 3D NAND 플래시 메모리 등의 삼차원 적층 반도체 메모리의 제조에 있어서, 상기 방법을 이용하여 실리콘 산화막과 실리콘 질화막의 적층막과, 실리콘 산화막의 단층막에 고종횡비의 홀이나 홈을 에칭할 수 있다.
[특허문헌 1] 일본 특허 공개 평성 제7-22393호 공보 [특허문헌 2] 일본 특허 공고 소화 제62-50978호 공보 [특허문헌 3] 일본 특허 공고 평성 제7-22149호 공보 [특허문헌 4] 일본 특허 제2956524호 공보
그러나, 상기 방법에서는, 상기 적층막 및 단층막을 동시 가공하는 경우에 양방의 에칭 대상막의 에칭률이 상이하기 때문에, 가공 시간이 길어져 생산성이 나빠진다고 하는 과제를 갖는다.
또한, 플라즈마를 이용한 에칭에서는, 플라즈마로부터의 입열(入熱)에 기인하는 기판 온도의 상승을 피하여, 실리콘 산화막과 실리콘 질화막의 적층막과, 실리콘 산화막의 단층막을 균일하게 에칭하는 것이 중요하다.
상기 과제에 대해, 일 측면에서는, 본 발명은 상이한 종류의 에칭 대상막을 에칭할 때의 기판의 온도 제어성 및 에칭의 균일성을 높이는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 하나의 양태에 의하면, 웨이퍼의 온도가 -35℃ 이하인 극저온 환경에 있어서, 제1 고주파 전원으로부터 제1 고주파의 전력을 출력하고, 제2 고주파 전원으로부터 상기 제1 고주파보다 낮은 제2 고주파의 전력을 출력하며, 수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, 실리콘 산화막 및 실리콘 질화막을 적층한 적층막과 실리콘 산화막의 단층막을 플라즈마에 의해 에칭하는 제1 공정과, 상기 제2 고주파 전원의 출력을 정지하는 제2 공정을 가지며, 상기 제1 공정과 상기 제2 공정을 복수 회 반복하고, 상기 제1 공정은 상기 제2 공정보다 짧은 에칭 방법이 제공된다.
하나의 측면에 의하면, 상이한 종류의 에칭 대상막을 에칭할 때의 기판의 온도 제어성 및 에칭의 균일성을 높일 수 있다.
도 1은 일 실시형태에 따른 에칭 장치의 종단면의 일례를 도시한 도면이다.
도 2는 일 실시형태에 따른 극저온 환경에서의 에칭 대상막(적층막 및 단층막)의 에칭을 모식적으로 도시한 도면이다.
도 3은 제1 실시형태에 따른 간헐 에칭 처리의 일례를 도시한 흐름도이다.
도 4는 제1 실시형태에 따른 간헐 에칭 및 비교예의 연속 에칭의 웨이퍼 온도의 추이의 일례를 도시한 도면이다.
도 5는 제1 실시형태에 따른 간헐 에칭 및 비교예의 연속 에칭의 에칭 형상의 일례를 도시한 도면이다.
도 6은 제2 실시형태에 따른 간헐 에칭 처리의 일례를 도시한 흐름도이다.
도 7은 제1 실시형태에 따른 간헐 에칭의 듀티비의 제어와 에칭 형상의 일례를 도시한 도면이다.
도 8은 제3 실시형태에 따른 에칭 방법을 설명하기 위한 도면이다.
도 9는 제3 실시형태에 따른 에칭 방법의 결과의 일례를 도시한 도면이다.
이하, 본 발명을 실시하기 위한 형태에 대해 도면을 참조하여 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙임으로써 중복된 설명을 생략한다.
[에칭 장치의 전체 구성]
먼저, 본 발명의 일 실시형태의 에칭 장치에 대해, 도 1에 기초하여 설명한다. 도 1은 본 실시형태의 에칭 장치의 종단면의 일례를 도시한 도면이다.
에칭 장치(1)는 예컨대 표면이 알루마이트 처리(양극 산화 처리)된 알루미늄으로 이루어지는 원통형의 처리 용기(10)를 갖고 있다. 처리 용기(10)는 접지되어 있다.
처리 용기(10)의 내부에는 배치대(17)가 설치되어 있다. 배치대(17)는 예컨대 알루미늄(Al)이나 티탄(Ti), 탄화규소(SiC) 등의 재질로 이루어지고, 절연성의 유지부(14)를 통해 지지부(16)에 지지되어 있다. 이에 의해, 배치대(17)는 처리 용기(10)의 바닥부에 설치된다.
처리 용기(10)의 바닥부에는, 배기관(26)이 설치되고, 배기관(26)은 배기 장치(28)에 접속되어 있다. 배기 장치(28)는 터보 분자 펌프나 드라이 펌프 등의 진공 펌프로 구성되며, 처리 용기(10) 내의 처리 공간을 소정의 진공도까지 감압하고, 처리 용기(10) 내의 가스를 배기로(20) 및 배기구(24)로 유도하여, 배기한다. 배기로(20)에는 가스의 흐름을 제어하기 위한 배플판(22)이 부착되어 있다.
처리 용기(10)의 측벽에는 게이트 밸브(30)가 설치되어 있다. 게이트 밸브(30)의 개폐에 의해 처리 용기(10)로부터 웨이퍼(W)의 반입 및 반출이 행해진다.
배치대(17)에는, 플라즈마를 생성하기 위한 제1 고주파 전원(31)이 정합기(33)를 통해 접속되고, 웨이퍼(W)에 플라즈마 중의 이온을 인입하기 위한 제2 고주파 전원(32)이 정합기(34)를 통해 접속되어 있다. 예컨대, 제1 고주파 전원(31)은, 처리 용기(10) 내에서 플라즈마를 생성하기 위해서 적합한 제1 주파수, 예컨대 60 ㎒의 제1 고주파 전력(HF)(플라즈마 생성용의 고주파 전력)을 배치대(17)에 인가한다. 제2 고주파 전원(32)은, 배치대(17) 상의 웨이퍼(W)에 플라즈마 중의 이온을 인입하는 데 적합한 제1 주파수보다 낮은 제2 주파수, 예컨대 13.56 ㎒의 제2 고주파 전력(LF)(바이어스 전압 발생용의 고주파 전력)을 배치대(17)에 인가한다. 제2 고주파 전력(LF)은, 예컨대 제1 고주파 전력(HF)에 동기시켜 인가된다. 이와 같이 하여 배치대(17)는, 웨이퍼(W)를 배치하고, 하부 전극으로서의 기능을 갖는다.
배치대(17)의 상면에는 웨이퍼(W)를 정전 흡착력으로 유지하기 위한 정전 척(40)이 설치되어 있다. 정전 척(40)은 도전막으로 이루어지는 전극(40a)을 한 쌍의 절연층(40b)(또는 절연 시트) 사이에 끼워 넣은 것이며, 전극(40a)에는 직류 전압원(42)이 스위치(43)를 통해 접속되어 있다. 정전 척(40)은, 직류 전압원(42)으로부터의 전압에 의해, 쿨롱의 힘에 의해 웨이퍼(W)를 정전 척 상에 흡착하여 유지한다. 정전 척(40)에는 온도 센서(77)가 설치되고, 정전 척(40)의 온도를 측정하도록 되어 있다. 이에 의해, 정전 척(40) 상의 웨이퍼(W)의 온도가 측정된다.
정전 척(40)의 둘레 가장자리부에는, 배치대(17)의 주위를 둘러싸도록 포커스 링(18)이 배치되어 있다. 포커스 링(18)은, 예컨대 실리콘이나 석영으로 형성되어 있다. 포커스 링(18)은 에칭의 면내 균일성을 높이도록 기능한다.
처리 용기(10)의 천장부에는, 가스 샤워 헤드(38)가 접지 전위의 상부 전극으로서 설치되어 있다. 이에 의해, 제1 고주파 전원(31)으로부터 출력되는 제1 고주파 전력(HF)이 배치대(17)와 가스 샤워 헤드(38) 사이에 용량적으로 인가된다.
가스 샤워 헤드(38)는, 다수의 가스 통기 구멍(56a)을 갖는 전극판(56)과, 전극판(56)을 착탈 가능하게 지지하는 전극 지지체(58)를 갖는다. 가스 공급원(62)은, 가스 공급 배관(64)을 통해 가스 도입구(60a)로부터 가스 샤워 헤드(38) 내에 처리 가스를 공급한다. 처리 가스는, 가스 확산실(57)에서 확산되고, 다수의 가스 통기 구멍(56a)으로부터 처리 용기(10) 내에 도입된다. 처리 용기(10) 주위에는, 환형 또는 동심원 형상으로 연장되는 자석(66)이 배치되고, 자력에 의해 상부 전극과 하부 전극의 플라즈마 생성 공간에 생성되는 플라즈마를 제어한다.
정전 척(40)에는, 히터(75)가 매립되어 있다. 히터(75)는, 정전 척(40) 내에 매립하는 대신에 정전 척(40)의 이면에 부착하도록 해도 좋다. 히터(75)에는, 급전선을 통해 교류 전원(44)으로부터 출력된 전류가 공급된다. 이에 의해, 히터(75)는 배치대(17)를 가열한다.
배치대(17)의 내부에는 냉매관(70)이 형성되어 있다. 칠러 유닛(71)으로부터 공급된 냉매(이하, 「브라인(Brine)」이라고도 함)는 냉매관(70) 및 냉매 순환관(73)을 순환하여, 배치대(17)를 냉각한다.
이러한 구성에 의해, 배치대(17)는 히터(75)에 의해 가열되고, 소정 온도의 브라인이 배치대(17) 내의 냉매관(70)을 흐름으로써 냉각된다. 이에 의해, 웨이퍼(W)가 원하는 온도로 조정된다. 또한, 정전 척(40)의 상면과 웨이퍼(W)의 이면 사이에는, 전열 가스 공급 라인(72)을 통해 헬륨(He) 가스 등의 전열 가스가 공급된다.
제어부(50)는, CPU(51), ROM(Read Only Memory)(52), RAM(Random Access Memory)(53) 및 HDD(Hard Disk Drive)(54)를 갖는다. CPU(51)는, ROM(52), RAM(53) 또는 HDD(54)의 기록부에 기록된 레시피에 설정된 순서에 따라, 에칭 등의 플라즈마 에칭을 행한다. 또한, 기록부에는, 후술되는 데이터 테이블 등의 각종 데이터가 기록된다. 제어부(50)는, 히터(75)에 의한 가열 기구나 브라인에 의한 냉각 기구의 온도를 제어한다.
처리 용기(10) 내에서 생성된 플라즈마에 의해 에칭을 행할 때에는, 게이트 밸브(30)의 개폐가 제어되고, 웨이퍼(W)가 처리 용기(10) 내에 반입되어, 정전 척(40) 상에 배치된다. 게이트 밸브(30)는 웨이퍼(W)를 반입한 후에 폐쇄된다. 처리 용기(10) 내의 압력은 배기 장치(28)에 의해 설정값으로 감압된다. 정전 척(40)의 전극(40a)에 직류 전압원(42)으로부터의 전압을 인가함으로써, 웨이퍼(W)는 정전 척(40) 상에 정전 흡착된다.
계속해서, 소정의 가스가 가스 샤워 헤드(38)로부터 샤워형으로 처리 용기(10) 내에 도입되고, 소정 파워의 플라즈마 생성용의 제1 고주파 전력(HF)이 배치대(17)에 인가된다. 도입된 가스가 제1 고주파 전력(HF)에 의해 전리 및 해리됨으로써 플라즈마가 생성되고, 플라즈마의 작용에 의해 웨이퍼(W)에 에칭 등의 플라즈마 에칭이 실시된다. 배치대(17)에는, 바이어스 전압 발생용의 제2 고주파 전력(LF)이 인가되어도 좋다. 플라즈마 에칭 종료 후, 웨이퍼(W)는 처리 용기(10) 밖으로 반출된다.
[에칭 방법]
다음으로, 이러한 구성의 에칭 장치(1)에 의해 생성된 플라즈마에 의해 웨이퍼(W)를 에칭하는 에칭 방법의 일 실시형태에 대해 설명한다. 구체적으로는, 도 2의 (b)에 도시된 바와 같이, 실리콘 산화막 및 실리콘 질화막을 적층한 적층막(12)과 실리콘 산화막의 단층막(13)을 동시 가공할 때에 양방의 에칭 대상막의 에칭률(이하, 「ER」이라고도 표기함)이 상이하면 가공 시간이 길어져, 생산성이 나빠진다.
그래서, 본 실시형태에 따른 에칭 방법에서는, 하부 전극[배치대(17)]의 온도가 -60℃ 이하인 극저온 환경에 있어서, 웨이퍼(W) 상에 형성된 적층막(12)과 실리콘 산화막의 단층막(13)의 ER을 거의 동일하게 하는 에칭 방법에 대해 설명한다.
여기서, 웨이퍼(W) 상에는, 실리콘 산화막의 단층막(13)과, 실리콘 산화막 및 실리콘 질화막이 교대로 복수 적층된 적층막(12)이 형성되고, 적층막(12) 및 단층막(13) 상에는 마스크막(11)이 형성되어 있다. 웨이퍼(W)는, 예컨대 실리콘 웨이퍼이다. 마스크막(11)은, 예컨대 폴리실리콘막, 유기막, 비정질 카본막, 질화티탄막이다. 마스크막(11)을 통해, 적층막(12)과 단층막(13)이 동시에 에칭된다.
도 2의 (c)는 하부 전극의 온도를 25℃∼-60℃로 제어했을 때의, 실리콘 산화막(SiO2)의 ER과, 실리콘 질화막(SiN)의 ER의 관계의 일례를 도시한 실험 결과이다. 이때의 프로세스 조건은 이하이다. 한편, 이하에 설명하는 하부 전극의 온도는, 칠러 유닛의 설정 온도와 같은 의미이며, 하부 전극의 온도를 -60℃로 제어하는 경우에는 칠러 유닛의 설정 온도를 -60℃로 제어하면 된다.
가스 수소(H2)/사불화탄소(CF4)
제1 고주파 전력(HF) 2500 W(고정), 연속파
제2 고주파 전력(LF) 간헐(온 및 오프를 반복함) 12000 W, 펄스파 듀티비 40%
도 2의 (c)에 도시된 바와 같이, 하부 전극의 온도를 25℃∼-60℃로 제어했을 때의 실리콘 질화막(SiN)의 ER은, 실리콘 산화막(SiO2)의 ER보다 높다. 하부 전극의 온도를 -60℃ 부근의 극저온까지 제어하면, 실리콘 질화막의 ER을 실리콘 산화막의 ER에 가깝게 할 수 있다.
그러나, 제2 고주파 전력(LF)의 온→오프→온→오프…을 반복하는 간헐 에칭을 행하면, 실리콘 질화막에 대한 실리콘 산화막의 ER을 더욱 높일 수 있다. 이 결과, 도 2의 (a)에 도시된 바와 같이, 실리콘 질화막(15)의 ER에 대한 실리콘 산화막의 단층막(13)의 ER을 동등 또는 그 이상으로 할 수 있다.
그래서, 본 실시형태에 따른 에칭 방법에서는, 상기한 간헐 에칭 시의 프로세스 조건을 적정화시켜, 적층막(12) 및 단층막(13)의 플라즈마 에칭을 실행한다. 이에 의해, 도 2의 (b)에 도시된 바와 같이, 적층막(12)과 단층막(13)을 동시 가공할 때의 양막의 ER을 간헐 에칭에 의해 제어하여, 양막의 가공 시간을 짧게 함으로써, 생산성을 향상시킨다.
<제1 실시형태>
[에칭 처리]
먼저, 제1 실시형태에 따른 에칭 처리의 일례에 대해, 도 3의 흐름도를 참조하면서 설명한다. 한편, 도 3의 에칭 처리는, 도 1에 도시된 제어부(50)에 의해 제어된다.
도 3의 에칭 처리가 개시되면, 먼저, 웨이퍼 표면의 온도를 -35℃ 이하인 극저온으로 제어한다(단계 S10). 예컨대, 칠러의 설정 온도를 -60℃나 -70℃로 제어함으로써, 웨이퍼 표면의 온도를 -35℃ 이하로 제어할 수 있다.
다음으로, 수소 함유 가스 및 불소 함유 가스를 처리 용기(10) 내에 공급한다(단계 S12). 예컨대, 수소(H2) 가스 및 사불화탄소(CF4) 가스 또는 이들 가스를 포함하는 가스가 공급된다.
다음으로, 제1 고주파 전원(31)으로부터 제1 고주파 전력(HF)을 출력하여, 배치대(17)에 인가(온)한다. 또한, 제2 고주파 전원(32)으로부터 제2 고주파 전력(LF)을 출력하여, 배치대(17)에 인가한다. 이에 의해, 실리콘 산화막과 실리콘 질화막의 적층막(12) 및 실리콘 산화막의 단층막(13)이 에칭된다(단계 S14: 제1 공정). 이때, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)은 연속파이다. 또한, 제1 공정이 행해지는 시간(소정 시간)은, 제2 공정이 행해지는 시간보다 짧아지도록 제어된다. 예컨대, 제1 공정의 시간은 제2 공정의 시간의 1/3 이하여도 좋다.
다음으로, 제1 공정의 실행 후, 제2 고주파 전원(32)의 출력을 정지(오프)한 상태에서 적층막(12) 및 단층막(13)이 에칭된다(단계 S16: 제2 공정). 다음으로, 제2 고주파 전력(LF)의 온 및 오프가 소정 횟수 반복되었는지를 판정한다(단계 S18). 소정 횟수는, 미리 정해진 2회 이상의 횟수이다. 제2 고주파 전력(LF)의 반복 횟수가 소정 횟수를 초과하고 있지 않다고 판정된 경우, 제2 고주파 전원(32)으로부터 다시 제2 고주파 전력(LF)을 출력한다(단계 S20). 단계 S20의 공정이 행해지는 시간은, 제2 공정이 행해지는 시간보다 짧아지도록 제어된다. 그리고, 단계 S16으로 되돌아가서, 단계 S18에서 소정 횟수 반복했다고 판정될 때까지 단계 S16∼S20의 처리를 반복한다. 단계 S18에서 제2 고주파 전력(LF)의 반복 횟수가 소정 횟수를 초과했다고 판정된 경우, 본 처리를 종료한다.
[에칭 처리 결과]
다음으로, 상기 제1 실시형태에 따른 에칭 처리의 결과의 일례에 대해, 도 4를 참조하면서 설명한다. 한편, 도 4의 (a) 및 도 4의 (b)의 결과를 얻기 위해서, 상기 프로세스 조건 중 상이한 점은, 하부 전극의 온도를 -70℃로 제어하고 있는 점이다.
도 4의 (a)의 횡축은 시간을 나타내고, 종축은 웨이퍼(W)의 온도를 나타낸다. 웨이퍼(W)의 온도는, -70℃로 하부 전극을 냉각한 상태에서, 적외선의 레이저를 웨이퍼(W)에 조사했을 때의, 그 반사광에 의해 측정된다. 그러나, 웨이퍼(W)의 온도를 측정하는 방법은 이것에 한하지 않고, 공지의 방법의 어느 것이나 이용할 수 있다.
선 F는 제1 고주파 전원(31)으로부터 2500 W로 제어된 제1 고주파 전력(HF)과 제2 고주파 전원(32)으로부터 12000 W로 제어된 제2 고주파 전력(LF)을 펄스파로 출력한 것이다. 플라즈마로부터의 입열량에 의존하여 웨이퍼 온도의 상승값도 변화하기 때문에, 제2 고주파 전력(LF)의 온·오프를 제어함으로써, 웨이퍼 온도를 제어할 수 있다. 제2 고주파 전력(LF)을 연속으로 출력한 결과, 도 4의 (b)의 No.1에 나타낸 바와 같이, 선 F가 나타내는 웨이퍼(W)의 온도는, 플라즈마 착화 후, 30 s에서 -35℃보다 높은 온도까지 상승하고, 120 s에서 -33℃까지 상승하고 있다. 이에 의하면, 플라즈마 착화 후 120 s의 시점에서의 웨이퍼(W)의 온도의 차분(온도 상승)은 32℃이다.
이에 비해, 선 E는 제1 고주파 전력(HF)을 2500 W로 제어하고, 제2 고주파 전력(LF)을 12000 W로 제어하며(선 F와 동일함), 제2 고주파 전력(LF)을 온하고 있는 시간(이하, 「온 시간」이라고도 함)을 5 s, 제2 고주파 전력(LF)을 오프하고 있는 시간(이하, 「오프 시간」이라고도 함)을 15 s로 하여, 온·오프를 24회 반복했을 때의 결과이다. 제2 고주파 전력(LF)을 오프하고 있는 동안, 플라즈마의 생성이 억제되고, 플라즈마로부터의 입열이 감소하여, 웨이퍼의 온도 상승이 억제된다. 이 결과, 도 4의 (b)의 No.2에 나타낸 바와 같이, 선 E가 나타내는 웨이퍼(W)의 온도는 플라즈마 착화 후, 120 s에서 -40.7℃이며, -35℃ 이하인 극저온 상태가 유지되어 있다. 이에 의하면, 플라즈마 착화 후 120 s가 경과했을 때의 웨이퍼(W)의 온도의 차분(온도 상승)은 24.5℃이며, 제2 고주파 전력(LF)의 연속파를 출력한 경우(선 F)와 비교하여, 웨이퍼(W)의 온도 상승이 억제되어 있다. 단, 도 4의 (a)를 참조하면, 선 E에서는, 웨이퍼(W)의 온도가 조금씩 상승하고 있어, 플라즈마로부터 웨이퍼(W)로의 입열을 완전히 발열(拔熱)할 수 없는 것을 알 수 있다.
칠러 유닛(71)은, 에칭 처리 중, 항상 -60℃나 -70℃로 제어된 냉매를 배치대(17)에 순환시키고 있다. 따라서, 에칭 처리 중, 웨이퍼(W)의 표면은 배치대(17)를 통해 항상 냉매에 의해 발열되어 있다. 그럼에도 불구하고, 도 4의 (a)의 선 E에 나타낸 에칭의 결과에서는, 웨이퍼(W)의 온도가 조금씩 상승하고 있기 때문에, 제2 고주파 전력(LF)의 오프의 시간이 약간 짧은 것이 예상된다.
그래서, 도 4의 (a)의 선 D에 나타낸 에칭의 결과에서는, 제2 고주파 전력(LF)의 오프 시간을 15 s보다 긴 30 s로 제어한다. 구체적으로는, 제1 고주파 전력(HF)을 2500 W, 제2 고주파 전력(LF)을 12000 W로 제어하고(선 F, 선 E와 동일함), 온 시간 5 s 및 오프 시간 30 s를 24회 반복했을 때의 에칭 처리 중의 웨이퍼(W)의 온도를 측정한다. 이 경우, 제2 고주파 전력(LF)을 오프하는 동안, 플라즈마의 생성이 억제되고, 플라즈마로부터의 입열이 감소하기 때문에, 웨이퍼의 온도 상승이 더욱 억제된다. 이 결과, 도 4의 (b)의 No.3에 나타낸 바와 같이, 선 D가 나타내는 웨이퍼(W)의 온도는, 플라즈마 착화 후, 120 s에서 -43.5℃이며, -35℃ 이하인 극저온 상태가 유지되어 있다. 이에 의하면, 플라즈마 착화 후 120 s가 경과했을 때의 웨이퍼(W)의 온도의 차분(온도 상승)은, 21.1℃이며, 더욱 온도 상승이 억제되어 있는 것을 알 수 있다. 도 4의 (a)에 나타낸 선 D는 에칭 처리 중, 웨이퍼(W)의 온도가 상승하고 있지 않아, 플라즈마로부터 웨이퍼(W)로의 입열을 완전히 발열할 수 있는 것을 알 수 있다.
이상으로부터, 본 실시형태에 따른 에칭 방법에서는, 제2 고주파 전력(LF)을 온 시간이 5 s, 오프 시간이 30 s로 온 및 오프하는 것을 반복하는 간헐 에칭이 실행된다. 이에 의해, 웨이퍼(W)의 온도를 -40℃ 이하인 극저온으로 제어할 수 있어, 제2 고주파 전력(LF)을 간헐적으로 인가하지 않는(연속적으로 인가하는) 에칭 방법과 비교하여, 웨이퍼(W)의 피크 온도를 약 11℃나 낮게 할 수 있다. 따라서, 칠러 유닛(71)의 냉매의 온도를 10℃ 낮추는 것보다, 웨이퍼(W)의 피크 온도를 낮게 할 수 있고, 또한, 에칭 처리 중의 웨이퍼(W)의 온도는 더욱 낮게 유지할 수 있다. 이 때문에, 에칭 처리 중에 웨이퍼(W)에 입열되는 열량은, 선 F가 나타내는 제2 고주파 전력(LF)을 연속적으로 인가하는 경우와 비교하여 대폭 작아진다.
이와 같이, 본 실시형태에 따른 에칭 방법에 의하면, 제2 고주파 전력(LF)을 연속적으로 인가하는 에칭 방법과 비교해서, 피크 온도를 낮춰, 웨이퍼의 온도를 -35℃ 이하인 극저온 상태를 유지할 수 있다. 이에 의해, 웨이퍼(W)를 -35℃ 이하인 극저온에서 에칭할 수 있기 때문에, 적층막과 단층막의 ER을 거의 동일하게 제어하고, ER을 높여, 생산성을 향상시킬 수 있다.
도 5는 이하의 프로세스 조건에 있어서 본 실시형태에 따른 에칭 방법을 실행했을 때의 결과를 도시한다.
·프로세스 조건
도 5의 (a): 비교예
하부 전극 온도 -60℃
가스 수소(H2)/사불화탄소(CF4)
제1 고주파 전력(HF) 2500 W, 연속파
제2 고주파 전력(LF) 4000 W, 연속파
도 5의 (b): 본 실시형태의 일례
하부 전극 온도 -60℃
가스 수소(H2)/사불화탄소(CF4)
제1 고주파 전력(HF) 2500 W, 연속파
제2 고주파 전력(LF) 4000 W, 온 5s/오프 15s
반복 횟수 36회
도 5의 (c): 본 실시형태의 일례
하부 전극 온도 -60℃
가스 수소(H2)/사불화탄소(CF4)
제1 고주파 전력(HF) 2500 W, 연속파
제2 고주파 전력(LF) 4000 W, 온 5s/오프 30s
반복 횟수 36회
도 5의 (a)는 제2 고주파 전력(LF)이 연속파일 때의 도 4의 선 F에 대응한다. 도 5의 (b)는 제2 고주파 전력(LF)이 펄스파일 때의 도 4의 선 E에 대응한다. 도 5의 (c)는 제2 고주파 전력(LF)이 펄스파일 때의 도 4의 선 D에 대응한다. 도 5의 (a) 내지 도 5의 (c)에는, 상기 각 프로세스 조건에서의 에칭 결과의 일례로서, 적층막(12) 및 단층막(13)을 에칭한 단면 형상과, 에칭의 깊이(Depth)와, ER이 도시되어 있다.
이에 의하면, 도 5의 (a)에서는, 적층막(12)의 ER이 단층막(13)의 ER의 약 2배로 되어 있다. 한편, 본 실시형태에 따른 에칭 처리 방법에서는, 제2 고주파 전력(LF)이 온·오프를 반복함으로써 제2 고주파 전력이 간헐적으로 인가됨으로써, 도 5의 (b) 및 도 5의 (c)에서는, 단층막(13)의 ER과 적층막(12)의 ER이 거의 동일하게 되어 있다. 이에 의하면, 제2 고주파 전력(LF)의 오프 시간에 플라즈마의 생성을 억제하여, 플라즈마로부터의 입열을 억제함으로써, 웨이퍼(W)의 온도를 -35℃ 이하인 극저온으로 유지할 수 있다. 이 결과, 적층막(12)과 단층막(13)의 ER을 거의 동일하게 제어할 수 있고, 적층막(12)과 단층막(13)의 ER을 높여, 생산성을 향상시킬 수 있다.
한편, 프로세스 조건 중, 제2 고주파 전력(LF)의 오프 시간은 온 시간보다 길면 된다. 이에 의해, 플라즈마측으로부터의 입열을 억제하여, 웨이퍼(W)의 온도를 -35℃ 이하인 극저온으로 유지할 수 있다.
한편, 제1 실시형태에서는, 제2 고주파 전원(32)만, 온·오프를 제어하였으나, 이것에 한하지 않고, 제1 고주파 전원(31) 및 제2 고주파 전원(32)을 간헐적으로 인가하도록 제어해도 좋다. 그때에는, 제1 고주파 전원(31) 및 제2 고주파 전원(32)의 온·오프를 동기하도록 제어해도 좋다.
<제2 실시형태>
[에칭 처리]
다음으로, 제2 실시형태에 따른 에칭 처리의 일례에 대해, 도 6의 흐름도를 참조하면서 설명한다. 한편, 도 6의 에칭 처리는, 도 1에 도시된 제어부(50)에 의해 제어된다.
도 6의 에칭 처리 방법이 개시되면, 먼저, 웨이퍼 표면의 온도가 -35℃ 이하인 극저온으로 제어된다(단계 S10). 다음으로, 수소 함유 가스 및 불소 함유 가스가 처리 용기(10) 내에 공급된다(단계 S12). 예컨대, 수소(H2) 가스 및 사불화탄소(CF4) 가스 또는 이들 가스를 포함하는 가스가 공급된다.
다음으로, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF) 중 적어도 어느 하나의 듀티비를 제어하고, 제1 고주파 전원(31)으로부터 제1 고주파 전력(HF)을 출력하고, 제2 고주파 전원(32)으로부터 제2 고주파 전력(LF)을 출력하며, 각각의 고주파 전력을 배치대(17)에 인가한다. 도 6의 단계 S30에서는, 그 일례로서, 제2 고주파 전력(LF)의 듀티비를 50% 이하로 제어하여, 제2 고주파 전력(LF)의 온, 오프를 고속으로 반복하고, 또한 연속파의 제1 고주파 전력(HF)을 출력하면서 적층막(12) 및 단층막(13)이 에칭된다(단계 S30). 단계 S30의 처리 후, 본 처리를 종료한다.
즉, 제2 실시형태에 따른 에칭 처리에서는, 단계 S30에서 인가되는 제1 고주파 전력(HF) 및 제2 고주파 전력(LF) 중 적어도 어느 하나가 펄스파이면 된다. 예컨대, 제2 고주파 전력(LF)이 펄스파일 때, 도 6의 테두리 안에 도시된 바와 같이, 제2 고주파 전력(LF)의 온 시간을 「Ton」으로 하고, 제2 고주파 전력(LF)의 오프 시간을 「Toff」로 한다. 이 경우, 1/(Ton+Toff)의 주파수의 제2 고주파 전력의 펄스파가 인가된다. 또한, 듀티비는 온 시간(Ton) 및 오프 시간(Toff)의 총 시간에 대한 온 시간(Ton)의 비율, 즉, Ton/(Ton+Toff)로 나타난다.
그러나, 제2 고주파 전원의 출력의 정지와 동기하여 제1 고주파 전원의 출력을 정지하는 것이 바람직하다. 즉, 이때, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)은 모두 펄스파이며, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)의 듀티비는 동일하게 제어된다. 이에 의해, 제1 고주파 전력(HF)의 온 시간과 제2 고주파 전력(LF)의 온 시간은 동일한 시간(Ton)이 되고, 제1 고주파 전력(HF)의 오프 시간과 제2 고주파 전력(LF)의 오프 시간은 동일한 시간(Toff)이 된다. 이에 의해, 제2 고주파 전원의 출력과 제1 고주파 전원의 출력을 고속으로 동기시키고, 제2 고주파 전원의 출력의 정지와 제1 고주파 전원의 출력의 정지를 고속으로 동기시킬 수 있다.
이상, 제2 실시형태에 따른 에칭 방법에 의하면, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)의 양방이 펄스파인 것이 바람직하다. 또한, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF) 중 적어도 어느 하나에 있어서 제어하는 듀티비는, 50% 이하인 것이 바람직하다. 플라즈마로부터의 입열을 억제하여, 웨이퍼(W)의 온도를 -35℃ 이하인 극저온으로 유지하기 위함이다.
[에칭 처리 결과]
다음으로, 상기 제2 실시형태에 따른 에칭 처리의 결과에 대해, 도 7을 참조하면서 설명한다. 한편, 도 7의 (a) 내지 도 7의 (c)의 에칭 결과를 얻기 위해서, 하부 전극의 온도는 -70℃로 제어되어 있다. 도 7은 이하의 프로세스 조건에 있어서 본 실시형태에 따른 에칭 방법을 실행했을 때의 결과를 도시한다.
·프로세스 조건
도 7의 (a): 본 실시형태
하부 전극 온도 -70℃
가스 수소(H2)/사불화탄소(CF4)
제1 고주파 전력(HF) 2500 W, 펄스파 듀티비 40%
[제1 고주파 전력(HF)의 실효값: 1000 W]
제2 고주파 전력(LF) 12000 W, 펄스파 듀티비 40%
[제2 고주파 전력(LF)의 실효값: 4800 W]
도 7의 (b): 본 실시형태
하부 전극 온도 -70℃
가스 수소(H2)/사불화탄소(CF4)
제1 고주파 전력(HF) 2500 W, 펄스파 듀티비 30%
[제1 고주파 전력(HF)의 실효값: 750 W]
제2 고주파 전력(LF) 12000 W, 펄스파 듀티비 30%
[제2 고주파 전력(LF)의 실효값: 3600 W]
도 7의 (c): 본 실시형태
하부 전극 온도 -70℃
가스 수소(H2)/사불화탄소(CF4)
제1 고주파 전력(HF) 2500 W, 펄스파 듀티비 20%
[제1 고주파 전력(HF)의 실효값: 500 W]
제2 고주파 전력(LF) 12000 W, 펄스파 듀티비 20%
[제2 고주파 전력(LF)의 실효값: 2400 W]
도 7의 (a) 내지 도 7의 (c)에 도시된 바와 같이, 본 실시형태에 따른 에칭 방법에서는, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)의 듀티비를 제어함으로써, ER을 제어할 수 있는 것을 알 수 있다. 이 결과에서는, 도 7의 (b)의 듀티비가 30%인 경우가, 가장 적층막(12) 및 단층막(13)의 ER이 가까워, 적층막(12) 및 단층막(13)을 동시 가공할 때에 적합하다. 도 7의 (a)의 듀티비가 40%인 경우에는, 적층막(12)의 ER이 단층막(13)의 ER보다 높게 되어 있다. 반대로, 도 7의 (c)의 듀티비가 20%인 경우에는, 단층막(13)의 ER이 적층막(12)의 ER보다 높게 되어 있다.
제2 실시형태에 따른 에칭 방법에 의하면, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)의 온 시간 및 오프 시간을 고속으로 전환함으로써, 오프 시간에 플라즈마로부터의 입열을 억제할 수 있다. 이에 의해, 웨이퍼(W)의 온도 상승을 억제하여 웨이퍼(W)를 -35℃ 이하인 극저온으로 유지할 수 있다. 특히, 제2 실시형태에 따른 에칭 방법에 의하면, 듀티비의 제어에 의해, 적층막(12)과 단층막(13)의 ER을 용이하게 거의 동일하게 제어할 수 있다. 또한, 적층막(12)과 단층막(13)의 ER을 높게 함으로써, 생산성을 향상시킬 수 있다.
단, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)의 듀티비는, 50% 이하인 것이 바람직하다. 이에 의해, 온 시간(Ton)이 오프 시간(Toff)보다 짧은 간헐 에칭을 행함으로써, 웨이퍼(W)의 온도를 -35℃ 이하인 극저온으로 확실하게 유지하여, 적층막(12)과 단층막(13)의 ER을 높이고, 또한 적층막(12)과 단층막(13)의 ER을 거의 동일하게 제어할 수 있다.
또한, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)의 듀티비를 동기시켜 제어해도 좋고, 제1 고주파 전력(HF) 또는 제2 고주파 전력(LF) 중 어느 하나의 듀티비를 제어해도 좋다. 이 경우에 있어서도, 제1 고주파 전력(HF) 또는 제2 고주파 전력(LF) 중 어느 하나의 듀티비를 50% 이하로 제어하는 것이 바람직하다. 이에 의해, 웨이퍼(W)의 온도를 -35℃ 이하인 극저온으로 유지하여, 적층막(12)과 단층막(13)의 ER을 거의 동일하게 제어할 수 있고, 적층막(12)과 단층막(13)의 ER을 높일 수 있다.
예컨대, 상기 실시형태에서는, 수소 함유 가스로서 수소 가스를 예로 들고, 불소 함유 가스로서 사불화탄소 가스를 예로 들어 설명하였다. 그러나, 수소 함유 가스는 수소(H2) 가스에 한하지 않고, 메탄(CH4) 가스, 플루오로메탄(CH3F) 가스, 디플루오로메탄(CH2F2) 가스 및 트리플루오로메탄(CHF3) 가스 중 적어도 어느 하나의 가스를 포함하고 있으면 된다. 또한, 불소 함유 가스는 사불화탄소(CF4) 가스에 한하지 않고, C4F6(헥사플루오로 1,3부타디엔) 가스, C4F8(퍼플루오로시클로부탄) 가스, C3F8(팔불화프로판) 가스, 삼불화질소(NF3) 가스, SF6(육불화황) 가스여도 좋다.
<제3 실시형태>
이상으로 설명한 제1 실시형태에 따른 에칭 방법에 의하면, 제1 고주파 전원(31) 및 제2 고주파 전원(32)을 간헐적으로 인가할 때, 제1 고주파 전원(31) 및 제2 고주파 전원(32)의 온·오프를 동기하여 제어할 수 있다. 또한, 제2 실시형태에 따른 에칭 방법에 의하면, 도 8의 (a)의 동기-펄스(sync-pulse)에 도시된 바와 같이, 제1 고주파 전원(31) 및 제2 고주파 전원(32)의 온·오프를 고속으로 전환할 때, 그 펄스파의 듀티비를 제어한다.
이에 비해, 제3 실시형태에 따른 에칭 방법은, 도 8의 (b)의 전진-펄스(advanced-pulse)에 도시된 바와 같이, 제2 고주파 전원(32)의 출력의 정지와 동기하여 제1 고주파 전원(31)의 출력을 완전히 오프하는 대신에, 그 출력을 작게 한다. 도 8의 (b)에서는, 제2 공정에서의 출력을 100 W라고 기재하고 있으나, 출력값은 이것에 한하지 않고, 제1 공정에서의 출력값보다 작으면 된다.
이와 같이, 제3 실시형태에 따른 에칭 방법에서는, 제1 고주파 전원(31)의 출력을, 제2 고주파 전원(32)의 출력의 정지와 동기하여 작게 하지만, 완전히 오프하지 않는 제어를 행함으로써, 도 8의 (b)에 도시된 제2 공정에서도 플라즈마가 착화하고 있기 때문에, 도 8의 (a)에 도시된 제2 공정보다, 이온에 의한 이방성의 퇴적물이 홀의 측면에 부착된다. 이에 의해, 본 실시형태에 따른 에칭 방법에서는, 제1 및 제2 실시형태에 따른 에칭 방법보다, 에칭 형상의 제어성을 더욱 높일 수 있다. 한편, 제3 실시형태에서도, 제1 공정과 제2 공정은 복수 회 반복되고, 제1 공정은 제2 공정보다 짧은 시간으로 제어된다.
이하에, 본 실시형태에 따른 에칭 방법의 결과의 일례에 대해 설명한다. 도 9는 이하의 프로세스 조건에 있어서 본 실시형태에 따른 에칭 방법을 실행했을 때의 결과를 도시한다.
·프로세스 조건
하부 전극 온도 -70℃
가스 수소(H2)/사불화탄소(CF4)/트리플루오로메탄(CHF3)/삼불화질소(NF3)/퍼플루오로시클로부탄(C4F8)
제1 고주파 전력(HF) 2500 W, 펄스파 듀티비 20%
[제1 고주파 전력(HF)의 실효값: 500 W]
제2 고주파 전력(LF) 12000 W, 펄스파 듀티비 20%
[제2 고주파 전력(LF)의 실효값: 2400 W]
도 9의 (a)는 제2 실시형태에 따른 에칭 방법(동기-펄스)에 의해 에칭된 홀의 에칭 형상의 일례를 도시하며, 도 7의 (c)에 도시된 에칭 결과와 동일한 도면이다. 이에 비해, 도 9의 (b)는 본 실시형태에 따른 에칭 방법(전진-펄스)에 의해 에칭된 홀의 에칭 형상의 일례를 도시한다.
이 결과에 의하면, 제1 고주파 전력(HF) 및 제2 고주파 전력(LF)의 듀티비를 제어하고, 제1 고주파 전원(31)의 출력을, 제2 고주파 전원(32)의 출력의 정지와 동기하여 고속으로 제어하지만, 완전히 오프하지 않는다. 이에 의해, 에칭 형상의 제어성을 더욱 높일 수 있다. 또한, 에칭률(ER) 및 에칭의 깊이(Depth)는, 제2 실시형태에 따른 에칭 방법의 경우와 동등하게 제어할 수 있는 것을 알 수 있다.
이상으로 설명한 바와 같이, 본 실시형태에 따른 에칭 방법에서는, 제1 고주파 전원(31)의 출력을, 제2 고주파 전원(32)의 출력의 정지와 동기하여 작게 하지만, 완전히 오프하지 않는 제어를 행함으로써, 에칭 형상의 제어성을 더욱 높일 수 있다.
한편, 제3 실시형태에서는, 도 9에 도시된 실험에 있어서, 수소(H2)/사불화탄소(CF4)/트리플루오로메탄(CHF3)/삼불화질소(NF3)/퍼플루오로시클로부탄(C4F8)의 혼합 가스를 공급하였다. 그러나, 제3 실시형태에 따른 에칭 방법에서 사용하는 가스는, 수소 함유 가스 및 불소 함유 가스 또는 이들 가스를 포함하는 혼합 가스를 사용하면 된다.
또한, 제3 실시형태에서도, 제1 공정의 시간은, 제2 공정의 시간의 1/3 이하인 것이 바람직하다. 또한, 제3 실시형태에 따른 에칭 방법은, 제1 실시형태와같이 제1 고주파 전원(31) 및 제2 고주파 전원(32)을 수초∼수십초 단위로 온·오프하는 간헐 에칭 또는 제2 실시형태와 같이 듀티비를 제어하는 에칭의 어느 것을 이용해도 좋다.
예컨대, 제1 실시형태에 따른 에칭 방법의 간헐 에칭에 있어서, 제2 공정에 있어서 제1 고주파 전원(31)의 출력을, 제2 고주파 전원(32)의 출력의 정지와 동기하여 작게 하지만, 완전히 오프하지 않는 제어를 행함으로써, 에칭 형상의 제어성을 높일 수 있다. 이때, 제2 고주파 전원(32)만을 정지하는 제어로 제1 고주파 전원(31)의 출력을, 제2 고주파 전원(32)의 출력의 정지와 동기하여 작게 하지만, 완전히 오프하지 않는 제어를 행해도 좋다.
또한, 예컨대, 제2 실시형태의 듀티비를 제어하는 에칭을 이용하는 경우, 제3 실시형태에서의 듀티비는, 제2 실시형태의 경우와 마찬가지로 50% 이하인 것이 바람직하다. 또한, 제1 고주파 전원(31) 및 제2 고주파 전원(32)에 대해 제어하는 듀티비는 동일한 것이 바람직하다.
또한, 제3 실시형태에서는, 제2 공정에 있어서, 제1 고주파 전원(31) 및 제2 고주파 전원(32)을 온·오프할 때, 모두 완전히 정지하는 제1 제어와, 제1 고주파 전원(31)의 출력을 제2 고주파 전원(32)의 출력의 정지와 동기하여 작게 하지만, 완전히 오프하지 않는 제2 제어를 혼재시켜 제어해도 좋다.
또한, 상부 전극에 직류 전압(DC)을 인가해도 좋다. 이 경우, 제1 공정보다 제2 공정에 있어서 인가하는 직류 전압이 높아도 좋다.
이상, 에칭 방법을 상기 실시형태에 의해 설명하였으나, 본 발명에 따른 에칭 방법은 상기 실시형태에 한정되는 것은 아니며, 본 발명의 범위 내에서 여러 가지 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은 모순되지 않는 범위에서 조합할 수 있다.
또한, 본 발명에 따른 에칭 장치는, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 장치뿐만이 아니라, 그 외의 플라즈마 처리 장치에 적용 가능하다. 그 외의 플라즈마 처리 장치로서는, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma), 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 처리 장치, 헬리콘파 여기형 플라즈마(HWP: Helicon Wave Plasma) 장치, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance Plasma) 장치 등이어도 좋다.
본 명세서에서는, 에칭 대상으로서 반도체 웨이퍼(W)에 대해 설명하였으나, LCD(Liquid Crystal Display), FPD(Flat Panel Display) 등에 이용되는 각종 기판이나, 포토마스크, CD 기판, 프린트 기판 등이어도 좋다.
1: 에칭 장치 31: 제1 고주파 전원
32: 제2 고주파 전원 11: 마스크막
12: 적층막 13: 단층막
17: 배치대 71: 칠러 유닛
HF: 제1 고주파 전력 LF: 제2 고주파 전력

Claims (13)

  1. 에칭 방법에 있어서,
    웨이퍼의 온도가 -35℃ 이하인 극저온 환경에 있어서, 제1 고주파 전원으로부터 제1 고주파의 전력을 출력하고, 제2 고주파 전원으로부터 상기 제1 고주파보다 낮은 제2 고주파의 전력을 출력하며,
    수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, 실리콘 산화막 및 실리콘 질화막을 적층한 적층막과 실리콘 산화막의 단층막을 플라즈마에 의해 에칭하는 제1 공정과,
    상기 제2 고주파 전원의 출력을 정지하는 제2 공정을 포함하며,
    상기 제1 공정과 상기 제2 공정을 복수 회 반복하고, 상기 제1 공정은 상기 제2 공정보다 짧은 것인, 에칭 방법.
  2. 제1항에 있어서,
    상기 제2 공정은, 상기 제2 고주파 전원의 출력의 정지와 동기하여 상기 제1 고주파 전원의 출력을 정지하는 것인, 에칭 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 공정의 시간은, 상기 제2 공정의 시간의 1/3 이하인 것인, 에칭 방법.
  4. 에칭 방법에 있어서,
    웨이퍼의 온도가 -35℃ 이하인 극저온 환경에 있어서, 제1 고주파 전원으로부터 제1 고주파의 전력을 출력하고, 제2 고주파 전원으로부터 상기 제1 고주파보다 낮은 제2 고주파의 전력을 출력하며, 수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, 실리콘 산화막 및 실리콘 질화막을 적층한 적층막과 실리콘 산화막의 단층막을 플라즈마에 의해 에칭하며,
    상기 제1 고주파의 전력 또는 상기 제2 고주파의 전력 중 어느 하나는 펄스파이고, 상기 펄스파의 듀티비를 제어하는 것인, 에칭 방법.
  5. 제4항에 있어서,
    제어하는 상기 듀티비는, 50% 이하인 것인, 에칭 방법.
  6. 제5항에 있어서,
    상기 제1 고주파의 전력 및 상기 제2 고주파의 전력은 펄스파이고,
    상기 제1 고주파의 전력 및 상기 제2 고주파의 전력의 상기 듀티비는 동일한 것인, 에칭 방법.
  7. 제1항, 제2항, 제4항, 제5항, 또는 제6항 중 어느 한 항에 있어서,
    상기 수소 함유 가스는 수소(H2) 가스이고, 상기 불소 함유 가스는 사불화탄소(CF4) 가스인 것인, 에칭 방법.
  8. 에칭 방법에 있어서,
    웨이퍼의 온도가 -35℃ 이하인 극저온 환경에 있어서, 제1 고주파 전원으로부터 제1 고주파의 전력을 출력하고, 제2 고주파 전원으로부터 상기 제1 고주파보다 낮은 제2 고주파의 전력을 출력하며,
    수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, 실리콘 산화막 및 실리콘 질화막을 적층한 적층막과 실리콘 산화막의 단층막을 플라즈마에 의해 에칭하는 제1 공정과,
    상기 제2 고주파 전원의 출력을 정지하는 제2 공정을 포함하며,
    상기 제2 공정은, 상기 제2 고주파 전원의 출력의 정지와 동기하여 상기 제1 고주파 전원의 출력이 작아지도록 제어되고,
    상기 제1 공정과 상기 제2 공정을 복수 회 반복하며, 상기 제1 공정은 상기 제2 공정보다 짧은 것인, 에칭 방법.
  9. 제8항에 있어서,
    상기 제1 공정의 시간은, 상기 제2 공정의 시간의 1/3 이하인 것인, 에칭 방법.
  10. 에칭 방법에 있어서,
    웨이퍼의 온도가 -35℃ 이하인 극저온 환경에 있어서, 제1 고주파 전원으로부터 제1 고주파의 전력을 출력하고, 제2 고주파 전원으로부터 상기 제1 고주파보다 낮은 제2 고주파의 전력을 출력하며,
    수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, 실리콘 산화막 및 실리콘 질화막을 적층한 적층막과 실리콘 산화막의 단층막을 플라즈마에 의해 에칭하며,
    상기 제1 고주파의 전력 및 상기 제2 고주파의 전력은 펄스파이고,
    상기 펄스파의 듀티비를 제어하며,
    상기 제2 고주파 전원의 정지의 오프와 동기하여 상기 제1 고주파 전원의 출력이 작아지도록 제어되는 것인, 에칭 방법.
  11. 제10항에 있어서,
    제어하는 상기 듀티비는 50% 이하인 것인, 에칭 방법.
  12. 제11항에 있어서,
    상기 제1 고주파의 전력 및 상기 제2 고주파의 전력의 상기 듀티비는 동일한 것인, 에칭 방법.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 수소 함유 가스는 수소(H2) 가스이고, 상기 불소 함유 가스는 사불화탄소(CF4) 가스인 것인, 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013663A (ko) * 2017-08-01 2019-02-11 도쿄엘렉트론가부시키가이샤 다층막을 에칭하는 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6945388B2 (ja) * 2017-08-23 2021-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
US10340387B2 (en) 2017-09-20 2019-07-02 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Low temperature poly-silicon thin film transistor, manufacturing method thereof, and array substrate
CN107507869A (zh) * 2017-09-20 2017-12-22 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管及其制备方法和阵列基板
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR20200100555A (ko) * 2019-02-18 2020-08-26 도쿄엘렉트론가부시키가이샤 에칭 방법
US11651969B2 (en) 2019-07-18 2023-05-16 Kioxia Corporation Etching method, semiconductor manufacturing apparatus, and method of manufacturing semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6250978A (ja) 1985-08-30 1987-03-05 Canon Inc 画像処理装置
JPH0722149A (ja) 1993-06-28 1995-01-24 Yazaki Corp 電線の接続装置及び接続方法
JPH0722393A (ja) 1993-06-23 1995-01-24 Toshiba Corp ドライエッチング装置及びドライエッチング方法
JP2956524B2 (ja) 1995-04-24 1999-10-04 日本電気株式会社 エッチング方法
JP2007059696A (ja) * 2005-08-25 2007-03-08 Hitachi High-Technologies Corp エッチング方法およびエッチング装置
JP2015153941A (ja) * 2014-02-17 2015-08-24 東京エレクトロン株式会社 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5192209B2 (ja) * 2006-10-06 2013-05-08 東京エレクトロン株式会社 プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP5514413B2 (ja) * 2007-08-17 2014-06-04 東京エレクトロン株式会社 プラズマエッチング方法
JP2010118549A (ja) * 2008-11-13 2010-05-27 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
JP5608384B2 (ja) * 2010-02-05 2014-10-15 東京エレクトロン株式会社 半導体装置の製造方法及びプラズマエッチング装置
JP6211947B2 (ja) * 2013-07-31 2017-10-11 東京エレクトロン株式会社 半導体装置の製造方法
JP6277004B2 (ja) * 2014-01-31 2018-02-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6250978A (ja) 1985-08-30 1987-03-05 Canon Inc 画像処理装置
JPH0722393A (ja) 1993-06-23 1995-01-24 Toshiba Corp ドライエッチング装置及びドライエッチング方法
JPH0722149A (ja) 1993-06-28 1995-01-24 Yazaki Corp 電線の接続装置及び接続方法
JP2956524B2 (ja) 1995-04-24 1999-10-04 日本電気株式会社 エッチング方法
JP2007059696A (ja) * 2005-08-25 2007-03-08 Hitachi High-Technologies Corp エッチング方法およびエッチング装置
JP2015153941A (ja) * 2014-02-17 2015-08-24 東京エレクトロン株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013663A (ko) * 2017-08-01 2019-02-11 도쿄엘렉트론가부시키가이샤 다층막을 에칭하는 방법

Also Published As

Publication number Publication date
CN106952798A (zh) 2017-07-14
TWI723096B (zh) 2021-04-01
CN106952798B (zh) 2019-01-18
TW201727738A (zh) 2017-08-01
JP2017118091A (ja) 2017-06-29
SG10201610489WA (en) 2017-07-28
JP6498152B2 (ja) 2019-04-10
KR102100011B1 (ko) 2020-04-10

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